KR102475451B1 - Method of manufacturing semiconductor devices - Google Patents
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Abstract
반도체 소자의 제조 방법이 개시된다. 상기 방법은, 기판 상에 제1 절연막 패턴들을 형성하는 단계와, 상기 제1 절연막 패턴들에 의해 노출된 기판의 표면 부위들을 산화시켜 필드 플레이트들을 형성하는 단계와, 상기 제1 절연막 패턴들의 측면들 및 상기 필드 플레이트들 상에 폴리실리콘막 패턴들을 형성하는 단계와, 상기 제1 절연막 패턴들을 제거하는 단계와, 상기 필드 플레이트들 상에 각각 하나의 폴리실리콘막 패턴이 잔류되도록 상기 폴리실리콘막 패턴들 중 일부를 제거하는 단계와, 상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 잔류된 폴리실리콘막 패턴들의 제1 측면들 상에 제2 절연막 패턴들을 각각 형성하는 단계와, 상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 제2 절연막 패턴들의 제1 측면들 상에 게이트 전극들을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device is disclosed. The method includes forming first insulating film patterns on a substrate, forming field plates by oxidizing surface portions of the substrate exposed by the first insulating film patterns, and forming field plates on side surfaces of the first insulating film patterns. and forming polysilicon film patterns on the field plates, removing the first insulating film patterns, and forming the polysilicon film patterns so that one polysilicon film pattern remains on the field plates. forming second insulating film patterns on first side surfaces of the remaining polysilicon film patterns respectively adjacent to the edge parts of the field plates; and forming gate electrodes on first side surfaces of the second insulating film patterns respectively adjacent to the first insulating film patterns.
Description
본 발명의 실시예들은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게는, LDMOS(laterally doubled diffused metal oxide semiconductor) 소자와 같은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.Embodiments of the present invention relate to a method of manufacturing a semiconductor device. More specifically, it relates to a high voltage semiconductor device such as a LDMOS (laterally doubled diffused metal oxide semiconductor) device and a manufacturing method thereof.
일반적으로, LDMOS 소자는 전력 스위칭 회로와 같은 응용 회로에 사용될 수 있다. 일 예로서, 대한민국 등록특허공보 제10-1572476호에는 필드 플레이트를 포함하는 LDMOS 소자가 개시되어 있다.Generally, LDMOS devices may be used in application circuits such as power switching circuits. As an example, Korean Patent Registration No. 10-1572476 discloses an LDMOS device including a field plate.
상기 LDMOS 소자는 게이트 전극과 드레인 영역 사이에 실리콘 산화물로 이루어지는 필드 플레이트를 구비할 수 있으며, 상기 필드 플레이트는 상기 LDMOS 소자의 항복 전압을 증가시키기 위해 사용될 수 있다. 일 예로서, 상기 필드 플레이트는 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정을 통해 형성될 수 있다.The LDMOS device may include a field plate made of silicon oxide between a gate electrode and a drain region, and the field plate may be used to increase a breakdown voltage of the LDMOS device. As an example, the field plate may be formed through a local oxidation of silicon (LOCOS) process or a shallow trench isolation (STI) process.
한편, 상기 고전압 반도체 소자는 상기 LDMOS 구조를 갖는 복수의 트랜지스터들을 포함할 수 있으며, 기판 상에 형성된 필드 플레이트들과 게이트 전극들을 포함할 수 있다. 상기 게이트 전극들은 상기 필드 플레이트들이 형성된 기판 상에 불순물 도핑된 폴리실리콘막과 같은 도전막을 형성한 후 상기 도전막을 패터닝함으로써 형성될 수 있다.Meanwhile, the high voltage semiconductor device may include a plurality of transistors having the LDMOS structure, and may include field plates and gate electrodes formed on a substrate. The gate electrodes may be formed by forming a conductive layer such as an impurity-doped polysilicon layer on the substrate on which the field plates are formed and then patterning the conductive layer.
그러나, 상기 도전막을 패터닝하는 과정에서 상기 게이트 전극들과 상기 필드 플레이트들 사이에 오정렬이 발생될 수 있다. 구체적으로, 각각의 게이트 전극들과 필드 플레이트들 사이의 간격이 균일하지 않을 수 있으며, 이에 따라 상기 고전압 반도체 소자의 전기적인 특성이 열화되는 문제점이 발생될 수 있다.However, misalignment may occur between the gate electrodes and the field plates during patterning of the conductive layer. Specifically, intervals between the gate electrodes and the field plates may not be uniform, and thus electrical characteristics of the high voltage semiconductor device may deteriorate.
본 발명의 실시예들은 게이트 전극들과 필드 플레이트들 사이의 간격을 균일하게 할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device capable of making the distance between gate electrodes and field plates uniform.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 절연막 패턴들을 형성하는 단계와, 상기 제1 절연막 패턴들에 의해 노출된 기판의 표면 부위들을 산화시켜 필드 플레이트들을 형성하는 단계와, 상기 제1 절연막 패턴들의 측면들 및 상기 필드 플레이트들 상에 폴리실리콘막 패턴들을 형성하는 단계와, 상기 제1 절연막 패턴들을 제거하는 단계와, 상기 필드 플레이트들 상에 각각 하나의 폴리실리콘막 패턴이 잔류되도록 상기 폴리실리콘막 패턴들 중 일부를 제거하는 단계와, 상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 잔류된 폴리실리콘막 패턴들의 제1 측면들 상에 제2 절연막 패턴들을 각각 형성하는 단계와, 상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 제2 절연막 패턴들의 제1 측면들 상에 게이트 전극들을 형성하는 단계를 포함할 수 있다.In order to achieve the above object, a method of manufacturing a semiconductor device according to an aspect of the present invention includes forming first insulating film patterns on a substrate, and oxidizing surface portions of the substrate exposed by the first insulating film patterns. Forming field plates, forming polysilicon film patterns on side surfaces of the first insulating film patterns and on the field plates, removing the first insulating film patterns, and forming polysilicon film patterns on the field plates. removing some of the polysilicon film patterns so that one polysilicon film pattern remains, and forming first side surfaces of the remaining polysilicon film patterns adjacent to edge portions of the field plates, respectively. The method may include forming two insulating layer patterns, respectively, and forming gate electrodes on first side surfaces of the second insulating layer patterns respectively adjacent to edge portions of the field plates.
본 발명의 일부 실시예들에 따르면, 상기 필드 플레이트들은 열산화 공정을 통해 형성되며, 상기 열산화 공정에 의해 상기 제1 절연막 패턴들의 에지 부위들이 상기 필드 플레이트들 상에 위치될 수 있다.According to some embodiments of the present invention, the field plates are formed through a thermal oxidation process, and edge portions of the first insulating layer patterns may be positioned on the field plates by the thermal oxidation process.
본 발명의 일부 실시예들에 따르면, 상기 폴리실리콘막 패턴들을 형성하는 단계는, 상기 제1 절연막 패턴들과 상기 필드 플레이트들 상에 폴리실리콘막을 균일한 두께로 형성하는 단계와, 상기 폴리실리콘막 패턴들을 형성하기 위하여 상기 폴리실리콘막을 부분적으로 제거하는 단계를 포함할 수 있다.According to some embodiments of the present invention, the forming of the polysilicon film patterns may include forming a polysilicon film having a uniform thickness on the first insulating film patterns and the field plates; A step of partially removing the polysilicon film to form patterns may be included.
본 발명의 일부 실시예들에 따르면, 상기 폴리실리콘막은 이방성 식각 공정에 의해 부분적으로 제거될 수 있다.According to some embodiments of the present invention, the polysilicon film may be partially removed by an anisotropic etching process.
본 발명의 일부 실시예들에 따르면, 상기 제2 절연막 패턴들을 형성하는 단계는, 상기 잔류된 폴리실리콘막 패턴들과 상기 필드 플레이트들 및 상기 기판 상에 제2 절연막을 균일한 두께로 형성하는 단계와, 상기 제2 절연막 패턴들을 형성하기 위하여 상기 제2 절연막을 부분적으로 제거하는 단계를 포함할 수 있다.According to some embodiments of the present invention, the forming of the second insulating film patterns may include forming a second insulating film having a uniform thickness on the remaining polysilicon film patterns, the field plates, and the substrate. and partially removing the second insulating layer to form the second insulating layer patterns.
본 발명의 일부 실시예들에 따르면, 상기 제2 절연막은 이방성 식각 공정에 의해 부분적으로 제거되며, 상기 잔류된 폴리실리콘막 패턴들의 제2 측면들 상에는 제3 절연막 패턴들이 형성될 수 있다.According to some embodiments of the present invention, the second insulating layer may be partially removed by an anisotropic etching process, and third insulating layer patterns may be formed on second side surfaces of the remaining polysilicon layer patterns.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제3 절연막 패턴들을 제거하는 단계를 더 포함할 수 있다.According to some embodiments of the present disclosure, the method of manufacturing the semiconductor device may further include removing the third insulating layer patterns.
본 발명의 일부 실시예들에 따르면, 상기 제2 절연막은 실리콘 질화물로 이루어질 수 있다.According to some embodiments of the present invention, the second insulating layer may be made of silicon nitride.
본 발명의 일부 실시예들에 따르면, 상기 게이트 전극들을 형성하는 단계는, 상기 잔류된 폴리실리콘막 패턴들과 상기 제2 절연막 패턴들 그리고 상기 필드 플레이트들과 상기 기판 상에 도전막을 균일한 두께로 형성하는 단계와, 상기 게이트 전극들을 형성하기 위하여 상기 도전막을 부분적으로 제거하는 단계를 포함할 수 있다.According to some embodiments of the present invention, the forming of the gate electrodes may include forming a conductive film with a uniform thickness on the remaining polysilicon film patterns, the second insulating film patterns, the field plates, and the substrate. The forming step and the step of partially removing the conductive layer to form the gate electrodes may be included.
본 발명의 일부 실시예들에 따르면, 상기 도전막은 이방성 식각 공정에 의해 부분적으로 제거되며, 상기 잔류된 폴리실리콘막 패턴들의 제2 측면들 상에는 제2 전극들이 형성될 수 있다.According to some embodiments of the present invention, the conductive layer may be partially removed by an anisotropic etching process, and second electrodes may be formed on second side surfaces of the remaining polysilicon layer patterns.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제2 절연막 패턴들을 제거하는 단계를 더 포함할 수 있다.According to some embodiments of the present disclosure, the method of manufacturing the semiconductor device may further include removing the second insulating layer patterns.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제2 절연막 패턴들을 형성한 후 상기 잔류된 폴리실리콘막 패턴들을 제거하는 단계를 더 포함할 수 있으며, 상기 게이트 전극들을 형성하는 동안 상기 제2 절연막 패턴들의 제2 측면들 상에는 제2 전극들이 형성될 수 있다.According to some embodiments of the present disclosure, the method of manufacturing the semiconductor device may further include removing the remaining polysilicon layer patterns after forming the second insulating layer patterns, and forming the gate electrodes. During this process, second electrodes may be formed on second side surfaces of the second insulating film patterns.
상술한 바와 같은 본 발명의 실시예들에 따르면, 기판 상에 제1 절연막 패턴들을 형성하고, 상기 제1 절연막 패턴들 사이에 필드 플레이트들을 형성할 수 있다. 이어서, 상기 제1 절연막 패턴들의 측면들 상에 폴리실리콘막 패턴들을 형성하고, 상기 폴리실리콘막 패턴들의 제1 측면들 상에 제2 절연막 패턴들을 형성할 수 있다. 계속해서, 상기 제2 절연막 패턴들의 제1 측면들 상에 게이트 전극들을 형성할 수 있다.According to the embodiments of the present invention as described above, first insulating film patterns may be formed on a substrate, and field plates may be formed between the first insulating film patterns. Subsequently, polysilicon layer patterns may be formed on side surfaces of the first insulating layer patterns, and second insulating layer patterns may be formed on first side surfaces of the polysilicon layer patterns. Subsequently, gate electrodes may be formed on the first side surfaces of the second insulating layer patterns.
결과적으로, 상기 필드 플레이트들과 상기 폴리실리콘막 패턴들 그리고 상기 제2 절연막 패턴들 및 상기 게이트 전극들은 모두 자기 정렬 방식으로 형성될 수 있다. 따라서, 상기 게이트 전극들은 상기 필드 플레이트들로부터 일정한 거리에 형성될 수 있고, 또한 그 결과로서 상기 게이트 전극들을 포함하는 반도체 소자의 전기적인 성능이 충분히 개선될 수 있다.As a result, the field plates, the polysilicon film patterns, the second insulating film patterns, and the gate electrodes may all be formed in a self-aligned manner. Accordingly, the gate electrodes can be formed at a constant distance from the field plates, and as a result, electrical performance of a semiconductor device including the gate electrodes can be sufficiently improved.
도 1 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.1 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.
14 to 16 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention does not have to be configured as limited to the embodiments described below and may be embodied in various other forms. The following examples are not provided to fully complete the present invention, but rather to fully convey the scope of the present invention to those skilled in the art.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.In the embodiments of the present invention, when one element is described as being disposed on or connected to another element, the element may be directly disposed on or connected to the other element, and other elements may be interposed therebetween. It could be. Alternatively, when an element is described as being directly disposed on or connected to another element, there cannot be another element between them. The terms first, second, third, etc. may be used to describe various items such as various elements, compositions, regions, layers and/or parts, but the items are not limited by these terms. will not
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.Technical terms used in the embodiments of the present invention are only used for the purpose of describing specific embodiments, and are not intended to limit the present invention. In addition, unless otherwise limited, all terms including technical and scientific terms have the same meaning as can be understood by those skilled in the art having ordinary knowledge in the technical field of the present invention. The above terms, such as those defined in conventional dictionaries, shall be construed to have a meaning consistent with their meaning in the context of the relevant art and description of the present invention, unless expressly defined, ideally or excessively outwardly intuition. will not be interpreted.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.Embodiments of the present invention are described with reference to schematic illustrations of idealized embodiments of the present invention. Accordingly, variations from the shapes of the illustrations, eg, variations in manufacturing methods and/or tolerances, are fully foreseeable. Accordingly, embodiments of the present invention are not to be described as being limited to specific shapes of regions illustrated as diagrams, but to include variations in shapes, and elements described in the drawings are purely schematic and their shapes is not intended to describe the exact shape of the elements, nor is it intended to limit the scope of the present invention.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 11 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention.
도 1을 참조하면, 기판(102) 상에 제1 절연막 패턴들(110)이 형성될 수 있다. 예를 들면, 상기 제1 절연막 패턴들(110)은 상기 기판 상에 제1 절연막(미도시)을 형성한 후 상기 제1 절연막을 패터닝함으로써 형성될 수 있다. 상기 제1 절연막으로는 실리콘 질화막이 사용될 수 있으며, 포토리소그래피 공정과 이방성 식각 공정에 의해 상기 제1 절연막 패턴들(110)이 형성될 수 있다.Referring to FIG. 1 , first
한편, 상기 기판(102)은 제1 도전형을 가질 수 있다. 예를 들면, P형 기판이 상기 기판(102)으로서 사용될 수 있다. 다른 예로서, 상기 기판(102) 상에는 P형 에피택시얼 층이 형성될 수 있으며, 이 경우 상기 제1 절연막 패턴들(110)은 상기 P형 에피택시얼 층 상에 형성될 수 있다.Meanwhile, the
또 한편으로, 도시되지는 않았으나, 상기 제1 절연막 패턴들(110)을 형성하기 전에 상기 기판(102) 내에는 상기 제1 도전형을 갖는 바디 영역들과 제2 도전형을 갖는 드리프트 영역들이 형성될 수 있다. 일 예로서, P형 불순물로 도핑된 바디 영역들과 N형 불순물로 도핑된 드리프트 영역들이 상기 기판(102) 내에 형성될 수 있다.On the other hand, although not shown, body regions having the first conductivity type and drift regions having the second conductivity type are formed in the
도 2를 참조하면, 상기 제1 절연막 패턴들(110)을 형성한 후 열산화 공정을 통해 상기 제1 절연막 패턴들(110)에 의해 노출된 상기 기판(102)의 표면들을 산화시킴으로써 상기 제1 절연막 패턴들(110) 사이에 실리콘 산화물로 이루어진 필드 플레이트들(112)을 형성할 수 있다.Referring to FIG. 2 , after forming the first
특히, 상기 열산화 공정을 수행하는 동안 상기 필드 플레이트들(112)의 에지 부위들이 상기 제1 절연막 패턴들(110)의 아래로 확장될 수 있으며, 이에 따라 상기 제1 절연막 패턴들(110)의 에지 부위들이 상기 필드 플레이트들(112)의 에지 부위들 상에 위치될 수 있다. 아울러, 도시되지는 않았으나, 상기 필드 플레이트들(112)은 상기 드리프트 영역들 상에 각각 형성될 수 있다.In particular, during the thermal oxidation process, the edge portions of the
도 3을 참조하면, 상기 제1 절연막 패턴들(110)과 상기 필드 플레이트들(112) 상에 균일한 두께로 폴리실리콘막(120)이 형성될 수 있으며, 이어서, 도 4에 도시된 바와 같이, 상기 제1 절연막 패턴들(110)의 측면들 및 상기 필드 플레이트들(112) 상에 폴리실리콘막 패턴들(122, 124)이 형성될 수 있다.Referring to FIG. 3 , a
상기 폴리실리콘막(120)은 이방성 식각 공정에 의해 부분적으로 제거될 수 있으며, 이에 따라 도 4에 도시된 바와 같이 상기 필드 플레이트들(112) 상에 폴리실리콘막 패턴들(122, 124)이 형성될 수 있다. 특히, 도 4에 도시된 바와 같이, 각각의 필드 플레이트들(112) 상에는 두 개의 폴리실리콘막 패턴들(122, 124)이 형성될 수 있다.The
도 5를 참조하면, 등방성 식각 공정을 통해 상기 제1 절연막 패턴들(110)을 제거한 후, 도 6에 도시된 바와 같이 상기 필드 플레이트들(112) 상에 각각 하나의 폴리실리콘막 패턴(122)이 잔류되도록 상기 폴리실리콘막 패턴들(122, 124) 중 일부를 제거할 수 있다. 예를 들면, 도시된 바와 같이 잔류시키고자 하는 폴리실리콘막 패턴들(122)을 커버하는 식각 마스크(126)를 형성한 후 등방성 식각 공정을 통해 나머지 폴리실리콘막 패턴들(124)을 제거할 수 있다.Referring to FIG. 5 , after removing the first insulating
도 7을 참조하면, 상기 잔류된 폴리실리콘막 패턴들(122)과 상기 필드 플레이트들(112) 및 상기 기판(102) 상에 제2 절연막(130)을 균일한 두께로 형성하고, 이어서 도 10에 도시된 바와 같이 상기 필드 플레이트들(112)의 에지 부위들에 각각 인접하는 상기 잔류된 폴리실리콘막 패턴들(122)의 제1 측면들 상에 제2 절연막 패턴들(132)을 각각 형성할 수 있다.Referring to FIG. 7 , a second
특히, 상기 제2 절연막(130)은 이방성 식각 공정에 의해 부분적으로 제거될 수 있으며, 이에 의해 상기 제2 절연막 패턴들(132)이 형성될 수 있다. 한편, 도 8을 참조하면, 상기 이방성 식각 공정에 의해 상기 잔류된 폴리실리콘막 패턴들(122)의 제2 측면들 상에는 제3 절연막 패턴들(134)이 형성될 수 있다. 상기 제3 절연막 패턴들(134)은 도 9에 도시된 바와 같이 상기 제2 절연막 패턴들(132)을 커버하는 식각 마스크(136)를 형성한 후 등방성 식각 공정에 의해 제거될 수 있다.In particular, the second insulating
한편, 상기 제2 절연막(130)은 실리콘 질화물로 이루어질 수 있다. 상기 제2 절연막 패턴들(132)을 형성하기 위한 이방성 식각 공정과 상기 제3 절연막 패턴들을 제거하기 위한 등방성 식각 공정은 실리콘 산화물에 대하여 식각 선택비를 갖는 식각 조성물을 이용하여 수행될 수 있다.Meanwhile, the second
도 11을 참조하면, 상기 잔류된 폴리실리콘막 패턴들(122)과 상기 제2 절연막 패턴들(132) 그리고 상기 필드 플레이트들(112)과 상기 기판(102) 상에 도전막(140)을 균일한 두께로 형성할 수 있으며, 도 12에 도시된 바와 같이 상기 도전막(140)을 부분적으로 제거하여 상기 필드 플레이트들(112)의 에지 부위들에 각각 인접하는 상기 제2 절연막 패턴들(132)의 제1 측면들 상에 게이트 전극들(142)을 형성할 수 있다. 이때, 상기 게이트 전극들(142)은 도시된 바와 같이 상기 기판(102)과 상기 필드 플레이트들(112)의 경계 부위들 상에 형성될 수 있다.Referring to FIG. 11 , a
일 예로서, 상기 도전막(140)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 이방성 식각 공정에 의해 부분적으로 제거될 수 있다. 이때, 상기 잔류된 폴리실리콘막 패턴들(122)의 제2 측면들 상에는 제2 전극들(144)이 형성될 수 있으며, 상기 제2 전극들(144)은 패러데이 실드(Faraday Shield)로서 기능할 수 있다.As an example, the
도 13을 참조하면, 상기 게이트 전극들(142)을 형성한 후 상기 제2 절연막 패턴들(132)은 등방성 식각 공정을 통해 제거될 수 있으며, 이어서, 도시되지는 않았으나, 상기 바디 영역들과 상기 드리프트 영역들 상에 각각 소스 영역들과 드레인 영역들이 형성될 수 있다.Referring to FIG. 13 , after forming the
상기에서 설명된 바와 같이 상기 게이트 전극들(142)은 상기 제2 절연막 패턴들(132)의 제1 측면들 상에 형성될 수 있다. 결과적으로, 상기 게이트 전극들(142)은 상기 필드 플레이트들(112)에 대하여 자기 정렬될(self-aligned) 수 있으며, 이에 따라 상기 게이트 전극들(142)과 상기 필드 플레이트들(112) 사이의 간격이 일정하게 유지될 수 있다.As described above, the
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.14 to 16 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
도 14를 참조하면, 상기 잔류된 폴리실리콘막 패턴들(122; 도 8 내지 도 10 참조)의 제2 측면들 상에 형성된 상기 제3 절연막 패턴들(134; 도 8 내지 도 10 참조)을 제거한 후 이어서 상기 잔류된 폴리실리콘막 패턴들(122)을 제거할 수 있다. 예를 들면, 상기 잔류된 폴리실리콘막 패턴들(122)은 실리콘 질화물 및 실리콘 산화물에 대하여 식각 선택비를 갖는 식각 조성물을 이용하여 제거될 수 있다.Referring to FIG. 14, the third insulating film patterns 134 (see FIGS. 8 to 10) formed on the second side surfaces of the remaining polysilicon film patterns 122 (see FIGS. 8 to 10) are removed. Then, the remaining
이어서, 상기 제2 절연막 패턴들(132)과 상기 필드 플레이트들(112) 및 상기 기판(102) 상에 도전막(140)을 형성할 수 있으며, 도 15에 도시된 바와 같이 상기 도전막(140)에 대한 이방성 식각 공정을 통해 상기 제2 절연막 패턴들(132)의 제1 측면들 상에 게이트 전극들(142)을 각각 형성하고, 아울러 상기 제2 절연막 패턴들(132)의 제2 측면들 상에 제2 전극들(146)을 각각 형성할 수 있다.Subsequently, a
도 16을 참조하면, 상기 게이트 전극들(142)을 형성한 후 상기 제2 절연막 패턴들(132)은 등방성 식각 공정을 통해 제거될 수 있으며, 도시되지는 않았으나, 상기 바디 영역들과 상기 드리프트 영역들 상에 각각 소스 영역들과 드레인 영역들이 형성될 수 있다.Referring to FIG. 16 , after forming the
상술한 바와 같은 본 발명의 실시예들에 따르면, 기판(102) 상에 제1 절연막 패턴들(110)을 형성하고, 상기 제1 절연막 패턴들(110) 사이에 필드 플레이트들(112)을 형성할 수 있다. 이어서, 상기 제1 절연막 패턴들(110)의 측면들 상에 폴리실리콘막 패턴들(122)을 형성하고, 상기 폴리실리콘막 패턴들(122)의 제1 측면들 상에 제2 절연막 패턴들(132)을 형성할 수 있다. 계속해서, 상기 제2 절연막 패턴들(132)의 제1 측면들 상에 게이트 전극들(142)을 형성할 수 있다.According to the embodiments of the present invention as described above, first insulating
결과적으로, 상기 필드 플레이트들(112)과 상기 폴리실리콘막 패턴들(122) 그리고 상기 제2 절연막 패턴들(132) 및 상기 게이트 전극들(142)은 모두 자기 정렬 방식으로 형성될 수 있다. 따라서, 상기 게이트 전극들(142)은 상기 필드 플레이트들(112)로부터 일정한 거리에 형성될 수 있고, 또한 그 결과로서 상기 게이트 전극들(142)을 포함하는 반도체 소자의 전기적인 성능이 충분히 개선될 수 있다.As a result, the
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to preferred embodiments of the present invention, those skilled in the art can variously modify and change the present invention without departing from the spirit and scope of the present invention described in the claims below. You will understand that there is
102 : 기판 110 : 제1 절연막 패턴
112 : 필드 플레이트 120 : 폴리실리콘막
122, 124 : 폴리실리콘막 패턴 126 : 식각 마스크
130 : 제2 절연막 132 : 제2 절연막 패턴
140 : 도전막 142 : 게이트 전극
144, 146 : 제2 전극102: substrate 110: first insulating film pattern
112: field plate 120: polysilicon film
122, 124: polysilicon film pattern 126: etching mask
130: second insulating film 132: second insulating film pattern
140: conductive film 142: gate electrode
144, 146: second electrode
Claims (12)
상기 제1 절연막 패턴들에 의해 노출된 기판의 표면 부위들을 산화시켜 필드 플레이트들을 형성하는 단계;
상기 제1 절연막 패턴들의 측면들 및 상기 필드 플레이트들 상에 폴리실리콘막 패턴들을 형성하는 단계;
상기 제1 절연막 패턴들을 제거하는 단계;
상기 필드 플레이트들 상에 각각 하나의 폴리실리콘막 패턴이 잔류되도록 상기 폴리실리콘막 패턴들 중 일부를 제거하는 단계;
상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 잔류된 폴리실리콘막 패턴들의 제1 측면들 상에 제2 절연막 패턴들을 각각 형성하는 단계; 및
상기 필드 플레이트들의 에지 부위들에 각각 인접하는 상기 제2 절연막 패턴들의 제1 측면들 상에 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.forming first insulating film patterns on the substrate;
forming field plates by oxidizing surface portions of the substrate exposed by the first insulating film patterns;
forming polysilicon film patterns on side surfaces of the first insulating film patterns and on the field plates;
removing the first insulating film patterns;
removing some of the polysilicon film patterns so that one polysilicon film pattern remains on each of the field plates;
forming second insulating film patterns on first side surfaces of the remaining polysilicon film patterns respectively adjacent to edge portions of the field plates; and
and forming gate electrodes on first side surfaces of the second insulating film patterns respectively adjacent to edge portions of the field plates.
상기 제1 절연막 패턴들과 상기 필드 플레이트들 상에 폴리실리콘막을 균일한 두께로 형성하는 단계; 및
상기 폴리실리콘막 패턴들을 형성하기 위하여 상기 폴리실리콘막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1 , wherein forming the polysilicon film patterns comprises:
forming a polysilicon layer to a uniform thickness on the first insulating layer patterns and the field plates; and
and partially removing the polysilicon film to form the polysilicon film patterns.
상기 잔류된 폴리실리콘막 패턴들과 상기 필드 플레이트들 및 상기 기판 상에 제2 절연막을 균일한 두께로 형성하는 단계: 및
상기 제2 절연막 패턴들을 형성하기 위하여 상기 제2 절연막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1 , wherein forming the second insulating film patterns comprises:
Forming a second insulating film with a uniform thickness on the remaining polysilicon film patterns, the field plates, and the substrate; and
and partially removing the second insulating film to form the second insulating film patterns.
상기 이방성 식각 공정에 의해 상기 잔류된 폴리실리콘막 패턴들의 제2 측면들 상에는 제3 절연막 패턴들이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 5 , wherein the second insulating layer is partially removed by an anisotropic etching process,
The method of manufacturing a semiconductor device, characterized in that third insulating film patterns are formed on the second side surfaces of the remaining polysilicon film patterns by the anisotropic etching process.
상기 잔류된 폴리실리콘막 패턴들과 상기 제2 절연막 패턴들 그리고 상기 필드 플레이트들과 상기 기판 상에 도전막을 균일한 두께로 형성하는 단계; 및
상기 게이트 전극들을 형성하기 위하여 상기 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1 , wherein forming the gate electrodes comprises:
forming a conductive film with a uniform thickness on the remaining polysilicon film patterns, the second insulating film patterns, the field plates, and the substrate; and
and partially removing the conductive film to form the gate electrodes.
상기 잔류된 폴리실리콘막 패턴들의 제2 측면들 상에는 제2 전극들이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.10. The method of claim 9, wherein the conductive layer is partially removed by an anisotropic etching process,
The method of manufacturing a semiconductor device, characterized in that second electrodes are formed on the second side surfaces of the remaining polysilicon film patterns.
상기 게이트 전극들을 형성하는 동안 상기 제2 절연막 패턴들의 제2 측면들 상에는 제2 전극들이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1 , further comprising removing the remaining polysilicon layer patterns after forming the second insulating layer patterns,
The method of manufacturing a semiconductor device, characterized in that second electrodes are formed on the second side surfaces of the second insulating film patterns while forming the gate electrodes.
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