KR102471467B1

KR102471467B1 - 코일 전자부품

Info

Publication number: KR102471467B1
Application number: KR1020190005083A
Authority: KR
Inventors: 윤찬; 이동환; 안영규
Original assignee: 삼성전기주식회사
Priority date: 2017-02-20
Filing date: 2019-01-15
Publication date: 2022-11-28
Also published as: KR20190008396A

Abstract

본 개시는 메인 기판을 중심으로 위 아래에 각각 배치되는 제1 코일과 제2 코일을 포함하는 코일 전자부품에 있어서, 상기 제1 코일은 제1 절연막의 제1 비아를 통해 서로 연결되며, 상기 제2 절연막의 위 아래에 각각 배치되는 제1 코일패턴과 제2 코일패턴을 포함하고, 상기 제2 코일은 제2 절연막의 제2 비아를 통해 서로 연결되며, 상기 제2 절연막의 위 아래에 각각 배치되는 제3 코일패턴과 제4 코일패턴을 포함한다. 이 경우, 상기 메인 기판, 제1 절연막, 제2 절연막은 중앙부에 관통홀을 포함한다.

Description

코일 전자부품 {COIL ELECTRONIC COMPONENT}

본 개시는 코일 전자부품에 관한 것이며, 구체적으로 인덕터에 관한 것이다.

디지털 TV, 스마트 폰, 노트북 컴퓨터 등 전자 제품의 고주파 대역에서의 데이터 송수신의 기능이 널리 사용되고 있으며, 향후에도 이러한 IT 전자 제품이 하나의 기기 뿐만 아니라 상호 간에 USB, 기타 통신 포트를 연결하여 다기능, 복합화로 활용 빈도가 높을 것으로 예상된다.

스마트폰이 진화함에 따라 고전류용, 고효율 및 고성능화된 소형 사이즈의 박형화된 파워 인덕터의 수요가 증가하고 있다.

이에 따라, 2520 사이즈 1mm 두께의 제품에서 2016 사이즈 1mm 두께의 제품이 채용되고 있으며, 1608 사이즈 0.8mm 두께까지 감소한 사이즈의 제품으로 소형화된다.

이와 동시에 실장 면적을 줄일 수 있는 장점을 지닌 어레이에 대한 수요 역시 증가한다.

상기 어레이는 복수 개의 코일부 사이의 결합 계수 혹은 상호 인덕턴스에 따라 논커플드 (Non-Coupled) 혹은 커플드 (Coupled) 인덕터 형태 혹은 상기 형태들의 혼합 형태를 가질 수 있다.

한편, 커플드 인덕터에서 누설 인덕턴스 (Leakage Inductance) 는 출력 전류 리플 (output current ripple) 과 관계되며, 상호 인덕턴스 (Mutual Inductance) 는 인덕터 전류 리플 (Inductor Current Ripple) 과 관계된다. 커플드 인덕터가 기존 논커플드 인덕터와 동일한 출력 전류 리플을 가지려면, 커플드 인덕터의 누설 인덕턴스가 종래 논커플드 인덕터의 인덕턴스와 같아야 한다. 그리고, 상호 인덕턴스가 증가하면 결합계수 (k) 가 증가하게 되고, 이를 통하여 인덕터 전류 리플을 줄일 수가 있다.

따라서, 기존 논커플드 인덕터와 동일 사이즈에서 커플드 인덕터가 기존 논커플드 인덕터와 동일한 출력 전류 리플을 가지면서 인덕터 전류 리플을 줄일 수가 있다면 실장면적의 증가없이 효율을 증가시킬 수가 있다.

따라서, 칩 사이즈를 유지하면서도 인덕터 어레이 칩의 효율을 증가시키기 위하여 상호 인덕턴스를 증가시켜 결합계수가 큰 커플드 인덕터를 제공할 것이 요구되는 실정이다. 또한, 커플드 인덕터에서 결합계수를 증가시키기 위해서는 코일들 간의 간격을 줄여야 하는데, 상기 간격을 줄이는 데에는 공정상 한계가 존재한다. 따라서, 상기 공정상 한계를 극복하면서도 코일들 간의 결합계수를 증가시키기 위한 방법이 요구되는 실정이다.

한국 특허공개공보 제2008-0102993호

본 개시의 해결하고자 하는 여러 과제 중 하나는 복수의 코일 간의 결합계수가 증가된 코일 전자부품을 제공하는 것이다.

본 개시의 일 예에 따른 코일 전자부품은 제1 코일과, 상기 제1 코일의 자성 코어를 공유하며, 상기 제1 코일과 동일한 방향이나 반대 방향으로 권취된 제2 코일, 상기 제1 및 제2 코일 사이에 배치되는 메인 기판, 상기 제1 코일과 전기적으로 연결되는 제1 외부전극, 상기 제2 코일과 전기적으로 연결되는 제2 외부전극을 포함한다. 상기 제1 코일은 제1 코일패턴과 제2 코일패턴을 포함하는데, 상기 제1 및 제2 코일패턴의 사이에는 제1 절연막이 배치된다. 상기 제2 코일은 제3 코일패턴과 제4 코일패턴을 포함하는데, 상기 제3 및 제4 코일패턴의 사이에는 제2 절연막이 배치된다. 상기 제1 절연막은 상기 제1 코일의 자성 코어인 제1 자성 코어를 형성하는 관통홀을 포함하고, 상기 제2 절연막은 상기 제2 코일의 자성 코어인 제2 자성 코어를 형성하는 관통홀을 포함한다.

본 개시의 다른 일 예에 따른 코일 전자부품은 제1 코일과 상기 제1 코일의 자성 코어를 공유하며, 상기 제1 코일과 동일한 방향이나 반대방향으로 감겨있는 제2 코일, 상기 제1 및 제2 코일 사이에 배치되는 메인 기판, 상기 제1 코일과 전기적으로 연결되는 제1 외부전극, 상기 제2 코일과 전기적으로 연결되는 제2 외부전극을 포함한다. 상기 메인 기판은 중앙부에 관통홀을 포함하고, 상기 관통홀 이외에 상기 메인 기판의 상면으로부터 하면을 관통하는 홀을 포함하지 않는다. 상기 메인 기판의 상기 상면은 상기 제1 코일의 하면과 접하며, 상기 메인 기판의 하면은 상기 제2 코일의 상면과 접한다. 또한, 상기 제1 및 제2 코일은 각각 양 단부를 포함하는데, 각각의 양 단부는 제1 절연막을 관통하는 제1 비아 및 제2 절연막을 관통하는 제2 비아의 각각을 통해 서로 연결된다.

본 개시에 따른 여러 효과 중 일 효과는 코일 전자부품에서, 하나의 칩 내에 복수의 코일이 각각의 자성 코어를 서로 공유하도록 배치될 때, 상기 복수의 코일 간의 간격을 변경시키지 않으면서도, 결합 계수를 증가시키고 효율을 증가시키는 것이다.

도1 은 본 개시의 일 예에 따른 코일 전자부품의 개략적인 사시도이다.
도2 는 도1 의 I-I'선에 의한 개략적인 단면도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하에서는 본 개시의 일 예에 따른 코일 전자부품을 설명하되, 반드시 이에 제한되는 것은 아니다.

도1 은 본 개시의 일 예에 따른 코일 전자부품의 사시도이며, 도1 을 참조하면, 본 개시의 일 예에 따른 코일 전자부품 (100) 은, 제1 코일 (11) 과 제2 코일 (12) 을 포함한다. 상기 제1 및 제2 코일은 예를 들어, 스파이럴 (spiral) 형상으로 권취되며, 서로 동일한 방향으로 권취되거나 서로 반대 방향으로 권취된다. 상기 제1 및 제2 코일은 서로 자성 코어를 공유한다. 상기 제1 및 제2 코일은 각각 제1 자성 코어와 제2 자성 코어를 포함하며, 상기 제1 자성 코어와 상기 제2 자성 코어는 실질적으로 일치한다.

또한, 상기 제1 코일 (11) 은 제1 코일패턴 (111), 및 상기 제1 코일패턴과 연결되며, 상기 제1 코일패턴의 위쪽으로 배치되는 제2 코일패턴 (112) 을 포함한다. 상기 제2 코일 (12) 은 제3 코일패턴 (121), 및 상기 제3 코일패턴과 연결되며, 상기 제3 코일패턴의 위쪽으로 배치되는 제4 코일패턴 (122) 을 포함한다. 상기 제1 코일과 상기 제2 코일의 각각은 제1 및 제2 코일패턴과 제3 및 제4 코일패턴을 포함하며, 하나의 코일을 구성하는 것이다. 이 때, 제1 내지 제4 코일패턴은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은 (Ag), 팔라듐 (Pd), 알루미늄 (Al), 니켈 (Ni), 티타늄 (Ti), 금 (Au), 백금 (Pt), 금 (Au), 또는 이들의 합금으로 형성될 수 있다.

한편, 코일 부품 (100) 은 제1 및 제2 코일을 내부에 매몰하는 바디 (3) 를 포함할 수 있다. 상기 바디 (3) 는 두께 방향으로 서로 마주하는 상면, 하면, 길이 방향으로 서로 마주하는 제1 면, 제2 면, 폭 방향으로 서로 마주하는 제3 면, 제4 면을 포함하여 실질적으로 육면체일 수 있으나, 이에 한정되는 것은 아니다. 상기 바디 (3) 는 코일 부품의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한없이 포함될 수 있다. 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있는데, 상기 페라이트로는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등 일 수 있고, 상기 금속계 연자성 재료로는 Fe, Si, Cr, Al, 및 Ni 로 이루어진 군에서 선택된 하나 이상을 포함하는 합금일 수 있다. 또한, 상기 금속계 연자성 재료의 입경은 0.1 ㎛ 내지 20 ㎛ 일 수 있다. 한편, 상기 페라이트 또는 금속계 연자성 재료는 에폭시 수지 또는 폴리이미드 수지 등의 고분자 상에 분산된 형태로 포함되어, 복합체를 구성할 수 있으나, 이에 한정하는 것은 아니다.

상기 바디 (3) 의 외부면 상에는 제1 내지 제4 외부전극 (21, 22, 23, 24) 이 배치된다.

상기 제1 외부전극 (21) 은 제1 코일의 일단부와 연결되며, 상기 제2 외부전극 (22) 은 제1 코일의 타단부와 연결된다. 상기 제1 및 제2 외부전극은 서로 마주하도록 배치되어, 각각 바디의 폭방향으로 서로 마주하는 제3 면 및 제4 면에 배치된다.

마찬가지로, 상기 제3 외부전극 (23) 은 제2 코일의 일단부와 연결되며, 상기 제4 외부전극 (24) 은 제2 코일의 타단부와 연결된다. 상기 제3 및 제4 외부전극은 서로 마주하도록 배치되어, 각각 바디의 폭 방향으로 서로 마주하는 제3 면 및 제4 면에 배치된다.

이 경우, 상기 제1 및 제3 외부전극은 입력 단자로서 기능하고, 상기 제2 및 제4 외부전극은 출력 단자로서 기능할 수가 있으며, 물론, 그 반대의 경우도 가능하다.

상기 제1 내지 제4 외부전극은 전기 전도성이 뛰어난 금속을 포함하며, 예를 들어, 구리 (Cu), 은 (Ag), 니켈 (Ni), 또는 주석 (Sn) 등의 단독 또는 이들의 합금으로 형성될 수 있으며, 복수 층으로 구성될 수 있는 등 제한이 없다.

한편, 제1 코일 (11) 과 제2 코일 (12) 은 그들 사이에 개재된 메인 기판 (4) 에 의해 분리되며, 상기 제1 코일 내 제1 및 제2 코일 패턴 사이에는 제1 절연막 (51) 이 배치되고, 상기 제2 코일 내 제3 및 제4 코일 패턴 사이에는 제2 절연막 (52) 이 배치되는 것을 알 수 있다.

상기 메인 기판 (4) 은 중앙부에 관통홀 (4H) 을 포함하는데, 상기 관통홀은 자성 물질에 의해 충진되어, 코어를 구성하므로, 코일 전자부품의 투자율을 향상시키는데 유리한 구성이다.

또한, 상기 관통홀은 제1 및 제2 코일의 자성 코어 중 자성물질이 충진되어지는 영역의 단면이 이루는 형태와 동일한 형상을 가질 수 있다. 그리고, 메인 기판의 상면의 형상은 그 상면 상에 배치되는 제1 코일의 하면의 형상과 실질적으로 동일하며, 상기 메인 기판의 하면의 형상은 그 하면 상에 배치되는 제2 코일의 상면의 형상과 실질적으로 동일한 것이 바람직하다.

상기 관통홀의 무게 중심은 제1 코일과 제2 코일에서 공유되는 자성 코어 (Cm) 위에 형성된다. 이는, 메인 기판에 의해 지지되며, 상기 메인 기판의 상면 상에 형성되는 제1 코일에 의해 형성되는 제1 자성 코어, 마찬가지로, 메인 기판에 의해 지지되며, 상기 메인 기판의 하면 상에 형성되는 제2 코일에 의해 형성되는 제2 자성 코어, 및 관통홀의 무게 중심이 실질적으로 일치되는 것을 의미한다. 제1 코일과 그 아래쪽으로 배치되는 제2 코일 사이에 메인 기판을 개재시킴으로써 제1 코일과 제2 코일의 배열 간의 불일치 (mismatch) 를 실질적으로 제거한 것이다.

다음, 도2 는 도1 의 I-I'선을 따라 절단한 개략적인 단면도인데, 도2 를 참고하여 코일 전자부품 (100) 내 상기 메인 기판, 제1 및 제2 절연막을 보다 자세히 설명한다.

먼저, 제1 코일과 제2 코일의 사이에 개재되는 메인 기판 (4) 은 자성 특성을 가지지 않는 재질로 구성되면 충분하며, 특별한 제한이 없는데, 예를 들어, PCB 기판일 수 있다.

상기 메인 기판의 두께는 그에 의해 지지되는 제1 코일과 제2 코일을 모두 지지할 수 있는 정도이면 충분한데, 예를 들어, 40 ㎛ 이상 120 ㎛ 이하일 수 있으나, 이에 한정되는 것은 아니다.

상기 메인 기판 (4) 의 상면에는 제1 코일이 배치되며, 그 하면에는 제2 코일이 배치된다. 상기 제1 및 제2 코일은 상기 메인 기판을 중심으로 메인 기판의 상하면에서 상호 대칭적으로 배열될 수 있는데, 여기서, "대칭" 이라는 것은, 제1 및 제2 코일의 재질이나 구조, 각 코일이 메인 기판의 표면에서 차지하는 면적이나 길이가 실질적으로 서로 동일한 것을 의미할 수 있다.

제1 코일 (11) 과 제2 코일 (12) 은 메인 기판 (4) 의 두께만큼, 또는 메인 기판의 두께보다 더 크게 서로 이격되도록 배치될 수가 있다. 예를 들어, 상기 제1 및 제2 코일이 메인 기판의 두께만큼 서로 이격되어 있는 경우, 상기 제1 코일의 하면이 상기 메인 기판의 상면과 접하도록 배치되고, 상기 제2 코일의 상면이 상기 메인 기판의 하면과 접하도록 배치되는 것이다. 반면, 상기 제1 코일과 제2 코일이 메인 기판의 두께보다 더 크게 서로 이격되어 있는 경우, 제1 코일의 하면과 메인 기판의 상면 사이의 형성되는 공간이 자성 물질로 충진되고, 그 자성 물질은 코일 전자 부품의 바디 내에 충진되는 자성 물질과 동일한 성분 및 함량을 포함할 수 있다.

제1 및 제2 코일 간의 이격된 공간 내에 메인 기판 (4) 이 배치되기 때문에, 상기 제1 코일로부터 제2 코일로 흐르는 자속이 상기 제1 및 제2 코일 사이의 이격된 공간으로 누설되는 것을 방지할 수가 있다. 그 결과, 제1 코일과 제2 코일 간의 상호 인덕턴스 (Lm) 를 증가시킬 수가 있으며, 코일 부품의 결합 계수 (k) 를 증가시킬 수가 있다.

제1 코일 (11) 과 제2 코일 (12) 은 메인 기판 (4) 에 의해 물리적으로 상호 단절되는데, 여기서, "물리적으로 상호 단절된다" 는 것은 메인 기판 (4) 이 제1 및 제2 코일의 물리적인 연결을 위한 구성을 포함하지 않는 것을 의미한다. 예를 들어, 상기 메인 기판 (4) 은 상면으로부터 하면을 관통하는 비아홀 등을 일절 포함하지 않으며, 상면으로부터 하면을 관통하는 구성으로서 후술하는 관통홀만을 포함하는 것이다.

한편, 제1 코일 (11) 중 제1 코일패턴 (111) 은 양 단부 (111a, 111b) 를 포함한다. 상기 제1 코일패턴의 일 단부 (111a) 는 제1 외부전극 (21) 과 연결되고, 타 단부 (111b) 는 제1 비아 (113) 에 연결된다. 마찬가지로, 제1 코일 (11) 중 제2 코일패턴 (112) 은 양 단부 (112a, 112b) 를 포함한다. 상기 제2 코일패턴의 일 단부 (112a) 는 제2 외부전극 (22) 과 연결되고, 타 단부 (111b) 는 제1 비아 (113) 에 연결된다. 상기 제1 코일패턴 (111) 은 제1 절연막 (51) 을 관통하여 형성되는 제1 비아 (113) 에 의해 상기 제2 코일패턴 (112) 과 전기적으로 연결될 수 있는 것이다.

제2 코일 (12) 중 제3 코일패턴 (121) 은 양 단부 (121a, 121b) 를 포함한다. 상기 제3 코일패턴의 일 단부 (121a) 는 제3 외부전극 (23) 과 연결되고, 타단부 (121b) 는 제2 비아 (123) 에 연결된다. 마찬가지로, 제2 코일 (12) 중 제4 코일패턴 (122) 은 양 단부 (122a, 122b) 를 포함한다. 상기 제4 코일패턴의 일 단부 (122a) 는 제4 외부전극 (24) 과 연결되고, 타 단부 (122b) 는 제2 비아 (123) 에 연결된다. 상기 제3 코일패턴 (121) 은 제2 절연막 (52) 을 관통하여 형성되는 제2 비아 (123) 에 의해 상기 제4 코일패턴 (122) 과 전기적으로 연결될 수 있는 것이다.

일 예로, 상기 제1 및 제3 외부전극 (21, 23) 은 입력 단자이며, 상기 제2 및 제4 외부전극 (22, 24) 는 출력 단자일 수 있다. 구체적으로, 입력 단자인 제1 외부전극 (21) 에서 입력된 전류는 상기 제1 코일패턴, 및 제1 절연막을 관통하는 제1 비아를 거쳐, 제2 코일패턴을 지나 출력 단자인 제2 외부전극 (22) 으로 흐른다. 마찬가지로, 입력 단자인 제3 외부전극 (23) 에서 입력된 전류는 상기 제3 코일패턴, 및 제2 절연막을 관통하는 제2 비아를 거쳐, 제4 코일패턴을 지나 출력 단자인 제4 외부전극 (24) 으로 흐른다.

한편, 제1 및 제2 절연막 (51, 52) 은 필름 (film) 형상으로 구성되는데, 여기서, 필름 형상으로 구성된다는 것은, 박막의 판형으로써, 상면으로부터 하면까지 이르는 거리인 절연막의 두께가 비교적 얇고, 절연막의 전체에 걸쳐 균일하게 구성되는 것이면 제한없이 적용될 수 있다. 예를 들어, 상기 제1 및 제2 절연막의 각각의 두께는 10㎛ 이상 50 ㎛ 이하인 것이 바람직하며, 40 ㎛ 이하로서 메인 기판의 두께보다 더 얇게 구성되는 것이 보다 바람직하고, 보다 칩 부품을 소형화하기 위해서는 10 ㎛ 내지 15 ㎛ 로 제어하는 것이 더욱 바람직하다.

상기 제1 및 제2 절연막 (51, 52) 은 절연 특성을 가지는 재질로서, 공정 제어의 용이성을 고려하면, 열경화성 수지로 구성되는 것이 바람직하다.

상기 제1 및 제2 절연막 (51, 52) 은 빌드업 필름으로서, 구체적으로 ABF (Ajimoto Build-up Film) 및 그 등가물 중에서 선택되는 어느 하나로 형성될 수 있으나, 그 재질을 한정할 필요는 없이, 절연 특성을 가지는 재질이면 충분하다. 상기 ABF 의 경우, 빌드업 공정에 적절한 재료이며, 열경화성 특성을 갖는다. 또한, 상기 ABF 는 레이져빔에 의해 마이크로 비아 (micro via) 의 형성이 용이하기 때문에, 제1 및 제2 절연막으로 적용할 때, 제1 및 제2 비아를 형성하는데 유리할 수 있다.

상기 제1 및 제2 절연막 (51, 52) 은 각각 제1 비아 및 제2 비아 뿐만 아니라 중앙부에 별도의 관통홀을 더 포함할 수 있는데, 이러한 관통홀은 실질적으로 제 1 코일과 제2 코일이 서로 공유하는 자성 코어를 중심으로 구성된다. 또한, 제1 비아의 관통홀과 제2 비아의 관통홀은 메인 기판의 관통홀과 실질적으로 동일한 형상, 면적 등을 가지도록 구성된다.

다음, 도1 및 도2 에 도시된 코일 전자부품을 제조하기 위한 일 예를 설명한다. 후술하는 제조방법은 단지 일 예시일 뿐이며, 당업자가 공정 요건 및 환경을 고려하여 그 제조방법을 적절히 설계 변경할 수 있음은 물론이다.

먼저, 관통홀을 가지는 메인 기판을 준비하여, 상기 메인 기판의 상면 및 하면 상에 각각의 독립된 코일패턴을 구성시킨다. 상기 코일패턴은 도1 및 도2 의 제1 및 제3 코일패턴으로 구성된다. 상기 코일패턴을 구성하는 방식은 제한이 없으며, 예를 들어, 개구부를 가지는 도금 레지스트의 개구부에 전기 도금 등의 공정을 적용하여 전기 전도성 금속을 충진하는 방식을 사용할 수 있다. 이 때, 상기 도금 레지스트는 통상적으로 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.

다음, 제1 절연막으로서 예를 들어, 10 ㎛ 내지 15 ㎛ 의 빌드업 필름을 상기 코일 패턴 상에 적층하고, 상기 제1 절연막을 관통하는 홀을 형성한 후, 그 위에 코일패턴을 다시 도금함으로써 추가적인 코일패턴을 형성한다. 연이어, 제1 절연막과 그 위에 형성되는 코일패턴을 형성하는 방식과 마찬가지로, 메인 기판의 하면에 배치된 코일 패턴 상에 제2 절연막과 그 아래쪽에 코일패턴을 형성한다. 이 때, 제1 절연막과 제2 절연막 내 형성한 홀도 전기 전도성을 가지는 물질로 채워짐으로써 메인 기판을 중심으로 위와 아래에 각각 2 개의 코일이 형성되는 것이다.

그 후, 자성 특성을 갖는 자성 입자-수지 복합체를 충진함으로써 칩의 외관을 형성하는 바디를 구성하고, 다이싱 등을 통해 코일패턴의 단부를 노출시키고, 상기 단부와 전기적으로 연결될 수 있는 외부전극을 상기 바디의 외부면에 배치하는 공정을 진행한다.

상기 공정을 통해 제조된 코일 전자부품은 메인 기판을 중심으로 위쪽과 아래쪽에 각각 제1 및 제2 코일을 형성함으로써, 물리적으로 독립되어 형성되는 제1 및 제2 코일을 배열할 때, 각각의 코일의 자성 코어가 서로 불일치되는 등의 코일 얼라인먼트 불일치 (Alignment Mismatch) 가 발생되는 것을 효과적으로 방지할 수 있다.

하기의 표 1 은 본 개시의 일 예에 따른 코일 전자부품 (실시예 1) 과 종래 코일 전자부품 (비교예 1) 의 자체 인덕턴스, 직류 저항 (Rdc), 및 결합계수를 나타낸다.

참고로, 종래의 코일 전자부품 (비교예 1) 은 독립적으로 2 개의 코일을 마련한 후, 미리 마련한 코일 사이에 자성 물질을 충진시켜, 각각의 코일을 위아래로 배치하는 것이다. 이 경우 각각의 코일의 자성 코어를 일치시키는 것이 쉽지 않다.

하기의 표1 의 실시예 1 과 비교예 1 에서, 코일 전자부품은 2520 1.0T 사이즈의 칩 사이즈를 가지는 인덕터이다. 실시예 1 에서 제1 및 제2 코일 사이의 메인기판의 두께는 모두 60 ㎛ 이고, 바디의 두께 방향을 기준으로, 위쪽부터 제1 코일, 메인 기판, 제2 코일의 순서대로 배열된다. 반면, 비교예 1 에서 제2 코일 위에 자성 물질을 충진한 후, 그 위에 제1 코일을 배치한 인덕터이다.

	실시예 1		비교예 1
	제1 코일	제2 코일	제1 코일	제2 코일
자체 인덕턴스 (SelfInductance) [μH]	1.973	1.973	2.432	2.432
Rdc	174.5	174.5	174.52	174.52
결합계수 (k)	-0.95		-0.55582

상기 표 1 에서 알 수 있듯이, 실시예 1 의 제1 및 제2 코일의 직류 저항 (Rdc) 은 비교예 1 의 제1 및 제2 코일의 직류 저항과 일치하는데, 이는, 코일의 직류 저항은 제1 및 제2 코일의 재질 등으로부터 특정되는 비저항, 코일의 면적 및 코일의 길이의 3가지 인자 (factor) 에 의하여 결정되며, 실시예 1 과 비교예 1 에서 사용한 제1 및 제2 코일의 코일패턴이 실질적으로 동일하기 때문이다.

한편, 상기 표 1 에서 실시예 1 의 제1 및 제2 코일의 자체 인덕턴스 (Ls) 는 비교예 1 의 자체 인덕턴스보다 낮은데, 이는 비교예 1 에서는 제1 및 제2 코일의 하면 및 제2 코일의 상면에도 자성물질이 충진되어 있어서, 제1 및 제2 코일의 인접하는 영역의 자성물질의 충진율이 실시예 1 에 비하여 더 높기 때문이다.

상기 표 1 의 결합계수를 참조하면, 결합계수는 절대값이 1 에 가까운 값을 경우, 더 큰 것이고, 마이너스 부호는 네거티브 결합을 의미한다. 이 경우, 표 1 의 실시예 1 의 결합계수는 비교예 1 의 결합계수에 비하여 약 70% 정도 증가한 것을 알 수 있는데, 이는, 제1 코일의 자성 코어에서 발생한 자속이 중간에 누설되지 않고 제2 코일의 자성 코어로 전달된 것을 의미한다.

이처럼, 실시예 1 에 따른 코일 전자부품에 의할 경우, 결합계수를 현저하게 개선할 수가 있게 되어, 인덕터 전류 리플을 줄일 수가 있고, 전체적인 DC-DC 컨버터의 효율이 증가하는 효과를 얻을 수가 있다.

본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.

한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.

한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

100: 코일 전자부품
11: 제1 코일
12: 제2 코일
111: 제1 코일패턴
112: 제2 코일패턴
113: 제1 비아
121: 제3 코일패턴
122: 제4 코일패턴
123: 제2 비아
21, 22, 23, 24: 제1 내지 제4 외부전극
3: 바디
4: 메인기판
51: 제1 절연막
52: 제2 절연막

Claims

제1 코일;
상기 제1 코일의 자성 코어를 공유하며, 상기 제1 코일과 동일한 방향이나 반대 방향으로 권취된 제2 코일;
상기 제1 및 제2 코일 사이에 배치되는 메인 기판;
상기 제1 코일과 연결되는 제1 및 제2 외부전극; 및
상기 제2 코일과 연결되는 제3 및 제4 외부전극; 을 포함하고,
상기 제1 코일은 제1 절연막의 일면에 배치되어 상기 제1 외부전극과 연결된 제1 코일패턴 및 상기 제1 절연막의 타면에 배치되어 상기 제2 외부전극과 연결된 제2 코일패턴을 포함하며,
상기 제2 코일은 제2 절연막의 일면에 배치되어 상기 제3 외부전극과 연결된 제3 코일패턴 및 상기 제2 절연막의 타면에 배치되어 상기 제4 외부전극과 연결된 제4 코일패턴을 포함하며,
상기 제1 절연막은 상기 제1 코일의 자성 코어를 형성하는 관통홀을 포함하고, 상기 제2 절연막은 상기 제2 코일의 자성 코어를 형성하는 관통홀을 포함하고,
상기 제1 코일 및 상기 제2 코일은 상기 메인 기판을 중심으로 상기 메인 기판의 상하면에서 상호 대칭적으로 배열되는, 코일 전자부품.
제1항에 있어서,
상기 제1 코일과 상기 제2 코일은 일정 간격으로 이격되며, 상기 제2 코일은 상기 메인 기판에 의하여 상기 제1 코일과 물리적으로 단절되는, 코일 전자부품.
제1항에 있어서,
상기 메인 기판의 상면에는 상기 제1 코일이 배치되고, 상기 메인 기판의 하면에는 상기 제2 코일이 배치되는, 코일 전자부품.
제1항에 있어서,
상기 메인 기판은 중앙부에 배치되는 관통홀을 포함하고, 상기 관통홀의 무게 중심은 상기 제1 및 제2 코일이 공유하는 상기 자성 코어 상에 형성되는, 코일 전자부품.
제1항에 있어서,
상기 메인 기판은 PCB 기판이고,
상기 제1 및 제2 절연막은 열경화성 특성을 가지는 절연 필름인, 코일 전자부품.
제1항에 있어서,
상기 제1 절연막은 제1 비아를 포함하고, 필름의 형상으로 구성되며,
상기 제1 비아는 상기 제1 절연막의 상면으로부터 하면을 관통하고,
상기 제2 절연막은 제2 비아를 포함하고, 필름의 형상으로 구성되며,
상기 제2 비아는 상기 제2 절연막의 상면으로부터 하면을 관통하는, 코일 전자부품.
제1항에 있어서,
상기 제1 및 제2 절연막은 ABF(Ajimoto Build-up Film)인, 코일 전자부품.
제1항에 있어서,
상기 제1 및 제2 절연막의 각각은 10 ㎛ 이상 50㎛ 이하의 두께를 가지고, 상기 메인 기판의 두께보다 더 얇은 두께를 가지는, 코일 전자부품.
제1 코일;
상기 제1 코일의 자성 코어를 공유하며, 상기 제1 코일과 동일한 방향이나 반대방향으로 감겨있는 제2 코일;
상기 제1 및 제2 코일 사이에 배치되는 메인 기판;
상기 제1 코일과 연결되는 제1 및 제2 외부전극; 및
상기 제2 코일과 연결되는 제3 및 제4 외부전극; 을 포함하고,
상기 메인 기판은 중앙부에 관통홀을 포함하고, 상기 관통홀 이외에 상기 메인 기판의 상면으로부터 하면을 관통하는 홀을 포함하지 않고,
상기 메인 기판의 상기 상면은 상기 제1 코일의 하면과 접하고, 상기 메인 기판의 하면은 상기 제2 코일의 상면과 접하고,
상기 제1 코일은 양 단부를 포함하며, 제1 절연막을 관통하는 제1 비아를 통해 상기 양 단부를 연결하고,
상기 제2 코일은 양 단부를 포함하며, 제2 절연막을 관통하는 제2 비아를 통해 상기 양 단부를 연결하며,
상기 제1 코일 및 상기 제2 코일은 상기 메인 기판을 중심으로 메인 기판의 상하면에서 상호 대칭적으로 배열되는, 코일 전자부품.
제9항에 있어서,
상기 제1 코일은 제1 코일패턴, 및 상기 제1 비아를 통해 상기 제1 코일패턴과 연결되는 제2 코일패턴을 포함하고,
상기 제2 코일은 제3 코일패턴, 및 상기 제2 비아를 통해 상기 제3 코일패턴과 연결되는 제4 코일패턴을 포함하고,
상기 제1 코일의 일 단부는 상기 제1 코일패턴과 연결되며, 타 단부는 상기 제2 코일패턴과 연결되고,
상기 제2 코일의 일 단부는 상기 제3 코일패턴과 연결되며, 타 단부는 상기 제4 코일 패턴과 연결되는, 코일 전자부품.
제10항에 있어서,
상기 제1 코일패턴과 상기 제2 코일패턴은 제1 절연막을 개재하며 상하로 배치되고,
상기 제3 코일패턴과 상기 제4 코일패턴은 제2 절연막을 개재하며 상하로 배치되는, 코일 전자부품.
제11항에 있어서,
상기 제1 및 제2 절연막은 ABF(Ajimoto Build-up Film)인, 코일 전자부품.
제11항에 있어서,
상기 제1 및 제2 절연막의 각각은 10 ㎛ 이상 50㎛ 이하의 두께를 가지고, 상기 메인 기판의 두께보다 더 얇은 두께를 가지는, 코일 전자부품.
제11항에 있어서,
상기 제1 절연막은 상면으로부터 하면을 관통하는 상기 제1 비아를 포함하고,
상기 제2 절연막은 상면으로부터 하면을 관통하는 상기 제2 비아를 포함하는, 코일 전자부품.
제9항에 있어서,
상기 제1 및 제2 코일은 자성 입자와 수지의 복합 물질에 의해 매몰되는, 코일 전자부품.
제9항에 있어서,
상기 관통홀의 무게 중심은 상기 제1 및 제2 코일이 공유하는 상기 자성 코어 상에 형성되는, 코일 전자부품.