KR102470450B1 - 박막 트랜지스터 및 관련 제조 기술 - Google Patents

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허난 에이. 카스트로
스테판 더블유. 러셀
스테판 에이치. 탱
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마이크론 테크놀로지, 인크
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Abstract

박막 트랜지스터 및 관련 제조 기술을 위한 방법 및 장치가 설명된다. 상기 박막 트랜지스터는 교차점 아키텍처에 배치된 메모리 셀의 2개 이상의 데크에 액세스할 수 있다. 제조 기술은 복합 스택의 상부 층에 형성된 하나 이상의 비아 패턴을 사용할 수 있어서, 감소된 수의 처리 단계를 사용하면서 복합 스택 내에 박막 트랜지스터를 구축하는 것을 용이하게 할 수 있다. 상이한 비아 그룹을 이용함으로써 제조 기술을 사용하여 박막 트랜지스터의 다른 구성을 구축할 수 있다. 또한, 메모리 디바이스의 회로 및 구성 요소(예를 들어, 디코더 회로부, 하나 이상의 메모리 어레이의 양태들 간의 상호 연결부)는 관련된 비아 기반 제조 기술과 함께 본 명세서에 설명된 박막 트랜지스터를 사용하여 구성될 수 있다.

Description

박막 트랜지스터 및 관련 제조 기술
상호 참조
본 특허 출원은 미국 특허 출원 번호 16/223,595(발명자: Castro 등, 발명의 명칭: "THIN FILM TRANSISTORS AND RELATED FABRICATION TECHNIQUES", 출원일: 2018년 12월 18일)의 우선권을 주장하는 PCT 출원 번호 PCT/US2019/064599(발명자: Castro 등, 발명의 명칭: "THIN FILM TRANSISTORS AND RELATED FABRICATION TECHNIQUES", 출원일: 2019년 12월 5일)의 우선권을 주장하고, 이들 선출원 문헌 각각은 본 양수인에 양도되고, 이들 선출원 문헌 각각은 전체 내용이 본 명세서에 명시적으로 병합된다.
기술 분야
이하는 일반적으로 메모리 어레이를 형성하는 것에 관한 것으로, 보다 상세하게는 박막 트랜지스터 및 관련 제조 기 술 에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 이진 디바이스는 종종 논리 "1" 또는 논리 "0"으로 표시된 두 가지 상태를 가진다. 다른 시스템에서는, 2개를 초과하는 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 구성 요소는 메모리 디바이스에 상태를 기입하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 메모리 셀 또는 비휘발성 메모리 셀을 포함할 수 있다. 비휘발성 메모리 셀은 외부 전력원이 없는 경우에도 장시간 동안 저장된 논리 상태를 유지할 수 있다. 휘발성 메모리 셀은 외부 전력원에 의해 주기적으로 리프레시되지 않으면 시간에 따라 저장된 상태를 상실할 수 있다.
메모리 디바이스를 개선하는 것은 일반적으로 다른 것 중에서도 특히 메모리 셀 밀도의 증가, 판독/기입 속도의 증가, 신뢰성의 증가, 데이터 보존력의 증가, 전력 소비의 감소 또는 제조 비용의 감소를 포함할 수 있다. 메모리 디바이스의 크기를 늘리지 않고도 메모리 셀 밀도를 높이고 비트당 비용을 줄이려면 단위 면적당 더 많은 메모리 셀을 구축하는 것이 바람직할 수 있다. 또한 증가된 메모리 셀 밀도 또는 다른 유익한 특징을 갖는 메모리 디바이스를 포함하여 (예를 들어, 더 빠르고 저렴한) 메모리 디바이스를 제조하기 위한 개선된 기술이 더 요구될 수 있다.
도 1은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 메모리 셀의 3차원 어레이를 포함하는 예시적인 메모리 디바이스를 도시한다.
도 2는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 3차원 메모리 어레이의 일례를 도시한다.
도 3a 내지 도 3l은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 제조 기술을 도시한다.
도 4a 내지 도 4aa는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 제조 기술을 도시한다.
도 5a 내지 도 5n은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 제조 기술을 도시한다.
도 6a 내지 도 6r은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 제조 기술을 도시한다.
도 7a 내지 도 7d는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 활성 어레이 영역 및 소켓 영역을 포함하는 예시적인 메모리 어레이의 다이어그램을 도시한다.
도 8a 내지 도 8c는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 소켓 영역 및 디코딩 방식의 다이어그램을 도시한다.
도 9는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 디코딩 방식의 다이어그램을 도시한다.
도 10a 및 도 10b는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 교차 영역의 다이어그램을 도시한다.
도 11은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 메모리 디바이스의 다이어그램을 도시한다.
도 12 내지 도 14는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 방법을 도시한다.
도 15 및 도 16은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 방법을 도시한다.
단위 면적당 더 많은 메모리 셀을 구축하는 것은 메모리 디바이스 내 메모리 셀의 면적 밀도를 증가시킬 수 있다. 메모리 셀의 면적 밀도를 증가시키면 메모리 디바이스의 비트당 비용을 낮추고/낮추거나 고정된 비용으로 메모리 용량을 높일 수 있다. 2개 이상의 2차원(2D)의 메모리 셀 어레이를 3차원(3D)으로 집적하면 메모리 셀의 다양한 특징부 크기의 축소와 연관될 수 있는 어려움을 완화하면서도 면적 밀도를 증가시킬 수 있다. 일부 경우에, 메모리 셀의 2D 어레이는 메모리 셀의 데크(deck)라고 지칭될 수 있다. 일부 경우에, 다수의 메모리 셀 데크를 포함하는 메모리 디바이스는 3D 메모리 디바이스로 지칭될 수 있다. 3D 메모리 디바이스의 각 메모리 셀 데크는 데크들 중에서 선택할 데크를 결정하고 선택된 데크의 하나 이상의 메모리 셀에 대한 액세스 동작을 수행하도록 구성될 수 있는 회로부에 의해 선택(예를 들어, 활성화) 또는 억제(예를 들어, 비활성화, 비선택)될 수 있다. 일부 경우에, 회로부는 기판 내부 또는 기판 위에 형성된 상보성 금속 산화물 반도체(CMOS) 트랜지스터를 포함할 수 있고, 메모리 셀의 3D 집적 데크는 CMOS 회로부 위에 위치될(예를 들어, 그 상부에 제조될) 수 있다. 일부 경우에, 기판 위에 위치된 메모리 셀 및 연관된 구성 요소의 데크는 집합적으로 어레이 층으로 지칭될 수 있는 층 세트에 포함될 수 있다.
CMOS 회로부는, 호스트 디바이스로부터의 액세스 명령에 기초하여, 예를 들어, 액세스 명령과 관련되고 특정 데크에 포함된 메모리 셀의 어드레스를 디코딩함으로써 3D 메모리 디바이스에서 선택할 특정 데크를 결정할 수 있다. 일부 구현예에서, 면적 밀도를 증가시키기 위해 3D 메모리 디바이스의 데크 수가 (예를 들어, 4개의 데크, 8개의 데크, 16개의 데크, 32개의 데크로) 증가함에 따라, CMOS 회로부는 디코딩하는 것(예를 들어, 증가된 수의 데크 중에서 선택할 데크를 결정하는 것)과 추가 데크를 구동하는 것(예를 들어, 선택된 데크의 메모리 셀에 액세스하기에 충분한 전류를 제공하는 것)을 지원하기 위해 크기가 증가될 수 있다. 이렇게 CMOS 회로부 크기가 증가하면(예를 들어, CMOS 회로부가 차지하는 기판 면적이 증가하면) 메모리 셀의 2개 이상의 2D 어레이를 3D로 집적하는 것으로 인한 이점을 상쇄시킬 수 있다.
본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 3D 메모리 디바이스의 데크 내에 (예를 들어, 2개 이상의 메모리 셀 데크를 집합적으로 포함하는 어레이 층 내에) 위치될 수 있는 박막 트랜지스터(TFT)의 구축을 용이하게 할 수 있다. 일부 경우에, 다수의 TFT 세트는 어레이 층(예를 들어, 각각이 TFT 세트를 포함하는 2개 이상의 어레이 층) 내에 동시에 제조될 수 있다. 어레이 층 내에 위치된 TFT는 메모리 셀의 대응하는 데크를 선택(예를 들어, 활성화) 또는 억제(예를 들어, 비활성화)하도록 구성될 수 있다. 일부 경우에, TFT는 기판의 CMOS 회로부에 결합될 수 있는 메모리 데크 디코더(메모리 데크 선택기로도 지칭될 수 있음)의 일부일 수 있다. 이와 같이, TFT는 CMOS 회로부와 결합되어 CMOS 회로부가 그 기능을 수행하는(예를 들어, 3D 집적된 다수의 데크 중에서 선택할 특정 데크를 결정하고, 특정 데크의 메모리 셀에 액세스하기 위해 전류를 구동하는) 것을 용이하게 할 수 있다. 이러한 방식으로, 어레이 층에 위치된 TFT는 CMOS 회로부가 차지하는 기판 면적 면에서 관련 영향을 완화하면서 3D 메모리 디바이스의 메모리 셀의 추가 데크를 수용하는 것을 용이하게 할 수 있다. 예를 들어, 일부 경우에 TFT와 함께 CMOS 회로부는 거의 동일한 면적을 차지하면서 메모리 셀의 하나 이상의 추가 데크를 지원할 수 있다. 일부 경우에 어레이 층에 위치된 TFT는 다양한 어레이 기생 구성 요소, 예를 들어, 누설 전류, 기생 커패시턴스의 영향을 완화할 수 있다.
일부 경우에, TFT는 예를 들어, 디코딩 기능의 적어도 일부 양태를 어레이 층에 위치된 TFT에 위임함으로써 어레이 층 아래의 CMOS 회로부의 면적을 줄일 수 있기 위해 추가 기능(메모리 셀의 데크를 선택하거나 억제하는 것에 더해진 기능, 예를 들어, 최대 디코딩 기능)을 수행하도록 구성될 수 있다. 또한 TFT가 나머지 데크와 분리된 개별 데크를 제공할 수 있으므로(예를 들어, TFT는 나머지 데크를 억제하면서 개별 데크를 선택할 수 있으므로) 액세스 동작 동안 전류 요구 사항(예를 들어, 구동 전류 요구 사항)을 완화할 수 있다. 완화된 전류 요구 사항은 CMOS 회로부가 액세스 동작 동안 다수의 데크에 전류를 제공하도록 구성될 수 있는 대안적인 접근 방식에 비해 CMOS 회로부와 관련된 몇 가지 이점을 가질 수 있다. 예를 들어, 완화된 전류 요구 사항은, 더 적은 면적을 차지하고, 더 간단한 회로 구성을 사용하며(갖고), 바닥 면적을 늘리지 않고도 하나 이상의 추가 기능을 제공하는 CMOS 회로부를 용이하게 할 수 있다.
본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 다른 곳에서 설명된 바와 같이, 비아(예를 들어, 액세스 비아) 패턴을 사용하여 메모리 셀 및 관련 어레이 전극의 다수의 데크(예를 들어, 각각이 메모리 셀 및 관련 어레이 전극의 데크를 포함하는 어레이 층 세트)를 동시에 구축하는 것을 용이하게 하는 기술, 방법 및 관련 디바이스에 기초할 수 있다. 즉, 메모리 셀 및 관련 어레이 전극의 다수의 데크를 구축하는 양태는 미국 특허 출원 번호 15/961,540(발명자: Castro 등, 발명의 명칭: "Cross-Point Memory Array and Related Fabrication Techniques"), 미국 특허 출원 번호 15/961,547(발명자: Castro 등, 발명의 명칭: "Cross-Point Memory Array and Related Fabrication Techniques"), 및 미국 특허 출원 번호 15/961,550(발명자: Castro 등, 발명의 명칭: "Buried Lines and Related Fabrication Techniques")(이들 문헌 각각은 전체 내용이 본 명세서에 명시적으로 병합됨)에 설명되어 있다. 비아는 하나의 영역에서 메모리 셀 및 어레이 전극의 다수의 데크를 구성하고 다른 영역에서 TFT를 구성하는 데 사용될 수 있는 복합 스택의 상부 층에 형성될 수 있다. 본 명세서에 사용된 바와 같이, 비아는 전도성이 아닐 수 있는 물질을 포함하는 물질로 차후에 채워지는 개구(opening)를 포함하여, 물질(층, 표면) 아래 관련 비아 홀(via hole) 및 개구를 포함하는 다른 구조물을 형성하는 데 사용될 수 있는 개구 또는 개구들을 지칭할 수 있다.
이와 같이, 본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 메모리 셀 및 어레이 전극의 다수의 데크를 구성하는 것에 대해 TFT를 구성하는 순서를 용이하게 유연하게 할 수 있다. 이러한 유연성은 메모리 셀에 대한 열 영향, 메모리 셀에 사용되는 물질(예를 들어, 칼코게나이드 물질)에 대한 교차 오염 위험 등과 같은 다양한 처리 조건과 관련된 다양한 원치 않는 요인을 완화하기 위해 공정 단계를 최적화할 수 있다. 일례로서, TFT는 메모리 셀을 유지하기 위한 열 예산(thermal budget)(예를 들어, 다양한 온도의 처리 단계의 지속 시간의 합)을 줄이기 위해 메모리 셀을 구성하기 전에 형성될 수 있다. 일부 경우에, 본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 동일한 복합 물질 스택을 사용하여 TFT를 구성하고 메모리 셀 및 어레이 전극의 다수의 데크를 구성할 수 있기 때문에 3D 메모리 디바이스를 제조하는 비용을 절감할 수 있다.
본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 교차점 아키텍처에 배치된 메모리 셀의 데크를 선택(또는 억제)하는 것을 지원할 수 있다. 예를 들어, 교차점 아키텍처에서 메모리 셀의 각 데크는 제1 평면에 제1 액세스 라인 세트(예를 들어, 워드 라인, 제1 어레이 전극)를 포함하고 제2 평면에 제2 액세스 라인 세트(예를 들어, 비트 라인, 제2 어레이 전극)를 포함할 수 있고, 제1 액세스 라인과 제2 액세스 라인은 상이한 방향으로 연장되고, 예를 들어, 제1 액세스 라인은 제2 액세스 라인에 실질적으로 수직일 수 있다. 제1 액세스 라인과 제2 액세스 라인의 각각의 위상 교차점은 메모리 셀에 대응할 수 있다. 따라서, 교차점 아키텍처의 메모리 셀 데크는 액세스 라인의 위상 교차점(예를 들어, 액세스 라인의 3D 그리드 구조)에 배치된 메모리 셀 세트를 갖는 메모리 어레이를 포함할 수 있다. 본 명세서에 설명된 바와 같이, TFT(예를 들어, 메모리 데크 선택기/억제기)는 메모리 셀 및 어레이 전극의 다수의 데크를 포함하는 어레이 층으로 구성될 수 있다. 이와 같이, TFT는 액세스 라인(예를 들어, 워드 라인, 비트 라인, 제1 어레이 전극, 제2 어레이 전극)과 결합될 수 있고, 따라서 교차점 아키텍처에 배치된 메모리 셀의 다수의 데크를 선택(및 액세스)하는 것을 지원할 수 있다.
또한, TFT는 퀼트(quilt) 아키텍처 또는 그 파생물과 같은 다양한 교차점 아키텍처를 지원할 수 있다. 메모리 디바이스의 맥락에서 퀼트 아키텍처는 각각이 패치워크 퀼트의 패치(patch)의 배열과 유사한 구성 요소(예를 들어, 워드 라인 디코더, 비트 라인 디코더, 감지 구성 요소, 메모리 셀 어레이의 서브세트)와 유사한 구성을 포함하는 메모리 타일(tile) 세트를 포함하는 메모리 셀의 어레이를 지칭할 수 있다. 메모리 타일은 퀼트 아키텍처를 사용하는 메모리 디바이스의 메모리 셀 어레이에 대한 구축 블록(예를 들어, 모듈식 구축 블록)으로 간주될 수 있다. 이러한 방식으로, 메모리 타일의 수를 증가 또는 감소시킴으로써 메모리 디바이스의 메모리 셀의 어레이를 확장 또는 축소시킬 수 있다. 다시 말해, 교차점 아키텍처는 제1 액세스 라인과 제2 액세스 라인의 위상 교차점을 포함하는 메모리 어레이를 지칭할 수 있으며, 여기서 각 위상 교차점은 메모리 셀에 대응하고, 퀼트 아키텍처는 각각의 메모리 타일이 어레이의 서브세트를 형성하는 메모리 타일 세트를 배열함으로써 메모리 셀 어레이를 구성하는 것을 지칭할 수 있다.
TFT의 구성은 다양한 제약 사항 또는 요구 사항을 만족시키기 위해 변경될 수 있다(예를 들어, 연관된 기하 형상 및 구조가 변경될 수 있다). 일부 경우에, TFT에 대한 관련 제약 사항 및 요구 사항은 하나 이상의 TFT에 의해 제공될 선택 기능 및 억제(예를 들어, 선택 해제) 기능에 기초할 수 있다. 예를 들어, TFT는 활성화될 때 (예를 들어, 선택 기능에서) 특정 전류 구동 성능을 제공하도록 구성될 수 있다. 추가적으로 또는 대안적으로, TFT는 비활성화될 때 (예를 들어, 억제 기능에서) 허용 가능한 낮은 누설 전류를 유지하도록 구성될 수 있다. 일부 경우에, 다수의 (예를 들어, 2개의) TFT 세트가 메모리 셀의 데크 내 각 어레이 전극에 대해 구성될 수 있다. 예를 들어, 하나의 TFT 세트는 메모리 셀의 데크가 선택될 때 메모리 셀의 데크의 어레이 전극을 능동적으로 구동하도록 (예를 들어, 원하는 또는 필요한 구동 전류를 제공하도록) 구성될 수 있다. 추가적으로 또는 대안적으로, 다른 TFT 세트는 메모리 셀의 데크가 억제될 때(예를 들어, 액세스되지 않음, 선택 해제됨) 억제 레벨을 구동하도록 (예를 들어, 낮은 누설 전류를 유지하도록) 구성될 수 있다. 일부 경우에, 단일 디바이스에 존재하는 다수의 TFT 세트는 다수의 TFT 세트가 집합적으로 지원할 수 있는 전류 구동 성능 및 전압 범위를 최적화하기 위해 서로 상이하게 처리될 수 있다(예를 들어, 하나의 TFT 세트는 구동 전류 성능에 최적화될 수 있는 반면, 다른 TFT 세트는 낮은 누설 전류 성능에 최적화될 수 있다).
일부 경우에, TFT의 제어 게이트(예를 들어, 게이트 전극)는 메모리 요소(정보를 저장하도록 구성 가능한 요소, 예를 들어, 칼코게나이드 요소)가 형성된 동일한 층 내에 형성될 수 있다. TFT의 제어 게이트는 TFT의 제1 전극(예를 들어, 드레인)과 TFT의 제2 전극(예를 들어, 소스) 사이에 TFT 내 전류 흐름 경로를 결정할 수 있다. 일부 경우에, 전류 흐름 경로는 TFT의 채널이 TFT의 게이트 전극, 제1 전극 및 제2 전극에 대해 형성되는 방식에 기초하여 수직, 수평 또는 이 둘 모두의 조합일 수 있다. 일부 경우에, TFT의 채널은 TFT가 수행할 수 있는 다양한 기능, 예를 들어, 선택 기능, 억제 기능 또는 다른 기능에 기초하여 상이할 수 있는 채널의 전기적 특성을 제어하기 위해 하부 CMOS 회로부의 노드에 대한 벌크 연결부에 결합될 수 있다.
또한, 본 명세서에 설명된 제조 기술, 방법 및 관련 디바이스는 어레이 층의 데크 내에서 TFT의 다양한 조합(예를 들어, TFT 기반 디코더 유닛)을 포함하는 회로와 같은 하나 이상의 복잡한 회로의 구성을 용이하게 할 수 있다. 예를 들어, TFT 기반 디코더 유닛은 타일 클러스터 내 특정 타일을 활성화(또는 비활성화)하기 위해 클러스터 레벨 디코딩을 수행할 수 있다. 추가적으로 또는 대안적으로, 다른 TFT 기반 디코더 유닛은 타일에 포함된 액세스 라인 세트 중에서 특정 액세스 라인을 활성화하기 위해 타일 레벨 디코딩을 수행할 수 있다. 본 명세서에 설명된 제조 기술 및 방법은 또한 제1 전극 세트와 제2 전극 세트 사이에 단락을 초래하지 않고 제1 TFT 그룹을 위한 제1 전극 세트가 제2 TFT 그룹을 위한 제2 전극 세트와 교차할 수 있는 교차 영역을 구성하는 데 사용될 수 있다.
위에서 소개한 본 발명의 특징은 또한 교차점 아키텍처에서 메모리 어레이를 구성하는 데에 사용될 수 있는 복합 물질 스택에서 다양한 TFT 구조 및 TFT 기반 회로를 구성하는 맥락에서 본 명세서에서 더 설명된다. 그런 다음 TFT 구조 및 TFT 기반 회로를 제조하기 위한 구조 및 기술의 특정 예를 설명한다. 본 발명의 이들 특징 및 다른 특징은 TFT 및 관련 제조 기술과 관련된 장치도, 형성 방법도 및 흐름도를 참조하여 더 예시되고 설명된다.
도 1은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 메모리 셀의 3차원 어레이를 포함하는 예시적인 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)는 전자 메모리 장치로도 지칭될 수 있다. 도 1은 메모리 디바이스(100)의 다양한 구성 요소 및 특징의 예시적인 표현이다. 이와 같이, 메모리 디바이스(100)의 구성 요소 및 특징은 메모리 디바이스(100) 내 실제 물리적 위치가 아니라 기능적 상호 관계를 설명하기 위해 도시된 것으로 이해된다.
도 1의 예시적인 예에서, 메모리 디바이스(100)는 3차원(3D) 메모리 어레이(102)를 포함한다. 3D 메모리 어레이(102)는 상이한 상태를 저장하도록 프로그래밍될 수 있는 메모리 셀(105)을 포함한다. 일부 실시형태에서, 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시된 2개의 상태를 저장하도록 프로그래밍될 수 있다. 일부 실시형태에서, 메모리 셀(105)은 2개를 초과하는 논리 상태(예를 들어, 다중 레벨 셀)를 저장하도록 구성될 수 있다. 메모리 셀(105)은 일부 실시형태에서 자가-선택 메모리 셀을 포함할 수 있다. 메모리 셀(105)은 또한 다른 유형의 메모리 셀, 예를 들어, 3D XPointTM 메모리 셀, 저장 구성 요소 및 선택 구성 요소를 포함하는 PCM 셀, 전도성-브리지 RAM(CBRAM) 셀, 또는 FeRAM 셀을 포함할 수 있는 것으로 이해된다. 도 1에 포함된 일부 요소는 숫자 지시자로 명명되고 다른 대응하는 요소는 명명되지 않지만, 이들 요소는 도시된 특징의 가시성과 명확성을 높이기 위해 동일하거나 유사한 것으로 이해될 수 있다.
3D 메모리 어레이(102)는 서로 상하로 형성된 2개 이상의 2차원(2D) 메모리 어레이(예를 들어, 메모리 셀과 어레이 전극의 2개 이상의 데크를 포함하는 어레이 층)를 포함할 수 있다. 이는 단일 2D 어레이에 비해 단일 다이 또는 기판 상에 배치되거나 생성될 수 있는 메모리 셀의 수를 증가시킬 수 있어서, 생산 비용을 감소시키거나 메모리 디바이스의 성능을 증가시키거나 또는 이 둘 다를 달성할 수 있다. 도 1에 도시된 예에서, 메모리 어레이(102)는 2개의 레벨의 메모리 셀(105)(예를 들어, 메모리 셀(105-a) 및 메모리 셀(105-b))을 포함하고 따라서 3D 메모리 어레이로 간주될 수 있으나, 레벨의 수는 2개로 제한되지 않을 수 있으며, 다른 예에서는 추가 레벨(예를 들어, 4개의 레벨, 8개의 레벨, 16개의 레벨, 32개의 레벨)을 포함할 수 있다. 각 레벨은 메모리 셀(105)이 각 레벨에 걸쳐 서로 (정확히, 중첩해서 또는 대략) 정렬되어 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다. 일부 경우에, 메모리 셀의 레벨은 메모리 셀의 데크로 지칭될 수 있다.
일부 실시형태에서, 메모리 셀(105)의 각 행은 워드 라인(110)에 연결되고, 메모리 셀(105)의 각 열은 비트 라인(115)에 연결된다. 워드 라인(110)과 비트 라인(115)은 모두 일반적으로 액세스 라인으로도 지칭될 수 있다. 또한, 액세스 라인은 메모리 디바이스(100)의 하나의 데크에서 하나 이상의 메모리 셀(105)(예를 들어, 액세스 라인 아래의 메모리 셀(105))에 대한 워드 라인(110)으로서 기능할 수 있고, 메모리 디바이스의 다른 데크에서 하나 이상의 메모리 셀(105)(예를 들어, 액세스 라인 위의 메모리 셀(105))에 대한 비트 라인(115)으로서 기능할 수 있다. 따라서 워드 라인과 비트 라인이라는 언급 또는 그 유사어는 이해 또는 동작의 상실 없이 상호 교환하게 사용될 수 있다. 워드 라인(110)과 비트 라인(115)은 실질적으로 서로 수직일 수 있고 메모리 셀의 어레이를 지원할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 워드 라인(110) 및 비트 라인(115)과 같은 2개의 액세스 라인의 교차점에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 어드레스로 지칭될 수 있다. 타깃 메모리 셀(105)은 통전된(예를 들어, 활성화된) 워드 라인(110)과 통전된(예를 들어, 활성화된) 비트 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있고; 즉, 워드 라인(110)과 비트 라인(115)은 교차점에서 메모리 셀(105)을 판독 또는 기입하기 위해 모두 통전될 수 있다. 동일한 워드 라인(110) 또는 비트 라인(115)과 전자적으로 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 비 타깃인 메모리 셀(105)로 지칭될 수 있다.
도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 2개의 메모리 셀(105)은 비트 라인(115)과 같은 공통 전도성 라인을 공유할 수 있다. 즉, 비트 라인(115)은 상위 메모리 셀(105-b) 및 하위 메모리 셀(105-a)과 결합될 수 있다. 다른 구성도 가능할 수 있고, 예를 들어, 제3 층(도시되지 않음)이 상위 메모리 셀(105-b)과 워드 라인(110)을 공유할 수 있다.
일부 경우에, 전극은 메모리 셀(105)을 워드 라인(110) 또는 비트 라인(115)에 결합시킬 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 메모리 디바이스(100)의 요소 또는 구성 요소 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다. 따라서, 전극이라는 용어는 일부 경우에 워드 라인(110) 또는 비트 라인(115)과 같은 액세스 라인뿐만 아니라, 일부 경우에 액세스 라인과 메모리 셀(105) 사이의 전기적 접점으로서 사용되는 추가 전도성 요소를 지칭할 수 있다. 일부 실시형태에서, 메모리 셀(105)은 제1 전극과 제2 전극 사이에 위치된 칼코게나이드 물질을 포함할 수 있다. 제1 전극은 칼코게나이드 물질을 워드 라인(110)에 결합시킬 수 있고, 제2 전극은 칼코게나이드 물질을 비트 라인(115)에 결합시킬 수 있다. 제1 전극과 제2 전극은 동일한 물질(예를 들어, 탄소)이거나 또는 상이한 물질일 수 있다. 다른 실시형태에서, 메모리 셀(105)은 하나 이상의 액세스 라인과 직접 결합될 수 있고, 액세스 라인 이외의 전극은 생략될 수 있다.
판독 및 기입과 같은 동작은 워드 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105)에 수행될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110)과 디지트 라인(115)은 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금, 탄소, 전도성으로 도핑된 반도체, 또는 다른 전도성 물질, 합금, 화합물 등과 같은 전도성 물질로 제조될 수 있다.
일부 아키텍처에서, 셀의 논리 저장 디바이스(예를 들어, CBRAM 셀의 저항성 구성 요소, FeRAM 셀의 용량성 구성 요소)는 선택 구성 요소에 의해 디지트 라인으로부터 전기적으로 분리될 수 있다. 워드 라인(110)은 선택 구성 요소에 연결되어 선택 구성 요소를 제어할 수 있다. 예를 들어, 선택 구성 요소는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 대안적으로, 선택 구성 요소는 칼코게나이드 물질을 포함할 수 있는 가변 저항 구성 요소일 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 논리 저장 디바이스와 이에 대응하는 디지트 라인(115) 사이에 전기적 연결 또는 폐쇄 회로를 형성할 수 있다. 그런 다음, 디지트 라인은 메모리 셀(105)을 판독하거나 기입하기 위해 액세스될 수 있다. 메모리 셀(105)을 선택할 때, 생성된 신호는 저장된 논리 상태를 결정하는 데 사용될 수 있다. 일부 경우에, 제1 논리 상태는 메모리 셀(105)을 통한 전류 없음 또는 무시할 정도의 작은 전류에 대응할 수 있는 반면, 제2 논리 상태는 유한한 전류에 대응할 수 있다.
일부 경우에, 메모리 셀(105)은 2개의 단자를 갖는 자가-선택 메모리 셀을 포함할 수 있고, 별도의 선택 구성 요소는 생략될 수 있다. 이와 같이, 자가-선택 메모리 셀의 하나의 단자는 워드 라인(110)에 전기적으로 연결될 수 있고, 자가-선택 메모리 셀의 다른 단자는 디지트 라인(115)에 전기적으로 연결될 수 있다.
메모리 셀(105)에 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 일부 경우에, 행 디코더(120)는 3D 메모리 어레이(102)의 특정 데크를 선택하기 위해 다수의 TFT 세트를 포함할 수 있다. 예를 들어, 행 디코더(120)는 하위 데크를 선택하기 위해 하위 데크(예를 들어, 메모리 셀(105-a)을 포함하는 메모리 데크)와 연관된 제1 TFT 세트뿐만 아니라 상위 데크를 억제(예를 들어, 선택 해제)하기 위해 상위 데크(예를 들어, 메모리 셀(105-b)을 포함하는 메모리 데크)와 연관된 제2 TFT 세트를 포함할 수 있다. 일부 경우에, TFT는 3D 메모리 어레이(102)를 포함하는 어레이 층에 함께 위치될 수 있다. 일부 경우에, 어레이 층에 위치된 TFT는 3D 메모리 어레이(102)가 상부에 위치된 기판에 위치될 수 있는 행 디코더(120)와 결합될 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고, 적절한 디지트 라인(115)을 활성화할 수 있다. 일부 경우에, 행 디코더(120)와 유사하게, 열 디코더(130)는 3D 메모리 어레이(102)의 특정 데크를 선택하기 위해 다른 다수의 TFT 세트를 포함할 수 있다. 예를 들어, 메모리 어레이(102)는 WL_1 내지 WL_M으로 명명된 다수의 워드 라인(110) 및 DL_1 내지 DL_N으로 명명된 다수의 디지트 라인(115)을 포함할 수 있으며, 여기서 M 및 N은 어레이 크기에 의존한다. 따라서, 워드 라인(110) 및 디지트 라인(115), 예를 들어, WL_2 및 DL_3을 활성화함으로써 교차점에 있는 메모리 셀(105)에 액세스할 수 있다.
액세스할 때, 메모리 셀(105)은 메모리 셀(105)에 저장된 상태를 결정하기 위해 감지 구성 요소(125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 전압이 (대응하는 워드 라인(110)과 비트 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있고, 메모리 셀(105)을 통해 생성된 전류가 존재하는 것은 메모리 셀(105)의 인가된 전압 및 임계 전압에 의존할 수 있다. 일부 경우에 1개를 초과하는 전압이 인가될 수 있다. 추가적으로, 인가된 전압이 전류 흐름을 생성하지 않는 경우, 감지 구성 요소(125)에 의해 전류가 검출될 때까지 다른 전압이 인가될 수 있다. 전류 흐름을 생성한 전압을 평가함으로써, 메모리 셀(105)에 저장된 논리 상태가 결정될 수 있다. 일부 경우에 전류 흐름이 검출될 때까지 전압 크기를 증가시킬 수 있다. 다른 경우에 전류가 검출될 때까지 미리 정해진 전압을 순차적으로 인가할 수 있다. 마찬가지로, 전류가 메모리 셀(105)에 인가될 수 있고, 전류를 생성하는 전압의 크기는 메모리 셀(105)의 전기 저항 또는 임계 전압에 의존할 수 있다.
일부 경우에, 메모리 셀(105)(예를 들어, 자가-선택 메모리 셀)은 칼코게나이드 물질을 포함할 수 있다. 자가-선택 메모리 셀의 칼코게나이드 물질은 자가-선택 메모리 셀 동작 동안 비정질 상태로 남아 있을 수 있다. 일부 경우에, 자가-선택 메모리 셀을 동작시키는 것은 자가-선택 메모리 셀의 특정 임계 전압을 결정하기 위해 다양한 형상의 프로그래밍 펄스를 자가-선택 메모리 셀에 인가하는 것을 포함할 수 있고, 즉, 자가-선택 메모리 셀의 임계 전압은 프로그래밍 펄스의 형상을 변경함으로써 수정될 수 있으며, 이는 비정질 상태의 칼코게나이드 물질의 국부적 조성을 변경할 수 있다. 자가-선택 메모리 셀의 특정 임계 전압은 다양한 형상의 판독 펄스를 자가-선택 메모리 셀에 인가함으로써 결정될 수 있다. 예를 들어, 판독 펄스의 인가 전압이 자가-선택 메모리 셀의 특정 임계 전압을 초과하는 경우 유한한 크기의 전류가 자가-선택 메모리 셀을 통해 흐를 수 있다. 유사하게, 판독 펄스의 인가 전압이 자가-선택 메모리 셀의 특정 임계 전압보다 작을 때에는, 감지할 수 있는 크기의 전류가 자가-선택 메모리 셀을 통해 흐를 수 없다.
일부 실시형태에서, 감지 구성 요소(125)는 메모리 셀(105)을 통한 전류 흐름 또는 전류 없음을 검출함으로써 선택된 메모리 셀(105)에 저장된 정보를 판독할 수 있다. 이러한 방식으로, 메모리 셀(105)(예를 들어, 자가-선택 메모리 셀)은 칼코게나이드 물질과 관련된 임계 전압 레벨(예를 들어, 2개의 임계 전압 레벨)에 기초하여 1 비트의 데이터를 저장할 수 있고, 이 임계 전압 레벨에서 메모리 셀(105)을 통해 전류가 흐르며 메모리 셀(105)에 저장된 논리 상태를 나타낸다. 일부 경우에, 메모리 셀(105)은 특정 수의 상이한 임계 전압 레벨(예를 들어, 3개 이상의 임계 전압 레벨)을 나타낼 수 있고, 이에 의해 1 비트를 초과하는 데이터를 저장할 수 있다.
감지 구성 요소(125)는 래칭(latching)이라고 지칭될 수 있는 감지된 메모리 셀(105)과 연관된 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 구성 요소(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이들 디코더와 전자 통신할 수 있다. 도 1은 또한 (파선 상자로) 감지 구성 요소(125-a)를 배열하는 대안적인 옵션을 도시한다. 이 기술 분야에 통상의 지식을 가진 자라면 감지 구성 요소(125)는 그 기능을 상실함이 없이 열 디코더 또는 행 디코더와 연관될 수 있다는 것을 이해할 수 있을 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 유사하게 활성화시킴으로써 설정되거나 기입될 수 있고, 적어도 하나의 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀(105)에 기입될 데이터, 예를 들어, 입력/출력(135)을 수신할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있고, 원래의 논리 상태를 메모리 셀(105)에 반환하기 위해 재기입 또는 리프레시 동작이 수행될 수 있다. 예를 들어, DRAM에서 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있으므로 감지 동작 후에는 논리 상태를 다시 기입할 수 있다. 추가적으로, 일부 메모리 아키텍처에서, 단일 워드 라인(110)을 활성화하는 것은 (예를 들어, 워드 라인(110)과 결합된) 행의 모든 메모리 셀을 방전시킬 수 있고; 따라서, 행의 여러 또는 모든 메모리 셀(105)을 재기입할 필요가 있을 수 있다. 그러나 자가-선택 메모리, PCM, CBRAM, FeRAM 또는 NAND(Not-AND) 메모리와 같은 비 휘발성 메모리에서 메모리 셀(105)에 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으므로 메모리 셀(105)은 액세스 후 다시 기입할 것을 요구하지 않을 수 있다.
메모리 제어기(140)는 예를 들어 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125)와 같은 다양한 구성 요소를 통해 메모리 셀(105)의 동작(예를 들어, 판독, 기입, 재기입, 리프레시, 방전)을 제어할 수 있다. 일부 경우에, 행 디코더(120), 열 디코더(130) 및 감지 구성 요소(125) 중 하나 이상이 메모리 제어기(140)와 함께 위치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성 및 제어할 수 있다. 일반적으로, 본 명세서에서 논의된 인가 전압 또는 전류의 진폭, 형상, 극성 및/또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 디바이스(100)를 동작시킬 때 논의된 다양한 동작마다 상이할 수 있다. 또한, 메모리 어레이(102) 내 하나의, 다수의 또는 모든 메모리 셀(105)이 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(102)의 다수의 또는 모든 셀이 모든 메모리 셀(105) 또는 메모리 셀(105) 그룹을 단일 논리 상태로 설정하는 리셋 동작 동안 동시에 액세스될 수 있다.
일부 경우에, 하위 워드 라인(110)(도 1에서 WL_B1로 명명됨), 상위 워드 라인(110)(도 1에서 WL_T1로 명명됨), 및 임의의 수의 추가 층(도시되지 않음)에 있는 워드 라인이 동시에 형성될 수 있다. 또한, 하위 워드 라인(110) 및 상위 워드 라인(110)은 모두 초기에 동일한 유전체 물질을 포함하는 층에 배치(형성)될 수 있고, 단일 비아 패턴은 각각의 층에서 하위 레벨 워드 라인(110)과 상위 레벨 워드 라인(110)을 동시에 형성하는 하나 이상의 처리 단계, 예를 들어, 유전체 물질의 일부를 제거하고 이를 전도성 물질로 대체하는 하나 이상의 처리 단계에 사용될 수 있다. 유사하게, 하위 메모리 셀(105)(예를 들어, 도 1에 중실 검은 색 원으로 도시된 메모리 셀(105-a))은 임의의 수의 추가 메모리 셀 데크(도시되지 않음)에 있는 메모리 셀(105)뿐만 아니라 상위 메모리 셀(105)(예를 들어, 도 1에 흰색 원으로 도시된 메모리 셀(105-b))과 동시에 형성될 수 있다. 일부 경우에, 3D 메모리 어레이(102)는 행 디코더(120), 감지 구성 요소(125), 열 디코더(130) 등과 같은 다양한 회로부를 포함하는 기판 위에 위치될 수 있다.
도 2는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 3D 메모리 어레이(202)의 일례를 도시한다. 3D 메모리 어레이(202)는 도 1을 참조하여 설명된 메모리 어레이(102), 또는 2개 이상의 메모리 셀 데크를 포함하는 3D 메모리 디바이스의 일부의 일례일 수 있다. 3D 메모리 어레이(202)는 기판(204) 위에 위치된 메모리 셀의 제1 어레이 또는 데크(205-a), 및 제1 어레이 또는 데크(205-a)의 상부에 있는 메모리 셀의 제2 어레이 또는 데크(205-b)를 포함할 수 있다. 3D 메모리 어레이(202)는 도 1을 참조하여 설명된 워드 라인(110)과 비트 라인(115)의 예일 수 있는 워드 라인(110-a)과 워드 라인(110-b) 및 비트 라인(115-a)을 더 포함할 수 있다. 도 2에 도시된 예시적인 예에서와 같이, 제1 데크(205-a)와 제2 데크(205-b)의 메모리 셀은 각각 자가-선택 메모리 셀을 포함할 수 있다. 일부 예에서, 제1 데크(205-a)와 제2 데크(205-b)의 메모리 셀은 교차점 아키텍처에 적합할 수 있는 다른 유형의 메모리 셀, 예를 들어, CBRAM 셀 또는 FeRAM 셀을 각각 포함할 수 있다. 도 2에 포함된 일부 요소는 숫자 지시자로 명명되고 다른 대응하는 요소는 명명되지 않지만, 이들 요소는 도시된 특징의 가시성과 명확성을 높이기 위해 동일하거나 유사한 것으로 이해될 수 있다.
일부 경우에, 제1 데크(205-a)의 메모리 셀은 각각 제1 전극(215-a), 칼코게나이드 물질(220-a) 및 제2 전극(225-a)을 포함할 수 있다. 또한, 제2 데크(205-b)의 메모리 셀은 각각 제1 전극(215-b), 칼코게나이드 물질(220-b) 및 제2 전극(225-b)을 포함할 수 있다. 일부 실시형태에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 전극(215 또는 225) 대신에 전극 층(예를 들어, 컨포멀 층(conformal layer)을 포함할 수 있고, 따라서 다층 액세스 라인을 포함할 수 있다. 이러한 실시형태에서, 액세스 라인의 전극 층은 메모리 물질(예를 들어, 칼코게나이드 물질(220))과 인터페이싱할 수 있다. 일부 실시형태에서, 액세스 라인(예를 들어, 워드 라인(110), 비트 라인(115))은 중간에 전극 층 또는 전극 없이 메모리 물질(예를 들어, 칼코게나이드 물질(220))과 직접적으로 인터페이싱할 수 있다.
제1 데크(205-a)와 제2 데크(205-b)의 메모리 셀은, 일부 실시형태에서, 각각의 데크(205-a 및 205-b)의 대응하는 (예를 들어, y 방향으로 수직으로 정렬된) 메모리 셀이 도 1을 참조하여 설명된 비트 라인(115) 또는 워드 라인(110)을 공유할 수 있도록 공통 전도성 라인을 가질 수 있다. 예를 들어, 제2 데크(205-b)의 제1 전극(215-b) 및 제1 데크(205-a)의 제2 전극(225-a)은 (y-방향으로) 수직으로 정렬되고 인접한 메모리 셀들이 비트 라인(115-a)을 공유하도록 비트 라인(115-a)에 모두 결합될 수 있다.
일부 실시형태에서, 3D 메모리 어레이(202)는 제2 데크(205-b)의 제1 전극(215-b)이 추가 비트 라인과 결합될 수 있고 제1 데크(205-a)의 제2 전극(225-a)이 비트 라인(115-a)과 결합될 수 있도록 추가 비트 라인(도시되지 않음)을 포함할 수 있다. 추가 비트 라인은 비트 라인(115-a)과 전기적으로 분리될 수 있다(예를 들어, 추가 비트 라인과 비트 라인(115-a) 사이에 절연 물질이 개재될 수 있다). 그 결과, 제1 데크(205-a)와 제2 데크(205-b)가 분리될 수 있고 서로 독립적으로 동작할 수 있다. 일부 경우에, 액세스 라인(예를 들어, 워드 라인(110) 또는 비트 라인(115))은 각 교차점에서 각각의 메모리 셀에 대한 선택 구성 요소(예를 들어, 액세스 라인과 집적된 하나 이상의 박막 물질로 구성될 수 있는 2 단자 선택기 디바이스)를 포함할 수 있다. 이와 같이, 액세스 라인과 선택 구성 요소는 액세스 라인과 선택 구성 요소 둘 다로서 기능하는 복합 물질 층을 함께 형성할 수 있다.
3D 메모리 어레이(202)의 아키텍처는, 메모리 셀이 도 2에 도시된 워드 라인(110)과 비트 라인(115) 사이의 위상 교차점에 형성될 수 있기 때문에, 일부 경우에 교차점 아키텍처의 일례라고 지칭될 수 있다. 이러한 교차점 아키텍처는 일부 다른 메모리 아키텍처에 비해 낮은 생산 비용에 비교적 고밀도 데이터 저장 용량을 제공할 수 있다. 예를 들어, 교차점 아키텍처를 갖는 메모리 어레이는 감소된 면적을 갖는 메모리 셀을 가질 수 있고, 그 결과 일부 다른 아키텍처에 비해 증가된 메모리 셀 밀도를 지원할 수 있다. 예를 들어, 교차점 아키텍처는 4F2 메모리 셀 면적(여기서 F는 가장 작은 특징부 크기(예를 들어, 최소 특징부 크기)임)을 가질 수 있는 것에 비해, 다른 아키텍처는 3 단자 선택 구성 요소를 갖는 것과 같은 6F2 메모리 셀 면적을 갖는다. 예를 들어, DRAM 메모리 어레이는 3 단자 디바이스인 트랜지스터(예를 들어, 박막 트랜지스터)를 각 메모리 셀에 대한 선택 구성 요소로서 사용할 수 있고, 따라서 주어진 수의 메모리 셀을 포함하는 DRAM 메모리 어레이는 동일한 수의 메모리 셀을 포함하는 교차점 아키텍처를 갖는 메모리 어레이에 비해 더 큰 메모리 셀 면적을 가질 수 있다.
도 2의 예는 2개의 메모리 데크를 도시하지만, 다른 구성은 임의의 수의 데크(예를 들어, 4개의 데크, 8개의 데크, 16개의 데크, 32개의 데크)를 포함할 수 있다. 일부 실시형태에서, 메모리 데크들 중 하나 이상은 칼코게나이드 물질(220)을 포함하는 자가-선택 메모리 셀을 포함할 수 있다. 다른 실시형태에서, 하나 이상의 메모리 데크는 강유전성 물질을 포함하는 FeRAM 셀을 포함할 수 있다. 또 다른 실시형태에서, 하나 이상의 메모리 데크는 금속 산화물 또는 칼코게나이드 물질을 포함하는 CBRAM 셀을 포함할 수 있다. 칼코게나이드 물질(220)은 예를 들어 셀레늄(Se), 텔루르(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge), 및 실리콘(Si)의 합금과 같은 칼코게나이드 유리를 포함할 수 있다. 일부 실시형태에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코게나이드 물질은 SAG-합금으로 지칭될 수 있다.
일부 경우에, 3D 메모리 어레이(202)의 워드 라인(110-a), 워드 라인(110-b) 및 비트 라인(115-a)은 어레이 전극으로 지칭될 수 있다. 본 명세서에 설명된 바와 같이, TFT 세트는 TFT 세트의 서브세트가 메모리 어레이의 데크(예를 들어, 메모리 셀의 제1 데크(205-a), 메모리 셀의 제2 데크(205-b))의 어레이 전극(예를 들어, 워드 라인(110), 비트 라인(115))과 결합될 수 있도록 어레이 층으로 구성될 수 있다. 일부 경우에, TFT 세트는 회로부의 다양한 기능을 용이하게 하기 위해 기판(204)의 회로부(예를 들어, 어레이 층 아래의 CMOS 회로부)와 결합될 수 있다. 예를 들어, TFT 세트는 메모리 어레이의 특정 데크를 선택할 수 있고(예를 들어, 선택 기능), 동시에 회로로부터의 입력(예를 들어, 액세스 명령과 관련된 디코딩 결과)에 기초하여 2개 이상의 메모리 어레이 데크를 비선택할 수 있다(예를 들어, 억제 기능). 일부 경우에, TFT 세트는 그렇지 않은 경우 회로부에 의해 수행될 수 있는 하나 이상의 기능을 오프로드(offload)하기 위해 보다 정교한 기능(예를 들어, 전체 디코딩 기능)을 수행할 수 있다.
도 3 내지 도 6은 본 발명의 제조 기술의 다양한 양태를 도시한다. 예를 들어, 다양한 단면도는 복합 스택의 하나 이상의 매립된 타깃 층에서 TFT의 특정 구조(예를 들어, TFT의 소스, 드레인, 게이트 및 채널)를 동시에 생성하는 특성을 예시할 수 있으며, 여기서 각 타깃 층은 타깃 물질을 포함한다. 본 명세서에 설명된 바와 같이, 일부 경우에, 비아(예를 들어, 액세스 비아)는 타깃 매립된 층에서 타깃 물질에 구조물을 생성하기 위해 사용될 수 있다. 다양한 탑다운도(top-down diagram)는 특정 비아 세트를 사용하여 TFT의 다양한 구조를 생성할 수 있는 방식을 예시할 수 있다. 본 명세서에 설명된 제조 기술은 상이한 하위 층에 유사한 구조물, 예를 들어, TFT의 게이트 전극 세트 또는 TFT의 채널 물질 요소 세트를 동시에 형성하는 것을 용이하게 할 수 있다. 이와 같이, 본 명세서에 설명된 제조 기술은 2개 이상의 메모리 셀 데크를 포함하는 어레이 층에 TFT 세트를 동시에 형성하는 것을 용이하게 할 수 있으며, 여기서 각 데크는 액세스 라인(예를 들어, 워드 라인, 비트 라인, 어레이 전극) 및 메모리 셀의 3D 교차점 구조를 포함한다.
도 3a 내지 도 3l은 본 발명에 따른 예시적인 제조 기술을 도시한다. 도 3a 내지 도 3l은 2개 이상의 TFT(예를 들어, 수직 TFT로 지칭될 수 있고, TFT가 활성화될 때, 수평 기판에 대해 수직 방향으로 전류가 흐르는 TFT)를 동시에 구성하기 위한 여러 공정 단계의 양태를 설명한다. 일부 경우에, 이러한 TFT는 어레이 층의 소켓 영역에서 제조될 수 있다. 일부 경우에, TFT는 어레이 전극 드라이버로 지칭될 수 있다. 소켓 영역은 다양한 상호 연결부, 예를 들어, TFT와 하부 회로부(예를 들어, 논리 회로부, 도 2를 참조하여 설명된 기판(204) 내 행 디코더(120)) 사이의 상호 연결부, TFT와 어레이 전극(예를 들어, 도 2를 참조하여 설명된 워드 라인(110) 및/또는 비트 라인(115))의 단부 사이의 상호 연결부가 형성될 수 있는 어레이 층 영역을 지칭할 수 있다. 도 3a 내지 도 3l은 상이한 비아 그룹이 TFT의 다양한 구조를 동시에 구성하는 데 사용될 수 있는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다. 도 3a 내지 도 3l은 TFT를 동시에 구성하기 위한 여러 공정 단계 동안 공정 특징의 양태를 예시하기 위해 소켓 영역의 일부의 측단면도를 더 포함한다.
도 3a는 다양한 물질의 다수의 상이한 층을 포함할 수 있는 스택(305)의 측단면도를 도시한다. 일부 경우에, 스택은 복합 스택이라고 지칭될 수 있다. 일부 경우에, 스택(305)은 기판(예를 들어, 도 2를 참조하여 설명된 기판(204)) 위에 위치될 수 있다. 스택(305)의 특정 물질은 다수의 요인, 예를 들어, 원하는 종류의 메모리 기술(예를 들어, 자가-선택 메모리, FeRAM, CBRAM), 원하는 수의 메모리 셀 데크(예를 들어, 2개 이상의 메모리 셀 데크)에 기초하여 선택될 수 있다. 도 3a의 예시적인 예에 도시된 바와 같이, 스택(305)은 2개의 메모리 셀 데크, 예를 들어, 도 2를 참조하여 설명된 기판(204) 위에 위치된 메모리 셀의 제1 데크(205-a)를 제조하고 제1 어레이 또는 데크(205-a)의 상부에 메모리 셀의 제2 어레이 또는 데크(205-b)를 제조하기에 적합한 초기 층 스택을 포함할 수 있다.
스택(305)은 스택(305)의 상부 층일 수 있는 층(310)을 포함할 수 있다. 일부 실시형태에서, 층(310)은 유전체 물질을 포함한다. 일부 실시형태에서, 층(310)은 층(310)이 하드마스크(HM) 층으로 지칭될 수 있도록 하드마스크 물질을 포함한다. 예를 들어, 포토리소그래피 단계의 결과 층(310)에 비아 패턴이 형성될 수 있다. 일부 경우에, 이러한 포토리소그래피 단계는 스택(305)의 상부 층(예를 들어, 층(310))을 통해 제1 비아 세트(예를 들어, 도 3b에 도시된 제3 비아 그룹(340-c)) 및 제2 비아 세트(예를 들어, 도 3b에 도시된 제2 비아 그룹(340-b))를 형성할 수 있다.
스택(305)은 층(315)을 더 포함할 수 있다. 도 3a의 예시적인 예에서, 스택(305)은 2개의 층(315), 즉 층(315-a) 및 층(315-b)을 포함하지만, 임의의 수의 층이 가능하다. 일부 실시형태에서, 층(315)은 각각 제1 유전체 물질(D1로도 지칭될 수 있음)을 포함할 수 있다. 본 명세서에 예시된 바와 같이, 각각의 층(315)은 제1 어레이 전극 세트(예를 들어, 전극 탭 또는 세그먼트, 전도성 라인, 액세스 라인, 워드 라인)를 포함하도록 수정될 수 있다. 일부 경우에, 각각의 층(315)은 제1 층, 제1 전극 층 또는 D1 층으로 지칭될 수 있다.
스택(305)은 층(320)을 더 포함할 수 있다. 도 3a의 예시적인 예에서, 스택(305)은 2개의 층(320), 즉 층(320-a) 및 층(320-b)을 포함하지만, 임의의 수의 층(320)이 가능하다. 일부 실시형태에서, 각 층(320)은 나중에 부분적으로 제거되고 원하는 물질(예를 들어, 메모리 물질, 게이트 전극 물질, 반도체 물질)로 대체될 수 있는 자리표시자(placeholder) 물질을 포함할 수 있다. 일부 실시형태에서, 각각의 층(320)은 초기에 하나 이상의 메모리 요소를 형성하기 위해 처리될 수 있는 메모리 물질을 포함할 수 있다. 일부 경우에, 층(320)은 제2 층, 메모리 층 또는 DM 층으로 지칭될 수 있다.
스택(305)은 층(325)을 더 포함할 수 있다. 도 3a의 예시적인 예에서, 스택(305)은 단일 층(325)을 포함하지만, 임의의 수의 층(325)이 가능하다. 일부 실시형태에서, 각 층(325)은 제2 유전체 물질(D2로도 지칭될 수 있음)을 포함할 수 있다. 본 명세서에 예시된 바와 같이, 층(325)은 제2 어레이 전극 세트(예를 들어, 전극 탭, 전도성 라인, 액세스 라인, 비트 라인)를 포함하도록 수정될 수 있다. 일부 경우에, 각 층(325)은 제3 층, 제2 전극 층, 또는 D2 층으로 지칭될 수 있다.
스택(305)은 층(330)을 포함할 수 있다. 일부 경우에, 층(330)은 본 명세서에 설명된 다양한 에칭 공정을 견디기 위해 에칭-정지 물질을 포함할 수 있다. 층(330)은 일부 경우에 층(310)과 동일한 하드마스크 물질을 포함할 수 있고, 또는 다른 물질을 포함할 수 있다. 일부 경우에, 층(330)은 층(330) 아래에 있을 수 있는 기판(예를 들어, 도 2를 참조하여 설명된 기판(204)) 또는 다른 층(도시되지 않음)에 형성된 회로 또는 다른 구조물에 대해 버퍼 층을 제공할 수 있다. 일부 경우에, 층(330)은 이전 처리 단계에서 제조된 하나 이상의 메모리 셀 데크에 대해 버퍼 층을 제공할 수 있다.
도 3b는 2개 이상의 TFT(예를 들어, 수직 TFT)를 포함하는 소켓 영역이 본 명세서에 설명된 바와 같이 구성될 수 있는 스택(305)의 탑다운도를 도시한다. 도 3b는 어레이 패턴의 비아(340) 세트(흰색, 회색 또는 크로스 해칭된 정사각형으로 도시됨)를 도시한다. 도 3b는 또한 상이한 비아 그룹(예를 들어, 제1 비아 그룹(340-a), 제2 비아 그룹(340-b), 제3 비아 그룹(340-c))을 사용하여 스택(305) 내에 동시에 형성될 수 있는 다양한 구조를 도시한다. 예를 들어, 도 3b는 어레이 전극(350) 세트, 전극 탭(355) 세트(어두운 음영 처리된 직사각형으로 도시됨), 및 게이트 전극(360) 세트를 도시하고(이들 중 하나는 탑다운도로 도시됨), 이들 각각은 TFT를 구성하기 위해 공정 순서의 상이한 시점에서 형성될 수 있다.
다른 곳에서 설명된 바와 같이, 어레이 전극(350) 세트(예를 들어, 어레이 전극(350-c 및 350-d))는 제1 비아 서브세트(예를 들어, 제1 비아 그룹(340-a))를 사용하여 구성될 수 있다. 또한, 전극 탭 세트(예를 들어, 전극 탭(355-b))는 제2 비아 서브세트(예를 들어, 회색 정사각형으로 도시된 제2 비아 그룹(340-b))를 사용하여 구성될 수 있다. 일부 경우에, 전극 탭(355-b)은 제1 층(315-a)의 TFT를 위한 제2 전극(예를 들어, 드레인)일 수 있다. 일부 경우에, 전극 탭은 제2 비아 그룹(340-b)을 사용하여 제1 층(예를 들어, D1 층(315-a), D1 층(315-b))에 채널(예를 들어, 행으로 일련의 병합된 공동)을 형성함으로써 구성될 수 있고, 예를 들어, 채널은 제2 비아 그룹(340-b)과 정렬된다. 제1 층의 채널은 전극 물질(예를 들어, 전도성 물질)로 채워질 수 있다. 이어서, 제2 비아 그룹(340-b)에 대응하는 유전체 플러그 세트가 형성되어 D1 층(315-a) 내의 전극 탭을 D1 층(315-b) 내의 다른 전극 탭으로부터 분리할 수 있다. 유전체 플러그는 제1 층의 채널을 채운 전극 물질을 통해 연장될 수 있다.
추가적으로, 게이트 전극(360) 세트는 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 제3 비아 서브세트(예를 들어, 제3 비아 그룹(340-c))를 사용하여 구성될 수 있다. 또한, 어레이 전극(예를 들어, 어레이 전극(350-f))은 하나 이상의 비아(예를 들어, 비아(340-d), 비아(340-e)를 포함하는 크로스 해칭된 정사각형으로 도시된 비아)를 사용하여 2개 이상의 세그먼트로 절단될 수 있다. 일부 경우에, 전극 탭(예를 들어, 전극 탭(355-b))은 결과적으로 단일 어레이 전극(예를 들어, 어레이 전극(350-e))과 결합될 수 있다. 일부 경우에, 전극 탭(따라서 하나 이상의 TFT가 내부에 구성됨)이 단일 어레이 전극의 2개의 단부 사이에 위치될 수 있다. 예를 들어, 전극 탭(예를 들어, 전극 탭(355-b))은 단일 어레이 전극(예를 들어, 어레이 전극(350-e))의 대략 중간 영역에 위치될 수 있다.
일부 경우에, 어레이 전극(350)은 어레이 층의 활성 어레이 영역에서 메모리 셀 세트와 결합된 액세스 라인(예를 들어, 워드 라인, 비트 라인, 전도성 라인)이거나 액세스 라인의 일부일 수 있다. 활성 영역은 액세스 라인과 메모리 셀 세트가 메모리 셀의 어레이를 형성하는 어레이 층 영역을 지칭할 수 있다. 일부 경우에, 메모리 셀 어레이(예를 들어, 액세스 라인과 메모리 셀 세트)는 활성 어레이 영역의 교차점 아키텍처에 따라 구성될 수 있다. 이러한 방식으로, 어레이 층의 소켓 영역에 형성된 TFT 세트는 어레이 층의 활성 어레이 영역의 어레이 전극(350)(및 이에 따라 어레이 전극(350)과 관련된 메모리 셀 세트)과 결합될 수 있다.
도 3c 내지 도 3f는 제3 비아 그룹(340-c)을 사용하여 스택(305) 내 TFT를 위한 게이트 전극(360) 세트를 형성하기 위한 제조 기술을 도시한다. 일부 경우에, 어레이 전극(350) 세트 및 전극 탭(355) 세트는 층(320)에 게이트 전극(360) 세트를 형성하기 전에 스택(305) 내에 형성되었을 수 있다.
도 3c는 비아 홀이 제3 비아 그룹(340-c)을 사용하여 형성된 후 도 3b에 도시된 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 측단면도는 비아(340-f)를 포함하는 전극 탭(예를 들어, 도 3b에 도시된 전극 탭(355-a))의 일부에 대응할 수 있다. 도 3c에 도시된 전극 탭(예를 들어, 도 3c에 도시된 전극 탭(355-c 및 355-d))은 D1 층에 이전에 형성되었을 수 있다. 도 3c의 전극 탭(355-c 및 355-d)은 도 3c에 도시된 D1 층의 부분이 전극 탭(355) 세트를 형성하는 전극 물질로 대체되었음을 나타내기 위해 도 3a의 원래 D1 층(예를 들어, 층(315-a), 층(315-b))과 다른 음영 패턴으로 도시된다. 도 3c는 또한 비아 홀(예를 들어, 제3 비아 그룹(340-c)에 포함된 비아(340-f)에 대응하는 비아 홀)의 측단면도에 대응할 수 있는 개구(341)를 도시한다.
일부 경우에, 포토리소그래피 단계는 비아(340)의 형상을 스택(305)으로 전사할 수 있다. 일부 예에서, 포토리소그래피 단계는 층(310)의 상부에(예를 들어, 비아(340) 내에 포토레지스트 물질이 없는 것으로 정의된) 비아(340)의 형상을 갖는 포토레지스트 층(도시되지 않음)을 형성하는 것을 포함할 수 있다. 일부 예에서, 에칭 처리 단계는 포토리소그래피 단계를 따라 비아(340)의 형상을 층(310)으로 전사할 수 있고, 이에 층(310) 내에 수립된 비아(340)의 형상을 후속 처리 단계 동안 액세스 비아로서 반복적으로 사용할 수 있고, 즉, 비아(340)의 형상을 포함하는 층(310)은 후속 처리 단계를 위해 비아(340)의 형상으로 액세스 비아를 제공하는 하드 마스크 층으로서 기능할 수 있다.
일부 경우에, 이방성 에칭 공정 단계는 스택(305)을 통해 개구(341)를 형성할 수 있고, 개구(341)의 폭은 비아(예를 들어, 비아(340-f))의 폭과 실질적으로 동일할 수 있다. 이방성 에칭 단계는 타깃 물질에 에칭제(예를 들어, 하나 이상의 화학 원소의 혼합물)를 도포하여 하나의 방향(예를 들어, 기판에 대해 직교 방향)으로 타깃 물질을 제거할 수 있다. 또한, 에칭제는 에칭제에 노출된 다른 물질(예를 들어, 포토레지스트)을 보존하면서 타깃 물질(예를 들어, 층(310)의 하드마스크 물질)만을 제거하기 위한 선택성(예를 들어, 화학적 선택성)을 나타낼 수 있다. 이방성 에칭 단계는 하나 이상의 물질 층(예를 들어, D1 층(315)의 제1 유전체 물질, DM 층(320)의 자리표시자 물질, D2 층(325)의 제2 유전체 물질)을 제거할 때 단일 이방성 에칭 단계 동안 하나 이상의 에칭제를 사용할 수 있다. 일부 경우에, 이방성 에칭 단계는 에칭제에 노출된 다른 물질 그룹(예를 들어, 금속)을 보존하면서 물질 그룹(예를 들어, 산화물 및 질화물)을 제거하기 위해 타깃 선택성을 나타내는 에칭제를 사용할 수 있다.
도 3d는 도 3c를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341))을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다.
일부 경우에, 에칭 공정 단계는 모든 방향으로 타깃 물질을 제거할 수 있는 등방성 에칭 단계를 포함할 수 있다. 일부 경우에, 등방성 에칭 단계는 에칭제에 노출된 다른 물질(예를 들어, 전극 탭(355-c 또는 355-d)의 전극 물질, D2 층의 제2 유전체 물질, HM 층의 하드마스크 물질)을 보존하면서 타깃 물질(예를 들어, DM 층(320)의 자리표시자 물질)만을 제거하기 위한 선택성(예를 들어, 화학적 선택성)을 나타내는 에칭제(예를 들어, 하나 이상의 화학 원소의 혼합물)를 도포할 수 있다. 등방성 에칭 단계는 하나 이상의 물질 층을 제거할 때 단일 등방성 에칭 단계 동안 상이한 에칭제(들)를 사용할 수 있다. 일부 경우에, 등방성 에칭제(예를 들어, 등방성 에칭 단계에서 사용되는 에칭제)는 스택 내 제1 유전체 물질과 적어도 하나의 다른 물질 사이에서 화학적 선택성이 있을 수 있다. 이러한 방식으로, 에칭 공정 단계는 각각의 DM 층 내에 일련의 공동, 예를 들어, 제3 비아 그룹(340-c)에 대응하는 일련의 공동(342)을 형성할 수 있다. 합동인 공동(예를 들어, 공동(342-a)과 같은 인접한 공동, 및 DM 층(320-a) 내의 그 다음 공동(도시되지 않음))이 충분히 중첩되면 합동인 공동이 합쳐져서 DM 층에 채널을 형성할 수 있다. 이러한 방식으로, 제1 비아 세트(예를 들어, 도 3b에 도시된 제3 비아 그룹(340-c))와 정렬될 수 있는 채널이 제2 층(예를 들어, 층(320-a), 층(320-b))에 형성될 수 있다.
도 3d를 여전히 참조하면, 증착 공정 단계는 에칭 공정 단계를 따라 공동(342)(따라서 채널) 및 비아 홀(예를 들어, 개구(341))의 표면 상에 절연 물질 층(예를 들어, 절연 층(365))을 형성할 수 있다. 일부 경우에, 절연 층(365)은 적어도 2개의 층에 걸쳐 (예를 들어, 전극 탭(355-c) 및 오목하게 형성된 DM 층(320-a) 및 그런 다음 D2 층(325)에 걸쳐) 고르지 않은 표면에 부합할 수 있다(예를 들어, 실질적으로 동일한 두께를 유지할 수 있다). 일부 경우에, 절연 층(365)은 본 명세서에 설명된 교차 영역의 형성을 용이하게 할 수 있다. 일부 경우에, 증착 공정 단계는 채널에 부합하는 절연 층(365)을 형성할 수 있다.
도 3e는 적어도 증착 공정 단계가 완료된 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 증착 공정 단계는 비아 홀(예를 들어, 도 3d를 참조하여 설명된 절연 층(365)으로 부분적으로 채워진 개구(341))을 이용하여 절연 층(365)을 형성한 것에 기초하여 DM 층(예를 들어, DM 층(320-a 및 320-b))에 형성된 채널을 채울 수 있다. 일부 경우에, 증착 공정 단계는 전극 물질(361)을 증착할 수 있다. 전극 물질(361)은 게이트 전극(360) 세트를 형성할 수 있다. 일부 경우에, 전극 물질(361)은 폴리실리콘, 내화성 금속 요소(예를 들어, 텅스텐, 티타늄, 탄탈륨) 또는 이들의 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 경우에, HM 층(310) 위에 존재할 수 있는 과도한 전극 물질(361)은 화학적 기계적 연마(CMP) 공정 단계 또는 에치백(etch-back) 공정 단계를 사용하여 제거될 수 있다.
도 3f는 제3 비아 그룹(340-c)을 사용하여 비아 홀로부터 전극 물질(361)을 제거하는 적어도 에칭 공정 단계 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 도 3f는 또한 비아 홀(예를 들어, 제3 비아 그룹(340-c)에 포함된 비아(340-f)에 대응하는 비아 홀)의 측단면도에 대응할 수 있는 개구(341-a)를 도시한다. 일부 경우에, 이방성 에칭 공정 단계는 개구(341-a)를 형성할 수 있고, 개구(341-a)의 폭은 비아(예를 들어, 비아(340-f))의 폭과 실질적으로 동일할 수 있다. 비아 홀로부터 전극 물질(361)을 제거하는 이방성 에칭 공정 단계의 결과, DM 층 내의 전극 물질(예를 들어, DM 층(320-a) 내의 전극 물질(361-a))은 다른 DM 층 내의 전극 물질(예를 들어, DM 층(320-b) 내의 전극 물질(361-b))로부터 분리될 수 있다. 이러한 방식으로, 2개 이상의 게이트 전극(예를 들어, 게이트 전극(360) 세트)이 스택(305) 내에 동시에 형성될 수 있다.
도 3g는 도 3f를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341-a))을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다.
일부 경우에, 에칭 공정 단계는 등방성 에칭 공정에 노출된 스택(305)의 나머지 부분을 보존하면서 전극 물질(361)을 선택적으로 제거할 수 있는 선택적 등방성 에칭 단계를 포함할 수 있다. 등방성 에칭 단계의 결과, DM 층 내의 전극 물질(361)(예를 들어, 전극 물질(361-a 및 361-b))은 도 3g에 도시된 바와 같이 오목하게 형성될 수 있다. 일부 경우에, 등방성 에칭은 게이트 전극(예를 들어, 전극 물질(361)을 포함하는 게이트 전극(360))의 일부를 제거하여 제2 층(예를 들어, 층(320))에 공동을 형성할 수 있다. 일부 경우에, 에칭 공정 단계는 층(330)의 일부(예를 들어, 층(330)의 하드마스크 물질)를 선택적으로 제거하여 층(330)을 통해 홀(예를 들어, 층(330)에 개구(341-b))을 생성하는 이방성 에칭 단계를 더 포함할 수 있다. 일부 경우에, 개구(341-b)의 폭은 개구(341-a)의 폭과 실질적으로 동일할 수 있다. 개구(341-b)는 논리 회로부의 층의 일부일 수 있는 전도성 요소(385)와 결합될 수 있다. 예를 들어, 전도성 요소(385)는 기판의 회로부(예를 들어, 기판(204)에 구성된 행 디코더(120))의 노드를 나타낼 수 있다. 다른 예에서, 전도성 요소(385)는 어레이 층의 하나 이상의 데크를 활성화하기 위해 행 디코더(120)의 노드(예를 들어, 선택 신호가 존재하는 노드)와 결합될 수 있다.
도 3g를 여전히 참조하면, 증착 단계는 비아(예를 들어, 비아 홀(341-a))를 사용하여 전극 물질(361)의 노출된 표면 위에 산화물 물질(370)을 형성할 수 있다. 이러한 방식으로, 산화물 물질(370)은 제2 층(예를 들어, 층(320))의 공동에 형성될 수 있으며, 여기서 산화물 물질(370)은 전극 물질(361)을 포함하는 게이트 전극(360)과 접촉할 수 있다. 일부 경우에, 산화물 물질(370)은 TFT의 게이트 전극과 활성 채널 영역 사이에 존재할 수 있는 게이트 산화물로 지칭될 수 있다. 증착 단계는 전극 물질(361)의 노출된 표면 위에만 산화물 물질(370)을 형성하도록 구성될 수 있는 일종의 선택적 산화 단계 또는 선택적 증착 단계일 수 있다.
도 3h는 도 3g를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341-a))을 사용하여 적어도 제1 에칭 공정 단계, 증착 공정 단계, 및 제2 에칭 공정 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 제1 에칭 공정 단계는 전극 탭(355)의 일부(예를 들어, TFT를 위한 제2 전극)를 제거하는, 예를 들어, 비아 홀(341-a) 내의 전극 탭(355)의 노출된 전극 물질을 선택적으로 제거하는 등방성 에칭 단계를 포함할 수 있다. 등방성 에칭 단계는 제1 층(예를 들어, 층(315))에 하나 이상의 공동을 형성할 수 있다.
이어서, 비아 홀(341-a) 및 비아 홀(341-a)과 관련된 공간(예를 들어, 공동), 예를 들어, 전극 탭(355)의 일부를 제거함으로써 생성된 D1 층(예를 들어, 층(315))의 공동, 전극 물질(361)을 제거함으로써 생성된 DM 층(예를 들어, 층(320))의 공간을 채우도록 옴 물질(ohmic material)(375)을 형성할 수 있다. 따라서, 옴 물질(375)은 제2 전극(예를 들어, 전극 탭(355))과 접촉할 수 있다. 일부 경우에, 옴 물질(375)은 전극 물질(예를 들어, 전극 탭(355-c 또는 355-d))과 추후 형성될 반도체 물질(예를 들어, 도 3i를 참조하여 설명된 반도체 물질(380)) 사이에 옴 접촉을 제공할 수 있다.
옴 물질은 양방향으로 균일하거나 적어도 실질적으로 균일한 전기 저항을 갖는 전도성 물질(예를 들어, 전극 탭(355-c 또는 355-d))과 반도체 물질(예를 들어, 반도체 물질(380)) 사이에 전류 경로를 제공하도록 구성된 물질일 수 있다. 즉, 옴 물질을 통해 전도성 물질로부터 반도체 물질로의 전류 경로는 전이 물질을 통해 반도체 물질로부터 옴 물질로의 전류 경로와 동일하거나 적어도 거의 동일한 전기 저항을 나타낼 수 있다. 따라서, 옴 물질은 전도성 물질(예를 들어, 전극 탭(355-c 또는 355-d))과 반도체 물질(예를 들어, 반도체 물질(380)) 사이의 정류 접합(rectifying junction) 또는 다른 비-옴 접촉 또는 방향성 접촉 또는 전류 경로를 피할 수 있다. 일부 경우에, 옴 물질(375)은 전이 물질로 지칭될 수 있다. 옴 물질(375)은 전이 금속 원소(예를 들어, 티타늄, 코발트, 니켈, 구리, 텅스텐, 탄탈륨)를 포함하는 다양한 화합물을 포함할 수 있다. 제2 에칭 공정은 개구(341-a)를 이용하여 비아 홀 내에서 수직 방향으로 옴 물질(375)을 제거하는 이방성 에칭 단계를 포함할 수 있다. 이러한 방식으로, 비아 홀 외부의 옴 물질(예를 들어, 옴 물질(375-a), 옴 물질(375-b)))은 그대로 유지될 수 있다.
도 3i는 도 3h를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341-a))을 사용하여 적어도 제1 에칭 공정 단계, 제1 증착 공정 단계, 제2 에칭 공정 단계, 및 제2 증착 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 제1 에칭 공정 단계는 개구(341-a) 내에 노출된 옴 물질(375)의 일부(예를 들어, D1 층의 옴 물질(375-a), DM 층의 옴 물질(375-b)의 일부)를 선택적으로 제거하는 등방성 에칭 단계를 포함할 수 있다. 이러한 방식으로, 등방성 에칭 단계는 제1 층(예를 들어, 층(315)) 및 제2 층(예를 들어, 층(320))에 걸쳐 있는 공동을 형성할 수 있다. 제1 에칭 공정은 또한 옴 물질(375)의 일부를 제거하여 노출된 절연 층(365)을 선택적으로 제거하는 에칭 단계를 포함할 수 있다. 제1 증착 공정 단계는 비아 홀(예를 들어, 개구(341-a))뿐만 아니라 제1 에칭 공정 단계에서 생성된 공간(예를 들어, 제1 층과 제2 층에 걸쳐 있는 공동)을 반도체 물질(380)로 채울 수 있다. 제2 에칭 공정은 개구(341-a)를 이용하여 비아 홀에서 수직 방향으로 반도체 물질(380)을 제거할 수 있다. 제2 증착 단계는 절연 물질(390)이 반도체 물질(380)과 접촉할 수 있도록 비아 홀 내의 반도체 물질(380)의 노출된 표면 위에 절연 물질(390)을 선택적으로 형성할 수 있다. 일부 경우에 절연 물질(390)의 두께는 (예를 들어, 제2 게이트 효과를 방지하기 위해) 제2 게이트 효과에 기초하여 결정될 수 있다.
도 3j는 도 3i를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341-a))을 사용하여 적어도 제1 에칭 공정 단계, 증착 공정 단계, 및 제2 에칭 공정 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 제1 에칭 공정 단계는 제3 층(예를 들어, 층(325), D2 층)의 일부를 선택적으로 제거하여 내부에 공동을 생성하는 이방성 에칭 단계를 포함할 수 있다. 이어서, 증착 공정 단계는 비아 홀 및 공동을 옴 물질(375)(예를 들어, 옴 물질(375-e))로 채울 수 있다. 제2 에칭 공정 단계는 제3 층의 공동에 옴 물질(예를 들어, 옴 물질(375-e))이 남아 있도록 비아 홀로부터 수직 방향으로 옴 물질(375)을 제거할 수 있다. 제3 층에 남아 있는 옴 물질(예를 들어, 옴 물질(375-e))은 제3 전극(예를 들어, 도 3k 및 도 3l을 참조하여 설명된 전도성 플러그(396))과 접촉할 수 있다.
도 3k는 도 3j를 참조하여 설명된 스택(305) 내에 형성된 비아 홀(예를 들어, 개구(341-a))을 사용하여 적어도 증착 공정 단계를 수행한 후 가상 라인(AA)에 걸친 스택(305)의 측단면도를 도시한다. 증착 공정 단계는 비아 홀을 전극 물질(395)로 채울 수 있다. 일부 경우에, 전극 물질(395)은 전극 탭(355) 또는 어레이 전극(350)과 동일한 전극 물질일 수 있다. 비아 홀에 전극 물질(395)을 채운 결과(예를 들어, 전도성 플러그(396)를 형성한 결과), 전도성 요소(385)(예를 들어, 논리 회로부의 층과 연관된 노드)는 반도체 물질(380-a)과 접촉하는 옴 물질(375-e)과 결합될 수 있다. 산화물 물질(370-a)을 통해 게이트 전극(360)(예를 들어, 산화물 물질(370-a)과 접촉하는 게이트 전극(360))의 전극 물질(361-a)과 더 결합된 반도체 물질(380-a)은 게이트 전극(360)에 인가되는 전압에 기초하여 전류가 흐르기 위한 활성 채널을 형성할 수 있다. 추가적으로, 반도체 물질(380-a)은 전극 탭(355-c)과 접촉하는 옴 물질(375-a)과 접촉한다.
이와 같이, 도 3k는 스택(305)을 포함하는 어레이 층의 소켓 영역에 구성된 TFT(예를 들어, 2개의 수직 TFT(335-a 및 335-b))의 측단면도를 도시할 수 있다. 전도성 플러그(396)(예를 들어, 비아 홀이 전극 물질(395)로 채워짐)는 TFT에 대한 공통 소스, 예를 들어, 제3 층(예를 들어, 층(325))을 통해 연장되는 제3 전극으로서 기능할 수 있다. 전도성 플러그(396)는 전도성 요소(385)(예를 들어, 논리 회로부와 연관된 노드)와 더 결합될 수 있다. 전도성 플러그(396)를 둘러싸는 반도체 물질(380-a)은 상위 TFT(335-a)를 위한 활성 채널로서 기능할 수 있다. 유사하게, 전도성 플러그(396)를 둘러싸는 반도체 물질(380-b)은 하위 TFT(335-b)를 위한 활성 채널로서 기능할 수 있다. (예를 들어, 옴 물질(375-a)을 통해) 반도체 물질(380-a)과 결합된 전극 탭(355-c)은 상위 TFT(335-a)을 위한 드레인의 역할을 할 수 있다. 유사하게, (예를 들어, 옴 물질(375-d)을 통해) 반도체 물질(380-b)과 결합된 전극 탭(355-d)은 하위 TFT(335-b)를 위한 드레인으로서 기능할 수 있다.
일부 경우에, 도 3k는 (도 3l을 고려하여) 제1 층(예를 들어, D1 층(315))의 옴 물질(375-a)을 도시하고, 여기서 옴 물질(375-a)은 제1 층의 반도체 물질(380-a)을 둘러싸고 반도체 물질과 접촉한다. 도 3k는 또한 전도성 플러그(396)와 반도체 물질(380-a) 사이에 개재된 절연 물질(390-a)을 도시한다. 또한, 도 3k는 제3 층(예를 들어, D2 층(325))의 옴 물질(예를 들어, 옴 물질(375-e))의 일부를 도시하고, 여기서 옴 물질(375-e)은 전도성 플러그(396)가 반도체 물질(380-a)과 결합될 수 있도록 반도체 물질(380-a)과 접촉한다. 일부 경우에, 옴 물질(375-e)은 전도성 플러그(396)를 둘러쌀 수 있다.
도 3k는 TFT의 일부 동작 양태를 예시하기 위해 전류 경로(345)를 도시한다. 예를 들어, 전도성 요소(385)에서 제1 신호(예를 들어, 논리 회로부로부터의 선택 신호)는 전도성 플러그(예를 들어, 상위 TFT(335-a) 및 하위 TFT(335-b) 모두의 공통 소스)에 제1 전압(예를 들어, 0V)을 제공할 수 있다. 또한, 게이트 전극들 중 하나의 게이트 전극(예를 들어, 전극 물질(361-a)을 포함하는 상위 게이트 전극(360))에 인가되는 제2 전압(예를 들어, 1V)은 반도체 물질(380-a) 내에 전도성 경로(예를 들어, 활성 채널 영역)를 형성하기 위해 TFT의 임계 전압(예를 들어, 0.2V)보다 클 수 있다. 또한, 제3 전압(예를 들어, 0.5V)은 전류가 상위 전류 경로(345-a)로 지시된 바와 같이 TFT의 소스(예를 들어, 논리 회로부의 노드와 결합된 전도성 플러그(396))로부터 TFT의 드레인(예를 들어, 어레이 전극, 즉 워드 라인과 결합된 전극 탭(355-c))으로 흐를 수 있도록 전극 탭(355-c)(예를 들어, 상위 TFT(335-a)의 드레인)에 인가될 수 있다. 유사하게, 전극 물질(361-b)을 포함하는 하위 게이트 전극에 제2 전압을 인가하고, 전극 탭(355-d)(예를 들어, 하위 TFT(335-b)의 드레인)에 제3 전압을 인가하면 하위 전류 경로(345-b)가 수립될 수 있다. 일부 경우에, TFT와 관련된 전압(예를 들어, 제1 전압, 제2 전압, 제3 전압)은 예를 들어 TFT가 디코딩 기능 또는 선택 기능을 수행하는 동안 서로 독립적이지 않을 수 있다. 다른 경우에, TFT와 관련된 전압은 별도의 회로, 예를 들어, TFT에 전압을 구동하는 회로, 전류를 전도하는 활성화된 메모리 셀이 존재하는 경우 서로 독립적일 수 있다.
도 3k에 도시된 TFT는 D1 층의 전극 탭(355)이 D1 층(예를 들어, 워드 라인)에 구축된 어레이 전극과 결합될 수 있기 때문에 워드 라인 소켓 영역을 도시할 수 있다. 또한, 도 3k에 도시된 TFT는 스택(305)을 포함하는 어레이 층의 활성 셀 영역에서 메모리 셀의 2개의 데크 중 하나의 데크를 활성화 또는 비활성화하도록 동작할 수 있다. 일부 경우에, TFT의 드레인(예를 들어, 전극 탭(355-c)에 연결된 상위 TFT(335-a)의 드레인)은 본 명세서에 설명된 전도성 경로(예를 들어, 활성 채널 영역)를 통해 전도성 요소(385)에 존재하는 전압과 관련될 수 있는 전압으로 구동될 수 있다.
도 3l은 완료된 게이트, 소스 및 드레인 전극을 포함하는 2개 이상의 TFT(예를 들어, 수직 TFT)를 포함하는 스택(305)의 탑다운도를 도시한다. 도 3l은 또한 어레이 층의 소켓 영역(예를 들어, 워드 라인 소켓 영역)을 형성하는 다양한 구조를 도시한다. 예를 들어, 도 3l은 본 명세서에 설명된 어레이 전극(350) 세트, 전극 탭(355) 세트(어두운 음영 처리된 직사각형으로 도시됨), 및 게이트 전극(360) 세트를 도시한다.
예를 들어, 도 3l은 제1 층(예를 들어, D1 층(315)), 제2 층(예를 들어, DM 층(320)) 및 제3 층(예를 들어, D2 층(325))을 포함하는 스택(305)을 통해 연장되는 전도성 플러그(396)(예를 들어, 전극 물질(395)로 채워진 비아 홀(341-a))의 탑다운도를 도시한다. 전도성 플러그(396)는 2개의 비아 세트 사이에 공통인 비아(예를 들어, 도 3b를 참조하여 설명된 제2 비아 그룹(340-b)과 제3 비아 그룹(340-c) 사이에 공통인 비아(340-f))를 사용하여 형성될 수 있다. 도 3l은 제1 층(예를 들어, D1 층(315)) 및 제2 층(예를 들어, DM 층(320))에 있는 반도체 물질(380-a)을 더 도시하고, 여기서 반도체 물질(380-a)은 전도성 플러그(396)를 둘러싼다. 도 3l은 또한 제2 층(예를 들어, DM 층(320))에 있고 반도체 물질(380-a)과 접촉하는 산화물 물질(370-a)을 도시한다. 추가적으로, 도 3l은 제2 층(예를 들어, DM 층(320))의 게이트 전극(360-a)을 도시한다. 전극 물질(361-a)을 포함하는 게이트 전극(360-a)은 도 3k에 또한 도시된 산화물 물질(370-a)과 접촉한다. 일부 경우에, 반도체 물질(380-a), 산화물 물질(370-a) 및 전극 물질(361-a)의 조합은 TFT(예를 들어, 수직 TFT)를 위한 반도체 물질(380-a) 내에 활성 채널을 형성할 수 있으며, 여기서 전류는 게이트 전극(360-a)에 인가된 전압에 기초하여 활성 채널을 통해 흐를 수 있다.
일부 경우에, 도 3l은 제1 층(예를 들어, D1 층(315))의 옴 물질(예를 들어, 옴 물질(375-a))의 일부를 도시하고, 여기서 옴 물질(375-a)은 도 3k에 또한 도시된 반도체 물질(380-a)과 접촉하고 전도성 플러그(396)를 둘러싼다. 도 3l은 또한 전도성 플러그(396)와 반도체 물질(380-a) 사이에 개재된 절연 물질(390-a)을 도시한다.
도 4a 내지 도 4aa는 본 발명에 따른 예시적인 제조 기술을 도시한다. 도 4a 내지 도 4aa는 2개 이상의 TFT(예를 들어, TFT가 활성화될 때 수평 기판에 대해 수평 (평행) 방향으로 전류가 흐르는, 평면 TFT라고도 할 수 있는 TFT)를 동시에 구성하기 위한 여러 공정 단계의 양태를 설명한다. 일부 경우에, 이러한 TFT는 본 명세서에 설명된 어레이 층의 소켓 영역에 제조될 수 있다. 일부 경우에 TFT는 어레이 전극 드라이버로 지칭될 수 있다. 도 4a 내지 도 4aa는 상이한 비아 그룹이 TFT의 다양한 구조를 동시에 구성하는 데 사용될 수 있는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다. 도 4a 내지 도 4aa는 또한 TFT를 동시에 구성하기 위한 여러 공정 단계 동안 공정 특징의 양태를 예시하기 위해 소켓 영역의 일부에 대한 측단면도를 포함한다.
도 4a 내지 도 4aa는 복합 스택(예를 들어, 도 3a 내지 도 3l을 참조하여 설명된 수직 TFT를 구성하기 위한 스택(305)) 내에 평면 TFT를 구성하기 위한 예시적인 제조 기술을 도시한다. 따라서, 복합 스택은 어레이 층의 소켓 영역에 수직 TFT 또는 평면 TFT 또는 이 둘 모두를 구성하는 데 사용될 수 있다. 본 명세서에 설명된 바와 같이, 복합 스택은 또한 어레이 층의 활성 어레이 영역에 메모리 셀 및 관련 전극의 3D 교차점 어레이를 구성하는 데 사용될 수 있다. 이러한 방식으로, 복합 스택은 각각이 메모리 셀과 전극의 데크를 포함하는 어레이 층을 구성하기 위해 제공될 수 있으며, 여기서 전극(이에 따라 메모리 셀)은 TFT(예를 들어, 수직 TFT, 수평 TFT, 수직 TFT와 수평 TFT의 조합)와 더 결합될 수 있다.
도 4a는 2개 이상의 TFT(예를 들어, 수평 TFT)를 포함하는 소켓 영역이 본 명세서에 설명된 바와 같이 구성될 수 있는 스택(405)의 탑다운도를 도시한다. 스택(405)은 도 3a 내지 도 3l을 참조하여 설명된 스택(305)의 일례일 수 있다. 도 4a는 어레이 패턴의 비아(440)(흰색, 회색 또는 크로스 해칭된 정사각형으로 도시됨) 세트를 도시한다. 비아(440) 세트는 제1 층(예를 들어, 스택(305)의 층(315)) 및 제2 층(예를 들어, 스택(305)의 층(320))을 포함하는, 스택(405)의 상부 층(예를 들어, 스택(305)의 층(310))을 통해 형성될 수 있다. 비아(440) 세트는 도 3a 내지 도 3l을 참조하여 설명된 비아(340) 세트의 일례일 수 있다. 도 4a는 또한 상이한 비아 그룹(예를 들어, 제1 비아 그룹(440-a), 제2 비아 그룹(440-b))을 사용하여 스택(405) 내에 동시에 형성될 수 있는 다양한 구조를 도시한다. 예를 들어, 도 4a는 어레이 전극(450) 세트(도 3a 내지 도 3l을 참조하여 설명된 어레이 전극(350)의 예일 수 있음) 및 게이트 전극(460) 세트(도 3a 내지 도 3l을 참조하여 설명된 게이트 전극(360)의 예일 수 있음)를 도시하고, 이들 각각은 TFT를 구성하기 위해 공정 순서의 상이한 시점에서 형성될 수 있다.
다른 곳에서 설명된 바와 같이, 어레이 전극(450) 세트(예를 들어, 어레이 전극(450-a 및 450-b))는 제1 비아 서브세트(예를 들어, 제1 비아 그룹(440-a))를 사용하여 구성될 수 있다. 일부 경우에, 어레이 전극은 TFT를 위한 제3 전극으로 기능할 수 있다. 추가적으로, 게이트 전극(460) 세트(예를 들어, 게이트 전극(460-a))는 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 제2 비아 서브세트(예를 들어, 제2 비아 그룹(440-b))를 사용하여 구성될 수 있다.
일부 경우에, 어레이 전극(450)의 서브세트(예를 들어, 어레이 전극(450-b), 어레이 전극(450-c))는 공동(예를 들어, 비아(440-z)에 대응하는 공동(442-z))을 형성할 수 있는 비아(예를 들어, 비아(440-z)를 포함하는 회색 정사각형으로 도시된 비아)를 사용하여 여러 세그먼트로 절단될 수 있다. 이어서, 에칭 공정 단계는 공동 내에 노출된 어레이 전극(450)의 일부를 제거하여 어레이 전극(450)의 서브세트를 2개 이상의 세그먼트로 절단할 수 있다. 도 4y를 참조하여 본 명세서에 설명된 바와 같이, 어레이 전극의 서브세트를 절단하면 단일 어레이 전극(예를 들어, 어레이 전극(450-a), 어레이 전극(450-d))을 구동하기 위해 소켓 영역에 TFT의 서브세트를 용이하게 형성할 수 있다. 일부 경우에, TFT의 서브세트는 단일 어레이 전극의 2개의 단부 사이에 위치될 수 있다. 예를 들어, TFT의 서브세트는 단일 어레이 전극의 대략 중간 영역에 위치될 수 있다.
도 4b는 제3 비아 그룹(예를 들어, 비아(440-c) 및 비아(440-d)를 포함하는 도 4a에서 크로스 해칭된 정사각형으로 도시된 비아)을 사용하여 비아 홀(예를 들어, 비아(440-d)에 대응하는 개구(441-d))을 형성한 후 도 4a에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 측단면도는 게이트 전극(460-a 및 460-b)을 포함하는 소켓 영역의 일부에 대응할 수 있다. 전극 물질(461)(도 3a 내지 도 3l을 참조하여 설명된 전극 물질(361)의 일례일 수 있음)은 본 명세서에 설명된 스택(405)의 DM 층에 이전에 형성되었을 수 있다. 도 4b에 도시된 전극 물질(461)은 도 4a에 도시된 게이트 전극(460)에 대응하고, 예를 들어, 전극 물질(461-a)은 게이트 전극(460-a)을 형성하고, 전극 물질(461-b)은 게이트 전극(460-b)을 형성한다. 도 4b는 절연 층(465)(도 3a 내지 도 3l을 참조하여 설명된 절연 층(365)의 일례일 수 있음)이 전극 물질(461)을 부분적으로 둘러싸는 것을 도시한다. 일부 경우에, 에칭 공정(예를 들어, 이방성 에칭 공정)은 비아 홀을 형성하는 에칭 공정에 노출된 절연 층(465)의 일부를 제거할 수 있다.
도 4c는 제3 비아 그룹(예를 들어, 비아(440-c) 및 비아(440-d)를 포함하는 도 4a에서 크로스 해칭된 정사각형으로 도시된 비아)을 사용하여 비아 홀(예를 들어, 개구(441-d))이 형성된 후 도 4a에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다. 도 4c는 TFT를 형성하기 위한 제조 기술의 다양한 양태를 강조 표시하기 위해 도 4b에 도시된 것과 동일한 공정 단계에서 스택(405)의 다른 측단면도를 도시한다. 도 4c의 측단면도는 또한 게이트 전극(460-a 및 460-b)을 포함하는 소켓 영역의 부분에 대응한다. 도 4c는 도 4c의 측단면도에서 캡처된 절연 층(465)이 비아 홀을 형성하는 동안 그대로 유지되기 때문에, 예를 들어, 이방성 에칭 공정은 절연 층(465-a)에 도달하지 못할 수 있기 때문에, 절연 층(예를 들어, 절연 층(465-a))이 전극 물질(461-c)(게이트 전극(460-b)을 형성할 수 있음)을 둘러싸는 것을 도시한다. 또한, 도 4c는 어레이 전극(450)(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2))이 스택(405)의 D1 층에 형성되었을 수도 있는 것을 도시한다.
도 4d는 도 4a 및 도 4b를 참조하여 설명된 스택(405) 내에 형성된 비아 홀(예를 들어, 개구(441-d))을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 추가적으로, 도 4d는 특정 비아(예를 들어, 도 4a를 참조하여 설명된 비아(440-z) 및 대응하는 공동(442-z))를 사용하여 어레이 전극(예를 들어, 어레이 전극(450-b), 어레이 전극(450-c))의 일부를 제거한 것을 도시한다. 그 결과, 일부 어레이 전극(예를 들어, 어레이 전극(450-b), 어레이 전극(450-c))은 어레이 층의 활성 어레이 영역의 어레이 전극과 분리될 수 있다.
도 4e는 에칭 공정 단계 및 증착 공정 단계 후 도 4d에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4f는 에칭 공정 단계 및 증착 공정 단계 후 도 4d에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다. 이러한 방식으로, 도 4d 내지 도 4f는 에칭 공정 단계 및 증착 공정 단계의 결과 스택(405) 내에 형성된 구조적 특징부의 다양한 양태를 도시한다.
일부 경우에, 에칭 공정 단계는 비아 홀(예를 들어, 개구(441-d))을 사용하여 스택(405)의 상부 층(예를 들어, 하드마스크 층) 아래에 있는 층에 도달하는 제1 등방성 에칭 공정을 포함할 수 있다. 제1 등방성 에칭 공정은 스택(405) 내의 D1 층의 제1 유전체 물질을 선택적으로 제거할 수 있다. 제1 등방성 에칭 공정은 비아 홀에 노출된 다른 물질(예를 들어, D1 층의 제1 유전체 물질 이외의 물질), 예를 들어, 절연 층(465), 전극 물질(461), D2 층의 제2 유전체 물질을 실질적으로 변화시키지 않고 남겨둘 수 있다. 제1 등방성 에칭 공정의 결과, 비아 공동(442)(예를 들어, 도 4d에 도시된 비아(440-d)에 대응하는 비아 공동(442-b), 도 4e 및 도 4f에 도시된 비아(440-d)에 대응하는 비아 공동(442-c) 및 비아 공동(442-d))이 D1 층에 형성될 수 있다. 도 4d는 비아 공동(예를 들어, 탑다운도에서 밝은 회색 정사각형으로 도시된 비아 공동(442-a) 및 비아 공동(442-b))이 어레이 전극(450)(예를 들어, 어레이 전극(450-c), 어레이 전극(450-d))에 도달하여 D1 층의 어레이 전극(450)을 노출시킬 수 있는 것을 도시한다.
일부 경우에, 에칭 공정은 또한 D1 층의 어레이 전극(450)의 일부, 예를 들어, 제1 등방성 에칭 공정의 결과 제2 등방성 에칭 공정에 노출된 어레이 전극(450)의 일부를 선택적으로 제거할 수 있는 제2 등방성 에칭 공정을 포함할 수 있다. 제2 등방성 에칭 공정은 비아 홀 및 비아 공동에 노출된 다른 물질(예를 들어, D1 층의 어레이 전극(450) 이외의 물질), 예를 들어, 절연 층(465), 전극 물질(461), D1 층의 제1 유전체 물질, D2 층의 제2 유전체 물질을 실질적으로 변화시키지 않고 남겨둘 수 있다. 2차 등방성 에칭 공정의 결과, 도 4f는 어레이 전극(450)(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2))의 일부를 제거하여 비아 공동(예를 들어, 비아 공동(442-c), 비아 공동(442-d))을 형성(예를 들어, 확장)한 것을 도시한다. 또한, 도 4d는 제2 등방성 에칭 공정이 어레이 전극의 일부, 예를 들어, 비아 공동(예를 들어, 비아 공동(442-a))과 어레이 전극(예를 들어, 어레이 전극(450-c), 어레이 전극(450-d)) 사이의 중첩 영역을 제거할 수 있는 것을 도시한다.
일부 경우에, 에칭 공정은 비아 홀 및 비아 공동에 노출된 DM 층의 절연 층(465)을 선택적으로 제거할 수 있는 제3 등방성 에칭 공정을 더 포함할 수 있다. 제3 등방성 에칭 공정은 비아 홀 및 비아 공동에 노출된 다른 물질(예를 들어, 절연 층(465) 이외의 물질), 예를 들어, 전극 물질(461), D1 층의 제1 유전체 물질, D2 층의 제2 유전체 물질, D1 층의 어레이 전극(450)을 실질적으로 변화시키지 않고 남겨둘 수 있다. 제3 등방성 에칭 공정의 결과, 전극 물질(461)의 일부가 증착 공정에 노출될 수 있다.
일부 경우에, 증착 공정 단계는 전극 물질(461)의 노출된 표면 위에 산화물 물질(470)(도 3a 내지 도 3l을 참조하여 설명된 산화물 물질(370)의 일례일 수 있음)을 선택적으로 형성할 수 있다. 일부 경우에, 산화물 물질(470)은 TFT의 게이트 산화물로서 기능할 수 있다.
일부 경우에, 제2 등방성 에칭 공정은, TFT를 위한 게이트 전극(예를 들어, 게이트 전극(460-b))을 형성하는 데 사용된 제2 비아 그룹(440-b)의 비아(예를 들어, 비아(440-d))를 사용하여, 제1 층(예를 들어, 공동(442-c), 공동(442-d))에 공동을 형성하여 게이트 전극(예를 들어, 전극 물질(461-b1), 전극 물질(461-b2))의 일부를 노출시킬 수 있다. 증착 공정 단계는, 비아(예를 들어, 비아(440-d))를 사용하여, 게이트 전극(예를 들어, 전극 물질(461-b1), 전극 물질(461-b2))과 접촉하는 산화물 물질(예를 들어, 산화물 물질(470-e), 산화물 물질(470-f))을 형성할 수 있다.
도 4g는 도 4d 내지 도 4f를 참조하여 설명된 스택(405) 내에 형성된 비아 홀(예를 들어, 도 4e에 도시된 개구(441-d)) 및 비아 공동(예를 들어, 도 4e 및 도 4f에 도시된 비아 공동(442))을 사용하여 적어도 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4h는 증착 공정 단계 후 도 4g에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4i는 증착 공정 단계 후 도 4g에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 증착 공정 단계는 비아 홀 및 비아 공동을 반도체 물질(480)(도 3a 내지 도 3l을 참조하여 설명된 반도체 물질(380)의 일례일 수 있음)로 채울 수 있다. 도 4g는 반도체 물질(480)로 채워진 비아 공동(예를 들어, 짙은 회색 정사각형으로 도시된 비아 공동(442-a))의 탑다운도를 도시한다. 도 4h는 반도체 물질(480)이 산화물 물질(470)(예를 들어, 게이트 산화물)과 접촉할 수 있는 것을 도시한다. 도 4i는 반도체 물질(480)이 공동을 채울 수 있고 산화물 물질(470)(예를 들어, 게이트 산화물)과 접촉할 수 있는 것을 도시한다.
일부 경우에, 증착 단계는, TFT를 위한 게이트 전극(예를 들어, 게이트 전극(460-b))을 형성하는 데 사용된 제2 비아 그룹(440-b)의 비아(예를 들어, 비아(440-d))를 사용하여, 공동(예를 들어, 도 4e 및 도 4f에 도시된 공동(442-c), 공동(442-d))에 반도체 물질(예를 들어, 반도체 물질(480))을 형성할 수 있고, 반도체 물질은 산화물 물질(예를 들어, 산화물 물질(470-e))과 접촉할 수 있다.
도 4j는 도 4g 내지 도 4i를 참조하여 설명된 반도체 물질(480)로 채워진 제3 비아 그룹(예를 들어, 비아(440-c) 및 비아(440-d)를 포함하는 도 4j에서 크로스 해칭된 정사각형으로 도시된 비아)을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4k는 에칭 공정 단계 및 증착 공정 단계 후 도 4j에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4l은 증착 공정 단계 후 도 4j에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 에칭 공정은 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 비아 홀(예를 들어, 제3 비아 그룹에 대응하는 비아 홀) 내의 반도체 물질(480)을 선택적으로 제거할 수 있는 제1 이방성 에칭 공정을 포함할 수 있다. 일부 경우에, 에칭 공정은 비아 홀 내 산화물 물질(470)을 선택적으로 제거할 수 있는 제2 이방성 에칭 공정을 포함할 수 있다. 비아 홀 내 반도체 물질(480)을 제거하는 에칭 공정의 결과, 상위 D1 층의 반도체 물질(예를 들어, 반도체 물질(480-a))은 도 4k에 도시된 하위 D1 층의 반도체 물질(예를 들어, 반도체 물질(480-b))과 분리될 수 있다.
일부 경우에, 증착 공정 단계는 비아 홀을 유전체 물질(예를 들어, 절연 물질)로 채우는 것을 포함할 수 있다. 일부 경우에 스택(405)의 상부에 과도한 유전체 물질은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다. 도 4k는 상위 D1 층의 반도체 물질(480-a)과 하위 D1 층의 반도체 물질(480-b)을 분리하는 유전체 물질(예를 들어, 유전체 플러그(444-a), 유전체 플러그(444-b))로 채워진 비아 홀을 도시한다. 제1 층(예를 들어, 스택(405)의 D1 층)의 반도체 물질(예를 들어, 반도체 물질(480-a))은 유전체 플러그(예를 들어, 유전체 플러그(444-b))를 둘러쌀 수 있다. 또한, 제2 층(예를 들어, 스택(405)의 DM 층)의 게이트 전극(예를 들어, 전극 물질(461-b1), 전극 물질 461-b2))은 유전체 플러그(예를 들어, 유전체 플러그(444-b))를 둘러쌀 수 있다. 추가적으로, 산화물 물질(예를 들어, 산화물 물질(470-e))은 반도체 물질(예를 들어, 반도체 물질(480-a))과 게이트 전극(예를 들어, 전극 물질(461-b1)) 사이에 있을 수 있다. 도 4l에 도시된 구조적 특징은 도 4l에 도시된 구조적 특징이 비아 홀로부터 떨어져 있기 때문에, 예를 들어, 에칭 공정 단계 및 증착 공정 단계가 도 4l에 도시된 구조적 특징에 영향을 미치지 않을 수 있기 때문에 도 4i에 도시된 구조적 특징과 동일하게 유지된다.
도 4m은 제4 비아 그룹(예를 들어, 비아(440-e) 내지 비아(440-i)를 포함하는 도 4m에서 점으로 채워진 정사각형으로 도시된 비아)을 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 제4 비아 그룹의 일부 비아(예를 들어, 비아(440-e) 및 비아(440-f))는 도 4j 내지 도 4l을 참조하여 설명된 반도체 물질로 채워진 비아 공동(예를 들어, 반도체 물질(480)로 채워진 비아 공동(442-a)) 옆에 있다. 도 4n은 에칭 공정 단계 후 도 4m에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4o는 에칭 공정 단계 후 도 4m에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 에칭 공정은 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 다양한 물질을 제거하여 제4 비아 그룹에 대응하는 비아 홀, 예를 들어, 각각이 비아(440-e) 내지 비아(440-i)에 각각 대응하는 비아 홀(441-e) 내지 비아 홀(441-i)을 형성할 수 있는 이방성 에칭 공정을 포함할 수 있다. 일부 경우에, 이방성 에칭 공정이 제거할 수 있는 다양한 물질은 스택(405)의 HM 층(상부 층) 및 D1 층, 절연 층(465), 전극 물질(461), 스택(405)의 D2 층을 포함한다. 일부 경우에, 이방성 에칭 공정은 도 4n에 도시된 스택(405)의 바닥 층에서 종료될 수 있다. 도 4o에 도시된 구조적 특징은 도 4o에 도시된 구조적 특징이 제3 비아 홀 그룹(예를 들어, 비아 홀(441-e) 내지(441-i))으로부터 떨어져 있기 때문에, 예를 들어, 이방성 에칭 공정이 도 4o에 도시된 구조적 특징에 영향을 미치지 않을 수 있기 때문에 도 4l에 도시된 구조적 특징과 동일하게 유지된다.
도 4p는 도 4m 및 도 4n을 참조하여 설명된 제4 비아 그룹(예를 들어, 비아(440-e) 내지 비아(440-i)를 포함하는 도 4p에서 점으로 채워진 정사각형으로 도시된 비아)에 대응하는 비아 홀(예를 들어, 비아 홀(441-e) 내지 비아 홀(441-i))을 사용하여 스택(405)에 적어도 에칭 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4q는 에칭 공정 단계 후 도 4p에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4r은 에칭 공정 단계 후 도 4p에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 에칭 공정 단계는 제1 등방성 에칭 공정을 포함할 수 있다. 제1 등방성 에칭 공정은 도 4p 및 도 4r에 도시된 바와 같이 D1 층의 제1 유전 물질의 일부를 선택적으로 제거하여 공동(예를 들어, 공동(442-e), 공동(442-f))을 생성하여 공동을 통해 D1 층의 어레이 전극(450)을 노출시킬 수 있다. 또한, 도 4p 내지 도 4r은 2개 이상의 공동이 연접하여 채널(예를 들어, 채널(443-a))을 형성할 수 있는 것을 도시한다. 일부 경우에, 에칭 공정은 제2 등방성 에칭 공정을 포함할 수 있다. 제2 등방성 에칭 공정은 도 4p 및 도 4r에 도시된 D1 층에서 노출된 어레이 전극(450)(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2))을 선택적으로 제거할 수 있다.
일부 경우에, 에칭 공정 단계는 D1 층에서 유전체 물질의 일부 또는 D2 층에서 노출된 어레이 전극(450)을 제거하면서 임의의 노출된 산화물 물질(470)(예를 들어, 게이트 산화물)을 제거할 수 있다. 에칭 공정은 반도체 물질(예를 들어, 반도체 물질(480))을 실질적으로 온전하게 보존할 수 있다. 추가적으로, 에칭 공정은 스택(405)의 D2 층의 제2 유전체 물질을 실질적으로 온전하게 보존할 수 있다. 도 4r은 반도체 물질이 실질적으로 온전한 상태로 유지하면서 에칭 공정 단계를 통해 공동을 확장시켜 D1 층의 어레이 전극(450)에 도달시키고 어레이 전극(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2))의 일부를 제거한 것을 도시한다.
일부 경우에, 에칭 공정 단계(예를 들어, 제1 등방성 에칭 공정)는, (도 4y 내지 도 4aa에 설명된 트랜지스터를 위한 제2 전극을 형성하는 데 사용되었을 수 있는) 적어도 비아(440-g)를 사용하여, 제1 층(예를 들어, D1 층)에 제2 공동(예를 들어, 채널(443-a1))을 형성하여 제3 전극(예를 들어, 전극(450-d)) 및 반도체 물질(예를 들어, 반도체 물질(480-a), 반도체 물질(480-c))의 일부를 노출시킬 수 있다. 추가적으로, 에칭 공정 단계(예를 들어, 제1 등방성 에칭 공정)는, 적어도 제3 비아(예를 들어, 비아(440-i))를 사용하여, 제1 층에 제3 공동(예를 들어, 공동(442-e1))을 형성하여 반도체 물질(예를 들어, 반도체 물질(480-c))을 노출시킬 수 있다.
도 4s는 도 4p 내지 도 4r을 참조하여 설명된 제4 비아 그룹(예를 들어, 비아(440-e) 내지 비아(440-i)를 포함하는 도 4s에서 점으로 채워진 정사각형으로 도시된 비아)에 대응하는 비아 홀(예를 들어, 비아 홀(441-e) 내지 비아 홀(441-i))을 사용하여 적어도 제1 증착 공정 단계 및 제2 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4t는 제1 증착 공정 단계 및 제2 증착 단계 후 도 4s에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4u는 제1 증착 공정 단계 및 제2 증착 단계 후 도 4s에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 제1 증착 공정 단계는 도 4n 및 도 4q에 도시된 전극 물질(461)의 노출된 표면 위에 절연 층(466)을 선택적으로 형성하는 것을 포함할 수 있다. 일부 경우에, 절연 층(466)은 도 3a 내지 도 3l을 참조하여 설명된 절연 층(365)의 일례일 수 있다. 절연 층(466)은 전극 물질(461)(예를 들어, 전극 물질(461-a1)을 포함하는 상위 데크 게이트 전극(460), 전극 물질(461-a2)을 포함하는 하위 데크 게이트 전극(460))과 제2 증착 공정 단계 동안 증착될 옴 물질 사이에 전기적 분리를 제공할 수 있다.
일부 경우에, 제2 증착 공정 단계는 스택(405)에 형성된 공동 및 채널(예를 들어, 도 4p 내지 도 4r을 참조하여 설명된 공동(442) 및 채널(443))을 옴 물질(475)(도 3a 내지 도 3l을 참조하여 설명된 옴 물질(375)의 일례일 수 있음)로 채우는 것을 포함할 수 있다. 도 4s는 옴 물질(475)(예를 들어, 옴 물질(475-a), 옴 물질(475-b), 옴 물질(475-c))로 채워진 공동 및 채널의 탑다운도를 도시한다. 도 4t 및 도 4u는 옴 물질(475)(예를 들어, 옴 물질(475-a), 옴 물질(475-b), 옴 물질(475-c))로 채워진 공동 및 채널의 측단면도를 도시한다. 또한, 도 4u는 반도체 물질(예를 들어, 반도체 물질(480-a1))이 어레이 전극(예를 들어, 어레이 전극(450-d1))과 접촉하는 옴 물질(예를 들어, 옴 물질(475-a1))과 접촉하는 것을 도시한다. 도 4y 및 도 4z를 참조하여 본 명세서에 설명된 바와 같이, 반도체 물질, 옴 물질 및 어레이 전극의 조합은 TFT가 완전히 구성되어 전류 경로가 수평 방향(예를 들어, 수평 기판과 평행한 방향)일 때 TFT의 전류 경로를 형성할 수 있다.
일부 경우에, 제2 증착 공정 단계는 제1 층(예를 들어, D1 층)에서 제2 공동(예를 들어, 도 4q 및 도 4r을 참조하여 설명된 채널(443-a1)) 및 제3 공동(예를 들어, 도 4q 및 도 4r을 참조하여 설명된 공동(442-e1))을 옴 물질(예를 들어, 옴 물질(475-b1), 옴 물질(475-c1))로 채울 수 있다.
도 4v는 도 4s 내지 도 4u를 참조하여 설명된 옴 물질로 채워진 제4 비아 그룹(예를 들어, 비아(440-e) 내지 비아(440-i)를 포함하는 도 4v에서 점으로 채워진 정사각형으로 도시된 비아)을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4w는 에칭 공정 단계 및 증착 공정 단계 후 도 4v에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4x는 에칭 공정 단계 및 증착 공정 단계 후 도 4v에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 에칭 공정은 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 옴 물질을 제거하는 이방성 에칭 공정을 포함할 수 있다. 옴 물질을 제거하는 에칭 공정의 결과, 비아 홀(예를 들어, 비아(440-e) 내지 비아(440-i)에 각각 대응하는 비아 홀(441-e) 내지 비아 홀(441-i))은 하위 D1 층의 옴 물질(예를 들어, 옴 물질(475-a2), 옴 물질(475-c2))로부터 상위 D1 층의 옴 물질(예를 들어, 옴 물질(475-a1), 옴 물질(475-c1))을 분리하도록 형성될 수 있다. 이어서, 증착 공정은 유전체 물질로 비아 홀을 채울 수 있다. 도 4w는 유전체 물질로 채워진 비아 홀(예를 들어, 비아 홀(441-e) 내지 비아 홀(441-i))을 도시한다. 스택(405)의 HM 층 위에 과도한 유전체 물질은 CMP 공정 또는 에치백 공정에 의해 제거될 수 있다. 도 4x에 도시된 구조적 특징은 도 4x에 도시된 구조적 특징이 제3 비아 홀 그룹(예를 들어, 비아 홀(441-e) 내지 비아 홀(441-i))으로부터 떨어져 있기 때문에, 예를 들어, 이방성 에칭 공정 및 후속 증착 공정이 도 4x에 도시된 구조적 특징에 영향을 미치지 않을 수 있기 때문에 도 4u에 도시된 구조적 특징과 동일하게 유지된다.
도 4y는 도 4v 내지 도 4x를 참조하여 설명된 유전체 물질로 채워진 제5 비아 그룹(예를 들어, 비아(440-g)를 포함하는 어두운 회색 정사각형으로 도시된 비아)을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(405)의 탑다운도를 도시한다. 도 4z는 에칭 공정 단계 및 증착 공정 단계 후 도 4y에 도시된 가상 라인(AA)에 걸친 스택(405)의 측단면도를 도시한다. 유사하게, 도 4aa는 에칭 공정 단계 및 증착 공정 단계 후 도 4y에 도시된 가상 라인(BB)에 걸친 스택(405)의 측단면도를 도시한다.
일부 경우에, 에칭 공정 단계는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은 비아 홀(예를 들어, 비아(440-g)에 대응하는 비아 홀(441-g))로부터 유전체 물질을 제거할 수 있다. 또한, 이방성 에칭 공정은 스택(405)의 바닥 층(예를 들어, 에칭-정지 층, HM 층)의 일부를 선택적으로 제거하여 스택(405)의 바닥 층을 통해 홀(예를 들어, 개구(441-j))을 형성할 수 있다. 일부 경우에, 개구(441-j)의 폭은 개구(441-g)의 폭과 실질적으로 동일할 수 있다. 개구(441-j)는 논리 회로부의 층의 일부일 수 있는 전도성 요소(485)와 결합될 수 있다. 예를 들어, 전도성 요소(485)는 기판에서 회로부(예를 들어, 기판(204)에 구성된 행 디코더(120))의 노드를 나타낼 수 있다. 다른 예에서, 전도성 요소(485)는 어레이 층의 하나 이상의 데크를 활성화하기 위해 행 디코더(120)의 노드(예를 들어, 선택 신호가 존재하는 노드)와 결합될 수 있다. 일부 경우에, 에칭 공정 단계는 이방성 에칭을 따를 수 있는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀 내에 노출된 옴 물질을 선택적으로 제거할 수 있고, 예를 들어, D1 층의 옴 물질(예를 들어, 옴 물질(475-b1), 옴 물질(475-b2))을 에칭하여 오목하게 할 수 있다.
일부 경우에, 증착 공정은 전극 물질(495)(도 3a 내지 도 3l을 참조하여 설명된 전극 물질(395)의 일례일 수 있음)로 비아 홀(예를 들어, 비아 홀(441-g))을 채울 수 있다. 스택(405)의 상부 층(예를 들어, HM 층) 위에 과도한 전극 물질(495)은 CMP 공정 또는 에치백 공정에 의해 제거될 수 있다. 비아 홀에 전극 물질(495)을 채운 결과(예를 들어, 전도성 플러그(496)를 형성한 결과), 전도성 요소(485)(예를 들어, 논리 회로부의 층과 연관된 노드)는 도 4z에 도시된 옴 물질(예를 들어, 옴 물질(475-b1))과 결합될 수 있다. 일부 경우에, 전도성 플러그(496)(예를 들어, 전극 물질(495)로 채워진 비아(440-g)에 대응하는 비아 홀(441-g))는 TFT를 위한 제2 전극으로서 기능할 수 있다. 도 4aa에 도시된 구조적 특징은 도 4aa에 도시된 구조적 특징이 제5 비아 그룹으로부터 떨어져 있기 때문에, 예를 들어, 에칭 공정 및 후속 증착 공정이 도 4aa에 도시된 구조적 특징에 영향을 미치지 않을 수 있기 때문에, 도 4x에 도시된 구조적 특징과 동일하게 유지된다.
도 4y 내지 도 4aa를 참조하여 본 명세서에 예시된 바와 같이, 전도성 요소(485)는 반도체 물질(예를 들어, 반도체 물질(480-a1), 반도체 물질(480-a2))과 접촉하는 옴 물질(예를 들어, 옴 물질(475-b1), 옴 물질(475-b2)))과 결합될 수 있다. 반도체 물질(예를 들어, 반도체 물질(480-a1), 반도체 물질(480-a2))은 도 4aa에 도시된 어레이 전극(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2))과 접촉하는 옴 물질(예를 들어, 옴 물질(475-a1), 옴 물질(475-b2))과 접촉한다. 이러한 방식으로, 전도성 요소(485)와 어레이 전극(예를 들어, 어레이 전극(450-d1), 어레이 전극(450-d2)) 사이의 전류 경로는 도 4y 및 도 4z에서 점선 화살표로 지시된 바와 같이 전류가 흐르기 위해 반도체 물질(예를 들어, 반도체 물질(480-a1), 반도체 물질(480-a1)) 내에 활성 채널을 형성하기 위해 게이트 전극(예를 들어, 전극 물질(461-a1)을 포함하는 상위 데크 게이트 전극(460), 전극 물질(461-a2)을 포함하는 하위 데크 게이트 전극(460))에 인가된 전압에 기초하여 수립될 수 있다.
도 4y 내지 도 4aa는 평면 TFT의 다양한 특징을 도시한다. 예를 들어, 도 4z에 도시된 평면 TFT는 제1 층 및 제2 층을 포함하는 스택(예를 들어, D1 층 및 DM 층을 포함하는 스택(405))을 통해 연장되는 유전체 플러그(예를 들어, 유전체 플러그(444-a), 유전체 플러그(444-b))를 포함할 수 있다. 평면 TFT는 유전체 플러그(예를 들어, 유전체 플러그(444-a))를 둘러싸는 제1 층의 반도체 물질(예를 들어, 반도체 물질(480-a1))을 더 포함할 수 있다. 또한, 평면 TFT는 유전체 플러그(예를 들어, 유전체 플러그(444-a))를 둘러싸는 제2 층의 게이트 전극(예를 들어, 게이트 전극(460-a)을 형성하는 전극 물질(461-a1))을 포함할 수 있다. 추가적으로, 평면 TFT는 반도체 물질(480-a1)과 게이트 전극(예를 들어, 게이트 전극(460-a)을 형성하는 전극 물질(461-a1)) 사이에 산화물 물질(예를 들어, 산화물 물질(470-a))을 포함할 수 있다.
도 4z에 도시된 평면 TFT는 스택을 통해 연장되는 전도성 플러그(예를 들어, 전도성 플러그(496)), 및 전도성 플러그를 둘러싸는 제1 층의 옴 물질(예를 들어, 옴 물질(475-b1), 옴 물질(475-b2))을 포함할 수 있다. 전도성 플러그를 둘러싸는 옴 물질(예를 들어, 옴 물질 475-b1)은 도 4y 내지 도 4aa에 도시된 유전체 플러그(예를 들어, 유전체 플러그(444-a))를 둘러싸는 반도체 물질(예를 들어, 반도체 물질(480-a1))과 접촉한다. 도 4y 내지 도 4aa에 도시된 바와 같이 평면 TFT는 또한 스택을 통해 연장된 제2 유전체 플러그(예를 들어, 유전체 플러그(444-b))를 더 포함할 수 있고, 유전체 플러그(예를 들어, 유전체 플러그(444-a))를 둘러싸는 제1 층의 반도체 물질(예를 들어, 반도체 물질(480-a1))은 반도체 물질의 제1 세그먼트를 포함하고, 전도성 플러그(예를 들어, 전도성 플러그(496))를 둘러싸는 옴 물질(예를 들어, 옴 물질(475-b1))은 제2 유전체 플러그(예를 들어, 유전체 플러그(444-b))를 둘러싸는 반도체 물질(예를 들어, 반도체 물질(480-b1))의 제2 세그먼트와 접촉한다.
도 5a 내지 도 5n은 본 발명에 따른 예시적인 제조 기술을 도시한다. 도 5a 내지 도 5n은 2개 이상의 TFT(예를 들어, 랩-어라운드(warp-around) TFT로 지칭될 수 있고, TFT가 활성화될 때, 전류가 게이트 전극의 외부 표면을 따른 방향으로 흐르는 TFT)를 동시에 구성하기 위한 여러 공정 단계의 양태를 설명한다. 일부 경우에, 이러한 TFT는 본 명세서에 설명된 어레이 층의 소켓 영역에서 제조될 수 있다. 도 5a 내지 도 5n은 상이한 비아 그룹이 TFT의 다양한 구조를 동시에 구성하는 데 사용될 수 있는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다. 도 5a 내지 도 5n은 또한 TFT를 동시에 구성하기 위한 여러 공정 단계 동안 공정 특징의 양태를 예시하기 위해 소켓 영역의 일부에 대한 측단면도를 포함한다.
도 5a 내지 도 5n은 복합 스택(예를 들어, 도 3a 내지 도 3l을 참조하여 설명된 수직 TFT를 구성하기 위한 스택(305), 도 4a 내지 도 4aa를 참조하여 설명된 평면 TFT를 구성하기 위한 스택(405)) 내에 랩-어라운드 TFT를 구성하기 위한 예시적인 제조 기술을 도시한다. 이와 같이, 복합 스택은 어레이 층의 소켓 영역에서 수직 TFT, 평면 TFT, 랩-어라운드 TFT 또는 이들의 임의의 조합을 구성하는 데 사용될 수 있다. 본 명세서에 설명된 바와 같이, 복합 스택은 또한 어레이 층의 활성 어레이 영역에서 메모리 셀 및 관련 전극의 3D 교차점 어레이를 구성하는 데 사용될 수 있다. 이러한 방식으로, 복합 스택은 각각이 메모리 셀 및 전극의 데크를 포함하는 어레이 층을 구성하기 위해 제공될 수 있으며, 여기서 전극(이에 따라 메모리 셀)은 TFT(예를 들어, 수직 TFT, 수평 TFT, 랩-어라운드 TFT 또는 이들의 임의의 조합)와 더 결합될 수 있다.
도 5a는 2개 이상의 TFT(예를 들어, 랩-어라운드 TFT)를 포함하는 소켓 영역이 본 명세서에 설명된 바와 같이 구성될 수 있는 스택(505)의 탑다운도를 도시한다. 일례로서, 도 5a는 각각이 2개의 TFT 서브세트를 포함하는 2개의 TFT 세트를 도시한다. 각각의 TFT 세트는 단일 어레이 전극 세트를 구동할 수 있다. 또한, 각각의 TFT 세트는 논리 회로부의 층과 연관된 제1 노드와 결합된 TFT의 제1 서브세트, 및 논리 회로부의 층과 연관된 제2 노드와 결합된 TFT의 제2 서브세트를 포함할 수 있다. 일부 경우에, 제1 노드는 활성화된 메모리 셀 데크에 전류를 공급하도록 구성된 제1 회로의 노드에 대응할 수 있다. 이와 같이, 제1 노드는 선택 노드로 지칭될 수 있고, 제1 회로는 선택 드라이버로 지칭될 수 있다. 일부 경우에, 제2 노드는 하나 이상의 비활성화된 메모리 셀 데크와 관련된 누설 전류를 임계 값 미만으로 유지하도록 구성된 제2 회로의 노드에 대응할 수 있다. 이와 같이, 제2 노드는 억제 노드로 지칭될 수 있고, 제2 회로는 억제 드라이버로 지칭될 수 있다. 도 5n은 TFT 동작의 추가 양태를 설명한다.
스택(505)은 도 3a 내지 도 3l을 참조하여 설명된 스택(305)의 일례일 수 있다. 도 5a는 어레이 패턴의 비아(540) 세트(흰색 정사각형, ×가 있는 정사각형, o가 있는 정사각형)를 도시한다. 비아(540) 세트는 제1 층(예를 들어, 스택(305)의 층(315), D1 층), 제2 층(예를 들어, 스택(305)의 층(320), DM 층) 및 제3 층(예를 들어, 스택(305)의 층(325), D2 층)을 포함하는 스택(505)의 상부 층(예를 들어, 스택(305)의 층(310), HM 층)을 통해 형성될 수 있다. 비아(540) 세트는 도 3a 내지 도 3l을 참조하여 설명된 비아(340) 세트의 예일 수 있다. 도 5a는 또한 상이한 비아 그룹을 사용하여 스택(505) 내에 동시에 형성될 수 있는 다양한 구조를 도시한다. 예를 들어, 도 5a는 TFT를 위한 게이트 전극(560) 세트(도 3a 내지 도 3l을 참조하여 설명된 게이트 전극(360)의 예일 수 있음), 어레이 전극(550) 세트(도 3a 내지 도 3l을 참조하여 설명된 어레이 전극(350)의 예일 수 있음)를 도시하고, 이들 각각은 TFT를 구성하기 위해 공정 순서의 상이한 시점에서 형성될 수 있다.
게이트 전극(560) 세트(예를 들어, 게이트 전극(560-a) 내지 게이트 전극(560-d))는 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 제1 비아 서브세트(예를 들어, 제1 비아(540-a) 그룹)를 사용하여 구성될 수 있다. 또한, 다른 곳에서 설명된 바와 같이, 어레이 전극(550) 세트(예를 들어, 어레이 전극(550-a) 내지 어레이 전극(550-j))는 ×가 있는 정사각형으로 도시된 비아를 사용하여 구성될 수 있다. 또한, 전극 탭 세트(예를 들어, 전극 탭(555-a), 전극 탭(555-b))는 o가 있는 정사각형으로 도시된 비아를 사용하여 구성될 수 있다. 일부 경우에, 제2 비아 세트는 ×가 있는 정사각형으로 도시된 비아, 및 o가 있는 정사각형으로 도시된 비아를 포함할 수 있다. 도 5a에 도시된 바와 같이, 각각의 전극 탭(예를 들어, 전극 탭(555-a))은 2개의 어레이 전극(예를 들어, 전극(550-a) 및 전극(550-c))을 연결할 수 있고, 따라서 어레이 전극 세트는 전극 탭 세트를 포함할 수 있다. 일부 경우에, 어레이 전극은 TFT를 위한 제2 전극으로서 기능할 수 있다. 추가적으로, 전도성 플러그는 도 5l 및 도 5m을 참조하여 본 명세서에 설명된 제3 비아(예를 들어, 비아(540-b1), 비아(540-b2))를 사용하여 구성될 수 있다. 일부 경우에, 전도성 플러그는 TFT를 위한 제3 전극으로서 기능할 수 있고, 전도성 플러그(예를 들어, 제3 전극)는 적어도 제3 층(예를 들어, 스택(305)의 층(325), D2 층)을 통해 연장될 수 있다. 도 5a는 또한 스택(505)의 상부 층을 통해 형성된 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3))을 도시한다.
도 5b 내지 도 5m의 측단면도는 소켓 영역에 대응할 수 있고, 여기서 도 5a에서 가상 라인(AA)은 14개의 비아를 통해 연장된다. 예를 들어, 도 5b는 스택(505)에 이러한 구조적 특징을 형성하기 위해 하나 이상의 특정 비아를 사용하여 스택(505) 내에 형성된 다양한 구조적 특징(예를 들어, 비아 홀, 비아 공동, 채널(즉, 연접한 비아 공동), 유전체 플러그, 전도성 플러그)과 일치하도록 스택(505)의 측단면도 위의 14개의 비아(예를 들어, 흰색 또는 회색 정사각형으로 도시된 비아, ×가 있는 정사각형으로 도시된 비아, o가 있는 정사각형으로 도시된 비아)를 도시한다. 또한, TFT를 구성하기 위해 공정 순서의 상이한 시점에서 사용되는 하나 이상의 특정 비아를 나타내기 위해 화살표가 추가된다.
도 5b는 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3))을 사용하여 비아 홀(예를 들어, 화살표로 지시된 비아에 대응하는 비아 홀)이 형성된 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 이방성 에칭 공정은 본 명세서에 설명된 비아 홀을 형성할 수 있다. 도 5b는 또한 전극 물질(561)(도 3a 내지 도 3l을 참조하여 설명된 전극 물질(361)의 일례일 수 있음)이 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 스택(505)의 제2 층(예를 들어, DM 층)에 이전에 형성되었을 수 있는 것을 도시한다. 도 5b에 도시된 전극 물질(561)은 도 5a에 도시된 게이트 전극(560)에 대응하고, 예를 들어, 전극 물질(561-a)은 게이트 전극(560-a)을 형성하고, 전극 물질(561-b)은 게이트 전극(560-b)을 형성한다. 도 5b는 절연 층(565)(도 3a 내지 도 3l을 참조하여 설명된 절연 층(365)의 일례일 수 있음)이 전극 물질(561)을 부분적으로 둘러싸는 것을 도시한다. 도 5b는 또한 전극 탭(예를 들어, 전극 탭(555-a), 전극 탭(555-b))이 스택(505)의 제1 층(예를 들어, D1 층)에 이전에 형성되었을 수 있는 것을 도시한다.
도 5c는 도 5b를 참조하여 설명된 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3))을 사용하여 형성된 비아 홀(예를 들어, 화살표로 지시된 비아에 대응하는 비아 홀)을 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 D1 층에서 제1 유전체 물질을 선택적으로 제거하고 D2 층에서 제2 유전체 물질을 선택적으로 제거하는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭은 비아 홀에 노출된 다른 물질(예를 들어, D1 층의 제1 유전체 물질 및 D2 층의 제2 유전체 물질 이외의 물질), 예를 들어, 절연 층(565), 전극 물질(561)을 실질적으로 변화시키지 않고 남겨둘 수 있다. 등방성 에칭 공정의 결과, 비아 공동(예를 들어, 비아 공동(542-a1), 비아 공동(542-a2), 비아 공동(542-a3))이 형성될 수 있다. 비아 공동(542)은 제1 층(예를 들어, 어레이 전극(550)이 존재하는 D1 층), 제2 층(예를 들어, 게이트 전극(560)이 존재하는 DM 층) 및 제3 층(예를 들어, D2 층)에 걸쳐 있을 수 있다. 또한, 비아 공동(예를 들어, 비아 공동(542-b1), 비아 공동(542-b2))은 어레이 전극(예를 들어, 어레이 전극(550-k1), 어레이 전극(550-k2))을 노출시킬 수 있다. 또한, 비아 공동(542)은 게이트 전극(560)에 부합하는 절연 층(565)을 노출시킬 수 있다.
도 5d는 도 5c를 참조하여 설명된 바와 같이 형성된 비아 공동뿐만 아니라 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3)) 및 대응하는 비아 홀을 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 등방성 에칭 공정에 노출된 D1 층(예를 들어, 도 5c를 참조하여 설명된 어레이 전극(550-k1), 어레이 전극(550-k2))에서 어레이 전극을 선택적으로 제거하는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭은 비아 홀 및 비아 공동에 노출된 다른 물질(예를 들어, D1 층의 어레이 전극 이외의 물질), 예를 들어, 절연 층(565), 전극 물질(561), 제1 층의 제1 유전체 물질, 제2 층의 자리표시자 물질, 제3 층의 제2 유전체 물질을 실질적으로 변화시키지 않고 남겨둘 수 있다.
도 5e는 도 5d를 참조하여 설명된 바와 같이 사용하여 형성된 비아 공동뿐만 아니라 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3)) 및 대응하는 비아 홀을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 게이트 전극과 접촉하는 절연 층(565)의 일부를 선택적으로 제거하는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭은 비아 홀과 비아 공동에 노출된 다른 물질(예를 들어, DM 층의 절연 물질 이외의 물질), 예를 들어, 게이트 전극(560)을 형성하는 전극 물질(561), 제1 층의 제1 유전체 물질, 제2 층의 자리표시자 물질, 제3 층의 제2 유전체 물질을 실질적으로 변화시키지 않고 남겨둘 수 있다. 일부 경우에, 증착 공정 단계는 게이트 전극과 접촉하는 산화물 물질(570)(도 3a 내지 도 3l을 참조하여 설명된 산화물 물질(370)의 일례일 수 있음)을 형성할 수 있다. 일부 경우에, 산화물 물질은 TFT를 위한 게이트 산화물로 지칭될 수 있다.
도 5f는 도 5d를 참조하여 설명된 바와 같이 사용하여 형성된 비아 공동뿐만 아니라 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3)) 및 대응하는 비아 홀을 사용하여 적어도 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 도 5e를 참조하여 설명된 게이트 전극과 접촉하는 산화물 물질(570)과 접촉할 수 있는 반도체 물질(580)(도 3a 내지 도 3l을 참조하여 설명된 반도체 물질(380)의 일례일 수 있음)로 비아 홀 및 비아 공동을 채울 수 있다.
도 5g는 제4 비아 그룹(예를 들어, 화살표로 지시된 비아를 포함하는 제4 비아 세트)을 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 도 5a를 참조하면, 제4 비아 그룹은 제1 비아 그룹(예를 들어, 비아(540-a1), 비아(540-a2), 비아(540-a3), 비아(540-a4)) 및 제3 비아 그룹(예를 들어, 비아(540-c1), 비아(540-c2), 비아(540-c3))에 공통인 비아를 포함할 수 있다. 일부 경우에, 에칭 공정 단계는 도 5f를 참조하여 설명된 비아 홀 및 비아 공동을 채운 반도체 물질(580)을 제거하는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은 반도체 물질(580)을 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 제거하여 제4 비아 그룹에 대응하는 비아 홀(예를 들어, 나중에 유전체 물질로 채워질 비아 홀)을 형성할 수 있다. 제4 비아 그룹에 대응하는 비아 홀 내 반도체 물질(580)을 제거하는 것은 도 5m을 참조하여 설명된 바와 같이 TFT의 더 짧은 채널 길이를 갖는 기생 전류 경로를 제거하여 TFT의 1차 전류 경로가 더 긴 채널 길이를 가질 수 있게 한다. 일부 경우에, 증착 공정 단계는 유전체 물질로 비아 홀을 채울 수 있다. 일부 경우에, 유전체 물질로 채워진 비아 홀은 게이트 전극(예를 들어, 전극 물질(561-a)을 포함하는 게이트 전극(560-a))을 통해 연장되는 유전체 플러그(예를 들어, 유전체 플러그(544-a), 유전체 플러그(544-b))로 지칭될 수 있다.
도 5h는 제5 비아 그룹(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 그룹)을 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 도 5a를 참조하면, 제5 비아 그룹은 비아(540-e)(예를 들어, 비아(540-b1)를 포함하는 비아(540-e1), 비아(540-b2)를 포함하는 비아(540-e2), 비아(540-e3), 비아(540-e4))를 포함할 수 있다. 일부 경우에, 에칭 공정은 제1 층(예를 들어, D1 층)의 제1 유전체 물질, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 및 제3 층(예를 들어, D2 층)의 제2 유전체 물질을 제거하여, 예를 들어, 비아(540-b1)에 대응하는 비아 홀을 형성하는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은 또한 어레이 전극을 형성하는 데 사용되는 비아 홀(예를 들어, 비아(540-b2)를 포함하여 ×가 있는 정사각형으로 도시된 비아에 대응하는 비아 홀)을 채운 유전체 물질을 제거할 수 있다. 이방성 에칭 공정은 비아 홀에 노출된 다른 물질, 예를 들어, 절연 층(565)을 실질적으로 변화시키지 않고 남겨둘 수 있다.
일부 경우에, 에칭 공정 단계는 제1 층(예를 들어, D1 층)의 제1 유전체 물질을 선택적으로 제거하는 등방성 에칭 공정을 더 포함할 수 있다. 등방성 에칭 공정은 비아 홀에 노출된 다른 물질, 예를 들어, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 제3 층(예를 들어, D2 층)의 제2 유전체 물질, 절연 층(565)을 실질적으로 변화시키지 않고 남겨둘 수 있다. 등방성 에칭 공정은, 제5 비아 그룹(예를 들어, 비아(540-b1), 비아(540-b2)를 포함하는 제5 비아 그룹)을 사용하여, 제1 층(예를 들어, D1 층)의 반도체 물질(예를 들어, 반도체 물질(580-a)) 및 TFT를 위한 제2 전극(예를 들어, 전극 탭(555-a1), 전극 탭(555-a2))을 노출시키기 위해 비아 공동(예를 들어, 비아 공동(542-c1), 비아 공동(542-c2))을 형성할 수 있다.
도 5i는 제5 비아 세트(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 세트)에 기초하여 형성된 비아 홀을 사용하여 적어도 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 도 5h를 참조하여 설명된 비아 공동(예를 들어, 비아 공동(542-c1), 비아 공동(542-c2))을 옴 물질(575)(도 3a 내지 도 3l을 참조하여 설명된 옴 물질(375)의 일례일 수 있음)로 채워 옴 물질(예를 들어, 옴 물질(575-a))이 반도체 물질(예를 들어, 반도체 물질(580-a)) 및 제2 전극(예를 들어, 어레이 전극(555-a1))과 접촉할 수 있도록 할 수 있다. 스택(405)의 상부의 과도한 옴 물질은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다.
도 5j는 제5 비아 세트(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 세트)를 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 옴 물질의 일부를 제거하여 비아 홀(예를 들어, 제5 비아 세트에 대응하는 비아 홀)을 형성할 수 있는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은 비아 홀에 노출된 다른 물질, 예를 들어, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 제3 층(예를 들어, D2 층)의 제2 유전체 물질, 절연 층(565)을 실질적으로 변화시키지 않고 남겨둘 수 있다. 일부 경우에, 증착 공정 단계는, 비아 홀(예를 들어, 제5 비아 세트에 대응하는 비아 홀)을 사용하여, 이방성 에칭 공정 후 비아 공동(예를 들어, 도 5i를 참조하여 설명된 옴 물질로 채워진 비아 공동(542-c1)) 내에 남아 있는 옴 물질(예를 들어, 옴 물질(575-a1), 옴 물질(575-a2))과 접촉하는 절연 물질(566)을 형성할 수 있다. 일부 경우에, 절연 물질(566)은 도 3a 내지 도 3l을 참조하여 설명된 절연 층(365)을 형성할 수 있는 물질의 일례일 수 있다. 일부 경우에, 증착 공정 단계는 옴 물질(575)의 노출된 표면 위에만 절연 물질(566)을 증착할 수 있는 선택적 증착 공정을 포함할 수 있다.
도 5k는 도 5j를 참조하여 설명된 제5 비아 세트(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 세트)에 기초하여 형성된 비아 홀을 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 제3 층(예를 들어, D2 층)에서 제2 유전체 물질을 선택적으로 제거할 수 있는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀에 노출된 다른 물질(예를 들어, D2 층의 제2 유전체 물질 이외의 물질), 예를 들어, 절연 물질(566), 절연 층(565), 반도체 물질(580), 제2 층(예를 들어, DM 층)의 자리표시자 물질을 실질적으로 변화시키지 않고 남겨둘 수 있다. 등방성 에칭 공정의 결과, 반도체 물질(580-a)이 후속 공정 단계에 노출될 수 있도록 비아 공동(예를 들어, 비아 공동(542-d))이 형성될 수 있다.
도 5l은 제5 비아 세트(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 세트)를 사용하여 적어도 증착 공정 단계 및 에칭 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 비아 홀(예를 들어, 제5 비아 세트에 대응하는 비아 홀)을 옴 물질로 채울 수 있다. 옴 물질은 또한 제3 층(예를 들어, D2 층)에 형성된 비아 공동(예를 들어, 도 5k를 참조하여 설명된 비아 공동(542-d))을 채워 옴 물질(예를 들어, 옴 물질(575-b))이 반도체 물질(580-a)과 접촉할 수 있도록 할 수 있다. 일부 경우에, 에칭 공정 단계는 비아 홀로부터 수직 방향으로(예를 들어, 수평 기판에 대해 수직 방향으로) 옴 물질의 일부를 제거할 수 있는 이방성 에칭 공정을 포함할 수 있다. 일부 경우에, 이방성 에칭 공정은 스택(505)의 바닥 층(예를 들어, 층(330))에 홀(예를 들어, 개구(541-a))을 생성할 수 있다. 홀은 논리 회로부의 층의 일부일 수 있는 전도성 요소(예를 들어, 전도성 요소(585-a) 내지 전도성 요소(585-d))와 결합될 수 있다. 일부 경우에, 전도성 요소(585-a)는 억제 드라이버의 억제 노드와 결합될 수 있다. 일부 경우에, 전도성 요소(585-b)는 선택 드라이버의 선택 노드와 결합될 수 있다.
도 5m은 제5 비아 세트(예를 들어, 화살표로 지시된 비아를 포함하는 제5 비아 세트)를 사용하여 적어도 증착 공정 단계를 수행한 후 스택(505)의 측단면도를 도시한다. 일부 경우에, 증착 단계는 바닥 층의 비아 홀(예를 들어, 제5 비아 세트에 대응하는 비아 홀) 및 홀(예를 들어, 도 5l을 참조하여 설명된 개구(541-a))을 전극 물질(595)로 채울 수 있다. 스택의 상부의 과도한 전극 물질(595)은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다. 전극 물질(595)로 채워진 비아 홀은 전도성 플러그(예를 들어, 전도성 플러그(596))로 지칭될 수 있다. 전도성 플러그는 전도성 요소(585)를 옴 물질(예를 들어, 옴 물질(575-b))을 통해 TFT의 반도체 물질(예를 들어, 반도체 물질(580-a))과 결합시킬 수 있고 TFT의 구성을 완료할 수 있다.
일부 경우에, 도 5m에 도시된 TFT는 제1 층, 제2 층 및 제3 층을 포함하는 스택, 제2 층의 게이트 전극, 제1 층의 제2 전극, 및 제1 층과 제2 층의 반도체 물질을 통해 연장되는 전도성 플러그를 포함할 수 있으며, 반도체 물질은 제1 층의 옴 물질의 제1 세그먼트를 통해 제2 전극과 결합되고, 제3 층의 옴 물질의 제2 세그먼트를 통해 전도성 플러그와 결합된다. 일부 경우에, 제1 층과 제2 층의 반도체 물질은 제3 층으로 연장된다. 일부 경우에, TFT는 게이트 전극을 통해 연장되는 유전체 플러그를 포함할 수 있다.
도 5m은 2개의 TFT 세트(예를 들어, 제1 TFT 세트(535-a), 제2 TFT 세트(535-b))를 도시한다. 각각의 TFT 세트는 (예를 들어, 억제 드라이버의 억제 노드와 결합된 전도성 요소(585-a)를 통해) 논리 회로부의 층과 연관된 제1 노드와 결합된 TFT의 제1 서브세트(예를 들어, 상위 TFT 및 하위 TFT를 포함하는 TFT의 서브세트), 및 (예를 들어, 선택 드라이버의 선택 노드와 결합된 전도성 요소(585-b)를 통해) 논리 회로부의 층과 연관된 제2 노드와 결합된 TFT의 제2 서브세트(예를 들어, 상위 TFT 및 하위 TFT를 포함하는 TFT의 서브세트)를 포함할 수 있다. 도 5n을 참조하여 도시된 바와 같이, 각각의 TFT 세트는 단일 어레이 전극 세트(예를 들어, 상위 데크에서 어레이 전극(550-d1)에 연결된 어레이 전극(550-a1), 하위 데크에서 어레이 전극(550-d2)에 연결된 어레이 전극(550-a2))를 구동(예를 들어, 활성화, 억제)할 수 있다. 일부 경우에, 2개의 TFT 세트를 상이하게 처리하여 이에 따라 동작 특성을 조정할 수 있고, 예를 들어, TFT의 제1 서브세트는 특정 동작 전압 범위 내에서 낮은 누설 전류 특성을 제공하도록 처리될 수 있고, TFT의 제2 서브세트는 높은 구동 전류 특성을 제공하도록 처리될 수 있다.
도 5m은 또한 TFT(예를 들어, 제1 TFT 세트(535-a)의 상위 TFT)에 대한 전류 경로(예를 들어, 전류 경로(545-a), 전류 경로(545-b))를 도시한다. 전류 경로는, TFT가 활성화될 때, 특정 TFT가 어레이 층의 활성 어레이 영역에 있는 메모리 셀에 액세스하기 위해 논리 회로부의 층의 노드를 어레이 전극과 결합시킬 수 있는 방식을 도시한다. 예를 들어, 전도성 요소(585-b)는 선택 드라이버의 선택 노드와 결합될 수 있다. 전도성 요소(585-b)는 TFT(예를 들어, 제1 TFT 세트(535-a)의 제2 TFT 서브세트의 상위 TFT 및 하위 TFT)에 대한 공통 소스로서 기능할 수 있는 전도성 플러그(596)와 결합된다. 전도성 플러그(596)는 옴 물질(575-c)을 통해 반도체 물질(580-b)과 접촉한다. 반도체 물질(580-b)은 게이트 전극(560)(예를 들어, 전극 물질(561-b1)을 포함하는 게이트 전극(560-b1))에 인가되는 전압에 기초하여 전류가 흐르기 위한 활성 채널을 형성할 수 있다.
추가적으로, 반도체 물질(580-b)은 옴 물질(575-b1)을 통해 어레이 전극(555-a1)에 연결된다. 어레이 전극(555-a1)은 제1 TFT 세트(535-a)의 상위 TFT에 대한 공통 드레인으로서 기능할 수 있다. 이러한 방식으로, 활성 채널이 반도체 물질(예를 들어, 반도체 물질(580-b)) 내에 형성될 때, 예를 들어, 게이트 전극(예를 들어, 전극 물질(561-b1)을 포함하는 게이트 전극(560-b1))에 인가된 전압이 상위 TFT의 임계 전압보다 클 때, 및 상위 TFT의 소스(논리 회로부의 층의 노드와 결합된)와 드레인(어레이 전극과 결합된) 사이에 전압 차이가 있을 때 상위 TFT(예를 들어, 제1 TFT 세트(535-a)의 제2 TFT 서브세트의 상위 TFT)의 소스와 드레인 사이에 전류가 (예를 들어, 전류 경로(545-b)에서) 흐를 수 있다.
유사하게, 다른 전류 경로(예를 들어, 전류 경로(545-a))가 활성화될 때(예를 들어, 제1 TFT 세트(535-a)의 제1 TFT 서브세트의 상위 TFT가 활성화될 때), 어레이 전극(555-a1)은 논리 회로부의 층의 다른 노드(예를 들어, 억제 노드)와 결합될 수 있는 전도성 요소(585-a)와 결합될 수 있다. 이러한 방식으로, 어레이 전극(예를 들어, 상위 데크의 어레이 전극(555-a1))은 제1 TFT 세트(535-a)의 상위 TFT를 사용하여 논리 회로부의 층의 2개 이상의 노드(예를 들어, 억제 노드, 선택 노드)와 결합될 수 있다. 보다 일반적으로, 제1 TFT 세트(535-a)의 4개의 TFT 중 하나는 논리 회로부의 층의 노드(예를 들어, TFT의 소스에 연결된 선택 노드 또는 억제 노드)를 어레이 전극(예를 들어, TFT의 드레인에 연결된 어레이 전극)과 결합하도록 활성화될 수 있다.
TFT 내에 흐르는 전류는 게이트 전극을 감싸는 방식으로 흐르고, TFT는 랩-어라운드 TFT라고 지칭될 수 있다. 도 5m에 도시된 바와 같이, 랩-어라운드 TFT의 채널 길이(예를 들어, TFT의 소스와 드레인 사이의 거리)는 (도 3k를 참조하여 설명된) 수직 TFT 또는 (도 4z를 참조하여 설명된) 수평 TFT의 채널 길이보다 클 수 있다. 이러한 증가된 채널 길이는 TFT 동작의 일부 양태에 유익할 수 있으며, 예를 들어, 채널 길이와 관련된 누설 전류 문제를 나타내는 경향이 적다.
도 5n은 소켓 영역이 본 명세서에 설명된 2개의 TFT 세트(예를 들어, 랩-어라운드 TFT)를 포함하는 스택(505)의 탑다운도를 도시한다. 도 5m의 측단면도는 도 5n에 도시된 가상 라인(AA)이 연장되는 소켓 영역에 대응할 수 있다. 도 5n은 본 명세서에 설명된 제조 기술을 사용하여 구성된 구조적 특징의 양태를 도시한다. 예를 들어, 도 5n은 TFT를 위한 벌크 영역(581)(예를 들어, 반도체 물질(580-a)을 포함하는 벌크 영역(581-a))을 도시한다. 벌크 영역(581)은 도 5a 및 도 5f를 참조하여 설명된 제3 비아 그룹(예를 들어, 제3 비아 그룹(540-c1)에 대응하는 벌크 영역(581-a))에 대응할 수 있다.
도 5n은 또한 수평 라인이 있는 정사각형(예를 들어, 비아(540-b1)를 포함하는 비아) 또는 수직 라인이 있는 정사각형(예를 들어, 비아(540-b2)를 포함하는 비아)으로 제5 비아 그룹을 도시한다. 수평 라인이 있는 정사각형으로 도시된 비아는 전도성 요소(585-a) 또는 전도성 요소(585-d)와 결합된 비아에 대응할 수 있다. 수직 라인이 있는 정사각형으로 도시된 비아는 전도성 요소(585-b) 또는 전도성 요소(585-c)와 결합된 비아에 대응할 수 있다. 일부 경우에, 전도성 요소(585-a)(또는 전도성 요소(585-d))는 억제 드라이버의 억제 노드와 결합될 수 있고, 전도성 요소(585-b)(또는 전도성 요소(585-c))는 선택 드라이버의 선택 노드와 결합될 수 있다. 제5 비아 그룹의 각각의 비아는 절연 물질(576)(예를 들어, 도 5j를 참조하여 설명된 D1 층의 옴 물질(575)의 표면 상에 증착된 절연 물질)로 둘러싸인 전도성 플러그(예를 들어, 도 5m을 참조하여 설명된 전도성 플러그(596))를 포함할 수 있다. 그러나, 전도성 플러그는 도 5m을 참조하여 설명된 옴 물질을 통해 스택의 제2 층의 대응하는 벌크 영역(581)과 결합될 수 있다.
도 5n은 또한 벌크 영역(예를 들어, 벌크 영역(581-a))과 전극 탭(예를 들어, 어레이 전극(550-a)과 어레이 전극(550-d)에 연결된 전극 탭(555-a)) 사이에 위치된 옴 물질(예를 들어, 옴 물질(575-a))을 도시한다. 옴 물질은 (예를 들어, 전류가 흐르기 위한 채널이 형성될 수 있는) 벌크 영역과, 전극 탭(예를 들어, 전극 탭(555-a)) 또는 전도성 플러그(예를 들어, 전도성 플러그(596)) 사이에 전류가 흐르기 위한 낮은 저항 경로를 제공한다.
도 5n은 또한 전류 경로(예를 들어, 전류 경로(545-e), 전류 경로(545-f))를 도시한다. 전류 경로(545-e)는 도 5m을 참조하여 설명된 전류 경로(545-a) 또는 전류 경로(545-b)에 대응할 수 있다. 다시 말해, 전류 경로(545-a)(또는 전류 경로(545-b))를 따르는 전류 흐름은 전극 탭(555-b)에 도달하여, 어레이 전극(550-a) 및 어레이 전극(550-c)을 사용하여 계속 흐를 수 있다. 유사하게, 전류 경로(545-f)는 도 5m을 참조하여 설명된 전류 경로(545-c) 또는 전류 경로(545-d)에 대응할 수 있다.
도 5n은 또한 단일 TFT가 제공할 수 있는 전류보다 더 많은 양의 전류를 제공하기 위해 하나를 초과하는 TFT(예를 들어, 랩-어라운드 TFT)를 연결시킬 수 있는 것을 도시한다. 예를 들어, 도 5n은 어레이 전극이 다른 어레이 전극(예를 들어, 어레이 전극(550-c))에 더 연결된 전극 탭(예를 들어, 전극 탭(555-a))에 연결될 때 어레이 전극(예를 들어, 어레이 전극(550-a))이 조깅(jogged)될 수 있는 것을 도시한다. 일례로서, 도 5n은 (예를 들어, 단일 전극 탭(555-a)에 연결된 단일 열에 배열된 5개의 전도성 플러그로 지시된 바와 같이) 하나의 TFT에 5개의 단일 TFT를 더 연결하여, 단일 TFT보다 5배 많은 전류를 공급할 수 있는 것을 도시한다. 본 명세서에 설명된 바와 같이 요구되거나 원할 수 있는 임의의 양의 전류를 제공하기 위해 임의의 수의 TFT를 연결할 수 있다.
도 5n에 도시된 TFT 구성은 벌크 영역(581)에 전용 전기적 연결을 제공하는 것을 용이하게 할 수 있다. 벌크 영역에 대한 이러한 전용 전기적 연결은, 예를 들어, TFT의 플로팅 바디(floating body)와 관련된 문제를 방지하는 TFT 동작의 양태에 유익할 수 있다. 예를 들어, 벌크 영역(581-b)은 (예를 들어, 게이트 전극(560-b)과 게이트 전극(560-c) 사이에 하나의 비아 열 대신 3개의 비아 열을 포함하는) 추가 비아 열을 포함하도록 확장되어 추가 비아 중 하나 이상의 비아(예를 들어, 3개의 비아 열 중 중간 열의 하나 이상의 비아)가 본 명세서에 설명된 제조 기술을 사용하여 논리 회로부의 층의 노드와 결합될 수 있도록 할 수 있다. 일부 경우에, 하나 이상의 홀(예를 들어, 하나 이상의 비아에 대응하는 비아 홀)은 벌크 영역(예를 들어, 반도체 물질(580)을 포함하는 벌크 영역(581-b))을 통해 논리 회로부의 층까지 형성될 수 있고, 하나 이상의 홀은 트랜지스터를 위한 제4 전극(예를 들어, TFT를 위한 바디)을 형성하기 위해 전극 물질(예를 들어, 도 5x를 참조하여 설명된 전극 물질(595))로 채워질 수 있다. 추가적으로 또는 대안적으로, 벌크 영역(581-a)은 추가 비아(예를 들어, 벌크 영역(581-a)의 좌측 경계에 위치된 비아)를 포함하도록 확장될 수 있고, 추가 비아는 논리 회로부의 층과 결합될 수 있다. 이러한 방식으로, 논리 회로부는 TFT의 다양한 동작 모드, 예를 들어, 억제 모드 또는 선택 모드에서 동작하는 동작 모드에 기초하여 벌크 영역에 특정 전압을 제공할 수 있다.
도 6a 내지 도 6r은 본 발명에 따른 예시적인 제조 기술을 도시한다. 도 6a 내지 도 6r은 2개 이상의 TFT(예를 들어, TFT가 활성화될 때 전류가 수직 및 수평 방향의 조합으로 흐르는 하이브리드 TFT)를 동시에 구성하기 위한 여러 공정 단계의 양태를 설명한다. 일부 경우에, 이러한 TFT는 본 명세서에 설명된 어레이 층의 소켓 영역에서 제조될 수 있다. 도 6a 내지 도 6r은 상이한 비아 그룹이 TFT의 다양한 구조를 동시에 구성하는 데 사용될 수 있다는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다. 도 6a 내지 도 6r은 또한 TFT를 동시에 구성하기 위한 여러 공정 단계 동안 공정 특징의 양태를 예시하기 위해 소켓 영역의 일부에 대한 측단면도를 포함한다.
도 6a 내지 도 6r은 복합 스택(예를 들어, 도 3a 내지 도 3l을 참조하여 설명된 수직 TFT를 구성하기 위한 스택(305), 도 4a 내지 도 4aa를 참조하여 설명된 평면 TFT를 구성하기 위한 스택(405), 도 5a 내지 도 5n을 참조하여 설명된 랩-어라운드 TFT를 구성하기 위한 스택(505)) 내 하이브리드 TFT를 구성하는 예시적인 제조 기술을 도시한다. 이와 같이, 복합 스택은 어레이 층의 소켓 영역에 수직 TFT, 평면 TFT, 랩-어라운드 TFT, 하이브리드 TFT 또는 이들의 임의의 조합을 구성하는 데 사용될 수 있다. 본 명세서에 설명된 바와 같이, 복합 스택은 또한 어레이 층의 활성 어레이 영역에서 메모리 셀 및 관련 전극의 3D 교차점 어레이를 구성하는 데 사용될 수 있다. 이러한 방식으로, 복합 스택은 각각이 메모리 셀과 전극의 데크를 포함하는 어레이 층을 구성하기 위해 제공될 수 있으며, 여기서 전극(이에 따라 메모리 셀)은 TFT(예를 들어, 수직 TFT, 수평 TFT, 랩-어라운드 TFT, 하이브리드 TFT 또는 이들의 임의의 조합)와 더 결합될 수 있다.
도 6a는 2개 이상의 TFT(예를 들어, 하이브리드 TFT)를 포함하는 소켓 영역이 본 명세서에 설명된 바와 같이 구성될 수 있는 스택(605)의 탑다운도를 도시한다. 일례로서, 도 6a는 4개의 TFT 세트를 도시한다. 각각의 TFT 세트는 어레이 전극의 일 단부 또는 타 단부로부터 단일 어레이 전극 세트를 구동할 수 있다. 일부 경우에, 2개의 TFT 세트는 단일 어레이 전극 세트, 예를 들어, 일 단부로부터 제1 TFT 세트 및 타 단부로부터 제2 TFT 세트를 구동할 수 있다. 또한, 제1 TFT 세트는 어레이 전극을 논리 회로부의 층과 연관된 제1 노드와 결합시킬 수 있고, 제2 TFT 서브세트는 어레이 전극을 논리 회로부의 층과 연관된 제2 노드와 결합시킬 수 있다. 일부 경우에, 제1 노드는 선택 노드에 대응할 수 있고, 제1 회로는 선택 드라이버로 지칭될 수 있다. 일부 경우에, 제2 노드는 억제 노드에 대응할 수 있고, 제2 회로는 억제 드라이버로 지칭될 수 있다. 일부 경우에, 2개의 TFT 세트는 동작 특성을 조정하기 위해 상이하게 처리될 수 있고, 예를 들어, 제1 TFT 세트는 높은 구동 전류 특성을 제공하도록 처리될 수 있고, 제2 TFT 서브세트는 특정 동작 전압 범위 내에서 낮은 누설 전류 특성을 제공하도록 처리될 수 있다.
스택(605)은 도 3a 내지 도 3l을 참조하여 설명된 스택(305)의 일례일 수 있다. 도 6a는 어레이 패턴의 비아(640) 세트(흰색 정사각형, ×가 있는 정사각형, o가 있는 정사각형)를 도시한다. 비아(640) 세트는 제1 층(예를 들어, 스택(305)의 층(315), D1 층), 제2 층(예를 들어, 스택(305)의 층(320), DM 층) 및 제3 층(예를 들어, 스택(305)의 층(325), D2 층)을 포함하는 스택(605)의 상부 층(예를 들어, 스택(305)의 층(310), HM 층)을 통해 형성될 수 있다. 비아(640) 세트는 도 3a 내지 도 3l을 참조하여 설명된 비아(340) 세트의 예일 수 있다. 도 6a는 또한 상이한 비아 그룹을 사용하여 스택(605) 내에 동시에 형성될 수 있는 다양한 구조를 도시한다. 예를 들어, 도 6a는 TFT를 위한 게이트 전극(660) 세트(도 3a 내지 도 3l을 참조하여 설명된 게이트 전극(360)의 예일 수 있음), 어레이 전극(650) 세트(도 3a 내지 도 3l을 참조하여 설명된 어레이 전극(350)의 예일 수 있음)를 도시하며, 이들 각각은 TFT를 구성하기 위해 공정 순서의 상이한 시점에서 형성될 수 있다.
게이트 전극(660) 세트(예를 들어, 게이트 전극(660-a), 게이트 전극(660-b))는 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 제1 비아 서브세트(예를 들어, 제1 비아 그룹(640-a))를 사용하여 구성될 수 있다. 또한, 다른 곳에서 설명된 바와 같이, 어레이 전극(650) 세트(예를 들어, 어레이 전극(650-a) 내지 어레이 전극(650-d))는 ×가 있는 정사각형으로 도시된 비아(예를 들어, 제2 비아 그룹)를 사용하여 구성될 수 있다. 또한, 전극 탭 세트(예를 들어, 전극 탭(655-a), 전극 탭(655-b))는 제2 비아 그룹의 서브세트(예를 들어, 비아(640-b1), 비아(640-b2))를 사용하여 구성될 수 있다. 도 6a에 도시된 바와 같이, 각 전극 탭(예를 들어, 전극 탭(655-b))은 어레이 전극(예를 들어, 어레이 전극(650-a))과 연결될 수 있고, 이에 따라 어레이 전극 세트는 전극 탭 세트를 포함할 수 있다.
일부 경우에, 어레이 전극의 서브세트(예를 들어, 어레이 전극(650-b), 어레이 전극(650-c))는 본 명세서에 설명된 제조 기술에 따라 비아의 서브세트(예를 들어, 비아(640-x))를 사용함으로써 어레이 전극의 나머지 부분으로부터 절단(예를 들어, 분리, 단절)될 수 있다. 일부 경우에, 어레이 전극은 TFT를 위한 제2 전극으로서 기능할 수 있다. 추가적으로, 전도성 플러그는 도 6p 및 도 6q를 참조하여 본 명세서에 설명된 제3 비아(예를 들어, 비아(640-c1), 비아(640-c2))를 사용하여 구성될 수 있다. 일부 경우에, 전도성 플러그는 TFT를 위한 제3 전극으로서 기능할 수 있고, 전도성 플러그(예를 들어, 제3 전극)는 적어도 제3 층(예를 들어, 스택(305)의 층(325), D2 층)을 통해 연장될 수 있다. 도 6a는 또한 스택(605)의 상부 층을 통해 형성된 제3 비아 그룹(예를 들어, o가 있는 정사각형으로 도시된 비아)을 도시한다.
도 6b 내지 도 6q의 측단면도는 도 6a에서 가상 라인(AA)이 비아를 통해 연장되는 소켓 영역에 대응할 수 있다. 예를 들어, 도 6b는 스택(605)에서 이러한 구조적 특징을 형성하기 위해 하나 이상의 특정 비아를 사용하여 스택(605) 내에 형성된 다양한 구조적 특징(예를 들어, 비아 홀, 비아 공동, 채널(즉, 연접한 비아 공동), 유전체 플러그, 전도성 플러그)을 일치시키기 위해 스택(605)의 측단면도 위에 9개의 비아(예를 들어, 흰색 정사각형으로 도시된 비아, ×가 있는 정사각형으로 도시된 비아, o가 있는 정사각형으로 도시된 비아)를 도시한다. 또한, TFT를 구성하기 위해 공정 순서의 상이한 시점에서 사용되는 하나 이상의 특정 비아를 나타내기 위해 화살표가 추가된다.
도 6b는 도 6a를 참조하여 설명된 스택(605)의 측단면도를 도시한다. 도 6b는 전극 물질(661)(도 3a 내지 도 3l을 참조하여 설명된 전극 물질(361)의 일례일 수 있음)이 도 3c 내지 도 3f를 참조하여 본 명세서에 설명된 스택(605)의 제2 층(예를 들어, DM 층)에 이전에 형성되었을 수 있는 것을 도시한다. 도 6b에 도시된 전극 물질(661)은 도 6a에 도시된 게이트 전극(660)에 대응하고, 예를 들어, 전극 물질(661-a)은 게이트 전극(560-a)을 형성한다. 도 6b는 절연 층(665)(도 3a 내지 도 3l을 참조하여 설명된 절연 층(365)의 일례일 수 있음)이 전극 물질(661)을 부분적으로 둘러싸는 것을 도시한다. 도 6b는 또한 전극 탭(예를 들어, 전극 탭(655-b1), 전극 탭(655-b2))이 스택(605)의 제1 층(예를 들어, D1 층)에 이전에 형성되었을 수 있는 것을 도시한다. 또한, 도 6b는 게이트 전극(예를 들어, 전극 물질(661-a)을 포함하는 게이트 전극(660-a))을 통해 연장되는 유전체 플러그(예를 들어, 유전체 플러그(644-a1), 유전체 플러그(644-a2))로 지칭될 수 있는 유전체 물질로 채워진 비아 홀을 도시한다.
도 6c는 제3 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는, 예를 들어, 스택(605)을 통해 다양한 물질을 수직으로 제거하고 스택(605)의 바닥 층에서 종료하는, 본 명세서에 설명된 제3 비아 그룹에 대응하는 비아 홀(예를 들어, 비아 홀(641-c1) 내지 비아 홀(641-c5))을 형성할 수 있는 이방성 에칭 공정을 포함할 수 있다.
도 6d는 제3 비아 그룹을 사용하여 비아 공동(642)을 형성하기 위해 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 비아 공동(642)은 도 6c를 참조하여 설명된 스택(605) 내에 형성된 비아 홀과 동심일 수 있다. 일부 경우에, 에칭 공정 단계는 제1 층(예를 들어, D1 층)의 제1 유전체 물질을 선택적으로 제거하고 제3 층(예를 들어, D2 층)의 제2 유전체 물질을 선택적으로 제거하는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀에 노출된 다른 물질, 예를 들어, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 절연 층(665), 어레이 전극 탭(655)을 남겨둘 수 있다. 일부 경우에, 2개 이상의 비아 홀(예를 들어, 비아 홀(641-c2) 내지 비아 홀(641-c4)))에 대응하는 비아 공동은 합쳐져서 비아 공동(예를 들어, 비아 공동(643))을 형성할 수 있다. 등방성 에칭 공정의 결과, 어레이 전극(예를 들어, 전극 탭(655))은 후속 공정 단계에 노출된다. 일부 경우에, 비아 공동(예를 들어, 비아 공동(642-c1a), 비아 공동(642-c1b), 비아 공동(642-c1c))은 제1 층(예를 들어, D1 층), 제2 층(예를 들어, DM 층), 제3 층(예를 들어, D3 층)에 걸쳐 있을 수 있다.
도 6e는 제3 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 비아 홀(예를 들어, 비아 홀(641-c1) 내지 비아 홀(641-c5)) 및 관련된 비아 공동 및 채널(예를 들어, 도 6d를 참조하여 설명된 비아 공동(642) 및 채널(643))을 옴 물질(675)(도 3a 내지 도 3l을 참조하여 설명된 옴 물질(375)의 일례일 수 있음)로 채울 수 있다. 증착 공정 단계의 결과, 옴 물질(675)은 어레이 전극(655)과 접촉할 수 있다.
도 6f는 제3 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 비아 홀(예를 들어, 제3 비아 그룹에 대응하는 비아 홀)에서 옴 물질(675)을 수직으로 제거하여 비아 공동 내에 옴 물질(675)(예를 들어, 옴 물질(675-a1), 옴 물질(675-a2), 옴 물질(675-a3))을 남겨둘 수 있는 이방성 에칭 공정을 포함할 수 있다. 에칭 공정 단계는 비아 홀 내에 노출된 다른 물질, 예를 들어, DM 층의 자리표시자 물질, 절연 층(665)을 남겨둘 수 있다. 일부 경우에, 증착 공정 단계는 에칭 공정 단계(예를 들어, 비아 홀에서 옴 물질을 제거한 이방성 에칭 공정)에 의해 형성된 비아 홀을 절연 물질로 채울 수 있다. 일부 경우에, 스택(605)의 상부의 과도한 절연 물질은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다.
도 6g는 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 도 6a를 참조하면, 제4 비아 그룹은 비아(640-d1) 또는 비아(640-d2)를 포함할 수 있다. 일부 경우에, 제4 비아 그룹(예를 들어, 비아(640-d1))은 도 6p 및 도 6q를 참조하여 설명된 TFT를 위한 제3 전극을 형성할 수 있는 비아(예를 들어, 비아(640-c1))뿐만 아니라 제3 비아 그룹(예를 들어, o가 있는 정사각형으로 도시된 비아)의 서브세트를 포함할 수 있다. 일부 경우에, 에칭 공정 단계는 제4 비아 그룹에 대응하는 비아 홀 내에 존재할 수 있는 유전체 물질(또는 절연 물질)을 수직으로 제거할 수 있는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은 비아 홀에 노출된 다른 물질, 예를 들어, 옴 물질(675), 게이트 전극(660)을 형성하는 전극 물질(661), 절연 층(665), 제1 층(예를 들어, D1 층)의 제1 유전체 물질, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 제3 층(예를 들어, D2 층)의 제2 유전체 물질을 실질적으로 변경하지 않고 남겨둘 수 있다. 이방성 에칭 공정의 결과, 옴 물질(675)(예를 들어, 도 6d를 참조하여 설명된 채널(643)을 채운 옴 물질(675-b))은 후속 공정 단계에 노출될 수 있다.
도 6h는 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 채널(예를 들어, 도 6d를 참조하여 설명된 채널(643))을 채운 옴 물질(675)을 선택적으로 제거할 수 있는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀과 채널에 노출된 다른 물질, 예를 들어, 게이트 전극(660)을 형성하는 전극 물질(661), 절연 층(665), 제1 층(예를 들어, D1 층)의 제1 유전체 물질, 제2 층(예를 들어, DM 층)의 자리표시자 물질, 제3 층(예를 들어, D2 층)의 제2 유전체 물질을 실질적으로 변경하지 않고 남겨둘 수 있다. 등방성 에칭 공정의 결과, 제1 층(예를 들어, D1 층)의 제1 유전체 물질 및 제2 층(예를 들어, DM 층)의 자리표시자 물질은 후속 공정 단계에 노출될 수 있다.
도 6i는 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 제1 층(예를 들어, D1 층)의 제1 유전체 물질 및 제2 층(예를 들어, DM 층)의 자리표시자 물질을 선택적으로 제거할 수 있는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀과 채널에 노출된 다른 물질, 예를 들어, 게이트 전극(660)을 형성하는 전극 물질(661), 절연 층(665), 제3 층(예를 들어, D2 층)의 제2 유전체 물질, 옴 물질(675)을 실질적으로 변경하지 않고 남겨둘 수 있다. 등방성 에칭 공정의 결과, 절연 층(665)의 일부 부분은 후속 공정 단계에 노출될 수 있다. 일부 경우에, 등방성 에칭 공정은, 제4 비아 그룹을 사용하여, 비아 공동(예를 들어, 비아 공동(642-d1), 비아 공동(642-d2)) 및 채널(예를 들어, 2개 이상의 인접한 비아 공동을 포함하는 채널(643-a))을 형성할 수 있다. 이러한 비아 공동 또는 채널은 제1 층(예를 들어, D1 층), 제2 층(예를 들어, DM 층) 및 제3 층(예를 들어, D2 층)에 걸쳐 있을 수 있다.
도 6j는 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 절연 층(665)의 노출된 부분을 선택적으로 제거할 수 있는 등방성 에칭 공정을 포함할 수 있다. 등방성 에칭 공정은 비아 홀과 채널에 노출된 다른 물질, 예를 들어, 게이트 전극(660)을 형성하는 전극 물질(661), 제3 층(예를 들어, D2 층)의 제2 유전체 물질, 옴 물질(675)을 실질적으로 변경하지 않고 남겨둘 수 있다. 일부 경우에, 증착 단계는 게이트 전극(660)을 형성하는 전극 물질(661)과 접촉하는 산화물 물질(670)(도 3a 내지 도 3l을 참조하여 설명된 산화물 물질(370)의 일례일 수 있음)을 형성할 수 있다. 다시 말해, 절연 층(665)의 노출된 부분은 에칭 공정 단계 및 증착 공정 단계의 결과 산화물 물질(670)로 대체될 수 있다. 일부 경우에, 산화물 물질(670)은 TFT를 위한 게이트 산화물로 지칭될 수 있다.
도 6k는 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 도 6i를 참조하여 설명된 비아 공동 또는 채널(예를 들어, 비아 공동(642), 채널(643))을 반도체 물질(680)로 채울 수 있다. 스택(605)의 상부의 과도한 반도체 물질은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다. 비아 공동 또는 채널을 반도체 물질(680)로 채운 결과, 반도체 물질(680)은 어레이 전극(예를 들어, 전극 탭(655), TFT를 위한 제2 전극)에 더 연결된 옴 물질(675)과 접촉할 수 있다. 또한, 반도체 물질(680)은 게이트 전극(660)(예를 들어, 전극 물질(661)을 포함하는 게이트 전극(660))에 더 연결된 산화물 물질(670)과 접촉할 수 있다.
도 6l은 제4 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는 비아 홀(예를 들어, 제4 비아 그룹에 대응하는 비아 홀)을 형성하기 위해 도 6k를 참조하여 설명된 비아 공동 또는 채널을 채운 반도체 물질(680)을 제거할 수 있다. 일부 경우에, 증착 공정 단계는 절연 물질(또는 유전체 물질)로 비아 홀을 채울 수 있다. 일부 경우에, 제4 비아 그룹에 대응하는 비아 홀 내 반도체 물질(680)을 제거하는 것은 도 6q를 참조하여 설명된 바와 같이 TFT의 채널 길이가 더 짧은 기생 전류 경로를 제거하여 TFT의 1차 전류 경로가 더 긴 채널 길이를 가질 수 있게 할 수 있다. 일부 경우에, 증착 공정 단계는 비아 홀을 유전체 물질로 채울 수 있다. 일부 경우에, 유전체 물질로 채워진 비아 홀은 게이트 전극(예를 들어, 전극 물질(661-a)을 포함하는 게이트 전극(660-a))을 통해 연장되는 유전체 플러그(예를 들어, 유전체 플러그(644-a), 유전체 플러그(644-b))로 지칭될 수 있다. 스택(605)의 상부의 과도한 절연 물질은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다.
도 6m은 제5 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계 및 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 도 6a를 참조하면, 제5 비아 그룹은 비아(640-c1) 또는 비아(640-c2)를 포함할 수 있다. 일부 경우에, 에칭 공정 단계는 도 6l을 참조하여 설명된 비아 홀을 채운 절연 물질을 수직으로 제거하여 제1 층(예를 들어, D1 층), 제2 층(예를 들어, DM 층) 및 제3 층(예를 들어, D2 층)을 통해 비아 홀(예를 들어, 비아(640-c2)에 대응하는 비아 홀(641-c2))을 형성할 수 있는 이방성 에칭 공정을 포함할 수 있다. 이방성 에칭 공정은, 제5 비아 그룹을 사용하여, 비아 홀(예를 들어, 비아(640-c2)에 대응하는 비아 홀(641-c2))의 반도체 물질(680)을 후속 공정 단계에 노출시킬 수 있다. 일부 경우에, 증착 단계는 제1 층(예를 들어, D1 층) 및 제2 층(예를 들어, DM 층)의 반도체 물질(680)과 접촉하게 절연 물질(690)을 선택적으로 성장시킬 수 있다.
도 6n은 제5 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정 단계는, 제5 비아 그룹(예를 들어, 비아(640-c2))을 사용하여, 제3 층(예를 들어, D2 층)에서 반도체 물질(680)을 측 방향으로 제거하여 제3 층에 공동(예를 들어, 공동(642-e))을 형성할 수 있다. 반도체 물질(680)의 표면 상의 절연 물질(690)은 제1 층(예를 들어, D1 층) 및 제2 층(예를 들어, DM 층)의 반도체 물질(680)을 보존할 수 있다. 에칭 공정 단계는 반도체 물질(680)의 일부를 후속 공정 단계에 노출시킬 수 있다.
도 6o는 제5 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 증착 공정 단계는 비아 홀(예를 들어, 도 6m을 참조하여 설명된 비아 홀(641-c2)) 및 관련 비아 공동(예를 들어, 도 6n을 참조하여 설명된 비아 공동(642-e))을 옴 물질(675-e)로 채울 수 있다.
도 6p는 제5 비아 그룹, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 에칭 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 에칭 공정은 비아 홀(예를 들어, 비아(640-c2)에 대응하는 비아 홀)에서 옴 물질(675-e)을 제거할 수 있는 이방성 에칭 공정을 포함할 수 있다. 일부 경우에, 이방성 에칭 공정은 스택(605)의 바닥 층(예를 들어, 층(330))에 홀(예를 들어, 홀(641))을 생성할 수 있다. 홀은 논리 회로부의 층의 일부일 수 있는 전도성 요소(예를 들어, 전도성 요소(685))와 결합될 수 있다. 일부 경우에, 전도성 요소(685)는 억제 드라이버의 억제 노드와 결합될 수 있다. 일부 경우에, 전도성 요소(685)는 선택 드라이버의 선택 노드와 결합될 수 있다.
도 6q는 제5 비아 세트, 예를 들어, 화살표로 지시된 비아를 사용하여 적어도 증착 공정 단계를 수행한 후 스택(605)의 측단면도를 도시한다. 일부 경우에, 증착 단계는 바닥 층의 비아 홀(예를 들어, 비아(640-c2)에 대응하는 비아 홀) 및 홀(예를 들어, 도 6p를 참조하여 설명된 홀(641))을 전극 물질(695)로 채울 수 있다. 스택의 상부의 과도한 전극 물질(695)은 CMP 공정 또는 에치백 공정을 사용하여 제거될 수 있다. 전극 물질(695)로 채워진 비아 홀은 전도성 플러그(예를 들어, 전도성 플러그(696))로 지칭될 수 있다. 전도성 플러그(696)는 전도성 요소(685)를 옴 물질(예를 들어, 옴 물질(675-e))을 통해 TFT의 반도체 물질(예를 들어, 반도체 물질(680-a))과 결합시킬 수 있고, TFT의 구성을 완료할 수 있다.
일부 경우에, 도 6q에 도시된 TFT는 제1 층, 제2 층 및 제3 층을 포함하는 스택, 제2 층의 게이트 전극, 제1 층의 제2 전극, 및 제1 층과 제2 층의 반도체 물질을 통해 연장되는 전도성 플러그를 포함할 수 있고, 반도체 물질은 제1 층의 옴 물질의 제1 세그먼트를 통해 제2 전극과 결합되고, 제3 층의 옴 물질의 제2 세그먼트를 통해 전도성 플러그와 결합된다. 일부 경우에, TFT는 게이트 전극을 통해 연장되는 유전체 플러그를 포함할 수 있다.
도 6q는 또한 TFT(예를 들어, 상위 TFT)에 대한 전류 경로(예를 들어, 전류 경로(645-a), 전류 경로(645-b))를 도시한다. 전류 경로는, TFT가 활성화될 때, 특정 TFT가 어레이 층의 활성 어레이 영역에 있는 메모리 셀에 액세스하기 위해 논리 회로부의 층의 노드를 어레이 전극과 결합시킬 수 있는 방식을 예시한다. 예를 들어, 전도성 요소(685)는 선택 드라이버의 선택 노드와 결합될 수 있다. 전도성 요소(685)는 도 6q에 도시된 TFT(예를 들어, 상위 TFT 및 하위 TFT 모두)에 대한 공통 소스로서 기능할 수 있는 전도성 플러그(696)와 결합된다. 전도성 플러그(696)는 옴 물질(675-e)을 통해 반도체 물질(680-a)과 접촉한다. 반도체 물질(680-a)은 게이트 전극(660)(예를 들어, 전극 물질(661-a)을 포함하는 게이트 전극(660-a))에 인가되는 전압에 기초하여 전류가 흐르기 위한 활성 채널을 형성할 수 있다.
추가적으로, 반도체 물질(680-a)은 옴 물질(675-a1)을 통해 전극 탭(655-a1)에 연결된다. 전극 탭(655-a1)(따라서 도 6r에 도시된 어레이 전극(650-e))은 TFT(예를 들어, 상위 TFT의 좌측 TFT)를 위한 드레인으로서 기능할 수 있다. 이러한 방식으로, 활성 채널이 반도체 물질(예를 들어, 반도체 물질(680-a)) 내에 형성될 때, 예를 들어, 게이트 전극(예를 들어, 전극 물질(661-a)을 포함하는 게이트 전극(660-a))에 인가된 전압이 TFT의 임계 전압보다 클 때, 및 TFT의 소스(논리 회로부의 층의 노드와 결합됨)와 드레인(어레이 전극과 결합됨) 사이에 전압 차이가 있을 때, TFT의 소스와 드레인 사이에 전류가 (예를 들어, 전류 경로(645-a)에서) 흐를 수 있다.
TFT 내부에 흐르는 전류는 (예를 들어, 수평 기판에 대해) 수직 방향 및 수평 방향 모두로 흐르고, TFT는 하이브리드 TFT(예를 들어, 도 3k를 참조하여 설명된 수직 TFT 및 도 4z를 참조하여 설명된 수평 TFT의 하이브리드)라고 지칭될 수 있다. 도 6q에 도시된 바와 같이, 하이브리드 TFT의 채널 길이(예를 들어, TFT의 소스와 드레인 사이의 거리)는 수직 TFT 또는 수평 TFT의 채널 길이보다 클 수 있다. 이러한 증가된 채널 길이는 TFT 동작의 일부 양태에 유익할 수 있으며, 예를 들어, 채널 길이와 관련된 누설 전류 문제를 나타내는 경향이 적다.
도 6r은 소켓 영역이 4개의 TFT(예를 들어, 하이브리드 TFT)를 포함하는 스택(605)의 탑다운도를 도시한다. 도 6q의 측단면도는 도 6r에 도시된 가상 라인(AA)이 연장되는 소켓 영역에 대응할 수 있다. 도 6r은 본 명세서에 설명된 제조 기술을 사용하여 구성된 구조적 특징의 양태를 도시한다. 예를 들어, 도 6r은 TFT를 위한 제2 전극(예를 들어, 드레인), TFT를 위한 게이트 전극(660), 및 전도성 플러그(596)로서 기능할 수 있는 어레이 전극(650)을 도시한다. 도 6r은 또한 도 6q를 참조하여 설명된 전류 경로(예를 들어, 전류 경로(645-c), 전류 경로(645-d))의 탑다운도를 도시한다.
도 7a 내지 도 7d는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 활성 어레이 영역 및 소켓 영역을 포함하는 예시적인 메모리 어레이의 다이어그램을 도시한다. 도 7a 내지 도 7d는 TFT 세트가 도 7c를 참조하여 설명된 복합 스택(705)(예를 들어, 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 수직 집적 복합 스택(305)) 내에 동시에 구성될 수 있는 소켓 영역의 다양한 양태를 설명한다. 도 7a 내지 도 7d는, 회로부(예를 들어, 기판(204)에 구성된 행 디코더(120))의 층의 노드를 메모리 셀이 위치된 활성 어레이 영역의 어레이 전극(예를 들어, 액세스 라인, 워드 라인, 비트 라인)의 서브세트와 결합시키도록 TFT 세트의 서브세트가 구성될 수 있는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다. 추가적으로, 도 7a 내지 도 7d는 TFT 세트가 어레이 전극을 회로부의 층의 노드와 결합시킬 수 있는 것을 예시하기 위해 소켓 영역의 다른 부분에 대한 측단면도를 포함한다. 일부 경우에, 회로부의 층은 어레이 층이 상부에 위치된 기판의 일부일 수 있다.
도 7a 내지 도 7d는 또한 TFT 세트가 회로부의 층과 함께 액세스 동작을 용이하게 할 수 있다는 것을 예시하기 위해 TFT 세트의 회로 표현을 포함한다. 도 7a 내지 도 7d는 예시적인 예로서 수직 TFT 세트를 포함하는 소켓 영역을 도시하지만, 본 발명은 이것으로 제한되지 않고, 예를 들어, 소켓 영역은 본 명세서에 설명된 다른 종류의 TFT 또는 이들의 임의의 조합을 포함할 수 있다. 또한, 수직 TFT의 제조 기술 및 동작의 양태는 도 3a 내지 도 3l에 설명된다.
도 7a는 각각이 TFT 세트를 포함하는 2개의 소켓 영역 및 활성 어레이 영역을 포함하는 어레이 층의 탑다운도(700)를 도시한다. 일부 경우에, 활성 어레이 영역은 복합 스택(705) 내에 구성된 메모리 셀의 데크 세트를 포함할 수 있다. 본 명세서에 설명된 바와 같이, TFT 세트는 또한 복합 스택(705)의 소켓 영역에 구성될 수 있다. 일부 경우에, TFT 세트는 도 3a 내지 도 3l을 참조하여 설명된 수직 TFT를 포함할 수 있다. 이와 같이, TFT 세트의 각각의 TFT는 전도성 플러그(796)(예를 들어, 도 3l을 참조하여 설명된 전도성 플러그(396))를 포함할 수 있다. TFT 세트는 TFT의 제1 서브세트(예를 들어, TFT(735-a), TFT(735-c)) 및 TFT의 제2 서브세트(예를 들어, TFT(735-b), TFT(735-d))를 더 포함할 수 있다. 일부 경우에, TFT의 제1 서브세트(예를 들어, TFT(735-a))는 회로부(예를 들어, 기판(204)에 구성된 행 디코더(120))의 층의 제1 노드(예를 들어, 선택 노드)를 하나 이상의 어레이 전극(750)(전극, 액세스 라인, 워드 라인 또는 비트 라인이라고도 지칭될 수 있음)과 결합시키도록 구성될 수 있다. 추가적으로 또는 대안적으로, TFT의 제2 서브세트(예를 들어, TFT(735-b))는 회로부의 층의 제2 노드(예를 들어, 억제 노드)를 하나 이상의 어레이 전극(750)과 결합시키도록 구성될 수 있다.
또한, TFT의 제1 서브세트 및 TFT의 제2 서브세트는 일부 경우에 동작 특성에 기초하여 상이하게 구성될 수 있다. 예를 들어, TFT의 제1 서브세트(예를 들어, 선택용 TFT)는 적절한 양의 구동 전류를 제공하도록 구성될 수 있고, TFT의 제2 서브세트(예를 들어, 억제용 TFT)는 허용 가능한 누설 전류를 제공(예를 들어, 누설 전류를 허용 가능한 양으로 제한)하도록 구성될 수 있다. 일부 경우에, TFT의 제2 서브세트는 (예를 들어, TFT의 제1 서브세트보다 더 적은 수의 처리 단계와 관련된) 비교적 간단한 처리 단계를 사용하여 구성되거나 또는 더 낮은 전압 동작을 용이하게 하도록 구성될 수 있다(예를 들어, TFT의 제1 서브세트보다 낮은 공급 전압을 지원하도록 구성될 수 있다). 일부 경우에, TFT의 제1 서브세트 및 TFT의 제2 서브세트는 상이한 유형의 TFT(예를 들어, n-타입 TFT, p-타입 TFT)일 수 있다. 일부 경우에, 바디 단자(예를 들어, 도 5n을 참조하여 설명된 TFT의 바디를 위한 제4 단자)는 바디 단자가 TFT에 대한 임계 전압의 제어를 용이하게 할 수 있도록 복합 스택(705)에 통합될 수 있다.
일부 경우에, 탑다운도(700)에 도시된 2개의 소켓 영역은 워드 라인(제1 유형의 액세스 라인이라고도 지칭될 수 있음)과 연관된 소켓 영역을 도시할 수 있다. 어레이 전극(750)은 복합 스택의 제1 층(예를 들어, 스택(305)의 D1 층)의 전극(예를 들어, 워드 라인)에 대응할 수 있다. 다른 경우에, 탑다운도(700)에 도시된 2개의 소켓 영역은 비트 라인(제2 유형의 액세스 라인이라고도 지칭될 수 있음)과 연관된 소켓 영역을 도시할 수 있다. 이와 같이, 어레이 전극(750)은 대안적으로 제3 층(예를 들어, 스택(305)의 D2 층)의 전극(예를 들어, 비트 라인)에 대응할 수 있다. 어레이 전극(예를 들어, 워드 라인, 제1 유형의 액세스 라인, 비트 라인, 제2 유형의 액세스 라인)과 관련된 메모리 셀은 제2 층(예를 들어, 스택(305)의 DM 층)에서 구성될 수 있다.
탑다운도(700)는 또한 제1 어레이 전극(예를 들어, 전극(750-a))이 하나 이상의 비아 공동(예를 들어, 비아 공동(742-a))을 사용하여 2개 이상의 어레이 전극(예를 들어, 전극(750-a1), 전극(750-a2))으로 절단될 수 있는 것을 도시한다. 또한, 제2 어레이 전극(예를 들어, 전극(750-b))은 하나 이상의 비아 공동(예를 들어, 비아 공동(742-b))을 사용하여 2개 이상의 어레이 전극(예를 들어, 전극(750-b1), 전극(750-b2))으로 절단될 수 있다. 일부 경우에, 비아 세트(예를 들어, 전극(750-a)과 전극(750-b) 사이에 위치된 비아)는 제1 어레이 전극 및 제2 어레이 전극을 구성하는 데 사용되었을 수 있다. 이러한 방식으로, 제1 어레이 전극(예를 들어, 전극(750-a1))은 2개의 TFT의 제1 그룹(예를 들어, TFT(735-a1), TFT(735-b1))과 결합될 수 있고, 제2 어레이 전극(예를 들어, 전극(750-b1))은 2개의 TFT(예를 들어, TFT(735-c1), TFT(735-d1))의 제2 그룹과 결합될 수 있다. 일부 경우에, TFT(예를 들어, TFT 735-a1, TFT 735-b1)는 전극(예를 들어, 전극(750-a1))의 2개의 단부 사이의 지점(예를 들어, 중간 지점, 중심 지점, 중심 영역 내)에서 전극(예를 들어, 전극(750-a1))과 결합될 수 있다. 유사하게, TFT(예를 들어, TFT(735-c1), TFT(735-d1))는 전극(예를 들어, 전극(750-b1))의 2개의 단부 사이의 지점(예를 들어, 중간 지점, 중심 영역, 중심 지점 내)에서 전극(예를 들어, 전극(750-b1))과 결합될 수 있다.
일부 경우에, 제1 전극 세그먼트(예를 들어, 전극(750-b2))는 데크의 층(예를 들어, D1 층)에 있을 수 있고, 전극(예를 들어, 전극(750-a1))보다 짧을 수 있고, 여기서 전극은 제1 유형의 액세스 라인(예를 들어, 워드 라인)일 수 있고, 데크의 층에서 제1 방향으로 연장될 수 있고, 여기서 전도성 플러그(예를 들어, 전도성 플러그(796-b))는 전극과 제1 전극 세그먼트 사이에 있을 수 있다. 일부 경우에, 제1 유형의 제2 액세스 라인(예를 들어, 전극(750-b1))은 데크의 층에서 제1 방향으로 연장될 수 있으며, 여기서 제2 액세스 라인(예를 들어, 전극(750-b1))은 제1 전극 세그먼트(예를 들어, 전극(750-b2))와 동축일 수 있다. 일부 경우에, 제2 전극 세그먼트(예를 들어, 전극(750-a2))는 데크의 층에 있을 수 있고, 전극(예를 들어, 전극(750-a1))보다 짧을 수 있으며, 여기서 제2 전극 세그먼트는 전극과 동축일 수 있다.
이와 같이, TFT 세트는 활성 어레이 영역의 어레이 전극과 관련된 메모리 셀에 대한 액세스 동작(예를 들어, 판독 동작, 기입 동작)을 용이하게 할 수 있다. 예를 들어, TFT(735-a1)가 활성화될 때 회로부의 층의 선택 노드(예를 들어, 기판(204)에 구성된 행 디코더(120))는 액세스 동작을 수행하기 위해 전극(750-a1)(따라서, 전극(750-a1)과 관련된 메모리 셀)과 결합될 수 있다. 추가적으로 또는 대안적으로, 다른 TFT(예를 들어, TFT(735-d))는 비선택된 메모리 셀과 관련된 누설 전류 레벨을 액세스 동작 동안 허용 가능한 임계 값 아래로 유지하기 위해 억제 노드를 어레이 전극(예를 들어, 액세스 동작 동안 선택되지 않은 전극(750-b1)을 포함하는 전극)의 서브세트에 결합시키도록 활성화될 수 있다.
도 7a는 각각이 TFT 세트를 포함하는 소켓 영역의 탑다운도(700-a 및 700-b)를 도시한다. 탑다운도(700-a)는 제1 방향으로 연장되는 워드 라인에 대응할 수 있는 어레이 전극(예를 들어, 복합 스택(705)의 D1 층의 전극(750-c))을 포함하는 워드 라인 소켓 영역의 일부일 수 있다. 또한, 탑다운도(700-a)는 전도성 플러그(예를 들어, 전도성 플러그(796-c))를 포함하는 TFT 세트(예를 들어, TFT(735-aa), TFT(735-bb))를 도시한다. 본 명세서에 설명된 바와 같이, TFT(735-aa)는 회로부의 층의 선택 노드와 결합될 수 있고, TFT(735-bb)는 회로부의 층의 억제 노드와 결합될 수 있다.
유사하게, 탑다운도(700-b)는 제2 방향으로 (예를 들어, 제1 방향에 실질적으로 직교하는 제2 방향으로) 연장되는 비트 라인에 대응할 수 있는 어레이 전극(예를 들어, 복합 스택(705)의 D2 층의 전극(751))을 포함하는 비트 라인 소켓 영역의 일부일 수 있다. 또한, 탑다운도(700-b)는 전도성 플러그(예를 들어, 전도성 플러그(796-e))를 포함하는 TFT 세트(예를 들어, TFT(735-ee), TFT(735-ff))를 도시한다. 본 명세서에 설명된 바와 같이, TFT(735-ee)는 회로부의 층의 선택 노드와 결합될 수 있고, TFT(735-ff)는 회로부의 층의 억제 노드와 결합될 수 있다.
일부 경우에, 어레이 층의 소켓 영역은 전도성 플러그(예를 들어, 전도성 플러그(976-c))를 포함하는 제1 소켓 영역(예를 들어, 워드 라인과 연관된 소켓 영역)을 포함할 수 있고, 여기서 전극(예를 들어, 전극(750-c))은 제1 소켓 영역으로 연장되는 제1 유형의 액세스 라인(예를 들어, 워드 라인)을 포함할 수 있다. 일부 경우에, 어레이 층의 소켓 영역은 제2 전도성 플러그(예를 들어, 제2 전도성 플러그(796-e))를 포함하는 제2 소켓 영역(예를 들어, 비트 라인과 연관된 소켓 영역)을 포함할 수 있고, 여기서, 제2 전극(예를 들어, 전극(751-a))은 제2 소켓 영역으로 연장되는 제2 유형의 액세스 라인(예를 들어, 비트 라인)을 포함할 수 있다.
도 7b는 소켓 영역의 탑다운도(701) 및 소켓 영역에 포함될 수 있는 수직 TFT의 다른 탑다운도(702)를 도시한다. 탑다운도(701)는 어레이 전극(750) 세트, 게이트 전극(760) 세트(도 3a 내지 도 3l을 참조하여 설명된 게이트 전극(360)의 예일 수 있음), 비아 공동 세트(742) 및 TFT 세트(735)를 도시하며, 여기서 각각의 TFT(735)는 각각의 전도성 플러그(796)와 접촉한다. 일부 경우에, 탑다운도(701)는 탑다운도(700)에 도시된 소켓 영역의 변형일 수 있다.
예를 들어, TFT의 서브세트(예를 들어, 2개의 TFT의 그룹)는 나머지 TFT로부터 오프셋될 수 있고, 예를 들어, TFT(735-e1) 및 TFT(735-e2)는 TFT(735-e3) 및 TFT(735-e4)에 대해 오프셋될 수 있다. 지그재그 패턴으로 TFT의 서브세트를 오프셋한 결과, 전도성 플러그들 사이의 거리(예를 들어, 전도성 플러그(796-e2)와 전도성 플러그(796-e3) 사이의 거리)는 탑다운도(700)에 도시된 소켓의 대응 거리와 비교할 때 탑다운도(701)에 도시된 소켓에서 더 클 수 있다. 이러한 거리 증가는 포토리소그라피 단계 동안 개선된 결과를 촉진할 수 있다. 일부 경우에, (예를 들어, 2개의 TFT 그룹 대신에) 각각의 TFT는 전도성 플러그들 사이의 최소 거리가 2개의 전도성 플러그 사이의 대각선 거리일 수 있도록 이웃한 TFT로부터 오프셋될 수 있다. 예를 들어, 탑다운도(701)는 TFT가 짝을 맞춘 방식으로 오프셋(지그재그)되는 (TFT 쌍이 서로 오프셋된) 일례를 도시하지만, 소켓 영역 내의 각각의 TFT가 소켓 영역 내의 각각의 인접한 (바로 이웃한) TFT로부터 오프셋되는 구성을 포함하여, 임의의 수의 다른 오프셋 패턴이 가능한 것으로 이해된다.
일부 경우에, 소켓 영역은 전도성 플러그(예를 들어, 전도성 플러그(796-e3), 전도성 플러그(796-e4))를 둘러쌀 수 있는 제1 게이트 전극(예를 들어, 게이트 전극(760-b)), 및 데크 세트를 통해 연장되는 제1 추가 전도성 플러그(예를 들어, 전도성 플러그(796-e5)) 및 데크 세트를 통해 연장되는 제2 추가 전도성 플러그(예를 들어, 전도성 플러그(796-e2))를 둘러쌀 수 있는 제2 게이트 전극(예를 들어, 게이트 전극(760-a))을 포함할 수 있고, 여기서 전극(예를 들어, 전극(750-e), 전극(750-f))은 제1 추가 전도성 플러그와 제2 추가 전도성 플러그 사이에서 연장될 수 있다.
수직 TFT의 탑다운도(702)는 탑다운도(700)에 도시된 수직 TFT의 변형을 도시할 수 있다. 예를 들어, 게이트 전극(760-c)은 하나를 초과하는 전도성 플러그(예를 들어, 4개의 전도성 플러그(796-f1 내지 796-f4)를 둘러싸도록 구성될 수 있다. 그 결과, 수직 TFT는 개별 TFT(예를 들어, 탑다운도(700)에 도시된 TFT(735-a1), TFT(735-c1))가 생성할 수 있는 구동 전류보다 약 4배 더 클 수 있는 구동 전류를 생성할 수 있다. 탑다운도(702)에서 수직 TFT의 다른 특징은 명확성을 위해 생략되었다.
도 7c는 8개의 메모리 셀 데크를 포함하는 어레이 층의 예시적인 개략적인 측단면도(703)를 도시한다. 일부 경우에, 8개의 메모리 셀 데크는 각각이 제1 방향(예를 들어, x 방향)으로 연장될 수 있는 5개의 워드 라인 세트, 및 각각이 제2 방향(예를 들어, z 방향)으로 연장될 수 있는 4개의 비트 라인 세트를 포함할 수 있다. 메모리 셀 데크(측단면도(703)에서 크로스 해칭된 직사각형으로 도시됨)는 워드 라인의 서브세트(예를 들어, WL1)와 비트 라인의 서브세트(예를 들어, BL1) 사이에 위치될 수 있다. 일부 액세스 라인(예를 들어, 워드 라인, 비트 라인)은 하나를 초과하는 메모리 셀 데크에 공통일 수 있다. 예를 들어, WL2는 2개의 메모리 셀 데크, 즉 WL2와 BL1 사이에 위치된 제1 메모리 셀 데크와, WL2와 BL2 사이에 위치된 제2 메모리 셀 데크에 공통일 수 있다. 유사하게, BL4는 2개의 메모리 셀 데크, 즉 BL4와 WL4 사이에 위치된 제3 메모리 셀 데크와, BL4와 WL5 사이에 위치된 제4 메모리 셀 데크에 공통일 수 있다.
측단면도(703)는 복합 스택(705)의 다양한 층을 도시한다. 예를 들어, 측단면도(703)는 각각이 워드 라인(예를 들어, WL1)의 서브세트를 포함할 수 있는 5개의 제1 층(715)(예를 들어, D1 층, 도 3a를 참조하여 설명된 층(315)), 각각이 메모리 셀 데크를 포함할 수 있는 8개의 제2 층(720)(예를 들어, DM 층, 도 3a를 참조하여 설명된 층(320)), 및 4개의 제3 층(725)(예를 들어, D2 층, 도 3a를 참조하여 설명된 층(325))을 도시한다.
도 7c는 또한 어레이 층의 소켓 영역의 측단면도(704)를 도시한다. 측단면도(704-a)는 도 7a를 참조하여 설명된 탑다운도(700-a)에 도시된 가상 라인(AA)에 걸친 워드 라인 소켓 영역의 측단면도에 대응할 수 있다. 측단면도(704-a)는 복합 스택(705)에 대응할 수 있고, 5개의 어레이 전극(750)(예를 들어, D1 층의 어레이 전극(750-f1 내지 750-f5), 이는 제1 유형의 워드 라인 또는 액세스 라인으로 지칭될 수 있음)을 도시한다.
측단면도(704-a)는 또한 각각이 전도성 요소(예를 들어, 전도성 요소(785-a1), 전도성 요소(785-b1))와 결합될 수 있는 전도성 플러그(예를 들어, 전도성 플러그(796-c), 전도성 플러그(796-d))를 도시한다. 각각의 전도성 요소는 회로부(예를 들어, 워드 라인 선택 드라이버, 워드 라인 억제 드라이버)의 층의 노드(예를 들어, 선택 노드, 억제 노드)와 결합될 수 있다. 측단면도(704-a)는 또한 8 쌍의 게이트 전극(예를 들어, 각각의 층(720)에서 한 쌍의 게이트 전극)을 도시하고, 여기서 각각의 게이트 전극은 전도성 전극(예를 들어, 전도성 플러그(796-c), 전도성 플러그(796-d))을 둘러싼다. 이와 같이, 측단면도(704-a)는 총 16개의 수직 TFT를 도시한다. 또한, 측단면도(704-a)는 액세스 동작 동안 구동 전류가 전도성 요소(785)와 워드 라인(750) 사이에 흐를 수 있도록 워드 라인 소켓 영역의 TFT 세트가 활성화할 수 있는 전류 경로(745-a)를 도시한다.
유사하게, 측단면도(704-b)는 도 7a를 참조하여 설명된 탑다운도(700-b)에 도시된 가상 라인(BB)에 걸친 비트 라인 소켓 영역의 측단면도에 대응할 수 있다. 측단면도(704-b)는 또한 복합 스택(705)에 대응할 수 있고, 4개의 어레이 전극(751)(예를 들어, D2 층의 어레이 전극(751-c1 내지 751-c4), 이는 제2 유형의 비트 라인 또는 액세스 라인으로 지칭될 수 있음)을 도시한다. 측단면도(704-b)는 또한 각각이 전도성 요소(예를 들어, 전도성 요소(785-a2), 전도성 요소(785-b2))와 결합될 수 있는 전도성 플러그(예를 들어, 전도성 플러그(796-e), 전도성 플러그(796-f))를 도시한다. 각각의 전도성 요소는 회로부(예를 들어, 비트 라인 선택 드라이버, 비트 라인 억제 드라이버)의 층의 노드(예를 들어, 선택 노드, 억제 노드)와 결합될 수 있다. 측단면도(704-b)는 또한 8 쌍의 게이트 전극(예를 들어, 각각의 층(720)에서 한 쌍의 게이트 전극)을 도시하고, 여기서 각각의 게이트 전극은 전도성 전극(예를 들어, 전도성 플러그(796-e), 전도성 플러그(796-f))을 둘러싼다. 이와 같이, 측단면도(704-b)는 또한 총 16개의 수직 TFT를 도시한다. 또한, 측단면도(704-b)는 액세스 동작 동안 전도성 요소(785)와 비트 라인(751) 사이에 구동 전류가 흐르도록 비트 라인 소켓 영역의 TFT 세트가 활성화할 수 있는 전류 경로(745-b)를 도시한다.
일부 경우에, 메모리 디바이스의 소켓 영역(예를 들어, 도 7c를 참조하여 설명된 워드 라인 소켓 영역)은 메모리 셀의 데크 세트를 통해 연장되는 전도성 플러그(예를 들어, 전도성 플러그(796-c)), 및 각각이 전도성 플러그를 적어도 부분적으로 둘러싸는 트랜지스터 세트(예를 들어, 워드 라인 소켓 영역 내 8개의 수직 TFT)를 포함할 수 있다. 일부 경우에, 메모리 디바이스는, 전도성 플러그와 결합되고, 트랜지스터 세트의 트랜지스터에 의해 데크 세트의 데크에 포함된 전극(예를 들어, 워드 라인(750-f1))과 선택적으로 결합되도록 구성된 드라이버(예를 들어, 워드 라인 선택 드라이버)를 포함할 수 있다. 일부 경우에, 메모리 디바이스의 제2 소켓 영역(예를 들어, 도 7c를 참조하여 설명된 비트 라인 소켓 영역)은 데크 세트를 통해 연장되는 제2 전도성 플러그(예를 들어, 전도성 플러그(796-e)), 각각이 제2 전도성 플러그를 적어도 부분적으로 둘러싸는 제2 트랜지스터 세트(예를 들어, 비트 라인 소켓 영역 내 8개의 수직 TFT), 및 제2 전도성 플러그와 결합되고 제2 트랜지스터 세트에 의해 데크에 포함된 제2 전극(예를 들어, 비트 라인(751-c1))과 선택적으로 결합되도록 구성된 제2 드라이버(예를 들어, 비트 라인 선택 드라이버)를 포함할 수 있다.
일부 경우에, 전극(예를 들어, 워드 라인(750-f1))은 제1 층(예를 들어, 복합 스택(705)의 층(715))에 있을 수 있고, 소켓 영역은 데크의 제2 층(예를 들어, 복합 스택(705)의 층(720))에서 트랜지스터를 위한 게이트 전극(예를 들어, 게이트 전극(760-a))을 더 포함할 수 있고, 여기서 게이트 전극은 전도성 플러그를 적어도 부분적으로 둘러싼다. 일부 경우에, 소켓 영역의 수직 TFT는, 데크 세트를 통해 연장되고 각각이 드라이버(예를 들어, 워드 라인 선택 드라이버)와 결합되는 전도성 플러그 세트(예를 들어, 도 7b를 참조하여 설명된 전도성 플러그(796-f1 내지 796-f4))를 둘러싸는 게이트 전극(예를 들어, 도 7b를 참조하여 설명된 게이트 전극(760-c))을 포함하도록 구성될 수 있고, 여기서 전도성 플러그 세트는 전도성 플러그(예를 들어, 전도성 플러그(796-c))를 포함할 수 있다.
일부 경우에, 소켓 영역(예를 들어, 워드 라인 소켓 영역)은 데크 세트를 통해 연장되는 제3 전도성 플러그(예를 들어, 전도성 플러그(796-d)), 및 각각이 제3 전도성 플러그를 적어도 부분적으로 둘러싸는 제3 트랜지스터 세트(예를 들어, 워드 라인 소켓 영역 내 8개의 TFT)를 포함할 수 있다. 일부 경우에, 메모리 디바이스는, 제3 전도성 플러그와 결합되고 제3 트랜지스터 세트의 서브세트에 의해 세트의 데크의 서브세트에 포함된 제1 유형의 액세스 라인과 선택적으로 결합되도록 구성된 제3 드라이버를 포함할 수 있다. 일부 경우에, 소켓 영역(예를 들어, 비트 라인 소켓 영역)은 데크 세트를 통해 연장되는 제4 전도성 플러그(예를 들어, 전도성 플러그(796-f)), 및 각각이 제4 전도성 플러그를 적어도 부분적으로 둘러싸는 제4 트랜지스터 세트(예를 들어, 비트 라인 소켓 영역 내 8개의 TFT)를 포함할 수 있다. 일부 경우에, 메모리 디바이스는, 제4 전도성 플러그와 결합되고 제4 트랜지스터 세트의 서브세트에 의해 세트의 데크의 서브세트에 포함된 제2 유형의 액세스 라인과 선택적으로 결합되도록 구성된 제4 드라이버를 포함할 수 있다.
도 7d는 도 7c를 참조하여 설명된 어레이 층의 개략적인 측단면도(703)와 함께 회로도(738)를 도시한다. 회로도(738-a)는 측단면도(704-a)를 참조하여 설명된 16개의 TFT를 포함하는 워드 라인 소켓 영역에 대응할 수 있다. 유사하게, 회로도(738-b)는 측단면도(704-b)를 참조하여 설명된 16개의 TFT를 포함하는 비트 라인 소켓 영역에 대응할 수 있다. 2개의 회로도(738)는 예시의 목적으로 n형 TFT를 도시하지만, 본 발명은 이로 제한되지 않고, 예를 들어, 회로도(738)는 n형 TFT, p형 TFT 또는 이들의 임의의 조합을 포함할 수 있다. 또한, 회로도(738)에서 TFT의 게이트는 TFT가 활성화되었는지 또는 비활성화되었는지 여부를 나타낼 수 있고, 예를 들어, 회색 직사각형으로 도시된 TFT의 게이트는 TFT를 활성화하기 위해 게이트에 인가된 TFT의 임계 전압보다 큰 제1 게이트 전압(예를 들어, Von)을 나타내고, 흰색 직사각형으로 도시된 TFT의 게이트는 TFT를 비활성화하기 위해 게이트에 인가된 TFT의 임계 전압보다 작은 제2 게이트 전압(예를 들어, Voff)을 나타낸다.
회로도(738-a)는 또한 각각이 도 7c를 참조하여 설명된 전도성 플러그(796)에 각각 대응하는 TFT에 대한 공통 노드(797)(예를 들어, 노드(797-c 내지 797-f))를 도시한다. 일부 경우에, 공통 노드는 TFT의 소스(또는 드레인)에 대응할 수 있다. 예를 들어, 공통 노드(797-c)는 전도성 요소(785-a1)와 결합된 전도성 플러그(796-c)에 대응한다. 전도성 요소(785-a1)는 드라이버의 노드(예를 들어, 워드 라인 선택 드라이버(736-a)의 선택 노드)와 결합될 수 있다. 유사하게, 공통 노드(797-d)는 전도성 요소(785-b1)와 결합된 전도성 플러그(796-d)에 대응한다. 전도성 요소(785-b1)는 드라이버의 노드(예를 들어, 워드 라인 억제 드라이버(737-a)의 억제 노드)와 결합될 수 있다. 또한, 공통 노드(797-e)는 전도성 요소(785-a2)와 결합된 전도성 플러그(796-e)에 대응한다. 전도성 요소(785-a2)는 드라이버의 노드(예를 들어, 비트 라인 선택 드라이버(736-b)의 선택 노드)와 결합될 수 있다. 유사하게, 공통 노드(797-f)는 전도성 요소(785-b2)와 결합된 전도성 플러그(796-f)에 대응한다. 전도성 요소(785-b2)는 드라이버의 노드(예를 들어, 비트 라인 억제 드라이버(737-b)의 억제 노드)와 결합될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 선택 드라이버(예를 들어, 워드 라인 선택 드라이버(736-a), 비트 라인 선택 드라이버(736-b)) 및 억제 드라이버(예를 들어, 워드 라인 억제 드라이버(737-a), 비트 라인 억제 드라이버(737-b))가 메모리 셀 또는 메모리 기술(예를 들어, 자가-선택 메모리, FeRAM, CBRAM)에 대한 액세스 동작에 기초하여 다른 기능을 수행할 수 있다(예를 들어, 워드 라인 선택 드라이버(736-a)는 억제 기능을 수행하고, 워드 라인 억제 드라이버(737-a)는 선택 기능을 수행할 수 있다)는 것을 이해할 수 있을 것이다.
도 7d는 워드 라인 소켓 영역(예를 들어, 회로도(738-a))의 TFT와 비트 라인 소켓 영역(예를 들어, 회로도(738-b))의 TFT가 메모리 셀의 데크에 대한 액세스 동작(예를 들어, 판독 동작, 기입 동작)을 용이하게 할 수 있다는 것을 도시한다. 예를 들어, 액세스 명령은 측단면도(703)에 지시된 BL3과 WL4 사이에 위치된 메모리 셀(예를 들어, 제2 층(720-f)에 위치된 메모리 셀)의 제6 데크의 메모리 셀에 액세스할 수 있다. 회로도(738)에서 대응하는 BL3 및 WL4는 어느 TFT가 활성화될 수 있는지를 나타내기 위해 강조 표시된다(예를 들어, 두꺼운 선으로 도시된다).
일부 경우에, 회로도(738-a)에서 WL4는 WL4 위의 TFT를 활성화(예를 들어, 게이트 전극(760-c6)에 Von을 인가)하거나 또는 WL4 아래의 TFT를 활성화(예를 들어, 게이트 전극(760-c7)에 Von을 인가)하거나, 또는 이 둘 모두를 수행함으로써 워드 라인 선택 드라이버(736-a)의 선택 노드와 결합될 수 있다. 유사하게, 회로도(738-b)의 BL3은 BL3 위의 TFT를 활성화(예를 들어, 게이트 전극(760-d5)에 Von을 인가)하거나 또는 BL3 아래의 TFT를 활성화(예를 들어, 게이트 전극(760-d6)에 Von을 인가)하거나, 또는 이 둘 모두를 수행함으로써 비트 라인 선택 드라이버(736-b)의 선택 노드와 결합될 수 있다. 일부 경우에, 드라이버(예를 들어, 워드 라인 선택 드라이버(736-a), 비트 라인 선택 드라이버(736-b))는 세트의 적어도 2개의 트랜지스터(예를 들어, 워드 라인 소켓 영역 내 2개의 TFT, 비트 라인 소켓 영역 내 2개의 TFT)에 의해 전극(예를 들어, 워드 라인, 비트 라인)과 선택적으로 결합되도록 구성될 수 있다.
추가적으로 또는 대안적으로, 워드 라인 억제 드라이버(737-a)의 억제 노드와 결합된 TFT(예를 들어, 공통 노드(797-d)와 결합된 TFT)는 활성화된 TFT가 비선택된 워드 라인(예를 들어, WL1, WL2, WL3, WL5)을 워드 라인 억제 드라이버(737-a)의 억제 노드와 결합시킬 수 있도록 활성화 또는 비활성화된다(예를 들어, 회로도(738-a)에 도시된 바와 같이 6개의 TFT가 활성화되고 2개의 TFT는 비활성화된다). 유사하게, 비트 라인 억제 드라이버(737-b)의 억제 노드와 결합된 TFT(예를 들어, 공통 노드(797-f)와 결합된 TFT)는 활성화된 TFT가 비선택된 비트 라인(예를 들어, BL1, BL2, BL4)을 비트 라인 억제 드라이버(737-b)의 억제 노드와 결합시킬 수 있도록 활성화 또는 비활성화될 수 있다(예를 들어, 회로도(738-b)에 도시된 바와 같이 6개의 TFT가 활성화되고 2개의 TFT가 비활성화된다). 이러한 방식으로, 액세스 동작 동안 비선택된 워드 라인 또는 비트 라인으로 인한 간섭이 완화될 수 있다.
일부 경우에, TFT의 한 쌍의 게이트는 (하나의 TFT 대신) 2개의 TFT가 선택된 메모리 셀 데크에 더 큰 전류 구동 성능을 제공할 수 있도록 액세스 명령의 디코딩 동안 전기적으로 연결(예를 들어, 단락)되도록 구성될 수 있다. 예를 들어, 액세스 라인의 제1 서브세트(예를 들어, WL2, WL3, WL4)는 단일 TFT 대신 한 쌍의 TFT에 의해 구동될 수 있다. 이러한 TFT 쌍은 액세스 라인(예를 들어, 워드 라인, 비트 라인)의 위와 아래에 위치될 수 있고, 도 7d는 회색 라인의 이중 화살표로 TFT 쌍의 여러 예를 도시한다. 일부 경우에, TFT의 일부 게이트(예를 들어, 게이트 전극(760-c1), 게이트 전극(760-c8))에는 더 큰 전류 구동 성능을 제공하기 위해 이웃한 게이트가 없을 수 있다. 이러한 경우에, 액세스 라인의 제2 서브세트(예를 들어, WL1, WL5)는 한 쌍의 TFT 대신 단일 TFT에 의해 구동될 수 있다. 이러한 구성(예를 들어, 액세스 라인 위 및 아래에 2개의 TFT를 전기적으로 연결하는 구성)은 도 10a 및 도 10b를 참조하여 설명된 교차 영역에서 구현될 수 있다.
도 8a 내지 도 8c는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 소켓 영역 및 디코딩 방식의 다이어그램을 도시한다. 도 8a 내지 도 8c는 본 명세서에 설명된 바와 같이 TFT 세트가 복합 스택(805)(예를 들어, 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 수직으로 집적된 복합 스택(305)) 내에 동시에 구성될 수 있는 소켓 영역의 다양한 양태를 설명한다. 도 8a 내지 도 8c는 TFT 세트의 서브세트가 메모리 셀이 위치된 활성 어레이 영역의 어레이 전극의 서브세트(예를 들어, 액세스 라인, 워드 라인, 비트 라인)와 결합하도록 구성될 수 있다는 것을 예시하기 위해 소켓 영역의 일부에 대한 탑다운도(예를 들어, 소켓 영역의 레이아웃)를 포함한다.
추가적으로, 도 8a 내지 도 8c는 TFT 세트가 어레이 전극을 회로부(예를 들어, 기판(204)에 구성된 행 디코더(120))의 층과 결합시킬 수 있다는 것을 예시하기 위해 소켓 영역의 상이한 부분에 대한 측단면도를 포함한다. 일부 경우에, 회로부의 층은 어레이 층이 상부에 위치된 기판의 일부일 수 있다. 더욱이, 도 8a 내지 도 8c에 설명된 TFT 세트는 액세스 동작 동안 도 7a 내지 도 7d를 참조하여 설명된 TFT 세트의 회로 표현에 따라 동작할 수 있다. 도 8a 내지 도 8c는 예시적인 예로서 랩-어라운드 TFT 세트를 포함하는 소켓 영역을 도시하지만, 본 발명은 이로 제한되지 않고, 예를 들어, 소켓 영역은 본 명세서에 설명된 다른 종류의 TFT 또는 이들의 임의의 조합을 포함할 수 있다. 랩-어라운드 TFT의 제조 기술 및 동작의 양태는 도 5a 내지 도 5n에 설명되어 있다.
도 8a는 2개의 랩-어라운드 TFT 세트를 포함하는 소켓 영역의 탑다운도(801)를 도시한다. 탑다운도(801)는 워드 라인에 대응할 수 있는 어레이 전극(예를 들어, 복합 스택(805)의 D1 층의 전극(850-a))을 포함하는 워드 라인 소켓 영역의 일부일 수 있다. 추가적으로, 탑다운도(801)는 제1 전도성 플러그(896-a) 및 제2 전도성 플러그(896-b)를 도시한다. 일부 경우에, 제1 전도성 플러그는 제1 드라이버의 제1 노드(예를 들어, 워드 라인 선택 드라이버의 선택 노드)와 결합될 수 있고, 제2 전도성 플러그는 제2 드라이버의 제2 노드(예를 들어, 워드 라인 선택 드라이버의 억제 노드)와 결합될 수 있다. 탑다운도(801)는 또한 복합 스택(805)의 제2 층에 있는 게이트 전극(860)(예를 들어, 전극 물질(861-a)을 포함하는 게이트 전극(860-a), 전극 물질(861-b)을 포함하는 게이트 전극(860-b))을 도시한다.
일부 경우에, 전극(예를 들어, 전극(850-a))은 전도성 플러그(예를 들어, 전도성 플러그(896-a))와 제2 전도성 플러그(예를 들어, 전도성 플러그(896-b)) 사이에서 제1 방향으로 연장되는 제1 부분(예를 들어, 전극 탭(855-a)), 제1 부분의 단부와 결합되고 제2 방향으로 연장되는 제2 부분(예를 들어, 전극(850-a1)), 및 제1 부분의 제2 단부와 결합되고 제2 방향으로 연장되는 제3 부분(예를 들어, 전극(850-a2))을 포함할 수 있다. 일부 경우에, 제1 부분(예를 들어, 전극 탭(855-a))은 제2 부분(예를 들어, 전극(850-a1)) 및 제3 부분(예를 들어, 전극(850-a2))보다 더 넓을 수 있다.
도 8a는 또한 어레이 층의 소켓 영역의 측단면도(802)를 도시한다. 측단면도(802-a)는 탑다운도(801)에 도시된 가상 라인(AA)에 걸친 워드 라인 소켓 영역의 측단면도에 대응할 수 있다. 측단면도(802-a)는 명확성을 위해 유전체 플러그, 예를 들어, 전도성 플러그(896-a)와 전도성 플러그(896-b) 사이의 유전체 플러그, 게이트 전극으로 둘러싸인 유전체 플러그를 생략한다. 측단면도(802-a)는 5개의 어레이 전극(예를 들어, 워드 라인, 층(815)에 전극 탭(855)을 포함하는 어레이 전극)을 포함하는 복합 스택(805)을 도시한다.
측단면도(802-a)는 또한 각각이 전도성 요소(예를 들어, 전도성 요소(885-a1))와 결합될 수 있는 전도성 플러그(예를 들어, 전도성 플러그(896-a))를 도시한다. 전도성 플러그는 TFT 세트에 대한 공통 노드(예를 들어, 소스 또는 드레인)로 기능할 수 있다. 각각의 전도성 요소는 회로부(예를 들어, 워드 라인 선택 드라이버, 워드 라인 억제 드라이버)의 층의 노드(예를 들어, 선택 노드, 억제 노드)와 결합될 수 있다. 측단면도(802-a)는 또한 8 쌍의 게이트 전극(예를 들어, 각 층(820)에서 한 쌍의 게이트 전극)을 도시한다. 이와 같이, 측단면도(802-a)는 총 16개의 랩-어라운드 TFT를 도시한다. 또한, 측단면도(802-a)는 액세스 동작 동안 구동 전류가 전도성 요소(885)와 워드 라인(850) 사이에 흐를 수 있도록 워드 라인 소켓 영역의 TFT 세트가 활성화할 수 있는 전류 경로(845-a)를 도시한다.
유사하게, 측단면도(802-b)는 비트 라인 소켓 영역의 측단면도에 대응할 수 있다. 비트 라인 소켓 영역의 탑다운도는 비트 라인이 워드 라인에 실질적으로 직교할 수 있는 방향으로 연장될 수 있기 때문에 비트 라인 소켓 영역의 탑다운도가 워드 라인 소켓 영역을 도시하는 탑다운도(801)에 대해 대략 90도 회전될 수 있는 것을 제외하고는 워드 라인 소켓 영역을 도시하는 탑다운도(801)와 동일할 수 있다. 측단면도(802-b)는 또한 복합 스택(805)에 대응할 수 있고, 4개의 어레이 전극(예를 들어, 비트 라인, 층(825)에 전극 탭(856)을 포함하는 어레이 전극)을 도시한다.
측단면도(802-b)는 또한 각각이 전도성 요소(예를 들어, 전도성 요소(885-a2))와 결합될 수 있는 전도성 플러그(예를 들어, 전도성 플러그(896-c))를 도시한다. 각각의 전도성 요소는 회로부(예를 들어, 비트 라인 선택 드라이버, 비트 라인 억제 드라이버)의 층의 노드(예를 들어, 선택 노드, 억제 노드)와 결합될 수 있다. 측단면도(802-b)는 또한 8 쌍의 게이트 전극(예를 들어, 각각의 층(720)에 한 쌍의 게이트 전극)을 도시한다. 이와 같이, 측단면도(802-b)는 또한 총 16개의 랩-어라운드 TFT를 도시한다. 또한, 측단면도(802-b)는 액세스 동작 동안 구동 전류가 전도성 요소(885)와 비트 라인(851)(예를 들어, 층(825)에 전극(856)을 포함하는 비트 라인) 사이에 흐를 수 있도록 비트 라인 소켓 영역의 TFT 세트가 활성화할 수 있는 전류 경로(845-b)를 도시한다.
일부 경우에, 메모리 디바이스의 소켓 영역(예를 들어, 도 8a를 참조하여 설명된 워드 라인 소켓 영역)은 메모리 셀의 데크 세트를 통해 연장되는 전도성 플러그(예를 들어, 전도성 플러그(896-a)), 및 각각이 전도성 플러그와 접촉하는 소스 또는 드레인을 갖는 트랜지스터 세트(예를 들어, 선택 노드와 결합될 수 있는 랩-어라운드 TFT)를 포함할 수 있다. 일부 경우에, 메모리 디바이스는, 전도성 플러그와 결합되고 트랜지스터 세트의 트랜지스터에 의해 데크 세트의 데크에 포함된 전극(예를 들어, 워드 라인(850))과 선택적으로 결합되도록 구성된 드라이버(예를 들어, 워드 라인 선택 드라이버)를 포함할 수 있다.
일부 경우에, 소켓 영역은 데크 세트를 통해 연장되는 제2 전도성 플러그(예를 들어, 전도성 플러그(896-b)), 및 각각이 전도성 플러그와 접촉하는 소스 또는 드레인을 갖는 제2 트랜지스터 세트(예를 들어, 억제 노드와 결합될 수 있는 랩-어라운드 TFT)를 포함할 수 있다. 일부 경우에, 메모리 디바이스는, 제2 전도성 플러그와 결합되고 제2 트랜지스터 세트의 서브세트에 의해 데크 세트의 데크의 서브세트에 포함된 제1 유형의 액세스 라인과 선택적으로 결합되도록 구성된 제2 드라이버(예를 들어, 워드 라인 억제 드라이버)를 포함할 수 있다.
일부 경우에, 소켓 영역은 트랜지스터 세트(예를 들어, 선택 노드와 결합될 수 있는 랩-어라운드 TFT)를 위한 제1 게이트 전극 세트(예를 들어, 게이트 전극(860-a)), 및 제2 트랜지스터 세트(예를 들어, 억제 노드와 결합될 수 있는 랩-어라운드 TFT)를 위한 제2 게이트 전극 세트(예를 들어, 게이트 전극(860-b))를 포함할 수 있으며, 여기서 전도성 플러그(예를 들어, 전도성 플러그(896-a)) 및 제2 전도성 플러그(예를 들어, 전도성 플러그(896-b))는 제1 게이트 전극 세트(예를 들어, 게이트 전극(860-a))와 제2 게이트 전극 세트(예를 들어, 게이트 전극(860-b)) 사이에 있을 수 있다.
도 8b는 각각이 TFT 세트를 포함하는 2개의 소켓 영역(예를 들어, 워드 라인 소켓 영역) 및 활성 어레이 영역을 포함하는 어레이 층의 다이어그램(803-a)을 도시한다. 다이어그램(803-a)은 액세스 라인 및 TFT 세트의 구조적 특징과 같은 어레이 층의 탑다운도의 일부 양태를 도시하며, 다른 양태는 시각적 명확성을 위해 생략되었다. 일부 경우에, 활성 어레이 영역은 복합 스택(805) 내에 구성된 메모리 셀의 데크 세트를 포함할 수 있다. 본 명세서에 설명된 바와 같이, TFT 세트는 복합 스택(805)의 소켓 영역에 구성될 수도 있다. 일부 경우에, TFT 세트는 도 5a 내지 도 5n을 참조하여 설명된 랩-어라운드 TFT를 포함할 수 있다. 다이어그램(803-a)에 도시된 워드 라인(예를 들어, 워드 라인을 위한 전극)은 랩-어라운드 TFT 구성을 위한 공간을 생성하기 위해 조깅된다(예를 들어, 각각의 워드 라인은 도 5a 및 도 8a를 참조하여 설명된 활성 어레이 영역으로 연장되는 좁은 부분보다 더 짧은 더 넓은 부분과 관련된다). 예를 들어, 워드 라인의 더 넓은 부분은 8개의 워드 라인, 예를 들어, 8개의 구성 그룹에 걸쳐 확장된다. 일부 경우에, TFT는 대략 워드 라인의 중심(예를 들어, 중심 탭에 있는 어레이 전극)에 위치될 수 있다.
다이어그램(803-a)은 일례로서 16개의 워드 라인 및 따라서 16개의 랩-어라운드 TFT 세트(즉, 활성 어레이 영역의 일측에 8개, 타측에 8개)를 포함한다. 또한, 다이어그램(803-a)은 워드 라인 억제 드라이버일 수 있는 억제 드라이버(837)(워드 라인 억제 드라이버(737)의 일례일 수 있음)를 도시한다. 일부 경우에, 억제 드라이버(837)는 8개의 랩-어라운드 TFT 세트에 공통일 수 있다. 다른 경우에, 각각의 랩-어라운드 TFT 세트는 별도의 억제 드라이버와 각각 결합될 수 있다. 다이어그램(803-a)은 또한 8개의 선택 드라이버(836)(워드 라인 선택 드라이버(736)의 예일 수 있음)의 그룹을 도시한다. 각각의 선택 드라이버는 8개의 랩-어라운드 TFT 세트 중 하나와 결합된 워드 라인 선택 드라이버일 수 있다. 일부 경우에, 억제 드라이버(837) 및 8개의 선택 드라이버(836) 그룹은 메모리 셀의 데크 세트 아래에 (또는 위에) 위치될 수 있다. 일부 경우에, 억제 드라이버(예를 들어, 억제 드라이버(837)) 및 선택 드라이버(예를 들어, 선택 드라이버(736))는 메모리 셀 또는 메모리 기술(예를 들어, 자가-선택 메모리, FeRAM, CBRAM)에 대한 액세스 동작에 기초하여 다른 기능을 수행할 수 있다(예를 들어, 억제 드라이버(837)는 선택 기능을 수행하고, 선택 드라이버(736)는 억제 기능을 수행할 수 있다).
다이어그램(803-a)은 또한 랩-어라운드 TFT의 게이트 전극(예를 들어, 복합 스택(805) 내 층(820)의 게이트 전극(860))을 제어할 수 있는 공통 데크 선택 라인(846) 및 공통 데크 억제 라인(847)을 포함한다. 공통 데크 선택 라인(846)은 데크에 대한 선택 신호와 연관된 랩-어라운드 TFT(예를 들어, 워드 라인 선택 드라이버의 선택 노드와 결합하도록 구성된 랩-어라운드 TFT)에 대한 모든 게이트 전극을 결합(예를 들어, 단락)하도록 구성될 수 있다. 또한, 공통 데크 선택 라인(846)은 메모리 셀의 데크 세트 아래에 (또는 위에) 위치된 제1 공통 게이트 드라이버와 결합될 수 있다. 유사하게, 공통 데크 억제 라인(847)은 데크에 대한 억제 신호와 관련된 랩-어라운드 TFT(예를 들어, 워드 라인 억제 드라이버의 억제 노드와 결합하도록 구성된 랩-어라운드 TFT)에 대한 모든 게이트 전극을 결합(예를 들어, 단락)하도록 구성될 수 있다. 또한, 공통 데크 억제 라인(847)은 메모리 셀의 데크 세트 아래에 (또는 위에) 위치된 제2 공통 게이트 드라이버와 결합될 수 있다. 일부 경우에, 공통 게이트 드라이버(데크 선택 드라이버라고도 지칭될 수 있음)는 소켓 영역과 다른 위치에 위치될 수 있다. 일부 경우에, 공통 게이트 드라이버는 소켓 영역 세트 간에 공유될 수 있으며, 여기서 메모리 어레이의 일부는 소켓 영역 세트 및 하나 이상의 활성 어레이 영역을 포함한다. 일부 경우에, 소켓 영역은, 데크에 포함되고 서로 (예를 들어, 공통 데크 선택 라인(846), 공통 데크 억제 라인(847)) 결합되고 메모리 셀의 데크 세트 아래에 (또는 위에) 있는 공통 게이트 드라이버와 결합된 게이트 전극 세트(예를 들어, 게이트 전극(860))를 포함할 수 있다. 일부 경우에, 게이트 전극 세트는 트랜지스터(예를 들어, 소켓 영역의 랩-어라운드 TFT)에 대한 게이트 전극을 포함한다.
도 8c는 각각이 TFT 세트를 포함하는 2개의 소켓 영역(예를 들어, 워드 라인 소켓 영역) 및 활성 어레이 영역을 포함하는 어레이 층의 다이어그램(803-b)을 도시한다. 다이어그램(804-b)은 TFT 세트(예를 들어, 랩-어라운드 TFT)의 구조적 특징 및 액세스 라인과 같은 어레이 층의 탑다운도의 일부 양태를 도시한다. 다이어그램(803-b)은 워드 라인 선택 드라이버(836-a)(워드 라인 선택 드라이버(736-a)의 일례일 수 있음) 및 워드 라인 억제 드라이버(837-a)(워드 라인 억제 드라이버(737-a)의 일례일 수 있음)를 포함한다. 추가적으로, 다이어그램(803-b)은 디코더 회로부(876)를 도시한다. 일부 경우에, 워드 라인 선택 드라이버(836-a), 워드 라인 억제 드라이버(837-a) 및 디코더 회로부(876)는 메모리 셀의 데크 세트 아래에 (또는 위에) 위치될 수 있다. 다이어그램(803-b)은 다이어그램(803-a)에 비해 랩-어라운드 TFT의 게이트 전극(예를 들어, 복합 스택(805) 내 층(820)의 게이트 전극(860))을 제어하기 위한 대안적인 구성을 도시할 수 있다. (예를 들어, 다이어그램(803-a)을 참조하여 설명된 공통 데크 선택 라인(846) 및 공통 데크 억제 라인(847)을 사용하여) 예를 들어, 랩-어라운드 TFT를 위한 모든 게이트 전극을 결합시키는 대신, 디코더 회로부(876)는 각각의 게이트 전극에 대한 제어 신호를 디코딩하도록 구성될 수 있다. 다이어그램(803-b)에 도시된 예에서, 두 소켓 영역의 64개의 TFT 각각은 게이트 전극을 위한 드라이버와 결합될 수 있다. 일부 경우에, 소켓 영역을 포함하는 메모리 디바이스는, 데크 세트 아래에 있고, 데크에 포함된 게이트 전극 세트로부터 트랜지스터를 위한 게이트 전극을 선택하는 것에 기초하여 트랜지스터를 활성화하도록 구성된 디코더 회로부를 포함할 수 있다.
도 9는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 디코딩 방식의 다이어그램(900)을 도시한다. 다이어그램(900)에 도시된 TFT 기반 디코더 회로부는 복합 스택(예를 들어, 복합 스택(305), 복합 스택(705), 복합 스택(805)) 내에 구성될 수 있다. 복합 스택 내에 구성된 이러한 디코더 회로부는 논리 회로부의 층에 의해 수행될 수 있는 디코딩 기능의 적어도 일부를 수행할 수 있다. 예를 들어, 디코더 회로부는 메모리 셀의 데크 세트 중에서 데크를 선택하는 것보다 추가 기능을 수행할 수 있다. 일부 경우에, 논리 회로부의 층은 메모리 셀의 데크 세트가 상부에 구성될 수 있는 기판 내에 위치될 수 있다. 이러한 방식으로, 기판 내 논리 회로부는 논리 회로부에 대응하는 영역을 감소시키기 위해 단순화될 수 있고 또는 메모리 어레이의 추가 데크를 지원할 수 있다.
다이어그램(900)은 예시의 목적으로 평면 TFT를 포함할 수 있는 디코더 회로부를 도시하지만, 본 발명은 이것으로 제한되지 않고, 예를 들어, 복합 스택 내 디코더 회로부는 본 명세서에 설명된 다른 유형의 TFT 또는 이들의 임의의 조합을 포함할 수 있다. 도 4a 내지 도 4aa는 평면 TFT의 제조 기술 및 동작 양태를 설명한다. 또한, 다이어그램(900)은 단일 종단 드라이버 방식, 예를 들어, 액세스 라인의 일 단부에 위치된 액세스 라인(예를 들어, 워드 라인)에 구동 전류를 제공하는 TFT를 도시한다. 이 기술 분야에 통상의 지식을 가진 자라면 임의의 기능을 상실하지 않고 다른 드라이버 방식(예를 들어, 액세스 라인의 2개의 단부 사이에 위치된 TFT가 구동 전류를 제공함)을 사용하거나 보다 복잡한 드라이버 회로부를 사용할 수 있다는 것을 이해할 수 있을 것이다.
다이어그램(900)은 서로 상하로 위치된 데크의 클러스터(8개의 데크, 예를 들어, 데크(966-a) 내지 데크(966-h)를 포함하는 클러스터(967))를 도시하고, 여기서 각각의 데크는 하나 이상의 타일을 포함할 수 있다. 다이어그램(900)은 타일 내에서 디코딩 기능을 수행하기 위해, 예를 들어, 타일 내의 액세스 라인(예를 들어, 8개의 워드 라인) 세트로부터 액세스 라인(예를 들어, 워드 라인)을 활성화하기 위해 TFT 세트를 도시한다. 본 명세서에 설명된 디코더 회로부의 맥락에서, 클러스터는 타일 그룹을 지칭할 수 있고, 타일은 어레이 디코딩의 단위를 지칭할 수 있다. 또한, 다이어그램(900)은 선택 드라이버(936)(워드 라인 선택 드라이버(736-a)의 일례일 수 있음) 및 억제 드라이버(937)(워드 라인 억제 드라이버(737-a)의 일례일 수 있음)를 도시한다. 일부 경우에, 선택 드라이버(936) 및 억제 드라이버(937)는 논리 회로부의 층 내에 위치될 수 있다.
일부 경우에, 데크(예를 들어, 데크(966-a) 내지 데크(966-h)) 내 전극 층(예를 들어, 워드 라인 및 비트 라인과 같은 액세스 라인을 포함하는 층)은 제2 TFT 세트의 게이트에 대한 제어 신호를 제공하는 제1 TFT 세트(예를 들어, 도 9에 도시된 워드 라인과 결합된 TFT 쌍)를 포함할 수 있으며, 여기서, 제1 TFT 세트의 소스 또는 드레인은 데크 내 전극 층에 구성될 수 있는 제3 TFT 세트와 결합될 수 있다.
예를 들어, 다이어그램(900)은 디코더 회로부가 데크(966)(예를 들어, 데크(966-a) 내지 데크(966-h)) 내의 타일 내 8개의 디코딩 중 하나를 수행할 수 있는 것을 도시하고, 예를 들어, 8개의 TFT 쌍(예를 들어, 직렬 구성의 2개의 TFT) 중 하나가 타일 내 8개의 액세스 라인(예를 들어, 워드 라인) 중 하나를 활성화하기 위해 활성화될 수 있는 것을 도시한다. 또한, 다이어그램(900)은 디코더 회로부가 데크 레벨 디코딩을 수행할 수 있는 데크 레벨 디코더와 함께 64개의 디코딩 중 하나를 수행할 수 있는 것을 도시하고, 예를 들어, 데크 레벨 디코더는 클러스터(967) 내 8개의 데크 중 하나(예를 들어, 데크(966-a) 내지 데크(966-h) 중 하나)를 선택(또는 활성화)할 수 있는 것을 도시한다.
도 10a 및 도 10b는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 교차 영역의 다이어그램을 도시한다.
도 10a는 활성 어레이 영역(예를 들어, 활성 어레이(1055-a) 내지 활성 어레이(1055-d)) 및 소켓 영역(예를 들어, 소켓 영역(1065), 소켓 영역(1066))을 포함하는 어레이 층의 탑다운도를 나타내는 다이어그램(1000)을 도시하고, 여기서 TFT 세트는 본 명세서에 설명된 바와 같이 구성될 수 있다. 다이어그램(1000)은 도 1을 참조하여 설명된 메모리 디바이스(100)의 일례의 일부 양태를 포함할 수 있다. 일부 경우에, 다이어그램(1000)은 도 10b에 도시된 복합 스택(1005)(도 7c를 참조하여 설명된 복합 스택(705)의 일례일 수 있음) 내에 구성된 메모리 셀의 2개 이상의 데크를 포함하는 3D 메모리 디바이스의 일부일 수 있다. 일부 예에서, 다이어그램(1000)은 본 명세서에 설명된 퀼트 아키텍처의 일례일 수 있다. TFT 세트는 복합 스택(1005) 내에 구성될 수 있고, 도 3a 내지 도 3l을 참조하여 설명된 수직 TFT, 도 4a 내지 도 4aa를 참조하여 설명된 평면 TFT, 도 5a 내지 도 5n을 참조하여 설명된 랩-어라운드 TFT, 또는 도 6a 내지 도 6r을 참조하여 설명된 하이브리드 TFT, 또는 이들의 임의의 조합을 포함할 수 있다.
또한, 다이어그램(1000)은 활성 어레이(1055)가 제1 방향으로 연장되는 제1 유형의 제1 액세스 라인(예를 들어, 워드 라인) 세트, 및 제1 방향에 실질적으로 직교할 수 있는 제2 방향으로 연장되는 제2 유형의 제2 액세스 라인(예를 들어, 비트 라인) 세트를 포함할 수 있는 것을 도시한다. 제1 액세스 라인 세트는 복합 스택(1005)의 제1 층(예를 들어, D1 층, 도 10b를 참조하여 설명된 층(1015))에 위치될 수 있다. 유사하게, 제2 액세스 라인 세트는 복합 스택(1005)의 제3 층(예를 들어, D2 층, 도 10b를 참조하여 설명된 층(1025))에 위치될 수 있다. 다이어그램(1000)은 제1 액세스 라인 세트(예를 들어, 워드 라인)가 활성 어레이의 경계(예를 들어, 활성 어레이(1055-a)와 활성 어레이(1055-b)의 경계)와 교차할 수 있는 것을 도시한다. 유사하게, 제2 액세스 라인 세트(예를 들어, 비트 라인)는 활성 어레이의 경계(예를 들어, 활성 어레이(1055-a)와 활성 어레이(1055-c)의 경계)와 교차할 수 있다.
추가적으로, 소켓 영역(1065) 내의 TFT는 제1 액세스 라인 세트(예를 들어, 워드 라인)와 결합하도록 구성될 수 있고, 소켓 영역(1066) 내의 TFT는 제2 액세스 라인 세트(예를 들어, 비트 라인)와 결합하도록 구성될 수 있다. 이러한 방식으로, 소켓 영역(1065)(예를 들어, 워드 라인 소켓) 내 TFT는 회로부의 층의 노드(예를 들어, 선택 노드, 억제 노드)를 활성 어레이(1055)의 하나 이상의 워드 라인과 결합시킬 수 있다. 유사하게, 소켓 영역(1066)(예를 들어, 비트 라인 소켓)의 TFT는 회로부의 층의 노드(예를 들어, 선택 노드, 억제 노드)를 활성 어레이(1055)의 하나 이상의 비트 라인과 결합시킬 수 있다.
또한, 데크 선택 라인(1070)은 복합 스택(1005)의 제2 층(예를 들어, DM 층, 도 10b를 참조하여 설명된 층(1020))의 소켓 영역(예를 들어, 소켓 영역(1065), 소켓 영역(1066))에 형성될 수 있다. 일부 경우에, 데크 선택 라인(1070)은 다양한 종류의 TFT에 대해 본 명세서에 설명된 제2 층(예를 들어, DM 층, 층(1020))에 또한 구성된 TFT의 게이트 전극과 결합될 수 있다. 이와 같이, 데크 선택 라인(1070)은 TFT의 게이트 전극과 결합될 수 있고, 소켓 영역 내 TFT의 게이트를 위한 제어 라인으로 지칭될 수 있다.
두 액세스 라인 세트(예를 들어, 워드 라인 및 비트 라인)에 대한 데크 선택 라인(1070)은 제2 층(예를 들어, DM 층, 복합 스택(1005)의 층(1020))에 구성될 수 있고, 교차 영역(1075)(예를 들어, 데크 선택 라인(1070-a)이 데크 선택 라인(1070-d)과 교차하는 교차 영역(1075-a), 데크 선택 라인(1070-b)이 데크 선택 라인(1070-d)과 교차하는 교차 영역(1075-b))은 2개의 데크 선택 라인이 교차할 수 있는 데크 선택 라인(1070)의 단락을 피하기 위해 형성될 수 있다. 이러한 교차 영역은 활성 어레이 배열(예를 들어, 퀼트 아키텍처)의 구성에 기초하여 다양한 위치에 위치될 수 있다. 예로서, 다이어그램(1000)은 활성 어레이(1055)의 코너에 교차 영역을 도시한다.
도 10b는 교차 영역의 확대된 탑다운도를 나타내는 다이어그램(1001)을 도시하고, 교차 영역 내 다양한 위치에 걸쳐 교차 영역의 측단면도를 나타내는 다이어그램(1002)을 도시한다. 다이어그램(1001)은 제1 데크 선택 라인 세트(예를 들어, 데크 선택 라인(1070-f1)을 포함하는 데크 선택 라인)가 제2 데크 선택 라인 세트(예를 들어, 데크 선택 라인(1070-g1)을 포함하는 데크 선택 라인)와 교차할 수 있는 교차 영역(1075-d)을 포함한다. 제1 데크 선택 라인 세트는 워드 라인 소켓(예를 들어, 소켓 영역(1065))과 연관될 수 있고, 워드 라인 소켓 내 TFT(예를 들어, 워드 라인과 결합하도록 구성된 TFT)의 게이트를 위한 제어 라인일 수 있다. 유사하게, 제2 데크 선택 라인 세트는 비트 라인 소켓(예를 들어, 소켓 영역(1066))과 연관될 수 있고, 비트 라인 소켓 내 TFT(예를 들어, 비트 라인과 결합하도록 구성된 TFT)의 게이트를 위한 제어 라인일 수 있다.
도 10b는 또한 다이어그램(1001)에 도시된 가상 라인, 예를 들어, 교차 영역(1075-d) 내로 전이하는 데크 선택 라인(1070-f1)에 대해 가상 라인(AA) 내지 가상 라인(EE)에 걸친 데크 선택 라인(예를 들어, 데크 선택 라인(1070-f1))의 측단면도를 나타내는 다이어그램(1002)을 도시한다. 다이어그램(1002)은 제1 층(예를 들어, D1 층, 층(1015)), 제2 층(예를 들어, DM 층, 층(1020)) 및 제3 층(예를 들어, D2 층, 층(1025))을 포함하는 복합 스택(1005)을 도시한다.
가상 라인(AA)에 걸친 단면도(1002-a)는 D1 층(예를 들어, 층(1015))에 구성된 어레이 전극(1050)을 도시한다. 가상 라인(AA)은 워드 라인에 대응하고, 단면도(1002-a)에 도시된 어레이 전극(1050)은 워드 라인과 결합될 수 있다. 단면도(1002-a)는 또한 DM 층(예를 들어, 층(1020))에 구성된 게이트 전극(예를 들어, 전극 물질(1061)을 포함하는 게이트 전극)을 도시한다. 단면도(1002-a)에 도시된 게이트 전극은 데크 선택 라인(1070-f1)(예를 들어, 워드 라인 소켓 영역(1065) 내 TFT의 게이트를 위한 제어 라인)의 일부일 수 있다.
가상 라인(BB)에 걸친 단면도(1002-b)는 가상 라인(BB)을 포함하는 교차 영역의 제1 부분이 단면도(1002-a)에 도시된 워드 라인으로부터 떨어져 있기 때문에 어레이 전극(1050)이 없는 것을 제외하고는 단면도(1002-a)와 유사한 구조를 도시한다.
가상 라인(CC)에 걸친 단면도(1002-c)는 게이트 전극(예를 들어, 전극 물질(1061)을 포함하는 게이트 전극)이 가상 라인(CC)을 포함하는 교차 영역의 제2 부분에서 D1 층(예를 들어, 층(1015))과 DM 층(예를 들어, 층(1020)) 모두에 걸쳐 구성될 수 있는 것을 도시하고, 예를 들어, 전극 물질(1061)이 D1 층과 DM 층에 걸쳐 있는 것을 도시한다. 이러한 방식으로, 내부 게이트 전극 쌍(예를 들어, 전극 물질(1061-b)에 대응하는 전극 및 전극 물질(1061-c)에 대응하는 전극)이 회색 화살표로 지시된 바와 같이 연결(예를 들어, 전기적으로 단락)될 수 있다.
가상 라인(DD)에 걸친 단면도(1002-d)는 게이트 전극(예를 들어, 전극 물질(1061)을 포함하는 게이트 전극)이 가상 라인(DD)을 포함하는 교차 영역의 제3 부분에서 D1 층(예를 들어, 층(1015))에 구성될 수 있는 것을 도시한다. 이러한 방식으로, 게이트 전극(예를 들어, 워드 라인 소켓 영역(1065) 내 TFT의 게이트를 위한 제어 라인)은 교차 영역의 제1 부분으로부터 교차 영역의 제3 부분으로 전이하면서 8개의 DM 층(예를 들어, 층(1020))의 게이트 전극으로부터 5개의 D1 층(예를 들어, 층(1015))의 게이트 전극으로 변환될 수 있다. 본 명세서에 설명된 바와 같이, 내부 전극 쌍은 전이 동안 전기적으로 연결될 수 있다. 내부 게이트 전극 쌍은 도 7d의 회로도(738-a)를 참조하여 설명된 TFT를 위한 게이트 쌍(예를 들어, 회색 화살표로 지시된 게이트 쌍)에 대응할 수 있다.
유사하게, 데크 선택 라인(1070-g1)(예를 들어, 비트 라인 소켓 영역(1066) 내 TFT의 게이트를 위한 제어 라인)은 교차 영역(1075-d)의 상이한 부분을 통해 상이한 구조적 구성을 갖도록 구성될 수 있다. 이러한 방식으로, 게이트 전극(예를 들어, 비트 라인 소켓 영역(1066) 내 TFT의 게이트를 위한 제어 라인)은, 예를 들어, 가상 라인(AA 내지 EE)에 대해 직교 방향으로 교차 영역(1075-d)으로 전이하는 데크 선택 라인(1070-g1)에 대해, 8개의 DM 층(예를 들어, 층(1020))의 게이트 전극으로부터 교차 영역(1075-d)의 4개의 D2 층(예를 들어, 층(1025))의 게이트 전극으로 변환될 수 있다. 전이 동안, 게이트 전극의 전극 물질(1062)이 DM 층(예를 들어, 층(1020))과 D2 층(예를 들어, 층(1025)) 모두에 걸쳐 구성될 수 있기 때문에, 예를 들어, 전극 물질(1062)은 데크 선택 라인(1070-f1)에 대해 가상 라인(CC)을 포함하는 교차 영역의 제2 부분에 대응하는 교차 영역(1075-d)의 일부에서 DM 층과 D2 층에 걸쳐 있기 때문에, 내부 게이트 전극 쌍은 전기적으로 연결될 수 있다. 내부 게이트 전극 쌍은 도 7d의 회로도(738-b)를 참조하여 설명된 TFT를 위한 게이트 쌍(예를 들어, 회색 화살표로 지시된 게이트 쌍)에 대응할 수 있다.
이러한 방식으로, 가상 라인(EE)에 걸친 단면도(1002-e)는 데크 선택 라인(1070-f1)에 대한 게이트 전극(예를 들어, 전극 물질(1061-a), 전극 물질(1061-i), 전극 물질(1061-j), 전극 물질(1061-k), 전극 물질(1061-h)을 포함하는 게이트 전극)이 층(1015)에 구성될 수 있고 데크 선택 라인(1070-g1)에 대한 게이트 전극(예를 들어, 전극 물질(1062-a), 전극 물질(1062-b), 전극 물질(1062-c), 전극 물질(1062-d)을 포함하는 게이트 전극)이 층(1025)에 구성될 수 있는 것을 보여준다. 이와 같이, 데크 선택 라인(1070-f1)과 데크 선택 라인(1070-g1)은 전기적으로 단락되지 않고 교차할 수 있다.
다이어그램(1002)의 단면도는 또한 교차 영역(1075-d) 밖으로 전이하는 데크 선택 라인(1070-f1)에 대한 측단면도를 나타낼 수 있다. 즉, 가상 라인(DD)에 걸친 단면도(1002-d)는 가상 라인(D'D')에 걸친 단면도와 동일할 수 있다. 유사하게, 가상 라인(CC)에 걸친 단면도(1002-c)는 가상 라인(C'C')에 걸친 단면도와 동일할 수 있다. 또한, 가상 라인(A'A')에 걸친 단면도는 가상 라인(AA)에 걸친 단면도(1002-a)와 동일하다.
일부 경우에, 메모리 디바이스(예를 들어, 도 1을 참조하여 설명된 메모리 디바이스(100), 3D 메모리 디바이스)는 각각이 제1 층(예를 들어, D1 층), 제2 층(예를 들어, DM 층), 제3 층(예를 들어, D2 층), 및 메모리 어레이 세트를 포함하는 메모리 셀의 데크 세트, 제1 방향으로 연장되는 제1 전극 세트, 제1 방향과 교차하는 제2 방향으로 연장되는 제2 전극 세트를 포함할 수 있다. 일부 경우에, 메모리 어레이 세트의 메모리 어레이 사이의 영역(예를 들어, 교차 영역(1075)) 내에서, 제1 전극 세트의 각각의 제1 전극은 제2 층에 제1 부분, 제1 층에 제2 부분, 및 제2 층에 제3 부분을 포함하고, 제2 전극 세트의 각각의 제2 전극은 제2 층에 제1 부분, 제3 층에 제2 부분, 및 제2 층에 제3 부분을 포함한다.
일부 경우에, 제1 전극 세트의 각각의 제1 전극은 적어도 제2 층과 제1 층에 걸쳐 있는 제4 부분을 영역 내에 더 포함하고, 제2 전극 세트의 각각의 제2 전극은 적어도 제2 층과 제3 층에 걸쳐 있는 제4 부분을 영역 내에 더 포함한다. 일부 경우에, 제1 전극 세트 중 적어도 2개의 제1 전극의 제4 부분은 적어도 2개의 제1 전극에 공통일 수 있고, 제2 전극 세트 중 적어도 2개의 제2 전극의 제4 부분은 적어도 2개의 제2 전극에 공통일 수 있다.
일부 경우에, 제1 전극 세트의 각각의 제1 전극은 적어도 제1 층과 제2 층에 걸쳐 있는 제5 부분을 영역 내에 더 포함하고, 제2 전극 세트의 각각의 제2 전극은 제3 층과 제2 층의 적어도 2개에 걸쳐 있는 제5 부분을 영역 내에 더 포함한다. 일부 경우에, 제1 전극 세트의 제1 전극의 적어도 서브세트는 영역 내에서 함께 결합될 수 있고, 제2 전극 세트의 제2 전극의 적어도 서브세트는 영역 내에서 함께 결합될 수 있다.
일부 경우에, 메모리 디바이스는, 세트의 메모리 어레이 내에 있고 제1 유형의 액세스 라인을 선택하도록 구성된 제1 트랜지스터 세트를 포함할 수 있으며, 여기서 세트의 제1 전극은 제1 트랜지스터 세트의 게이트와 결합될 수 있다. 일부 경우에, 메모리 디바이스는, 세트의 메모리 어레이 내에 있고 제2 유형의 액세스 라인을 선택하도록 구성된 제2 트랜지스터 세트를 포함할 수 있으며, 여기서 세트의 제2 전극은 제2 트랜지스터 세트의 게이트와 결합될 수 있다. 일부 경우에, 제1 트랜지스터 세트와 제2 트랜지스터 세트는 세트의 데크 내에 있을 수 있다.
도 11은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 예시적인 메모리 디바이스의 다이어그램(1100)을 도시한다. 일부 경우에, 메모리 디바이스는 도 1 및 도 2를 참조하여 설명된 2개 이상의 메모리 셀 데크를 포함할 수 있다. 다이어그램(1100)은 기판(1156), 각각이 활성 어레이 영역과 소켓 영역을 포함하는 하나 이상의 어레이 층(1157) 세트, 및 TFT 회로 층(1158)을 포함한다. 기판(1156)은 도 2를 참조하여 설명된 기판(204)의 일례일 수 있다. 일부 경우에, 기판(1156)은 논리 회로부의 층을 포함할 수 있다. 어레이 층(1157)은 도 7, 도 8, 및 도 10을 참조하여 설명된 어레이 층의 일례일 수 있다. 어레이 층(1157)은 복합 스택(예를 들어, 도 7c를 참조하여 설명된 복합 스택(705), 도 8a를 참조하여 설명된 복합 스택(805), 도 10b를 참조하여 설명된 복합 스택(1005))을 포함할 수 있다. 또한, 어레이 층(1157)은 TFT 세트가 위치된 소켓 영역뿐만 아니라 활성 어레이 영역의 메모리 셀의 데크 세트를 포함할 수 있다. 일부 경우에, 각각의 어레이 층(예를 들어, 어레이 층(1157-a), 어레이 층(1157-b))은 소정 개수의 메모리 셀 데크(예를 들어, 8개의 데크, 16개의 데크, 32개의 데크, 64개의 데크)를 포함할 수 있다. TFT 세트는 수직 TFT, 평면 TFT, 랩-어라운드 TFT, 또는 하이브리드 TFT, 또는 이들의 임의의 조합을 포함할 수 있다. TFT 회로의 층(1158)은 도 9를 참조하여 설명된 TFT 기반 디코더 회로부의 일례일 수 있다.
일부 경우에, 메모리 디바이스는 제1 층(예를 들어, 도 7c를 참조하여 설명된 제1 층(715))에 전극 세트를 포함하고 제2 층(예를 들어, 도 7c를 참조하여 설명된 제2 층(720))에 메모리 셀 세트를 포함하는 메모리 어레이를 포함할 수 있다. 메모리 디바이스는 또한 전극 세트로부터 전극을 선택하도록 구성된 트랜지스터 세트를 포함할 수 있고, 트랜지스터 세트는 각각 제2 층에 게이트 전극, 제1 층에 반도체 물질을 포함할 수 있다. 일부 경우에, 메모리 어레이는 메모리 디바이스의 제1 데크(예를 들어, 어레이 층(1157-a)의 메모리 셀의 제1 데크)에 있을 수 있다. 일부 경우에, 메모리 디바이스는 또한 제2 데크(예를 들어, 어레이 층(1157-b)의 메모리 셀의 제2 데크)를 포함할 수 있으며, 여기서 제2 데크는 제2 데크의 제1 층에 제2 전극 세트, 및 제2 데크의 제2 층에 제2 메모리 셀 세트를 포함하는 제2 메모리 어레이, 및 제2 전극 세트로부터 전극을 선택하도록 구성된 제2 트랜지스터 세트를 포함할 수 있고, 제2 트랜지스터 세트 각각은 제2 데크의 제2 층에 게이트 전극, 및 제2 데크의 제1 층에 반도체 물질을 포함할 수 있다.
일부 경우에, 메모리 디바이스의 제1 데크는 제1 데크 세트(예를 들어, 소정 개수의 메모리 셀 데크를 포함할 수 있는 어레이 층(1157-a)의 메모리 셀의 제1 데크)에 포함될 수 있고, 메모리 디바이스의 제2 데크는 제2 데크 세트(예를 들어, 소정 개수의 메모리 셀 데크를 포함할 수 있는 어레이 층(1157-b)의 메모리 셀의 제2 데크)에 포함될 수 있다. 일부 경우에, 메모리 디바이스는 제1 데크 세트(예를 들어, 어레이 층(1157-a))와 제2 데크 세트(예를 들어, 어레이 층(1157-b)) 사이에 디코더 회로부(예를 들어, TFT 회로의 층(1158))를 더 포함할 수 있으며, 여기서 디코더 회로부는 제1 세트의 데크(예를 들어, 어레이 층(1157-a)) 및 제2 세트의 데크(예를 들어, 어레이 층(1157-b)) 중에서 하나 이상의 데크를 선택하도록 구성될 수 있다.
일부 경우에, 메모리 어레이는 메모리 디바이스의 데크 세트에 포함된 데크(예를 들어, 소정 개수의 메모리 셀 데크를 포함할 수 있는 어레이 층(1157-a)의 메모리 셀 데크)일 수 있고, 메모리 디바이스는, 데크에 포함되고 데크에 포함된 대응하는 게이트 전극 세트로부터 트랜지스터를 위한 게이트 전극을 선택하는 것에 기초하여 트랜지스터 세트의 트랜지스터를 활성화하도록 구성된 디코더 회로부(예를 들어, 도 9를 참조하여 설명된 디코더 회로부)를 더 포함할 수 있다.
도 12는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 박막 트랜지스터 및 관련 제조 기술을 위한 방법(1200)을 도시한다. 방법(1200)의 동작은 예를 들어 도 3a 내지 도 3l을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1205)에서, 제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 비아 세트와 제2 비아 세트를 형성할 수 있다. 블록(1205)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1205)의 동작의 양태는 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1210)에서 트랜지스터를 위한 게이트 전극은 제1 비아 세트를 사용하여 형성될 수 있고, 여기서 게이트 전극은 제2 층에 있다. 블록(1210)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1210)의 동작의 양태는 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1215)에서 트랜지스터를 위한 제2 전극은 제2 비아 세트를 사용하여 형성될 수 있고, 여기서 제2 전극은 제1 층에 있다. 블록(1215)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1215)의 동작의 양태는 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1220)에서 트랜지스터를 위한 제3 전극은 제1 비아 세트와 제2 비아 세트에 공통인 비아를 사용하여 형성될 수 있고, 여기서 제3 전극은 적어도 제3 층을 통해 연장될 수 있다. 블록(1220)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1220)의 동작의 양태는 도 3a 내지 도 3l을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(1200)과 같은 방법 또는 방법들을 수행할 수 있다. 상기 장치는 제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 복수의 비아 및 제2 복수의 비아를 형성하는 단계; 상기 제1 복수의 비아를 사용하여, 트랜지스터를 위한 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 제2 층에 있는, 상기 게이트 전극을 형성하는 단계; 상기 제2 복수의 비아를 사용하여, 상기 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층에 있는, 상기 제2 전극을 형성하는 단계; 및 상기 제1 복수의 비아 및 상기 제2 복수의 비아에 공통인 비아를 사용하여, 상기 트랜지스터를 위한 제3 전극을 형성하는 단계로서, 상기 제3 전극은 적어도 상기 제3 층을 통해 연장되는, 상기 제3 전극을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(1200) 및 장치의 일부 예에서, 트랜지스터를 위한 게이트 전극을 형성하는 것은 제1 비아 세트와 정렬되는 채널을 제2 층에 형성하고, 채널에 부합하는 절연 물질을 형성하고, 절연 물질을 형성한 것에 기초하여 채널을 전극 물질로 채우기 위한 동작, 특징, 회로부, 수단 또는 명령어를 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예는 비아를 사용하여 게이트 전극의 일부를 제거하여 제2 층에 공동을 형성하는 단계, 및 비아를 사용하여 제2 층의 공동에 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계를 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예는 비아를 사용하여 제2 전극의 일부를 제거하여 제1 층에 공동을 형성하는 단계, 및 비아를 사용하여 제1 층의 공동에 제2 전극과 접촉하는 옴 물질을 형성하는 단계를 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예는 비아를 사용하여 제1 층과 제2 층에 걸쳐 있는 공동을 형성하는 단계, 및 비아를 사용하여 제1 층과 제2 층에 걸쳐 있는 공동에 반도체 물질을 형성하는 단계를 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1200) 및 장치의 일부 예는 비아를 사용하여 반도체 물질과 접촉하는 절연 물질을 형성하는 단계를 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예는 비아를 사용하여 제3 층에 공동을 형성하는 단계, 및 비아를 사용하여 제3 층의 공동에 제3 전극과 접촉하는 옴 물질을 형성하는 단계를 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예에서, 트랜지스터를 위한 제3 전극을 형성하는 것은 비아를 사용하여 스택을 통해 논리 회로부의 층까지 홀을 형성하고, 홀을 전극 물질로 채우는 것을 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 포함할 수 있다. 본 명세서에 설명된 방법(1200) 및 장치의 일부 예에서, 트랜지스터를 위한 제2 전극을 형성하는 것은 제2 비아 세트와 정렬되는 채널을 제1 층에 형성하고, 여기서 제2 비아 세트는 제1 비아 세트에 의해 형성된 제1 비아 행과 교차하는 제2 비아 행을 형성하고, 제1 층의 채널을 전극 물질로 채우고, 제2 비아 세트에 대응하는 유전체 플러그 세트를 형성하고, 여기서 유전체 플러그는 제1 층의 채널의 전극 물질을 통해 연장되는 것을 수행하기 위한 동작, 특징, 회로부, 수단 또는 명령어를 포함할 수 있다.
도 13은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 박막 트랜지스터 및 관련 제조 기술을 위한 방법(1300)을 도시한다. 방법(1300)의 동작은 예를 들어 도 4a 내지 도 4aa를 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1305)에서, 제1 층과 제2 층을 포함하는 스택의 상부 층을 통해 제1 비아, 제2 비아 및 제3 비아를 형성할 수 있다. 블록(1305)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1305)의 동작의 양태는 도 4a 내지 도 4aa를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1310)에서 제1 비아를 사용하여 트랜지스터를 위한 게이트 전극을 형성할 수 있다. 블록(1310)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1310)의 동작의 양태는 도 4a 내지 도 4aa를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1315)에서 제2 비아를 사용하여 트랜지스터를 위한 제2 전극을 형성할 수 있고, 여기서 제2 전극은 제1 층과 제2 층을 통해 연장된다. 블록(1315)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1315)의 동작의 양태는 도 4a 내지 도 4aa를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1320)에서 적어도 제1 비아와 제3 비아를 사용하여 트랜지스터를 위한 제3 전극을 형성할 수 있다. 블록(1320)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1320)의 동작의 양태는 도 4a 내지 도 4aa를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(1300)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 층 및 제2 층을 포함하는 스택의 상부 층을 통해 제1 비아, 제2 비아 및 제3 비아를 형성하는 단계; 상기 제1 비아를 사용하여 트랜지스터를 위한 게이트 전극을 형성하는 단계; 상기 제2 비아를 사용하여 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층 및 상기 제2 층을 통해 연장되는, 상기 제2 전극을 형성하는 단계; 및 적어도 상기 제1 비아 및 상기 제3 비아를 사용하여 상기 트랜지스터를 위한 제3 전극을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(1300) 및 장치의 일부 예에서, 트랜지스터를 위한 게이트 전극을 형성하는 것은 제1 비아를 포함하는 비아 세트를 사용하여 제2 층에 채널을 형성하고, 제2 층의 채널에 부합하는 절연 물질을 형성하고, 절연 물질과 접촉하는 전극 물질로 채널을 채우는 것을 수행하기 위한 특징, 회로부, 수단 또는 명령어를 포함할 수 있다. 일부 경우에, 방법(1300)은 제1 비아를 사용하여 제1 층에 공동을 형성하여 게이트 전극의 적어도 일부를 노출시키는 단계, 공동을 형성한 것에 기초하여 제1 비아를 사용하여 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계, 및 제1 비아를 사용하여, 제1 층의 공동에 산화물 물질과 접촉하는 반도체 물질을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
일부 경우에, 본 명세서에 설명된 방법(1300) 및 장치는 적어도 제2 비아를 사용하여, 제1 층에 제2 공동을 형성하여 제3 전극 및 반도체 물질의 적어도 일부를 노출시키는 단계, 제3 비아를 사용하여 제1 층에 제3 공동을 형성하여 반도체 물질을 노출시키는 단계, 및 제1 층의 제2 공동 및 제3 공동을 옴 물질로 채우는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1300) 및 장치의 일부 예에서, 트랜지스터를 위한 제3 전극을 형성하는 것은 적어도 제1 비아와 제3 비아를 사용하여 제1 층에 제1 채널을 형성하고, 제1 층의 제1 채널을 전극 물질로 채우고, 제1 층의 제1 채널의 전극 물질에 제1 채널보다 좁은 제2 채널을 형성하고, 제2 채널을 유전체 물질로 채우는 것을 수행하기 위한 특징, 회로부, 수단 또는 명령어를 포함할 수 있다. 본 명세서에 설명된 방법(1300) 및 장치의 일부 예에서, 트랜지스터를 위한 제2 전극을 형성하는 것은 제2 비아를 사용하여 스택을 통해 논리 회로부의 층까지 홀을 형성하고, 홀을 전극 물질로 채우는 것을 수행하기 위한 특징, 회로부, 수단 또는 명령어를 포함할 수 있다.
도 14는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 방법(1400)을 도시한다. 방법(1400)의 동작은 예를 들어 도 5a 내지 도 5n 또는 도 6a 내지 도 6r을 참조하여 본 명세서에 설명된 방법에 의해 구현될 수 있다.
블록(1405)에서, 제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 비아 세트, 제2 비아 세트, 및 제3 비아를 형성할 수 있다. 블록(1405)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1405)의 동작의 양태는 도 5a 내지 도 5n 또는 도 6a 내지 도 6r을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1410)에서, 제1 비아 세트를 사용하여 트랜지스터를 위한 게이트 전극을 형성할 수 있고, 여기서 게이트 전극은 제2 층에 있다. 블록(1410)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1410)의 동작의 양태는 도 5a 내지 도 5n 또는 도 6a 내지 도 6r을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1415)에서 제2 비아 세트를 사용하여 트랜지스터를 위한 제2 전극을 형성할 수 있고, 여기서 제2 전극은 제1 층에 있다. 블록(1415)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1415)의 동작의 양태는 도 5a 내지 도 5n 또는 도 6a 내지 도 6r을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1420)에서 제3 비아를 사용하여 트랜지스터를 위한 제3 전극을 형성할 수 있고, 여기서 제3 전극은 적어도 제3 층을 통해 연장된다. 블록(1420)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1420)의 동작의 양태는 도 5a 내지 도 5n 또는 도 6a 내지 도 6r을 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
일부 예에서, 본 명세서에 설명된 장치는 방법(1400)과 같은 방법 또는 방법들을 수행할 수 있다. 장치는 제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 복수의 비아, 제2 복수의 비아 및 제3 비아를 형성하는 단계; 상기 제1 복수의 비아를 사용하여 트랜지스터를 위한 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 제2 층에 있는, 상기 게이트 전극을 형성하는 단계; 상기 제2 복수의 비아를 사용하여 상기 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층에 있는, 상기 제2 전극을 형성하는 단계; 상기 제3 비아를 사용하여 상기 트랜지스터를 위한 제3 전극을 형성하는 단계로서, 상기 제3 전극은 적어도 상기 제3 층을 통해 연장되는, 상기 제3 전극을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어(예를 들어, 프로세서에 의해 실행 가능한 명령어를 저장하는 비-일시적인 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본 명세서에 설명된 방법(1400) 및 장치의 일부 예에서, 트랜지스터를 위한 게이트 전극을 형성하는 것은 제1 비아 세트를 사용하여 제2 층에 채널을 형성하고, 제2 층의 채널과 접촉하는 절연 물질을 형성하고, 제2 층의 채널을 전극 물질로 채우고, 제1 비아 세트를 사용하여 전극 물질을 통해 연장되는 대응하는 홀 세트를 형성하는 것을 수행하기 위한 특징, 회로부, 수단 또는 명령어를 포함할 수 있다. 일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 스택의 상부 층을 통해 제3 비아 세트를 형성하는 단계, 및 제3 비아 세트를 사용하여 제1 층, 제2 층 및 제3 층에 걸쳐 있는 공동을 형성하는 단계를 수행하고, 여기서 제1 층, 제2 층 및 제3 층에 걸쳐 있는 공동은 게이트 전극에 부합하는 절연 물질을 노출시키기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 제3 비아 세트를 사용하여 게이트 전극과 접촉하는 절연 물질의 일부를 제거하는 단계, 절연 물질의 일부를 제거한 후 제3 비아 세트를 사용하여 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계, 및 제1 층, 제2 층 및 제3 층에 걸쳐 있는 공동을 산화물 물질과 접촉하는 반도체 물질로 채우는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 반도체 물질을 통해 논리 회로부의 층까지 홀을 형성하는 단계, 및 홀을 전극 물질로 채워 트랜지스터를 위한 제4 전극을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 제3 비아를 사용하여 제1 층에 공동을 형성하여 반도체 물질 및 제2 전극을 노출시키는 단계, 제3 비아를 사용하여, 제1 층의 공동을 옴 물질로 채우고, 옴 물질은 반도체 물질 및 제2 전극과 접촉하는 단계, 제3 비아를 사용하여 옴 물질의 일부를 제거하는 단계, 제3 비아를 이용하여 옴 물질과 접촉하는 절연 물질을 형성하는 단계, 및 제3 비아를 사용하여 제3 층에 반도체 물질과 접촉하는 옴 물질을 형성하는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다.
일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 제1 층, 제2 층 및 제3 층에 걸쳐 있는 공동을 옴 물질로 채우는 단계, 제3 비아 세트의 서브세트 및 제3 비아를 사용하여, 제1 층, 제2 층 및 제3 층에 걸쳐 있는 제2 공동을 형성하는 단계, 및 제1 층, 제2 층 및 제3 층에 걸쳐 있는 제2 공동을 반도체 물질로 채우는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 일부 경우에, 본 명세서에 설명된 방법(1400) 및 장치는 제3 비아를 사용하여 제1 층, 제2 층 및 제3 층을 통해 홀을 형성하는 단계, 제3 비아를 사용하여 제1 층과 제2 층의 반도체 물질과 접촉하는 절연 물질을 형성하는 단계, 제3 비아를 사용하여 제3 층에 공동을 형성하는 단계, 및 제3 층의 공동을 옴 물질로 채우는 단계를 수행하기 위한 특징, 회로부, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1400) 및 장치의 일부 예에서, 트랜지스터를 위한 제3 전극을 형성하는 것은, 제3 비아를 사용하여, 스택을 통해 논리 회로부의 층까지 홀을 형성하고, 홀을 전극 물질로 채우는 것을 수행하기 위한 특징, 회로부, 수단 또는 명령어를 포함할 수 있다.
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도 15는 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 방법(1500)을 도시한다. 방법(1500)의 동작은 본 명세서에 설명된 제어기 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1500)의 동작은 제어기(예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))에 의해 수행될 수 있다. 일부 예에서, 제어기는 메모리 어레이의 기능적 요소를 제어하는 명령어 세트를 실행하여 본 명세서에 설명된 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 제어기는 특수 목적 하드웨어를 사용하여 본 명세서에 설명된 기능의 양태를 수행할 수 있다.
블록(1505)에서 제어기는 메모리 셀에 대한 액세스 동작의 지시(indication)를 수신할 수 있다. 블록(1505)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1505)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1510)에서 제어기는 메모리 셀을 포함하는 메모리 셀의 데크를 식별할 수 있고, 여기서 데크는 데크 세트에 포함된다. 블록(1510)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1510)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1515)에서, 제어기는 데크에 포함된 제1 트랜지스터를 식별하고 사용하는 것에 기초하여, 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시킬 수 있다. 블록(1515)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1515)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1520)에서 제어기는 전극을 전도성 플러그에 결합시킨 것에 기초하여 전극을 액세스 동작과 관련된 전압으로 구동할 수 있다. 블록(1520)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1520)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
방법(1500)과 같은 방법 또는 방법들을 수행하기 위한 장치가 설명된다. 장치는 메모리 셀에 대한 액세스 동작의 지시를 수신하기 위한 수단, 메모리 셀을 포함하는 메모리 셀 데크(여기서 데크는 데크 세트에 포함됨)를 식별하기 위한 수단, 데크에 포함된 제1 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시키기 위한 수단, 및 전극을 전도성 플러그에 결합시킨 것에 기초하여, 전극을 액세스 동작과 관련된 전압으로 구동하기 위한 수단을 포함할 수 있다.
방법(1500)과 같은 방법 또는 방법들을 수행하기 위한 다른 장치가 설명된다. 장치는 메모리 어레이 및 이 메모리 어레이와 전자 통신하는 메모리 제어기를 포함할 수 있고, 여기서 메모리 제어기는 메모리 셀에 대한 액세스 동작의 지시를 수신하고, 메모리 셀을 포함하는 메모리 셀 데크를 식별하고, 데크는 데크 세트에 포함되고, 데크에 포함된 제1 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시키고, 전극을 전도성 플러그에 결합시킨 것에 기초하여, 전극을 액세스 동작과 관련된 전압으로 구동하도록 동작할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 데크에 포함된 제2 전극을 식별하고 사용한 것에 기초하여 데크에 포함된 제2 전극을 데크 세트를 통해 연장되는 제2 전도성 플러그에 결합시키기 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 제2 전극을 제2 전도성 플러그에 결합시킨 것에 기초하여 제2 전극을 액세스 동작과 관련된 제2 전압으로 구동하기 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 데크 세트의 제2 데크에 포함된 제3 트랜지스터를 식별하고 사용한 것에 기초하여 데크에 포함된 전극을 전도성 플러그에 결합시키기 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 데크 세트의 제3 데크에 포함된 제4 트랜지스터를 식별 및 사용한 것에 기초하여, 데크(여기서 데크는 제2 데크와 제3 데크 사이에 있을 수 있음)에 포함된 제2 전극을 제2 전도성 플러그에 결합시키기 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
본 명세서에 설명된 방법(1500) 및 장치의 일부 예에서, 전극은 제1 유형의 액세스 라인을 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 데크 세트의 데크의 서브세트에 포함된 트랜지스터를 식별하고 사용한 것에 기초하여, 서브세트(여기서 서브세트는 데크를 제외함)의 각각의 데크에 포함된 제1 유형의 액세스 라인을 데크 세트를 통해 연장되는 제3 전도성 플러그에 결합시키기 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다. 본 명세서에 설명된 방법(1500) 및 장치의 일부 예는 서브세트의 각각의 데크에 포함된 제1 유형의 액세스 라인을 제3 전도성 플러그에 결합시킨 것에 기초하여, 서브세트의 각각의 데크에 포함된 제1 유형의 액세스 라인을 액세스 동작과 관련된 제3 전압으로 구동하기 위한 구동을 위한 공정, 특징, 수단 또는 명령어를 더 포함할 수 있다.
도 16은 본 발명의 실시형태에 따라 박막 트랜지스터 및 관련 제조 기술을 지원하는 방법(1600)을 도시한다. 방법(1600)의 동작은 본 명세서에 설명된 제어기 또는 그 구성 요소에 의해 구현될 수 있다. 예를 들어, 방법(1600)의 동작은 제어기(예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))에 의해 수행될 수 있다. 일부 예에서, 제어기는 메모리 어레이의 기능적 요소를 제어하는 명령어 세트를 실행하여 본 명세서에 설명된 기능을 수행할 수 있다. 추가적으로 또는 대안적으로, 제어기는 특수 목적 하드웨어를 사용하여 본 명세서에 설명된 기능의 양태를 수행할 수 있다.
블록(1605)에서 제어기는 메모리 셀에 대한 액세스 동작의 지시를 수신할 수 있다. 블록(1605)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1605)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1610)에서 제어기는 메모리 셀을 포함하는 메모리 셀 데크를 식별할 수 있고, 여기서 데크는 데크 세트에 포함되어 있다. 블록(1610)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1610)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1615)에서 제어기는 데크에 포함된 제1 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시킬 수 있다. 블록(1615)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1615)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
블록(1620)에서 제어기는 전극을 전도성 플러그에 결합시킨 것에 기초하여 전극을 액세스 동작과 관련된 전압으로 구동할 수 있다. 블록(1620)의 동작은 본 명세서에 설명된 방법에 따라 수행될 수 있다. 특정 예에서, 블록(1620)의 동작의 양태는 도 7c, 도 7d, 도 8a 내지 도 8c, 및 도 9를 참조하여 설명된 하나 이상의 공정의 일부로서 수행될 수 있다.
방법(1600)과 같은 방법 또는 방법들을 수행하기 위한 장치가 설명된다. 장치는 메모리 셀에 대한 액세스 동작의 지시를 수신하기 위한 수단, 메모리 셀을 포함하는 메모리 셀 데크(여기서 데크는 데크 세트에 포함됨)를 식별하기 위한 수단, 데크에 포함된 제1 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시키기 위한 수단, 전극을 전도성 플러그에 결합시킨 것에 기초하여, 전극을 액세스 동작과 관련된 전압으로 구동하기 위한 수단, 데크에 포함된 제2 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 제2 전극을 데크 세트를 통해 연장되는 제2 전도성 플러그에 결합시키기 위한 수단, 및 제2 전극을 제2 전도성 플러그에 결합시킨 것에 기초하여, 제2 전극을 액세스 동작과 관련된 제2 전압으로 구동하기 위한 수단을 포함할 수 있다.
방법(1600)과 같은 방법 또는 방법들을 수행하기 위한 다른 장치가 설명된다. 장치는 메모리 어레이 및 이 메모리 어레이와 전자 통신하는 메모리 제어기를 포함할 수 있고, 여기서 메모리 제어기는 메모리 셀에 대한 액세스 동작의 지시를 수신하고, 메모리 셀을 포함하는 메모리 셀 데크(여기서 데크는 데크 세트에 포함됨)를 식별하고, 데크에 포함된 제1 트랜지스터를 식별하고 사용한 것에 기초하여 데크에 포함된 전극을 데크 세트를 통해 연장되는 전도성 플러그에 결합시키고, 전극을 전도성 플러그에 결합시킨 것에 기초하여 전극을 액세스 동작과 관련된 전압으로 구동하고, 데크에 포함된 제2 트랜지스터를 식별하고 사용한 것에 기초하여, 데크에 포함된 제2 전극을 데크 세트를 통해 연장되는 제2 전도성 플러그에 결합시키고, 제2 전극을 제2 전도성 플러그에 결합시킨 것에 기초하여, 제2 전극을 액세스 동작과 관련된 제2 전압으로 구동하도록 동작할 수 있다.
본 명세서에 설명된 방법은 가능한 구현예를 설명하고, 동작 및 단계들은 재배열되거나 수정될 수 있고, 다른 구현도 가능하다는 것을 주목해야 한다. 또한, 2개 이상의 방법의 실시형태들은 결합될 수 있다.
본 명세서에서 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로서 도시할 수 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 신호는 신호의 버스를 나타낼 수 있고, 여기서 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 수 있을 것이다.
"전자 통신" 및 "결합된"이라는 용어는 구성 요소들 간에 전자의 흐름을 지원하는 구성 요소들 사이의 관계를 지칭한다. 이것은 구성 요소들 간에 직접 연결을 포함할 수 있고 또는 중간 구성 요소를 포함할 수 있다. 전자 통신하거나 서로 결합된 구성 요소들은 (예를 들어, 통전된 회로에서) 전자 또는 신호를 능동적으로 교환할 수 있고 또는 (예를 들어, 통전 해제된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있으나 회로가 통전될 때 전자 또는 신호를 교환하도록 구성되고 동작될 수 있다. 예로서, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2개의 구성 요소는 전자 통신하고 또는 스위치의 상태(즉, 개방 또는 폐쇄)에 상관 없이 결합될 수 있다.
본 명세서에 사용된 "실질적으로"라는 용어는 수식되는 특성(예를 들어, 실질적으로라는 용어에 의해 수식되는 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가까운 것을 의미한다.
본 명세서에서 사용된 "전극"이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 어레이의 메모리 셀 또는 다른 구성 요소에 대한 전기적 접점으로 사용될 수 있다. 전극은 메모리 디바이스(100)의 요소 또는 구성 요소 사이의 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
칼코게나이드 물질은 원소 S, Se 및 Te 중 적어도 하나를 포함하는 물질 또는 합금일 수 있다. 칼코게나이드 물질은 S, Se, Te, Ge, As, Al, Si, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금을 포함할 수 있다. 예시적인 칼코게나이드 물질 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만 이들로 제한되지는 않는다. 본 명세서에 사용된 하이픈으로 연결된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론인 상태를 나타내기 위해 의도된 것이다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 옴 물질의 다른 예는 둘 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 2원 금속 산화물 물질 또는 혼합된 원자가 산화물을 포함할 수 있다. 실시형태는 메모리 셀의 메모리 구성 요소와 관련된 특정 가변 저항 물질 또는 물질들로 제한되지 않는다. 예를 들어, 가변 저항 물질의 다른 예는 메모리 구성 요소를 형성하는 데 사용될 수 있으며, 무엇보다도 특히 칼코게나이드 물질, 거대 자기 저항 물질 또는 중합체 기반 물질을 포함할 수 있다.
"분리된"이라는 용어는 구성 요소들 사이에 현재 전자가 흐를 수 없는 구성 요소들 사이의 관계를 지칭하고; 구성 요소들 사이에 개방 회로가 존재하면 구성 요소들은 서로 분리되어 있다. 예를 들어, 스위치에 의해 물리적으로 연결된 2개의 구성 요소는 스위치가 개방될 때 서로 분리될 수 있다.
메모리 디바이스(100)를 포함하여 본 명세서에 논의된 디바이스는 실리콘, 게르마늄, 실리콘 게르마늄 합금, 갈륨 비소, 질화 갈륨, 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘 온 글래스(SOG) 또는 실리콘 온 사파이어(SOP)와 같은 실리콘 온 절연체(SOI) 기판, 또는 다른 기판 위의 반도체 물질의 에피택셜 층일 수 있다. 기판 또는 기판의 하위 영역의 전도율은 인, 붕소, 또는 비소를 포함하지만 이들로 제한되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해, 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 명세서에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있고, 소스, 드레인, 게이트, 및 바디(또는 기판)를 포함하는 4 단자 디바이스를 포함할 수 있다. 단자는 전도성 물질, 예를 들어, 금속을 통해 다른 전자 요소에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 바디의 일부일 수 있는 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 다수 캐리어가 전자임)이면, FET는 n형 FET로서 지칭될 수 있다. 채널이 p형(즉, 다수 캐리어가 정공임)이면, FET는 p형 FET로서 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(capping)될 수 있다. 채널의 전도율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 양의 전압 또는 음의 전압을 각각 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만의 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 명세서에 제시된 설명은 예시적인 구성을 설명하며, 구현될 수 있거나 본 청구범위 내에 있는 모든 예를 나타내는 것은 아니다. 본 명세서에서 사용된 "예시적인"이라는 용어는 "일례, 사례, 또는 예시로 기능하는 것"을 의미하고, "선호하는 것" 또는 "또 다른 예에 비해 유리한 것"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술의 이해를 제공하기 위해 특정 상세를 포함한다. 그러나, 이 기술은 이 특정 상세 없이 실시될 수 있다. 일부 사례에서, 잘 알려진 구조 및 디바이스는 설명된 예의 개념을 모호하게 하는 것을 회피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 구성 요소 또는 특징은 동일한 참조 라벨을 가질 수 있다. 게다가, 동일한 유형의 다양한 구성 요소는 참조 라벨 후에 대시 그리고 유사한 구성 요소 간을 구별하는 제2 라벨을 따르는 것에 의해 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되면, 본 설명은 제2 참조 라벨에 관계 없이 동일한 제1 참조 라벨을 가지는 유사한 구성 요소 중 임의의 것에 적용 가능하다.
본 명세서에 설명된 정보 및 신호는 다양한 상이한 기술 및 기법 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명에 걸쳐 언급될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 심볼, 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 본 명세서에 설명된 다양한 예시적인 블록 및 모듈은 본 명세서에서 설명된 기능을 수행하도록 설계된 범용 프로세서, 디지털 신호 프로세서(DSP), ASIC, 전계 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 프로그래밍 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 논리 회로, 이산 하드웨어 구성 요소, 또는 이들의 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한, 컴퓨팅 디바이스의 조합(예를 들어, DSP와 마이크로프로세서의 조합, 다수의 마이크로프로세서, DSP 코어와 결부된 하나 이상의 마이크로프로세서, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 명세서에 설명된 기능은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현되면, 기능은 컴퓨터 판독 가능한 매체 상의 하나 이상의 명령어 또는 코드에 저장되거나 하나 이상의 명령어 또는 코드로서 송신될 수 있다. 다른 예 및 구현은 본 발명의 범위 및 첨부된 청구범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 본 명세서에 설명된 기능은 프로세서로 실행된 소프트웨어, 하드웨어, 펌웨어, 배선, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능을 구현하는 특징은 또한, 기능의 일부가 상이한 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구범위를 포함하여 본 명세서에서 사용된 바와 같이, 항목의 목록(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 어구가 앞에 있는 항목의 목록)에서 사용된 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 목록이 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 목록을 나타낸다. 또한, 본 명세서에 사용된 "~에 기초하여"라는 어구는 폐쇄된 조건 세트를 언급하는 것으로서 해석되어서는 안 된다. 예를 들어, "조건(A)에 기초하여"로 설명되는 예시적인 단계는 본 발명의 범위를 벗어남이 없이 조건(A) 및 조건(B)에 모두 기초할 수 있다. 다시 말해, 본 명세서에서 사용된 "~에 기초하여"라는 어구는 "~에 적어도 부분적으로 기초하여"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능한 매체는 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 비-일시적인 컴퓨터 저장 매체를 모두 포함한다. 비-일시적인 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 비제한적으로, 비-일시적인 컴퓨터 판독 가능한 매체는 RAM, 판독 전용 메모리(ROM), 전기 소거 가능한 프로그래밍 가능한 ROM(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스, 또는 원하는 프로그램 코드 수단을 명령어 또는 데이터 구조의 형태로 운반하거나 저장하는 데 사용될 수 있고, 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능한 매체라고 적절하게 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신되는 경우에, 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 회선(DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본 명세서에서 사용된 디스크(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루레이 디스크를 포함하고, 여기서, 디스크(disk)는 일반적으로, 데이터를 자기적으로 재생하는 반면, 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기 언급한 것의 조합도 또한, 컴퓨터 판독 가능한 매체의 범위 내에 포함된다.
본 명세서의 설명은 이 기술 분야에 통상의 지식을 가진 자가 본 발명을 제조하거나 사용하는 것을 가능하게 하기 위해 제공된다. 본 발명에 대한 다양한 수정은 이 기술 분야에 통상의 지식을 가진 자에게 쉽게 명백할 것이며, 본 명세서에서 정의된 일반적인 원리는 본 발명의 범위를 벗어남이 없이 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본 명세서에서 설명된 예 및 설계로 제한되지 않고, 본 명세서에 개시된 원리 및 신규 특징에 부합하는 가장 넓은 범위에 따른다.

Claims (35)

  1. 트랜지스터 제조 방법으로서,
    제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 복수의 비아(via) 및 제2 복수의 비아를 형성하는 단계;
    상기 제1 복수의 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제1 복수의 비아 홀을 형성하는 단계;
    상기 제2 복수의 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제2 복수의 비아 홀을 형성하는 단계;
    상기 제1 복수의 비아 홀을 사용하여, 트랜지스터를 위한 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 제2 층에 있는, 상기 게이트 전극을 형성하는 단계;
    상기 제2 복수의 비아 홀을 사용하여, 상기 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층에 있는, 상기 제2 전극을 형성하는 단계;
    상기 제1 복수의 비아 홀 및 상기 제2 복수의 비아 홀에 공통인 비아 홀을 사용하여, 상기 트랜지스터를 위한 제3 전극을 형성하는 단계로서, 상기 제3 전극은 적어도 상기 제3 층을 통해 연장되는, 상기 제3 전극을 형성하는 단계;
    상기 비아 홀을 사용하여 상기 게이트 전극의 일부를 제거하여 상기 제2 층에 공동을 형성하는 단계; 및
    상기 비아 홀을 사용하여 상기 제2 층의 공동에 상기 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계를 포함하는, 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 트랜지스터를 위한 게이트 전극을 형성하는 단계는,
    상기 제1 복수의 비아와 정렬된 채널을 상기 제2 층에 형성하는 단계;
    상기 채널을 따라서 제1 두께를 갖는 절연 물질을 형성하는 단계; 및
    상기 절연 물질을 형성한 것에 적어도 부분적으로 기초하여 상기 채널을 전극 물질로 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 비아 홀을 사용하여, 상기 제2 전극의 일부를 제거하여 상기 제1 층에 공동을 형성하는 단계; 및
    상기 비아 홀을 사용하여 상기 제1 층의 공동에 상기 제2 전극과 접촉하는 옴 물질을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 비아 홀을 사용하여, 상기 제1 층 및 상기 제2 층에 걸쳐 있는 공동을 형성하는 단계; 및
    상기 비아 홀을 사용하여, 상기 제1 층 및 상기 제2 층에 걸쳐 있는 공동에 반도체 물질을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 비아 홀을 사용하여 상기 반도체 물질과 접촉하는 절연 물질을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 비아 홀을 사용하여 상기 제3 층에 공동을 형성하는 단계; 및
    상기 비아 홀을 사용하여 상기 제3 층의 공동에 상기 제3 전극과 접촉하는 옴 물질을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  8. 제1항에 있어서, 상기 트랜지스터를 위한 제3 전극을 형성하는 단계는,
    상기 비아 홀을 사용하여 상기 스택을 통해 논리 회로부의 층까지 홀(hole)을 형성하는 단계; 및
    상기 홀을 전극 물질로 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  9. 제1항에 있어서, 상기 트랜지스터를 위한 상기 제2 전극을 형성하는 단계는,
    상기 제2 복수의 비아와 정렬된 채널을 상기 제1 층에 형성하는 단계로서, 상기 제2 복수의 비아는 상기 제1 복수의 비아에 의해 형성된 제1 행의 비아와 교차하는 제2 행의 비아를 형성하는, 상기 채널을 제1 층에 형성하는 단계;
    상기 제1 층의 채널을 전극 물질로 채우는 단계; 및
    상기 제2 복수의 비아에 대응하는 복수의 유전체 플러그를 형성하는 단계로서, 상기 유전체 플러그는 상기 제1 층의 채널의 상기 전극 물질을 통해 연장되는, 상기 복수의 유전체 플러그를 형성하는 단계를 포함하는, 트랜지스터 제조 방법.
  10. 장치로서,
    제1 층, 제2 층 및 제3 층을 포함하는 스택을 통해 연장되는 전도성 플러그;
    상기 제1 층 및 상기 제2 층에 있는 반도체 물질로서, 상기 전도성 플러그를 둘러싸는 상기 반도체 물질;
    상기 제2 층에 있고 상기 반도체 물질과 접촉하는 산화물 물질; 및
    상기 제2 층에 있고 상기 산화물 물질과 접촉하는 게이트 전극을 포함하는, 장치.
  11. 제10항에 있어서,
    상기 제3 층에 옴 물질을 더 포함하고, 상기 옴 물질은 상기 반도체 물질과 접촉하고 상기 전도성 플러그를 둘러싸는, 장치.
  12. 제10항에 있어서,
    상기 전도성 플러그와 상기 반도체 물질 사이에 개재된 절연 물질을 더 포함하는, 장치.
  13. 제10항에 있어서,
    상기 제1 층에 옴 물질을 더 포함하고, 상기 옴 물질은 상기 반도체 물질을 둘러싸고 상기 반도체 물질과 접촉하는, 장치.
  14. 트랜지스터 제조 방법으로서,
    제1 층 및 제2 층을 포함하는 스택의 상부 층을 통해 제1 비아, 제2 비아 및 제3 비아를 형성하는 단계;
    상기 제1 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층을 관통하는 제1 비아 홀을 형성하는 단계;
    상기 제2 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층을 관통하는 제2 비아 홀을 형성하는 단계;
    상기 제3 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층을 관통하는 제3 비아 홀을 형성하는 단계;
    상기 제1 비아 홀을 사용하여 트랜지스터를 위한 게이트 전극을 형성하는 단계;
    상기 제2 비아 홀을 사용하여 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층 및 상기 제2 층을 통해 연장되는, 상기 제2 전극을 형성하는 단계;
    적어도 상기 제1 비아 홀 및 상기 제3 비아 홀을 사용하여 상기 트랜지스터를 위한 제3 전극을 형성하는 단계;
    상기 제1 비아 홀을 사용하여 상기 제1 층에 공동을 형성하여 상기 게이트 전극의 적어도 일부를 노출시키는 단계;
    상기 공동을 형성한 것에 적어도 부분적으로 기초하여 상기 제1 비아 홀을 사용하여 상기 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계; 및
    상기 제1 비아 홀을 사용하여 상기 제1 층의 공동에 상기 산화물 물질과 접촉하는 반도체 물질을 형성하는 단계를 포함하는, 트랜지스터 제조 방법.
  15. 제14항에 있어서, 상기 트랜지스터를 위한 게이트 전극을 형성하는 단계는,
    상기 제1 비아 홀을 포함하는 복수의 비아 홀을 사용하여 상기 제2 층에 채널을 형성하는 단계;
    상기 제2 층의 채널을 따라서 제1 두께를 갖는 절연 물질을 형성하는 단계; 및
    상기 절연 물질과 접촉하는 전극 물질로 상기 채널을 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  16. 삭제
  17. 제14항에 있어서,
    적어도 상기 제2 비아 홀을 사용하여 상기 제1 층에 제2 공동을 형성하여 상기 제3 전극 및 상기 반도체 물질의 적어도 일부를 노출시키는 단계;
    상기 제3 비아 홀을 사용하여 상기 제1 층에 제3 공동을 형성하여 상기 반도체 물질을 노출시키는 단계; 및
    상기 제1 층의 제2 공동 및 제3 공동을 옴 물질로 채우는 단계를 더 포함하는, 트랜지스터 제조 방법.
  18. 제14항에 있어서, 상기 트랜지스터를 위한 제3 전극을 형성하는 단계는,
    적어도 상기 제1 비아 홀 및 상기 제3 비아 홀을 사용하여 상기 제1 층에 제1 채널을 형성하는 단계;
    상기 제1 층의 제1 채널을 전극 물질로 채우는 단계;
    상기 제1 층의 제1 채널 내의 전극 물질에 상기 제1 채널보다 좁은 제2 채널을 형성하는 단계; 및
    상기 제2 채널을 유전체 물질로 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  19. 제14항에 있어서, 상기 트랜지스터를 위한 상기 제2 전극을 형성하는 단계는,
    상기 제2 비아 홀을 사용하여 상기 스택을 통해 논리 회로부의 층까지 홀을 형성하는 단계; 및
    상기 홀을 전극 물질로 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  20. 장치로서,
    제1 층 및 제2 층을 포함하는 스택을 통해 연장되는 유전체 플러그;
    상기 유전체 플러그를 둘러싸는 상기 제1 층의 반도체 물질;
    상기 유전체 플러그를 둘러싸는 상기 제2 층의 게이트 전극; 및
    상기 반도체 물질과 상기 게이트 전극 사이의 산화물 물질을 포함하는, 장치.
  21. 제20항에 있어서,
    상기 스택을 통해 연장되는 전도성 플러그; 및
    상기 전도성 플러그를 둘러싸는 상기 제1 층의 옴 물질을 더 포함하는, 장치.
  22. 제21항에 있어서, 상기 전도성 플러그를 둘러싸는 옴 물질은 상기 유전체 플러그를 둘러싸는 반도체 물질과 접촉하는, 장치.
  23. 제21항에 있어서,
    상기 스택을 통해 연장되는 제2 유전체 플러그를 더 포함하고,
    상기 유전체 플러그를 둘러싸는 상기 제1 층의 반도체 물질은 상기 반도체 물질의 제1 세그먼트를 포함하고;
    상기 전도성 플러그를 둘러싸는 옴 물질은 상기 제2 유전체 플러그를 둘러싸는 반도체 물질의 제2 세그먼트와 접촉하는, 장치.
  24. 트랜지스터 제조 방법으로서,
    제1 층, 제2 층 및 제3 층을 포함하는 스택의 상부 층을 통해 제1 복수의 비아, 제2 복수의 비아 및 제3 비아를 형성하는 단계;
    상기 제1 복수의 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제1 복수의 비아 홀을 형성하는 단계;
    상기 제2 복수의 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제2 복수의 비아 홀을 형성하는 단계;
    상기 제3 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제3 비아 홀을 형성하는 단계;
    상기 제1 복수의 비아 홀을 사용하여 트랜지스터를 위한 게이트 전극을 형성하는 단계로서, 상기 게이트 전극은 상기 제2 층에 있는, 상기 게이트 전극을 형성하는 단계;
    상기 제2 복수의 비아 홀을 사용하여 상기 트랜지스터를 위한 제2 전극을 형성하는 단계로서, 상기 제2 전극은 상기 제1 층에 있는, 상기 제2 전극을 형성하는 단계;
    상기 제3 비아 홀을 사용하여 상기 트랜지스터를 위한 제3 전극을 형성하는 단계로서, 상기 제3 전극은 적어도 상기 제3 층을 통해 연장되는, 상기 제3 전극을 형성하는 단계;
    상기 스택의 상부 층을 통해 제3 복수의 비아를 형성하는 단계; 및
    상기 제3 복수의 비아를 사용하여, 상기 스택의 상기 제1 층, 상기 제2 층, 상기 제3 층을 관통하는 제3 복수의 비아 홀을 형성하는 단계;
    상기 제3 복수의 비아 홀을 사용하여, 상기 제1 층, 상기 제2 층 및 상기 제3 층에 걸쳐 있는 공동을 형성하는 단계를 포함하고, 상기 제1 층, 상기 제2 층 및 상기 제3 층에 걸쳐 있는 공동은 상기 게이트 전극을 따라 제1 두께를 갖는 절연 물질을 노출시키는, 트랜지스터 제조 방법.
  25. 제24항에 있어서, 상기 트랜지스터를 위한 게이트 전극을 형성하는 단계는,
    상기 제1 복수의 비아 홀을 사용하여 상기 제2 층에 채널을 형성하는 단계;
    상기 제2 층에서 상기 채널과 접촉하는 상기 절연 물질을 형성하는 단계;
    상기 제2 층의 채널을 전극 물질로 채우는 단계; 및
    상기 제1 복수의 비아 홀을 사용하여 상기 전극 물질을 통해 연장되는 대응하는 복수의 홀을 형성하는 단계를 포함하는, 트랜지스터 제조 방법.
  26. 삭제
  27. 제24항에 있어서,
    상기 제3 복수의 비아 홀을 사용하여 상기 게이트 전극과 접촉하는 상기 절연 물질의 일부를 제거하는 단계;
    상기 절연 물질의 일부를 제거한 후 상기 제3 복수의 비아 홀을 사용하여 상기 게이트 전극과 접촉하는 산화물 물질을 형성하는 단계; 및
    상기 제1 층, 상기 제2 층 및 상기 제3 층에 걸쳐 있는 공동을 상기 산화물 물질과 접촉하는 반도체 물질로 채우는 단계를 더 포함하는, 트랜지스터 제조 방법.
  28. 제27항에 있어서,
    상기 반도체 물질을 통해 논리 회로부의 층까지 홀을 형성하는 단계; 및
    상기 홀을 전극 물질로 채워 상기 트랜지스터를 위한 제4 전극을 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  29. 제27항에 있어서,
    상기 제3 비아 홀을 사용하여 상기 제1 층에 공동을 형성하여 상기 반도체 물질 및 상기 제2 전극을 노출시키는 단계; 및
    상기 제3 비아 홀을 사용하여 상기 제1 층의 공동을 옴 물질로 채우는 단계로서, 상기 옴 물질은 상기 반도체 물질 및 상기 제2 전극과 접촉하는, 상기 공동을 옴 물질로 채우는 단계;
    상기 제3 비아 홀을 사용하여 상기 옴 물질의 일부를 제거하는 단계;
    상기 제3 비아 홀을 사용하여 상기 옴 물질과 접촉하는 제2 절연 물질을 형성하는 단계; 및
    상기 제3 비아 홀을 사용하여 상기 반도체 물질과 접촉하는 옴 물질을 상기 제3 층에 형성하는 단계를 더 포함하는, 트랜지스터 제조 방법.
  30. 제24항에 있어서,
    상기 제1 층, 상기 제2 층 및 상기 제3 층에 걸쳐 있는 상기 공동을 옴 물질로 채우는 단계;
    상기 제3 복수의 비아 홀 및 상기 제3 비아 홀의 서브 세트를 사용하여, 상기 제1 층, 상기 제2 층 및 상기 제3 층에 걸쳐 있는 제2 공동을 형성하는 단계; 및
    상기 제1 층, 제2 층 및 제3 층에 걸쳐 있는 제2 공동을 반도체 물질로 채우는 단계를 더 포함하는, 트랜지스터 제조 방법.
  31. 제30항에 있어서,
    상기 제3 비아 홀을 사용하여 상기 반도체 물질과 접촉하는 절연 물질을 상기 제1 층 및 상기 제2 층에 형성하는 단계;
    상기 제3 비아 홀을 사용하여 상기 제3 층에 공동을 형성하는 단계; 및
    상기 제3 층의 공동을 상기 옴 물질로 채우는 단계를 더 포함하는, 트랜지스터 제조 방법.
  32. 제24항에 있어서, 상기 트랜지스터를 위한 상기 제3 전극을 형성하는 단계는,
    상기 제3 비아 홀을 사용하여 상기 스택을 통해 논리 회로부의 층까지 홀을 형성하는 단계; 및
    상기 홀을 전극 물질로 채우는 단계를 포함하는, 트랜지스터 제조 방법.
  33. 장치로서,
    제1 층, 제2 층 및 제3 층을 포함하는 스택을 통해 연장되는 전도성 플러그;
    상기 제2 층에 있는 게이트 전극;
    상기 제1 층에 있는 제2 전극; 및
    상기 제1 층 및 제2 층에 있는 반도체 물질로서, 상기 반도체 물질은 상기 제1 층에 있는 옴 물질의 제1 세그먼트를 통해 상기 제2 전극과 결합되고, 상기 제3 층에 있는 옴 물질의 제2 세그먼트를 통해 전도성 플러그와 결합되는, 상기 반도체 물질을 포함하는, 장치.
  34. 제33항에 있어서, 상기 제1 층 및 상기 제2 층에 있는 상기 반도체 물질은 상기 제3 층으로 연장되는, 장치.
  35. 제33항에 있어서,
    상기 게이트 전극을 통해 연장되는 유전체 플러그를 더 포함하는, 장치.
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