KR102458045B1 - 발광 디바이스 - Google Patents

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KR102458045B1 KR1020220002651A KR20220002651A KR102458045B1 KR 102458045 B1 KR102458045 B1 KR 102458045B1 KR 1020220002651 A KR1020220002651 A KR 1020220002651A KR 20220002651 A KR20220002651 A KR 20220002651A KR 102458045 B1 KR102458045 B1 KR 102458045B1
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Abstract

발광 디바이스는, 반도체 스택; 반도체 스택 상에 배치된 주변부를 포함한 패드 전극; 및 패드 전극에 연결된 핑거 전극을 포함하고, 핑거 전극은 패드 전극의 주변부로부터 연장하는 제1 부분과, 패드 전극으로부터 떨어져 있는 제2 부분을 포함하고, 제1 부분은 제1 측부와 제2 측부를 포함하고, 제1 측부는 제2 측부와는 반대편에 있고, 제1 측부는 제1 곡률 반경을 포함한 제1 호(arc)를 포함하며, 제1 곡률 반경은 10㎛보다 크다.

Description

발광 디바이스{LIGHT-EMITTING DEVICE}
본 출원은 발광 디바이스의 구조물에 관한 것이며, 보다 구체적으로는, 패드 전극 및 패드 전극으로부터 연장된 핑거(finger) 전극을 포함한 발광 디바이스에 관한 것이다.
발광 다이오드(light-emitting diode; LED)는 고체 상태 발광원으로서 폭넓게 이용되고 있다. 발광 다이오드(LED)는 일반적으로, p형 반도체층, n형 반도체층, 및 p형 반도체층과 n형 반도체층 사이에 있는 발광을 위한 활성층을 포함한다. LED의 원리는 LED에 전류를 인가하여 활성층에 전자들과 정공들을 주입함으로써 전기 에너지를 광 에너지로 변환시키는 것이다. 활성층 내에서의 전자들과 정공들의 결합은 이에 따라 광을 방출한다.
발광 디바이스는, 반도체 스택; 반도체 스택 상에 배치된 주변부를 포함한 패드 전극; 및 패드 전극에 연결된 핑거 전극을 포함하고, 핑거 전극은 패드 전극의 주변부로부터 연장하는 제1 부분과 패드 전극으로부터 떨어져 있는 제2 부분을 포함하고, 제1 부분은 제1 측부와 제2 측부를 포함하고, 제1 측부는 제2 측부와는 반대편에 있고, 제1 측부는 제1 곡률 반경을 갖는 제1 호(arc)를 포함하며, 제1 곡률 반경은 10㎛보다 크다.
발광 디바이스는 뛰어난 전류 확산 효과가 달성될 수 있는 본 출원의 전극 구조물을 포함한다. 본 출원의 발광 디바이스는 광의 손실을 최소화하고, EOS에 대한 보다 강력한 내구력과 보다 나은 ESD 허용 오차를 제공할 수 있다.
도 1a는 본 출원의 실시예에 따른 발광 디바이스의 평면도를 도시한다.
도 1b는 도 1a의 A-A' 라인을 따라 절단하여 바라본 발광 디바이스의 단면도를 도시한다.
도 1c는 도 1a의 B-B' 라인을 따라 절단하여 바라본 발광 디바이스의 일부분의 단면도를 도시한다.
도 2는 본 출원의 실시예에 따른 도 1a의 발광 디바이스의 일부분의 확대도를 도시한다.
도 3은 상이한 곡률 반경들을 갖는 발광 디바이스들의 EOS 테스트도를 도시한다.
도 4는 본 출원의 실시예에 따른 도 1a의 발광 디바이스의 일부분의 확대도를 도시한다.
도 5는 본 출원의 실시예에 따른 발광 디바이스의 일부분의 확대도를 도시한다.
도 6은 본 출원의 실시예에 따른 전구(light bulb)의 도면을 도시한다.
본 출원의 실시예를 상세하게 예시하며, 이 실시예는 도면들에서 그려져 있다. 동일하거나 또는 유사한 부분은 도면들과 상세한 설명에서 동일한 참조번호로 예시된다.
도 1a는 본 출원의 실시예에 따른 발광 디바이스(1)의 구조도를 도시한다. 도 1b는 도 1a의 A-A' 라인을 따라 절단하여 바라본 발광 디바이스(1)의 단면도를 도시한다. 도 1c는 도 1a의 B-B' 라인을 따라 절단하여 바라본 발광 디바이스(1)의 일부분의 단면도를 도시한다. 도 1a에서 도시된 바와 같이, 발광 디바이스(1)는 수평형 발광 다이오드 디바이스이며, 기판(10); 기판(10) 상의 반도체 스택(12); 반도체 스택(12) 상의 전류 차단 영역들(211, 211', 212); 반도체 스택(12) 상의 투명 도전층(22); 제1 전극(14); 제2 전극(16); 제1 전극(14)과 제2 전극(16)을 노출시키기 위한 개구들(201, 202)을 갖는 보호층(20)을 포함한다.
제1 전극(14)과 제2 전극(16)은 기판(10)의 동일 측면 상에 있을 수 있거나 또는 기판(10)의 대향 측면들 상에 있을 수 있다. 도 1a 내지 도 1c는 제1 전극(14)과 제2 전극(16)이 기판(10)의 동일 측면 상에 있는 실시예를 도시한다. 도 1b와 도 1c에서 도시된 바와 같이, 반도체 스택(12)은 제1 반도체층(121), 제2 반도체층(122), 및 제1 반도체층(121)과 제2 반도체층(122) 사이에 형성된 활성층(123)을 포함한다. 제1 반도체층(121)과 제2 반도체층(122)은 전자들 및 정공들을 제공하기 위한 상이한 도전 유형들, 전기, 극성, 또는 도펀트 엘리먼트들을 포함한다. 구체적으로, 제1 반도체층(121)은 n형 또는 p형 반도체를 포함하고, 제2 반도체층(122)은, 제1 반도체층(121)이 n형 반도체인 경우 p형 반도체를 포함하거나, 또는 제1 반도체층(121)이 p형 반도체인 경우 n형 반도체를 포함한다. 제1 반도체층(121)과 제2 반도체층(122) 사이에는 활성층(123)이 형성된다. 활성층(123)은 전기 에너지를 광 에너지로 변환시킨다. 광의 주파장(dominant wavelength)은 반도체 스택(12) 내의 하나 이상의 층들의 물리적 및 화학적 조성들을 변경시킴으로써 조정된다. 반도체 스택(12)의 물질은 알루미늄 갈륨 인듐 인(AlGaInP), 알루미늄 갈륨 인듐 질화물(AlGaInN)을 포함한다. 활성층(123)은 단일 헤테로구조(single heterostructure; SH), 이중 헤테로구조(double heterostructure; DH), 이중면 이중 헤테로구조(double-side double heterostructure; DDH), 또는 다중 양자 우물(multi-quantum well; MQW) 구조를 포함한다. 구체적으로, 활성층(123)은 i형, n형 또는 p형 반도체를 포함한다. 전류가 반도체 스택(12)을 통과할 때 활성층(123)은 광을 방출한다. 활성층(123)이 AlGaInP계 물질을 포함한 경우, 활성층(123)은 적색광, 오렌지광, 또는 황색광과 같은, 호박색 계열 광(amber series light)을 방출하며, 활성층(123)이 AlGaInN계 물질을 포함한 경우, 활성층(123)은 청색, 녹색, 또는 UV광을 방출한다. 본 실시예는 알루미늄 갈륨 인듐 질화물(AlGaInN)계 물질을 갖는 반도체 스택(12)을 예시한다. 이들 층들은 MOVPE(metal organic vapor phase epitaxy), MBE(molecular beam epitaxy), 또는 HVPE(hydride vapor phase epitaxy)를 비롯한, 다양한 방법들에 의해 퇴적될 수 있다.
제1 반도체층(121)의 표면은 반도체 스택(12)의 일부분을 에칭하고 제2 반도체층(122)과 활성층(123)을 제거함으로써 노출된다. 제1 전극(14)은 제1 반도체층(121)의 표면 상에 배치되고, 제1 반도체층(121)과의 전기적 연결을 이루도록 형성된다. 제2 전극(16)은 제2 반도체층(122)의 표면 상에 배치되고, 제2 반도체층(122)과의 전기적 연결을 이루도록 형성된다.
전류 차단 영역들(211, 211')은 제1 반도체층(121) 상에 형성되며, 제1 전극(14)과 제2 전극(16)으로부터 공급되는 전류의 회피가 제1 전극(14)과 제2 전극(16) 아래에서 집중되도록 전류 차단 영역(212)은 제2 반도체층(122) 상에 형성된다. 전류 차단 영역들(211, 211', 212)의 물질은 실리콘 산화물, 실리콘 질화물 또는 알루미늄 산화물과 같은, 절연 물질을 포함한다. 전류 차단 영역들(211, 211', 212)의 구조는 단일층일 수 있거나, 또는 이와 달리, DBR(distributed bragg reflector)과 같은, 다중층들일 수 있다.
제1 전극(14)과 제2 전극(16)으로부터 공급되는 전류가 제2 반도체층(122)의 전체 표면에 균일하게 흐르게 하도록 해주는 투명 도전층(22)은 전류 차단 영역(212) 및/또는 제2 반도체층(122)의 표면 상에 형성된다. 투명 도전층(22)은 발광 디바이스(1)의 광 추출 측면 상에 배치되기 때문에, 투명 특성을 갖는 전기 전도성 물질이 선택되는 것이 바람직하다. 보다 구체적으로, 투명 도전층(22)은 바람직하게는, ZnO, InO, SnO, ITO(indium tin oxide), IZO(indium zinc oxide), 또는 GZO(gallium-doped zinc oxide)과 같은, 아연, 인듐, 또는 주석으로부터 선택된 적어도 하나의 원소를 함유한 산화물을 포함한다. 투명 도전층(22)으로서 얇은 금속막이 또한 이용될 수 있다. 투명 도전층(22)은 바람직하게는, 활성층(123)으로부터 방출된 광의 (60%, 70%, 75%, 80%, 또는 그 이상과 같은) 높은 광학적 투과도를 가지며, 비교적 높은 전기 전도도를 갖는 물질이다.
본 출원의 실시예에서, 제2 전극(16)과 반도체 스택(12) 사이에 형성된 전류 차단 영역(212)은 제2 반도체층(122)의 표면을 노출시키기 위한 개구(2120)를 포함하고, 전류 차단 영역(212) 위에 있는 투명 도전층(22)은 제2 반도체층(122)의 표면을 노출시키기 위한 개구(220)를 포함하며, 투명 도전층(22)의 개구(220)는 전류 차단 영역(212)의 개구(2120)의 폭과 동일한 폭을 포함한다. 달리 말하면, 전류 차단 영역(212)의 옆면(2120s)과 투명 도전층(22)의 옆면(220s)은 도 1b에서 도시된 바와 같이 실질적으로 동일한 평면 상에 있다.
본 출원의 다른 실시예에서, 제2 전극(16)과 반도체 스택(12) 사이에 형성된 전류 차단 영역(212)은 제2 반도체층(122)의 표면을 노출시키기 위한 개구(2120)를 포함하고, 전류 차단 영역(212) 위에 있는 투명 도전층(22)은 제2 반도체층(122)의 표면을 노출시키기 위한 개구(220)를 포함하며, 투명 도전층(22)의 개구(220)는 전류 차단 영역(212)의 개구(2120)의 폭보다 큰 폭을 포함한다. 달리 말하면, 투명 도전층(22)의 옆면(220s)은 전류 차단 영역(212)의 옆면(2120s)을 넘어서 형성된다. 전류 차단 영역(212)의 옆면(2120s)은 기울기를 포함한다. 옆면(2120s)과 제2 반도체층(122)의 표면 사이의 각도는 예각이다.
본 출원의 다른 실시예에서, 제2 전극(16)과 반도체 스택(12) 사이에 형성된 전류 차단 영역(212)은 제2 반도체층(122)의 표면을 노출시키기 위한 개구(2120)를 포함하는데, 이 실시예와 상기 실시예들 사이의 차이점은 전류 차단 영역(212)의 옆면(2120s)이 단면도에서 봤을 때 상이한 기울기들을 갖는 두 개의 표면 섹션들을 포함한다는 점이다. 제2 반도체층(122)의 표면 근처에 있는 표면 섹션은 나머지 다른 표면 섹션보다 큰 기울기를 갖는다.
도 1에서 도시된 바와 같이, 발광 디바이스(1)는 평면도에서 봤을 때 보다 긴 측면과 보다 짧은 측면을 포함하는 직사각형 형상을 포함한다. 제1 전극(14)은 제1 패드 전극(141)과; 제1 패드 전극(141)으로부터, 발광 디바이스(1)의 보다 긴 측면에 대해 평행한 방향을 따라 제2 패드 전극(161) 쪽을 향해 연장해 있는 하나 이상의 제1 핑거 전극들(142)을 포함한다. 제2 전극(16)은 제2 패드 전극(161)과; 제2 패드 전극(161)으로부터, 발광 디바이스(1)의 보다 긴 측면에 대해 평행한 방향을 따라 제1 패드 전극(141) 쪽을 향해 연장해 있는 하나 이상의 제2 핑거 전극들(162)을 포함한다. 제1 전극(14)과 제2 전극(16)은 수평선, 수직선, 또는 발광 디바이스(1)의 중심을 가로지르는 대각선 중 적어도 하나에 기초한 대칭 구조를 갖도록 배치될 수 있다.
본 출원의 다른 실시예에서, 제1 전극(14)은 복수의 제1 패드 전극들(141); 및 제1 패드 전극들(141) 각각으로부터 연장해 있는 하나 이상의 제1 핑거 전극들(142)을 포함할 수 있다. 제2 전극(16)은 복수의 제2 패드 전극들(161); 및 제2 패드 전극들(161) 각각으로부터 연장해 있는 하나 이상의 제2 핑거 전극들(162)을 포함할 수 있다.
본 출원의 다른 실시예에서, 보호층(20)은 반도체 스택(12)의 표면, 제1 전극(14), 및 제2 전극(16)을 덮는다. 보호층(20)은 제1 패드 전극(141)과 제2 패드 전극(161)의 최상면들의 일부를 각각 노출시키는 개구들(201, 202)을 포함한다. 보호층(20)은 실리콘 산화물, 실리콘 질화물 또는 알루미늄 산화물과 같은 절연 물질을 포함한다. 보호층(20)은 단일층 구조물 또는 다층 구조물일 수 있다. 본 출원의 다른 실시예에서, 보호층(20)은 제1 패드 전극(141) 및 제2 패드 전극(161) 전체를 각각 노출시키는 개구들(201, 202)을 포함하며, 보호층(20)은 제1 패드 전극(141)과 제2 패드 전극(161) 각각으로부터 이격되어 있다.
본 출원의 다른 실시예에서, 발광 디바이스(1)는 보다 긴 측면과 보다 짧은 측면을 갖는 다중 측면들, 및 보다 긴 측면과 보다 짧은 측면이 교차함으로써 형성된 모서리를 포함하는 직사각형 형상을 포함한다. 제1 패드 전극(141)은 제1 모서리 상에 형성되고, 제2 패드 전극(161)은 제2 모서리 상에 형성된다. 제1 모서리와 제2 모서리는 발광 디바이스(1)의 대각선 상에 형성된다. 하나 이상의 제1 핑거 전극들(142)은 제1 패드 전극(141)으로부터, 발광 디바이스(1)의 보다 긴 측면 및/또는 보다 짧은 측면에 대해 평행한 방향을 따라 제2 패드 전극(161) 쪽을 향해 연장해 있다. 하나 이상의 제2 핑거 전극들(162)은 제2 패드 전극(161)으로부터, 발광 디바이스(1)의 보다 긴 측면 및/또는 보다 짧은 측면에 대해 평행한 방향을 따라 제1 패드 전극(141) 쪽을 향해 연장해 있다. 구체적으로, 제2 핑거 전극들(162)은 보다 긴 측면을 따라 연장하며 제1 전극(14)을 에워싼다.
본 출원의 실시예에서, 패드 전극들(141, 161)이 도전성 와이어, 솔더 범프 등에 연결될 수 있도록, 패드 전극들(141, 161) 각각은 핑거 전극들(142, 162)보다 큰 폭과 같은 치수를 포함한다. 패드 전극들(141, 161)은 발광 디바이스(1)의 발광면의 모서리들 또는 대향 측면들 상에 배치된다. 주입된 전류가 발광 디바이스(1) 전체 내로 균일하게 확산되도록 하기 위해 핑거 전극들(142, 162)은 패드 전극들(141, 161)로부터 연장한다.
본 출원의 실시예에서, 패드 전극들(141, 161)과 핑거 전극들(142, 162)은 동일한 단계 또는 상이한 단계들에서 발광면 상에 형성된다. 패드 전극들(141, 161) 및/또는 핑거 전극들(142, 162)은 0.5㎛ 내지 5㎛의 범위의 두께를 포함한다.
도 1a 내지 도 1c에서 도시된 바와 같이, 제1 전극(14)은 제1 패드 전극(141); 및 제1 패드 전극(141)으로부터 연장해 있는 제1 핑거 전극(142)을 포함한다. 제1 패드 전극(141)은 주변부(1410)를 포함하며, 주변부(1410)는 발광 디바이스(1)의 평면도에서 봤을 때 원형, 타원형, 또는 직사각형 형상을 포함한다. 제2 전극(16)은 제2 패드 전극(161); 및 제2 패드 전극(161)으로부터 연장해 있는 제2 핑거 전극들(162)을 포함한다. 제2 패드 전극(161)은 주변부(1610)를 포함하며, 주변부(1610)는 발광 디바이스(1)의 평면도에서 봤을 때 원형, 타원형, 또는 직사각형 형상을 포함한다.
도 1b에서 도시된 바와 같이, 복수의 전류 차단 영역들(211')은 제1 반도체층(121)의 표면 상에서 이산적으로 형성된다. 복수의 전류 차단 영역들(211') 및 전류 차단 영역들(211)은 제1 반도체층(121)의 표면 상에서 이산적으로 형성된다. 제1 패드 전극(141)과 제1 핑거 전극(142)은 전류 차단 영역들(211) 및 복수의 전류 차단 영역들(211')을 덮는다. 전류 차단 영역(211)은 주변부(2110)에 의해 에워싸여지고, 제1 패드 전극(141)은 주변부(1410)에 의해 에워싸여지며, 제1 패드 전극(141)의 주변부(1410)는 전류 차단 영역(211)의 주변부(2110) 내부에 형성된다. 제1 핑거 전극(142)은, 제1 패드 전극(141)의 주변부(1410)로부터 연장해 있고 전류 차단 영역(211)의 주변부(2110)를 넘어 연장해 있는 제1 부분(1421)을 포함한다. 달리 말하면, 제1 핑거 전극(142)의 제1 부분(1421)은 전류 차단 영역(211)의 영역(P1)과 제1 반도체층(121)의 영역(P2) 상에 형성된다. 전류 차단 영역(211)의 영역(P1) 상에 형성된 제1 부분(1421)의 한 부분은, 발광 디바이스(1)의 평면도 또는 발광 디바이스(1)의 측면도에서 봤을 때, 제1 반도체층(121)의 영역(P2) 상에 형성된 제1 부분(1421)의 다른 부분의 표면적보다 큰 표면적을 포함한다. 제1 부분(1421)의 최상면은 보호층(20)에 의해 완전히 덮혀진다. 제1 패드 전극(141)의 최상면은 보호층(20)의 개구(201)에 의해 부분적으로 노출된다.
도 1c에서 도시된 바와 같이, 전류 차단 영역(212)의 개구(2120)는 전류 차단 영역(212)의 옆면(2120s)에 의해 에워싸여지고, 투명 도전층(22)의 개구(220)는 투명 도전층(22)의 옆면(220s)에 의해 에워싸여지며, 전류 차단 영역(212)의 옆면(2120s)과 투명 도전층(22)의 옆면(220s)은 실질적으로 동일한 평면 상에 있다. 제2 패드 전극(161)은 주변부(1610)에 의해 에워싸여지며, 주변부(1610)는 전류 차단 영역(212)의 옆면(2120s)과 투명 도전층(22)의 옆면(220s)을 넘어서 형성된다. 제2 패드 전극(161)은 전류 차단 영역(212)의 개구(2120) 및/또는 투명 도전층(22)의 개구(220) 내에 형성된다. 제2 핑거 전극(162)은, 제2 패드 전극(161)의 주변부(1610)로부터 연장해 있고 전류 차단 영역(212)과 투명 도전층(22) 위에 형성된 제1 부분(1621)을 포함한다. 제1 부분(1621)은 전류 차단 영역(212)의 개구(2120) 및/또는 투명 도전층(22)의 개구(220)를 넘어서 형성된다. 제1 부분(1621)의 최상면은 보호층(20)에 의해 완전히 덮혀진다. 제2 패드 전극(161)의 최상면은 보호층(20)의 개구(202)에 의해 부분적으로 노출된다.
도 2는 본 출원의 실시예에 따른 발광 디바이스(1)의 제1 전극(14)의 일부분의 확대도를 나타낸다. 실시예에서, 제1 패드 전극(141)의 주변부(1410)는, 발광 디바이스(1)의 평면도에서 봤을 때, 원형 또는 타원형 형상을 포함하며, 제1 패드 전극(141)의 주변부(1410)는 연속적인 곡선으로 구성될 수 있다. 제1 패드 전극(141)의 주변부(1410)가 원형 형상을 포함하는 경우, 제1 패드 전극(141)의 주변부(1410)는 하나의 곡률 반경을 갖는 단일 곡률을 포함한다. 제1 패드 전극(141)의 주변부(1410)가 타원형 형상을 포함하는 경우, 제1 패드 전극(141)의 주변부(1410)는 상이한 곡률 반경들을 갖는 다중 곡률을 포함한다.
본 출원의 다른 실시예에서, 주변부(1410)가 직사각형 형상을 포함한 경우, 이 직사각형 형상의 모서리는 도 2에서 도시된 바와 같이 둥글어진 형태를 가질 수 있다. 구체적으로, 주변부(1410)가 직사각형 형상을 포함하는 경우, 주변부(1410)의 각각의 모서리는 하나의 곡률 반경을 갖는 곡률을 포함한다. 달리 말하면, 제1 패드 전극(141)의 주변부(1410)는, 발광 디바이스(1)의 평면도에서 봤을 때, 다중 곡선들과 다중 직선들로 구성될 수 있다. 도 2에서 도시된 바와 같이, 각각의 곡선의 한쪽 끝은 직선들 중 하나의 직선에 연결되며, 곡선의 다른쪽 끝은 직선들 중 다른 하나의 직선에 연결된다.
도 2에서 도시된 바와 같이, 제1 핑거 전극(142)의 제1 부분(1421)은 제1 패드 전극(141)의 주변부(1410)로부터 연장해 있고, 제1 핑거 전극(142)의 제2 부분(1422)은 제1 패드 전극(141)으로부터 떨어져 있으며, 제1 부분(1421)은 제1 측부(1423)와 제2 측부(1425)를 포함한다. 제1 부분(1421)은 제2 부분(1422)과는 상이한 특징을 포함한다. 이 특징은 물질, 형상, 또는 폭 또는 두께와 같은 크기를 포함한다. 예를 들어, 제1 부분(1421)은 제1 패드 전극(141)의 주변부(1410)에 연결된 한쪽 끝과, 제1 패드 전극(141)의 주변부(1410)로부터 떨어져 있는 다른쪽 끝을 포함한다. 제1 패드 전극(141)의 주변부(1410)에 연결된 상기 한쪽 끝은 제1 패드 전극(141)의 주변부(1410)로부터 떨어져 있는 상기 다른쪽 끝보다 큰 폭 또는 두께를 포함하며, 제1 핑거 전극(142)의 제1 부분(1421)의 폭 또는 두께는, 제1 패드 전극(141)의 주변부(1410)에 연결된 상기 한쪽 끝에서부터, 제1 패드 전극(141)의 주변부(1410)로부터 떨어져 있는 상기 다른쪽 끝을 향해 점진적으로 감소한다. 제1 핑거 전극(142)의 제1 부분(1421)에 연결된 제1 핑거 전극(142)의 제2 부분(1422)의 한쪽 끝은 제1 핑거 전극(142)의 제1 부분(1421)으로부터 떨어져 있는 제2 부분(1422)의 다른쪽 끝과 실질적으로 동일한 폭 또는 이와 상이한 폭을 포함한다. 주변부(1410)에 연결된 제1 부분(1421)의 상기 한쪽 끝의 폭은 제2 부분(1422)의 상기 한쪽 끝의 폭, 및/또는 제2 부분(1422)의 상기 다른쪽 끝의 폭보다 크다. 주변부(1410)로부터 떨어져 있는 제1 부분(1421)의 상기 다른쪽 끝의 폭은 제2 부분(1422)의 상기 한쪽 끝의 폭, 및/또는 제2 부분(1422)의 상기 다른쪽 끝의 폭보다 크거나 또는 이와 같다.
본 출원의 하나의 실시예에서, 제1 부분의 제1 측부(1423)는 직선 또는 곡선일 수 있고/있거나, 제1 부분의 제2 측부(1425)는 직선 또는 곡선일 수 있다.
본 출원의 하나의 실시예에서, 제1 부분(1421)의 제1 측부(1423) 또는 제2 측부(1425)는 하나의 곡률 반경을 갖는 하나의 호(arc)로 구성되며, 상기 하나의 호의 한쪽 끝은 제1 패드 전극(141)의 주변부(1410)와 접촉하며, 상기 하나의 호의 다른쪽 끝은 제2 부분(1422)의 가장자리와 접촉한다.
도 2는 본 출원의 실시예를 도시하는데, 여기서, 제1 측부(1423)는 제1 곡률 반경(R1)을 갖는 제1 호를 포함하고, 제2 측부(1425)는 제2 곡률 반경(R2)을 갖는 제2 호를 포함하며, 제1 곡률 반경(R1)과 제2 곡률 반경(R2)은 각각 10㎛보다 크다. 바람직하게는, 제1 곡률 반경(R1)과 제2 곡률 반경(R2)은 각각 15㎛보다는 크되 50㎛보다는 작으며, 보다 바람직하게는, 15㎛보다는 크되 30㎛보다는 작다. 본 출원의 실시예에서, 제1 곡률 반경(R1)은 제2 곡률 반경(R2)과 동일할 수 있거나, 또는 제1 곡률 반경(R1)은 제2 곡률 반경(R2)과는 상이할 수 있다.
제1 곡률 반경(R1) 또는 제2 곡률 반경(R2)은 가상 원의 반경에 의해 정의된다. 제1 측부(1423) 또는 제2 측부(1425)의 점을 터치하도록 가상 원의 탄젠트 선을 작도하면, 상기 점과 가상 원의 중심 간의 거리는 제1 곡률 반경(R1) 또는 제2 곡률 반경(R2)으로서 정의된다.
본 출원의 다른 실시예에서, 제1 호는 제1 곡률 반경(R1)을 갖는 가상 원의 주변부의 부분 섹션이며, 제2 호는 제2 곡률 반경(R2)을 갖는 가상 원의 주변부의 부분 섹션이다. 본 출원의 다른 실시예에서, 제1 측부(1423)는 단하나의 제1 곡률 반경(R1)을 갖는 단하나의 제1 호만을 가지며, 제2 측부(1425)는 단하나의 제2 곡률 반경(R2)을 갖는 단하나의 제2 호만을 갖는다.
발광 디바이스의 급작스런 장애는 전기적 과부하로 인한 ESD(electrostatic discharge) 또는 EOS(Electrical Over Stress)에 의해 유발될 수 있다. 전류의 국부적 집중화를 야기시키는, 서지(surge) 또는 고전류 주입과 같은, 전기적 과부하는, 통상적인 발광 디바이스에서 전극들의 뾰족한 모서리들에서 쉽게 집중화된다. 전류 집중화(current crowding)는 ESD 허용 오차(tolerance) 및 EOS 내구력(endurance)을 감소시키고, 전극 금속 마이그레이션 또는 확산, 및 에피택시 항복과 같이, 발광 디바이스의 손상을 야기시킨다. 본 출원의 실시예들에서, 패드 전극들의 원형 또는 타원형 형상 또는 패드 전극들의 직사각형 형상의 곡선형 모서리들은 제1 전극(14)과 제2 전극(16)으로부터 공급되는 전류가 반도체층들의 전체 표면에 균일하게 흐르게 하도록 해주므로, 발광 디바이스의 ESD 허용 오차가 개선될 수 있다.
핑거 전극의 제1 부분의 제1 측부 및/또는 제2 측부의 곡선형 형상은 전극들에서의 국부적 전류 집중을 회피하도록 발광 디바이스의 ESD 허용 오차 및 EOS 내구력을 개선시킨다. 이러한 방식으로, 정전 항복 전압(electrostatic breakdown voltage)(ESD 허용 오차)은 역방향으로 전력을 발광 디바이스와 연결시키고 서지 전압(역 전압)을 발광 디바이스에 인가하는 ESD 테스트에서 증가된다.
발광 디바이스의 정전기 파괴 특성은 발광 디바이스의 응용 범위와 관련하여 매우 중요한 쟁점사항이다. 구체적으로, 패키지 디바이스들로부터 생성된 정전기를 견뎌내기 위한 디바이스들의 설계는 최종적인 디바이스의 수율 및 신뢰성을 개선시키기 위한 매우 중요한 파라미터이다. 특히, 최근에 발광 디바이스는 실외 표지판 및 차량용 전등(vehicle light)과 같은 환경에서 악조건에 적용되어 이용되고 있기 때문에, 정전기 특성은 더욱 중요해지고 있다. 따라서, 발광 디바이스의 적절한 전극 설계는 ESD 허용 오차를 개선시키는 한가지 방법에 있다. 본 출원의 실시예에서, 정전기가 발광 디바이스의 제1 전극과 제2 전극의 패드 전극들에 인가될 때, 국부적 전류 밀도는 핑거 전극의 제2 부분의 캐리어 능력을 넘을 수 있다. 발광 디바이스의 핑거 전극들의 ESD 허용 오차는 핑거 전극들의, 폭 또는 면적과 같은 크기에 의존한다. 핑거 전극이 넓을수록, 핑거 전극의 ESD 허용 오차는 더 좋아진다. 하지만, 핑거 전극들의 금속 물질은 발광 디바이스로부터 방출된 광을 흡수한다. 핑거 전극이 넓을수록, 광 추출 효율성은 낮아진다. ESD 허용 오차를 개선시키기 위한 요건과 광 추출 효율성을 개선시키기 위한 요건은 트레이드오프(tradeoff) 사항이다. 본 출원은 핑거 전극의 제2 부분과 패드 전극의 단면적 사이의 단면적을 갖고, 발광 디바이스의 ESD 허용 오차를 개선시키기 위한 특정 곡률 반경을 갖는, 핑거 전극의 제1 부분과 같은, 구조물을 포함한 전극을 제안한다.
도 3은 상이한 곡률 반경들을 갖는 발광 디바이스들의 EOS(Electrical Over Stress) 테스트도를 예시한다. 발광 디바이스들은 주입된 전류 하에서 테스트받는다. 주입된 전류가 증가하여 발광 디바이스의 내구력을 넘어서면, 급작스럽게 증가하는 측정 전압이 관찰되는데, 이는 발광 디바이스가 작동불능이 되었음을 의미한다. 도 3에서 도시된 바와 같이, 발광 디바이스가 큰 곡률 반경을 가질수록, 발광 디바이스는 EOS에 대한 보다 강력한 내구력을 갖는다. 발광 디바이스의 EOS 내구력 및 곡률 반경은 양의 상관관계(positive correlation)를 갖는다. 예를 들어, 30㎛의 곡률 반경을 갖는 발광 디바이스는 10㎛의 곡률 반경을 갖는 발광 디바이스보다 EOS 테스트로부터의 더 높은 전류를 감당할 수 있어서, 디바이스의 항복이 회피될 수 있다. 발광 디바이스는 뛰어난 전류 확산 효과가 달성될 수 있는 본 출원의 전극 구조물을 포함한다. 본 출원의 발광 디바이스는 광의 손실을 최소화하고, EOS에 대한 보다 강력한 내구력과 보다 나은 ESD 허용 오차를 제공할 수 있다.
도 4는 본 출원의 실시예에 따른 발광 디바이스(1)의 제2 전극(16)의 일부분의 확대도를 나타낸다. 도 4에서 도시된 바와 같이, 제2 전극(16)은 제2 패드 전극(161); 및 제2 패드 전극(161)으로부터 연장해 있는 하나 또는 복수의 제2 핑거 전극들(162)을 포함한다. 제2 패드 전극(161)은 주변부(1610)를 포함하며, 주변부(1610)는 둥글어진 모서리를 갖는 원형, 타원형, 또는 직사각형 형상을 포함한다. 제2 핑거 전극(162)은 제2 패드 전극(161)의 주변부(1610)로부터 연장해 있는 제1 부분(1621)과 제2 패드 전극(161)으로부터 떨어져 있는 제2 부분(1622)을 포함한다.
제2 핑거 전극(162)의 제1 부분(1621)은 제1 측부(1623)와 제2 측부(1625)를 포함한다. 제1 부분(1621)은 제2 부분(1622)과는 상이한 특징을 포함한다. 이 특징은 물질, 형상, 또는 폭 또는 두께와 같은 크기를 포함한다. 예를 들어, 제1 부분(1621)은 제2 패드 전극(161)의 주변부(1610)에 연결된 한쪽 끝과, 제2 패드 전극(161)의 주변부(1610)로부터 떨어져 있는 다른쪽 끝을 포함하며, 제2 패드 전극(161)의 주변부(1610)에 연결된 상기 한쪽 끝은 제2 패드 전극(161)의 주변부(1610)로부터 떨어져 있는 상기 다른쪽 끝보다 큰 폭 또는 두께를 포함한다. 제2 핑거 전극(162)의 제1 부분(1621)에 연결된 제2 핑거 전극(162)의 제2 부분(1622)의 한쪽 끝은 제2 핑거 전극(162)의 제1 부분(1621)으로부터 떨어져 있는 제2 부분(1622)의 다른쪽 끝과 실질적으로 동일한 폭을 포함한다. 주변부(1610)에 연결된 제1 부분(1621)의 상기 한쪽 끝의 폭은 제2 부분(1622)의 상기 한쪽 끝의 폭, 및/또는 제2 부분(1622)의 상기 다른쪽 끝의 폭보다 크다. 주변부(1610)로부터 떨어져 있는 제1 부분(1621)의 상기 다른쪽 끝의 폭은 제2 부분(1622)의 상기 한쪽 끝의 폭, 및/또는 제2 부분(1622)의 상기 다른쪽 끝의 폭보다 크거나 또는 이와 같다.
본 출원의 하나의 실시예에서, 제2 핑거 전극(162)의 제1 부분(1621)의 제1 측부(1623)는 직선 또는 곡선일 수 있고/있거나, 제2 핑거 전극(162)의 제1 부분(1621)의 제2 측부(1625)는 직선 또는 곡선일 수 있다.
본 출원의 실시예에서, 제1 측부(1623)는 제1 곡률 반경(R1')을 갖는 제1 호를 포함하고, 제2 측부(1625)는 제2 곡률 반경(R2')을 갖는 제2 호를 포함하며, 제1 곡률 반경(R1') 또는 제2 곡률 반경(R2')은 10㎛보다 크다. 바람직하게는, 제1 곡률 반경(R1') 또는 제2 곡률 반경(R2')은 15㎛보다는 크되 50㎛보다는 작으며, 보다 바람직하게는, 15㎛보다는 크되 30㎛보다는 작다. 본 출원의 실시예에서, 제1 곡률 반경(R1')은 제2 곡률 반경(R2')과 동일하거나, 또는 제1 곡률 반경(R1')은 제2 곡률 반경(R2')과는 상이하다. 도 4는 제1 곡률 반경(R1')이 제2 곡률 반경(R2')보다 큰 예시를 나타낸다.
제1 곡률 반경(R1') 또는 제2 곡률 반경(R2')은 가상 원의 반경에 의해 정의된다. 제1 측부(1623) 또는 제2 측부(1625)의 점을 터치하도록 가상 원의 탄젠트 선을 작도하면, 상기 점과 가상 원의 중심 간의 거리는 제1 곡률 반경(R1') 또는 제2 곡률 반경(R2')으로서 정의된다.
본 출원의 다른 실시예에서, 제1 측부(1623)의 제1 호는 제1 곡률 반경(R1')을 갖는 가상 원의 주변부의 부분 섹션이며, 제2 측부(1625)의 제2 호는 제2 곡률 반경(R2')을 갖는 가상 원의 주변부의 부분 섹션이다. 본 출원의 다른 실시예에서, 제1 측부(1623)는 단하나의 제1 곡률 반경(R1')을 갖는 단하나의 제1 호만을 가지며, 제2 측부(1625)는 단하나의 제2 곡률 반경(R2')을 갖는 단하나의 제2 호만을 갖는다.
도 5는 본 출원의 다른 실시예에 따른 발광 디바이스의 전극(16')의 일부분의 확대도를 나타낸다. 주입된 전류가 반도체층에 흐르도록, 전극(16')은 n형 반도체 또는 p형 반도체와 같은, 반도체층 상에 배치될 수 있다. 실시예에서, 전극(16')은 패드 전극(161'), 및 패드 전극(161')의 주변부(1610')로부터 연장해 있는 복수의 핑거 전극들(162', 162")을 포함하며, 복수의 핑거 전극들(162', 162") 각각은 패드 전극(161')의 주변부(1610')에 직접 연결된 제1 부분(1621', 1621")과, 패드 전극(161')의 주변부(1610')로부터 떨어져 있는 제2 부분(1622', 1622")을 포함한다. 핑거 전극들(162', 162")의 제1 부분들(1621', 1621")은 동일하거나 또는 상이한 곡률 반경들을 포함한다. 예를 들어, 핑거 전극(162')의 제1 부분(1621')은 핑거 전극(162")의 제1 부분(1621")의 곡률 반경과는 상이한 곡률 반경을 포함하거나, 또는 핑거 전극(162")의 제1 부분(1621")의 곡률 반경과 동일한 곡률 반경을 포함하며, 핑거 전극(162")은 휘어져 있으며, 패드 전극(162')으로부터 멀어지는 쪽으로 향해있다. 핑거 전극(162')의 제2 부분(1622')은 직선을 포함하며, 패드 전극(161')으로부터 멀어지는 쪽으로 향해있다.
도 5에서 도시된 바와 같이, 패드 전극(161')의 주변부(1610')는 핑거 전극(162")의 제1 부분(1621")의 제2 측부(1625")의 곡률 반경보다 큰 제3 곡률 반경(R3')을 포함하고, 제3 곡률 반경(R3')은 핑거 전극(162")의 제1 부분(1621")의 제1 측부(1623")의 곡률 반경과는 상이하며, 예컨대, 제3 곡률 반경(R3')은 핑거 전극(162")의 제1 부분(1621")의 제1 측부(1623")의 곡률 반경보다 크다. 핑거 전극(162")의 제1 부분(1621")의 제2 측부(1625")의 곡률 반경의 곡률 중심은 패드 전극(161')의 곡률 반경(R3')의 곡률 중심과 일치하지 않는다.
도 6은 본 출원의 다른 실시예에 따른 전구(light bulb)(600)의 구조도를 예시한다. 전구(600)는 엔벨로프(602), 렌즈(604), 발광 모듈(610), 기저부(612), 열 싱크(614), 커넥터(616) 및 전기 연결 디바이스(618)를 포함한다. 발광 모듈(610)은 서브마운트(606) 및 서브마운트(606) 상에 형성된 하나 또는 복수의 발광 디바이스들(608)을 포함하며, 하나 또는 복수의 발광 디바이스들(608)은 상기 실시예들에서 설명된 발광 디바이스(1)와 동일할 수 있다.
상기 실시예들에 의해 예시된 본 출원의 원리 및 효율성은 본 출원의 제한사항이 아니다. 본 발명분야의 당업자는 상술한 실시예들을 수정하거나 또는 변경시킬 수 있다. 그러므로, 본 출원에서의 보호 권리 범위는 아래의 청구범위들로서 나열될 것이다.

Claims (9)

  1. 발광 디바이스에 있어서,
    반도체 스택;
    상기 반도체 스택 상에 배치된 주변부를 포함한 패드 전극; 및
    제1 핑거(finger) 전극과 제2 핑거 전극 - 상기 제1 핑거 전극과 상기 제2 핑거 전극은 모두 상기 패드 전극에 연결됨 -
    을 포함하고,
    상기 제1 핑거 전극은, 상기 패드 전극의 상기 주변부로부터 연장해 있는 제1 부분과, 상기 패드 전극으로부터 떨어져 있는 제2 부분을 포함하고,
    상기 제1 부분은 제1 측부와 제2 측부를 포함하고,
    상기 제1 측부는 상기 제2 측부와는 반대편에 있고,
    상기 제1 측부는 제1 곡률 반경을 포함한 제1 호(arc)를 포함하고,
    상기 제1 곡률 반경은 10㎛보다 크고,
    상기 제2 핑거 전극은, 상기 패드 전극의 상기 주변부로부터 연장해 있는 제3 부분과, 상기 패드 전극으로부터 떨어져 있는 제4 부분을 포함하고,
    상기 제3 부분은 제3 측부와 제4 측부를 포함하고,
    상기 제3 측부는 상기 제4 측부와는 반대편에 있고,
    상기 제3 측부는 제3 곡률 반경을 포함한 제3 호를 포함하고,
    상기 제3 곡률 반경은 상기 제1 곡률 반경과는 상이한 것인, 발광 디바이스.
  2. 제1항에 있어서,
    상기 제2 측부는 제2 호를 포함하고,
    상기 제2 호는 10㎛보다 큰 제2 곡률 반경을 포함한 것인, 발광 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 곡률 반경은 15㎛보다 큰 것인, 발광 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 곡률 반경은 30㎛보다 작은 것인, 발광 디바이스.
  5. 제2항에 있어서,
    상기 제1 곡률 반경은 상기 제2 곡률 반경과 동일한 것인, 발광 디바이스.
  6. 제2항에 있어서,
    상기 제1 곡률 반경은 상기 제2 곡률 반경과 상이한 것인, 발광 디바이스.
  7. 제1항에 있어서,
    상기 제1 핑거 전극의 상기 제1 부분의 상기 제2 측부는 직선을 포함한 것인, 발광 디바이스.
  8. 제1항에 있어서,
    상기 제1 핑거 전극의 제1 부분 및 상기 제2 핑거 전극의 제3 부분은 각각 상기 패드 전극의 주변부에서부터 상기 제1 핑거 전극의 제2 부분 및 상기 제2 핑거 전극의 제4 부분까지 점진적으로 감소하는 두께 또는 폭을 포함한 것인, 발광 디바이스.
  9. 제1항에 있어서,
    상기 제1 핑거 전극은 휘어져 있으며 상기 패드 전극으로부터 멀어지는 쪽으로 향해 있고, 상기 제2 핑거 전극은 직선을 포함하며 상기 패드 전극으로부터 멀어지는 쪽으로 향해 있는 것인, 발광 디바이스.
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