KR102445377B1 - 스위치-모드 파워 공급원 제어기 - Google Patents

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Abstract

스위치-모드 파워 공급원 제어기는 입력 전압 소스의 상황에서 플라이백-기반, 스위치-모드 파워 공급원, USB 타입-C PD 제어기 및 출력 부하를 포함하는 회로를 제어한다. 스위치-모드 파워 공급원 제어기는 측정된 자화 인덕턴스 방전 시간에 기초하여 입력 전압을 추정하도록 구성될 수 있다. 또한, 스위치-모드 파워 공급원 제어기는 측정된 자화 인덕턴스 방전 시간 및 추정된 입력 전압에 기초하여 출력 전압을 추정하도록 구성될 수 있다. 여전히 또한, 추정된 전압들은 특정 전류들을 제한하고 파워 효율을 최적화하기 위해 스위치-모드 파워 공급원 제어기에 의해 사용될 수 있다. 더욱이, 추정된 그리고 측정된 값은 스위치-모드 파워 공급원 제어기에 의해 사용되어 전압 저하 조건을 추정하고 표시할 수 있다.

Description

스위치-모드 파워 공급원 제어기
관련 출원들에 대한 상호-참조
본 출원은 2016년 10월 11일자로 출원된 미국 가 특허 출원 제62/406,589호의 계속 출원이며, 그 내용은 본 명세서에서 참고로 인용된다.
기술분야
본 출원은 일반적으로 스위치-모드 파워 공급원들에 관한 것이며, 보다 구체적으로, 이러한 스위치-모드 파워 공급원의 입력/출력 전압 추정 및 제어에 관한 것이다.
스위치-모드 파워 공급원(switch-mode power supplies, SMPS)들은 현대 전자 디바이스들의 중요한 파워 관리 구성 요소들이다. 그들은 다른 것들과 함께 온-라인 파워 프로세싱 효율 최적화를 제공하여, 배터리 수명을 연장하고 파워 손실을 줄인다. 감소된 파워 손실은 더 낮은 작동 온도, 더 작은 냉각 용액, 감소된 물자표(bill-of-material) 및/또는 감소된 SMPS 체적을 가능하게 한다.
그러나, 신뢰성 있고 보편적인 온-라인 파워 프로세싱 효율 최적화를 구현하기 위해서는 정확하고, 제한적인, 노이즈 내성(noise tolerant) 및 부드러운 제어기 모드 전환이 요구될 수 있다. 이러한 제어기의 실제 구현은 일반적으로 고가의, 파워 소모량이 많은(power hungry) 및/또는 특수 용도의(application-specific) 혼합-신호(mixed-signal) 회로들 및 알고리즘들을 사용하여 수행된다.
기존 시스템들에 대한 추가적인 어려움은 본 명세서의 개시 내용을 고려하여 이해될 수 있다.
하나 이상의 예시적인 실시 예들은 첨부된 도면들을 참조하여 오직 예로서 기술될 것이며, 여기서:
도 1은 교류(AC) 또는 직류(DC)일 수 있는, 입력 전압 소스의 상황에서 플라이백-기반, 스위치-모드 파워 공급원, 범용 직렬 버스(Universal Serial Bus, USB) 타입-C 파워 전달(power delivery, PD) 제어기, 출력 부하 및 스위치-모드 파워 공급원 제어기를 개략적으로 도시하고;
도 2는 입력 전압 소스, 동기 정류 모듈, 온-라인 파워 프로세싱 효율 최적화를 갖는 멀티-모드 제어기 및 출력 부하를 갖는 도 1의 플라이백-기반, 스위치-모드 파워 공급원을 개략적으로 도시하고;
도 3은 에너지가 1차 측에서 2차 측으로 전달되는, 하나의 스위칭 기간 동안 플라이백 자화 인덕턴스 전류(flyback magnetizing inductance current) 및 차동 전압(differential voltage)의 전개(evolution)를 나타내는 예시적인 커브들의 그래프들을 도시하고;
도 4는 멀티-모드 제어기가 입력 전압 및 출력 전압을 추정하는 기간들을 포함하는, USB 타입-C 파워 잔달 동작 동안 출력 전압 및 부하 전류의 전개를 나태는 예시적인 커브들의 그래프를 도시하고;
도 5는 하나의 스위칭 사이클 동안 도 2의 멀티-모드 제어기의 다양한 작동 모드들을 나타내는 상태 다이어그램을 도시하고;
도 6은 플라이백 자와 인덕턴스 전류 및 다수의 밸리들(multiple valleys)을 갖는 중간 출력 부하에 대한 플라이백 자화 전압(v Lm )의 전개를 나타내는 예시적인 커브들의 그래프를 도시하고;
도 7은 입력 전압, 출력 전압 및 전압 저하(brownout) 또는 UVLO(under voltage lock out) 조건 이전의 1차 측 제어 신호 전압의 전개를 나타내는 예시적인 커브들의 그래프들을 도시하고;
도 8은 전압 저하 조건의 시작을 검출하는 방법의 예시적인 단계들을 도시하고;
도 9는 입력 전압, 출력 전압 및 최소 플라이백 셀 스위칭 디바이스 오프-타임의 복수의 조합들에 대한 평균 가중 파워 프로세싱 효율로 온-라인 동작을 위해, 최소 플라이백 셀 스위칭 디바이스 오프-타임의 2-차원 룩업 테이블을 생성하는 방법의 예시적인 단계들을 도시하고; 그리고
도 10은 입력 전압 추정, 출력 전압 추정, 최소 플라이백 셀 스위칭 디바이스 오프-타임 선택 및 최대 온-타임 선택을 포함하는, 초기 시작으로부터 정상 동작까지의 멀티-모드 제어기의 동작 방법의 예시적인 단계들을 도시한다.
이들 도면들은 설명의 목적을 위한 예시적인 실시 예들, 변형들, 대안적인 구성들을 도시하며; 대안적인 구성들 및 수정들이 이러한 예시적인 도면들로 구성될 수 있다.
본 출원의 양태들은 스위치-모드 파워 공급원들 및 범용 스위치-모드 파워 공급원들의 제어에 관한 것이다. 추가적 양태들은 알려진 USB 타입-C 파워 전달(USB-PD) 프로토콜을 사용하는 스위치-모드 파워 공급원들의 유형과 관련된다. 또한 추가적 양태들은 자율적 동기 정류(autonomous synchronous rectification)를 사용하는 고-효율 스위치-모드 파워 공급원들의 유형과 관련된다.
본 출원의 일 양태에 따르면 스위치-모드 파워 공급원에 대한 입력 전압을 추정하는 방법이 제공되다. 상기 방법은 복수의 자화 인덕턱스 방전 시간들을 스위치-모드 파워 공급원에 대한 복수의 입력 전압들과 상관시키는 룩업 테이블을 채우는 단계(populating), 자화 인덕턴스 방전 시간을 측정하는 단계 및 룩업 테이블에 자화 인덕턴스 방전 시간과 상관된 입력 전압을 위치시키는 단계(locating)를 포함하고, 상기 상관된 입력 전압은 입력 전압의 추정을 제공한다.
본 출원의 일 양태에 따르면 파워 효율 최적화의 방법이 제공된다. 상기 방법은 입력 전압, 출력 전압 및 최소 플라이백 셀 스위칭 디바이스 오프-타임의 복수의 조합들에 대한 복수의 이론적인 파워 프로세싱 효율 커브들을 생성하는 단계, 입력 전압 및 출력 전압의 복수의 고유 쌍(unique pair)들의 각각의 고유 쌍에 대해, 입력 전압, 출력 전압 및 최소 플라이백 셀 스위칭 디바이스 오프-타입의 복수의 조합들에 대한 복수의 가중 파워 프로세싱 효율의 평균을 결정하는 단계, 가장 큰 평균 가중 효율을 갖는 특정 플라이백 셀 스위칭 디바이스 오프-타입을 선택하는 단계, 대응되는 고유 쌍과 연관된 각각의 특정 플라이백 셀 스위칭 디바이스 오프-타임과, 온-라인 동작 동안 주어진 입력 전압 및 주어진 출력 전압으로 2-차원 룩업 테이블을 채우는 단계, 유용한 플라이백 셀 스위칭 오프-타임을 얻기 위해 2-차원 룩업 테이블을 이용하는 단계를 포함한다.
도 1은 AC 또는 DC일 수 있는 입력 전압 소스(102)의 상황에서 플라이백-기반, 스위치-모드 파워 공급원(104), USB 타입-C PD 제어기(108), 출력 부하(110) 및 스위치-모드 파워 공급원 제어기(106)를 포함하는 회로(100)를 개략적으로 도시한다. 도 1의 회로(100)는 1차 측(100P)과 2차 측(100S)을 갖는다.
스위치-모드 파워 공급원 제어기(106)는 광범위한 입력 전압, 출력 전압 및 출력 부하 전류에 대해 온-라인 효율 최적화를 달성하기 위한 멀티-모드 동작 능력으로 구현될 수 있다. 스위치-모드 파워 공급원 제어기(106)는, 예를 들어, 자율적인 2차-측 동기 정류를 이용하거나 이용하지 않을 수도 있는 USB-PD 호환 플라이백-기반, 스위치-모드 전력 공급원들에 적합할 수 있다.
도 1은 온-라인 효율 최적화를 갖는 스위치-모드 파워 공급원 제어기(106) 및 USC 타입-C PD 인터페이스 제어기(108)와 결합된 플라이백-기반, 스위치-모드 파워 공급원(104)의 상위-레벨 블록 다이어그램을 도시한다.
도 2는 동기 정류 모듈(synchronous rectification module)(203)을 포함하는 플라이백-기반, 스위치-모드 파워 공급원(104)의 구성 요소들을 도시한다. 동기 정류 모듈(203)은 스위치-모드 파워 공급원 제어기(106)에 의해 제어될 수 있다. 특히, 동기 정류 모듈(203)은 온-라인, 파워 프로세싱, 효율-최적화 멀티-모드 제어기(204)에 의해 제어될 수 있다. 플라이백-기반, 스위치-모드 파워 공급원(104)는 k 개의 플라이백 셀들; 첫 번째 플라이백 셀(201a); 두 번째 플라이백 셀(201b); 및 k th 플라이백 셀(201k)을 포함한다. k 개의 플라이백 셀들은 참조 번호(201)에 의해 개별적으로 또는 집합적으로 참조될 수 있다. 플라이백-기반, 스위치-모드 파워 공급원(104)은 또한 k 개의 입력 커패시터들; 상기 첫 번째 플라이백 셀(201a)의 입력 양단에 연결된 첫 번째 입력 커패시터(212a); 상기 두 번째 플라이백 셀(201b)의 입력 양단에 연결된 두 번째 입력 커패시터(212b); 및 상기 k th 플라이백 셀(201k)의 입력 양단에 연결된 k th 입력 커패시터(212k)를 포함한다.
도시되지는 않았지만, 스위치-모드 파워 공급원들의 기술 분야의 당업자는 각각의 플라이백 셀(201)이 스위칭 디바이스 및 플라이백 변압기(transformer)(202)를 위한 1차 측 권선을 포함한다는 것을 쉽게 이해할 것이다. 개별적인 1차 측 권선은 각각의 플라이백 셀(201)과 관련하여 도시되지만, 개별적으로 라벨링되지는 않는다. 다중-모드 제어기(204)는 k 개의 제어 신호들: c 1 , c 2 , ... 및 c k 을 생성한다. k 개의 제어 신호들 각각은 대응하는 플라이백 셀 스위칭 디바이스와 관련된다.
플라이백 변압기(202)는 동기 정류 모듈(203)과 직렬로 배열된 2차 측 권선을 갖는다. 플라이백 변압기(202)의 2차 측 권선과 동기 정류 모듈(203)의 직렬 조합은 출력 커패시터(214) 양단에 플라이백-기반, 스위치-모드 파워 공급원(104)의 출력을 제공한다. USB 타입-C 제어기(108)로부터 출력된 복수의(n) 참조 전압들은 플라이백-기반, 스위치-모드 파워 공급원(104)의 출력과 함께 피드백 보상기 네트워크(210)에서 수신된다.
피드백 보상기 네트워크(210)는 플라이백-기반, 스위치-모드 파워 공급원(104)의 출력에서의 출력 전압(v out )과 USB 타입-C 제어기(108)로부터 출력된 복수의 기준 전압들 중 하나의 기준 전압 사이의 차이를 나타내는 내부 에러 신호를 생성한다. 피드백 보상기 네트워크(210)는 내부 비례-적분(proportional-integral, PI) 또는 비례-적분-미분(proportional-integral-differential, PID) 보상기를 통해 상기 차이를 프로세싱한다. 피드백 보상기 네트워크(210)로부터의 출력은 2차 측(100S)으로부터 아이솔레이터(isolator)(208)를 통해 1차 측(100P)로 미러링된다. 아이솔레이터(208)은 멀티-모드 제어기(204)에 제어 신호 전압(
Figure 112019034301016-pct00001
)을 제공한다.
플라이백 셀 스위칭 디바이스가 작동(예를 들어, 폐쇄(closed))될 때, 관련된 1차 권선은 자화 인덕턴스 값(L m )으로 특정될 수 있다.
도 3은 소위 "제1 밸리 스위칭(first valley switching)"으로 불리는, 소위 불연속 도전 모드(discontinuous conduction mode, DCM) 동작 동안의 플라이백 자화 인덕턴스 전류(i Lm )에 대한 파형 및 플라이백 자화 전압(v Lm )에 대한 파형을 도시한다.
멀티-모드 제어기(204)는 몇몇 파라미터들에 대한 지식에 기초하여 입력 전압(v in )을 추정하는 방법을 실행하는 하드웨어 효율적인 시스템으로서 구현될 수 있다. 파라미터들은 출력 전압(v out ), 자화 인덕턱슨 충전 시간(t on ), 자화 인덕턴스 방전 시간(t 방전 )의 측정치를 포함한다. 도 1 및 도 2에 도시된, 플라이백-기반, 스위치-모드 파워 공급원(104)에 대한 이러한 파라미터들 사이의 관계는 다음의 수학식들로 주어진다.
Figure 112019034301016-pct00002
(1a)
Figure 112019034301016-pct00003
Figure 112019034301016-pct00004
(1b)
Figure 112019034301016-pct00005
(2)
식 (1a), (1b) 및 (2)에서, 값(m r )은 자화 인덕턴스 전류가 상승하는 동안(도 3 참조), 기간(t on )에서 초당 암페어, 즉 "A/s"로 표현된, 자화 인덕턴스 전류(i Lm )에 대한 파형의 경사를 나타낸다. 값(m f )는 자화 인덕턴스 전류가 하락하는 동안(도 3 참조), 기간(t 방전 )에서 초당 암페어, 즉 "A/s"로 표현된, 자화 인덕턴스 전류(i Lm )에 대한 파형의 경사를 나타낸다. 식 (2)는 입력 전압(v in )을 추정하는 방식을 나타낸다. 식 (2)의 사용을 통한 입력 전압의 추정은 하드웨어 효율적이며 정확한 것으로 보여질 수 있다. 식 (2)에 의해 표현된 입력 전압 추정은 자화 인덕턴스 방전 시간(t 방전 )의 측정과 관련하여 1-차원("1-D") 룩업 테이블의 사용을 포함할 수 있다.
USB-PD 준수에 대해, 시동 직후 및 부하가 연결되지 않은 기간 동안 출력 전압은 일정 기간 동안 5V로 레귤레이팅되어야 한다. 출력 전압 레귤레이션은 그래프 형태로 도 4에 도시되어 있다. 도 4에서, 시작 중 그리고 이전에, 출력 전압 기준 변경 동안 그리고 이후에, 일반적인, USB 타입-C PD 호환 스위치-모드 파워 공급원에 대한 출력 전압 파형 및 출력 부하 전류 파형이 도시되어 있다. 입력 전압(V in )이 추정될 때의 포인트(402) 및 출력 전압(V out )이 추정될 때의 두 포인트들(404, 406)은 점선 박스로 강조 표시되어 있다. 경-부하(light-load) 동작 모드 동안, 멀티-모드 제어기(204)는 고정된 플라이백 셀 스위칭 디바이스 온-타임(
Figure 112019034301016-pct00006
)로 동작할 수 있다. 즉, 멀티-모드 제어기(204)는 적절한 제어 신호(c)를 사용하여 플라이백 셀들(201) 중 하나의 스위칭 디바이스를 고정된 시간(
Figure 112019034301016-pct00007
) 동안 턴 온 시킬 수 있다.
도 5는 멀티-모드 제어기(204)의 다양한 동작 모드들을 나타내는 상태 다이어그램을 도시한다. 다양한 작동 모드들은 다음과 같다: DCM을 지원하기 위한 제1 작동 모드(모드 502); 밸리 스위칭에 대한 제2 작동 모드(모드 508); 및 스킵-펄스 작동 모드(모드 516).
도 5에 도시된 바와 같이, 시작 시, 멀티-모드 제어기(204)는 제1 작동 모드(모드 502)에 있을 수 있다. 카운트(cnt)를 증가시킨 후, 멀티-모드 제어기(204)의 프로세서(도시되지 않음)는 카운트가 t on 미만인지를 결정할 수 있다(단계 504). 카운트가 t on 보다 작다고 결정하면, 멀티-모드 제어기(204)는 제1 작동 모드(모드 502)로 유지된다. 카운트가 t on 보다 크거나 같다고 결정되면, 멀티-모드 제어기(204)의 프로세서는 카운트를 0으로 재-초기화하고(단계 506), 멀티-모드 제어기(204)는 제2 작동 모드로 진입한다(모드 508).
카운트의 증가 후, 멀티-모드 제어기(204)의 프로세서는 카운트가
Figure 112019034301016-pct00008
보다 작은지 여부를 결정할 수 있다(단계 510). 카운트가
Figure 112019034301016-pct00009
보다 작다고 결정되면(단계 510), 멀티-모드 제어기(204)는 제2 작동 모드(모드 508)로 유지된다. 카운트가
Figure 112019034301016-pct00010
보다 크거나 같다고 결정되면(단계 510), 멀티-모드 제어기(204)의 프로세서는 플라이백 자화 전압(v Lm )에서 밸리 포인트가 도달되었는지 여부를 결정한다(단계 512). 밸리 포인트에 도달되지 않았음을 결정하면(단계 512), 멀티-모드 제어기(204)는 제2 작동 모드(모드 508)를 유지한다.
밸리 포인트에 도달되었는지 여부가 결정되면(단계 512), 멀티-모드 제어기(204)는 카운트를 0으로 재-초기화하고(단계 514), t on 이
Figure 112019034301016-pct00011
보다 작은지 여부를 결정한다(단계 518). t on 이
Figure 112019034301016-pct00012
보다 작다고 결정되면(단계 518), 멀티-모드 제어기(204)는 제3 작동 모드로 들어간다(모드 516). t on 이
Figure 112019034301016-pct00013
보다 크거나 같다고 결정되면(단계 518), 멀티-모드 제어기(204)는 제1 작동 모드로 다시 들어가게 된다(모드 502).
종종, v out 및 t on 은 알려지고 방전 시간(t 방전 )이 결정될 수 있다. 특히, 방전 시간(t 방전 )은 도 2에 도시된 영-전압 검출기(206)를 사용한 측정에 의해 결정될 수 있다. 최소 t on 은 다음을 포함하는 다수의 제약 조건들을 기초로 미리 결정될 수 있다: 가장 작은 t on 에서 최악인, 제한-사이클 진동들을 최소화 하는 t on 의 분해능(resolution); 최소 t on 에 비례하는 최소화된 동기 제어기 오프-시간; 및 초 경-부하(ultra-light load)에서 파워 프로세싱 효율.
식 (2)에 표현된 결정은 다음을 포함할 수 있다: 시작과 시작 후 경-부하 작동의 첫 번째 인스턴스 사이의 시간을 측정함으로써 파라미터 t on 을 추적하고, 즉 고정된 최소 t on 을 검출하고; 경-부하 작동의 첫 번째 인스턴스와 플라이백 자화 인덕턴스 전류(i Lm )가 영으로 떨어지는 포인트 사이의 시간을 측정함으로써 t 방전 을 측정하는 것. 후자의 포인트는 영-전압 검출기(206) 또는 유사한 디바이스; 및 시작 직후 출력 전압이 USB-PD에 의해 특정된 대로 약 5V 주위로 강하게 레귤레이팅 된다는 지식 및 플라이백 셀들(201)의 수가 고정되어 있다는 지식과 함께 식 (2)를 사용하여 입력 전압을 결정하는 것을 이용하여 결정될 수 있다. 본 발명의 결정 단계는 함수 "F 1 "으로 표현될 수 있는, 하드웨어 효율적 1-차원 룩업 테이블을 사용하여 구현될 수 있다.
도 6은 제2 작동 모드(모드 508) 동안 플라이백 자화 인덕턴스 전류(i Lm )에 대한 파형 및 플라이백 자화 전압(v Lm )에 대한 파형을 도시한다. 멀티-모드 제어기(204)가 카운트가
Figure 112019034301016-pct00014
다 크거나 같은지를 결정하기 전에(단계 510), 1st로 지정된 제1 밸리 포인트(모드 512)가 발생한다. 멀티-모드 제어기(204)의 프로세서는 밸리 포인트(1st)가 플라이백 자화 전압(v Lm )에서 도달했는지 여부를 결정한다(단계 512, 도 5). 이와 같이, 멀티-모드 제어기(204)는 멀티-모드 제어기(204)가 다른 밸리 포인트(2st)가 플라이백 자화 전압(v Lm )에 도달했는지 여부를 결정할 때까지(단계 512, 도 5) 제2 작동 모드(모드 508)로 유지된다.
도 7은 UVLO(under-voltage lock-out) 조건이라고도 하는, 전압 저하 조건 전후의 입력 전압(v in )의 그래프, 제어 신호 전압(
Figure 112019034301016-pct00015
)의 그래프 및 출력 전압(v out )의 그래프를 도시한다. 도 7을 참조하면, 입력 전압(v in )의 감소는 제어 신호 전압(
Figure 112019034301016-pct00016
)의 증가와 연관된다는 것을 알 수 있다. 본 출원의 양태들에서, 식 (2)를 기초로 한 이전에 논의된 입력 전압의 추정은 입력 전압 저하 조건을 검출하기 위해 확장될 수 있다. 각각 도 7에 도시된, 전압 저하/UVLO 전후의 입력 전압의 예시적인 그래프, 출력 전압의 예시적인 그래프 및 제어 신호 전압의 예시적인 그래프에서, 전압 저하/UVLO 전에, 제어 신호 전압(
Figure 112019034301016-pct00017
)이 증가하고 출력 전압이 상대적으로 일정하다는 것을 알 수 있다. 상대적으로 일정한 출력 전압의 한 결과는 상대적으로 일정한 자화 인덕턴스 방전 시간(t 방전 )이다.
결국, 제어 신호 전압(
Figure 112019034301016-pct00018
)은 증가하는 것을 멈추고, 전압 저하 상태의 시작에서 0으로 감소된다. 실험적으로, 이 전압 강하가 발생하는 입력 전압의 값을 알 수 있다.
도 7의 그래프들을 염두에 두고, 본 명세서에서는 전압 저하 조건의 시작을 검출하는 방법을 고려하는 것이 제안된다. 이 방법은 멀티-모드 제어기(204)에 의해 수행될 수 있으며 제어 신호 전압이 증가하는 동안 입력 전압이 감소하고 있는 것으로 결정하는 것을 포함할 수 있다. 대안적으로, 본 방법은 멀티-모드 제어기(204)가 자화 인덕턴스 방전 시간(t 방전 )이 거의 일정하게 유지되는 동안 입력 전압이 감소하고 있음을 결정하는 단계를 포함할 수 있다.
입력 전압이 감소하는 것을 결정하는 것은, 예를 들어, 아래와 같이 반복된 식 (2)의 사용을 통한, 추정된 또는 측정된 출력 전압 값(v out ), 플라이백 셀들(201)의 수, 예를 들어, k 및 t 방전 과 t on 사이의 비율을 사용하여 입력 전압의 추정치를 반복적으로 획득하는 것을 포함한다:
Figure 112019034301016-pct00019
(2)
출력 전압(vout)을 추정하는 하드웨어 효율적 방법은 식 (2)를 사용하여 결정된 입력 전압 추정치(v in )의 추정, 플라이백 셀들(201)의 수, 즉 k, 고정된 자화 인덕턴스 충전 시간(t on ) 및 측정된 방전 시간(t 방전 )을 채용한다.
입력 전압을 추정하는 것은 작동 모드가 스킵-펄스 작동 모드일 때, 출력 전압 변화 동안 도 4에 도시된 바와 같이 출력 부하 전류가 낮은 것에 관한 정보의 사용을 포함할 수 있으며, 도 5의 모드(516)를 참조한다.
이와 같이, 후속하는 식 (3)을 사용하여 발견된 이산(discrete) 출력 전압 추정은 함수 "F 4 "로 표현될 수 있는, 하드웨어 효율적 2차원("2-D") 룩업 테이블을 사용하여 구현될 수 있다. 식 (3)은 출력 전압(v out )에 대한 하드웨어 효율적이고 정확한 것으로 보여질 수 있다. 식 (3)은 하나의 2-D 룩업 테이블, 자화 인덕턴스 방전 시간(t 방전 )의 측정, 및 입력 전압(v in )의 추정의 사용을 포함할 수 있다.
Figure 112019034301016-pct00020
(3)
전압 저하 상태의 시작을 검출하는 방법은 상기 식 (3)을 통해 획득된 출력 전압(v out )의 추정치, 검출된 자화 인덕턴스 방전 시간(t 방전 ) 및 플라이백 셀 스위칭 디바이스 온-타임(t on )을 채용할 수 있다.
전압 저하 상태의 시작을 검출하는 방법의 예시적인 단계들이 도 8에 도시되어있다. 플라이백-기반, 스위치-모드 파워 공급원(104)이 방전 시간(t 방전 )이 상대적으로 일정하면서 입력 전압(v in )이 감소하고 제어 신호 전압(
Figure 112019034301016-pct00021
)이 증가하는 기간에 동작하는 것으로 결정되면(단계 802), 멀티-모드 제어기(204)는 식 (2)의 파라미터를 사용하여 입력 전압(v in )을 추정할 수 있다(단계 804). 입력 전압 추정(단계 804)하는 단계의 각 반복 후에, 멀티-모드 제어기(204)는 추정된 입력 전압이 예를 들어 전압 저하 상태가 시작되는 입력 전압을 나타낼 수 있는 실험적으로 결정된 미리 정의된 전압 값보다 큰지를 결정하여(806), 추정된 입력 전압이 미리 정의된 전압 값보다 큰 것으로 결정하는 단계(단계 806)에 응답하여, 멀티-모드 제어기(204)는 UVLO/전압 저하 신호를 하이로 구동할 수 있다(단계 808). 추정된 입력 전압이 미리 정의된 전압 값보다 작은 것으로 결정되면(단계 806), 멀티-모드 제어기(204)는 입력 전압을 다시 추정할 수 있다(단계 804).
출력 전압 추정은 저-부하 작동 중에 발생하기 때문에, AC 100-120 Hz 리플(ripple)에 의한 입력 전압 변화의 영향이 최소화된다. 특히, 출력 전압 추정의 정확도는 피드백 보상기 네트워크(210)의 레귤레이션 정확도에 의해 제한 될 수 있다.
평균 파워 프로세싱 효율을 극대화하기 위해, 최소 플라이백 셀 스위칭 디바이스 오프-타임(
Figure 112019034301016-pct00022
)을 선택하는 것이 유용할 수 있다. 도 9는 최소 플라이백 셀 스위칭 디바이스 오프 타임을 입력 전압 및 출력 전압의 쌍과 상관시키는 룩업 테이블의 오프-라인 생성 및 온-라인 채용 방법의 예시적인 단계들을 도시한다.
초기 단계(단계 902)로서, 특정 컴퓨터 프로그램을 실행하는 프로세서는 복수의 이론적인 파워 프로세싱 효율 커브들을 생성한다. 복수의 커브들을 개별 커브들을 포함하며, 각각의 개별 커브는 함수 "η"로 표현될 수 있고 복수의 조합들 중 하나의 조합에 대해 생성될 수 있다. 각 조합은 입력 전압, 출력 전압 및 최소 플라이백 셀 스위칭 디바이스 오프-타임(
Figure 112019034301016-pct00023
)을 포함한다. 스위치-모드 파워 공급원 기술 분야의 당업자에게 명백한 바와 같이, 플라이백 셀 스위칭 디바이스 오프-타임은 일반적으로 제한된다. 예를 들어, 최소 플라이백 셀 스위칭 디바이스 오프-타임은 최대 스위칭 손실에 의해 제한될 수 있다. 예를 들어, 최대 플라이백 셀 스위칭 디바이스 오프-타임은 피크 자화 인덕턴스 전류(i 피크 )(그림 3 참조)에 의해 제한될 수 있다. 이론적인 파워 프로세싱 효율 커브들의 생성은, 부분적으로, 멀티-모드 제어기(204)의 동작이 도 5에 도시된 상태 다이어그램과 일치하는 방식으로 발생한다는 가정에 기초할 수 있다.
그 다음, 동일한 프로세서는 복수의 조합들의 각각의 조합에 대해 평균 가중 파워 프로세싱 효율(ηavg)을 결정할 수 있다(단계 904). 예를 들어, 프로세서는 20% 부하 레벨, 50% 부하 레벨 및 100% 부하 레벨에서 파워 프로세싱 효율 값을 결정할 수 있다. 이들 세 개의 파워 프로세싱 효율 값들은 가중될 수 있다. 평균치를 찾기 위해, 세 개의 가중된 값들은 합산되어 그 후 3으로 나눌 수 있다.
그런 다음 프로세서는 v in 과 v out 의 고유 쌍에 대해 어떤 최소 플라이백 셀 스위칭 디바이스 오프-타임(
Figure 112019034301016-pct00024
)이 가장 높은 평균 가중 효율(ηavg)과 관련되는지를 고려할 수 있다. 그 다음, 프로세서는 가장 높은 평균 가중 효율과 관련된 최소 오프-타임(
Figure 112019034301016-pct00025
)을 선택할 수 있다(단계 906). 그 다음, 프로세서는 고유 쌍에 대한 선택된
Figure 112019034301016-pct00026
를, 고유 쌍의 v in 및 v out 과 연관된 룩업 테이블에 삽입할 수 있다(단계 908). 룩업 테이블은 아래 식 (4)에 도시된 바와 같이 함수 "F 2 "로 표현될 수 있다:
Figure 112019034301016-pct00027
(4)
멀티-모드 제어기(204)의 동작에서 유용 할 때, 멀티-모드 제어기(204)의 프로세서는 주어진 v in 및 v out 조합과 연관된
Figure 112019034301016-pct00028
을 판독함으로써
Figure 112019034301016-pct00029
을 결정할 수 있다.
최대 플라이백 셀 스위칭 디바이스 온-타임(
Figure 112019034301016-pct00030
)은 피크 자화 인덕턴스 전류(
Figure 112019034301016-pct00031
)가 플라이백 변압기(202)의 포화 전류 이하로 유지되도록 결정될 수 있다. 최대 플라이백 셀 스위칭 디바이스 온-타임은 다음의 식 (5)에 따라 추정된 입력 전압(v in )을 기반으로 할 수 있다:
Figure 112019034301016-pct00032
(5)
식 (5)는 함수 "F 3 "로 표현된 룩업 테이블을 사용하여 단순화될 수 있다.
도 10은 입력 전압(v in ), 출력 전압(v out ), 최대 온-타임(
Figure 112019034301016-pct00033
) 및 최소 오프-타임(
Figure 112019034301016-pct00034
)을 추정하는 방법의 예시적인 단계들을 도시하는 상위-레벨 흐름도를 나타낸다.
초기에 v out 은 5V이고 v in 은 최대화된다고 가정된다. 최대 온-타임(
Figure 112019034301016-pct00035
) 및 최소 오프-타임(
Figure 112019034301016-pct00036
)에 대한 초기 값은 상기 가정에 기초하여 미리 선택될 수 있다.
멀티-모드 제어기(204)의 프로세서는 출력 전압(v out )이 기준 전압(v ref )보다 작은지 여부를 결정한다(단계 1002). 출력 전압(v out )이 기준 전압(v ref )보다 작은 것으로 결정되면(단계 1002), 프로세서는 플라이백 셀 스위칭 디바이스 온-타임(t on )을 증가시킨다(단계 1012). 프로세서가 출력 전압(v out )이 기준 전압보다 큰 것으로 결정할 때까지(단계 1002), 프로세서는 결정 단계(단계 1002) 및 증가 단계(단계 1012)를 반복하고, 프로세서는 v in ,
Figure 112019034301016-pct00037
및
Figure 112019034301016-pct00038
를 추정한다(단계 1004).
프로세서는 식 (1)을 사용하여 t 방전 을 기초로 v in 을 추정한다(단계 1004).
프로세서는, v out 를 5V로 설정하여, 식 (4)를 사용하여 추정된 v in 을 기초로
Figure 112019034301016-pct00039
을 추정한다(단계 1004).
프로세서는 식 (5)를 사용하여 추정된 v in 을 기초로
Figure 112019034301016-pct00040
을 추정할 수 있다(단계 1004).
프로세서는 그 후 스위칭 사이클을 구현할 수 있다(단계 1006).
프로세서는 그 후 스킵-펄스 작동 모드(모드 516)가 인에이블(enable)되었는지 여부를 결정할 수 있다(단계 1008). 스킵-펄스 작동 모드(모드 516)가 인에이블되는지 여부를 결정하는 것은(단계 1008), 예를 들어, 플라이백 셀 스위칭 디바이스 온-타임(t on )이 스킵-펄스 작동 모드(모드 516)와 이미 관련되어 있는 플라이백 셀 스위칭 디바이스 온-타임(
Figure 112019034301016-pct00041
)에 도달했는지를 결정하는 단계를 포함한다.
스킵-펄스 작동 모드(모드 516)가 인에이블된 것으로 결정되면, 프로세서는 예를 들어, 식 (3)의 사용을 통해 새로운 출력 전압을 추정하고(단계 1010), 새로운 출력 전압을 사용하여 예를 들어, 식 (4)의 사용을 통해 새로운
Figure 112019034301016-pct00042
를 찾는다. 그 후, 프로세서는 다른 스위칭 사이클을 구현하기 위해 복귀한다(단계 1006). 유사하게, 스킵-펄스 작동 모드(모드 516)가 인에이블되어 있지 않다고 결정되면, 프로세서는 다른 스위칭 사이클을 구현하기 위해 복귀한다(단계 1006).
제1 양태에서, 오직 하나의 1-D 룩업 테이블 및 자화 인덕턴스 방전 시간의 측정만을 필요로 하는, 하드웨어 효율적이고 정확한 입력 전압 추정 방법이 제공된다. 식 (2)를 참조한다.
제2 양태에서, 오직 하나의 2-D 룩업 테이블, 자화 인덕턴스 방전 시간의 측정 및 (제1 양태를 통한) 입력 전압의 추정만을 요구하는, 하드웨어 효율적이고 정확한 출력 전압 추정 방법이 제공된다. 식 (3)을 참조한다.
추가 양태에서, 1) 입력 전압 추정(제1 양태를 통한), 2) 1-D 룩업 테이블로부터의 최대 온-타임에 의존하는 입력 전압의 룩업(식 (5) 참조) 및 3) 룩업 테이블 판독 최대 온-타임 값 아래의 발행된 1차-측 스위치 온-타임의 비교 및, 적용 가능한 경우, 제한을 타협하는 최대 온-타임 강제를 통한 온-라인 전류-제한 구현에 대한 방법이 제공된다.
추가 양태에서, 최소 1차-측 오프-타임/2차-측 온-타임의 선택을 통한 온-라인 파워 효율 최적화 방법이 제공되며, 상기 방법은: 1) 스위치-모드 파워 공급원의 컴퓨터 프로그램 및 모델을 사용하여 도 3에서 설명된 제어기 동작에 대한 입력 전압, 출력 전압 및 최소 1차 측 오프-타임/2차 측 온-타임의 모든 조합들에 대한 파워 프로세싱 효율 커브들의 생성. 2) 모든 조합들의 평균 가중 효율(@ 20 %, 50 %, 100% 최대 출력 부하 파워) 계산. 3) 평균 가중 효율이 가장 높은 오프-타임 선택. 4) 특정 입력 전압 및 출력 전압 조합에 대한 오프-타임으로 2D 룩업 테이블 채우기. 5) 온-라인 동작 동안, 입력 전압 및 출력 전압 조합 및 도 5의 흐름도에 따라 적절한 룩업 테이블 오프-타임 엔트리 이용.
추가 양태에서, 출력 전압 추정(제2 양태를 통한), 자화 인덕턴스 방전 시간 측정 및 1차-측 스위치 온-타임 지식을 통한 강건한 전압 저하/ UVLO 추정을 위한 방법이 제공된다. 본 방법은 1) 입력 전압이 감소하는 기간, 즉 1차-측 스위치 온-타임이 증가/포화되고 방전 시간이 비교적 일정한 시간을 검출하는 단계, 2) 이전에 리스트화된 측정된/추정된 파라미터들 및 제1 양태를 이용하여 입력 전압을 추정하는 단계 및 3) 입력 전압 추정치가 미리 정의된 전압 값보다 낮으면 UVLO/전압 저하 신호 하이를 구동하는 단계로 구성된다.
예시적인 실시 예들은, 룩업 테이블들의 사용으로 인하여, 하드웨어 효율을 제공하는 것으로 이해될 수 있다. 하드웨어 효율성은 다음 중 적어도 일부 또는 전부와 관련하여 고려될 수 있다: 1) 1D 및 2D 룩업 테이블들이 ASIC 또는 FPGA(실리콘 영역 및/또는 룩업 테이블 메모리 공간은 무시할 만함)에 콤팩트하게 구현될 수 있다는 사실; 2) 룩업 테이블들은 근본적으로 저전력이며, 룩업 테이블들은 전력이 많이 걸리는 것으로 알려진 곱셈, 덧셈 등을 제거하고, 룩업 테이블들은 전파 시간이 짧기 때문에 룩업 테이블은 매우 고속으로 동작 할 수 있고; 3) 시동 동안 및 전압 변화 후에 알려진 부하 및 출력 전압 값들의 제안된 활용에 의해 룩업 테이블 크기가 최소화되며, 제1 작동 모드(502)를 참조하고(도 5); 및/또는 4) 영-전압 검출기(206)(도 2)는 비교기, 저항-분배기 및 다이오드와 같은 단순하고 비용 효율적인 혼합-신호(집적된 또는 이산의) 회로를 사용하여 구현될 수 있다.
일부 예시적인 실시 예들에서, 본 명세서의 표에 대한 참조는 맵, 매핑, 단일 파라미터 또는 다중 파라미터 컴퓨터 변수, 또는 입력 변수(들)에 기초한 이산 값 룩업 방법과 같은 적절한 논리 구성들을 포함할 수 있다.
예시적인 실시 예들에서, 적절하게, 각각의 도시된 블록 또는 모듈은 소프트웨어, 하드웨어, 또는 하드웨어와 소프트웨어의 조합을 나타낼 수 있다. 또한, 블록들 또는 모듈들 중 일부는 다른 실시 예들에서 결합될 수 있고, 더 많거나 적은 블록들 또는 모듈들은 다른 예시적인 실시 예들에 존재할 수 있다. 또한, 블록들 또는 모듈들 중 일부는 다른 실시 예들에서 다수의 서브-블록들 또는 서브-모듈들로 분리될 수 있다.
본 실시 예들 중 일부는 방법의 관점에서 설명되지만, 당업자라면 본 실시 예들은 또한 설명된 방법의 양태 및 특징의 적어도 일부를 수행하기 위한 컴포넌트를 포함하는 서버 장치와 같은 다양한 장치를 지향하며, 하드웨어 구성 요소, 소프트웨어 또는 이 둘의 조합을 통해 또는 다른 방식으로 이를 수행 할 수 있다는 것을 알 수 있다. 또한, 사전 기록된 저장 장치 또는 그 위에 기록된 프로그램 명령을 포함하는 다른 유사한 비-일시적 컴퓨터 판독 가능 매체 또는 컴퓨터 판독 가능 프로그램 명령을 포함하는 컴퓨터 데이터 신호와 같은 장치와 함께 사용하기 위한 제품은 기술된 방법의 실행을 용이하게 한다. 그러한 장치, 제조 물품 및 컴퓨터 데이터 신호 또한 본 예시적인 실시 예들의 범위 내에 있는 것으로 이해된다.
위의 예시들 중 일부는 특정 순서로 발생되는 것으로 설명되었지만, 주어진 단계들의 변경된 순서의 결과가 후속 단계의 발생을 방지하거나 손상시키지 않는다면, 일부 단계 또는 프로세스가 다른 순서로 수행될 수 있다는 것은 당업자에게 이해될 것이다. 또한, 상술한 단계들의 일부는 다른 실시 예들에서 제거되거나 결합될 수 있으며, 상술된 단계들 중 일부는 다른 실시 예들에서 다수의 하위 단계들로 분리될 수 있다. 심지어 방법들의 일부 또는 모든 단계가 필요에 따라 반복될 수 있다. 방법들 또는 단계들로 설명된 요소들은 시스템 또는 하위 구성 요소에 유사하게 적용되며 그 반대의 경우도 마찬가지이다.
예시적인 실시 예들에서, 해당되는 경우, 스위치-모드 전력 공급원 제어기(106)는 예를 들어 다음 시스템들 중 하나 이상에 의해 구현되거나 실행될 수 있다: PLC(Programmable Logic Controller); 주문형 집적 회로(ASIC); FPGA(Field-Programmable Gate Array); 하드웨어; 및/또는 소프트웨어. 스위치-모드 전력 공급 제어기(106)는 프로세서(미도시)를 포함할 수 있으며, 이 프로세서는 메모리(도시되지 않음)와 같은 컴퓨터 판독 가능 매체에 저장된 명령을 실행하도록 구성된다.
본 명세서에서 사용되는 "컴퓨터 판독 가능 매체(computer readable medium)"라는 용어는 컴퓨터 또는 다른 컴퓨팅 장치에 의한 사용 또는 실행을 위한 명령, 프로그램 단계들 등을 저장할 수 있는 임의의 매체를 포함한다. 여기에 사용된 "컴퓨터 판독 가능 매체"라는 용어는 다음을 포함하지만 이에 제한되지 않는다: 디스켓과 같은 자기 매체; 디스크 드라이브; 자기 드럼; 자기-광 디스크; 자기 테이프; 자기 코어 메모리 등; 정적 RAM, 동적 RAM, 동기식 동적 RAM(SDRAM)을 포함하는 임의의 유형의 랜덤 엑세스 메모리(RAM), ROM(Read Only Memory)을 포함하는 임의의 유형의 랜덤 억세스 메모리(RAMROM), PROM, EPROM, EEPROM, FLASH, EAROM을 포함하는 임의의 타입의 프로그램 가능한 판독 전용 메모리와 같은 전자 스토리지, 소위 "솔리드 스테이트 디스크"라고 불리는, 전하 결합 소자 (charge-coupled device, CCD) 또는 자기 버블 메모리를 포함하는 임의의 유형의 다른 전자 저장 장치, 컴팩트 플래시(compact flash), 보안 디지털(SD-CARD), 메모리 스틱(memory stick) 등을 포함하는 임의의 유형의 휴대용 전자 데이터 운반 카드; 및 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 또는 BLU-RAY 디스크와 같은 광학 매체.
변형 예들은 몇몇 예시적인 실시 예들에 만들어 질 수 있으며, 이는 상기 중 임의의 것의 조합 및 서브 조합을 포함할 수 있다. 상기 제시된 다양한 실시 예들은 단지 예일뿐이며 본 발명의 범위를 결코 제한하지 않는다. 본 명세서에 기술된 예시적인 실시 형태의 변형은 당업자에게 명백할 것이며, 이러한 변형은 본 개시의 의도된 범위 내에 있다. 특히, 전술한 실시 예들 중 하나 이상으로부터의 특징들은 상기 명시적으로 기술되지 않은 특징들의 서브 결합으로 구성된 대안적인 실시 예들을 생성하도록 선택될 수 있다. 또한, 상술한 실시 예들 중 하나 이상으로부터의 특징들은 상기 명시적으로 기술되지 않은 특징들의 조합으로 구성된 대안적인 실시 예들을 생성하기 위해 선택되고 결합될 수 있다. 그러한 조합 및 서브 조합에 적합한 특징은 전체적으로 본 개시 내용을 검토할 때 당업자에게 쉽게 명백할 것이다. 여기에 설명된 주제는 기술의 모든 적절한 변경을 포괄하고 포용하려는 것이다.
기술된 실시 예들의 특정 개조 및 변형이 이루어질 수 있다. 따라서, 상술한 실시 예들은 예시적이며, 제한적이지 않은 것으로 간주된다.

Claims (9)

  1. 복수의 자화 인덕턴스 방전 시간(magnetizing inductance discharge time)들을 스위치-모드 파워 공급원에 대한 복수의 입력 전압들과 상관시키는 제1 룩업 테이블(lookup table)을 채우는 단계(populating);
    자화 인덕턴스 방전 시간을 측정하는 단계(measuring);
    상기 자화 인덕턴스 방전 시간과 상관되는 입력 전압을 상기 제1 룩업 테이블에 위치시키는 단계(locating) - 상기 상관된 입력 전압은 상기 입력 전압의 추정치를 제공함 -;
    복수의 쌍들을 상기 스위치-모드 파워 공급원에 대한 복수의 출력 전압들과 상관시키는 제2 룩업 테이블을 채우는 단계 - 상기 복수의 쌍들 중 각각의 쌍은 자화 인덕턴스 방전 시간 및 입력 전압을 포함함 -; 및
    특정 쌍에 상관된 상기 출력 전압을 상기 제2 룩업 테이블에 위치시키는 단계를 포함하고, 상기 쌍은:
    상기 자화 인덕턴스 방전 시간; 및
    상기 입력 전압의 추정치를 포함하는,
    방법.
  2. 삭제
  3. 플라이백 셀 스위칭 디바이스 온-타임 값(flyback cell switching device on-time value)의 제어를 통해 전류 제한을 구현하는 방법에 있어서,
    복수의 자화 인덕턴스 방전 시간들을 스위치-모드 파워 공급원에 대한 복수의 입력 전압들과 상관시키는 제1 룩업 테이블을 채우는 단계;
    자화 인덕턴스 방전 시간을 측정하는 단계;
    상기 자화 인덕턴스 방전 시간과 상관되는 입력 전압을 상기 제1 룩업 테이블에 위치시키는 단계 - 상기 상관된 입력 전압은 상기 입력 전압의 추정치를 제공함 -;
    복수의 입력 전압들을 상기 스위치-모드 파워 공급원에 대한 복수의 최대 온-타임 값들과 상관시키는 제2 룩업 테이블을 채우는 단계;
    상기 입력 전압의 상기 추정치와 상관된 최대 플라이백 셀 스위칭 디바이스 온-타임 값을 상기 제2 룩업 테이블에 위치시키는 단계;
    상기 최대 플라이백 셀 스위칭 디바이스 온-타임 값을 주어진 플라이백 셀 스위칭 디바이스 온-타임 값과 비교하는 단계; 및
    상기 최대 플라이백 셀 스위칭 디바이스 온-타임 값이 상기 주어진 플라이백 셀 스위칭 디바이스 온-타임 값보다 크거나 동일한 것으로 결정한 것에 응답하여, 상기 최대 플라이백 셀 스위칭 디바이스 온-타임 값에 상기 주어진 플라이백 셀 스위칭 디바이스 온-타임 값을 할당하는 단계를 포함하는, 방법.
  4. 전압 저하(brownout) 추정을 위한 방법에 있어서,
    복수의 자화 인덕턴스 방전 시간들을 스위치-모드 파워 공급원에 대한 복수의 입력 전압들과 상관시키는 제1 룩업 테이블을 채우는 단계;
    자화 인덕턴스 방전 시간을 측정하는 단계;
    상기 자화 인덕턴스 방전 시간과 상관되는 입력 전압을 상기 제1 룩업 테이블에 위치시키는 단계 - 상기 상관된 입력 전압은 상기 입력 전압의 추정치를 제공함 -;
    플라이백 셀 제어 신호 전압을 반복적으로 결정하는 단계;
    추가적인 자화 인덕턴스 방전 시간들을 반복적으로 획득하는 단계;
    상기 추가적인 자화 인덕턴스 방전 시간들과 각각 상관되는 추가적인 입력 전압들을 상기 제1 룩업 테이블에 반복적으로 위치시키는 단계 - 상기 상관된 입력 전압들 각각은 상기 입력 전압의 각각의 추가적인 추정치들을 제공함 -;
    상기 플라이백 셀 스위칭 제어 신호 전압이 증가하고 자화 인덕턴스 방전 시간이 일정한 기간을 검출하는 단계;
    상기 검출에 응답하여, 상기 입력 전압의 각각의 추가적인 추정치들 중 상기 기간에 대응하는 상기 입력 전압의 개별 추정치를 임계 전압 값과 비교하는 단계; 및
    각각의 입력 전압 추정치의 상기 추정치가 상기 임계 전압 값보다 낮은 것으로 결정한 것에 응답하여, 전압 저하 신호 하이(high)를 구동하는 단계를 포함하는 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
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