KR102445157B1 - 2차원 전이금속 디칼코지나이드계 합금 및 그 제조방법, 2차원 전이금속 디칼코지나이드계 합금을 포함하는 트랜지스터 및 그 제조방법 - Google Patents

2차원 전이금속 디칼코지나이드계 합금 및 그 제조방법, 2차원 전이금속 디칼코지나이드계 합금을 포함하는 트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 전이금속 디칼코지나이드계 합금에 관한 것이다. 본 발명의 실시예에 따른 전이금속 디칼코지나이드계 합금은 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)과　금속성　2차원 전이금속　디칼코지나이드계　화합물（BC2）로　형성되고，화학식　A1- xBxC2를　만족하되，상기 화학식 A1- xBxC2에서, 상기 A는 Mo, W 중 어느 하나가 선택될 수 있고, 상기 B는 Nb, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 어느 하나가 선택될 수 있고, 상기 C는 S, Se, te 중 어느 하나가 선택될 수 있으며, 0.04〈 x〈 0.06일 수 있다.

Description

2차원 전이금속 디칼코지나이드계 합금 및 그 제조방법, 2차원 전이금속 디칼코지나이드계 합금을 포함하는 트랜지스터 및 그 제조방법{2D TRANSITION METAL DECHALCOGENIDES ALLOY AND METHOD FOR MANUFACTURING THEREOF, TRANSISTOR CONTAINING SAID ALLOY AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 2차원 전이금속 디칼코지나이드계 합금 및 그 제조방법, 2차원 전이금속 디칼코지나이드계 합금을 포함하는 트랜지스터 및 그 제조방법에 관한 것이다.
트랜지스터와 같은 반도체 소자에 있어서, 금속 결선을 뽑아낼 때 전극층 금속이 소자의 특성에 영향을 주지 않도록 하려면 전극층 금속과 반도체 간의 접촉저항이 낮은 것이 요구된다.
일반적으로 불순물 농도가 낮은 반도체에 금속이 접합되면 접합면에 전위 장벽이 형성되어, 양호한 오믹 접합을 기대할 수 없다.
따라서, 오믹 접합을 획득하기 위해 도핑을 하거나, 버퍼층을 삽입하여야 하므로 제조공정이 복잡해 지는 문제점이 있다.
한국공개특허 제2014-0138204호 (발명의 명칭: 반도체에 대한 오믹 접합부)
본 발명의 일 측면에 따르면, 전이금속 디칼코지나이드계 합금을 이루는 물질의 분율을 제어할 수 있는 합금 제조방법, 합금을 포함하는 트랜지스터 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 2차원 전이금속 디칼코지나이드계 합금은, 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)과　금속성　2차원 전이금속　디칼코지나이드계　화합물（ＢＣ２）로　형성되고，화학식　A1- xBxC2를　만족하되，상기 화학식 A1- xBxC2에서, 상기 A는 Mo, W 중 어느 하나가 선택될 수 있고, 상기 B는 Nb, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 어느 하나가 선택될 수 있고, 상기 C는 S, Se, te 중 어느 하나가 선택될 수 있으며, X의 분율은 0.04〈 x〈 0.06일 수 있다.
상기 화학식은 W1 - xNbxSe2 , 0.04〈 x〈0.05 를 만족할 수 있다.
본 발명의 다른 실시예에 따른 트랜지스터는 상기 합금을 포함하여 형성된 전이층, 상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)로 형성되는 반도체층 및 상기 반도체층 상에 금속성 2차원 전이금속 디칼코지나이드계 화합물(BC2)이 증착되어 형성되는 전극층을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 2차원 전이금속 디칼코지나이드계 합금 형성방법은 반도체성 2차원 전이금속(A)의 제1 전구체를 형성하는 단계, 금속성 2차원 전이금속(B)의 제2 전구체를 형성하는 단계 및 상기 제1 전구체 및 상기 제2 전구체에 디칼코지나아드계 물질(C)을 증착하여 합금(A1- xBxC2)을 형성하는 단계를 포함하되, 상기 제2 전구체을 형성하는 단계는 제1 전구체를 증착한 후, ALD 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 트랜지스터 제조방법은 상기 2차원 전이금속 디칼코지나이드계 합금(A1- xBxC2) 형성 방법에 의하여 전이층을 형성하는 단계, 반도체성 2차원 전이금속 디칼코지나이드계 화합물(A1- xC2)을 증착하여 반도체층을 형성하는 단계 및 금속성 2차원 전이금속 디칼코지나이드계 화합물(BxC2)을 증착하여 전극층을 형성하는 단계를 포함할 수 있다.
상기 트랜지스터 제조방법은 반도체성 2차원 전이금속 디칼코지나이드계 화합물(A1- xC2)을 증착하여 반도체층을 형성하는 단계, 금속성 2차원 전이금속 디칼코지나이드계 화합물(BxC2)을 증착하여 전극층을 형성하는 단계 및 상기 반도체층 물질과 상기 전극층 물질의 합금(A1- xBxC2)으로 형성된 전이층을 형성하는 단계를 포함하되, 상기 전이층을 형성하는 단계는 AO3를 증착한 후, ALD 공정에 의해 B2O6를 형성하는 단계를 포함할 수 있다.
상기 반도체층을 형성하는 단계는, 제1 기판을 준비하는 단계, 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 제1 기판의 일면에 MoO3 또는 WO3를 증착하는 단계, 칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계를 포함할 수 있다.
상기 전극층을 형성하는 단계는 상기 제2 기판을 준비하는 단계, 상기 제2 기판의 일면에 Nb2O5를 증착하는 단계, 칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계를 포함할 수 있다.
전이층을 형성하는 단계(S300)는 제3 기판을 준비하는 단계, 상기 제3 기판의 일면에 WO3를 증착하는 단계, 상기 제3 기판 상에 ALD 공정을 이용하여, Nb2O5를 증착하는 단계 및 칼코지나이드 고체 소스를 기화하여, 상기 제3 기판 상에 증착하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 트랜지스터 제조방법은 상기 전이층 상에 전극층을 전사하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 트랜지스터 제조방법은 상기 전이층 및 상기 전극층에 채널이 형성되도록 상기 전이층 및 상기 전극층의 일부를 에칭하여 전이층 패턴 및 전극층 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 트랜지스터 제조방법은 상기 제1 기판 상에 형성된 반도체층 상에 상기 전이층 패턴 및 상기 전극층 패턴을 전사하는 단계를 포함할 수 있다.
본 발명의 일 측면에 따른 트랜지스터 제조방법은 상기 반도체층의 일부를 에칭하여 반도체층 패턴을 형성하는 단계를 포함할 수 있다.
상기 제3 기판 상에 ALD공정을 이용하여, Nb2O5를 증착하는 단계는 제3 기판을 준비하는 단계, 소스가스, 퍼지가스, 반응가스, 퍼지가스를 순차적으로 주입하여 제3 기판 상에 Nb2O5를 형성하는 단계를 포함하되, 소스가스는 NbF5 (Niobium pentafluoride)를 이용하고, 반응가스는 수소, 산소의 혼합가스의 플라즈마로 형성되고, ALD 진공챔버 내로 장입되는 제3 기판은 WO3 가 형성된 기판일 수 있다.
상기 ALD 진공챔버 내의 증착온도는 195도 내지 205도 범위일 수 있다.
상기 퍼지가스는 아르곤 플라즈마이며, 유량은 95sccm 내지 105sccm일 수 있다.
상기 반응가스는 수소와 산소의 혼합가스의 플라즈마이며, 유량은 각각 95sccm 내지 105sccm, 45sccm 내지 55sccm일 수 있다.
상기 소스온도는 45도 내지 55도일 수 있다.
상기 소스는 13.56 Mhz의 150W로 인가될 수 있다.
칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는 상기 기판 중 어느 하나를 CVD 장치 챔버 내부에 배치하는 단계, 상기 CVD 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계, 상기 CVD 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계, 상기 CVD 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계, 상기 CVD 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계, CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계 및 상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계를 포함할 수 있다.
상기 CVD 챔버 내부의 일정한 압력은 600 내지 800 torr 범위 내에서 설정될 수 있다.
상기 CVD 챔버의 일정한 온도는 900℃ 내지 1100℃ 범위에서 설정될 수 있다.
상기 CVD 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정될 수 있다.
본 발명의 일 측면에 따르면, 전이금속 디칼코지나이드계 합금을 이루는 물질의 분율을 제어할 수 있는 합금 제조방법, 합금을 포함하는 트랜지스터 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터를 개략적으로 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 트랜지스터의 단면을 개략적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 개략적으로 나타낸 순서도이다.
도 4는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 반도체층의 물성을 나타낸 그래프이다.
도 6은 본 발명의 일 시시예에 따른 전극층의 물성을 나타낸 그래프이다.
도 7은 본 발명의 제1 내지 제3 실시예에 따른 전이층의 물성을 비교한 그래프이다.
도 8은 본 발명의 제1 내지 제3 실시예에 따른 전이층의 XPS 그래프이다.
도 9는 본 발명의 제1 내지 제3 실시예에 따른 트랜지스터의 특성을 비교한 그래프이다.
도 10은 본 발명의 제1 내지 제3 실시예에 따른 트랜지스터의 특성을 비교한 그래프이다.
도 11은 본 발명의 제1 실시예에 따른 트랜지스터의 subthreshold swing의 통계적 분포를 비교한 그래프이다.
도 12는 본 발명의 제1 실시예에 따른 트랜지스터 mobility의 통계적 분포를 비교한 그래프이다.
도 13은 본 발명의 제1 실시예에 따른 트랜지스터의 컨택저항을 비교한 그래프이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접합 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접합되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접합되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하, 본 발명에 따른 트랜지스터 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
2차원 전이금속 디칼코지나이드계 합금 및 이를 이용한 트랜지스터
본 발명의 실시예에 따른 전이금속 디칼코지나이드계 합금은 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)과　금속성　2차원 전이금속　디칼코지나이드계　화합물（BxC2）로　형성되고，　 화학식　A1-xBxC2(0.04〈 x〈 0.06)를　만족할 수 있다.
화학식 A1- xBxC2에서, A는 Mo, W 중 어느 하나가 선택될 수 있고, B는 Nb,Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 어느 하나가 선택될 수 있다.
또한, C는 S, Se, te 중 어느 하나가 선택될 수 있다.
본 발명의 일 실시예에 따른 트랜지스터는 전이층이 본 발명의 실시예에 따른 합금에 의해 형성될 수 있으며, 이하에서 설명한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터(100)를 개략적으로 나타내는 평면도이다. 도 2는 본 발명의 일 실시예에 따른 트랜지스터(100)의 단면을 개략적으로 나타낸 사시도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(100)는 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)로 형성되는 반도체층(10), 상기 반도체층 상에 금속성 2차원 전이금속 디칼코지나이드계 화합물(BC2)이 증착되어 형성되는 전극층(20) 및 상기 반도체층 물질과 상기 전극층 물질의 합금(A1- xBxC2)으로 형성되는 전이층(30)을 포함한다.
본 발명의 일 실시예에 따른 반도체층(10)은 반도체성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 반도체성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 MoS2, MoSe2, WS2, WSe2가 있다. 바람직하게는 반도체층(10)은 WSe2로 형성될 수 있다.
더 나아가, 반도체층(10)의 두께는 1nm 이하로 형성될 수 있다.
전극층(20)은 금속성 2차원 전이금속 디칼코지나이드계 화합물로 형성될 수 있으며, 금속성 2차원 전이금속 디칼코지나이드계 화합물의 예로는 NbS2, NbSe2가 있다. 바람직하게는 전극층(20)은 NbSe2로 형성될 수 있다.
더 나아가, 전극층(20)의 두께는 1nm 이하로 형성될 수 있다.
더 나아가, 본 발명의 일 실시예에 따른 트랜지스터는 Si 기판(5) 상에 반도체(10), 전이층(30), 전극(20)이 형성될 수 있다.
전이층(30)은 반도체층(10) 과 전극층(20) 사이에 형성되고, 반도체층(10)에 형성되는 물질과 전극층(20)에 형성되는 물질의 합금으로 형성될 수 있다.
예를 들면, 전이층(30)에 형성된 합금의 화학식은 A1- xBxC2이고 X는 0.04〈x〈0.06인 것을 특징으로 할 수 있다. 상기 A는 Mo, W 중 어느 하나가 선택될 수 있고, 상기 B는 Nb, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 어느 하나가 선택될 수 있고, 상기 C는 S, Se, te 중 어느 하나가 선택될 수 있다.
바람직하게는, 전이층(30)에 형성된 합금의 화학식은 W1 - xNbxSe2, 0.04〈x〈0.05 일 수 있으며, x= 0.048 일 수 있다.
본 발명의 일 실시예에 따른 전이층에 형성된 합금(W0 .952Nb0 .048Se2)은 각각의 원소가 W 31.7%, Nb 1.6%, Se 66.7% 형성되었을 경우, 트랜지스터의 성능이 최적화된 것을 확인할 수 있다.
한편, 전이층(30) 형성된 합금에 있어서, 각각의 원소에 따른 분율은 본 발명의 일 실시예와 상이하게 형성될 수 있으며, 각각의 실시예 또는 비교예에 따른 트랜지스터의 성능 비교는 후술하기로 한다.
전이층(30)은 반도체층(10)과 전극층(20)의 계면에 형성되는 것으로, 금속과 반도체 사이의 접촉저항을 현저하게 낮추는 역할을 수행할 수 있다.
본 발명의 일 실시에 따른 전이층(30)은 W1 - xNbxSe2의 합금에 있어서, Nb의 분율을 조절합으로써, 반도체층(10)과 전극층(20)의 계면 저항을 보다 정밀하게 제어할 수 있다.
이하에서는, 본 발명의 실시예에 따른 Nb의 분율을 조절방법은 트랜지스터의 제조방법에서 설명하기로 한다.
2차원 전이금속 디칼코지나이드계 합금의 제조방법 및 이를 이용한 트랜지스터의 제조방법
2차원 전이금속 디칼코지나이드계 합금의 제조방법은 트랜지스터의 전이층(30)의 제조방법에서 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 개략적으로 나타낸 순서도이다. 도 4는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 개략적으로 나타낸 도면이다.
도 3 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 트랜지스터(100)의 제조방법은 반도체성 2차원 전이금속 디칼코지나이드계 화합물(A1- xC2)을 증착하여 반도체층(10)을 형성하는 단계(S100), 금속성 2차원 전이금속 디칼코지나이드계 화합물(BxC2)을 증착하여 전극층(20)을 형성하는 단계(S200) 및 반도체층(10) 물질과 상기 전극층 물질의 합금(A1- xBxC2)으로 형성된 전이층(30)을 형성하는 단계(S300)를 포함하되, 전이층(30)을 형성하는 단계는 AO3를 증착한 후, ALD 공정에 의해 B2O6를 형성하는 단계를 포함한다.
반도체층(10)을 형성하는 단계(S100)는 제1 기판(1)을 준비하는 단계(S110), 스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 제1 기판의 일면에 MoO3 또는 WO3를 증착하는 단계(S120), 칼코지나이드 고체 소스를 기화하여 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계(S130)를 포함할 수 있다.
전극층(20)을 형성하는 단계(S200)는 제2 기판(2)을 준비하는 단계(S210), 제2 기판(2)의 일면에 Nb2O5를 증착하는 단계(S220), 칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 제2 기판(2)에 증착하는 단계(S230)를 포함할 수 있다.
전이층(30)을 형성하는 단계(S300)는 제3 기판(3)을 준비하는 단계(S310), 제3 기판(3)의 일면에 WO3를 증착하는 단계(S320), 제3 기판(3) 상에 ALD 공정을 이용하여, Nb2O5를 증착하는 단계(S330) 및 칼코지나이드 고체 소스를 기화하여, 제3 기판(3) 상에 증착하는 단계(S340)를 포함한다.
더 나아가, 본 발명의 일 실시예에 따른 전이층(30)은 W1 - xNbxSe2의 합금만을 제한하지 않는다.
따라서, 전이층(30)은 2차원 전이금속 디칼코지나이드계 합금 형성방법에 의해 다양한 합금이 형성될 수 있는 것으로 전이층(30)의 합금 형성방법은 반도체성 2차원 전이금속 디칼코지나이드계 물질(AC2)의 제1 전구체를 형성하는 단계, 금속성 2차원 전이금속 디칼코지나이드계 물질(BC2)의 제2 전구체를 형성하는 단계 및 제1 전구체 및 제2 전구체에 디칼코지나아드계 물질(C)을 증착하여 합금(A1- xBxC2)을 형성하는 단계를 포함하되, 제2 전구체을 형성하는 단계는 제1 전구체를 증착한 후, ALD 공정에 의해 제2 전구체를 형성하는 단계를 포함할 수 있다.
제3 기판(3) 상에 ALD공정을 이용하여, Nb2O5를 증착하는 단계(S330)는, 제3 기판(3)을 준비하는 단계(S332), 소스가스, 퍼지가스, 반응가스, 퍼지가스를 순차적으로 주입하여 제3 기판 상에 Nb2O5를 형성하는 단계(S344)를 포함할 수 있다.
소스가스, 퍼지가스, 반응가스, 퍼지가스를 순차적으로 주입하여 제3 기판 상에 Nb2O5를 형성하는 단계(S344)에서, 소스가스, 퍼지가스, 반응가스, 퍼지가스를 순차적으로 주입되는 공정은 1회, 2회, 내지 N회 순차적으로 반복하여 수행할 수 있다.
소스가스는 NbF5 (Niobium pentafluoride)가 이용되고, 반응가스는 수소, 산소의 혼합가스의 플라즈마로 형성될 수 있다. 한편, ALD 진공챔버 내로 장입되는 제3 기판(3)은 WSe2 가 형성된 기판이다.
ALD 진공챔버 내의 증착온도는 195℃ 내지 205℃ 범위이고, 퍼지가스는 아르곤 플라즈마이며, 유량은 95sccm 내지 105sccm이고, 반응가스는 수소와 산소의 혼합가스의 플라즈마이며, 유량은 각각 95sccm 내지 105sccm, 45sccm 내지 55sccm일 수 있다.
ALD공정에서 소스온도는 45도 내지 55도이고, 상기 소스는 13.56 Mhz의 150W로 인가될 수 있다.
바람직하게는, 증착온도는 200℃, 수소 유량은 100sccm, 산소 유량은 50sccm이고, NbF5 소스 온도는 50도로 유지하고, 가스라인은 NbF5의 응축을 막기위해 100도로 유지될 수 있다.
본 발명의 제1 내지 제3 실시예는 S334의 일련의 공정을 1회(1 cycle), 3회(3 cycle), 5회(5 cycle) 수행된 것이다.
ALD공정에 의할 경우, Nb증착 양을 보다 정밀하게 제어할 수 있으며, 각각의 공정 횟수에 따른 트랜지스터의 성능을 측정하여 각각의 실시예 중 최적의 성능을 나타낼 수 있는 전이층(30)의 합금 분율을 도출할 수 있다.
상기 각각의 실시예에 따른 전이층이 합금 분율은 다음과 같다.
제1 실시예　(ALD 공정 : 1 cycle)
W0 .951Nb0 .049Se2, x=0.049
제2 실시예 (ALD 공정 : 3 cycle)
W0 .757Nb0 .243Se2, x=0.243
제3 실시예 (ALD 공정: 5 cycle)
W0 .633Nb0 .367Se2, x=0.367
한편, 트랜지스터(100) 제조방법은 전이층(30) 상에 전극층(20)을 전사되는 단계(S400), 전이층(30) 및 전극층(20)에 채널이 형성되도록 전이층(30) 및 전극층(20)의 일부를 에칭하여, 전이층 패턴 및 전극층 패턴을 형성하는 단계(S500), 제1 기판(1) 상에 형성된 반도체층(10) 상에 전이층 패턴 및 전극층 패턴을 전사하는 단계(S600) 및 반도체층(10)의 일부를 에칭하여 반도체층 패턴을 형성하는 단계(S700)를 포함할 수 있다.
전이층(30) 상에 전극층(20)을 전사하는 단계(S400)는 제2 기판(2) 상에 형성된 NbSe2층에 PMMA(Poly methyl metha crylate)를 코팅하는 단계(S410), 에칭에 의해 제2 기판(2)을 제거하는 단계(S420), PMMA(Poly methyl metha crylate)를 코팅을 제거하는 단계(S430)를 포함할 수 있다.
전이층(30) 상에 전극층(20)을 전사하는 단계(S400)에서 전이층(30)은 S410 내지 S440 의 일련의 단계에 의해 제2 기판(2)에서 분리되어, 전이층(30) 상에 적층될 수 있다.
다음으로, 전이층 패턴 및 전극층 패턴을 형성하는 단계(S500)에서 전이층 패턴 및 전극층 패턴은 광학리소그라피(photolithography) 공정에 의해 형성할 수 있다. 감광성 물질을 제거하기 위해 O2/CF4 reactive ion etching 공정을 이용할 수 있다.
전이층 패턴 및 전극층 패턴은 채널을 형성하도록 패턴을 형성할 수 있으며, 필요에 따라 채널 간격이 조절될 수도 있다.
다음으로, 제1 기판(1) 상에 형성된 반도체층(10) 상에 전이층 패턴 및 전극층 패턴을 전사하는 단계(S600)에서, 반도체층(10)은 S100 내지 S130의 일련의 공정에 의해 형성된 제1 기판(1) 상에 형성된 WSe2 층 일 수 있다.
또한, 전이층 패턴 및 전극층 패턴을 반도체층(10) 상에 전사하는 단계(S600)는 전이층(30) 상에 전극층(20)을 전사하는 단계(S410)와 마찬가지로, 전이층 패턴 및 전극층 패턴 상에 PMMA를 코팅하는 단계(S610), 제3 기판을 에칭하여 제거하는 단계(S630), 반도체층상 전극층 및 전이층 패턴 전사(S630) 및 PMMA 코팅액 제거하는 단계(S640)을 포함할 수 있다.
다음으로, 반도체층(10)의 일부를 에칭하여 반도체층(10) 패턴을 형성하는 단계(S700)를 수행할 수 있으며, 반도체층(10) 패턴을 형성하기 위해 광학리소그라피(photolithography) 공정에 의해 형성할 수 있다. 감광성 물질을 제거하기 위해 Ar reactive ion etching 공정을 이용할 수 있다.
한편, 본 발명의 실시예에 따른 칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계(S130, S230, S340)는 기판(1,2,3)을 CVD 장치 챔버 내부에 배치하는 단계, CVD 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계, CVD 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계, CVD 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계, CVD 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계, CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계 및 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계를 포함할 수 있다.
CVD 챔버 내부의 일정한 압력은 600 내지 800 torr 범위 내에서 설정될 수 있으며, CVD 챔버의 일정한 온도는 900℃ 내지 1100℃ 범위에서 설정되는 온도일 수 있다. 또한, CVD 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정될 수 있다.
바람직하게는, 챔버 내부에 아르곤(Ar) 및 수소(H2)혼합가스를 공급한 상태에서 챔버 내부의 온도를 1시간 40분 내에 1000℃까지 상승시킬 수 있다.
또한, 칼코지나이드 고체 소스를 기화시키기 위해 같은 시간 내에 소스히터 온도는 500℃ 상승시키는 것이 바람직하여, 챔버 내 압력은 800 torr를 유지한 상태에서 1시간 동안 공정을 유지시키는 것이 바람직하다.
챔버 내 일정한 압력은 자동압력 조절기를 통해 유지될 수 있다.
또한, 패턴을 형성하는 방법은 광학리소그래피 (photolithography) 공정을 이용하는 방법만 제시하였으나, 메탈 쉐도우 마스크 공정을 이용하여 패턴을 형성하는 방법을 제한하는 것은 아니다.
Semiconductiong layer (10) 의 물성
도 5(a) 내지 (d)는 본 발명의 일 실시예에 따른 반도체층(10)의 물성을 나타낸 그래프이다.
도 5 의 (a)는 반도체층(10) 의 평면 구조(planar structure)의 TEM 이미지 이고, 도 5의 (b)는 라만 스펙트럼 그래프이며, 도 5의 (c) EELS (TEM-electron energy loss spectroscopy) 분석 그래프 및 도 5의 (d)는 광 흡수 스펙트럼( optical absorbance spectrum) 그래프이다. 도 5의 (a) 내지 (d)에 나타난 그래프 결과를 통해 본 발명의 일 실시예에 따른 트랜지스터(100)의 반도체층(10)에는 텅스텐 디셀레나이드(WSe2)가 형성된 것을 확인할 수 있다.
Metallic layer (20)의 물성
도 6 (a) 내지 (d)는 본 발명의 일 시시예에 따른 전극층(20)의 물성을 나타낸 그래프이다.
도 6의 (a)는 전극층(20) 의 평면 구조(planar structure)의 TEM 이미지 이고, 도 6의 (b)는 라만 스펙트럼 그래프이며, 도 6의 (c) EELS (TEM-electron energy loss spectroscopy) 분석 그래프이며, 도 6의 (d)는 전극층(20)의 홀측정 그래프이다.
도 6의 (a) 내지 (c)에 나타난 그래프 결과를 통해 본 발명의 일 실시예에 따른 트랜지스터(100)의 전극층(20)에는 니오븀 디셀레나이드가 형성된 것을 확인할 수 있으며, 도 6의 (d)를 참조하면, 전극층(20)은 금속의 전기적 특성을 나타내는 것을 확인할 수 있다.
Transition layer (30)의 물성
도 7 (.a) 내지 (f)는 본 발명의 제1 내지 제3 실시예에 따른 전이층(30)의 물성을 비교한 그래프이다.
도 7의 (a) 내지 (c)는 제1 내지 제3 실시예에 따른 전이층(30)에 형성된 합금(W1 - xNbxSe2)의 ADF-STEM images, 합금층을 각각 구성하고 있는 물질의 분포를 나타낸 그래프 및 도면이다.
도 7의 (d)는 본 발명의 제1 내지 제3 실시예 따른 EELS (TEM-electron energy loss spectroscopy) 분석 그래프, 도 7의 (e)는 라만 스펙트라 (Raman spectra) 도 7의 (f)는 홀 측정그래프이다.
도 7의 (a) 내지 (e)에 나타난 그래프 결과를 통해 본 발명의 제1 내지 제3 실시예에 따른 트랜지스터(100)의 전이층(30)에는 텅스텐, 니오븀, 디셀레나이드(W1-xNbxSe2)의 합금이 형성된 것을 확인할 수 있으며, 도 7의 (f)를 참조하면, 전이층(30)은 금속의 전기적 특성을 나타내는 것을 확인할 수 있다.
한편, 본 발명 전이층(30)에 형성된 합금(W1 - xNbxSe2)에 있어서, 제1 실시예에서 X 값은 0.049, 제2 실시예에서 X 값은 0.243, 제3 실시예에서 X 값은 0.367이다.
본 발명의 제1 실시예 내지 제3 실시예에 따른 합금에 있어서, 구성물질의 분율는 ALD 공정 횟수를 각각 1, 3, 5 공정을 반복함에 따른 차이로 이는 후술하기로 한다.
도 8 (a) 내지 (c) 은 본 발명의 제1 내지 제3 실시예에 따른 전이층의 각각의 구성물질 XPS 그래프이다.
구체적으로 도 8의 (a)는 본 발명의 제1 내지 제3 실시예에 따른 W의 XPS 그래프, 도 8의 (b) Nb의 XPS 그래프, 도 8의 (c) Se 의 XPS 그래프이다.
도 8을 참조하면, 제1 내지 제3 실시예에 따른 W1 - xNbxSe2 합금은 하기와 같이 형성될 수 있다.
제1 실시예 ( ALD 공정 : 1 cycle )
W0 .951Nb0 .049Se2, x=0.049
제2 실시예 ( ALD 공정 : 3 cycle )
W0 .757Nb0 .243Se2, x=0.243
제3 실시예 ( ALD 공정: 5 cycle )
W0 .633Nb0 .367Se2, x=0.367
본 발명의 실시예에 따른 트랜지스터 (FIELD EFFECT TRANSISTOR)와 기타 비교예에 따른 트랜지스터의 특성 비교한 그래프이다.
도 9 내지 13은 Metal-Semiconductor 결합, 반데르발스 결합, 본 발명의 제1 실시예 내지 제3 실시예에 따른 트랜지스터의 특성을 비교한 그래프이다.
도 9 내지 10을 참조하면, 본 발명의 제 1 실시예에 따른 트랜지스터의 저항이 가장 낮고, On-off 특성이 가장 좋은 것을 확인할 수 있다.
또한, 도 11은 본 발명의 제1 실시예 내지 제3 실시예에 따른 트랜지스터와 비교예들에 따른 트랜지스터의 subthreshold swing의 통계적 분포를 비교한 그래프이며, 도 11을 참조하면, 본 발명의 제1 실시예에 따른 트랜지스터의 subthreshold swing(V/dec) 값이 가장 낮아 기타 비교예 들에 따른 트랜지스터 보다 우수한 성능을 나타내는 것을 확인할 수 있다.
도 12는 본 발명의 제1 실시예 내지 제3 실시예에 따른 트랜지스터와 비교예들에 따른 트랜지스터의 mobility의 통계적 분포를 비교한 그래프이며, 도 12를 참조하면, 본 발명의 제1 실시예에 따른 트랜지스터의 mobility 가 가장 좋은 것을 확인할 수 있다.
도 13은 본 발명의 MS결합, 반데르발스 결합, 본 발명의 제1 실시예 내지 제3 실시예에 따른 컨택저항 및 채널 저항, 전체 저항을 비교한 그래프이고, 표 1을 각각의 실시예의 컨택저항 및 채널 저항, 전체 저항을 나타낸 표이다.
[표 1]
Figure 112016032920625-pat00001
도 13 및 표 1을 참조하면, 마찬가지로, 제1 실시예에 따른 트랜지스터의 컨택저항, 컨택저항 및 채널 저항, 전체 저항 가장 낮은 것을 확인할 수 있다.
상기 검토한 바와 같이 본 발명의 제1 실시예에 따는 트랜지스터의 성능이 비교예 또는 기타 실시예 보다 우수한 것을 확인할 수 있으며, 성능 차이는 전이층(30)의 합금의 분율 차이에 의해 나타나는 것을 확인할 수 있다.
구체적으로, 전이층(30)의 합금의 분율은 Nb의 분율이 1.6% 전후 (다른 실시예에 비해 낮을수록) 범위에서 트랜지스터의 성능이 최적화 되는 것을 확인할 수 있다.
Nb의 분율이 1.6% 전후로 형성되는 전이층(30)은 다른 실시예에 비하여 Nb의 분율이 가장 낮은 것이며, 이는 ALD 공정에 의해 증착되는 조건을 정밀하게 제어함으로써 전이층(30) 형성되는 Nb의 분율을 최적 조건을 구현할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
1, 2, 3: 기판
10: 반도체층
20: 전극층
30: 전이층
100: 트랜지스터

Claims (22)

  1. 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)과　금속성　2차원 전이금속　디칼코지나이드계　화합물（BC2）로　형성되고，화학식　A1-xBxC2를　만족하되，
    상기 화학식 A1-xBxC2에서,
    상기 A는 Mo, W 중 어느 하나가 선택될 수 있고,
    상기 B는 Nb,Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 어느 하나가 선택될 수 있고,
    상기 C는 S, Se, te 중 어느 하나가 선택될 수 있으며,
    X는 0.04〈 x〈 0.06를 만족하는 전이금속 디칼코지나이드계 합금을 포함하여 형성된 전이층;
    상기 반도체성 2차원 전이금속 디칼코지나이드계 화합물(AC2)로 형성되는 반도체층; 및
    상기 반도체층 상에 금속성 2차원 전이금속 디칼코지나이드계 화합물(BC2)이 증착되어 형성되는 전극층;을 포함하는 트랜지스터.
  2. 제1 항에 있어서,
    상기 화학식은 W1-xNbxSe2 , 0.04〈 x〈0.05 를 만족하는, 트랜지스터.
  3. 삭제
  4. 반도체성 2차원 전이금속(A)의 제1 전구체를 형성하는 단계;
    금속성 2차원 전이금속(B)의 제2 전구체를 형성하는 단계; 및
    상기 제1 전구체 및 상기 제2 전구체 상에 디칼코지나아드계 물질(C)을 증착하여 합금(A1-xBxC2)을 형성하는 단계;를 포함하되,
    상기 제2 전구체를 형성하는 단계는 제1 전구체를 증착한 후, ALD 공정을 수행하는 단계를 포함하는, 2차원 전이금속 디칼코지나이드계 합금 형성방법.
  5. 제4 항에 따른 상기 2차원 전이금속 디칼코지나이드계 합금(A1- xBxC2) 형성 방법에 의하여 전이층을 형성하는 단계;
    반도체성 2차원 전이금속 디칼코지나이드계 화합물(A1- xC2)을 증착하여 반도체층을 형성하는 단계; 및
    금속성 2차원 전이금속 디칼코지나이드계 화합물(BxC2)을 증착하여 전극층을 형성하는 단계;를 포함하는, 트랜지스터 제조방법.
  6. 제5 항에 있어서,
    상기 반도체층을 형성하는 단계는,
    제1 기판을 준비하는 단계;
    스퍼터링, 열기상증착법 및 전자빔 기상증착법 중 어느 하나를 선택하여 상기 제1 기판의 일면에 MoO3 또는 WO3를 증착하는 단계;
    칼코지나이드 고체 소스를 기화하여 상기 MoO3 또는 WO3이 증착된 상기 기판의 일면에 증착하는 단계;를 포함하는 트랜지스터 제조방법.
  7. 제5 항에 있어서,
    상기 전극층을 형성하는 단계는
    제2 기판을 준비하는 단계;
    상기 제2 기판의 일면에 Nb2O5를 증착하는 단계;
    칼코지나이드 고체 소스를 기화하여 상기 Nb2O5이 증착된 상기 기판에 증착하는 단계;를 포함하는, 트랜지스터 제조방법.
  8. 제6 항에 있어서,
    전이층을 형성하는 단계는
    제3 기판을 준비하는 단계;
    상기 제3 기판의 일면에 WO3를 증착하는 단계;
    상기 제3 기판 상에 ALD 공정을 이용하여, Nb2O5를 증착하는 단계; 및
    칼코지나이드 고체 소스를 기화하여, 상기 제3 기판 상에 증착하는 단계;를 포함하는 트랜지스터 제조방법.
  9. 제8 항에 있어서,
    상기 전이층 상에 전극층을 전사하는 단계;를 포함하는, 트랜지스터 제조방법.
  10. 제9 항에 있어서,
    상기 전이층 및 상기 전극층에 채널이 형성되도록 상기 전이층 및 상기 전극층의 일부를 에칭하여, 전이층 패턴 및 전극층 패턴을 형성하는 단계;를 포함하는, 트랜지스터 제조방법.
  11. 제10 항에 있어서,
    상기 제1 기판 상에 형성된 반도체층 상에 상기 전이층 패턴 및 상기 전극층 패턴을 전사하는 단계;를 포함하는, 트랜지스터 제조방법.
  12. 제11 항에 있어서,
    상기 반도체층의 일부를 에칭하여 반도체층 패턴을 형성하는 단계;를 포함하는, 트랜지스터 제조방법.
  13. 제8 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 제3 기판 상에 ALD공정을 이용하여, Nb2O5를 증착하는 단계는,
    제3 기판을 준비하는 단계;
    소스가스, 퍼지가스, 반응가스, 퍼지가스를 순차적으로 주입하여 제3 기판 상에 Nb2O5를 형성하는 단계;를 포함하되,
    소스가스는 NbF5 (Niobium pentafluoride)를 이용하고, 반응가스는 수소, 산소의 혼합가스의 플라즈마로 형성되고, ALD 진공챔버 내로 장입되는 제3 기판은 WSe2가 형성된 기판인, 트랜지스터 제조방법.
  14. 제13 항에 있어서,
    상기 ALD 진공챔버 내의 증착온도는 195℃ 내지 205℃ 범위인, 트랜지스터 제조방법.
  15. 제13 항에 있어서,
    상기 퍼지가스는 아르곤 플라즈마이며, 유량은 95sccm 내지 105sccm인, 트랜지스터 제조방법.
  16. 제13 항에 있어서,
    상기 반응가스는 수소와 산소의 혼합가스의 플라즈마이며, 유량은 각각 95sccm 내지 105sccm, 45sccm 내지 55sccm 인 트랜지스터 제조방법.
  17. 제13 항에 있어서,
    상기 소스의 온도는 45℃ 내지 55℃ 인, 트랜지스터 제조방법.
  18. 제13 항에 있어서,
    상기 소스는 13.56 Mhz의 150W로 인가되는, 트랜지스터 제조방법.
  19. 제13 항에 있어서,
    칼코지나이드 고체 소스를 기화하여 상기 기판에 증착하는 단계는,
    상기 기판 중 어느 하나를 CVD 장치 챔버 내부에 배치하는 단계;
    상기 CVD 챔버 내부에 아르곤(Ar) 및 수소(H2) 가스를 공급하는 단계;
    상기 CVD 챔버 내부에 황(Sulfur) 또는 셀레늄(Selenium) 고체 소스를 공급하는 단계;
    상기 CVD 챔버 내부는 일정한 압력을 유지하고, 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계;
    상기 CVD 챔버 내부는 일정한 압력 및 일정한 온도범위에서 50분 내지 70분 동안 유지하는 단계;
    상기 CVD 장치의 소스히터는 1시간 내지 2시간 내에 일정한 온도범위로 상승시키는 단계; 및
    상기 아르곤(Ar) 및 수소(H2) 가스의 공급을 차단하고 온도를 하강시키는 단계;를 포함하는, 트랜지스터 제조방법.
  20. 제19 항에 있어서,
    상기 CVD 챔버 내부의 일정한 압력은 600 내지 800 torr 범위 내에서 설정되는, 트랜지스터 제조방법.
  21. 제19 항에 있어서,
    상기 CVD 챔버의 일정한 온도는 900℃ 내지 1100℃ 범위에서 설정되는, 트랜지스터 제조방법.
  22. 제19 항에 있어서,
    상기 CVD 소스히터의 일정한 온도는 200℃ 내지 500℃ 범위에서 설정되는, 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
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US11967640B2 (en) 2020-04-21 2024-04-23 Tokyo Electron Limited Crystalline dielectric systems for interconnect circuit manufacturing
CN115652276A (zh) * 2022-11-10 2023-01-31 江南大学 一种金属性过渡金属硫属化合物薄膜的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101641654B1 (ko) * 2015-05-13 2016-07-22 한국기계연구원 반도체 소자 및 반도체 소자 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101688529B1 (ko) * 2009-01-06 2016-12-22 삼성전자주식회사 열전재료, 이를 포함하는 열전모듈과 열전 장치
KR102288118B1 (ko) 2012-02-23 2021-08-11 센서 일렉트로닉 테크놀로지, 인크 반도체에 대한 오믹 접촉부
KR102144999B1 (ko) * 2013-11-05 2020-08-14 삼성전자주식회사 이차원 물질과 그 형성방법 및 이차원 물질을 포함하는 소자
KR102156320B1 (ko) * 2013-11-21 2020-09-15 삼성전자주식회사 이차원 물질을 포함하는 인버터와 그 제조방법 및 인버터를 포함하는 논리소자
KR101595429B1 (ko) * 2014-05-23 2016-02-26 엘지전자 주식회사 전이금속 디칼코게나이드를 포함하는 광 반도체 소자
KR20170015645A (ko) * 2015-07-29 2017-02-09 한국기계연구원 트랜지스터 및 트랜지스터 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101641654B1 (ko) * 2015-05-13 2016-07-22 한국기계연구원 반도체 소자 및 반도체 소자 제조방법

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