KR102442388B1 - Package substrate and manufacturing method thereof - Google Patents

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Abstract

본 발명의 일 측면에 따른 패키지기판은, 유리 재질의 코어를 포함하고, 코어에는, 일측면에서 타측면까지 연결되는 홈부가 형성된다. 홈부는 코어에 작용하는 응력을 분산시킨다.A package substrate according to an aspect of the present invention includes a core made of a glass material, and a groove portion connected from one side to the other side is formed in the core. The grooves disperse the stress acting on the core.

Description

패키지기판 및 그 제조방법{PACKAGE SUBSTRATE AND MANUFACTURING METHOD THEREOF}Package substrate and manufacturing method thereof

본 발명은 패키지기판 및 그 제조방법에 관한 것이다.The present invention relates to a package substrate and a method for manufacturing the same.

최근에 이르러 휴대용 기기들의 두께가 점점 얇아짐에 따라 내부에 장착되는 전자부품이 박형화와 함께 다수의 전자부품이 실장되는 기판도 박판으로 제작되어 전체적인 내부 부품들의 두께를 낮추려는 노력이 진행되고 있다.In recent years, as the thickness of portable devices is getting thinner, electronic components mounted therein have become thinner, and the boards on which a plurality of electronic components are mounted are also made of thin plates, so efforts are being made to reduce the overall thickness of internal components.

특히, 다수의 전자부품이 실장되는 기판은 박판으로 제작될 경우, 기판의 제조 공정 또는 전자부품의 실장 시에 리플로우 공정 등을 거치면서 고온에 노출되고, 고온 가공과 냉각을 반복하면서 재질의 특성에 의해 휨이 발생되는 문제점이 있다.In particular, when a substrate on which a plurality of electronic components are mounted is made of a thin plate, it is exposed to high temperatures through a reflow process during the manufacturing process of the substrate or the reflow process when the electronic components are mounted. There is a problem in that warpage is caused by

이러한 기판의 휨을 방지하기 위하여 기판의 제조 공정 중에 사용되는 원자재의 강성을 높이고, 리플로우 공정시 열팽창계수(CTE) 차이에 의한 휨이 개선되도록 원자재의 열팽창계수 차이를 줄이기 위한 노력을 하고 있다.In order to prevent such warpage of the substrate, efforts are being made to increase the rigidity of the raw material used during the manufacturing process of the substrate and to reduce the difference in the coefficient of thermal expansion of the raw material so that the warpage caused by the difference in the coefficient of thermal expansion (CTE) during the reflow process is improved.

일본공개특허공보 제 2004-193295 호Japanese Laid-Open Patent Publication No. 2004-193295

본 발명의 목적은 휨 제어가 가능하면서 접속 신뢰도가 높은 패키지기판 및 그 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a package substrate capable of bending control and having high connection reliability, and a method for manufacturing the same.

본 발명의 일 측면에 따르면, 유리 재질의 코어를 포함하고, 코어에는, 일측면에서 타측면까지 연결되는 홈부가 형성되는 패키지기판이 제공된다. 홈부는 코어의 상면부터 하면까지 관통할 수 있다. 코어 상에는 절연층이 적층되고, 홈부는 절연층으로 충진될 수 있다.According to one aspect of the present invention, there is provided a package substrate including a core made of a glass material, the core having a groove portion connected from one side to the other side is formed. The groove portion may penetrate from the upper surface to the lower surface of the core. An insulating layer may be stacked on the core, and the groove may be filled with the insulating layer.

본 발명의 다른 측면에 따르면, 유리판의 일면에 제1 절연층을 형성하는 단계, 유리판에, 일측면에서 타측면으로 연결되는 홈부를 형성하는 단계, 유리판의 타면에 제2 절연층을 형성하는 단계를 포함하는 패키지기판 제조방법이 제공된다.According to another aspect of the present invention, forming a first insulating layer on one surface of a glass plate, forming a groove portion connected from one side to the other side on the glass plate, forming a second insulating layer on the other surface of the glass plate There is provided a method for manufacturing a package substrate comprising a.

도 1 내지 도 5는 본 발명의 제1 실시예에 따른 패키지기판을 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 패키지기판을 나타낸 도면.
도 7 및 도 8은 본 발명의 제3 실시예에 따른 패키지기판을 나타낸 도면.
도 9 및 도 10은 본 발명의 제4 실시예에 따른 패키지기판을 나타낸 도면.
도 11은 본 발명의 제5 실시예에 따른 패키지기판을 나타낸 도면.
도 12는 본 발명의 제6 실시예에 따른 패키지기판을 나타낸 도면.
도 13 내지 도 18은 본 발명의 제1 실시예에 따른 패키지기판의 제조방법을 나타낸 도면.1 to 5 are views showing a package substrate according to a first embodiment of the present invention.
6 is a view showing a package substrate according to a second embodiment of the present invention.
7 and 8 are views showing a package substrate according to a third embodiment of the present invention.
9 and 10 are views showing a package substrate according to a fourth embodiment of the present invention.
11 is a view showing a package substrate according to a fifth embodiment of the present invention.
12 is a view showing a package substrate according to a sixth embodiment of the present invention.
13 to 18 are views showing a method of manufacturing a package substrate according to the first embodiment of the present invention.

본 발명에 따른 패키지기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.An embodiment of the package substrate and its manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings, and in the description with reference to the accompanying drawings, the same or corresponding components are given the same reference numerals and overlapped therewith. A description will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.In addition, terms such as first, second, etc. used below are merely identification symbols for distinguishing the same or corresponding components, and the same or corresponding components are limited by terms such as first, second, etc. not.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, in the contact relationship between each component, the term "coupling" does not mean only when there is direct physical contact between each component, but another component is interposed between each component, so that the component is in the other component It should be used as a concept that encompasses even the cases in which each is in contact.

인쇄회로기판printed circuit board

도 1 내지 도 5는 본 발명의 제1 실시예에 따른 패키지기판을 나타낸 도면이다. 도 2는 도 1의 AA'단면을 나타낸 것이고, 도 3은 도 2를 입체로 나타낸 것이다. 또한, 도 4는 도 3의 BB' 단면을 나타낸 것이다.1 to 5 are views showing a package substrate according to a first embodiment of the present invention. FIG. 2 is a cross-section taken along line AA′ of FIG. 1 , and FIG. 3 is a three-dimensional view of FIG. 2 . In addition, FIG. 4 shows a cross section BB' of FIG. 3 .

도 1 내지 도 5를 참조하면, 본 발명의 제1 실시예에 따른 인쇄회로기판(M)은, 코어(110)에 홈부(120)를 포함하고, 절연층(130), 외층회로(140), 비아(150) 및 솔더볼(190)을 더 포함할 수 있다.1 to 5 , the printed circuit board M according to the first embodiment of the present invention includes a groove portion 120 in a core 110 , an insulating layer 130 , and an outer layer circuit 140 . , vias 150 and solder balls 190 may be further included.

코어(110)는 유리재질로서, 비결정질 고체인 유리(glass)를 주성분으로 한다. 본 발명의 실시예에서 사용될 수 있는 유리 재료는 예를 들어, 순수 이산화규소(약 100％ SiO2), 소다 석회 유리, 붕규산염 유리, 알루미노 규산염 유리(alumino-silicate glass) 등을 포함한다. 다만, 상기 규소계 유리 조성들로 한정되지 않으며, 대안적인 유리 재료인 예를 들어, 플루오르 유리, 인산 유리, 칼코겐 유리 등도 사용될 수 있다.The core 110 is a glass material, and has an amorphous solid glass (glass) as a main component. Glass materials that can be used in embodiments of the present invention include, for example, pure silicon dioxide (about 100% SiO2), soda-lime glass, borosilicate glass, alumino-silicate glass, and the like. However, it is not limited to the silicon-based glass compositions, and alternative glass materials, for example, fluorine glass, phosphoric acid glass, chalcogen glass, and the like may be used.

특정 물리적 특성을 갖는 유리를 형성하기 위해 기타 첨가제들을 더 포함할 수 있다. 이러한 첨가제들은 탄산 칼슘(예를 들어, 석회) 및 탄산나트륨(예를 들어, 소다)뿐만 아니라, 마그네슘, 칼슘, 망간, 알루미늄, 납, 붕소, 철, 크롬, 칼륨, 황 및 안티몬과, 이러한 원소들 및 다른 원소들의 탄산염 및/또는 산화물을 포함할 수 있다.Other additives may be further included to form a glass having specific physical properties. These additives include calcium carbonate (eg lime) and sodium carbonate (eg soda), as well as magnesium, calcium, manganese, aluminum, lead, boron, iron, chromium, potassium, sulfur and antimony, and these elements and carbonates and/or oxides of other elements.

코어(110)에는 홈부(120)가 형성된다. 홈부(120)는 코어(110)의 일측면에서 타측면까지 연결된다. 코어(110)에 형성되는 홈부(120)는, 코어(110)가 열에 의해 팽창 또는 수축하는 경우에, 코어(110)에 작용하는 응력을 분산시킬 수 있다. A groove portion 120 is formed in the core 110 . The groove part 120 is connected from one side to the other side of the core 110 . The groove portion 120 formed in the core 110 may distribute stress acting on the core 110 when the core 110 expands or contracts due to heat.

홈부(120)는 코어(110)의 상면에서 하면까지 코어(110) 전체를 관통할 수 있다. 여기서 상하의 개념은 절대적인 개념이 아니라 상대적인 개념으로 이해한다. 즉, 코어(110)의 두께 방향에 수직으로 배치되며 서로 나란한 두 면 중 어느 하나의 면을 상면이라고 하고, 나머지 면을 하면이라 할 수 있다.The groove part 120 may penetrate the entire core 110 from the upper surface to the lower surface of the core 110 . Here, the concept of upper and lower is understood as a relative concept, not an absolute concept. That is, one of two surfaces disposed perpendicular to the thickness direction of the core 110 and parallel to each other may be referred to as an upper surface, and the other surface may be referred to as a lower surface.

홈부(120)가 코어(110) 전체를 관통하게 되면, 코어(110)는 홈부(120)에 의하여 복수개로 분리될 수 있다. 따라서, 이 경우, 코어(110)는 측면이 서로 이격된 복수의 유리재로 구성될 수 있다. 홈부(120)는 수지재로 충진될 수 있다.When the groove portion 120 penetrates the entire core 110 , the core 110 may be separated into a plurality by the groove portion 120 . Accordingly, in this case, the core 110 may be composed of a plurality of glass materials with side surfaces spaced apart from each other. The groove part 120 may be filled with a resin material.

코어(110)의 내측에는 캐비티(cavity)(C)가 형성될 수 있다. 캐비티(C)는 전자부품(180)을 수용하는 공간이다. 캐비티(C)는 전자부품(180)이 수용된 영역 이외의 영역에 대해서 절연재로 충진된다.A cavity C may be formed inside the core 110 . The cavity C is a space for accommodating the electronic component 180 . The cavity C is filled with an insulating material in an area other than the area in which the electronic component 180 is accommodated.

도 2 내지 도 4에 도시된 바와 같이, 캐비티(C)에 실장되는 전자부품(180)은 복수일 수 있다. 복수의 전자부품(180)은 크기, 두께가 서로 다른 것일 수 있다. 이 경우, 캐비티(C)의 형상은 실장되는 전자부품(180)의 형상에 대응될 수 있다.2 to 4 , a plurality of electronic components 180 mounted in the cavity C may be provided. The plurality of electronic components 180 may have different sizes and thicknesses. In this case, the shape of the cavity C may correspond to the shape of the electronic component 180 to be mounted.

전자부품(180)의 열팽창계수와 코어(110)의 열팽창계수는 유사하다. 즉, 전자부품(180) 주변을 열팽창계수가 유사한 유리재질의 코어(110)로 채움으로써, 열팽창계수 차에 따른 휨(warpage) 문제가 완화될 수 있다.The thermal expansion coefficient of the electronic component 180 and the thermal expansion coefficient of the core 110 are similar. That is, by filling the periphery of the electronic component 180 with the core 110 made of a glass material having a similar coefficient of thermal expansion, a warpage problem due to a difference in the coefficient of thermal expansion may be alleviated.

크기와 두께가 서로 다른 복수의 전자부품(180)이 실장되는 경우, 코어(110)에 작용하는 응력의 분균형이 발생할 수 있으며, 홈부(120)는 응력의 불균형을 완화시킬 수 있다.When a plurality of electronic components 180 having different sizes and thicknesses are mounted, a partial balance of stress acting on the core 110 may occur, and the groove portion 120 may alleviate the imbalance of stress.

도 2 및 도 3에 도시된 바와 같이, 코어(110)의 내측에 캐비티(C)가 형성되면, 코어(110)는 'L'자로 이루어진 유리재가 4개로 구성된 것일 수 있다. 즉, 'L'자 유리재는 캐비티(C)를 둘러싸도록 형성되며, 'L'자 유리재는 홈부(120)에 의하여 구획된다.As shown in FIGS. 2 and 3 , when the cavity C is formed inside the core 110 , the core 110 may be composed of four 'L'-shaped glass materials. That is, the 'L'-shaped glass material is formed to surround the cavity (C), and the 'L'-shaped glass material is partitioned by the groove portion 120 .

코어(110)에는 코어(110)를 관통하는 관통비아(V)가 형성될 수 있다. 코어(110) 상에 절연층(130)이 적층되면, 관통비아(V)는 절연층(130)까지 연장된다. 이에 대해, 후술한다.A through-via V penetrating through the core 110 may be formed in the core 110 . When the insulating layer 130 is stacked on the core 110 , the through-via V extends to the insulating layer 130 . This will be described later.

도면에는 도시되지 않았으나, 코어(110)와 관통비아(V) 사이에는 보호층이 개재될 수 있다. 보호층은 유리재질의 코어(110)와 금속재질의 관통비아(V)의 열팽창 계수 차이를 완화하는 층으로서, 티타늄(Ti) 등의 금속층 또는 에폭시 수지 등의 수치층일 수 있다.Although not shown in the drawings, a protective layer may be interposed between the core 110 and the through-via V. Referring to FIG. The protective layer is a layer for alleviating the difference in the coefficient of thermal expansion between the core 110 made of glass and the through-via V made of metal, and may be a metal layer such as titanium (Ti) or a numerical layer such as an epoxy resin.

절연층(130)은 코어(110) 상에 적층되며, 코어(110)의 상하부 모두에 적층될 수 있다. 절연층(130)은 홈부(120) 내로 충진될 수 있다. 이 경우, 코어(110) 상에 절연층(130)이 적층되면서 절연층(130)의 수지재가 홈부(120) 내로 유동할 수 있다. 즉, 홈부(120) 내의 수지재는 절연층(130)과 일체를 이룰 수 있다.The insulating layer 130 is stacked on the core 110 , and may be stacked on both upper and lower portions of the core 110 . The insulating layer 130 may be filled into the groove 120 . In this case, while the insulating layer 130 is stacked on the core 110 , the resin material of the insulating layer 130 may flow into the groove 120 . That is, the resin material in the groove portion 120 may be integrally formed with the insulating layer 130 .

또한, 절연층(130)은 코어(110)의 캐비티(C) 내부를 충진할 수 있다. 이 경우에도, 코어(110) 상에 적층된 절연층(130)의 수지재가 캐비티(C) 내로 유동하고, 캐비티(C) 내 수지재는 절연층(130)과 일체를 이룰 수 있다.Also, the insulating layer 130 may fill the cavity C of the core 110 . Even in this case, the resin material of the insulating layer 130 stacked on the core 110 may flow into the cavity C, and the resin material in the cavity C may form an integral body with the insulating layer 130 .

절연층(130)은 코어(110)의 측면까지 커버하도록 형성될 수 있으나, 필요에 따라서는 코어(110)의 측면은 외부로 노출되도록, 절연층(130)이 코어(110)의 측면을 커버하지 않을 수 있다. The insulating layer 130 may be formed to cover the side surface of the core 110 , but if necessary, the insulating layer 130 covers the side surface of the core 110 so that the side surface of the core 110 is exposed to the outside. may not

절연층(130)은 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 것, 예를 들어 프리프레그 등일 수 있다.The insulating layer 130 may be a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a reinforcing material such as glass fiber or an inorganic filler impregnated therein, for example, a prepreg.

절연층(130) 및 코어(110)에는 관통비아(V)가 형성될 수 있다. 관통비아(V)는 코어(110)의 홈부(120)를 회피하여 서로 겹치지 않게 형성된다. 관통비아(V)는 절연층(130) 및 코어(110)에 걸쳐, 모래시계 형상으로 형성될 수 있다. 관통비아(V)는 절연층(130) 및 코어(110)에 관통비아홀(VH)이 형성된 후에, 관통비아홀(VH)이 도전성 물질로 충진되어 형성된다.A through-via V may be formed in the insulating layer 130 and the core 110 . The through via V is formed so as not to overlap each other by avoiding the groove portion 120 of the core 110 . The through via V may be formed in an hourglass shape over the insulating layer 130 and the core 110 . The through-via V is formed by filling the through-via hole VH with a conductive material after the through-via hole VH is formed in the insulating layer 130 and the core 110 .

절연층(130)은 코어(110)의 두께보다 얇은 두께를 가진다. 홈부(120)에 의하면, 코어(110)에 작용하는 응력은 분산될 수 있으며, 이러한 응력의 분산은 절연층(130)의 응력 분산까지 연결될 수 있다.The insulating layer 130 has a thickness smaller than that of the core 110 . According to the groove part 120 , the stress acting on the core 110 may be dispersed, and the dispersion of this stress may be connected to the stress distribution of the insulating layer 130 .

외층회로(140)는 절연층(130)에 형성되는 회로로, 코어(110)의 캐비티(C)에 실장되는 전자부품(180), 코어(110)를 관통하는 관통비아(V) 등과 전기적으로 연결될 수 있다. 외층회로(140)는 도전성 물질이라면 제한 없이 적용 가능하며, 예를 들어, 구리(Cu)를 사용할 수 있다.The outer layer circuit 140 is a circuit formed on the insulating layer 130 , and is electrically connected to the electronic component 180 mounted in the cavity C of the core 110 , the through-via V passing through the core 110 , and the like. can be connected The outer layer circuit 140 may be applied without limitation as long as it is a conductive material, for example, copper (Cu) may be used.

절연층(130) 상에는 빌드업층(미도시)이 별도로 적층될 수 있으며, 이 경우, 외층회로(140)는 빌드업층에 의하여 매립될 수 있다. 또한, 절연층(130) 상에 재배선층(redistribution layer, RDL)이 형성되어, 고주파수 신호의 노이즈가 감소될 수 있다.A build-up layer (not shown) may be separately stacked on the insulating layer 130 , and in this case, the outer circuit 140 may be buried by the build-up layer. In addition, since a redistribution layer (RDL) is formed on the insulating layer 130 , noise of a high frequency signal may be reduced.

또한, 절연층(130) 상에는 솔더레지스트층(170)이 형성될 수 있다. 솔더레지스트층(170)은 외층회로(140)의 일부를 노출시키며, 노출된 외층회로(140)는 패드가 된다. 솔더레지스트층(170)은 외층회로(140)를 보호하는 역할을 하며, 노출된 패드 상에는 표면처리층이 형성됨으로써 패드가 보호될 수 있다.Also, a solder resist layer 170 may be formed on the insulating layer 130 . The solder resist layer 170 exposes a portion of the outer layer circuit 140 , and the exposed outer layer circuit 140 becomes a pad. The solder resist layer 170 serves to protect the outer circuit 140 , and a surface treatment layer is formed on the exposed pad to protect the pad.

비아(150)는 절연층(130)에 형성되고, 외층회로(140)와 전기적으로 연결된다. 비아(150)는 절연층(130) 내에 매립되도록 형성되며, 코어(110)에 실장된 전자부품(180)과 전기적으로 연결된다.The via 150 is formed in the insulating layer 130 and is electrically connected to the outer layer circuit 140 . The via 150 is formed to be buried in the insulating layer 130 , and is electrically connected to the electronic component 180 mounted on the core 110 .

솔더볼(190)은 코어(110)의 하부, 절연층(130)의 하부에 형성될 수 있다. 솔더볼(190)이 절연층(130)의 하부에 형성되는 경우, 절연층(130)에 형성된 외층회로(140)의 패드에 형성될 수 있다.The solder ball 190 may be formed under the core 110 and under the insulating layer 130 . When the solder ball 190 is formed under the insulating layer 130 , it may be formed on the pad of the outer layer circuit 140 formed on the insulating layer 130 .

솔더볼(190)은 홈부(120)의 연장선(a) 상을 회피하여 형성된다. 즉, 솔더볼(190)은 홈부(120)의 연장선(a) 상에는 형성되지 않는다. The solder ball 190 is formed while avoiding the extension line (a) of the groove portion 120 . That is, the solder ball 190 is not formed on the extension line a of the groove portion 120 .

도 5를 참조하면, 솔더볼(190)은 패키지기판(100)과 메인보드인 인쇄회로기판(M)을 접속시키는 역할을 한다. 솔더볼(190)은 납과 주석을 포함하는 솔더로 형성될 수 있다. 솔더볼(190)은 복수로 형성된다. Referring to FIG. 5 , the solder ball 190 serves to connect the package substrate 100 and the printed circuit board M, which is the main board. The solder ball 190 may be formed of solder including lead and tin. A plurality of solder balls 190 are formed.

전자부품(180)과 유리재질의 코어(110)은 인쇄회로기판(M)보다 낮은 열팽창계수를 가진다. 즉, 패키지기판(100)과 인쇄회로기판(M)의 열팽창계수 차가 존재한다.The electronic component 180 and the glass core 110 have a lower coefficient of thermal expansion than the printed circuit board (M). That is, there is a difference in the thermal expansion coefficient of the package substrate 100 and the printed circuit board (M).

만약, 코어(110)에 홈부(120)가 없다면, 패키지기판(100)과 인쇄회로기판(M)의 열팽창율 차이에 의하여, 패키지기판(100)의 가장자리에 위치하는 솔더볼(190)에 응력이 집중되고, 해당 솔더볼(190)에 크랙이 발생하기 쉽다. 특히, 이러한 솔더볼(190) 크랙은, 패키지기판(100)의 크기가 클수록 잘 발생한다.If there is no groove 120 in the core 110 , due to the difference in thermal expansion coefficient between the package substrate 100 and the printed circuit board M, the stress is applied to the solder ball 190 located at the edge of the package substrate 100 . It is concentrated, and cracks are likely to occur in the solder ball 190 . In particular, such solder ball 190 cracks are more likely to occur as the size of the package substrate 100 increases.

그러나, 본 발명의 실시예와 같이, 코어(110)에 홈부(120)가 형성되면, 응력이 분산되고, 패키지기판(100)의 가장자리에 위치하는 솔더볼(190)에 작용하는 응력이 줄어든다. 따라서, 솔더볼(190)의 크랙 발생률이 현저히 낮아진다. However, as in the embodiment of the present invention, when the groove portion 120 is formed in the core 110 , the stress is dispersed and the stress acting on the solder ball 190 positioned at the edge of the package substrate 100 is reduced. Accordingly, the crack occurrence rate of the solder ball 190 is significantly reduced.

또한, 홈부(120)는 유리재질의 코어(110)를 홈부(120) 체적만큼 제거하는 것이므로, 홈부가 없는 경우보다 열팽창계수가 높아질 수 있으므로, 인쇄회로기판(M)과의 열팽창계수 차가 줄어들 수 있다.In addition, since the groove part 120 removes the glass material core 110 by the volume of the groove part 120, the coefficient of thermal expansion may be higher than when there is no groove part, so the difference in the coefficient of thermal expansion with the printed circuit board M may be reduced. have.

솔더볼(190)의 크랙은 접속 신뢰성을 떨어트리고, 패키지기판(100) 전체의 불량률과 연결된다. 본 발명의 실시예에 따르면, 패키지기판(100)의 접속 신뢰성이 향상되고, 수율이 증가할 수 있다. The crack of the solder ball 190 lowers the connection reliability and is connected to the overall defect rate of the package substrate 100 . According to the embodiment of the present invention, the connection reliability of the package substrate 100 may be improved, and the yield may be increased.

한편, 유리재질의 코어(110)는 강성이 뛰어나 패키지기판(100)의 휨을 제어하는 데 유리하므로 본 발명의 실시예에 따른 패키지기판(100)에 의하면 접속 신뢰성이 향상될 뿐만 아니라 휨 변형 문제도 해결될 수 있다.On the other hand, since the glass core 110 has excellent rigidity and is advantageous in controlling the bending of the package substrate 100, according to the package substrate 100 according to the embodiment of the present invention, not only the connection reliability is improved, but also the bending deformation problem is also improved. can be solved

도 6을 참조하면, 본 발명의 제2 실시예에 따른 패키지기판(100)은 내층회로(160)를 더 포함할 수 있다. 내층회로(160)는 코어(110) 상에 형성되는 회로이다. 내층회로(160)는 외층회로(140)에 비해 폭과 간격이 미세할 수 있다. 또한, 내층회로(160)의 코어(110)에 대한 밀착력은, 일반회로의 절연층에 대한 밀착력보다 우수하고, 내층회로(160)는 유리재질의 코어(110) 상에서 안정적으로 형성될 수 있다. 내층회로(160)는 비아(150)에 의하여 외층회로(140)와 연결될 수 있다.Referring to FIG. 6 , the package substrate 100 according to the second embodiment of the present invention may further include an inner layer circuit 160 . The inner layer circuit 160 is a circuit formed on the core 110 . The inner circuit 160 may have a smaller width and spacing than the outer circuit 140 . In addition, the adhesion of the inner circuit 160 to the core 110 is superior to the adhesion to the insulating layer of the general circuit, and the inner circuit 160 may be stably formed on the core 110 made of a glass material. The inner layer circuit 160 may be connected to the outer layer circuit 140 by a via 150 .

도 7 및 도 8을 참조하면, 본 발명의 제3 실시예에 따른 패키지기판(100)에서는, 코어(110)의 가장자리에는 크랙전이방지부(111)가 마련될 수 있다. 코어(110)는 유리재질로 형성되기 때문에 파손되기 쉽다. 외부로 노출된 코어(110)의 측면에서 크랙이 발생하면 코어(110)의 내부로 전이될 수 있다. Referring to FIGS. 7 and 8 , in the package substrate 100 according to the third embodiment of the present invention, a crack transition prevention part 111 may be provided at the edge of the core 110 . Since the core 110 is formed of a glass material, it is easy to break. When a crack occurs in the side of the core 110 exposed to the outside, it may be transferred to the inside of the core 110 .

이를 막기 위해, 코어(110)의 가장자리에 크랙전이방지부(111)가 홈 형태로 마련될 수 있다. 즉, 코어(110) 측면에서 발생한 크랙은 크랙전이방지부(111)에 도달하면 더 이상 내측으로 전이되지 않게 된다.To prevent this, the crack transition prevention part 111 may be provided in the form of a groove at the edge of the core 110 . That is, when the crack generated from the side of the core 110 reaches the crack metastasis prevention part 111, it is no longer transferred to the inside.

특히, 절연층(130)이 코어(110)의 측면을 감싸지 않아, 코어(110)의 측면이 노출되는 경우에는, 전술한 크랙전이방지부(111)가 마련되는 것이 패키지기판(100) 보호 측면에서 유리하다.In particular, when the insulating layer 130 does not cover the side surface of the core 110 so that the side surface of the core 110 is exposed, the provision of the crack transition prevention unit 111 as described above is a protective side of the package substrate 100 . advantageous in

도 9를 참조하면, 본 발명의 제4 실시예에 따른 패키지기판(100)에서는, 적어도 하나의 전자부품(180)은 코어(110)의 상부에 실장되며, 코어(110) 상에 절연층(130)이 적층되는 경우에는 절연층(130) 상부에 실장된다. Referring to FIG. 9 , in the package substrate 100 according to the fourth embodiment of the present invention, at least one electronic component 180 is mounted on the core 110 , and an insulating layer ( When the 130 is stacked, it is mounted on the insulating layer 130 .

코어(110) 상부에 실장되는 전자부품(180)의 단자는 절연층(130)에 형성된 외층회로(140)의 패드와 솔더볼(190)을 매개로 접속될 수 있다.The terminal of the electronic component 180 mounted on the core 110 may be connected to the pad of the outer layer circuit 140 formed on the insulating layer 130 through the solder ball 190 .

다만, 전자부품(180)이 복수로 이루어지고, 일부는 캐비티(C) 내에 실장되고, 나머지는 코어(110)의 상부에 실장될 수 있다. However, the electronic component 180 may be formed in plurality, some may be mounted in the cavity C, and the rest may be mounted on the core 110 .

도 10에 도시된 바와 같이, 코어(110)에 캐비티가 형성되지 않는 경우, 전자부품은 코어(110) 상부에만 실장되고, 코어(110)의 홈부(120)는 서로 수직한 두 개로 구성될 수 있다. As shown in FIG. 10 , when the cavity is not formed in the core 110 , the electronic component is mounted only on the upper portion of the core 110 , and the groove portion 120 of the core 110 may be composed of two perpendicular to each other. have.

도 11을 참조하면, 본 발명의 제5 실시예에 따른 패키지기판(100)에서는, 코어(110)의 홈부(120)가 코어(110) 전체를 두께방향으로 관통하지 않는 홈일 수 있다. 즉, 홈부(120)는 코어(110)의 일부를 두께방향으로 관통하므로, 코어(110)는 홈부(120)에 의해 여러 개로 분리되지는 않는다. 그러나, 홈의 깊이가 코어(110)의 두께와 거의 동일하여 홈부(120)에 의한 응력 분산 효과는 발휘될 수 있다.Referring to FIG. 11 , in the package substrate 100 according to the fifth embodiment of the present invention, the groove portion 120 of the core 110 may be a groove that does not penetrate the entire core 110 in the thickness direction. That is, since the groove part 120 penetrates a part of the core 110 in the thickness direction, the core 110 is not separated into several pieces by the groove part 120 . However, since the depth of the groove is substantially the same as the thickness of the core 110 , the stress dissipation effect by the groove portion 120 may be exhibited.

홈에는 절연재가 충진될 수 있으며, 코어(110) 상에 절연층(130)이 적층되는 경우, 절연층(130)의 수지재가 홈 내부로 유동할 수 있다.An insulating material may be filled in the groove, and when the insulating layer 130 is stacked on the core 110 , the resin material of the insulating layer 130 may flow into the groove.

도 12를 참조하면, 본 발명의 제6 실시예에 따른 패키지기판은, 패키지기판이 복수로 형성될 수 있다. 복수의 패키지기판(100, 200)은 서로 적층되어 접속되며, 최하층에 위치한 패키지기판(100)이 메인보드인 인쇄회로기판(M)에 접속된다.12 , in the package substrate according to the sixth embodiment of the present invention, a plurality of package substrates may be formed. The plurality of package substrates 100 and 200 are stacked and connected to each other, and the package substrate 100 located in the lowermost layer is connected to the printed circuit board M as the main board.

패키지기판 제조방법Package substrate manufacturing method

도 13 내지 도 18은 본 발명의 제1 실시예에 따른 패키지기판(100)의 제조방법을 나타낸 도면이다. 본 발명의 제1 실시예에 따른 패키지기판(100) 제조방법은, 유리판(G)을 준비하고, 유리판(G)의 일면에 제1 절연층(131)을 형성하고, 유리판(G)에 홈부(120)를 형성한 후, 유리판(G)의 타면에 제2 절연층(132)을 형성하는 단계들을 포함할 수 있다.13 to 18 are views showing a method of manufacturing the package substrate 100 according to the first embodiment of the present invention. In the method for manufacturing the package substrate 100 according to the first embodiment of the present invention, a glass plate (G) is prepared, a first insulating layer 131 is formed on one surface of the glass plate (G), and a groove portion is formed in the glass plate (G). After forming 120 , it may include the steps of forming the second insulating layer 132 on the other surface of the glass plate (G).

도 13 및 도 14에 도시된 바와 같이, 제1 절연층(131)을 유리판(G)의 일면에 형성한 후에, 유리판(G)의 일측면에서 타측면으로 연결되는 홈부(120)를 형성하면, 홈부(120) 형성에 따른 유리의 파손을 방지할 수 있다.13 and 14, after the first insulating layer 131 is formed on one surface of the glass plate (G), the groove portion 120 connected from one side to the other side of the glass plate (G) is formed. , it is possible to prevent glass breakage due to the formation of the groove portion 120 .

유리판(G)은 패키지기판(100)의 코어(110)이다. 유리판(G)의 홈부(120)는 레이저, 드릴, 쏘(saw), 에칭 등의 다양한 방법으로 형성될 수 있다. 홈부(120)는 코어(110)를 완전히 관통하지 않을 수도 있고, 코어(110)를 완전히 관통할 수 있으나, 여기서는 완전히 관통하는 것에 대해서만 설명한다. 그러나, 홈부(120)가 코어(110)를 완전히 관통하지 않는 홈 형태인 경우에도 해당 설명이 적용될 수 있을 것이다.The glass plate G is the core 110 of the package substrate 100 . The groove portion 120 of the glass plate G may be formed by various methods such as a laser, a drill, a saw, and an etching. The groove portion 120 may not completely penetrate the core 110 or may completely penetrate the core 110 , but only the complete penetration will be described herein. However, the description may be applied even when the groove portion 120 is in the form of a groove that does not completely penetrate the core 110 .

홈부(120)를 형성하는 단계 전 또는 후에, 유리판(G) 내측에 전자부품(180)을 수용하는 캐비티(C)를 형성할 수 있다. 캐비티(C)가 형성된 후에, 제2 절연층(132)을 형성하기 전에, 캐비티(C) 내에 전자부품(180)을 실장할 수 있다. 제2 절연층(132)은 캐비티(C)의 전자부품(180)을 제외한 영역에 충진될 수 있다.Before or after the step of forming the groove portion 120 , the cavity C for accommodating the electronic component 180 may be formed inside the glass plate G . After the cavity C is formed, the electronic component 180 may be mounted in the cavity C before forming the second insulating layer 132 . The second insulating layer 132 may be filled in a region of the cavity C except for the electronic component 180 .

유리판(G)의 타면에 제2 절연층(132)이 형성되는 단계 이후에는, 도 15에 도시된 바와 같이, 제1 절연층(131), 유리판(G), 제2 절연층(132)을 가열 및 압착하여 서로 밀착되게 할 수 있다. 여기서, 제2 절연층(132)은 홈부(120) 내부를 충진할 수 있다. 또한, 제2 절연층(132)은 유리판(G)의 측면을 커버할 수 있다. After the step of forming the second insulating layer 132 on the other surface of the glass plate G, as shown in FIG. 15 , the first insulating layer 131 , the glass plate G, and the second insulating layer 132 are formed. They can be brought into close contact with each other by heating and pressing. Here, the second insulating layer 132 may fill the inside of the groove 120 . In addition, the second insulating layer 132 may cover the side surface of the glass plate (G).

제1 절연층(131)과 제2 절연층(132)은 동일한 재료로 형성될 수 있으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그로 형성될 수 있다. The first insulating layer 131 and the second insulating layer 132 may be formed of the same material, and may include a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a reinforcing material such as glass fiber or an inorganic filler therein. It may be formed of an impregnated resin, for example a prepreg.

제2 절연층(132)이 형성된 이후에는, 관통비아(V)가 형성된다. 관통비아(V)는 제1 절연층(131), 유리판(G), 제2 절연층(132)을 모두 관통하여 형성된다. After the second insulating layer 132 is formed, a through via V is formed. The through-via V is formed to pass through all of the first insulating layer 131 , the glass plate G, and the second insulating layer 132 .

관통비아(V)는, 도 16에 도시된 바와 같이, 우선, 제1 절연층(131), 유리판(G), 제2 절연층(132)을 관통하는 관통비아홀(VH)이 형성된 후에, 도 17에 도시된 바와 같이, 상기 관통비아홀(VH)이 도전성 물질로 충진되어 형성된다. The through-via V is formed after a through-via hole VH passing through the first insulating layer 131 , the glass plate G, and the second insulating layer 132 is formed as shown in FIG. 16 . 17 , the through-via hole VH is formed by filling with a conductive material.

제1 절연층(131) 및 제2 절연층(132) 상에 외층회로(140)와 비아(150)가 형성될 수 있다. 외층회로(140)와 비아(150)는 관통비아(V)와 함께 형성될 수 있다. The outer layer circuit 140 and the via 150 may be formed on the first insulating layer 131 and the second insulating layer 132 . The outer layer circuit 140 and the via 150 may be formed together with the through via V.

도 18을 참조하면, 외층회로(140) 형성 후, 외층회로(140) 일부를 노출시키는 솔더레지스트층(170)을 형성하는 단계가 진행될 수 있다. 솔더레지스트층(170)은 외층회로(140)를 보호하는 기능을 하며, 노출된 외층회로(140) 일부는 패드가 되고, 패드 상에 솔더볼(190)이 형성될 수 있다.Referring to FIG. 18 , after the outer layer circuit 140 is formed, a step of forming a solder resist layer 170 exposing a portion of the outer layer circuit 140 may be performed. The solder resist layer 170 functions to protect the outer layer circuit 140 , and a part of the exposed outer layer circuit 140 becomes a pad, and solder balls 190 may be formed on the pad.

본 발명의 제2 실시예에 따른 패키지기판 제조방법은, 제1 절연층(131) 및 제2 절연층(132) 형성 전에 유리판(G)에 내층회로(160)를 형성하는 단계를 더 포함할 수 있다.The method for manufacturing a package substrate according to a second embodiment of the present invention may further include the step of forming the inner layer circuit 160 on the glass plate G before forming the first insulating layer 131 and the second insulating layer 132 . can

본 발명의 제3 실시예에 따른 패키지기판 제조방법에서는, 홈부(120)를 형성하는 단계는, 유리판(G) 가장자리에 크랙전이방지부(111)를 홈 형태로 형성하는 단계를 포함할 수 있다.In the package substrate manufacturing method according to the third embodiment of the present invention, the step of forming the groove portion 120 may include forming the crack transition prevention portion 111 in the form of a groove on the edge of the glass plate (G). .

본 발명의 제4 실시예에 따른 패키지기판 제조방법에서는, 유리판(G)에 캐비티(C)를 형성하는 단계가 없고, 본 발명의 제5 실시예에 따른 패키지기판 제조방법에서는, 홈부(120)를 형성하는 단계에서, 홈부(120)가 코어(110)를 완전히 관통하지 않는 홈 형태로 형성된다.In the package substrate manufacturing method according to the fourth embodiment of the present invention, there is no step of forming the cavity (C) in the glass plate (G), and in the package substrate manufacturing method according to the fifth embodiment of the present invention, the groove portion (120) In the forming step, the groove portion 120 is formed in the form of a groove that does not completely penetrate the core 110 .

이상, 본 발명의 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.In the above, although the embodiments of the present invention have been described, those of ordinary skill in the art can add, change, delete or add components within the scope that does not depart from the spirit of the present invention described in the claims. Various modifications and changes of the present invention will be possible by this, and this will also be included within the scope of the present invention.

100, 200: 패키지기판
110: 코어
111: 크랙전이방지부
120: 홈부
130: 절연층
131: 제1 절연층
132: 제2 절연층
140: 외층회로
150: 비아
160: 내층회로
170: 솔더레지스트층
180: 전자부품
190: 솔더볼
C: 캐비티
VH: 관통비아홀
V: 관통비아
G: 유리판
M: 인쇄회로기판
P: 패드100, 200: package substrate
110: core
111: crack metastasis prevention unit
120: home
130: insulating layer
131: first insulating layer
132: second insulating layer
140: outer layer circuit
150: via
160: inner layer circuit
170: solder resist layer
180: electronic component
190: solder ball
C: cavity
VH: Through-via hole
V: through via
G: glass plate
M: printed circuit board
P: pad

Claims (16)

유리 재질의 코어; 및
상기 코어 내측에 형성되는 캐비티;를 포함하고,
상기 코어에는, 일측면에서 타측면까지 연결되는 홈부가 형성되며,
상기 캐비티는 상기 홈부와 연결되는 패키지기판.
glass core; and
a cavity formed inside the core; and
A groove portion connected from one side to the other side is formed in the core,
The cavity is a package substrate connected to the groove portion.
 제1항에 있어서,
상기 홈부는 상기 코어의 상면부터 하면까지 관통하는 패키지기판.
According to claim 1,
The groove portion penetrates from the upper surface to the lower surface of the core package substrate.
 제1항에 있어서,
상기 코어 상에 적층되는 절연층을 포함하는 패키지기판.
According to claim 1,
A package substrate including an insulating layer laminated on the core.
 제3항에 있어서,
상기 홈부는 상기 절연층으로 충진되는 패키지기판.
4. The method of claim 3,
The groove portion is a package substrate filled with the insulating layer.
 제3항에 있어서,
상기 절연층 및 상기 코어를 관통하는 관통비아를 더 포함하는 패키지기판.
4. The method of claim 3,
The package substrate further comprising a through-via penetrating the insulating layer and the core.
 제3항에 있어서,
상기 절연층 상에 형성되는 외층회로를 더 포함하는 패키지기판.
4. The method of claim 3,
The package substrate further comprising an outer layer circuit formed on the insulating layer.
 제6항에 있어서,
상기 외층회로와 전기적으로 연결되며, 상기 절연층 내에 형성되는 비아를 더 포함하는 패키지기판.
7. The method of claim 6,
The package substrate further comprising a via electrically connected to the outer layer circuit and formed in the insulating layer.
 제1항에 있어서,
상기 코어 상에 형성되는 내층회로를 더 포함하는 패키지기판.
According to claim 1,
The package substrate further comprising an inner layer circuit formed on the core.
 제1항에 있어서,
상기 캐비티에 실장되는 전자부품을 더 포함하는 패키지기판.
According to claim 1,
The package substrate further comprising an electronic component mounted in the cavity.
 제1항에 있어서,
상기 코어 하부에 형성되는 솔더볼을 더 포함하는 패키지기판.
According to claim 1,
The package substrate further comprising a solder ball formed under the core.
 제10항에 있어서,
상기 솔더볼은 상기 홈부의 연장선 상을 회피하여 형성되는 패키지기판.
11. The method of claim 10,
The solder ball is formed by avoiding an extension line of the groove portion.
 유리판의 일면에 제1 절연층을 형성하는 단계;
상기 유리판에, 캐비티와 일측면에서 타측면으로 연결되는 홈부를 형성하는 단계; 및
상기 유리판의 타면에 제2 절연층을 형성하는 단계를 포함하고,
상기 캐비티는 상기 홈부와 연결되는 패키지기판 제조방법.
forming a first insulating layer on one surface of the glass plate;
forming, in the glass plate, a cavity and a groove part connected from one side to the other side; and
Comprising the step of forming a second insulating layer on the other surface of the glass plate,
wherein the cavity is connected to the groove part.
 제12항에 있어서,
상기 홈부를 형성하는 단계에서,
상기 홈부는 상기 유리판의 상면부터 하면까지 관통하는 패키지기판 제조방법.
13. The method of claim 12,
In the step of forming the groove portion,
The method of manufacturing a package substrate penetrating the groove portion from the upper surface to the lower surface of the glass plate.
 제12항에 있어서,
상기 제2 절연층을 형성하는 단계에서,
상기 홈부는 상기 제2 절연층으로 충진되는 패키지기판 제조방법.
13. The method of claim 12,
In the step of forming the second insulating layer,
The method of manufacturing a package substrate in which the groove portion is filled with the second insulating layer.
 제12항에 있어서,
상기 유리판의 타면에 제2 절연층을 형성하는 단계 이후에,
상기 제1 절연층 및 상기 제2 절연층 상에 외층회로를 형성하는 단계를 더 포함하는 패키지기판 제조방법.
13. The method of claim 12,
After forming a second insulating layer on the other surface of the glass plate,
The method further comprising the step of forming an outer layer circuit on the first insulating layer and the second insulating layer.
 제12항에 있어서,
상기 캐비티와 홈부를 형성하는 단계 이후에,
상기 캐비티에 전자부품을 실장하는 단계를 더 포함하는 패키지기판 제조방법.
13. The method of claim 12,
After the step of forming the cavity and the groove portion,
The method of manufacturing a package substrate further comprising the step of mounting an electronic component in the cavity.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122670A (en) * 1993-10-21 1995-05-12 Hitachi Ltd Fabrication of glass sealed semiconductor device
JP4319831B2 (en) 2002-12-11 2009-08-26 大日本印刷株式会社 Manufacturing method of multilayer wiring board
KR101548816B1 (en) * 2013-11-11 2015-08-31 삼성전기주식회사 Printed circuit board and method of manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101497230B1 (en) * 2013-08-20 2015-02-27 삼성전기주식회사 Electronic component embedded substrate and method of manufacturing electronic component embedded substrate

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