KR102440625B1 - Nr 사이드링크 ss/pbch 블록을 위한 방법 및 장치 - Google Patents

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Abstract

본 개시는 4G 시스템 이후 보다 높은 데이터 전송률을 지원하기 위한 5G 통신 시스템을 IoT 기술과 융합하는 통신 기법 및 그 시스템에 관한 것이다. 본 개시는 5G 통신 기술 및 IoT 관련 기술을 기반으로 지능형 서비스 (예를 들어, 스마트 홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 헬스 케어, 디지털 교육, 소매업, 보안 및 안전 관련 서비스 등)에 적용될 수 있다. 제 1 UE의 방법은 사이드링크 동기화 아이덴티티(SL-SID) 및 리소스들의 세트를 결정하는 단계; 상기 SL-SID 및 상기 리소스들의 세트에 기초하여 적어도 하나의 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)을 생성하는 단계 - 상기 적어도 하나의 S-SSB의 각각의 S-SSB는 사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 첫 번째 두 개의 심볼들 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 두 번째 두 개의 심볼들을 포함함 -; 상기 S-PSS에 대응하는 제 1 시퀀스를 생성하는 단계 - 상기 제 1 시퀀스는 127의 시퀀스 길이 및 PSS와의 낮은 상호 상관을 갖는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기초하여 결정됨 -; 상기 S-SSS에 대응하는 제 2 시퀀스를 생성하는 단계 - 상기 제 2 시퀀스는 127의 시퀀스 길이를 갖는 BPSK 변조 골드-시퀀스에 기초하여 결정됨 -; 및 제 2 UE와 함께 확립된 사이드링크 채널들을 통해 상기 적어도 하나의 S-SSB를 송신하는 단계를 포함한다.

Description

NR 사이드링크 SS/PBCH 블록을 위한 방법 및 장치
본 출원은 일반적으로 무선 통신 시스템에 관한 것이며, 보다 구체적으로, 본 개시는 NR 사이드링크(sidelink) SS/PBCH 블록에 관한 것이다.
4G 통신 시스템 상용화 이후 증가 추세에 있는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 통신 시스템 또는 pre-5G 통신 시스템은 4G 네트워크 이후 (Beyond 4G Network) 통신 시스템 또는 LTE 시스템 이후 (Post LTE) 시스템이라 불리어지고 있다. 높은 데이터 전송률을 달성하기 위해, 5G 통신 시스템은 초고주파(mmWave) 대역 (예를 들어, 60기가(60GHz) 대역과 같은)에서의 구현이 고려되고 있다. 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO: FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔형성(analog beam-forming), 및 대규모 안테나 (large scale antenna) 기술들이 논의되고 있다. 또한 시스템의 네트워크 개선을 위해, 5G 통신 시스템에서는 진화된 소형 셀, 개선된 소형 셀 (advanced small cell), 클라우드 무선 액세스 네트워크 (cloud radio access network: cloud RAN), 초고밀도 네트워크 (ultra-dense network), 기기 간 통신 (Device to Device communication: D2D), 무선 백홀 (wireless backhaul), 이동 네트워크 (moving network), 협력 통신 (cooperative communication), CoMP (Coordinated Multi-Points), 및 수신 간섭제거 (interference cancellation) 등의 기술 개발이 이루어지고 있다. 이 밖에도, 5G 시스템에서는 진보된 코딩 변조(Advanced Coding Modulation: ACM) 방식인 FQAM (Hybrid FSK and QAM Modulation) 및 SWSC (Sliding Window Superposition Coding)과, 진보된 접속 기술인 FBMC(Filter Bank Multi Carrier), NOMA(non orthogonal multiple access), 및SCMA(sparse code multiple access) 등이 개발되고 있다.
한편, 인터넷은 인간이 정보를 생성하고 소비하는 인간 중심의 연결 망에서, 사물 등 분산된 구성 요소들 간에 정보를 주고 받아 처리하는 IoT(Internet of Things, 사물인터넷) 망으로 진화하고 있다. 클라우드 서버 등과의 연결을 통한 빅데이터(Big data) 처리 기술 등이 IoT 기술에 결합된 IoE (Internet of Everything) 기술도 대두되고 있다. IoT를 구현하기 위해서, 센싱 기술, 유무선 통신 및 네트워크 인프라, 서비스 인터페이스 기술, 및 보안 기술과 같은 기술 요소 들이 요구되어, 최근에는 사물간의 연결을 위한 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 연구되고 있다. IoT 환경에서는 연결된 사물들에서 생성된 데이터를 수집, 분석하여 인간의 삶에 새로운 가치를 창출하는 지능형 IT(Internet Technology) 서비스가 제공될 수 있다. IoT는 기존의 IT(information technology)기술과 다양한 산업 간의 융합 및 복합을 통하여 스마트홈, 스마트 빌딩, 스마트 시티, 스마트 카 혹은 커넥티드 카, 스마트 그리드, 헬스 케어, 스마트 가전, 첨단의료서비스 등의 분야에 응용될 수 있다.
이에, 5G 통신 시스템을 IoT 망에 적용하기 위한 다양한 시도들이 이루어지고 있다. 예를 들어, 센서 네트워크(sensor network), 사물 통신(Machine to Machine, M2M), MTC(Machine Type Communication)등의 기술이 5G 통신 기술인 빔 포밍, MIMO, 및 어레이 안테나 등의 기법에 의해 구현되고 있는 것이다. 앞서 설명한 빅데이터 처리 기술로써 클라우드 무선 액세스 네트워크(cloud RAN)가 적용되는 것도 5G 기술과 IoT 기술 융합의 일 예라고 할 수 있을 것이다.
본 개시는 LTE(long-term evolution)와 같은 4 세대(4G) 통신 시스템을 넘어 더 높은 데이터 전송률을 지원하기 위해 제공되는 pre-5G 또는 5G 통신 시스템에 관한 것이다. 전통적으로, 셀룰러 통신 네트워크는 모바일 사용자 장비(UE)와 광범위하거나 국소적인 지리적 범위에 있는 UE를 서빙하는 고정된 통신 인프라 구성 요소(예를 들면, 기지국(BS), 강화된 기지국(gNB) 또는 액세스 포인트(AP)) 간에 무선 통신 링크를 확립하도록 설계되었다. 그러나, 무선 네트워크는 고정된 인프라 구성 요소 없이도 D2D(device-to-device) 통신 링크만 활용하여 구현할 수도 있다. 이러한 유형의 네트워크를 일반적으로 "애드혹(ad-hoc)" 네트워크라고 한다. 하이브리드 통신 네트워크는 고정된 인프라 구성 요소와 기타 D2D 지원 장치에 모두 연결되는 장치들을 지원할 수 있다. 스마트 폰과 같은 UE가 D2D 네트워크용으로 상정될 수 있지만, 차량 통신은 차량이 다른 차량이나 다른 인프라 또는 UE와 제어 또는 데이터 정보를 교환하는 통신 프로토콜에 의해 지원될 수도 있다. 이러한 네트워크를 V2X(vehicle-to-everything) 네트워크라고 한다. 네트워크에서 V2X를 지원하는 노드들에 의하여 여러 유형의 통신 링크들이 지원될 수 있으며, 동일하거나 상이한 프로토콜들 및 시스템들을 활용할 수 있다.
일 실시예에서, 무선 통신 시스템의 제 1 사용자 장비(UE)가 제공된다. 제 1 UE는 사이드링크 동기화 아이덴티티(SL-SID) 및 리소스들의 세트를 결정하고; SL-SID 및 리소스들의 세트에 기초하여 적어도 하나의 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)을 생성하고 - 적어도 하나의 S-SSB의 각각의 S-SSB는 사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 첫 번째 두 개의 심볼들 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 두 번째 두 개의 심볼들을 포함함 -; S-PSS에 대응하는 제 1 시퀀스를 생성하며 - 제 1 시퀀스는 127의 시퀀스 길이 및 프라이머리 동기화 신호(PSS)와의 낮은 상호 상관을 갖는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기초하여 결정됨 -; 또한 S-SSS에 대응하는 제 2 시퀀스를 생성하도록 구성되는 - 제 2 시퀀스는 127의 시퀀스 길이를 갖는 BPSK 변조 골드-시퀀스에 기초하여 결정됨 - 적어도 하나의 프로세서를 포함한다. 제 1 UE는 적어도 하나의 프로세서에 동작 가능하게 연결되고, 제 2 UE와 함께 확립된 사이드링크 채널들을 통해 적어도 하나의 S-SSB를 제 2 UE에 송신하도록 구성되는 송수신기를 더 포함한다.
다른 실시예에서, 무선 통신 시스템의 제 2 사용자 장비(UE)가 제공된다. 제 2 UE는 제 1 UE로부터, 제 1 UE와 함께 확립된 사이드링크 채널들을 통해 적어도 하나의 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)을 수신하도록 구성되는 송수신기를 포함한다. 제 2 UE는 송수신기에 작동 가능하게 연결되는 적어도 하나의 프로세서 를 더 포함하고, 적어도 하나의 프로세서는 리소스들의 세트를 결정하고 - 적어도 하나의 S-SSB는 리소스들의 세트에 기초하여 수신되고, 적어도 하나의 S-SSB의 각각의 S-SSB는 사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 첫 번째 두 개의 심볼들 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 두 번째 두 개의 심볼들을 포함함 -; S-PSS에 대응하는 제 1 시퀀스를 검출하고 - 제 1 시퀀스는 127의 시퀀스 길이 및 프라이머리 동기화 신호(PSS)와의 낮은 상호 상관을 갖는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기초하여 결정됨 -; S-SSS에 대응하는 제 2 시퀀스를 검출하며 - 제 2 시퀀스는 127의 시퀀스 길이를 갖는 BPSK 변조 골드-시퀀스에 기초하여 결정됨 -; 또한 검출되는 제 2 시퀀스에 기초하여 사이드링크 동기화 아이덴티티(SL-SID)을 결정하도록 구성된다.
또 다른 실시예에서, 무선 통신 시스템에서 제 1 사용자 장비(UE)의 방법이 제공된다. 이 방법은 사이드링크 동기화 아이덴티티(SL-SID) 및 리소스들의 세트를 결정하는 단계; SL-SID 및 리소스들의 세트에 기초하여 적어도 하나의 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)을 생성하는 단계 - 적어도 하나의 S-SSB의 각각의 S-SSB는 사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 첫 번째 두 개의 심볼들 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 두 번째 두 개의 심볼들을 포함함 -; S-PSS에 대응하는 제 1 시퀀스를 생성하는 단계 - 제 1 시퀀스는 127의 시퀀스 길이 및 프라이머리 동기화 신호(PSS)와의 낮은 상호 상관을 갖는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기초하여 결정됨 -; S-SSS에 대응하는 제 2 시퀀스를 생성하는 단계 - 제 2 시퀀스는 127의 시퀀스 길이를 갖는 BPSK 변조 골드-시퀀스에 기초하여 결정됨 -; 및 제 2 UE와 함께 확립된 사이드링크 채널들을 통해 적어도 하나의 S-SSB를 제 2 UE에 송신하는 단계를 포함한다.
다른 기술적 특징들은 다음의 도면, 설명 및 청구 범위로부터 당업자에게 쉽게 명백해질 수 있다.
아래의 상세한 설명에 들어가기 전에, 본 특허 명세서 전체에 걸쳐 사용되는 특정 단어 및 어구들의 정의를 기재하는 것이 도움이 될 수 있다. 용어 "커플(couple)" 및 그 파생어는 두 개 이상의 요소 사이의 어떤 직접 또는 간접 통신을 나타내거나, 이들 요소가 서로 물리적으로 접촉하고 있는지의 여부를 나타낸다. 용어 "송신(transmit)", "수신(receive)" 및 "통신(communicate)" 그리고 그 파생어는 직접 통신 및 간접 통신 모두를 포함한다. 용어 "포함한다(include)" 및 "구성한다(comprise)" 그리고 그 파생어는 제한이 아닌 포함을 의미한다. 용어 "또는(or)"은 포괄적 용어로써, '및/또는'을 의미한다. 어구 "~와 관련되다(associated with)" 및 그 파생어는 ~을 포함한다(include), ~에 포함된다(be included within), ~와 결합하다(interconnect with), ~을 함유하다(contain), ~에 함유되어 있다(be contained within), ~에 연결한다(connect to or with), ~와 결합하다(couple to or with), ~ 전달한다(be communicable with), 와 협력하다(cooperate with), ~를 끼우다(interleave), ~을 나란히 놓다(juxtapose), ~에 인접하다(be proximate to), 구속하다/구속되다(be bound to or with), 소유하다(have), 속성을 가지다(have a property of), ~와 관계를 가지다(have a relationship to or with) 등을 의미한다. 용어 "제어기(controller)"는 적어도 하나의 동작을 제어하는 어떤 장치, 시스템 또는 그 일부를 의미한다. 이러한 제어기는 하드웨어 또는 하드웨어와 소프트웨어의 조합 및/또는 펌웨어로 구현될 수 있다. 특정 제어기와 관련된 기능은 로컬 또는 원격으로 중앙 집중식으로 처리(centralized)되거나 또는 분산식으로 처리(distributed)될 수 있다. 어구 "적어도 하나"는, 그것이 항목들의 나열과 함께 사용될 경우, 나열된 항목들 중 하나 이상의 상이한 조합이 사용될 수 있음을 의미한다. 예를 들어, "A, B, 및 C 중 적어도 하나"는 다음의 조합, 즉 A, B, C, A와 B, A와 C, B와 C, 그리고 A와 B와 C 중 어느 하나를 포함한다.
또한, 후술하는 각종 기능들은 컴퓨터 판독 가능한 프로그램 코드로 형성되고 컴퓨터 판독 가능한 매체에서 구현되는 하나 이상의 컴퓨터 프로그램 각각에 의해 구현 또는 지원될 수 있다. 용어 "애플리케이션" 및 "프로그램"은 하나 이상의 컴퓨터 프로그램, 소프트웨어 컴포넌트, 명령 세트, 프로시저, 함수, 객체, 클래스, 인스턴스, 관련 데이터, 혹은 적합한 컴퓨터 판독 가능한 프로그램 코드에서의 구현용으로 구성된 그것의 일부를 지칭한다. 어구 "컴퓨터 판독 가능한 프로그램 코드"는 소스 코드, 오브젝트 코드, 및 실행 가능한 코드를 포함하는 컴퓨터 코드의 종류를 포함한다. 어구 "컴퓨터 판독 가능한 매체"는 ROM(read only memory), RAM(random access memory), 하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 비디오 디스크(DVD), 혹은 임의의 다른 타입의 메모리와 같은, 컴퓨터에 의해 액세스될 수 있는 임의의 타입의 매체를 포함한다. "비-일시적인" 컴퓨터 판독 가능한 매체는 유선, 무선, 광학, 일시적인 전기적 또는 다른 신호들을 전달시키는 통신 링크를 제외한다. 비-일시적 컴퓨터 판독 가능한 매체는 데이터가 영구적으로 저장되는 매체 그리고 재기록이 가능한 광디스크 또는 소거 가능한 메모리 장치와 같은, 데이터가 저장되어 나중에 덮어 씌어지는 매체를 포함한다.
다른 특정 단어 및 어구에 대한 정의가 이 특허 명세서 전반에 걸쳐 제공된다. 당업자는 대부분의 경우가 아니더라도 다수의 경우에 있어서, 이러한 정의는 종래에 뿐만 아니라 그러한 정의된 단어 및 어구의 향후 사용에 적용될 수 있음을 이해해야 한다.
본 개시는 LTE와 같은 4G 통신 시스템을 넘어 더 높은 데이터 전송률을 지원하기 위해 제공되는 pre-5G 또는 5G 통신 시스템에 관한 것이다. 본 개시의 실시예들은 진보된 통신 시스템에서의 송신 구조 및 포맷을 제공한다.
본 개시 및 그 이점에 대한 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취해지는 다음의 설명에 대한 참조가 이루어지며, 도면에서 유사한 참조 부호는 유사한 부분을 나타낸다.
도 1은 본 개시의 실시예들에 따른 예시적인 무선 네트워크를 도시한 것이다.
도 2는 본 개시의 실시예들에 따른 예시적인 gNB를 도시한 것이다.
도 3은 본 개시의 실시예들에 따른 예시적인 UE를 도시한 것이다.
도 4는 본 개시의 예시적인 실시예들에 따른 차량 중심 통신 네트워크의 예시적인 유스 케이스를 도시한 것이다.
도 5는 본 개시의 실시예들에 따른 LTE-V2X에서 사이드링크 동기화 서브프레임의 예시적인 구성을 도시한 것이다.
도 6은 본 개시의 실시예들에 따른 SS/PBCH 블록의 예시적인 구성을 도시한 것이다.
도 7은 본 개시의 실시예들에 따른 서브캐리어 간격에 대한 예시적인 SS/PBCH 블록 매핑 패턴을 도시한 것이다.
도 8은 본 개시의 실시예들에 따른 하프 내의 예시적인 SS/PBCH 블록 위치를 도시한 것이다.
도 9a는 본 개시의 실시예들에 따른 S-SSB의 예시적인 설계를 도시한 것이다.
도 9b는 본 개시의 실시예들에 따른 S-SSB의 다른 예시적인 설계를 도시한 것이다.
도 10a는 본 개시의 실시예들에 따른 예시적인 S-SSB를 도시한 것이다.
도 10b는 본 개시의 실시예들에 따른 다른 예시적인 S-SSB를 도시한 것이다.
도 11은 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 12a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 12b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 12c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 13a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 13b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 14a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 14b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 14c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 14d는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 14e는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 15a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 15b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 15c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 16a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 16b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 17은 본 개시의 실시예들에 따른 S-SSB 버스트 세트의 예시적인 시간 도메인 매핑을 도시한 것이다.
도 18은 본 개시의 실시예에 따른 S-PSS 시퀀스의 예시적인 PAPR 값을 도시한 것이다.
도 19는 본 개시의 실시예들에 따른 S-PSS 시퀀스의 다른 예시적인 PAPR 값을 도시한 것이다.
도 20은 본 개시의 실시예들에 따른 S-PSS 시퀀스들의 또 다른 예시적인 PAPR 값을 예시한다;
도 21은 본 개시의 실시예들에 따른 S-SSB 버스트 세트의 예시적인 시간 도메인 매핑을 도시한 것이다.
도 22는 본 개시의 실시예들에 따른 S-SSB 버스트 세트의 다른 예시적인 시간 도메인 매핑을 도시한 것이다.
도 23은 본 개시의 실시예들에 따른 S-SSB 버스트 세트의 다른 예시적인 시간 도메인 매핑을 도시한 것이다.
도 24는 본 개시의 실시예들에 따른 S-SSB 버스트 세트의 다른 예시적인 시간 도메인 매핑을 도시한 것이다.
도 25는 본 개시의 실시예들에 따른 PSBCH의 예시적인 스크램블링을 도시한 것이다.
도 26은 본 개시의 실시예들에 따른 PSBCH의 다른 예시적인 스크램블링을 도시한 것이다.
도 27은 본 개시의 실시예들에 따른 PSBCH의 또 다른 예시적인 스크램블링을 도시한 것이다.
도 28은 본 개시의 실시예들에 따른 PSBCH의 또 다른 예시적인 스크램블링을 도시한 것이다.
도 29는 본 개시의 실시예들에 따른 PSBCH의 또 다른 예시적인 스크램블링을 도시한 것이다.
도 30은 본 개시의 실시예들에 따른 PSBCH 및 DMRS의 예시적인 TDM 패턴을 도시한 것이다.
도 31은 본 개시의 실시예들에 따른 예시적인 S-SSB를 도시한 것이다.
도 32는 본 개시의 실시예들에 따른 다른 예시적인 S-SSB를 도시한 것이다.
도 33a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 33b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 34a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 34b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 35a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 35b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 36a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다.
도 36b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB를 도시한 것이다. 과
도 37은 본 개시의 실시예들에 따른 슬롯 내의 예시적인 S-SSB 위치를 도시한 것이다.
이하에 설명되는 도 1 내지 도 37, 및 이 특허 명세서에 있어서의 본 개시의 원리들을 설명하기 위해 사용되는 각종 실시예들은 단지 설명을 위한 것이며, 어떠한 방식으로도 본 개시의 범위를 제한하는 방식으로 해석되어서는 안된다. 본 개시의 원리들은 임의의 적절하게 구성된 시스템 또는 장치에서 구현될 수 있다는 것을 당업자는 이해할 수 있을 것이다.
다음의 문헌들 즉, 3GPP TS 38.211 v15.2.0, "NR; Physical channels and modulation;" 3GPP TS 38.212 v15.2.0, "NR; Multiplexing and channel coding;" 3GPP TS 38.213 v15.2.0, "NR; Physical layer procedures for control;" 3GPP TS 38.214 v15.2.0, "NR; Physical layer procedures for data;" 3GPP TS 38.331 v15.2.0, "NR; Radio Resource Control(RRC) protocol specification;" 3GPP TS 36.211 v15.2.0, "E-UTRA; Physical channels and modulation;" 3GPP TS 36.212 v15.2.0, "E-UTRA; Multiplexing and Channel coding;" 3GPP TS 36.213 v15.2.0, "E-UTRA; Physical Layer Procedures;"3GPP TS 36.331 v15.2.0, "E-UTRA; Radio Resource Control(RRC) Protocol Specification;"은 본 명세서에서 완전히 설명된 것처럼 참조로서 본 개시에 통합된다.
이하의 도 1 내지 도 3에서는 OFDM(orthogonal frequency division multiplexing) 또는 OFDMA(orthogonal frequency division multiple access) 통신 기술들을 사용하여 무선 통신 시스템에서 구현되는 다양한 실시예들에 대해 설명한다. 도 1 내지 도 3의 설명은 상이한 실시예들이 구현될 수 있는 방식에 대한 물리적 또는 구조적 제한을 의미하지 않는다. 본 개시의 상이한 실시예들은 임의의 적절하게 구성된 통신 시스템에 구현될 수도 있다.
도 1은 본 개시의 실시예들에 따른, 예시적 무선 네트워크를 도시한 것이다. 도 1에 나타낸 무선 네트워크의 실시예는 단지 설명을 위한 것이다. 무선 네트워크(100)에 대한 다른 실시예들이 본 개시의 범위를 일탈하지 않는 범위 내에서 사용될 수 있다.
도 1에 도시된 바와 같이, 무선 네트워크는 gNB(101), gNB(102), 및 gNB(103)을 포함한다. gNB(101)는 gNB(102) 및 gNB(103)과 통신한다. 또한, gNB(101)는 적어도 하나의 네트워크(130), 예를 들어, 인터넷, 전용 IP(Internet Protocol) 네트워크, 또는 다른 데이터 네트워크와도 통신한다.
gNB(102)는 gNB(102)의 커버리지 영역(120) 내에 있는 제 1 복수의 사용자 장비(UE)들에게, 네트워크(130)에의 무선 광대역 액세스를 제공한다. 제 1 복수의 UE들은 중소기업(SB)에 위치할 수 있는 UE(111); 대기업(E)에 위치할 수 있는 UE(112); 와이파이 핫 스팟(HS)에 위치할 수 있는 UE(113); 제 1 주거지역(R)에 위치할 수 있는 UE(114); 제 2 주거지역(R)에 위치할 수 있는 UE(115); 및 휴대 전화, 무선 랩탑, 무선 PDA 등과 같은 모바일 장치(M)일 수 있는 UE(116)를 포함한다. gNB(103)은 gNB(103)의 커버리지 영역(125) 내에 있는 제 2 복수의 UE들에게, 네트워크(130)에의 무선 광대역 액세스를 제공한다. 제 2 복수의 UE들은 UE(115) 및 UE(116)를 포함한다. 몇몇 실시예들에서, gNB들(101-103) 중 하나 이상의 gNB들은 5G, LTE, LTE-A, WiMAX, WiFi 또는 다른 무선 통신 기술들을 사용하여 서로 간에 및 UE들(111-116)과 통신할 수 있다.
네트워크 타입에 따라 "기지국" 또는 "BS"라는 용어는 네트워크에 무선 액세스를 제공하도록 구성된 컴포넌트(또는 컴포넌트 집합), 예를 들면, 송신 포인트(TP), 송-수신 포인트(TRP), 향상된 기지국(eNodeB 또는 eNB), 5G 기지국(gNB), 매크로셀, 펨토셀, WiFi 액세스 포인트(AP) 또는 기타 무선 가능 장치를 지칭할 수 있다. 기지국은 하나 이상의 무선 통신 프로토콜, 예컨대 5G 3GPP 새로운 무선 인터페이스/액세스(NR), LTE(long term evolution), LTE-A(LTE-advanced), HSPA(high speed packet access), Wi-Fi 802.11a/b/g/n/ac 등에 따라 무선 액세스를 제공할 수 있다. 편의상, 용어 "BS" 및 "TRP"는 본 특허 명세서에서 원격 단말에 대한 무선 액세스를 제공하는 네트워크 인프라스트럭처를 나타내기 위해 상호 교환적으로 사용된다. 또한, 네트워크 타입에 따라, "사용자 장비" 또는 "UE"라는 용어는 "이동국", "가입자국", "원격 단말", "무선 단말", "수신 포인트" 또는 "사용자 장치"와 같은 임의의 컴포넌트를 지칭할 수 있다. 편의상, 용어들 "사용자 장비" 및 "UE"는, UE가 이동 장치(예컨대, 휴대 전화기 또는 스마트 폰)이든 일반적으로 고려되는 고정 장치(예컨대, 데스크탑 컴퓨터 또는 벤딩 머신)이든 간에, BS에 무선으로 액세스하는 원격 무선 장비를 지칭하는 것으로 본 특허 명세서에서는 사용된다.
점선은, 단지 예시 및 설명의 목적으로 대략의 원형으로 나타낸 커버리지 영역들(120 및 125)의 대략적인 범위들을 나타낸다. gNB들과 연관된 커버리지 영역들, 예를 들어 커버리지 영역들(120 및 125)은 gNB들의 구성, 및 자연 및 인공 장애물들과 관련된 무선 환경의 변화에 따라, 불규칙한 형태들을 포함하는 다른 형태들을 가질 수 있음을 명확하게 이해해야 한다.
아래에서 더 상세히 설명되는 바와 같이, UE(111-116) 중 하나 이상은 진보된 무선 통신 시스템에서 데이터 및 제어 정보에 대한 수신 신뢰성을 위한 회로, 프로그래밍 또는 이들의 조합을 포함한다. 특정 실시예에서, gNB(101-103) 중 하나 이상은 진보된 무선 통신 시스템에서 효율적인 NR 사이드링크 SS/PBCH 블록 동작을 위한 회로, 프로그래밍, 또는 이들의 조합을 포함한다.
도 1이 무선 네트워크의 일 예를 도시한 것이지만, 다양한 변화들이 도 1에 대하여 이루어질 수 있다. 예를 들어, 무선 네트워크는 임의의 적절한 배열로 임의의 개수의 gNB들 및 임의의 개수의 UE들을 포함할 수 있다. 또한, gNB(101)는 임의의 개수의 UE들과 직접 통신하여, 이 UE들에게 네트워크(130)로의 무선 광대역 액세스를 제공할 수 있다. 이와 유사하게, 각 gNB(102-103)는 네트워크(130)와 직접 통신하여, UE들에게 네트워크(130)로의 직접 무선 광대역 액세스를 제공할 수 있다. 또한, gNB들(101, 102, 및/또는 103)은 외부 전화 네트워크들 또는 다른 타입의 데이터 네트워크들과 같은 다른 또는 추가의 외부 네트워크들에의 액세스를 제공할 수 있다.
도 2는 본 개시의 실시예들에 따른, 예시적 gNB(102)를 도시한 것이다. 도 2에 도시된 gNB(102)의 실시예는 단지 설명을 위한 것이며, 도 1의 gNB들(101 및 103)은 동일하거나 유사한 구성을 가질 수 있다. 그러나, gNB들은 각종의 다양한 구성들로 이루어지며, 도 2는 gNB에 대한 임의의 특정 구현으로 본 개시의 범위를 제한하지 않는다.
도 2에 도시된 바와 같이, gNB(102)는 복수의 안테나들(205a-205n), 복수의 RF 송수신기들(210a-210n), 송신(TX) 처리 회로(215), 및 수신(RX) 처리 회로(220)를 포함한다. 또한, gNB(102)는 컨트롤러/프로세서(225), 메모리(230), 백홀 또는 네트워크 인터페이스(235)를 포함한다.
RF 송수신기들(210a-210n)은, 안테나들(205a-205n)으로부터, 네트워크(100) 내에서 UE들에 의해 송신되는 신호들과 같은 내향(incoming) RF 신호들을 수신한다. RF 송수신기들(210a-210n)은 내향 RF 신호들을 하향 변환(down-convert)하여, IF 또는 기저대역 신호들을 생성한다. IF 또는 기저대역 신호들은, 기저대역 또는 IF 신호들을 필터링하고, 디코딩하고, 및/또는 디지털화하는 것에 의하여 처리된 기저대역 신호들을 생성하는 RX 처리 회로(220)로 전송된다. RX 처리 회로(220)는 이 처리된 기저대역 신호들을, 추가의 처리를 위하여 컨트롤러/프로세서(225)로 송신한다.
TX 처리 회로(215)는, 컨트롤러/프로세서(225)로부터 아날로그 또는 디지털 데이터(예컨대, 음성 데이터, 웹 데이터, 이-메일, 또는 쌍방향 비디오 게임 데이터)를 수신한다. TX 처리 회로(215)는, 외향(outgoing) 기저대역 데이터를 인코딩, 멀티플렉싱, 및/또는 디지털화하여, 처리된 기저대역 또는 IF 신호들을 생성한다. RF 송수신기들(210a-210n)은 TX 처리 회로(215)로부터, 외향 처리된 기저대역 또는 IF 신호들을 수신하고, 그 기저대역 또는 IF 신호들을, 안테나들(205a-205n)을 통해 송신되는 RF 신호들로 상향 변환한다.
컨트롤러/프로세서(225)는 gNB(102)의 전반적인 동작을 제어하는 하나 이상의 프로세서들 또는 다른 처리 장치들을 포함할 수 있다. 예를 들어, 컨트롤러/프로세서(225)는, 잘 알려진 원리들에 따라 RF 송수신기들(210a-210n), RX 처리 회로(220), 및 TX 처리 회로(215)에 의해 순방향 채널 신호들의 수신 및 역방향 채널 신호들의 송신을 제어할 수 있다. 컨트롤러/프로세서(225)는 보다 진보된 무선 통신 기능들과 같은 추가 기능들도 지원할 수 있다. 예를 들어, 컨트롤러/프로세서(225)는 복수의 안테나들(205a-205n)로부터의 외향 신호들이 원하는 방향으로 효과적으로 조종하기 위해 다르게 가중처리되는 빔포밍 또는 지향성 라우팅 동작들을 지원할 수 있다. 다양한 다른 기능들 중 임의의 기능이 컨트롤러/프로세서(225)에 의해 gNB(102)에서 지원될 수 있다.
또한, 컨트롤러/프로세서(225)는 메모리(230)에 상주하는 프로그램들 및 다른 프로세스들, 예를 들어 OS를 실행할 수 있다. 컨트롤러/프로세서(225)는 실행 프로세스에 의한 요구에 따라 데이터를 메모리(230) 내로 또는 외부로 이동시킬 수 있다.
또한, 컨트롤러/프로세서(225)는 백홀 또는 네트워크 인터페이스(235)에 커플링된다. 백홀 또는 네트워크 인터페이스(235)는, gNB(102)가 백홀 연결을 통해 또는 네트워크를 통해 다른 장치들 또는 시스템들과 통신하는 것을 가능하게 한다. 인터페이스(235)는 임의의 적절한 유선 또는 무선 연결(들)을 통한 통신들을 지원할 수 있다. 예를 들어, gNB(102)가 셀룰러 통신 시스템(예컨대, 5G, LTE, 또는 LTE-A를 지원하는 것)의 일부로서 구현되는 경우, 인터페이스(235)는, gNB(102)가 유선 또는 무선 백홀 연결을 통해 다른 gNB들과 통신하는 것을 가능하게 할 수 있다. gNB(102)가 액세스 포인트로서 구현되는 경우, 인터페이스(235)는, gNB(102)가 유선 또는 무선 로컬 영역 네트워크를 통해 또는 유선 또는 무선 연결을 통해 더 큰 네트워크(예컨대, 인터넷)로 전송하는 것을 가능하게 한다. 인터페이스(235)는 유선 또는 무선 연결, 예를 들어 이더넷 또는 RF 송수신기를 통한 통신들을 지원하는 임의의 적절한 구조를 포함한다.
메모리(230)는 컨트롤러/프로세서(225)에 커플링된다. 메모리(230)의 일부는 RAM을 포함할 수 있으며, 메모리(230)의 다른 일부는 플래시 메모리 또는 다른 ROM을 포함할 수 있다.
도 2가 gNB(102)의 일 예를 도시하고 있지만, 다양한 변화들이 도 2에 대하여 이루어질 수 있다. 예를 들어, gNB(102)는 도 2에 나타낸 각 컴포넌트에 대한 임의의 개수를 포함할 수 있다. 일 특정 예로서, 액세스 포인트는 다수의 인터페이스들(235)을 포함할 수 있고, 컨트롤러/프로세서(225)는 상이한 네트워크 주소들 사이에서 데이터를 라우팅하는 라우팅 기능들을 지원할 수 있다. 다른 특정 예로서, 단일 인스턴스의 TX 처리 회로(215) 및 단일 인스턴스의 RX 처리 회로(220)를 포함하는 것으로 도시되어 있지만, gNB(102)는 각각에 대한 복수의 인스턴스들을 포함할 수 있다(예컨대, RF 송수신기당 하나). 또한, 도 2의 각종 컴포넌트들이 조합되거나, 더 세분화되거나, 생략될 수 있으며, 특정 필요들에 따라 추가의 컴포넌트들이 부가될 수도 있다.
도 3은 본 개시의 실시예들에 따른, 예시적 UE(116)를 도시한 것이다. 도 3에 도시된 UE(116)의 실시예는 단지 설명을 위한 것이며, 도 1의 UE들(111-115)은 동일하거나 유사한 구성을 가질 수 있다. 그러나, UE들은 각종의 다양한 구성들로 이루어지며, 도 3은 UE에 대한 임의의 특정 구현으로 본 개시의 범위를 제한하지 않는다.
도 3에 도시된 바와 같이, UE(116)는 안테나(305), 무선 주파수(radio frequency, RF) 송수신기(310), TX 처리 회로(315), 마이크로폰(320), 및 수신(RX) 처리 회로(325)를 포함한다. 또한, UE(116)는 스피커(330), 프로세서(340), 입/출력(I/O) 인터페이스(IF)(345), 터치스크린(350), 디스플레이(355), 및 메모리(360)를 포함한다. 메모리(360)는 운영 시스템(OS)(361) 및 하나 이상의 애플리케이션들(362)을 포함한다.
RF 송수신기(310)는 네트워크(100)의 gNB에 의해 송신되는 내향 RF 신호를 안테나(305)로부터 수신한다. RF 송수신기(310)는 내향 RF 신호를 하향-변환하여, 중간 주파수(intermediate frequency, IF) 또는 기저대역 신호를 생성한다. IF 또는 기저대역 신호는, 그 기저대역 또는 IF 신호를 필터링하고, 디코딩하고, 및/또는 디지털화하는 것에 의해 처리된 기저대역 신호를 생성하는 RX 처리 회로(325)로 전송된다. RX 처리 회로(325)는 그 처리된 기저대역 신호를, 스피커(330)로 송신하거나(예컨대, 음성 데이터), 또는 추가 처리를 위해 프로세서(340)로 송신한다(예컨대, 웹 브라우징 데이터).
TX 처리 회로(315)는 마이크로폰(320)으로부터 아날로그 또는 디지털 음성 데이터를 수신하거나 또는 프로세서(340)로부터 다른 외향 기저대역 데이터(예컨대, 웹 데이터, 이-메일, 또는 쌍방향 비디오 게임 데이터)를 수신한다. TX 처리 회로(315)는 그 외향 기저대역 데이터를 인코딩, 멀티플렉싱, 및/또는 디지털화하여, 처리된 기저대역 또는 IF 신호를 생성한다. RF 송수신기(310)는 TX 처리 회로(315)로부터 외향 처리된 기저대역 또는 IF 신호를 수신하고, 그 기저대역 또는 IF 신호를, 안테나(305)를 통해 송신되는 RF 신호로 상향 변환한다.
프로세서(340)는 하나 이상의 프로세서들 또는 다른 처리 장치들을 포함할 수 있으며, 메모리(360)에 저장된 OS(361)를 실행함으로써 UE(116)의 전반적인 동작을 제어할 수 있다. 예를 들어, 프로세서(340)는 잘 알려진 원리들에 따라 RF 송수신기(310), RX 처리 회로(325), 및 TX 처리 회로(315)에 의해 순방향 채널 신호들의 수신 및 역방향 채널 신호들을 송신을 제어할 수 있다. 몇몇 실시예들에서, 프로세서(340)는 적어도 하나의 마이크로프로세서 또는 마이크로컨트롤러를 포함한다.
프로세서(340)는 또한 빔 관리를 위한 프로세스와 같은 메모리(360)에 상주하는 다른 프로세스 및 프로그램을 실행할 수 있다. 프로세서(340)는 실행 프로세스에 의한 요구에 따라 메모리(360) 내로 또는 외부로 데이터를 이동할 수 있다. 몇몇 실시예들에서, 프로세서(340)는 OS(361)에 기초하여 또는 gNB들 또는 오퍼레이터로부터 수신된 신호들에 따라 애플리케이션들(362)을 실행하도록 구성된다. 또한, 프로세서(340)는, 랩탑 컴퓨터 및 휴대용 컴퓨터와 같은 다른 장치들에 연결되는 능력을 UE(116)에게 제공하는 I/O 인터페이스(345)에 커플링되어 있다. I/O 인터페이스(345)는 이 주변기기들과 프로세서(340) 간의 통신 경로이다.
또한, 프로세서(340)는 터치스크린(350) 및 디스플레이(355)에 커플링된다. UE(116)의 오퍼레이터는 터치스크린(350)을 사용하여 UE(116)에 데이터를 입력할 수 있다. 디스플레이(355)는 예를 들어, 웹 사이트들로부터의 텍스트 및/또는 적어도 제한된 그래픽들을 렌더링할 수 있는 액정 표시 장치, 발광 다이오드 디스플레이, 또는 다른 디스플레이일 수 있다.
메모리(360)는 프로세서(340)에 커플링된다. 메모리(360)의 일부는 랜덤 액세스 메모리(RAM)를 포함할 수 있으며, 메모리(360)의 다른 일부는 플래시 메모리 또는 다른 판독 전용 메모리(ROM)를 포함할 수 있다.
도 3이 UE(116)의 일 예를 도시하고 있지만, 다양한 변화들이 도 3에 대하여 이루어질 수 있다. 예를 들어, 도 3의 각종 컴포넌트들은 조합되거나, 더 세분화되거나, 생략될 수 있으며, 특정 필요들에 따라 추가 컴포넌트들이 부가될 수도 있다. 일 특정 예로서, 프로세서(340)는 복수의 프로세서들, 예를 들어 하나 이상의 중앙 처리 유닛(CPU)들 및 하나 이상의 그래픽 처리 유닛(GPU)들로 분할될 수 있다. 또한, 도 3이 모바일 전화기나 스마트 폰과 같이 구성된 UE(116)를 도시하고 있지만, UE들은 다른 타입의 모바일 또는 고정 장치들로서 동작하도록 구성될 수도 있다.
본 개시는 일반적으로 무선 통신 시스템에 관한 것이며, 보다 구체적으로는 PDCCH 수신 신뢰성을 개선하고 관련 시그널링 오버헤드를 감소시키는 것에 관한 것이다. 통신 시스템은 기지국 또는 하나 이상의 송신 포인트에서 UE로의 송신을 나타내는 다운링크(DL) 및 UE에서 기지국 또는 하나 이상의 수신 포인트로의 송신을 나타내는 업링크(UL)를 포함한다.
4G 통신 시스템 구축 이후 증가하는 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 이러한 이유로, 5G 또는 pre-5G 통신 시스템은 '비욘드(Beyond) 4G 네트워크' 또는 '포스트(Post) LTE 시스템'이라 불리어지고 있다. 5G 무선 통신 시스템은 더 높은 데이터 전송률을 달성하기 위해, 더 높은 주파수(mmWave) 대역(예를 들면, 60GHz 대역)에서 구현되는 것으로 간주된다. 무선파의 전파 손실을 줄이고 송신 거리를 늘리기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 전차원 다중입출력(Full Dimensional MIMO, FD-MIMO), 어레이 안테나(array antenna), 아날로그 빔포밍(analog beam forming), 및 대규모 안테나(large scale antenna) 기술들이 논의되고 있다.
또한, 시스템 네트워크 개선을 위해, 5G 통신 시스템에서는 개선된 소형 셀(advanced small cell), 클라우드 무선 액세스 네트워크(cloud radio access network, cloud RAN), 초고밀도 네트워크(ultra-dense network), D2D(device-to-device) 통신, 무선 백홀(wireless backhaul), 이동 네트워크, 협력 통신, CoMP(Coordinated Multi-Points), 및 수신단 간섭 제거 등의 기술 개발이 이루어지고 있다. 5G 시스템에서는, 진보된 코딩 변조(advanced coding modulation, ACM) 기술인 FQAM(hybrid frequency shift keying and quadrature amplitude modulation) 및 SWSC(sliding window superposition coding)와, 진보된 액세스 기술인 FBMC(filter bank multi carrier), NOMA(non-orthogonal multiple access), 및 SCMA(sparse code multiple access) 등이 개발되고 있다.
셀에서의 DL 시그널링 또는 UL 시그널링을 위한 시간 유닛을 슬롯이라고 하며 이것은 하나 이상의 심볼을 포함할 수 있다. 심볼은 추가 시간 유닛으로도 사용할 수 있다. 주파수(또는 대역폭(BW)) 유닛을 리소스 블록(RB)이라고 한다. 하나의 RB는 다수의 서브캐리어(SC)를 포함한다. 예를 들어, 슬롯은 0.5 밀리 초 또는 1 밀리 초의 지속 시간을 가질 수 있고, 각각 7 개의 심볼 또는 14 개의 심볼을 포함할 수 있으며, RB는 180 kHz 또는 360 kHz의 BW를 가질 수 있고 15 kHz 또는 30 kHz의 SC 간 간격을 가진 12 개의 SC를 포함할 수 있다.
DL 신호는 정보 컨텐츠를 전달하는 데이터 신호, DL 제어 정보(DCI)를 전달하는 제어 신호 및 파일럿 신호라고도 알려진 기준 신호(RS)를 포함한다. gNB는 각각의 물리적 DL 공유 채널(PDSCH) 또는 물리적 DL 제어 채널(PDCCH)을 통해 데이터 정보 또는 DCI를 송신할 수 있다. gNB는 채널 상태 정보 RS(CSI-RS) 및 복조 RS(DMRS)를 포함하는 여러 유형의 RS 중 하나 이상을 송신할 수 있다. CSI-RS는 UE가 채널 상태 정보(CSI)를 측정하거나 이동성 지원과 관련된 측정과 같은 다른 측정을 수행하기 위한 것이다. DMRS는 각 PDCCH 또는 PDSCH의 BW에서만 송신될 수 있으며, UE는 DMRS를 사용하여 데이터를 복조하거나 정보를 제어할 수 있다.
V2X(vehicle-to-everything)라고 하는 차량 통신에는 다음과 같은 세 가지 유형의 통신이 포함된다: 1) V2V(vehicle-to-vehicle) 통신; 2) V2I(vehicle-to-infrastructure) 통신 및 3) V2P(vehicle-to-pedestrian) 통신. 이러한 세 가지 유형의 V2X는 "협동 인식"을 사용하여 최종 사용자에게 보다 지능적인 서비스를 제공할 수 있다. 이것은, 차량, 도로변 인프라 및 보행자와 같은 운송 주체가 로컬 환경에 대한 지식(예를 들면, 근접한 다른 차량 또는 센서 장비로부터 수신한 정보)을 수집하여 해당 지식을 처리하고 공유함으로써 협력 충돌 경고 또는 자율 주행과 같은 보다 지능적인 서비스를 제공할 수 있음을 의미한다. V2V에서 차량들 간의 직접 통신은 사이드링크(sidelink, SL) 인터페이스를 기반으로 하며, SL은 동기화, 탐색 및 통신을 위한 UE들 간의 인터페이스이다.
도 4는 본 개시의 예시적인 실시예들에 따른 차량 중심 통신 네트워크(400)의 예시적인 유스 케이스를 도시한 것이다. 도 4에 도시된 gNB(102)의 실시예는 단지 설명을 위한 것이다. 도 4는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 5는 본 개시의 실시예들에 따른 LTE-V2X에서의 사이드링크 동기화 서브프레임(500)의 예시적인 구성을 도시한 것이다. 도 5에 도시된 사이드링크 동기화 서브프레임(500)의 구성의 실시예는 단지 설명을 위한 것이다. 도 5는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
LTE-V2X에서, 사이드링크 동기화는 사이드링크 동기화 서브프레임 내에 위치된 사이드링크 동기화 신호들을 검출하는 것에 의해 달성된다. (일반 사이클릭 프리픽스용) 사이드링크 동기화 서브프레임의 구성에 대한 설명이 도 5에 나타나 있으며, 여기서 서브프레임은 14 개의 심볼을 포함하며, 그 중 13 개는 프라이머리 사이드링크 동기화 신호(primary sidelink synchronization signal, PSSS), 세컨더리 사이드링크 동기화 신호(secondary sidelink synchronization signal, SSSS), 물리적 사이드링크 브로드캐스트 채널(physical sidelink broadcast channel, PSBCH) 또는 복조 기준 신호(demodulation reference signal, DMRS)를 위해 매핑된다. 나머지 1 개의 심볼(예를 들면, 마지막 심볼)은 다른 목적들(예를 들면, DL/UL 스위치 갭)을 위한 엠프티로서 예비된다. 동기화 서브프레임의 모든 신호들 및 채널들의 대역폭은 6 RB이며, 캐리어의 중앙 6RB에 매핑된다.
PSSS를 구성하는 시퀀스는 두 세트의 물리적 계층 사이드링크 동기화 아이덴티티들 중 하나를 나타내기 위한, 루트 인덱스가 각각 26 및 37인 두 ZC-시퀀스들 중 하나를 기반으로 한다. SSSS를 구성하는 시퀀스는 LTE 세컨더리 동기화 신호(SSS)를 구성하는 시퀀스, 즉 사이클릭 시프트가 있는 인터리브된 M-시퀀스와 유사하다.
LTE-V2X에서 PSBCH에 의해 전달되는 시스템 정보는 MIB(Master Information Block)이며, 이것이 CRC(Cyclic Redundancy Check)와 더 결합됨으로써 전체 PBCH 컨텐츠를 구성할 수 있다. LTE-V2X MIB에 대한 요약이 표 1에 요약되어 있으며, 이것은 필드 이름, 각 필드의 해당 비트 크기 및 해당 값을 포함할 수 있다. MIB의 총 비트 수는 48이며, 총 비트 크기 PBCH 컨텐츠는 다른 CRC를 위한 16 비트를 추가하여, 64 비트이다.
표 1. 비트 크기 및 필드 이름
Figure 112020140524282-pct00001
도 6은 본 개시의 실시예들에 따른 SS/PBCH 블록(600)의 예시적인 구성을 도시한 것이다. 도 6에 도시된 SS/PBCH 블록(600)의 구성의 실시예는 단지 설명을 위한 것이다. 도 6은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
NR(New Radio)은 또한 다운링크에서 송신되는 동기화 신호들을 통해 동기화를 지원한다. LTE와 비교하여, NR은 더 넓은 범위의 캐리어 주파수와 더 유연한 뉴머롤로지를 지원한다. 예를 들어, NR은 각 캐리어 주파수 범위에서 다중 동기화 신호 및 물리적 브로드캐스트 채널 블록(SS/PBCH 블록)을 지원하며, 여기서 각 SS/PBCH 블록은 4 개의 연속적인 OFDM(Orthogonal Frequency Division Multiplexing) 심볼을 컴프라미스하며(도 6 참조), 여기서 첫 번째 심볼은 프라이머리 동기화 신호(PSS)를 위해 매핑되고, 두 번째 및 네 번째 심볼들은 PBCH를 위해 매핑되며, 세 번째 심볼은 세컨더리 동기화 신호(SSS)와 PBCH 모두를 위해 매핑된다.
동일한 SS/PBCH 블록 구성이 0 GHz에서 52.6 GHz에 이르는 NR의 지원되는 모든 캐리어 주파수 범위에 적용된다. PSS 및 SSS의 송신 대역폭(예를 들면, 12 개의 리소스 블록(RB))은 전체 SS/PBCH 블록(예를 들면, 20 RB)의 송신 대역폭보다 작다. PBCH를 위해 매핑된 모든 RB에 있어서, 12 개의 리소스 요소(RE) 중 3 개가 PBCH의 DMRS(복조 기준 신호)를 위해 매핑되며, 여기서 3 개의 RE가 PRB에 균일하게 분산되며, 첫 번째 RE의 시작 위치는 셀 ID를 기반으로 한다. 또한, NR Rel-15는 주어진 대역에 있어서, SS/PBCH 블록에 대해 하나 또는 두 개의 SCS(subcarrier spacing)를 지원하며, 여기서 동일한 SCS가 PSS, SSS 및 PBCH(DMRS 포함)에 사용된다. 캐리어 주파수 범위 0 GHz 내지 6 GHz의 경우, 15 kHz 및/또는 30 kHz가 SS SCS에 사용될 수 있다. 캐리어 주파수 범위 6 GHz 내지 52.6 GHz의 경우, 120 kHz 및/또는 240 kHz가 SS SCS에 사용될 수 있다.
PSS를 구성하는 시퀀스는 PSS에 의해 전달되는 셀 ID 정보를 나타내기 위해 사이클릭 시프트가 있는 M-시퀀스를 기반으로 하고, SSS를 구성하는 시퀀스는 골드-시퀀스(두 개의 M-시퀀스의 XOR)를 기반으로 하며, 여기서 골드-시퀀스를 구성하는 각 M-시퀀스는 SSS에 의해 전달되는 셀 ID를 나타내기 위해 사이클릭 시프트를 수행한다.
도 7은 본 개시의 실시예들에 따른 서브캐리어 간격들에 대한 예시적인 SS/PBCH 블록 매핑 패턴들(700)을 도시한 것이다. 도 7에 도시된 서브캐리어 간격들에 대한 SS/PBCH 블록 매핑 패턴들(700)의 실시예는 단지 설명을 위한 것이다. 도 7은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
NR에서는, SS/PBCH 블록들이 네트워크 구현까지 빔 스위핑 방식으로 송신될 수 있으며, SS/PBCH 블록들을 송신하기 위한 다중 후보 위치들이 하프 프레임 유닛 내에서 미리 정의된다. 1 슬롯에 대한 SS/PBCH 블록들의 매핑 패턴이, 15 kHz와 관련하여 6 GHz 미만에 있어서의 기준 SCS로서, 60 kHz와 관련하여 6 GHz 이상에 있어서의 기준 SCS로서 각각 도 7의 701 및 702에 도시되어 있다. 30 kHz SS SCS에 대해 두 가지 매핑 패턴이 설계되었다: 패턴 1은 비-LTE-NR 공존 대역들에 사용되고, 패턴 2는 LTE-NR 공존 대역들에 사용된다.
도 8은 본 개시의 실시예들에 따른 하프 내의 예시적인 SS/PBCH 블록 위치들(800)을 도시한 것이다. 도 8에 도시된 하프 내의 SS/PBCH 블록 위치들(800)의 실시예는 단지 설명을 위한 것이다. 도 8은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
L_SSB로 표시되는 SS/PBCH 블록의 최대 개수는, 캐리어 주파수 범위에 기초하여 결정된다: 캐리어 주파수 범위 0 GHz 내지 3 GHz의 경우, L_SSB는 4이고; 캐리어 주파수 범위 3 GHz 내지 6 GHz의 경우, L_SSB는 8이며; 캐리어 주파수 범위 6 GHz 내지 52.6 GHz의 경우, L_SSB는 64이다. SS SCS 및 L_SSB의 각 조합과 관련하여, SS/PBCH 블록들의 후보 위치들을 포함하는 하프 프레임 유닛 내 슬롯들의 결정이 도 8에 나와 있다.
초기 셀 선택에서, UE는 디폴트 SS 버스트 세트 주기성을 20 ms로 가정하며, 비-독립형 NR 셀을 검출하기 위해, 네트워크는 주파수 캐리어 당 하나의 SS 버스트 세트 주기성 정보를 UE에게 제공하며, 가능한 경우 측정 타이밍/듀레이션을 도출하는 정보를 제공한다.
SS/PBCH 블록 인덱스는 캐리어 주파수 범위 0 내지 6 GHz에 해당하는 SS/PBCH 블록에서 PBCH의 DMRS로 표시되며, SS/PBCH 블록 인덱스의 3 개의 최하위 비트(LSB)는 캐리어 주파수 범위 6 GHz 내지 52.6 GHz에 해당하는 SS/PBCH 블록에서 PBCH의 DMRS로 표시된다(또한 3 개의 최상위 비트(MSB)가 PBCH 컨텐츠로 표시됨).
NR에서, PBCH 컨텐츠의 비트 크기는, 24 비트 CRC를 포함하여 56이다. 물리적 계층에서 생성되는 다른 8 비트와 함께 NR 24 비트 MIB의 요약이 표 2에 설명되어 있으며, 여기서 일부 비트 크기 및 대응하는 취해진 값들이 캐리어 주파수 범위마다 지정되어 있다.
표 2. 필드 이름 및 비트 크기
Figure 112020140524282-pct00002
NR V2X에서, NR 사이드링크의 동기화 신호들은 다운링크의 동기화 신호들을 베이스라인으로서 사용할 수 있으며, V2X에 대한 독점적인 요구 사항을 해결하기 위한 잠재적 개선 및/또는 수정이 지원될 수 있다. 본 개시는 S-SSB 구성, 동기화 신호, NR 사이드링크 PBCH(PSBCH)의 컨텐츠, PSBCH 스크램블링, PSBCH의 DMRS 및 미리 구성된 시스템 정보를 포함하는, 사이드링크 SS/PBCH 블록(S-SSB)의 설계에 중점을 둔다.
본 개시의 양태, 특징 및 이점은 본 개시를 수행하기 위해 고려되는 최상의 모드를 포함하는, 다수의 특정 실시예 및 구현을 단순히 예시함으로써 다음의 상세한 설명으로부터 명백해진다. 본 개시는 또한 다른 상이한 실시예들이 가능하며, 그 모두가 본 개시의 사상 및 범위를 일탈하지 않는 범위 내에서 몇몇 세부 사항은 다양한 명백한 관점에서 수정될 수 있다. 따라서, 도면들 및 설명은 제한적인 것이 아니라, 본질적으로 예시적인 것으로 간주되어야 한다. 본 개시는 첨부 도면들에서 제한이 아닌 예로서 도시된다.
본 개시는 함께 또는 서로 조합하여 사용될 수 있거나, 독립적인 방식으로 동작할 수 있는 여러 구성 요소를 포함한다.
일 실시예에서, NR SS/PBCH 블록 구성(예를 들어, 도 6)은 NR 사이드링크 SS 및 PBCH 블록(S-SSB)을 설계하기 위한 시작점이 될 수 있다. 이 실시예는 S-SSB 구성을 위한 설계 양태들을 상세히 설명한다.
도 9a는 본 개시의 실시예들에 따른 S-SSB(900)의 예시적인 설계를 도시한 것이다. 도 9a에 도시된 S-SSB(900)의 설계 실시예는 단지 설명을 위한 것이다. 도 9a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 9b는 본 개시의 실시예들에 따른 S-SSB(920)의 다른 예시적인 설계를 도시한 것이다. 도 9b에 도시된 S-SSB(920)의 설계 실시예는 단지 설명을 위한 것이다. 도 9b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 9a 및 도 9b는 S-SSB의 설계 예들을 보여준다. S-SSB는 S-PSS를 위해 매핑된 적어도 하나의 심볼, PSBCH를 위해 매핑된 적어도 하나의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위해 매핑된 적어도 하나의 심볼을 포함할 수 있다.
일 예에서, S-SSB의 대역폭이 11 또는 12 RB인 경우에만(도 9b의 942), S-PSS를 위해 매핑된 하나 이상의 심볼이 S-PSS를 위해 매핑될 수 있다. 다른 예에서, S-SSB의 대역폭이 12 RB보다 큰 경우(예를 들면, 20 RB)(도 9b의 943), S-PSS를 위해 매핑된 적어도 하나의 심볼이 S-PSS와 엠프티 RE의 다중화를 위해 매핑될 수 있다(예를 들면, S-PSS와 FDM된 엠프티 RE들). 또 다른 예에서, S-SSB의 대역폭이 24 RB인 경우(도 9b의 944), S-PSS를 위해 매핑된 적어도 하나의 심볼이 엠프티 RE들과 인터리브된 방식으로 S-PSS를 위해 매핑될 수 있다(예를 들어, S-PSS 시퀀스와 같은 RE 레벨에서 엠프티 RE와 IFDM된 심볼이 짝수 RE들 또는 홀수 RE들에만 매핑됨).
예를 들어, S-SSB의 대역폭이 11 또는 12 RB인 경우에만(도 9b의 932), S-SSS 또는 S-SSS와 PSBCH의 다중화를 위해 매핑된 적어도 하나의 심볼이 S-SSS를 위해 매핑될 수 있다. 다른 예에서, S-SSB의 대역폭이 12 개의 RB(예를 들면, 20 개의 RB)보다 큰 경우(도 9b의 933), S-SSS 또는 S-SSS와 PSBCH의 다중화를 위해 매핑된 적어도 하나의 심볼이 S-SSS와 PSBCH의 다중화(예를 들면, S-SSS와 FDM되는 PSBCH)를 위해 매핑될 수 있다. 또 다른 예에서, S-SSB의 대역폭이 24 RB인 경우(도 9b의 934), S-SSS 또는 S-SSS와 PSBCH의 다중화를 위해 매핑된 적어도 하나의 심볼이 엠프티 RE들과 인터리브 방식으로 S-SSS를 위해 매핑될 수 있다(예를 들어, S-SSS 시퀀스와 같은 RE 레벨에서 엠프티 RE와 IFDM된 심볼이 짝수 RE들 또는 홀수 RE들에만 매핑됨).
제 1 접근 방식에서는, S-SSB 내에 S-PSS를 위해 매핑된 심볼이 하나만 있을 수 있다. 예를 들어, 도 9a의 예 (a)에서, 하나의 심볼만이 S-SSB 내에서 S-PSS를 위해 매핑된다.
제 2 접근 방식에서는, S-PSS를 위해 매핑된 여러 심볼이 있을 수 있으며, 여기서 S-PSS를 위해 매핑된 심볼들은 연속적이다. 예를 들어, S-PSS를 위해 매핑된 2 개의 심볼이 있는 경우(예를 들면, 도 9a의 예 (b)), S-PSS를 위해 매핑된 2 개의 심볼은 S-SSB 내의 #0 및 #1 심볼이다. 또 다른 예에서, S-PSS를 위해 매핑된 3 개의 심볼이 있는 경우(예를 들면, 도 9의 예 (c)), S-PSS를 위해 매핑된 3 개의 심볼은 S-SSB 내의 #0, #1 및 #2 심볼이다. 또 다른 예에서, S-PSS를 위해 매핑된 2 개의 심볼이 있는 경우(예를 들면, 도 9a의 예 (b)), S-PSS를 위해 매핑된 2 개의 심볼은 S-SSB 내의 #1 및 #2 심볼이며, #0 심볼은 AGC 목적을 위한 것이다.
제 3 접근 방식에서는, S-PSS를 위해 매핑된 여러 심볼이 있는 경우(예를 들면, 도 9a의 예 (b) 또는 (c)), 상이한 심볼들에서 여러 S-PSS를 구성하는 시퀀스가 동일할 수 있다. 예를 들어, S-PSS를 위해 매핑된 여러 심볼들(사이클릭 프리픽스 제외)이 반복된다.
제 4 접근 방식에서는, S-PSS를 위해 매핑된 여러 심볼이 있는 경우(예를 들면, 도 9a의 예 (b) 또는 (c)), 상이한 심볼들에서 여러 S-PSS들을 구성하는 시퀀스가 서로 다를 수 있다. 예를 들어, 상이한 심볼들의 시퀀스들이 서로 직교하거나 서로에 대해 낮은 상호 상관을 갖는다.
제 5 접근 방식에서는, S-SSB 내에 S-SSS를 위해 매핑된 심볼이 하나만있을 수 있다. 예를 들어, 도 9a의 예 (a)에서, 하나의 심볼만이 S-SSB 내에서 S-SSS를 위해 매핑된다.
제 6 접근 방식에서는, S-SSS를 위해 매핑된 여러 심볼이 있을 수 있으며, 여기서 S-SSS를 위해 매핑된 심볼들은 비연속적이다. 일 예에서, S-SSS를 위해 매핑된 2 개의 심볼이 있는 경우(예를 들면, 도 9a의 예 (b)), S-SSB 내에서 S-SSS를 위해 매핑된 2 개의 심볼 사이에 적어도 하나의 심볼이 PSBCH를 위해 매핑된다. 다른 예에서, S-SSS를 위해 매핑된 3 개의 심볼이 있는 경우(예를 들면, 도 9a의 예 (c)), S-SSB 내에서 S-SSS를 위해 매핑된 각각의 인접한 2 개의 심볼 사이에 적어도 하나의 심볼이 PSBCH를 위해 매핑된다.
제 7 접근 방식에서는, S-SSS를 위해 매핑된 여러 심볼이 있을 수 있으며, 여기서 S-SSS를 위해 매핑된 심볼들은 연속적이다. 일 예에서, S-SSS를 위해 매핑된 X_SSS(여기서 X_SSS>1, 예를 들어 X_SSS=2 또는 X_SSS=3) 심볼이 있는 경우, S-SSS를 위해 매핑된 X_SSS 심볼들은 S-SSB 내의 마지막 X_SSS 심볼들이다.
제 8 접근 방식에서는, S-SSS를 위해 매핑된 여러 심볼이 있는 경우(예를 들면, 도 9a의 예 (b) 또는 (c)), 상이한 심볼들에서 여러 S-SSS들을 구성하는 시퀀스가 동일할 수 있다. 예를 들어, S-SSS를 위해 매핑된 여러 심볼들(사이클릭 프리픽스 제외)이 반복된다.
제 9 접근 방식에서는, S-SSS를 위해 매핑된 여러 심볼이 있는 경우(예를 들면, 도 9a의 (b) 또는 (c)), 상이한 심볼들에서 여러 S-SSS들을 구성하는 시퀀스가 서로 다를 수 있다. 예를 들어, 상이한 심볼들의 시퀀스들이 서로 직교하거나 서로에 대해 낮은 상호 상관을 갖는다. 다른 예에서, 하나 심볼의 시퀀스는 미리 정의된 시퀀스에 의해 스크램블된 다른 심볼의 시퀀스일 수 있다.
제 10 접근 방식에서는, S-PSS 또는 S-SSS(예를 들면, 도 9a의 902, 904, 913, 915, 917, 924, 926, 928, 930)를 포함하는 심볼(들)에 의해 분리되는 각 서브 블록들에서 PSBCH(DMRS 포함)를 위해 매핑된 심볼의 수는 0, 1 또는 2일 수 있으며, 각 서브 블록에 대해 독립적으로 결정될 수 있다.
제 11 접근 방식에서는, PSBCH의 DMRS가 PSBCH와 함께 TDM될 수 있다. 예를 들어, S-PSS 또는 S-SSS(예를 들면, 도 9a의 902, 904, 913, 915, 917, 924, 926, 928, 930)를 포함하는 심볼(들)에 의해 분리되는 서브 블록들의 일부 심볼들이 PSBCH의 DMRS를 위해 매핑될 수 있으며, PSBCH를 위해 매핑된 다른 심볼들과 TDM될 수 있다.
제 12 접근 방식에서는, PSBCH의 DMRS가 PSBCH와 IFDM될 수 있다. 예를 들어, PSBCH를 위해 매핑된 심볼의 모든 RB에서 및 S-SSB의 대역폭이 12 개 RB보다 큰 경우 S-SSS와 PSBCH의 다중화를 위해 매핑된 심볼에서 PSBCH를 위해 매핑된 모든 RB에서, RE들의 일부가 PSBCH의 DMRS를 위해 매핑되고, 나머지는 PSBCH를 위해 매핑된다.
제 13 접근 방식에서는, PSBCH를 위해 매핑된 여러 연속 심볼들이 있는 경우, PSBCH를 위해 매핑된 여러 심볼들 또는 PSBCH를 위해 매핑된 여러 심볼들의 세트(사이클릭 프리픽스 제외)가 반복될 수 있다.
제 14 접근 방식에서는, S-SSB 내의 첫 번째 심볼이 예를 들어 자동 이득 제어(AGC)를 처리하기 위해, PSBCH를 위해 매핑된다.
제 15 접근 방식에서는, S-PSS, S-SSS 및 PSBCH(DMRS 포함)가 동일한 안테나 포트를 사용하여 송신된다.
이 실시예에 대한 접근 방식(들) 또는 접근 방식의 조합의 예들이 도 10a 내지 도 16b에 도시되어 있다.
도 10a는 본 개시의 실시예들에 따른 예시적인 S-SSB(1000)를 도시한 것이다. 도 10a에 도시된 S-SSB(1000)의 실시예는 단지 설명을 위한 것이다. 도 10a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 10b는 본 개시의 실시예들에 따른 다른 예시적인 S-SSB(1020)를 도시한 것이다. 도 10b에 도시된 S-SSB(1020)의 실시예는 단지 설명을 위한 것이다. 도 10b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 11은 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1100)를 도시한 것이다. 도 11에 도시된 S-SSB(1100)의 실시예는 단지 설명을 위한 것이다. 도 11은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 12a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1200)를 도시한 것이다. 도 12a에 도시된 S-SSB(1200)의 실시예는 단지 설명을 위한 것이다. 도 12a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 12b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1220)를 도시한 것이다. 도 12b에 도시된 S-SSB(1220)의 실시예는 단지 설명을 위한 것이다. 도 12b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 12c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1240)를 도시한 것이다. 도 12c에 도시된 S-SSB(12)의 실시예는 단지 설명을 위한 것이다. 도 12c는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 13a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1300)를 도시한 것이다. 도 13a에 도시된 S-SSB(1300)의 실시예는 단지 설명을 위한 것이다. 도 13a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 13b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1320)를 도시한 것이다. 도 13b에 도시된 S-SSB(1320)의 실시예는 단지 설명을 위한 것이다. 도 13b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 14a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1400)를 도시한 것이다. 도 14a에 도시된 S-SSB(1400)의 실시예는 단지 설명을 위한 것이다. 도 14a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 14b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1420)를 도시한 것이다. 도 14b에 도시된 S-SSB(1420)의 실시예는 단지 설명을 위한 것이다. 도 14b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 14c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1440)를 도시한 것이다. 도 14c에 도시된 S-SSB(1440)의 실시예는 단지 설명을 위한 것이다. 도 14c는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 14d는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1460)를 도시한 것이다. 도 14d에 도시된 S-SSB(1460)의 실시예는 단지 설명을 위한 것이다. 도 14d는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 14e는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1480)를 도시한 것이다. 도 14e에 도시된 S-SSB(1480)의 실시예는 단지 설명을 위한 것이다. 도 14e는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 15a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1500)를 도시한 것이다. 도 15a에 도시된 S-SSB(1500)의 실시예는 단지 설명을 위한 것이다. 도 15a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 15b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1520)를 도시한 것이다. 도 15B에 도시된 S-SSB(1520)의 실시예는 단지 설명을 위한 것이다. 도 15B는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 15c는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1540)를 도시한 것이다. 도 15c에 도시된 S-SSB(1540)의 실시예는 단지 설명을 위한 것이다. 도 15c는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 16a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1600)를 도시한 것이다. 도 16a에 도시된 S-SSB(1600)의 실시예는 단지 설명을 위한 것이다. 도 16a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 16b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(1620)를 도시한 것이다. 도 16b에 도시된 S-SSB(1620)의 실시예는 단지 설명을 위한 것이다. 도 16b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 10a 및 도 10b는 14 개의 심볼을 갖는 하나의 슬롯이 2 개의 연속적인 PSBCH 블록(SSB)을 포함하고, 슬롯의 2 개의 심볼(예를 들어, 도 10a의 첫 번째 및 마지막 심볼들 또는 도 10b의 일곱 번째 및 마지막 심볼들)이 AGC(Automatic Gain Control) 또는 TX/RX(Transmission-to-Reception) 스위치 갭과 같은 다른 목적을 위해 예비되어 있는 이 실시예의 예들을 도시한 것이다. 한 가지 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 2 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 1 개의 심볼, PSBCH를 위한 3 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 1 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, 및 PSBCH를 위한 3 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 1 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 1 개의 심볼, 및 PSBCH를 위한 4 개의 심볼을 포함한다.
일 예(예를 들어, 도 10a의 1001)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #9 및 #11)은 PSBCH를 위해 매핑된다.
다른 예(예를 들면, 도 10a의 1002)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스의 관점에서 심볼 #4, #6, #10 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #6, #9 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10a의 1003)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1 및 #7)은 S-PSS를 위해 매핑되고, S-SSB의 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #9, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 두 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #4, #6, #8, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10a의 1004)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #3, #6, #7, #9, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10a의 1005)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #3, #5, #7, #9, 및 #11)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10a의 1006)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 다섯 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #6, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10a의 1007)에서, 슬롯 내의 첫 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #1 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째, 다섯 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #3, #5, #6, #7, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1011)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #4, #9 및 #11)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1012)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스의 관점에서 심볼 #3, #4, #10 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #5, #9 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1013)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #8 및 #9)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 심볼(즉, 슬롯 내 심볼 인덱스의 관점에서 심볼 #4, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #7, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1014)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #2, #5, #7, #9, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1015)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #4, #9, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #7, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1016)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #2, #4, #5, #7, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 10b의 1017)에서, 슬롯 내의 일곱 번째 및 마지막 심볼들은 다른 목적을 위해 예비되고, 심볼 #0 내지 #5는 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #12는 슬롯 내 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 심볼(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #2, #3, #5, #7, #9, #10, 및 #12)은 PSBCH를 위해 매핑된다.
도 11은 14 개의 심볼을 갖는 하나의 슬롯이 2 개의 연속적인 PSBCH 블록(SSB)을 포함하고, 각각의 PSBCH 블록이 7 개의 심볼을 포함하며, 슬롯의 심볼이 다른 목적을 위해 예비되지 않는 이 실시예의 예들을 도시한 것이다. 한 가지 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 3 개의 심볼을 포함한다.
또 다른 예(예를 들어, 도 11의 1101)에서, 심볼 #0 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #13은 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 다섯 번째 및 일곱 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #4, #6, #9, #11, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들면, 도 11의 1102)에서, 심볼 #0 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #13은 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #7 및 #8)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째 및 일곱 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #2, #3, #4, #9, #10, 및 #11)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들면, 도 11의 1103)에서, 심볼 #0 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #13은 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #8 및 #9)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째 및 일곱 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #6, #7, #10, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들면, 도 11의 1104)에서, 심볼 #0 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #13은 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #8 및 #9)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 일곱 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #11, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #7, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 11의 1105)에서, 심볼 #0 내지 #6은 슬롯 내의 첫 번째 S-SSB를 위해 매핑되고, 심볼 #7 내지 #13은 슬롯 내의 두 번째 S-SSB를 위해 매핑되며, 여기서 2 개의 S-SSB는 시간 도메인 매핑에 대해 동일한 구성을 갖는다: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #8 및 #9)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 세 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #6, #7, #11, 및 #13)은 PSBCH를 위해 매핑된다.
도 12a, 도 12b 및 도 12c는 14 개의 심볼이 있는 하나의 슬롯이 하나의 PSBCH 블록(SSB)을 포함하고, PSBCH 블록이 12 개의 심볼을 포함하며, 슬롯의 첫 번째 및 마지막 심볼들이 자동 이득 제어(AGC) 또는 송-수신(TX/RX) 스위치 갭과 같은 다른 목적을 위해 예비되는 이 실시예의 예들을 도시한 것이다. 하나의 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 3 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 3 개의 심볼, PSBCH를 위한 6 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 8 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 4 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 4 개의 심볼, 및 PSBCH를 위한 4 개의 심볼을 포함한다.
일 예(예를 들어, 도 12a의 1201)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 아홉 번째, 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #9, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #7, #8, #10, 및 #11)은 PSBCH를 위해 매핑된다.
다른 예(예를 들어, 도 12a의 1202)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열 번째, 열한 번째, 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12a의 1203)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 여덟 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #7, #9, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12b의 1211)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 열 번째, 열한 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #5, #7, #8, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12b의 1212)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 네 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #6, #7, #8, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12b의 1213)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째 및 두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째 및 여덟 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 세 번째, 네 번째, 다섯 번째, 여섯 번째, 아홉 번째, 열 번째, 열한 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #6, #7, #8, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12c의 1221)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 일곱 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여덟 번째, 아홉 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, #9, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12c의 1222)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 열한 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12c의 1223)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 일곱 번째, 아홉 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, #9, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 여섯 번째, 여덟 번째, 열 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #8, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 12c의 1224)에서, 심볼 #1 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 여덟 번째, 열 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #8, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 일곱 번째, 아홉 번째, 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, #9, 및 #11)은 PSBCH를 위해 매핑된다.
도 13a 및 도 13b는 14 개의 심볼을 가진 하나의 슬롯이 하나의 PSBCH 블록(SSB)을 포함하고, PSBCH 블록이 13 개의 심볼을 포함하며, 슬롯의 첫 번째 심볼이 자동 이득 제어(AGC) 또는 송-수신(TX/RX) 스위치 갭과 같은 다른 목적을 위해 예비되는 이 실시예의 예들을 도시한 것이다. 일 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 3 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 3 개의 심볼, PSBCH를 위한 7 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 9 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 4 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 4 개의 심볼, PSBCH를 위한 5 개의 심볼을 포함한다.
일 예(예를 들어, 도 13a의 1301)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 아홉 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #9, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째, 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #7, #8, #10, #11, 및 #13)은 PSBCH를 위해 매핑된다.
다른 예(예를 들어, 도 13a의 1302)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열한 번째, 열두 번째, 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #7, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13a의 1303)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 여덟 번째, 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #7, #9, #10, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13a의 1304)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #10, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13a의 1305)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #7, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1311)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 여덟 번째, 열 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #8, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 일곱 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, #9, #11, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1312)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1313)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #8, #9, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #7, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1314)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1315)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 아홉 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #9, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 13b의 1316)에서, 심볼 #1 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 일곱 번째, 열한 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여덟 번째, 아홉 번째, 열 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, #9, #10, 및 #13)은 PSBCH를 위해 매핑된다.
도 14a, 도 14b, 도 14c 및 도 14d는 14 개의 심볼을 갖는 하나의 슬롯이 하나의 PSBCH 블록(SSB)을 포함하고, PSBCH 블록이 13 개의 심볼을 포함하며, 슬롯의 마지막 심볼이 송-수신(TX/RX) 스위치 갭과 같은 다른 목적을 위해 예비되는 이 실시예의 예들을 도시한 것이다. 일 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 3 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 3 개의 심볼, PSBCH를 위한 7 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 9 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 4 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 4 개의 심볼, PSBCH를 위한 5 개의 심볼을 포함한다.
일 예(예를 들어, 도 14a의 1401)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 아홉 번째, 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #6, #7, #9, #10, 및 #12)은 PSBCH를 위해 매핑된다.
다른 예(예를 들어, 도 14a의 1402)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 열한 번째, 열두 번째, 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14a의 1403)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 여덟 번째, 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #7, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #5, #6, #8, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14a의 1404)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #5, #9, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14a의 1405)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #5, #6, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1411)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 여덟 번째, 열 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, #9, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 일곱 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, #8, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1412)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #9, #10, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #7, 및 #8)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1413)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1414)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1415)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 아홉 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #8, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14b의 1416)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 일곱 번째, 열한 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #6, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여덟 번째, 아홉 번째, 열 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #7, #8, #9, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14c의 1421)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 아홉 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 일곱 번째, 여덟 번째, 열 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #6, #7, #9, #10, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14c의 1422)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14c의 1423)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14c의 1424)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 여덟 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #7, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #8, #9, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1431)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #6, #7, #8, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1432)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #5, #6, #7, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1433)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #5, #6, #9, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1434)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #7, #9, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1435)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 여섯 번째, 일곱 번째, 여덟 번째, 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #6, #7, #9, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14d의 1436)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #6, #7, #8, #10, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14e의 1441)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #11, 및 #12)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14e의 1442)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 열 번째, 열한 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #9, #10, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #7, 및 #8)은 PSBCH를 위해 매핑된다.
열일곱 번째 예(예를 들면, 도 14e의 1443)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #8, #10, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 여덟 번째, 열 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #7, #9, 및 #11)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 14e의 1444)에서, 심볼 #0 내지 #12는 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 여덟 번째, 열 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, #9, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 일곱 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #6, #8, #10, 및 #12)은 PSBCH를 위해 매핑된다.
도 15a, 도 15b 및 도 15c는 14 개의 심볼을 갖는 하나의 슬롯이 하나의 PSBCH 블록(SSB)을 포함하고, PSBCH 블록이 14 개의 심볼을 포함하며, 슬롯 내의 심볼이 다른 목적을 위해 예비되지 않는 이 실시예의 예들을 도시한 것이다. 일 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 3 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 3 개의 심볼, PSBCH를 위한 8 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, PSBCH를 위한 10 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 4 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 4 개의 심볼, 및 PSBCH를 위한 6 개의 심볼을 포함한다.
일 예(예를 들어, 도 15a의 1501)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 아홉 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #8, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #6, #7, #9, #10, #12, 및 #13)은 PSBCH를 위해 매핑된다.
다른 예(예를 들어, 도 15a의 1502)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열한 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #6, #7, #9, #10, #12, 및 #13)은 PSBCH를 위해 매핑된다.
세 번째 예(예를 들면, 도 15a의 1503)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열한 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, #4, #5, #6, #10, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15a의 1504)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15a의 1505)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열한 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15a의 1506)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 첫 번째, 두 번째, 세 번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 열한 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 다섯 번째, 여섯 번째, 아홉 번째, 열 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #5, #8, #9, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15b의 1511)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 열 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #9, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 여덟 번째, 아홉 번째, 열한 번째, 열두 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #7, #8, #10, #11, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15b의 1512)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #7, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15b의 1513)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 열한 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #10, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15b의 1514)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #7, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15c의 1521)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 열한 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #10, #11, #12, 및 #13)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 여덟 번째, 아홉 번째, 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #7, #8, 및 #9)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15c의 1522)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째, 열한 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 아홉 번째, 열 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #8, #9, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15c의 1523)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 열두 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #11, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15c의 1524)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 아홉 번째, 열 번째, 열한 번째 및 열두 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #8, #9, #10, 및 #11)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 여덟 번째, 열세 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #7, #12, 및 #13)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 15c의 1525)에서, 심볼 #0 내지 #13은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세 번째, 네 번째 및 다섯 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, #3, 및 #4)은 S-PSS를 위해 매핑되고, S-SSB의 여덟 번째, 아홉 번째, 열두 번째 및 열세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #7, #8, #11, 및 #12)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 일곱 번째, 열 번째, 열한 번째 및 열네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #6, #9, #10, 및 #13)은 PSBCH를 위해 매핑된다.
도 16a 및 도 16b는 12 개의 심볼(예를 들어, 확장된 CP의 경우)이 있는 하나의 슬롯이 하나의 PSBCH 블록(SSB)을 포함하고, PSBCH 블록이 11 개의 심볼을 포함하며, 슬롯 내의 하나의 심볼(예를 들어, 마지막 심볼)이 송-수신(TX/RX) 스위치 갭과 같은 다른 목적을 위해 예비되는 이 실시예의 예들을 도시한 것이다. 일 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 3 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 3 개의 심볼, 및 PSBCH를 위한 5 개의 심볼을 포함한다. 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 2 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 2 개의 심볼, 및 PSBCH를 위한 7 개의 심볼을 포함한다. 또 다른 고려 사항에서는, 각각의 PSBCH 블록이 S-PSS를 위한 4 개의 심볼, S-SSS 또는 S-SSS와 PSBCH의 다중화를 위한 4 개의 심볼, 및 PSBCH를 위한 3 개의 심볼을 포함한다.
일 예(예를 들어, 도 16a의 1601)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 일곱 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #6, #7, #9, 및 #10)은 PSBCH를 위해 매핑된다.
다른 예(예를 들어, 도 16a의 1602)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째 및 여덟 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, 및 #7)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 여섯 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #5, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16a의 1603)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 여섯 번째, 일곱 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #6, #7, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16a의 1604)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째 및 여덟 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, 및 #7)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #5, #6, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16a의 1605)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 네 번째 및 여덟 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #3, 및 #7)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째, 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, #8, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16a의 1606)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째 및 세 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, 및 #2)은 S-PSS를 위해 매핑되고, S-SSB의 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 네 번째, 다섯 번째, 여섯 번째, 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #3, #4, #5, #6, #7, 및 #8)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16b의 1611)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 여섯 번째, 여덟 번째 및 열 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #5, #7, 및 #9)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 일곱 번째, 아홉 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #6, #8, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16b의 1612)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 다섯 번째, 일곱 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #4, #6, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 여섯 번째, 여덟 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #5, #7, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16b의 1613)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 일곱 번째, 여덟 번째 및 아홉 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #6, #7, 및 #8)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #9, 및 #10)은 PSBCH를 위해 매핑된다.
또 다른 예(예를 들어, 도 16b의 1614)에서, 심볼 #0 내지 #10은 슬롯 내의 S-SSB를 위해 매핑되며, 여기서: S-SSB의 두 번째, 세번째 및 네 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #1, #2, 및 #3)은 S-PSS를 위해 매핑되고, S-SSB의 아홉 번째, 열 번째 및 열한 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #8, #9, 및 #10)은 S-SSS를 위해 매핑되거나(S-SSB의 BW가 12 RB 또는 24 RB인 경우) S-SSS와 PSBCH의 다중화(S-SSB의 BW가 12 RB보다 큰 경우, 예를 들면 20 RB)를 위해 매핑되며, S-SSB의 첫 번째, 다섯 번째, 여섯 번째, 일곱 번째 및 여덟 번째 심볼들(즉, 슬롯 내 심볼 인덱스 관점에서 심볼 #0, #4, #5, #6, 및 #7)은 PSBCH를 위해 매핑된다.
S-SSB 버스트 세트의 시간 도메인 매핑을 위한 제 1 접근 방식에서, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들은 S-SSB 버스트 세트를 송신하는 기간의 시작과 같은, 미리 정의된 위치로부터 매핑될 수 있다.
도 17은 본 개시의 실시예들에 따른 S-SSB 버스트 세트(1700)의 예시적인 시간 도메인 매핑을 도시한 것이다. 도 17에 도시된 S-SSB 버스트 세트(1700)의 시간 도메인 매핑의 실시예는 단지 설명을 위한 것이다. 도 17은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
이 접근 방식의 일 예(예를 들면, 도 17의 1701)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들은 N 슬롯의 모든 기간의 첫 번째 슬롯으로부터 시작될 수 있으며, 예를 들어 버스트 세트는 슬롯 #0, #1,..., #M-1에 매핑된다.
S-SSB 버스트 세트의 시간 도메인 매핑을 위한 제 2 접근 방식에서, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들은 S-SSB 버스트 세트를 송신하는 기간 내의 임의의 슬롯으로부터 시작하여 매핑될 수 있다. 이 접근 방식에서, S-SSB 버스트 세트의 시작 위치(예를 들면, 기간 내 슬롯 인덱스)가 V2X UE에게 표시되거나(예를 들면, 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여) 또는 V2X UE에 미리 구성될 수 있다.
이 접근 방식의 일 예(예를 들어, 도 17의 1702)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들은 N 슬롯(예를 들면, 슬롯 #S, #S+1, ... , #S+M-1) 내의 임의의 슬롯으로부터 시작될 수 있으며, 그 시작 위치(예를 들면, 슬롯 S에 대한 정보)가 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여 V2X UE에게 표시되거나(예를 들어, 슬롯 인덱스, 또는 SFN(System Frame Number)/DFN(Direct Frame Number)과 표시된 SFN/DFN 내의 슬롯 인덱스의 조합 형태로), V2X UE에 미리 구성될 수 있다.
이 접근 방식의 다른 예에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들이 임의의 프레임 경계로부터 시작될 수 있으며, 그 시작 위치(예를 들면, 슬롯 S에 대한 정보)가 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여 V2X UE에게 표시되거나(예를 들어, SFN(System Frame Number)/DFN(Direct Frame Number)의 형태로), V2X UE에 미리 구성될 수 있다.
이 접근 방식의 또 다른 예에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB 버스트 세트를 포함하는 연속적인 슬롯들이 임의의 하프 프레임 경계로부터 시작될 수 있으며, 그 시작 위치(예를 들면, 슬롯 S에 대한 정보)가 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여 V2X UE에게 표시되거나(예를 들어, SFN(System Frame Number)/DFN(Direct Frame Number) 내의 하프 프레임 인덱스 및 SFN/DFN의 형태로), V2X UE에 미리 구성될 수 있다.
S-SSB 버스트 세트의 시간 도메인 매핑에 대한 제 3 접근 방식에서는, S-SSB 버스트 세트를 포함하는 슬롯들이 비연속적일 수 있다. 하나의 하위 접근 방식에서는, S-SSB 버스트 세트의 모든 송신이 하나의 슬롯만 가지며, S-SSB 버스트 세트를 포함하는 여러 슬롯들이 S-SSB 버스트 세트 기간 내에 균일한 인터벌을 가질 수 있다.
이 접근 방식의 첫 번째 예(예를 들면, 도 17의 1703)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB들을 포함하는 슬롯들이 전체 기간 듀레이션 내에 균일하게 분산될 수 있으며, 예를 들어 S-SSB들을 포함하는 슬롯들이 #0, #(N/M), #2*(N/M), ... , #(M-1)*(N/M)이다.
이 접근 방식의 두 번째 예(예를 들면, 도 17의 1704)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB들을 포함하는 슬롯들이 기간 듀레이션의 서브세트 내에 균일하게 분산될 수 있으며, 예를 들어 S-SSB들을 포함하는 슬롯들이 #0, #(N/K), #2*(N/K), ... , #(M-1)*(N/K)이며, 여기서 K는 미리 정의된 값이고 K>M이다.
이 접근 방식의 세 번째 예(예를 들면, 도 17의 1705)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB들을 포함하는 슬롯들이 전체 기간 듀레이션 내에 균일하게 분산될 수 있고, 시작 슬롯이 임의로 실행 가능하고 V2X UE에 표시될 수 있으며, 예를 들어, S-SSB들을 포함하는 슬롯들은 #X, #X+(N/M), #X+2*(N/M), ... , #X+(M-1)*(N/M)이고, 여기서 X는 시작 위치이고 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여 V2X UE에게 표시되거나(예를 들어, 슬롯 인덱스, 또는 SFN/DFN과 표시된 SFN/DFN 내의 슬롯 인덱스의 조합 형태로), V2X UE에 미리 구성될 수 있다.
이 접근 방식의 네 번째 예(예를 들면, 도 17의 1706)에서, S-SSB 버스트 세트를 송신하는 주기가 N 슬롯이고, S-SSB 버스트 세트의 듀레이션이 M 슬롯인 경우, S-SSB들을 포함하는 슬롯들이 기간 듀레이션의 서브세트 내에 균일하게 분산될 수 있고, 시작 슬롯이 임의로 실행 가능하고 V2X UE에 표시될 수 있으며, 예를 들어, S-SSB들을 포함하는 슬롯들은 #X, #X+(N/K), #X+2*(N/K), ... , #X+(M-1)*(N/K)이고, 여기서 K는 미리 정의된 값이고 K>M이며, X는 시작 위치이고 동기화 신호, 또는 PBCH 컨텐츠, 또는 PBCH의 DMRS, 또는 이들의 조합을 사용하여 V2X UE에게 표시되거나(예를 들어, 슬롯 인덱스, 또는 SFN/DFN과 표시된 SFN/DFN 내의 슬롯 인덱스의 조합 형태로), V2X UE에 미리 구성될 수 있다.
일 실시예에서, S-PSS 시퀀스의 설계는 본 개시의 다른 실시예들의 예들과 조합될 수 있다.
일 접근 방식에서는, 각 심볼 내에서 S-PSS를 구성하는 시퀀스의 수가 하나이다(즉, N_SPSS = 1). 이 접근 방식의 일 양태에서는, S-PSS를 구성하는 시퀀스가 사이드링크 동기화 ID에 대한 정보를 전달하지 않는다. 이 접근 방식의 다른 양태에서는, 사이드링크 동기화 ID 세트가 서로 다른 동기화 소스들을 나타내기 위해 계속해서 그룹들로 분할될 수 있으며, 여기서 각 그룹의 크기는 동일하지 않을 수 있다. 이 접근 방식의 일 예에서는, 3 개의 사이드링크 동기화 ID 그룹이 각각 GNSS, 커버리지-내 UE 및 커버리지-밖 UE를 나타내기 위한 것이며, 여기서 각 그룹에 대한 ID의 수는 동일하지 않을 수 있다.
이 접근 방식의 첫 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS를 구성하는 단일 시퀀스가 NR-PSS를 구성하는 시퀀스들 중 하나이다(예를 들면, NR-PSS를 구성하는 3 개의 시퀀스 중 하나를 선택).
이 접근 방식의 두 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS를 구성하는 단일 시퀀스가 NR-PSS를 구성하는 모든 시퀀스들에 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 세 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 단일 시퀀스가 다르며, S-PSS들을 구성하는 시퀀스들은 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이거나 또는 세트의 서브세트로부터의 것이다(예를 들어, NR-PSS를 구성하는 3 개의 시퀀스 중에서 2 개 또는 3 개 선택).
이 접근 방식의 네 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 단일 시퀀스가 다르며, 하나의 심볼에서 S-PSS들을 구성하는 시퀀스들의 일부가 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이거나 또는 세트의 서브세트로부터의 것이며(예를 들어, NR-PSS를 구성하는 3 개의 시퀀스 중에서 1 개 또는 2 개 또는 3 개 선택), 나머지 시퀀스들은 NR-PSS를 구성하는 시퀀스들의 서브세트로부터의 시퀀스에 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 다섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 단일 시퀀스가 다르며, S-PSS들을 구성하는 시퀀스들의 어느 것도 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, 모든 시퀀스들이 NR-PSS를 구성하는 모든 시퀀스들에 직교하거나 이들에 대하여 낮은 상호 상관을 갖는다.
이 접근 방식의 여섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 단일 시퀀스가 동일하지만, S-PSS를 위한 심볼들에 대하여 상이한 패턴으로 매핑된다. 예를 들어, S-PSS를 구성하는 단일 시퀀스가 S-PSS를 위한 심볼들의 일부에서 주파수 도메인에 있어서 낮음에서 높음 순서로 매핑되고, S-PSS를 위한 다른 심볼에서는 주파수 도메인에 있어서 높음에서 낮음 순서로 매핑된다.
이 접근 방식의 일곱 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 단일 시퀀스가 동일하며, 동일한 패턴에서 S-PSS를 위한 심볼들에 매핑된다(예를 들면, S-PSS를 위한 심볼들(CP 제외)이 반복됨).
이 접근 방식의 여덟 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, S-PSS를 위한 단일 시퀀스가 생성되어 S-PSS를 위한 모든 심볼들에 매핑될 수 있다.
다른 접근 방식에서는, 각 심볼 내에서 S-PSS를 구성하는 시퀀스의 수가 2 개이다(즉, N_SPSS = 2). 이 접근 방식에서, S-PSS를 구성하는 시퀀스는 2 개의 사이드링크 동기화 ID 그룹 내에서 그룹 인덱스를 식별하는데 사용될 수 있다.
2 개의 그룹에 대한 일 예에서, 동기화 소스가 NR 노드들 또는 LTE 노드들로부터의 것인 것으로 언급될 수 있다. 2 개의 그룹에 대한 다른 예에서, 동기화 소스가 gNB/eNB의 커버리지 내에 있는 것으로 또는 그렇지 않은 것으로 언급될 수 있다. 2 개의 그룹에 대한 또 다른 예에서, 동기화 소스가 NodeB 또는 UE인 것으로 언급될 수 있다. 2 개의 그룹의 또 다른 예에서, 동기화 소스가 gNB/eNB의 커버리지 내에 있는 것으로 또는 GNSS 내에 있는 것으로, 또는 gNB/eNB의 커버리지 밖에 있는 것으로 언급될 수 있다. 2 개의 그룹의 또 다른 예에서, 동기화 소스가 gNB/eNB의 커버리지 내에 있는 것으로, 또는 gNB/eNB 커버리지 밖 또는 GNSS 밖에 있는 것으로 언급될 수 있다.
각 그룹 내의 사이드링크 동기화 ID 수에 대한 일 예에서, 2 개의 그룹의 크기가 동일할 수 있다(예를 들면, S-SSS 시퀀스 설계에 용이함). 각 그룹 내의 사이드링크 동기화 ID의 수에 대한 다른 예에서, 2 개의 그룹의 크기가 동일하지 않을 수 있다(예를 들어, 2 개의 그룹의 ID들이 gNB/eNB 커버리지 밖 및 gNB/eNB 커버리지 내를 나타내는 경우, 각 그룹의 ID 수는 각 그룹의 유스 케이스와 관련하여 동일하지 않을 수 있다).
이 접근 방식의 첫 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS를 구성하는 시퀀스들의 세트는 NR-PSS를 구성하는 시퀀스들의 서브세트이다(예를 들면, NR-PSS를 구성하는 3 개의 시퀀스 중 2 개 선택).
이 접근 방식의 두 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS들을 구성하는 시퀀스들의 어느 것도 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 모든 시퀀스들에 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 세 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세크들이 다르며, 상이한 심볼들에서 S-PSS들을 구성하는 시퀀스들의 세트들이 그 세트들에 걸쳐 직교하거나 낮은 상호 상관을 갖는다. 예를 들어, 일부 심볼들에 대해 S-PSS를 구성하는 하나의 시퀀스들의 세트가 NR-PSS를 구성하는 시퀀스들의 서브세트(예를 들어, NR-PSS를 구성하는 3 개의 시퀀스에서 2 개 선택)이며, 나머지 시퀀스들의 세트(들)는 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 시퀀스들의 세트에 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 네 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트들이 다르며, 상이한 심볼들에서 S-PSS들을 구성하는 시퀀스들의 세트들이 그 세트들에 걸쳐 직교하거나 낮은 상호 상관을 갖는다. 예를 들어, S-PSS들을 구성하는 시퀀스들 중 어느 것도 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 모든 시퀀스들에 대해 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 다섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트가 동일하지만, S-PSS를 위한 심볼들에 대하여 상이한 패턴으로 매핑된다. 예를 들어, S-PSS를 구성하는 시퀀스가 S-PSS를 위한 심볼들 중 하나에서 주파수 도메인에 있어서 낮음에서 높음 순서로 매핑되며, S-PSS를 위한 다른 심볼에서는 주파수 도메인에 있어서 높음에서 낮음 순서로 매핑된다.
이 접근 방식의 여섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트가 동일하며, 동일한 패턴으로 S-PSS를 위한 심볼들에 매핑된다(예를 들면, S-PSS를 위한 심볼들(CP 제외)이 반복됨).
이 접근 방식의 일곱 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, S-PSS를 위한 2 개의 시퀀스 각각이 생성되어 S-PSS를 위한 모든 심볼들에 매핑될 수 있다.
또 다른 접근 방식에서는, 각 심볼 내에서 S-PSS를 구성하는 시퀀스의 수는 3 개이다(즉, N_SPSS = 3). 이 접근 방식에서, S-PSS를 구성하는 시퀀스는 사이드링크 동기화 ID 그룹 인덱스를 식별하는데 사용될 수 있다.
3 개의 그룹에 대한 일 예에서는, 예를 들어 NR gNB, NR UE 또는 LTE eNB와 같은 상이한 유형의 동기화 소스가 고려되는 것으로 언급될 수 있다.
일 예에서는, 각 그룹 내의 사이드링크 동기화 ID의 수가 동일하며(예를 들면, S-SSS 시퀀스 설계에 용이함), 각 그룹은 특정 유스 케이스를 나타낸다. 다른 예에서는, 각 그룹 내의 사이드링크 동기화 ID의 수가 동일하며(예를 들면, S-SSS 시퀀스 설계에 용이함), 2 개의 그룹이 유스 케이스를 나타내는 한편 다른 그룹은 다른 유스 케이스를 나타낸다(예를 들면, 2 개의 그룹이 gNB 커버리지 내를 위한 것이고 1 개의 그룹은 gNB 커버리지 밖을 위한 것이거나, 또는 1 개의 그룹이 gNB/eNB 커버리지 내를 위한 것이고 2 개의 그룹은 gNB/eNB 커버리지 밖을 위한 것임). 또 다른 예에서는, 각 그룹 내의 사이드링크 동기화 ID의 수가 동일하지 않다(예를 들어, 3 개의 그룹의 ID들이 서로 다른 유스 케이스들을 나타내는 경우, 각 그룹의 ID 수가 각 그룹의 유스 케이스와 관련하여 동일하지 않을 수 있음).
이 접근 방식의 첫 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS를 구성하는 시퀀스들의 세트가 NR-PSS를 구성하는 시퀀스들의 세트이다(예를 들면, NR-PSS를 구성하는 3 개의 시퀀스 선택).
이 접근 방식의 두 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 단일 심볼이 있는 경우, S-PSS들을 구성하는 시퀀스들의 어느 것도 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 모든 시퀀스들에 대하여 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 세 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트들이 다르며, 상이한 심볼들에서 S-PSS들을 구성하는 시퀀스들의 세트들이 그 세트들에 걸쳐 직교하거나 낮은 상호 상관을 갖는다. 예를 들어, 일부 심볼들에 대해 S-PSS를 구성하는 하나의 시퀀스들의 세트가 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이며(예를 들면, NR-PSS를 구성하는 3 개의 시퀀스 선택), 나머지 시퀀스들의 세트(들)는 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 시퀀스들의 세트에 대하여 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 네 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트들이 다르며, 상이한 심볼들에서 S-PSS들을 구성하는 시퀀스들의 세트들이 그 세트들에 걸쳐 직교하거나 낮은 상호 상관을 갖는다. 예를 들어, S-PSS들을 구성하는 시퀀스들 중 어느 것도 NR-PSS를 구성하는 시퀀스들의 세트로부터의 것이 아니며, NR-PSS를 구성하는 모든 시퀀스들에 대해 직교하거나 낮은 상호 상관을 갖는다.
이 접근 방식의 다섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트가 동일하지만, S-PSS를 위한 심볼들에 대하여 상이한 패턴으로 매핑된다. 예를 들어, S-PSS를 구성하는 시퀀스가 S-PSS를 위한 심볼들 중 하나에서 주파수 도메인에 있어서 낮음에서 높음 순서로 매핑되며, S-PSS를 위한 다른 심볼에서는 주파수 도메인에 있어서 높음에서 낮음 순서로 매핑된다.
이 접근 방식의 여섯 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-PSS를 구성하는 시퀀스들의 세트가 동일하며, 동일한 패턴으로 S-PSS를 위한 심볼들에 매핑된다(예를 들면, S-PSS를 위한 심볼들(CP 제외)이 반복됨).
이 접근 방식의 일곱 번째 예에서는, S-SSB 내에 S-PSS를 위해 매핑된 여러 심볼이 있는 경우, S-PSS에 대한 3 개의 시퀀스 각각이 생성되어 S-PSS를 위한 모든 심볼들에 매핑될 수 있다.
S-PSS를 구성하는 시퀀스들의 일부 예들이 아래에서 상세하게 설명되며, 여기서 시퀀스 설계는 이 실시예에서 상기한 접근 방식들을 반영한다. 동시에 사용되는 여러 예가 있을 수 있다(예를 들어, S-PSS에 대한 하나의 심볼을 위해 매핑되는 하나의 예와, S-PSS에 대한 다른 심볼을 위해 매핑되는 다른 예).
하나의 예 III-1에서, S-PSS에 대한 심볼의 시퀀스 d_SPSS(n)는 길이가 127인 BPSK 변조 M-시퀀스에 의해 정의되며, d_SPSS(n) = 1-2*x(m), m = (n+43*N_GID^SL) mod 127, 0
Figure 112020140524282-pct00003
n < 127에 의해 주어지고, 여기서 x(m)은 생성 다항식 g(x) = x^7+x^4+1를 갖는 M-시퀀스이며, 즉 x(i+7) = (x(i+4)+x(i)) mod 2(i = 0, 1, ... , 119)이고, x(m)의 초기 조건은 x(6:0) = [1 1 1 0 1 1 0]에 의해 주어진다.
일 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 1 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL = 0이다.
른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 2 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1이다.
또 다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 3 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1 또는 2이다.
III-2의 일 예에서, S-PSS에 대한 심볼의 시퀀스 d_SPSS(n)는 길이가 127인 BPSK 변조 M-시퀀스에 의해 정의되며, d_SPSS(n) = 1-2*x(m), m = (n+43*N_GID^SL+K_1) mod 127, 0
Figure 112020140524282-pct00004
n < 127에 의해 주어지고, 여기서 x(m)은 생성 다항식 g(x) = x^7+x^4+1을 갖는 M-시퀀스이며, 즉, x(i+7) = (x(i+4)+x(i)) mod 2(i = 0, 1, ... , 119)이고, x(m)의 초기 조건은 x(6:0) = [1 1 1 0 1 1 0]에 의해 주어지며, K_1은 0, 43 또는 86 이외의 미리 정의된 상수 정수이다.
일 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 1 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL = 0이다.
또 다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 2 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1이다.
또 다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 3 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1 또는 2이다.
하나의 하위 예에서, S-SSB 내에, S-PSS에 대한 심볼의 S-PSS에 대한 시퀀스가 S-PSS에 대한 다른 심볼의 S-PSS에 대한 시퀀스와 다른 경우, K_1은 2 개의 심볼에 대하여 다르게 선택될 수 있으며, 예를 들어,S-PSS를 위한 하나의 심볼에 대하여 K_1 = 21이고 S-PSS를 위한 다른 심볼에 대하여 K_1 = 64이거나, 또는 S-PSS를 위한 하나의 심볼에 대하여 K_1 = 22이고 S-PSS를 위한 다른 심볼에 대하여 K_1 = 65이다.
도 18은 본 개시의 실시예들에 따른 S-PSS 시퀀스(1800)의 예시적인 PAPR 값을 도시한 것이다. 도 18에 도시된 S-PSS 시퀀스(1800)의 PAPR 값의 실시예는 단지 설명을 위한 것이다. 도 18은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
다른 하위 예에서, K_1은 S-PSS 시퀀스의 PAPR 값을 최소화하도록 선택될 수 있으며, 예를 들어 K_1 = 63이다(예를 들면, 도 18에 따라).
또 다른 하위 예에서, K_1은 NR-PSS에 사용되는 사이클릭 시프트로부터(예를 들면, 0, 43 및 86) 최대 거리를 갖도록 선택될 수 있으며, 예를 들어 K_1 = 21 또는 K_1 = 22 또는 K_1 = 64, or K_1 = 65이다.
III-3의 일 예에서, S-PSS에 대한 심볼의 시퀀스 d_SPSS(n)는 길이가 127인 BPSK 변조 M-시퀀스에 의해 정의되며, d_SPSS(n) = 1-2*x(m), m = (n+K_1) mod 127, 0
Figure 112020140524282-pct00005
n < 127에 의해 주어지고, 여기서 x(m)은 표 3의 예 중 하나에 의해 주어지는 생성 다항식이 있는 M-시퀀스이며, 예를 들면, g(x) = x^7+x+1 또는 g(x) = x^7+x^3+1이고, 적절한 초기 조건을 가지며(예를 들면, x(6:0) = [1 1 1 0 1 1 0] 또는 [0 0 0 0 0 0 1]); K_1은 SL 동기화 ID 그룹 인덱스 N_GID^SL에 따라 달라질 수 있는 정수이다.
도 19는 본 개시의 실시예들에 따른 S-PSS 시퀀스들(1900)의 다른 예시적인 PAPR 값을 도시한 것이다. 도 19에 도시된 S-PSS 시퀀스들(1900)의 PAPR 값의 실시예는 단지 설명을 위한 것이다. 도 19는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
도 20은 본 개시의 실시예들에 따른 S-PSS 시퀀스들(2000)의 또 다른 예시적인 PAPR 값을 도시한 것이다. 도 20에 도시된 S-PSS 시퀀스들(2000)의 PAPR 값의 실시예는 단지 설명을 위한 것이다. 도 20은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 1 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL = 0이다. 그러면, K_1은 이 양태에 대해 미리 정의된 상수 정수가 될 수 있다. 이 양태에 대한 일 고려 사항에서는, K_1이 0(단일 시퀀스에 대한 사이클릭 시프트 없음)으로 선택될 수 있다. 이 양태에 대한 다른 고려 사항에서는, K_1이 S-PSS 시퀀스의 PAPR 값을 최소화하도록 선택될 수 있으며, 예를 들어, 생성기가 g(x) = x^7+x+1을 사용하는 경우 K_1 = 72(예를 들면, 도 19에 따름)이거나, 또는 생성기가 g(x) = x^7+x^3+1을 사용하는 경우 K_1 = 123(예를 들면, 도 20에 따름)이다. 다른 고려 사항에서는, K_1이 NR-PSS에 사용되는 사이클릭 시프트(예를 들면, 0, 43 및 86)로부터 최대 거리를 갖도록 선택될 수 있으며, 예를 들면, K_1 = 21, 또는 K_1 = 22, 또는 K_1 = 64, 또는 K_1 = 65이다.
다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 2 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1이다. 그러면, K_1은 N_GID^SL의 값에 따라, 미리 정의된 2 개의 후보 정수 값 중 하나를 취한다. 이 양태에 대한 일 고려 사항에서는, K_1이 S-PSS 시퀀스들의 PAPR 값들을 최소화하도록 선택될 수 있으며, 예를 들어, 생성기가 g(x) = x^7+x+1를 사용하는 경우 N_GID^SL = 0에 대하여 K_1 = 72이고 N_GID^SL = 1에 대하여 K_1 = 102이거나(예를 들면, 도 19에 따름), 또는 생성기가 g(x) = x^7+x^3+1를 사용하는 경우 N_GID^SL = 0에 대하여 K_1 = 55이고 N_GID^SL = 1에 대하여 K_1 = 123이다(예를 들면, 도 20에 따름). 다른 고려 사항에서는, K_1이 NR-PSS에 사용되는 사이클릭 시프트(예를 들면, 0, 43 및 86)로부터 최대 거리를 갖도록 선택될 수 있으며, 예를 들어 N_GID^SL = 0에 대하여 K_1 = 21이고 N_GID^SL = 1에 대하여 K_1 = 65이다. 또 다른 고려 사항에서는, K_1이 K_1 = N_GID^SL*64 + K_2의 형태이며, 여기서 K_2는 미리 정의된 정수이고, 예를 들면, K_2 = 0 또는 K_2 = 32이다. 또 다른 고려 사항에서는, K_1이 K_1 = N_GID^SL*43 + K_2의 형태이며, 여기서 K_2는 미리 정의된 정수이고, 예를 들면, K_2 = 0, 또는 K_2 = 21, 또는 K_2 = 22이다.
또 다른 양태에서, 심볼 내의 S-PSS를 위한 시퀀스의 수가 3 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1 또는 2이다. 이 양태에 대한 일 고려 사항에서는, K_1이 S-PSS 시퀀스들의 PAPR 값들을 최소화하도록 선택될 수 있다. 다른 고려 사항에서는, K_1이 K_1 = N_GID^SL*43 + K_2의 형태이며, 여기서 K_2는 미리 정의된 정수이고, 예를 들면, K_2 = 0, 또는 K_2 = 21, 또는 K_2 = 22이다.
하나의 하위 예에서, S-SSB 내의, S-PSS에 대한 심볼의 S-PSS에 대한 시퀀스가 S-PSS에 대한 다른 심볼의 S-PSS에 대한 시퀀스와 다른 경우, g(x)는 2 개의 심볼에 대해 다르게 선택될 수 있으며, 예를 들어 S-PSS를 위한 하나의 심볼에 대해 g(x) = x^7+x+1이고 S-PSS를 위한 다른 심볼에 대해 g(x) = x^7+x^3+1이다.
표 3. 다항식 및 대응 방법
Figure 112020140524282-pct00006
III-4의 일 예에서, S-PSS에 대한 심볼의 시퀀스 d_SPSS(n)는 길이가 255인 BPSK 변조 M-시퀀스에 의해 정의되며, d_SPSS(n) = 1-2*x(m), m = (n+K_1*N_GID^SL) mod 255, 0
Figure 112020140524282-pct00007
n < 255에 의해 주어지고, 여기서 x(m)은 표 4의 예 중 하나에 의해 주어지는 생성 다항식을 갖는 M-시퀀스이며, 예를 들면, g(x) = x^8+x^7+x^6+x+1이고, 적절한 초기 조건(예를 들면, x(7:0) = [1 0 0 0 0 0 0 0] or [0 0 0 0 0 0 0 1])을 가지며; K_1은 미리 정의된 상수 정수이고, 예를 들어 N_SPSS > 1인 경우 K_1 =
Figure 112020140524282-pct00008
이며 N_SPSS = 1인 경우 K_1 = 0이다. 이 예는 S-PSS를 구성하는 시퀀스(들)가 S-PSS를 위한 모든 심볼들에 매핑되는 경우에 적용된다.
일 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 1 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL = 0이다.
다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스 수가 2 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1이다.
또 다른 양태에서, 심볼 내의 S-PSS를 위한 시퀀스의 수가 3 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1 또는 2이다.
표 4. 다항식 및 대응 방법
Figure 112020140524282-pct00009
III-5의 일 예에서: S-PSS에 대한 심볼의 시퀀스 d_SPSS(n)는 길이가 127인 BPSK 변조 M-시퀀스에 의해 정의되며, d_SPSS(n) = 1-2*x(m), m = (n+K_1) mod 127, 0
Figure 112020140524282-pct00010
n <127에 의해 주어지고, 여기서 x(m)은 생성 다항식 g(x) = x^7+x^4+1를 갖는 M-시퀀스이며, 즉 x(i+7) = (x(i+4)+x(i)) mod 2(i = 0, 1, ... , 119)이고, x(m)의 초기 조건은 x(6:0) = [1 1 1 0 1 1 0]에 의해 주어지며, K_1은 0, 43 또는 86 이외의 정수이고, SL 동기화 ID 그룹 인덱스 N_GID^SL에 따라 달라질 수 있다.
일 양태에서, 심볼 내의 S-PSS에 대한 시퀀스의 수가 1 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL = 0이다. 일 고려 사항에서는, K_1이 S-PSS 시퀀스의 PAPR 값을 최소화하도록 선택될 수 있으며, 예를 들면, K_1 = 63이다(예를 들면, 도 18에 따라). 다른 고려 사항에서는, K_1이 NR-PSS에 사용되는 사이클릭 시프트들(예를 들면, 0, 43 및 86)로부터 최대 거리를 갖도록 선택될 수 있으며, 예를 들면, K_1 = 21, 또는 K_1 = 22, 또는 K_1 = 64, 또는 K_1 = 65이다.
다른 양태에서, 심볼 내의 S-PSS에 대한 시퀀스 수가 2 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1이다. 일 고려 사항에서는, K_1이 S-PSS 시퀀스들의 PAPR 값들을 최소화하도록 선택될 수 있으며, 예를 들어 N_GID^SL = 0에 대하여 K_1 = 20이고, N_GID^SL = 1에 대하여 K_1 = 63이다(예를 들면, 도 18에 따라). 다른 고려 사항에서는, K_1이 NR-PSS에 사용되는 사이클릭 시프트들(예를 들면, 0, 43 및 86)로부터 최대 거리를 갖도록 선택될 수 있으며, 예를 들어, N_GID^SL = 0에 대하여 K_1 = 21, N_GID^SL = 1에 대하여 K_1 = 65이거나, 또는 N_GID^SL = 0에 대하여 K_1 = 22, N_GID^SL = 1에 대하여 K_1 = 64이다.
또 다른 양태에서, 심볼 내의 S-PSS를 위한 시퀀스의 수가 3 개인 경우, SL 동기화 ID 그룹 인덱스 N_GID^SL은 0 또는 1 또는 2이다. 일 고려 사항에서는, K_1이 S-PSS 시퀀스들의 PAPR 값들을 최소화하도록 선택될 수 있으며, 예를 들어 N_GID^SL = 0에 대하여 K_1 = 20, N_GID^SL = 1에 대하여 K_1 = 63, N_GID^SL = 2에 대하여 K_1 = 100이다(예를 들면, 도 18에 따라). 다른 고려 사항에서는, K_1이 NR-PSS에 사용되는 사이클릭 시프트들(예를 들면, 0, 43 및 86)로부터 최대 거리를 갖도록 선택될 수 있으며, 예를 들어 N_GID^SL = 0에 대하여 K_1 = 21, N_GID^SL = 1에 대하여 K_1 = 65, N_GID^SL = 2에 대하여 K_1 = 108이거나, 또는 N_GID^SL = 0에 대하여 K_1 = 22, N_GID^SL = 1에 대하여 K_1 = 64, N_GID^SL = 2에 대하여 K_1 = 107이다.
일 실시예에서, S-SSS 시퀀스의 설계는 본 개시의 다른 실시예들의 예들과 조합될 수 있다.
일 접근 방식에서, 각 심볼 내의 S-SSS를 구성하는 시퀀스의 수는 사이드링크 동기화 ID의 수와 동일하다(예를 들어, 모든 사이드링크 동기화 ID가 S-SSS를 위해 매핑된 각 심볼 내의 S-SSS에 대한 고유 시퀀스에 매핑됨).
이 접근 방식의 첫 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 단일 심볼이 있는 경우, S-SSS에 대한 시퀀스들의 수가 1008 이하이면, S-SSS를 구성하는 시퀀스들의 세트가 NR-SSS를 구성하는 시퀀스들의 서브세트이다.
이 접근 방식의 두 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 단일 심볼이 있는 경우, S-SSS를 구성하는 시퀀스들의 세트가 예를 들어 적어도 하나의 상이한 M-시퀀스 생성 다항식 및/또는 사이클릭 시프트들을 사용하여, NR-SSS를 구성하는 시퀀스들의 세트와 다르다.
이 접근 방식의 세 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-SSS를 구성하는 시퀀스들이 동일할 수 있으며, S-SSS를 위한 심볼들에 대하여 상이한 패턴으로 매핑될 수 있다. 예를 들어, S-SSS를 구성하는 시퀀스가 S-SSS를 위한 심볼들 중 하나에서 주파수 도메인에 있어서 낮음에서 높음 순서로 매핑되고, S-SSS를 위한 다른 심볼에서는 주파수 도메인에 있어서 높음에서 낮음 순서로 매핑된다.
이 접근 방식의 네 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 여러 심볼이 있는 경우, 상이한 심볼들에서 S-SSS를 구성하는 시퀀스들이 동일할 수 있으며, 동일한 패턴으로 S-SSS를 위한 심볼들에 매핑될 수 있다(예를 들면, S-SSS를 위한 심볼들(CP 제외)이 반복됨).
이 접근 방식의 다섯 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 여러 심볼이 있는 경우, 하나의 심볼에서 S-SSS를 구성하는 시퀀스들이 다른 심볼에서 S-SSS를 구성하는 시퀀스들과 다를 수 있고, 동일한 패턴(예를 들면, 시간-주파수 도메인 매핑 순서)으로 S-SSS를 위한 심볼들에 매핑될 수 있으며, 여기서 각 심볼의 시퀀스들은 이 접근 방식의 첫 번째 또는 두 번째 예의 시퀀스들을 사용할 수 있다. 예를 들어, 상이한 심볼들에서 서로 다른 시퀀스들의 세트를 달성하는 한 가지 방법은 커버 코드(cover code)를 사용하는 것이며(즉, 하나의 심볼에서 S-SSS를 구성하는 시퀀스들이 커버 코드가 있는 다른 심볼에서 S-SSS를 구성하는 시퀀스들일 수 있음), 상이한 심볼들에서 서로 다른 시퀀스들의 세트를 달성하는 다른 방법은 상이한 생성 다항식들 및/또는 상이한 사이클릭 시프트들을 사용하는 것이다.
이 접근 방식의 여섯 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 여러 심볼이 있는 경우, 하나의 심볼에서 S-SSS를 구성하는 시퀀스들이 다른 심볼에서 S-SSS를 구성하는 시퀀스들과 다를 수 있고, S-SSS를 위한 심볼들에 대하여 상이한 패턴으로 매핑될 수 있으며, 여기서 각 심볼의 시퀀스들은 이 접근 방식의 첫 번째 또는 두 번째 예의 시퀀스들을 사용할 수 있다. 예를 들어, S-SSS를 구성하는 시퀀스는 S-SSS를 위한 일부 심볼들에서 주파수 도메인에 있어서 낮음에서 높음 순서로 매핑되며, S-SSS를 위한 다른 심볼들에서는 주파수 도메인에 있어서 높음에서 낮음 순서로 매핑된다. 예를 들어, 상이한 심볼들에서 서로 다른 시퀀스들의 세트를 달성하는 한 가지 방법은 커버 코드를 사용하는 것이며(즉, 하나의 심볼에서 S-SSS를 구성하는 시퀀스들이 커버 코드가 있는 다른 심볼에서 S-SSS를 구성하는 시퀀스들일 수 있음), 상이한 심볼들에서 서로 다른 시퀀스들의 세트를 달성하는 다른 방법은 상이한 생성 다항식들 및/또는 상이한 사이클릭 시프트들을 사용하는 것이다.
이 접근 방식의 일곱 번째 예에서는, S-SSB 내에 S-SSS를 위해 매핑된 여러 심볼이 있는 경우, S-SSS에 대한 각 시퀀스들이 생성되어 S-SSS를 위한 모든 심볼들에 매핑될 수 있다.
S-SSS를 구성하는 시퀀스들의 일부 예들이 아래에서 상세하게 설명되며, 여기서 시퀀스 설계는 이 실시예에서 상기한 접근 방식들을 반영한다. 동시에 사용되는 여러 예가 있을 수 있다(예를 들어, S-SSS에 대한 하나의 심볼을 위해 매핑되는 하나의 예와, S-SSS에 대한 다른 심볼을 위해 매핑되는 다른 예).
IV-1의 일 예에서, 구성 방법은 NR-SSS와 동일하며, 따라서 S-SSS 세트는 NR-SSS 세트와 동일한 서브세트가 된다. 예를 들어, S-SSS에 대한 심볼의 시퀀스 d_SSSS(n)는 길이가 127인 BPSK 변조 골드-시퀀스로 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
Figure 112020140524282-pct00011
, m_1 = N_IDinG^SL mod 112, 0
Figure 112020140524282-pct00012
n <127에 의해 주어지고, 여기서 x_0(n_0)는 생성 다항식 g_0(x) = x^7+x^4+1을 갖는 M-시퀀스이며, 즉, x_0(i+7) = (x_0(i+4)+x_0(i)) mod 2(i = 0, 1, ... , 119)이고, x_0(n_0)의 초기 조건은 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; x_1(n_1)은 생성 다항식 g_1(x) = x^7+x+1을 갖는 M-시퀀스이며, 즉 x_1(i+7) = (x_1(i)+x_1(i)) mod 2(i = 0, 1, ... , 119)이고, x_1(n_1)의 초기 조건은 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이고, N_ID^SL = N_SPSS * N_IDinG^SL + N_GID^SL이다. 일 고려 사항에서, 이 예는 S-SSS를 위한 심볼들 중 하나에서 S-SSS를 구성하는 시퀀스들이 NR-SSS를 구성하는 시퀀스들의 서브세트인 경우에 적용된다.
일 예에서, N_SPSS = 1이고, N_GID^SL = 0이고, N_IDinG^SL은 N_ID^SL과 동일하다.
다른 예에서, N_SPSS = 2인 경우, N_GID^SL = 0 또는 1이다.
IV-2의 일 예에서, S-SSS를 위한 심볼의 시퀀스 d_SSSS(n)는 길이가 127인 BPSK 변조 골드-시퀀스에 의해 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
Figure 112020140524282-pct00013
, m_1 = N_IDinG^SL mod K_3, 0
Figure 112020140524282-pct00014
n < 127에 의해 주어지고, 여기서 x_0(n_0)은 생성 다항식 g_0(x) = x^7+x^4+1을 갖는 M-시퀀스이며, 즉 x_0(i+7) = (x_0(i+4)+x_0(i)) mod 2(i = 0, 1, ... , 119)이고, x_0(n_0)의 초기 조건은 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; 또한 x_1(n_1)은 생성 다항식 g_1(x) = x^7+x+1을 갖는 M-시퀀스이고, 즉 x_1(i+7) = (x_1(i)+x_1(i)) mod 2(i = 0, 1, ... , 119)이며, x_1(n_1)의 초기 조건은 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지고; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이며, N_ID^SL = N_SPSS * N_IDinG^SL + N_GID^SL이고; K_2, K_3 및 K_4는 미리 정의된 정수들이다.
일 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 112, K_4 = 0이다.
다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 336인 경우, K_2 = 45, K_3 = 112, K_4 = 0이다.
또 다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 504인 경우, K_2 = 15, K_3 = 112, K_4 = 0이다.
또 다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 504인 경우, K_2 = 45, K_3 = 112, K_4 = 0이다.
또 다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 112, K_4 = 0이다.
또 다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 1008인 경우, K_2 = 15, K_3 = 126, K_4 = 0이다.
또 다른 특정 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 1008인 경우, K_2 = 15, K_3 = 112, K_4 = 0이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 84, K_4 = 5이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 56, K_4 = 5이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 75, K_4 = 5이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
IV-3의 일 예에서, S-SSS를 위한 심볼의 시퀀스 d_SSSS(n)는 길이가 127인 BPSK 변조 골드-시퀀스에 의해 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
Figure 112020140524282-pct00015
, m_1 = N_IDinG^SL mod K_3, 0
Figure 112020140524282-pct00016
n < 127에 의해 주어지고, 여기서 x_0(n_0) 및 x_1(n_1)은 2 개의 길이-127 M-시퀀스로서, 그 각각은 표 3에서 선택된 생성 다항식(예를 들면, 하나는 생성 다항식 g_0(x) = x^7+x^6+1을 갖고 다른 하나는 생성 다항식 g_1(x) = x^7+x^3+1을 가짐) 및 적절한 초기 조건(예를 들면, x_0(6:0) = x_1(6:0) = [0 0 0 0 0 0 1])을 가지며; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이고, N_ID^SL = N_SPSS * N_IDinG^SL + N_GID^SL이며; 또한 K_2, K_3 및 K_4는 미리 정의된 정수들이다.
일 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 336, 또는 504, 또는 672인 경우, K_2 = 15, K_3 = 112, K_4 = 0이다.
다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 84, K_4 = 5이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 56, K_4 = 5이다.
또 다른 특정 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 672인 경우, K_2 = 15, K_3 = 75, K_4 = 5이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 112, K_4 = 5이다.
IV-4의 일 예에서, S-SSS를 위한 심볼의 시퀀스 d_SSSS(n)는 길이가 255인 BPSK 변조 골드-시퀀스에 의해 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 255, n_1 = (n+m_1) mod 255,
Figure 112020140524282-pct00017
, m_1 = N_IDinG^SL mod K_3, 0
Figure 112020140524282-pct00018
n < 255에 의해 주어지고, 여기서 x_0(n_0) 및 x_1(n_1)은 두 개의 길이-255 M-시퀀스로서, 그 각각은 표 4에서 선택된 생성 다항식(예를 들면, 하나는 생성 다항식 g_0(x) = x^8+x^7+x^6+x+1을 갖고 다른 하나는 생성 다항식 g_1(x) = x^8+x^7+x^2+x+1을 가짐) 및 적절한 초기 조건(예를 들면, x_0(7:0) = x_1(7:0) = [0 0 0 0 0 0 0 1] 또는 [1 0 0 0 0 0 0 0])을 가지며; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이고, N_ID^SL = N_SPSS * N_IDinG^SL + N_GID^SL이며; 또한 K_2, K_3 및 K_4는 미리 정의된 정수들이다. 일 고려 사항에서, 이 예는 S-SSS를 구성하는 시퀀스들이 S-SSS를 위한 모든 심볼들에 매핑되는 경우에 적용될 수 있다.
일 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 336, 또는 504, 또는 672인 경우, K_2 = 30, K_3 = 224, K_4 = 0이다.
다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 672인 경우, K_2 = 30, K_3 = 224, K_4 = 10이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 336인 경우, K_2 = 30, K_3 = 168, K_4 = 10이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 672인 경우, K_2 = 30, K_3 = 224, K_4 = 10이다.
또 다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 336인 경우, K_2 = 30, K_3 = 112, K_4 = 10이다.
IV-5의 일 예에서, S-SSS를 위한 심볼의 시퀀스 d_SSSS(n)는 길이가 127인 BPSK 변조 골드-시퀀스에 의해 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
Figure 112020140524282-pct00019
, m_1 = N_IDinG^SL mod K_3, 0
Figure 112020140524282-pct00020
n < 127에 의해 주어지고, 여기서 x_0(n_0)은 생성 다항식 g_0(x) = x^7+x^4+1을 갖는 M-시퀀스이며, 즉 x_0(i+7) = (x_0(i+4)+x_0(i)) mod 2(i = 0, 1, ... , 119)이고, x_0(n_0)의 초기 조건은 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; x_1(n_1)은 생성 다항식 g_1(x) = x^7+x+1을 갖는 M-시퀀스이고, 즉 x_1(i+7) = (x_1(i)+x_1(i)) mod 2(i = 0, 1, ... , 119)이고, x_1(n_1)의 초기 조건은 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이고, N_ID^SL = (N_SPSS * N_IDinG^SL + N_GID^SL)/K_5이며; K_2, K_3, K_4 및 K_5는 미리 정의된 정수들이다.
일 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 112, K_4 = 0, K_5 = 3이다.
다른 예에서, N_SPSS = 3, N_GID^SL = 0 또는 1 또는 2일 때, N_NID^SL이 336인 경우, K_2 = 15, K_3 = 112, K_4 = 0, K_5 = 3이다.
또 다른 예에서, N_SPSS = 1, N_GID^SL = 0, N_IDinG^SL이 N_ID^SL과 같을 때, N_NID^SL이 504인 경우, K_2 = 15, K_3 = 112, K_4 = 0, K_5 = 2이다.
또 다른 예에서, N_SPSS = 2, N_GID^SL = 0 또는 1일 때, N_NID^SL이 504인 경우, K_2 = 15, K_3 = 112, K_4 = 0, K_5 = 2이다.
IV-6의 일 예에서, 구성 방법은 NR-SSS와 동일하며, 따라서 S-SSS 세트는 NR-SSS 세트와 동일한 서브세트이다. 예를 들어, S-SSS를 위한 심볼의 시퀀스 d_SSSS(n)는 길이가 127인 BPSK 변조 골드-시퀀스에 의해 정의되며, d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
Figure 112020140524282-pct00021
, m_1 = N_IDinG^SL mod 112, 0
Figure 112020140524282-pct00022
n < 127에 의해 주어지고, 여기서 x_0(n_0)은 생성 다항식 g_0(x) = x^7+x^4+1을 갖는 M-시퀀스이고, 즉 x_0(i+7) = (x_0(i+4)+x_0(i)) mod 2(i = 0, 1, ... , 119)이며, x_0(n_0)의 초기 조건은 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지고; 또한 x_1(n_1)은 생성 다항식 g_1(x) = x^7+x+1을 갖는 M-시퀀스이고, 즉 x_1(i+7) = (x_1(i)+x_1(i)) mod 2(i = 0, 1, ... , 119)이며, x_1(n_1)의 초기 조건은 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지며; 또한 N_IDinG^SL은 그룹 내의 SL 동기화 ID 인덱스이고, SL 동기화 ID는 N_ID^SL = N_G * N_IDinG^SL + N_GID^SL로 표현될 수 있으며, 여기서 N_G는 그룹 수이고, N_GID^SL은 그룹 ID이며; K_1은 미리 정의된 정수이다.
일 양태에서는, 단일 S-PSS 시퀀스(예를 들면, N_SPSS = 1)가 있으며, 단일 SL 동기화 ID 그룹(예를 들면, N_G = 1)이 있다. 이 양태에서는, SL 동기화 ID의 수가 336 개이고, N_GID^SL = 0이며, N_IDinG^SL은 N_ID^SL과 동일할 수 있다. 이 양태의 일 예에서는, K_1 = 0이고, S-SSS 시퀀스들의 세트는 NR-SSS 시퀀스의 서브세트이다. 이 양태의 다른 예에서는, S-SSS 시퀀스들의 세트가 사이클릭 시프트를 갖는 NR-SSS 시퀀스의 서브세트이며, K_1 > 0(예를 들어, K_1 = 2 또는 K_1 = 3)이다.
다른 양태에서는, 단일 S-PSS 시퀀스(예를 들면, N_SPSS = 1)가 있고, 2 개의 SL 동기화 ID 그룹(예를 들면, N_G = 2)이 있으며, 예를 들어 NR-SL_PSS 시퀀스는 그룹 ID를 전달하지 않는다. 이 양태에서는, SL 동기화 ID의 수가 672 개이고, N_GID^SL = 0 또는 1일 수 있다. 이 양태의 일 예에서는, K_1 = 0이고, S-SSS 시퀀스들의 세트가 NR-SSS 시퀀스의 서브세트이다. 이 양태의 또 다른 예에서는, S-SSS 시퀀스들의 세트가 사이클릭 시프트를 갖는 NR-SSS 시퀀스의 서브세트이며, K_1 > 0(예를 들어, K_1 = 2 또는 K_1 = 3)이다.
또 다른 양태에서는, 2 개의 S-PSS 시퀀스(예를 들면, N_SPSS = 2)가 있고, 2 개의 SL 동기화 ID 그룹(예를 들면, N_G = 2)이 있으며, 예를 들어 각 S-PSS 시퀀스는 SL 동기화 ID 그룹들 중 하나를 나타낸다. 이 양태에서는, SL 동기화 ID의 수가 672 개이며, N_GID^SL = 0 또는 1일 수 있다. 이 양태의 일 예에서는, K_1 = 0이고, S-SSS 시퀀스들의 세트는 NR-SSS 시퀀스의 서브세트이다. 이 양태의 다른 예에서는, S-SSS 시퀀스들의 세트가 사이클릭 시프트를 갖는 NR-SSS 시퀀스의 서브세트이며, K_1 > 0(예를 들어, K_1 = 7 또는 K_1 = 8)이다.
PSBCH 컨텐츠의 구성 요소들에 대한 일 실시예에서, PSBCH 컨텐츠를 구성하기 위해 하나 이상의 접근 방식이 동시에 지원될 수 있다. 예를 들어, 일부 접근 방식 또는 접근 방식의 예가 캐리어 주파수 범위에 대해서만 지원될 수 있다.
제 1 접근 방식에서는, PSBCH 컨텐츠가 해당 S-SSB의 PSBCH가 위치되는 개소를 나타내는 시간 도메인 정보를 포함할 수 있으며, 여기서 시간 도메인 정보는 DFN-레벨 정보(예를 들면, DFN 또는 DFN의 일부), 하프-프레임-레벨 정보(예를 들면, 하프 프레임 인디케이터), 슬롯-레벨 정보(예를 들면, 프레임 또는 하프 프레임 또는 미리 정의된 시간 듀레이션 내의 슬롯 인덱스) 또는 S-SSB 인덱스(예를 들면, L_SSB > 1에 대하여 슬롯 내 두 개 이상의 S-SSB) 중 적어도 하나를 포함할 수 있다. PSBCH 컨텐츠에 포함된 시스템 정보 검출 시에, UE는 슬롯의 미리 정의된 S-SSB 매핑을 사용하여 슬롯 내의 심볼 인덱스를 결정할 수 있으며, 여기서 S-SSB 인덱스는 하나의 슬롯이 2 개의 S-SSB를 포함하는 경우 슬롯 내의 심볼 인덱스를 결정하는데 이용될 수도 있으며, UE는 PSBCH 컨텐츠에 포함된 시스템 정보를 사용하여 프레임 및 DFN 내 슬롯 인덱스를 결정할 수도 있다.
도 21은 본 개시의 실시예들에 따른 S-SSB 버스트 세트(2100)의 예시적인 시간 도메인 매핑을 도시한 것이다. 도 21에 도시된 S-SSB 버스트 세트(2100)의 시간 도메인 매핑의 실시예는 단지 설명을 위한 것이다. 도 21은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 1 접근 방식의 첫 번째 예에서는, 하나의 S-SSB 버스트 세트가 단일 S-SSB(즉, L_SSB = 1)만 포함하며, 예를 들어 S-SSB가 단일 빔 방식으로 작동되고, S-SSB를 포함하는 슬롯의 위치는 사양에서 고정되며, 예를 들어 S-SSB 버스트 세트(예를 들면, 도 21의 2101)의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로서 고정되거나 또는 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로서 고정되거나 또는 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로서 고정된다.
하나의 하위 예에서는, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00023
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서는, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00024
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드)이 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서는, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들면, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있다.
제 1 접근 방식의 두 번째 예에서는, 하나의 S-SSB 버스트 세트가 단일 S-SSB(즉, L_SSB = 1)만 포함하고, 예를 들어 S-SSB가 단일 빔 방식으로 작동되며, S-SSB를 포함하는 슬롯의 위치는 가변적이며 표시된다(예를 들면, 도 21의 2102).
하나의 하위 예에서는, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 2) 가장 큰 SCS이다.
도 22는 본 개시의 실시예들에 따른 S-SSB 버스트 세트(2200)의 다른 예시적인 시간 도메인 매핑을 도시한 것이다. 도 22에 도시된 S-SSB 버스트 세트(2200)의 시간 도메인 매핑의 실시예는 단지 설명을 위한 것이다. 도 22는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 1 접근 방식의 세 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동될 수 있으며, S-SSB들을 포함하는 슬롯들은 연속적이고, S-SSB들을 포함하는 슬롯들의 위치는 사양에서 고정되어 있으며, 예를 들어 S-SSB 버스트 세트(예를 들면, 도 22의 2201)의 주기 내에서 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되거나 또는 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정된다.
하나의 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00025
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드) 및 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00026
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00027
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 S-SSB 인덱스가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00028
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 네 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동될 수 있으며, S-SSB들을 포함하는 슬롯들은 연속적이고, S-SSB들을 포함하는 슬롯들의 시작 위치는 가변적이며 표시된다(예를 들면, 도 22의 2202).
하나의 하위 예에서는, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다.
다른 하위 예에서는, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
도 23은 본 개시의 실시예들에 따른 S-SSB 버스트 세트(2300)의 다른 예시적인 시간 도메인 매핑을 도시한 것이다. 도 23에 도시된 S-SSB 버스트 세트(2300)의 시간 도메인 매핑의 실시예는 단지 설명을 위한 것이다. 도 23은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 1 접근 방식의 다섯 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동될 수 있으며, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 슬롯들은 S-SSB 버스트 세트의 주기 내에서 고정된 인터벌로 균일하게 분산되어 있고, S-SSB를 포함하는 첫 번째 슬롯은 사양에 고정되어 있으며, 예를 들어 S-SSB 버스트 세트(예를 들면, 도 23의 2301) 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되거나 또는 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되거나 또는 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정된다. 예를 들어, S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기 내에서 S-SSB를 포함하는 슬롯들의 인덱스는 각 슬롯이 단일 S-SSB를 포함하는 경우 #0, #(N/L_SSB), #2*(N/L_SSB), ... , #(L_SSB-1)*(N/L_SSB)에 의해 주어질 수 있으며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 #0, #2*(N/L_SSB), #2*2*(N/L_SSB), ... , #2*(L_SSB/2-1)*(N/L_SSB)에 의해 주어질 수 있고, 여기서 L_SSB는 캐리어 주파수 범위마다 결정되는 버스트 세트의 최대 S-SSB 수이며, N은 슬롯 관점에서의 S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기이다.
하나의 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00029
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드) 및 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00030
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00031
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 S-SSB 인덱스가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00032
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드) 그리고 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 여섯 번째 예에서, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB가 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 슬롯들은 S-SSB 버스트 세트의 주기 내에서 고정된 인터벌로 균일하게 분산되어 있고, S-SSB를 포함하는 첫 번째 슬롯은 가변적이며 표시된다(예를 들면, 도 23의 2302).
예를 들어, S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기 내에서 S-SSB를 포함하는 슬롯들의 인덱스는 각 슬롯이 단일 S-SSB를 포함하는 경우 #M, #M+(N/L_SSB), #M+2*(N/L_SSB), ... , #M+(L_SSB-1)*(N/L_SSB)에 의해 주어질 수 있으며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 #M, #M+2*(N/L_SSB), #M+2*2*(N/L_SSB), ... , #M+2*(L_SSB/2-1)*(N/L_SSB)에 의해 주어질 수 있고, 여기서 L_SSB는 캐리어 주파수 범위마다 결정되는 버스트 세트의 최대 S-SSB 수이며, N은 슬롯 관점에서의 S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기이며, M은 표시되는 S-SSB를 포함하는 첫 번째 슬롯의 인덱스이다.
하나의 하위 예에서, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스, 그리고 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다.
다른 하위 예에서, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 일곱 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 슬롯들은 S-SSB 버스트 세트의 주기의 서브세트 내에서 고정된 인터벌로 균일하게 분산되어 있고, S-SSB를 포함하는 첫 번째 슬롯은 사양에 고정되어 있으며, 예를 들어 S-SSB 버스트 세트(예를 들면, 도 23의 2303) 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되거나 또는 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되거나 또는 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정된다.
예를 들어, S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기 내에서 S-SSB를 포함하는 슬롯들의 인덱스는 각 슬롯이 단일 S-SSB를 포함하는 경우 #0, #(N/L), #2*(N/L), ... , #(L_SSB-1)*(N/L)에 의해 주어질 수 있으며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 #0, #2*(N/L), #2*2*(N/L), ... , #2*(L_SSB/2-1)*(N/L)에 의해 주어질 수 있고, 여기서 L_SSB는 캐리어 주파수 범위마다 결정되는 버스트 세트의 최대 S-SSB 수이며, N은 슬롯 관점에서의 S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기이고, L은 L > L_SSB인 미리 정의된 정수이다.
하나의 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00033
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드) 및 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
하나의 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이며(n
Figure 112020140524282-pct00034
0), S-SSB를 포함하는 슬롯의 위치가 S-SSB 버스트 세트의 주기 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN의 (10-n) MSB(예를 들면, (10-n) 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00035
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 S-SSB 인덱스가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB 버스트 세트의 주기가 2^n 프레임이고(n
Figure 112020140524282-pct00036
0), S-SSB를 포함하는 슬롯의 위치가 DFN 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)으로부터 시작되는 것으로 고정된 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드) 그리고 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
또 다른 하위 예에서, S-SSB를 포함하는 슬롯의 위치가 하프 프레임 내의 특정 슬롯(예를 들면, 첫 번째 슬롯)에서 시작되는 것으로 고정되는 경우, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 하프 프레임 번호(예를 들어, 프레임 내의 첫 번째 또는 두 번째 하프 프레임을 나타내는 1 비트 필드)가 PSBCH 컨텐츠에 표시될 수 있으며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 여덟 번째 예에서, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB가 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 슬롯들은 S-SSB 버스트 세트의 주기의 서브세트 내에서 고정된 인터벌로 균일하게 분산되어 있고, S-SSB를 포함하는 첫 번째 슬롯은 가변적이며 표시된다(예를 들면, 도 23의 2304). 예를 들어, S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기 내에서 S-SSB를 포함하는 슬롯들의 인덱스는 각 슬롯이 단일 S-SSB를 포함하는 경우 #M, #M+(N/L), #M+2*(N/L), ... , #M+(L_SSB-1)*(N/L)에 의해 주어질 수 있으며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 #M, #M+2*(N/L), #M+2*2*(N/L), ... , #M+2*(L_SSB/2-1)*(N/L)에 의해 주어질 수 있고, 여기서 L_SSB는 캐리어 주파수 범위마다 결정되는 버스트 세트의 최대 S-SSB 수이며, N은 슬롯 관점에서의 S-SSB 버스트 세트(또는 DFN 또는 하프 프레임)의 주기이며, M은 표시되는 S-SSB를 포함하는 첫 번째 슬롯의 인덱스이고, L은 L > L_SSB인 미리 정의된 정수이다.
하나의 하위 예에서, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스, 그리고 S-SSB 인덱스(또는 S-SSB 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다.
다른 하위 예에서, S-SSB를 포함하는 첫 번째 슬롯이 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이며, S-SSB 인덱스가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
도 24는 본 개시의 실시예들에 따른 S-SSB 버스트 세트(2400)의 다른 예시적인 시간 도메인 매핑을 도시한 것이다. 도 24에 도시된 S-SSB 버스트 세트(2400)의 시간 도메인 매핑의 실시예는 단지 설명을 위한 것이다. 도 24는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 1 접근 방식의 아홉 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 각 슬롯들은 미리 정의된 슬롯 그룹 내로 제한되며, 여기서 슬롯 그룹들은 동일한 수의 슬롯을 가지며, SSB 버스트 세트의 주기로 구성된다(예를 들면, 도 24의 2401). 예를 들어, S-SSB 버스트 세트의 주기는 각 슬롯이 단일 S-SSB를 포함하는 경우 L_SSB 슬롯 그룹으로 분할되고, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 L_SSB/2 슬롯 그룹으로 분할되며, 여기서 각 그룹은 동일한 수의 슬롯을 가지며 각 그룹은 S-SSB를 포함하는 하나의 슬롯을 포함하며, S-SSB를 포함하는 슬롯의 위치는 해당 그룹에서 가변적이며 표시될 수 있다. 이 예에서, 각 슬롯이 단일 S-SSB를 포함하는 경우 그룹 인덱스가 S-SSB 인덱스와 동일하며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 슬롯 내 S-SSB의 위치(예를 들면, 1 비트 표시)와 그룹 인덱스의 조합이 S-SSB 인덱스와 동일하다.
하나의 하위 예에서, DFN(예를 들면, 0부터 1023까지의 값을 갖는 10 비트 필드), 그룹 내 슬롯 인덱스, 및 S-SSB 인덱스(또는 S-SSB 인덱스 또는 그룹 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 그룹 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 또한 S-SSB 인덱스(또는 S-SSB 인덱스 또는 그룹 인덱스의 LSB)가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 열 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 각 슬롯들은 미리 정의된 슬롯 그룹 내로 제한되고, 여기서 슬롯 그룹은 동일한 수의 슬롯을 가지며, S-SSB 버스트 세트의 주기의 서브세트로 구성된다(예를 들면, 도 24의 2402).
예를 들어, S-SSB 버스트 세트의 주기의 서브세트는 각 슬롯이 단일 S-SSB를 포함하는 경우 L_SSB 슬롯 그룹으로 분할되고, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 L_SSB/2 슬롯 그룹으로 분할되며, 여기서 각 그룹은 동일한 수의 슬롯을 가지며 각 그룹은 S-SSB를 포함하는 하나의 슬롯을 포함하며, S-SSB를 포함하는 슬롯의 위치는 해당 그룹에서 가변적일 수 있으며 표시될 수 있다. 이 예에서, 각 슬롯이 단일 S-SSB를 포함하는 경우 그룹 인덱스가 S-SSB 인덱스와 동일하며, 각 슬롯이 2 개의 S-SSB를 포함하는 경우 슬롯 내 S-SSB의 위치(예를 들면, 1 비트 표시)와 그룹 인덱스의 조합이 S-SSB 인덱스와 동일하다.
하나의 하위 예에서, DFN(예를 들면, 0부터 1023까지의 값을 갖는 10 비트 필드), 그룹 내 슬롯 인덱스, 및 S-SSB 인덱스(또는 S-SSB 인덱스 또는 그룹 인덱스의 MSB)가 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 그룹 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 또한 S-SSB 인덱스(또는 S-SSB 인덱스 또는 그룹 인덱스의 LSB)가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시된다.
제 1 접근 방식의 열한 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB는 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 각 슬롯의 위치는 S-SSB 버스트 세트의 주기 내에서 가변적이며 표시될 수 있다(예를 들면, 도 24의 2403).
하나의 하위 예에서는, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다. 각 슬롯이 2 개의 S-SSB를 포함하는 경우, 슬롯 내의 S-SSB의 위치(예를 들면, 슬롯에 있는 2 개의 S-SSB 중 하나에 대한 1 비트 표시)도 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다. 각 슬롯이 2 개의 S-SSB를 포함하는 경우, 슬롯 내의 S-SSB의 위치(예를 들면, 슬롯에 있는 2 개의 S-SSB 중 하나에 대한 1 비트 표시)가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시될 수 있다.
제 1 접근 방식의 열두 번째 예에서는, 하나의 S-SSB 버스트 세트가 다중 S-SSB(즉, L_SSB > 1)를 포함하며, 예를 들어 S-SSB가 다중 빔 방식 및/또는 반복 방식으로 작동되고, S-SSB들을 포함하는 슬롯들은 비연속적일 수 있으며, S-SSB를 포함하는 각 슬롯의 위치는 S-SSB 버스트 세트의 주기의 서브세트 내에서 가변적이며 표시될 수 있다(예를 들면, 도 24의 2404).
하나의 하위 예에서는, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다. 각 슬롯이 2 개의 S-SSB를 포함하는 경우, 슬롯 내의 S-SSB의 위치(예를 들면, 슬롯에 있는 2 개의 S-SSB 중 하나에 대한 1 비트 표시)도 또한 PSBCH 컨텐츠에 표시될 수 있다.
다른 하위 예에서, 해당 S-SSB의 PSBCH가 위치되는 DFN(예를 들어, 0부터 1023까지의 값을 갖는 10 비트 필드) 및 표시된 DFN 내의 슬롯 인덱스가 PSBCH 컨텐츠에 표시될 수 있으며, 여기서 DFN 내의 슬롯 인덱스는 0에서 M-1까지의 값을 갖는 (k+4) 비트 필드로 표현될 수 있고, 여기서 M = 10*2^k이고 15*2^k는 NR 사이드링크를 위해 지원되거나(예를 들면, k = 4) 또는 NR 사이드링크의 캐리어 주파수 범위를 위해 지원되는(예를 들면, 6 GHz 초과의 경우 k = 4, 6 GHz 미만의 경우 k = 1) 가장 큰 SCS이다. 각 슬롯이 2 개의 S-SSB를 포함하는 경우, 슬롯 내의 S-SSB의 위치(예를 들면, 슬롯에 있는 2 개의 S-SSB 중 하나에 대한 1 비트 표시)가 PSBCH의 DMRS와 같은 PSBCH의 다른 신호/채널을 사용하여 표시될 수 있다.
제 2 접근 방식에서는, PSBCH 컨텐츠가 사이드링크 캐리어 대역폭을 포함할 수 있다.
이 접근 방식의 첫 번째 예에서는, 사이드링크 캐리어 대역폭이 RB 단위의 값 세트로부터 표시되며, 여기서 RB는 S-SSB의 SCS와 관련된다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
이 접근 방식의 두 번째 예에서는, 사이드링크 캐리어 대역폭이 RB 단위의 값 세트로부터 표시되며, 여기서 RB는 PSBCH 컨텐츠에 표시된 SCS와 관련된다. 값 세트는 표시된 SCS 및/또는 캐리어 주파수 범위마다 결정될 수 있다.
이 접근 방식의 세 번째 예에서는, 사이드링크 캐리어 대역폭이 MHz 단위의 값 세트로부터 표시된다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
제 3 접근 방식에서는, PSBCH 컨텐츠가 NR 사이드링크 물리적 제어 채널(PSCCH) 및/또는 NR 사이드링크 물리적 공유 채널(PSSCH)에 대한 뉴머롤로지를 포함할 수 있다.
이 접근 방식의 첫 번째 예에서는, 뉴머롤로지가 kHz 단위의 미리 정의된 값 세트로부터 표시되는 PSSCH 및/또는 PSCCH에 대한 적어도 서브캐리어 간격을 포함할 수 있다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
이 접근 방식의 두 번째 예에서는, 뉴머롤로지가 PSSCH 및/또는 PSCCH에 대한 적어도 서브캐리어 간격을 포함할 수 있으며, 여기서 PSSCH 및/또는 PSCCH의 DMRS는 현재 PSBCH의 DMRS와 QCL되고(quasi co-located), 서브캐리어 간격은 kHz 단위로 미리 정의된 값 세트로부터 표시된다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
제 4 접근 방식에서는, PSBCH 컨텐츠가 주파수 오프셋을 포함할 수 있으며, 여기서 주파수 오프셋은 RE-레벨 오프셋 및 RB-레벨 오프셋 중 적어도 하나를 포함할 수 있고, 여기서 RE 또는 RB는 PSCCH의 뉴머롤로지에 관한 것이다.
이 접근 방식의 첫 번째 예에서는, 주파수 오프셋이 S-SSB의 가장 낮은 RE와 PSCCH의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 두 번째 예에서는, 주파수 오프셋이 S-SSB의 가장 낮은 RE와 캐리어의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 세 번째 예에서는, 주파수 오프셋이 S-SSB의 가장 낮은 RE와 PSSCH의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 네 번째 예에서는, 주파수 오프셋이 S-SSB의 가장 낮은 RE와 S-SSB가 위치한 BWP의 가장 낮은 RE 간의 차이를 나타낸다.
제 5 접근 방식에서는, PSBCH 컨텐츠가 PSCCH 및/또는 PSSCH의 구성을 포함할 수 있다.
이 접근 방식의 일 예에서, 구성은 BWP 구성을 포함할 수 있다.
이 접근 방식의 다른 예에서, 구성은 PSCCH 및 PSSCH의 다중화 패턴을 포함할 수 있다.
이 접근 방식의 또 다른 예에서, 구성은 PSCCH에 대한 리소스 할당, 예를 들어 PSCCH에 매핑된 시간 도메인 및 주파수 도메인 리소스들을 포함할 수 있다.
이 접근 방식의 또 다른 예에서, 구성은 TDD 슬롯 구성을 포함할 수 있다.
제 6 접근 방식에서는, PSBCH 컨텐츠가 버스트 세트 내에서 실제 송신되는 S-SSB에 대한 정보를 포함할 수 있다.
일 예에서, 버스트 세트 내에서 실제 송신되는 S-SSB들은 주어진 대역 또는 캐리어 주파수 범위에 대해 지원되는 주기 내의 SS/PBCH 블록의 최대 수와 길이가 동일한 비트맵이다.
다른 접근 방식에서는, PSBCH 컨텐츠가 버스트 세트 내에서 실제 송신되는 S-SSB에 대한 정보를 포함하지 않는 경우, UE는 버스트 세트 내의 모든 S-SSB들이 송신된 것으로 가정할 수 있다.
제 7 접근 방식에서는, PSBCH 컨텐츠가 S-SSB와 PSCCH(또는 PSSCH) 간의 전력 오프셋에 대한 정보를 포함할 수 있다.
예를 들어, 전력 오프셋은 S-SSB의 S-SSS(또는 PSBCH의 S-SSS 및 DMRS가 동일한 EPRE 또는 미리 정의된 EPRE 비율을 갖는 경우, PSBCH의 DMRS와 동등함)와 PSCCH의 DMRS 간의 리소스 요소 당 에너지(EPRE)를 나타낼 수 있다.
제 8 접근 방식에서는, PSBCH 컨텐츠가 S-SSB 버스트 세트의 주기에 대한 정보를 포함할 수 있다.
제 9 접근 방식에서는, PSBCH 컨텐츠가 PSBCH 컨텐츠의 시스템 정보 카테고리 표시를 포함할 수 있다.
예를 들어, 시스템 정보가 기지국으로부터의 것인지 차량 자체로부터의 것인지를 나타내기 위해 1 비트가 사용될 수 있다.
다른 예에서, 시스템 정보가 기지국으로부터의 것인지 차량 자체로부터의 것인지뿐만 아니라 기지국의 유형(예를 들어, NR 기지국 또는 LTE 기지국)을 나타내기 위해 2 비트가 사용될 수 있다.
제 10 접근 방식에서는, PSBCH 컨텐츠가 향후 확장을 위해 하나 이상의 예비된 비트를 포함할 수 있다.
일 실시예에서는, PSBCH의 스크램블링에 대한 양태들이 명시된다.
제 1 접근 방식에서는, PSBCH의 TTI(transmission time interval)가 2^m DFN이고, S-SSB 버스트 세트의 주기가 2^n DFN인 경우(m과 n은 정수이고 m
Figure 112020140524282-pct00037
n), PSBCH 컨텐츠 내의 DFN의 (n+1) 번째부터 m 번째까지의 LSB가 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되지 않고(m = n인 경우 DFN의 모든 비트가 스크램블링됨), PSBCH 컨텐츠의 다른 비트(CRC 제외)는 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되며, 여기서 제 1 레벨 스크램블링 시퀀스는 DFN의 (n+1) 번째부터 m 번째까지의 LSB 및 사이드링크 동기화 ID를 기반으로 구성된다. 제 1 레벨 스크램블링 이후의 모든 비트와 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 (n+1) 번째부터 m 번째까지의 LSB가 CRC를 생성하는데 사용되며, 제 1 레벨 스크램블링 이후의 모든 비트, 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 (n+1) 번째부터 m 번째까지의 LSB가, 생성된 CRC와 함께 제 2 레벨 스크램블링에 의해 스크램블링되며, 여기서 제 2 레벨 스크램블링 시퀀스는 사이드링크 동기화 ID 및, 해당되는 경우, PSBCH가 아닌 S-SSB에 의해 전달되는 다른 타이밍 정보(예를 들면, PSBCH의 S-SSS 및/또는 DMRS)를 기반으로 구성된다. 이 예의 도면이 도 25에 도시되어 있다.
도 25는 본 개시의 실시예들에 따른 PSBCH(2500)의 예시적인 스크램블링을 도시한 것이다. 도 25에 도시된 PSBCH(2500)의 스크램블링 실시예는 단지 설명을 위한 것이다. 도 25는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 2 접근 방식에서는, PSBCH의 TTI(Transmission Time Interval)가 2^m DFN이고, S-SSB 버스트 세트의 주기가 2^n DFN인 경우(m과 n은 정수이고 m
Figure 112020140524282-pct00038
n), PSBCH 컨텐츠 내의 DFN의 첫 번째부터 m 번째까지의 LSB가 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되지 않고(m = 0인 경우 DFN의 모든 비트가 스크램블링됨), PSBCH 컨텐츠의 다른 비트(CRC 제외)는 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되며, 여기서 제 1 레벨 스크램블링 시퀀스는 DFN의 첫 번째부터 m 번째까지의 LSB 및 사이드링크 동기화 ID를 기반으로 구성된다.
제 1 레벨 스크램블링 이후의 모든 비트와 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 첫 번째부터 m 번째까지의 LSB가 CRC를 생성하는데 사용되며, 제 1 레벨 스크램블링 이후의 모든 비트, 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 첫 번째부터 m 번째까지의 LSB가, 생성된 CRC와 함께 제 2 레벨 스크램블링에 의해 스크램블링되며, 여기서 제 2 레벨 스크램블링 시퀀스는 사이드링크 동기화 ID 및, 해당되는 경우, PSBCH가 아닌 S-SSB에 의해 전달되는 다른 타이밍 정보(예를 들면, PSBCH의 S-SSS 및/또는 DMRS)를 기반으로 구성된다. 이 예의 도면이 도 26에 도시되어 있다.
도 26은 본 개시의 실시예들에 따른 PSBCH(2600)의 다른 예시적인 스크램블링을 도시한 것이다. 도 26에 도시된 PSBCH(2600)의 스크램블링의 실시예는 단지 설명을 위한 것이다. 도 26은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 3 접근 방식에서는, PSBCH의 TTI(transmission time interval)가 2^m DFN이고, S-SSB 버스트 세트의 주기가 2^n DFN인 경우(m과 n은 정수이고 m
Figure 112020140524282-pct00039
n), PSBCH 컨텐츠 내의 DFN의 첫 번째부터 m 번째까지의 LSB가 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되지 않고(m = 0인 경우 DFN의 모든 비트가 스크램블링됨), PSBCH 컨텐츠의 다른 비트(CRC 제외)는 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되며, 여기서 제 1 레벨 스크램블링 시퀀스는 DFN의 (n+1) 번째부터 m 번째까지의 LSB 및 사이드링크 동기화 ID를 기반으로 구성된다. 제 1 레벨 스크램블링 이후의 모든 비트와 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 첫 번째부터 m 번째까지의 LSB가 CRC를 생성하는데 사용되며, 제 1 레벨 스크램블링 이후의 모든 비트, 제 1 레벨 스크램블링에서 스크램블링되지 않은 DFN의 첫 번째부터 m 번째까지의 LSB가, 생성된 CRC와 함께 제 2 레벨 스크램블링에 의해 스크램블링되며, 여기서 제 2 레벨 스크램블링 시퀀스는 사이드링크 동기화 ID 및, 해당되는 경우, PSBCH가 아닌 S-SSB에 의해 전달되는 다른 타이밍 정보(예를 들면, PSBCH의 S-SSS 및/또는 DMRS)를 기반으로 구성된다. 이 예의 도면이 도 27에 도시되어 있다.
도 27은 본 개시의 실시예들에 따른 PSBCH(2700)의 또 다른 예시적인 스크램블링을 도시한 것이다. 도 27에 도시된 PSBCH(2700)의 스크램블링 실시예는 단지 설명을 위한 것이다. 도 27은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 4 접근 방식에서는, PSBCH 컨텐츠 내의 DFN의 모든 비트가 제 1 레벨 스크램블링 시퀀스에 의해 스크램블링되며, 여기서 제 1 레벨 스크램블링 시퀀스는 사이드링크 동기화 ID만을 기반으로 구성된다. 제 1 레벨 스크램블링 이후의 모든 비트가 CRC를 생성하는데 사용되며, 제 1 레벨 스크램블링 이후의 모든 비트가 제 2 레벨 스크램블링에 의해 스크램블링되며, 여기서 제 2 레벨 스크램블링 시퀀스는 사이드링크 동기화 ID 및, 해당되는 경우, PSBCH가 아닌 S-SSB에 의해 전달되는 다른 타이밍 정보(예를 들면, PSBCH의 S-SSS 및/또는 DMRS)를 기반으로 구성된다. 이 예의 도면이 도 28에 도시되어 있다.
도 28은 본 개시의 실시예들에 따른 PSBCH(2800)의 또 다른 예시적인 스크램블링을 도시한 것이다. 도 28에 도시된 PSBCH(2800)의 스크램블링 실시예는 단지 설명을 위한 것이다. 도 28은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 5 접근 방식에서는, PSBCH 컨텐츠 내의 CRC 이외의 모든 비트가 스크램블링 시퀀스에 의해 스크램블링되며, 여기서 스크램블링 시퀀스는 사이드링크 동기화 ID 및, 해당되는 경우, PSBCH가 아닌 S-SSB에 의해 전달되는 다른 타이밍 정보(예를 들면, PSBCH의 S-SSS 및/또는 DMRS)를 기반으로 구성된다. 스크램블링 이후의 모든 비트가 CRC를 생성하는데 사용된다. 이 접근 방식에는 스크램블링 레벨이 하나뿐이다. 이 예의 도면이 도 29에 도시되어 있다.
도 29는 본 개시의 실시예들에 따른 PSBCH(2900)의 또 다른 예시적인 스크램블링을 도시한 것이다. 도 29에 도시된 PSBCH(2900)의 스크램블링의 실시예는 단지 설명을 위한 것이다. 도 29는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 실시예에서, PSBCH의 DMRS의 RE 매핑에 대한 양태들이 명시된다.
제 1 접근 방식에서는, S-SSB들 내의 심볼의 일부가 PSBCH의 DMRS를 위해 매핑되며, 이에 따라 PSBCH의 DMRS를 포함하는 심볼(들)이 PSBCH를 포함하는 심볼들과 함께 시분할 다중화(TDMed)되도록 한다.
하나의 하위 접근 방식에서는, S-SSB의 BW가 12 RB보다 크고, S-SSS의 BW가 12 RB인 경우, S-SSB들 내의 S-SSS를 포함하는 심볼(들)에서, S-SSS에 매핑되지 않은 나머지 RB들이 PSBCH의 DMRS를 위해 매핑될 수 있다.
이 접근 방식의 일 예에서는, 둘 이상의 TDM 패턴이 지원될 수 있으며, 각 TDM 패턴은 사이드링크 동기화 ID 그룹과 연관된다. 예를 들어, 사이드링크 동기화 ID들이 2 개의 그룹(예를 들면, 네트워크-내 및 네트워크-밖)으로 나뉘어질 수 있으며, UE는 S-PSS 및/또는 S-SSS로부터 검출된 사이드링크 동기화 ID에 따라, PSBCH의 DMRS를 포함하는 심볼(들)과 PSBCH를 포함하는 심볼들의 TDM 패턴을 가정한다. 2 개의 TDM 패턴의 일 예가 도 30에 도시되어 있으며, 여기서 첫 번째 TDM 패턴에서 PSBCH의 DMRS를 포함하는 심볼들 중 일부는 두 번째 TDM 패턴에서 PSBCH를 위해 매핑되고, 첫 번째 TDM 패턴에서 PSBCH를 포함하는 심볼들 중 일부는 두 번째 TDM 패턴에서 PSBCH의 DMRS를 위해 매핑된다.
도 30은 본 개시의 실시예들에 따른 PSBCH 및 DMRS(3000)의 예시적인 TDM 패턴을 도시한 것이다. 도 30에 도시된 PSBCH 및 DMRS(3000)의 TDM 패턴의 실시예는 단지 설명을 위한 것이다. 도 30은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
제 2 접근 방식에서는, PSBCH의 DMRS가 PSBCH를 전달하는 RE들을 포함하는 각 RB 내의 RE들의 일부에 매핑되며, 이에 따라 PSBCH의 DMRS를 전달하는 RE들이 PSBCH를 전달하는 RE들과 인터리브된 주파수 분할 다중화(IFDMed)되도록 한다.
이 접근 방식의 일 예에서는, PSBCH의 DMRS를 전달하는 RE의 RB 내의 RE 인덱스가 N_RE^DMRS mod 4 = 1 또는 N_RE^DMRS mod 2 = 0과 같이 사양에서 고정되며, 여기서 N_RE^DMRS는 PSBCH의 DMRS를 전달하는 RE의 RB 내에 있는 RE 인덱스이다.
이 접근 방식의 다른 예에서는, PSBCH의 DMRS를 전달하는 RE의 RB 내에 있는 RE 인덱스가 사이드링크 동기화 ID에 의해 결정된다. 하나의 하위 예에 있어서, N_RE^DMRS mod 4 = (N_ID^SL mod 4)이며, 여기서 N_RE^DMRS는 PSBCH의 DMRS를 전달하는 RE의 RB 내에 있는 RE 인덱스이다. 다른 하위 예에 있어서, N_RE^DMRS mod 2 = (N_ID^SL mod 2)이며, 여기서 N_RE^DMRS는 PSBCH의 DMRS를 전달하는 RE의 RB 내에 있는 RE 인덱스이다.
일 실시예에서는, 시스템 정보의 일부가 미리 구성될 수도 있고, 소스와 동기화를 시도하는 V2X UE에게 알려진다.
미리 구성된 시스템 정보를 구성하기 위해 하나 이상의 접근 방식이 동시에 지원될 수 있다. 예를 들어, 일부 접근 방식 또는 접근 방식의 예는 캐리어 주파수 범위에 대해서만 지원될 수 있다.
제 1 접근 방식에서는, 미리 구성된 시스템 정보가 NR 사이드링크에 대한 뉴머롤로지를 포함할 수 있으며, 뉴머롤로지의 추가 구성이 있는 경우, 모든 NR 사이드링크 신호 및 채널은, 다시 구성될 때까지 미리 구성된 뉴머롤로지를 사용한다. 뉴머롤로지는 적어도 하나의 서브캐리어 간격과 CP 길이를 포함한다.
제 2 접근 방식에서는, 미리 구성된 시스템 정보가 사이드링크 캐리어 대역폭을 포함할 수 있다.
이 접근 방식의 첫 번째 예에서는, 사이드링크 캐리어 대역폭이 RB 단위로 정의된 값 세트로부터 표시되며, 여기서 RB는 미리 구성된 정보 내에 포함되는 SCS와 관련된다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
이 접근 방식의 두 번째 예에서는, 사이드링크 캐리어 대역폭이 MHz 단위로 정의된 값 세트로부터 표시된다. 값 세트는 캐리어 주파수 범위마다 결정될 수 있다.
제 3 접근 방식에서, 미리 구성된 시스템 정보는, SS/PBCH 블록이 주파수 도메인에서 위치되는 동기화 래스터 엔트리를 포함할 수 있다.
일 예에서, 동기화 엔트리는 주어진 대역에 대한 미리 정의된 주파수 위치 세트로부터 선택될 수 있다.
제 4 접근 방식에서는, 미리 구성된 시스템 정보가 주파수 오프셋을 포함할 수 있으며, 여기서 주파수 오프셋은 RE-레벨 오프셋 및 RB-레벨 오프셋 중 적어도 하나를 포함할 수 있고, 여기서 RE 또는 RB는 미리 구성된 정보 내의 뉴머롤로지와 관련된다.
이 접근 방식의 첫 번째 예에서, 주파수 오프셋은 S-SSB의 가장 낮은 RE와 PSCCH의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 두 번째 예에서, 주파수 오프셋은 S-SSB의 가장 낮은 RE와 캐리어의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 세 번째 예에서, 주파수 오프셋은 S-SSB의 가장 낮은 RE와 PSSCH의 가장 낮은 RE 간의 차이를 나타낸다.
이 접근 방식의 네 번째 예에서, 주파수 오프셋은 S-SSB의 가장 낮은 RE와 S-SSB가 위치한 BWP의 가장 낮은 RE 간의 차이를 나타낸다.
제 5 접근 방식에서는, 미리 구성된 시스템 정보가 BWP 구성을 포함할 수 있다. 뉴머롤로지의 추가 구성이 있는 경우, 모든 NR 사이드링크 신호 및 채널은, 다시 구성될 때까지 미리 구성된 BWP를 사용하는 것으로 가정된다.
제 6 접근 방식에서는, 미리 구성된 시스템 정보가 버스트 세트 내에서 실제로 송신되는 S-SSB의 표시를 포함할 수 있다.
일 예에서, 버스트 세트 내에서 실제 송신되는 S-SSB는 주어진 대역 또는 캐리어 주파수 범위에 대해 지원되는 주기 내에서의 S-SSB의 최대 수와 동일한 길이를 갖는 비트맵이다.
제 7 접근 방식에서는, 미리 구성된 시스템 정보가 S-SSB 버스트 세트의 주기를 포함할 수 있다.
일 실시예에서, 하나의 사이드링크 SS/PBCH 블록(S-SSB)은 사이드링크 프라이머리 동기화 신호(S-PSS)를 위해 매핑된 2 개의 OFDM 심볼, 사이드링크 세컨더리 동기화 신호(S-SSS)를 위해 매핑된 2 개의 OFDM 심볼, 및 물리적 사이드링크 브로드캐스트 채널(PSBCH) 및 관련 복조 기준 신호(DMRS)를 위해 매핑된 X 개의 OFDM 심볼을 포함한다. 따라서, 전체적으로, S-SSB는 X+4 개의 OFDM 심볼에 걸쳐 있으며, X+4 개의 OFDM 심볼은 시간 도메인에서 연속적이다.
일 접근 방식에서, X는 모든 S-SSB에 대해 고정된다. 본 실시예의 예들 중 하나는 X가 고정된 경우에 S-SSB의 구성에 적용될 수 있다.
다른 접근 방식에서, X는 가변/구성 가능할 수 있으며, 동기화 소스에 동기화를 시도하는 V2X UE에게 사전 구성이 알려져 있다. X가 가변/구성 가능한 경우, 본 실시예의 예들 중 적어도 하나가 주어진 X에 대한 S-SSB의 구성에 적용될 수 있다.
이 접근 방식의 일 예에서, X는 S-SSB의 뉴머롤로지(예를 들어, 사이클릭 프리픽스 길이)에 따라 다를 수 있으며, 예를 들어 일반 CP의 경우, 하나의 S-SSB는 PSBCH 및 DMRS를 위해 매핑된 X_1 개의 심볼을 가지는 반면, 확장 CP의 경우, 하나의 S-SSB는 PSBCH 및 DMRS를 위해 매핑된 X_2 개의 심볼을 가지며, 여기서 X_1은 X_2와 다르고(예를 들면, X_1 > X_2), S-SSB 구성은 일반 CP 및 확장 CP에 대해 다를 수 있다(예를 들어, PSBCH 및 DMRS에 대해 X_1 개의 심볼을 갖는 이 실시예의 일 예가 일반 CP에 사용되며, PSBCH 및 DMRS에 대해 X_2 개의 심볼을 갖는 이 실시예의 다른 예가 확장 CP에 사용된다). 일 예에서, 확장 CP에 대한 S-SSB는 일반 CP에 대한 S-SSB로부터 마지막 심볼(들)(예를 들면, X_1 = X_2 + 2가 되는 마지막 두 개의 심볼)만큼 잘린다. 이 인스턴스에 대한 하나의 특정 고려 사항에서는, X_1 = 12 및 X_2 = 10이다. 이 인스턴스에 대한 또 다른 특정 고려 사항에서는, X_1 = 13 및 X_2 = 11이다.
일 접근 방식에서, S-SSB는 8 개의 OFDM 심볼(예를 들면, X = 4)로 구성된다.
도 31은 본 개시의 실시예들에 따른 예시적인 S-SSB(3100)를 도시한 것이다. 도 31에 도시된 S-SSB(3100)의 실시예는 단지 설명을 위한 것이다. 도 31은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들면, 도 31의 3101)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 예(예를 들어, 도 31의 3102)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5 및 #6 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 31의 3103)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #7 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 31의 3104)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 31의 3105)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #5, #6 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 31의 3106)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5 및 #6 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(도 31의 3107)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #7 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 접근 방식에서, S-SSB는 9 개의 OFDM 심볼(예를 들면, X=5)로 구성된다.
도 32는 본 개시의 실시예들에 따른 다른 예시적인 S-SSB(3200)를 도시한 것이다. 도 32에 도시된 S-SSB(3200)의 실시예는 단지 설명을 위한 것이다. 도 32는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들어, 도 32의 3201)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 예(예를 들어, 도 32의 3202)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6 및 #7 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 32의 3203)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 32의 3204)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 32의 3205)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #5, #6, #7 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 32의 3206)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6 및 #7 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 32의 3207)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 32의 3208)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 32의 3209)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 접근 방식에서, S-SSB는 10 개의 OFDM 심볼(예를 들어, X=6)로 구성된다.
도 33a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3300)를 도시한 것이다. 도 33a에 도시된 S-SSB(3300)의 실시예는 단지 설명을 위한 것이다. 도 33a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들어, 도 33a의 3301)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 예(예를 들어, 도 33a의 3302)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고 S-SSB의 #9 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3303)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3304)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3305)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3306)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #9 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7 및 #8 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(도 33a의 3307)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, #S-SSB의 3, #4, #5, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3308)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #7, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33a의 3309)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #5, #6, #7, #8 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
도 33b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3320)를 도시한 것이다. 도 33b에 도시된 S-SSB(3320)의 실시예는 단지 설명을 위한 것이다. 도 33b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 예(예를 들어, 도 33b의 3310)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #3 및 #4 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #5, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3311)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3312)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3313)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3314)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3315)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #5, #6, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3316)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3317)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 33b의 3318)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #1 및 #4 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #5, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 접근 방식에서, S-SSB는 11 개의 OFDM 심볼(예를 들어, X=7)로 구성된다.
도 34a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3400)를 도시한 것이다. 도 34a에 도시된 gNB(102)의 실시예는 단지 설명을 위한 것이다. 도 34a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들어, 도 34a의 3401)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #8, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 예(예를 들면, 도 34a의 3402)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #10 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3403)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3404)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3405)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3406)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #10 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7, #8 및 #9 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3407)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3408)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #7, #8, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34a의 3409)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
도 34b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3420)를 도시한 것이다. 도 34b에 도시된 S-SSB(3420)의 실시예는 단지 설명을 위한 것이다. 도 34b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 예(예를 들어, 도 34b의 3410)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #6, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3411)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3412)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3413)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #9 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #8 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3414)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3415)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #9 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3416)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3417)에서, S-SSB의 #3 및 #4 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #2 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #6, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 34b의 3418)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #1 및 #4 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #5, #6, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 접근 방식에서, S-SSB는 12 개의 OFDM 심볼(예를 들어, X=8)로 구성된다.
도 35a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3500)을 도시한 것이다. 도 35b에 도시된 S-SSB(3500)의 실시예는 단지 설명을 위한 것이다. 도 35b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들어, 도 35a의 3501)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #8, #9, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
다른 예(예를 들면, 도 35a의 3502)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #11 및 #12 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3503)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3504)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3505)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3506)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #11 및 #12 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7, #8, #9 및 #10 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3507)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #7, #8, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3508)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #7, #8, #9, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35a의 3509)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
도 35b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3520)를 도시한 것이다. 도 35b에 도시된 S-SSB(3520)의 실시예는 단지 설명을 위한 것이다. 도 35b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 예(예를 들어, 도 35b의 3510)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #3 및 #4 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #5, #6, #7, #8, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3511)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #6, #7, #8, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3512)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #7, #8, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3513)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #8, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3514)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #9 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7, #8, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3515)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #7, #8, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3516)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #7, #8, #9, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3517)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #6, #7, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 35b의 3518)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #1 및 #4 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #5, #6, #7, #8, #9, #10, #11 및 #12 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 접근 방식에서, S-SSB는 13 개의 OFDM 심볼(예를 들어, X=9)로 구성된다.
도 36a는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3600)를 도시한 것이다. 도 36a에 도시된 S-SSB(3600)의 실시예는 단지 설명을 위한 것이다. 도 36a는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
일 예(예를 들어, 도 36a의 3601)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #8, #9, #10, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들면, 도 36a의 3602)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #12 및 #13 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3603)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3604)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #8, #9, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3605)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3606)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #12 및 #13 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7, #8, #9, #10 및 #11 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3607)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #7, #8, #9, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3608)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #8 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #7, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36a의 3609)에서, S-SSB의 #1 및 #2 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #7 및 #8 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #3, #4, #5, #6, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
도 36b는 본 개시의 실시예들에 따른 또 다른 예시적인 S-SSB(3620)를 도시한 것이다. 도 36b에 도시된 S-SSB(3620)의 실시예는 단지 설명을 위한 것이다. 도 36b는 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
또 다른 예(예를 들어, 도 36b의 3610)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #6, #7, #8, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3611)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #6 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #7, #8, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3612)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #7 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #8, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3613)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #10 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #6, #7, #8, #9, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3614)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #6 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #5, #7, #8, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3615)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #9 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3616)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #11 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #9, #10, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3617)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #5 및 #10 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #4, #6, #7, #8, #9, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
또 다른 예(예를 들어, 도 36b의 3618)에서, S-SSB의 #2 및 #3 심볼은 S-PSS를 위해 매핑되고, S-SSB의 #4 및 #5 심볼은 S-SSS를 위해 매핑되며, S-SSB의 #1, #6, #7, #8, #9, #10, #11, #12 및 #13 심볼은 PSBCH 및 DMRS를 위해 매핑된다.
일 실시예에서, 슬롯 내의 S-SSB의 매핑은 고정된다.
일 접근 방식에서는, S-SSB의 첫 번째 심볼(예를 들어, 본 개시의 제 1 실시예의 예들에서 S-SSB의 심볼 #1)이 슬롯의 첫 번째 OFDM 심볼과 정렬된다. 예를 들어, S-SSB에 대한 총 심볼 수가 슬롯의 총 OFDM 심볼 수보다 작거나 같은 경우(예를 들면, 일반 CP의 경우 14 개 심볼 또는 확장 CP의 경우 12 개 심볼), S-SSB는 슬롯의 첫 번째 OFDM 심볼에서 시작되며, 나머지 심볼(들)(예를 들면, 슬롯 내의 마지막 하나 또는 여러 심볼)은 다른 목적(예를 들면, TX/RX 스위치 갭 및/또는 다른 신호/채널과 다중화)을 위해 사용될 수 있다.
다른 접근 방식에서는, S-SSB의 첫 번째 심볼(예를 들어, 본 개시의 제 1 실시예의 예들에서 S-SSB의 심볼 #1)이 슬롯의 두 번째 OFDM 심볼과 정렬된다. 예를 들어, S-SSB는 슬롯의 두 번째 OFDM 심볼에서 시작되며, 슬롯의 첫 번째 심볼은 예비되고(예를 들면, AGC 목적) 나머지 심볼(들)(예를 들면, 슬롯 내의 마지막 하나 또는 여러 심볼)은 다른 목적(예를 들면, TX/RX 스위치 갭 및/또는 다른 신호/채널과의 다중화)을 위해 사용될 수 있다.
또 다른 접근 방식에서는, S-SSB의 마지막 심볼이 슬롯의 두 번째 마지막 OFDM 심볼과 정렬된다. 예를 들어, S-SSB에 대한 총 심볼 수가 슬롯의 총 OFDM 심볼 수(예를 들면, 일반 CP의 경우 14 개 심볼 또는 확장 CP의 경우 12 개 심볼)보다 작거나 같으며, S-SSB는 슬롯의 마지막 두 번째 심볼(예를 들면, 일반 CP의 경우 슬롯의 13 번째 심볼 또는 확장 CP의 경우 슬롯의 11 번째 심볼)에서 끝나고, 슬롯의 마지막 심볼은 예비되며(예를 들면, TX/RX 스위치 갭용), 나머지 심볼(들)(예를 들면, 슬롯 내의 첫 번째 하나 또는 여러 심볼)은(있는 경우), 다른 목적(예를 들면, AGC 및/또는 다른 신호/채널과의 다중화)에 사용될 수 있다.
다른 실시예에서, 슬롯에서 S-SSB의 매핑은 가변/구성 가능하다.
일 접근 방식에서는, S-SSB에 대한 총 심볼 수가 슬롯의 총 OFDM 심볼 수보다 작거나 같은 경우(예를 들어, 일반 CP의 경우 14 개 심볼 또는 확장 CP의 경우 12 개 심볼), S-SSB는 슬롯 내의 임의의 심볼(예를 들면, 마지막 심볼은 TX/RX 스위치 갭 목적을 위해 예비됨) 또는 슬롯의 서브세트에서 시작될 수 있다. 일 양태에서는, S-SSB가 시작되는 슬롯 내의 시작 위치 중 하나가 동기화 소스에 동기화를 시도하는 V2X UE에 미리 구성된다. 다른 양태에서는, S-SSB가 시작되는 슬롯 내의 시작 위치 중 하나가 동기화 소스와 동기화를 시도하는 V2X UE에 표시된다. 이 접근 방식의 일 예가 도 37에 도시되어 있다.
도 37은 본 개시의 실시예들에 따른 슬롯(3700) 내의 예시적인 S-SSB 위치를 도시한 것이다. 도 37에 도시된 슬롯(3700) 내의 S-SSB 위치의 실시예는 단지 설명을 위한 것이다. 도 37은 본 개시의 범위를 임의의 특정 구현으로 제한하지 않는다.
다음의 예들 중 적어도 하나가 슬롯 내의 S-SSB 매핑의 변동/구성의 표시/사전 구성을 위해 지원될 수 있다(예를 들어, 슬롯 내 S-SSB의 시작 위치를 표시함으로써).
일 예에서는, S-SSB의 매핑의 변동/구성의 표시가 PSBCH의 페이로드에서 이루어지며, 예를 들어 PSBCH의 페이로드의 필드가 슬롯 내 S-SSB의 시작 위치를 나타낸다.
다른 예에서는, S-SSB 매핑의 변동/구성이 동기화 소스에 동기화를 시도하는 V2X UE에 미리 구성된다.
또 다른 예에서는, S-SSB 매핑의 변동/구성의 표시가 S-SSB 내의 PSBCH의 DMRS 시퀀스에 의해 전달된다.
또 다른 예에서는, S-SSB 매핑의 변동/구성의 표시가 S-SSB 내의 PSBCH의 페이로드와 PSBCH의 DMRS 시퀀스의 조합에 의해 전달된다.
일 실시예에서는, S-SSB 버스트 세트가 적어도 하나의 S-SSB를 포함할 수 있으며, 시간 도메인에서 주기적으로 송신되는 유닛으로 작용한다.
버스트 세트 구성을 위한 제 1 접근 방식에서, S-SSB 버스트 세트는 단일 S-SSB를 포함할 수 있다. 예를 들어, S-SSB는 6 GHz 이하의 캐리어 주파수와 같은 단일 빔 동작을 사용하여 송신될 수 있다. 일 고려 사항에서는, 단일 S-SSB의 시간 도메인 위치를 구성할 수 있으며, 이 위치는 S-SSB의 신호/채널(예를 들면, PSBCH의 컨텐츠)에 표시된다.
버스트 세트 구성을 위한 제 2 접근 방식에서, S-SSB 버스트 세트는 여러 S-SSB를 포함할 수 있으며, S-SSB 버스트 세트의 최대 S-SSB 수는 캐리어 주파수 범위 및/또는 S-SSB의 SCS에 기초하여 결정될 수 있다. 예를 들어, S-SSB는 다중 빔 동작, 반복 동작 방식 또는 다중 빔 동작과 반복 동작의 조합으로 송신될 수 있다.
제 2 접근 방식의 일 예에서는, S-SSB 버스트 세트 내의 여러 S-SSB가 동일한 구성 방법을 갖는다. 예를 들어, S-SSB 구조가 S-SSB 버스트 세트 내에서 동일하며, S-SSB들을 포함하는 슬롯들이 반복되어 S-SSB 버스트 세트를 구성한다.
제 2 접근 방식의 다른 예에서는, S-SSB 버스트 세트 내의 여러 S-SSB가 서로 다른 구성 방법을 갖는다. 예를 들어, S-SSB 구조는 S-SSB 버스트 세트 내에서 상이할 수 있으며, 본 개시의 상이한 예들이 서로 연결되어 S-SSB 버스트 세트를 구성한다.
버스트 세트 내에서 실제 송신되는 S-SSB에 대한 제 1 접근 방식에서, 버스트 세트 내에서 실제 송신되는 S-SSB의 수는 버스트 세트 내의 최대 S-SSB 수와 동일하며, 이에 따라 버스트 세트 내의 S-SSB 수가 정의되는 경우, 모든 버스트 세트가 송신을 위한 최대 S-SSB 수를 포함해야 한다.
버스트 세트 내에서 실제 송신되는 S-SSB에 대한 제 2 접근 방식에서는, 버스트 세트 내에서 실제로 송신되는 S-SSB의 수가 버스트 세트 내의 최대 S-SSB 수보다 작거나 같으며, 버스트 세트 내에서 실제 송신되는 S-SSB의 수는 V2X UE에게 표시되거나 알려진다. 버스트 세트 내에서 실제 송신되는 S-SSB의 수와 관련된 정보의 일 예에서, 버스트 세트 내에서 실제 송신되는 S-SSB의 수를 명시적으로 표시할 수 있다. 이 예에 대한 일 고려 사항에서, 버스트 세트 내의 S-SSB의 시작 위치 및/또는 종료 위치는 고정되거나 표시될 수 있으며, 여기서 버스트 세트 내의 S-SSB의 수는 표시된 바와 같다.
버스트 세트 내에서 실제 송신되는 S-SSB의 수와 관련된 정보에 대한 다른 예에서는, 버스트 세트 내에서 실제 송신되는 S-SSB를 나타내는 비트맵으로부터 암시적으로 표시할 수 있다. 표시 방법의 일 예에서, 표시는 PSBCH 컨텐츠에서 이루어질 수 있다. 표시 방법의 다른 예에서, 표시는 예를 들어 미리 구성된 BWP와 관련된 미리 구성된 정보에서 이루어질 수 있다.
버스트 세트 내에서 실제 송신되는 S-SSB에 대한 제 3 접근 방식에서는, 버스트 세트 내의 S-SSB의 최대 수에 관계없이, 버스트 세트 내에서 실제 송신되는 S-SSB의 수가 고정된다. 이 접근 방식의 일 고려 사항에서는, 실제 송신되는 S-SSB의 고정된 수가 캐리어 주파수 범위 및/또는 S-SSB의 SCS에 따라 다를 수 있다. 예를 들어, 버스트 세트 내에서 실제 송신되는 S-SSB의 고정된 수는 1이다.
본 개시가 예시적인 실시예로 설명되었지만, 다양한 변경 및 수정이 당업자에게 제안될 수 있다. 본 개시는 첨부된 청구 범위의 범주 내에 있는 그러한 변경 및 수정을 포함하는 것으로 의도된다.
본 출원의 어떠한 설명도, 임의의 특정 요소, 단계, 또는 기능이 청구범위에 포함되는 필수 요소를 나타내는 것으로 해석되어서는 아니된다. 본 발명의 특허청구범위는 청구항들에 의해서만 규정된다. 또한, "~하기 위한 수단"이라는 정확한 단어가 분사로 이어지지 않는다면, 어떠한 청구항들도 미국 특허법 35 U.S.C. § 112(f)의 해석을 적용하려는 것이 아니다.

Claims (15)

  1. 무선 통신 시스템의 제 1 사용자 장비(UE)에 있어서,
    프로세서로서,
    사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 제1 시퀀스 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 제2 시퀀스를 식별하고,
    상기 제1 시퀀스에 기반한 상기 S-PSS, 상기 제2 시퀀스에 기반한 상기 S-SSS, 물리적 사이드링크 브로드캐스트 채널(PSBCH), 및 상기 PSBCH 에 대한 복조 기준 신호(DMRS)를 포함하는 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)를 식별하도록 구성되는, 상기 프로세서; 및
    상기 프로세서에 동작 가능하게 연결되고, 사이드링크 채널들을 통해 상기 S-SSB를 제 2 UE에 송신하도록 구성되는 송수신기
    를 포함하고,
    상기 S-SSB 는 상기 S-PSS 에 대한 두 심볼들 및 상기 S-SSS 에 대한 두 심볼들을 포함하고,
    상기 제1 시퀀스는 사이클릭 시프트와 관련된 미리정해진 값 및 사이드링크 동기화 아이덴티티(SL-SID)에 기반하여 식별되고, 및
    상기 미리정해진 값은 22인 것을 특징으로 하는, 제 1 사용자 장비(UE).
  2. 제 1 항에 있어서,
    상기 S-PSS 에 대한 두 심볼들은 상기 S-SSB 에서 제2 심볼 및 제3 심볼이고,
    상기 S-SSS 에 대한 두 심볼들은 상기 S-SSB 에서 제4 심볼 및 제5 심볼이고, 및
    상기 PSBCH 및 상기 PSBCH 에 대한 상기 DMRS 에 대한 심볼들은 상기 S-SSB 에서 제1 심볼, 제6 심볼 및 후속하는 심볼들인 것을 특징으로 하는, 제 1 사용자 장비(UE).
  3. 제 1 항에 있어서,
    상기 제1 시퀀스는 127인 시퀀스 길이를 가지는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기반하여 결정되고,
    상기 제2 시퀀스는 127인 시퀀스 길이를 가지는 BPSK 변조된 Gold-시퀀스에 기반하여 결정되고, 및
    상기 미리정해진 값은 프라이머리 동기화 신호(PSS) 에 사용되는 사이클릭 시프트들로부터의 최대 거리와 관련된 것을 특징으로 하는, 제 1 사용자 장비(UE).
  4. 제 1 항에 있어서,
    상기 프로세서는 상기 SL-SID 및 리소스들의 세트를 결정하고, 상기 SL-SID 및 상기 리소스들의 세트에 기반하여 상기 S-SSB 를 식별하도록 더 구성되고,
    상기 리소스들의 세트는 상기 S-SSB를 송신하기 위한 주파수 도메인 리소스들을 포함하고, 및
    상기 주파수 도메인 리소스들은 미리 구성되는, 제 1 사용자 장비(UE).
  5. 제 1 항에 있어서,
    상기 S-PSS에 대한 상기 제 1 시퀀스는 g(x) = x7+x+1에 의해 주어진 다항식에 의해 결정되고, 여기서 M-시퀀스는 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)로 생성되고,
    상기 S-PSS에 대한 상기 제 1 시퀀스는 d_SPSS(n) = 1-2*x(n), m = (n+43*N_GID^SL+22) mod 127 (0
    Figure 112022017713704-pct00040
    n < 127)에 의해 주어지고, 여기서 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)이며, x(6:0) = [0 0 0 0 0 0 1]이고, 및
    상기 N_GID^SL 은 사이드링크 동기화 식별자 그룹 인덱스인, 제 1 사용자 장비(UE).
  6. 제 1 항에 있어서,
    상기 S-SSS에 대한 상기 제 2 시퀀스는 d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
    Figure 112022017713704-pct00041
    , m_1 = N_ID mod 112, 0
    Figure 112022017713704-pct00042
    n <127에 의해 주어지고, x_0(n_0)은 x_0(i+7) = x_0(i+1) + x_0(i)(i = 0, 1, ... , 119), 및 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 첫 번째 M-시퀀스이고; x_1(n_1)은 x_1(i+7) = x_1(i+1) + x_1(i)(i = 0, 1, ... , 119), 및 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 두 번째 M-시퀀스이며; N_ID는 상기 SL-SID인, 제 1 사용자 장비(UE).
  7. 무선 통신 시스템의 제 2 사용자 장비(UE)에 있어서,
    제 1 UE로부터, 사이드링크 채널들을 통해 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)을 수신하도록 구성되는 송수신기; 및
    상기 송수신기에 작동 가능하게 연결되는 프로세서로서,
    상기 S-SSB 로부터 제1 시퀀스에 기반하여 식별된 사이드링크 프라이머리 동기화 신호(S-PSS), 제2 시퀀스에 기반하여 식별된 사이드링크 세컨더리 동기화 신호(S-SSS), 물리적 사이드링크 브로드캐스트 채널(PSBCH), 및 상기 PSBCH 에 대한 복조 기준 신호(DMRS)를 식별하도록 구성되는, 상기 프로세서
    를 포함하고,
    상기 S-SSB 는 상기 S-PSS 에 대한 두 심볼들 및 상기 S-SSS 에 대한 두 심볼들을 포함하고,
    상기 제1 시퀀스는 사이클릭 시프트와 관련된 미리정해진 값 및 사이드링크 동기화 아이덴티티(SL-SID)에 기반하여 식별되고, 및
    상기 미리정해진 값은 22인 것을 특징으로 하는, 제 2 사용자 장비(UE).
  8. 제 7 항에 있어서,
    상기 S-PSS 에 대한 두 심볼들은 상기 S-SSB 에서 제2 심볼 및 제3 심볼이고,
    상기 S-SSS 에 대한 두 심볼들은 상기 S-SSB 에서 제4 심볼 및 제5 심볼이고, 및
    상기 PSBCH 및 상기 PSBCH 에 대한 상기 DMRS 에 대한 심볼들은 상기 S-SSB 에서 제1 심볼, 제6 심볼 및 후속하는 심볼들인 것을 특징으로 하는, 제 2 사용자 장비(UE).
  9. 제 7 항에 있어서,
    상기 제1 시퀀스는 127인 시퀀스 길이를 가지는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기반하여 결정되고,
    상기 제2 시퀀스는 127인 시퀀스 길이를 가지는 BPSK 변조된 Gold-시퀀스에 기반하여 결정되고, 및
    상기 미리정해진 값은 프라이머리 동기화 신호(PSS) 에 사용되는 사이클릭 시프트들로부터의 최대 거리와 관련된 것을 특징으로 하는, 제 2 사용자 장비(UE).
  10. 제 7 항에 있어서,
    상기 S-SSB 는 상기 SL-SID 및 리소스들의 세트를 기반으로 식별되고, 상기 리소스들의 세트는 상기 S-SSB를 수신하기 위한 주파수 도메인 리소스들을 포함하고, 및
    상기 주파수 도메인 리소스들은 미리 구성되는, 제 2 사용자 장비(UE).
  11. 제 7 항에 있어서,
    상기 S-PSS에 대한 상기 제 1 시퀀스는 g(x) = x7+x+1에 의해 주어진 다항식에 의해 결정되고, 여기서 M-시퀀스는 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)로 생성되고, 및
    상기 S-PSS에 대한 상기 제 1 시퀀스는 d_SPSS(n) = 1-2*x(n), m = (n+43*N_GID^SL+22) mod 127 (0
    Figure 112022017713704-pct00043
    n < 127)에 의해 주어지고, 여기서 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)이며, x(6:0) = [0 0 0 0 0 0 1]이고, 및
    상기 N_GID^SL 은 사이드링크 동기화 식별자 그룹 인덱스인, 제 2 사용자 장비(UE).
  12. 제 7 항에 있어서,
    상기 S-SSS에 대한 상기 제 2 시퀀스는 d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
    Figure 112022017713704-pct00044
    , m_1 = N_ID mod 112, 0
    Figure 112022017713704-pct00045
    n <127에 의해 주어지고, x_0(n_0)은 x_0(i+7) = x_0(i+1) + x_0(i)(i = 0, 1, ... , 119), 및 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 첫 번째 M-시퀀스이고; x_1(n_1)은 x_1(i+7) = x_1(i+1) + x_1(i)(i = 0, 1, ... , 119), 및 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 두 번째 M-시퀀스이며; N_ID는 상기 SL-SID인, 제 2 사용자 장비(UE).
  13. 무선 통신 시스템에서 제 1 사용자 장비(UE)의 방법으로서,
    사이드링크 프라이머리 동기화 신호(S-PSS)에 대한 제1 시퀀스 및 사이드링크 세컨더리 동기화 신호(S-SSS)에 대한 제2 시퀀스를 식별하는 단계;
    상기 제1 시퀀스에 기반한 상기 S-PSS, 상기 제2 시퀀스에 기반한 상기 S-SSS, 물리적 사이드링크 브로드캐스트 채널(PSBCH), 및 상기 PSBCH 에 대한 복조 기준 신호(DMRS)를 포함하는 사이드링크 동기화 신호 및 물리적 브로드캐스트 채널 블록(S-SSB)를 식별하는 단계; 및
    사이드링크 채널들을 통해 상기 S-SSB를 제 2 UE에 송신하는 단계
    를 포함하고,
    상기 S-SSB 는 상기 S-PSS 에 대한 두 심볼들 및 상기 S-SSS 에 대한 두 심볼들을 포함하고,
    상기 제1 시퀀스는 사이클릭 시프트와 관련된 미리정해진 값 및 사이드링크 동기화 아이덴티티(SL-SID)에 기반하여 식별되고, 및
    상기 미리정해진 값은 22인 것을 특징으로 하는, 방법.
  14. 제 13 항에 있어서,
    상기 SL-SID 및 리소스들의 세트를 결정하는 단계; 및
    상기 SL-SID 및 상기 리소스들의 세트에 기반하여 상기 S-SSB 를 식별하는 단계를 더 포함하고; 및
    상기 S-PSS 에 대한 두 심볼들은 상기 S-SSB 에서 제2 심볼 및 제3 심볼이고, 및
    상기 S-SSS 에 대한 두 심볼들은 상기 S-SSB 에서 제4 심볼 및 제5 심볼이고,
    상기 PSBCH 및 상기 PSBCH 에 대한 상기 DMRS 에 대한 심볼들은 상기 S-SSB 에서 제1 심볼, 제6 심볼 및 후속하는 심볼들이고,
    상기 제1 시퀀스는 127인 시퀀스 길이를 가지는 BPSK(binary phase shift keying) 변조된 M-시퀀스에 기반하여 결정되고,
    상기 제2 시퀀스는 127인 시퀀스 길이를 가지는 BPSK 변조된 Gold-시퀀스에 기반하여 결정되고, 및
    상기 미리정해진 값은 프라이머리 동기화 신호(PSS) 에 사용되는 사이클릭 시프트들로부터의 최대 거리와 관련되고,
    상기 리소스들의 세트는 상기 S-SSB를 송신하기 위한 주파수 도메인 리소스들을 포함하고, 및
    상기 주파수 도메인 리소스들은 미리 구성되는 것을 특징으로 하는, 방법.
  15. 제 13 항에 있어서,
    상기 S-PSS에 대한 상기 제 1 시퀀스는 g(x) = x7+x+1에 의해 주어진 다항식에 의해 결정되고, 여기서 M-시퀀스는 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)로 생성되고,
    상기 S-PSS에 대한 상기 제 1 시퀀스는 d_SPSS(n) = 1-2*x(n), m = (n+43*N_GID^SL+22) mod 127 (0
    Figure 112022017713704-pct00046
    n < 127)에 의해 주어지고, 여기서 x(i+7) = x(i+1) + x(i)(i = 0, 1, ... , 119)이고, x(6:0) = [0 0 0 0 0 0 1]이며;
    상기 S-SSS에 대한 상기 제 2 시퀀스는 d_SSSS(n) = (1-2*x_0(n_0))*(1-2*x_1(n_1)), n_0 = (n+m_0) mod 127, n_1 = (n+m_1) mod 127,
    Figure 112022017713704-pct00047
    , m_1 = N_ID mod 112, 0
    Figure 112022017713704-pct00048
    n < 127에 의해 주어지고, x_0(n_0)은 x_0(i+7) = x_0(i+1) + x_0(i)(i = 0, 1, ... , 119), 및 x_0(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 첫 번째 M-시퀀스이고; x_1(n_1)은 x_1(i+7) = x_1(i+1) + x_1(i)(i = 0, 1, ... , 119), 및 x_1(6:0) = [0 0 0 0 0 0 1]에 의해 주어지는 두 번째 M-시퀀스이며; N_ID는 상기 SL-SID이고, 및
    상기 N_GID^SL 은 사이드링크 동기화 식별자 그룹 인덱스인, 방법.
KR1020207037238A 2018-07-06 2019-07-08 Nr 사이드링크 ss/pbch 블록을 위한 방법 및 장치 KR102440625B1 (ko)

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