KR102438484B1 - 쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법 - Google Patents

쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법 Download PDF

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Abstract

본 발명의 실시예는 타이밍 제어회로에서 생성하는 신호 등을 이용하여 메모리의 쓰기 방지 상태를 유지하는 쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법에 관한 것이다.
본 발명의 실시예에 따르면 소스 드라이브 IC에서 추가적으로 핀을 사용하여 쓰기 방지 신호를 공급하지 않고 메모리의 쓰기 방지 상태를 유지할 수 있다. 본 발명의 실시예는 기존에 필요하였던 소스 드라이브 IC의 입력부에서 쓰기 방지 신호 생성을 위한 전압을 공급받는 핀과, 쓰기 방지 신호를 출력하기 위한 핀을 사용하지 않는다. 이에 따라, 기존에 비해 본 발명의 실시예는 2개의 핀을 절약할 수 있어 소스 드라이브 IC를 소형화할 수 있다.
본 발명의 일 실시예는 알비에프 신호를 이용하여 메모리에 데이터를 입력할 때에는 낮은 전압의 신호를 인가하여 쓰기 가능 상태로 하고, 정상 구동 시에는 높은 전압의 신호를 인가하여 메모리를 쓰기 방지 상태로 유지할 수 있다. 이에 따라, 본 발명의 실시예는 외부 커넥터를 연결하여 인위적으로 낮은 전압을 인가하지 않고 자체적으로 낮은 전압의 신호를 인가할 수 있어, 메모리의 쓰기 방지 상태 및 쓰기 가능 상태의 전환이 자유롭다.

Description

쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법{WRITE PROTECTION CIRCUIT, DISPLAY DEVICE INCLUDING THE SAME, AND THEIR DRIVING METHOD}
본 발명의 실시예는 쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 표시장치가 활용되고 있다.
표시장치는 표시패널, 게이트 구동부, 데이터 구동부, 및 타이밍 제어회로를 구비한다. 표시패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되어 게이트 라인들에 게이트 신호들이 공급될 때 데이터 라인들의 데이터전압들을 공급받는 다수의 화소들을 포함한다. 화소들은 데이터전압들에 따라 소정의 밝기로 발광한다. 게이트 구동부는 게이트 제어신호를 받아, 게이트 라인들에 게이트 신호들을 공급한다. 데이터 구동부는 타이밍 제어회로로부터 데이터 제어신호를 받아, 아날로그 데이터전압들을 데이터 라인들에 공급한다. 타이밍 제어회로는 타이밍 신호들과 메모리에 저장된 구동 타이밍 정보에 기초하여 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 제어 신호를 생성하고, 데이터 구동부의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하여 데이터 구동부에 공급한다.
표시장치는 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM)을 이용하여 동작한다. 메모리는 현재 데이터를 유지하기 위해 쓰기 방지(Write Protection, WP) 핀을 가지고 있다. 쓰기 방지 핀에 하이(High) 전압이 인가되면 쓰기가 불가능해지고, 로우(Low) 전압이 인가되면 쓰기가 가능해진다.
종래에는 쓰기 방지 핀에 하이 전압을 인가하기 위해 소스 드라이브 집적회로(이하 "IC"라 한다)를 이용하였다. 소스 드라이브 집적회로의 2개 핀을 할당하여 하나의 핀에는 하이 전압을 인가시키고 소스 드라이브 IC 내부로 연결되어 하나의 핀은 하이 전압을 그대로 출력하였다. 소스 드라이브 IC에서 출력된 하이 전압은 메모리 쓰기 방지 핀과 연결되어 쓰기 방지 역할을 한다. 따라서, 인쇄회로기판(Printed Circuit Board, PCB)에 소스 드라이브 IC가 접촉이 되면 메모리에 데이터가 입력되지 않는다. 하지만, 현재 고해상도 구동 및 소스 드라이브 IC에 새로운 기능을 추가하기 위해서는 소스 드라이브 IC의 핀의 개수를 늘려야 하며, 이 경우 비용이 상승하게 된다.
본 발명의 실시예는 소스 드라이브 IC에서 추가적으로 핀을 사용하지 않고 메모리의 쓰기 방지 핀에 제1 로직 레벨 전압을 인가하는 쓰기 방지 회로, 이를 구비한 표시 장치, 및 이들의 구동 방법을 제공하고자 한다.
본 발명의 실시예에 따른 표시 장치는 표시패널, 타이밍 제어회로, 메모리, 및 회로보드를 구비한다. 본 발명의 실시예에 따른 표시 장치는 외부의 커넥터로부터 입력되는 외부 신호, 타이밍 제어회로에서 생성되는 내부 신호, 또는 표시패널에서 공급되는 신호를 이용한다. 본 발명의 실시예에 따른 표시 장치는 신호를 타이밍 제어회로와 메모리의 쓰기 방지 핀에 연결되는 배선부로 공급한다.
본 발명의 실시예에 따른 표시 장치의 구동 방법은 신호를 회로보드에 입력하는 단계 및 신호를 타이밍 제어회로와 메모리에 형성된 쓰기 방지 핀에 동시에 공급하는 단계를 포함한다.
본 발명의 실시예는 커넥터를 통해 회로보드에 입력되는 외부 신호를 타이밍 제어회로와 쓰기 방지 핀에 동시에 공급한다. 이에 따라, 소스 드라이브 IC에서 제1 로직 레벨 전압이 입력되는 핀과 쓰기 방지 핀에 제1 로직 레벨 전압을 공급하는 핀이 필요 없으므로, 종래에 비해 소스 드라이브 IC 핀 2개를 절감할 수 있다.
본 발명의 실시예는 시스템 보드에 실장되는 알비에프 신호 생성회로에서 제2 알비에프 신호 핀과 그라운드 사이를 개방하거나, 저항이 포함된 라인으로 연결할 수 있다. 전자의 경우, 알비에프 신호를 제1 로직 레벨 전압으로 풀-업하여 메모리를 쓰기 방지 상태로 유지할 수 있다. 후자의 경우, 알비에프 신호를 제2 로직 레벨 전압으로 풀-다운하여 메모리를 쓰기 가능 상태를 전환할 수 있다. 이에 따라, 인위적으로 로직 레벨 전압을 바꾸기 위해 사용하였던 타이밍 제어회로 디버깅 프로그램을 사용하지 않아도 된다. 또한, 타이밍 제어회로 디버깅을 위한 별도의 커넥터를 필요로 하지 않아 쓰기 방지 상태에서 쓰기 가능 상태로 전환이 용이하다.
도 1은 본 발명의 실시예에 따른 표시 장치를 보여주는 일 예시도면.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 표시패널, 소스 드라이브 IC들, 연성필름들, 회로보드, 타이밍 제어회로, 및 메모리를 보여주는 일 예시도면.
도 3은 본 발명의 제 1 실시예에 따른 알비에프 신호를 이용한 커넥터, 타이밍 제어회로, 및 메모리를 나타낸 회로도.
도 4는 본 발명의 제 1 실시예에 따른 알비에프 신호 생성 회로의 회로도.
도 5는 본 발명의 제 1 실시예에 따른 알비에프 신호의 알고리즘.
도 6은 본 발명의 제 1 실시예에 따른 표시 장치의 에이치피디 신호를 이용한 커넥터, 타이밍 제어회로, 및 메모리를 나타낸 회로도.
도 7은 본 발명의 제 2 실시예에 따른 표시 장치를 보여주는 일 예시도면.
도 8은 본 발명의 제 2 실시예에 따른 표시 장치의 락 신호를 이용한 소스 드라이브 집적회로, 타이밍 제어회로, 및 메모리를 나타낸 회로도.
도 9는 본 발명의 제 2 실시예에 따른 표시 장치의 피드백 전압을 이용한 공통 전압 보상 회로 및 메모리를 나타낸 회로도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예에 따른 표시장치는 게이트 신호들을 게이트 라인들(G1~Gn)에 공급하는 라인 스캐닝으로 화소들에 데이터 전압들을 공급하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다.
이하에서는 본 발명의 제 1 실시예에 따른 표시 장치를 도 1 내지 도 6을 결부하여 설명하기로 한다.
도 1 및 도 2와 같이, 본 발명의 제 1 실시예에 따른 표시 장치는 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 회로보드(50), 타이밍 제어회로(60), 및 메모리(70)를 구비한다.
표시패널(10)은 하부기판(100)과 상부기판(190)을 포함한다. 하부기판(100)에는 데이터 라인들(D1~Dm, m은 2 이상의 양의 정수), 게이트 라인들(G1~Gn, n은 2 이상의 양의 정수), 및 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 영역에 배치되는 화소(P)들을 포함하는 표시영역(DA)이 형성된다. 표시패널(10)은 표시영역(DA)과 비표시영역(NDA)으로 구분될 수 있다. 표시영역(DA)은 화소(P)들이 마련되어 화상이 표시되는 영역이다. 비표시영역(NDA)은 표시영역(DA)의 주변에 마련되는 영역으로, 화상이 표시되지 않는 영역이다.
화소(P)들 각각은 데이터 라인들(D1~Dm) 중 어느 하나와 게이트 라인들(G1~Gn) 중 어느 하나에 접속될 수 있다. 이로 인해, 화소(P)들 각각은 게이트 라인에 게이트 신호가 공급될 때 데이터 라인의 데이터 전압을 공급받으며, 공급된 데이터 전압에 따라 소정의 밝기로 발광한다.
게이트 구동부(20)는 게이트 라인들(G1~Gn)에 게이트 신호들을 공급한다. 구체적으로, 게이트 구동부(20)는 게이트 제어신호(GCS)를 입력받고, 게이트 제어신호(GCS)에 따라 게이트 신호들을 생성하여 게이트 라인들(G1~Gn)에 공급한다.
게이트 구동부(20)는 게이트 드라이브 인 패널(gate driver in panel, GIP) 방식으로 비표시영역(NDA)에 마련될 수 있다. 도 1에서는 게이트 구동부(20)가 표시영역(DA)의 일 측 바깥쪽의 비표시영역(NDA)에 마련된 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 게이트 구동부(20)는 표시영역(DA)의 양 측 바깥쪽의 비표시영역(NDA)에 마련될 수 있다.
또는, 게이트 구동부(20)는 복수의 게이트 드라이브 직접회로(이하 "IC"라 칭함)들을 포함할 수 있으며, 게이트 드라이브 IC들은 게이트 연성필름들 상에 실장될 수 있다. 게이트 연성필름들 각각은 테이프 캐리어 패키지(tape carrier package) 또는 칩온 필름(chip on film)일 수 있다. 게이트 연성필름들은 이방성 도전 필름(anisotropic conductive flim)을 이용하여 TAB(tape automated bonding) 방식으로 표시패널(10)의 비표시영역(NDA)에 부착될 수 있으며, 이로 인해 게이트 드라이브 IC들은 게이트 라인들(G1~Gn)에 연결될 수 있다.
데이터 구동부(30)는 데이터라인들(D1~Dm)에 접속된다. 데이터 구동부(30)는 타이밍 제어회로(60)로부터 디지털 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 입력받고, 데이터 제어신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터전압들로 변환한다. 데이터 구동부(30)는 아날로그 데이터전압들을 데이터라인들(D1~Dm)에 공급한다. 데이터 구동부(30)는 적어도 하나의 소스 드라이브 IC(31)를 포함할 수 있다.
소스 드라이브 IC(31)들 각각은 구동 칩으로 제작될 수 있다. 소스 드라이브 IC(31)들 각각은 연성필름(40) 상에 실장될 수 있다. 연성필름(40)들 각각은 테이프 캐리어 패키지 또는 칩온 필름으로 구현될 수 있으며, 휘어지거나 구부러질 수 있다. 연성필름(40)들 각각은 이방성 도전 필름을 이용하여 TAB 방식으로 표시패널(10)의 비표시영역(NDA)에 부착될 수 있으며, 이로 인해 소스 드라이브 IC(31)들은 데이터라인들(D1~Dm)에 연결될 수 있다.
또는, 소스 드라이브 IC(31)들 각각은 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 하부기판(100) 상에 직접 접착되어 데이터라인들(D1~Dm)에 연결될 수 있다.
또한, 연성필름(40)들은 회로보드(circuit board, 50) 상에 부착될 수 있다. 회로보드(50)들은 휘어지거나 구부러질 수 있는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다. 회로보드(50)들은 하나 또는 복수 개로 마련될 수 있다.
타이밍 제어회로(60)는 외부의 시스템 보드(미도시)로부터 비디오 데이터(DATA)와 타이밍 신호들(TS)을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal), 및 도트 클럭(dot clock)을 포함할 수 있다.
타이밍 제어회로(60)는 타이밍 신호(TS)들과 메모리(70)에 저장된 구동 타이밍 정보에 기초하여 게이트 구동부(20)의 동작 타이밍을 제어하기 위한 스타트 신호(VST), 온 클럭 신호(on_CLK), 및 오프 클럭 신호(off_CLK)를 생성하고, 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성한다. 타이밍 제어회로(30)는 스타트 신호(VST), 온 클럭 신호(on_CLK), 및 오프 클럭 신호(off_CLK)를 게이트 구동부(20)에 공급한다. 타이밍 제어회로(60)는 비디오 데이터(DATA)와 데이터 제어신호(DCS)를 데이터 구동부(30)에 공급한다.
메모리(70)는 구동 타이밍 정보를 저장하고 있다. 메모리(70)는 EEPROM(electrically erasable programmable read-only memory)일 수 있다. 메모리(70)는 구동 타이밍 정보를 타이밍 제어회로(60)에 공급한다. 메모리(70)는 쓰기 방지 핀(WP)을 통하여 외부 신호(SIG_OUT)를 입력받아, 외부 신호(SIG_OUT)의 로직 레벨 전압에 따라 쓰기 방지 상태가 되거나 쓰기 가능 상태가 될 수 있다.
본 발명의 제 1 실시예에 따른 표시 장치는 도 3과 같이 시스템 보드(200)를 통해 외부로부터 정보를 공급받을 수 있다. 시스템 보드(200)는 타이밍 신호(TS)들과 외부 신호(SIG_OUT)를 타이밍 제어회로(60)로 공급한다. 시스템 보드(200)는 사용자가 외부에서 공급하고자 원하는 신호들을 타이밍 제어회로(60)로 공급할 수 있다.
외부 신호(SIG_OUT)는 타이밍 제어회로(60)에 원래 입력되는 신호들 중 하나이다. 외부 신호(SIG_OUT)는 타이밍 제어회로(60)와 메모리(70)에 있는 쓰기 방지 핀(WP)를 연결하는 배선부에 입력된다. 이를 통해, 별도의 쓰기 방지 신호를 입력하지 않고 외부 신호(SIG_OUT)를 이용하여 메모리(70)를 쓰기 방지 상태로 유지할 수 있다.
쓰기 방지 핀(WP)에 입력되는 외부 신호(SIG_OUT)는 제1 및 제2 로직 레벨 전압(V1, V2)을 갖는다. 제1 로직 레벨 전압(V1)은 제2 로직 레벨 전압(V2)에 비해 높다. 제1 로직 레벨 전압(V1)이 쓰기 방지 핀(WP)에 입력되는 동안 메모리(70)는 쓰기 방지 상태가 되어 새로운 데이터가 입력되지 않는다. 일반적으로 제1 로직 레벨 전압(V1)은 3.3V이다. 제2 로직 레벨 전압(V2)이 쓰기 방지 핀(WP)에 입력되면 메모리(70)는 새로운 데이터를 입력받을 수 있는 쓰기 상태가 된다. 일반적으로 제2 로직 레벨 전압(V2)은 그라운드(GND) 전압 또는 0V이다.
외부 신호(SIG_OUT)는 외부에서 발생하는 타이밍 신호 종류 중 하나의 신호이다. 외부 신호는 알비에프 신호(RBF) 또는 에이치피디 신호(HPD)가 될 수 있다.
알비에프 신호(RBF)에는 제1 및 제2 알비에프 신호(RBF1, RBF2)가 있다. 제1 및 제2 알비에프 신호(RBF1, RBF2)는 타이밍 제어회로(60)에 데이터 입력이 없을 경우 비디오 데이터(DATA)의 화상 패턴 생성을 제어한다. 제1 및 제2 알비에프 신호가 공급되면 화상에는 자동 생성 패턴(auto generated pattern, AGP)이 표시된다. 자동 생성 패턴의 알고리즘은 도 5에서 후술한다. 제1 및 제2 알비에프 신호(RBF1, RBF2)는 도 4와 같은 알비에프 신호 생성 회로에서 생성할 수 있다. 알비에프 신호 생성 회로는 시스템 보드(200)에 실장된다.
제 1 알비에프 신호(RBF1)를 생성하기 위해, 제1 저항(R1)은 공급 전압(VDD)과 제1 알비에프 신호(RBF1) 출력 핀 사이에 배치하고, 제2 저항(R2)은 제1 알비에프 신호(RBF1) 출력 핀과 그라운드(GND) 사이에 배치한다. 이 때, 제1 저항(R1)과 제2 저항(R2) 사이의 전압은 제1 알비에프 신호(RBF1)가 된다.
제 2 알비에프 신호(RBF2)를 생성하기 위해, 제1 저항(R1)은 제2 알비에프 신호(RBF2) 출력 핀과 그라운드(GND)사이에 배치하고, 제2 저항(R2)은 공급 전압(VDD)과 제2 알비에프 신호(RBF2) 출력 핀 사이에 배치한다. 이 때, 제1 저항(R1)과 제2 저항(R2) 사이의 전압은 제2 알비에프 신호(RBF2)가 된다.
알비에프 신호 생성회로에서, 제2 알비에프 신호(RBF2) 핀과 그라운드(GND) 사이를 개방하거나, 제1 저항(R1)이 포함된 라인으로 연결할 수 있다. 제2 알비에프 신호(RBF2) 핀과 그라운드(GND) 사이를 개방하면, 공급 전압(VDD)의 전압 강하가 일어나지 않아, 제2 알비에프 신호(RBF2)를 제1 로직 레벨 전압(V1)으로 풀-업(pull-up)시킬 수 있다. 제2 알비에프 신호(RBF2) 핀과 그라운드 사이를 제1 저항(R1)이 포함된 라인으로 연결하면, 공급 전압(VDD)의 전압 강하가 일어나기 때문에, 제2 알비에프 신호(RBF2)를 제2 로직 레벨 전압(V2)으로 풀-다운(pull-down)시킬 수 있다.
이렇게 생성된 제1 및 제2 알비에프 신호(RBF1, RBF2)는 도 5와 같은 알고리즘을 가진다. 제1 알비에프 신호(RBF1)가 0인 경우, 제2 알비에프 신호(RBF1)에 관계 없이 일정한 블랙 데이터(fixed black data)만을 생성한다. 제1 알비에프 신호(RBF1)가 1이고 제2 알비에프 신호(RBF2)가 0인 경우, 화이트, 블랙, 레드, 그린, 블루(W, B, R, G, B)를 순환 패턴(rotational pattern)으로 출력한다. 제1 알비에프 신호(RBF1)가 1이고 제2 알비에프 신호(RBF2)가 1인 경우, 화이트와 블랙(W, B)을 순환 패턴(rotational pattern)으로 출력한다.
타이밍 제어회로(60)의 쓰기 방지 핀(WP)에 공급하여 쓰기 방지 상태를 유지하기 위해서 제1 로직 레벨 전압(V1)을 유지하는 제2 알비에프 신호(RBF2)를 공급한다. 따라서, 제2 알비에프 신호(RBF2)를 메모리(70)의 쓰기 방지 핀(WP)에 사용하면 소스 드라이브 IC(31)에서 제1 로직 레벨 전압(V1)이 입력되는 핀과 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)을 공급하는 핀이 필요 없으므로, 종래에 비해 핀 2개를 절약할 수 있다.
또한, 제2 알비에프 신호(RBF2)를 쓰기 방지 핀(WP)에 공급하여 쓰기 방지 상태를 유지하기 위해서는 알비에프 신호 생성회로에서, 제2 알비에프 신호(RBF2) 핀과 그라운드(GND) 사이를 개방하여 제1 로직 레벨 전압(V1)으로 풀-업 시키고, 쓰기 가능 상태로 전환하고자 할 때에는 제2 알비에프 신호(RBF2) 핀과 그라운드(GND) 사이를 제1 저항(R1)이 포함된 라인으로 연결하여 제2 로직 레벨 전압(V2)으로 풀-다운 시켜 데이터가 입력 가능한 상태로 메모리(70)의 상태를 전환할 수 있다.
이에 따라, 종래에 타이밍 제어회로(60)에서 쓰기 방지 핀(WP)에 신호를 공급할 때 메모리(70)에 데이터를 입력하기 위해서 인위적으로 제2 로직 레벨 전압(V2)으로 낮추기 위해 필요한 타이밍 제어회로(60) 디버깅(debugging) 프로그램이 필요하지 않다. 또한, 종래와 같이 인위적으로 제1 로직 레벨 전압(V1)을 제2 로직 레벨 전압(V2)까지 풀-다운시키기 위해 별도의 외부 케이블을 연결할 필요가 없어 종래에 비해 쓰기 방지 상태에서 쓰기 가능 상태로 손쉽게 전환할 수 있다.
외부 신호(SIG_OUT)이 에이치피디 신호(HPD)인 경우, 도 6과 같이 에이치피디(HPD) 신호가 외부에서 들어오다가 타이밍 제어회로(60)와 메모리(70)의 쓰기 방지 핀(WP)에 동시에 공급된다. 에이치피디 신호(HPD)는 수신부에서 송신부의 연결 상태를 확인하기 위한 신호로, 비디오 데이터(DATA)가 제대로 공급되는지 확인하기 위해 필수적으로 공급되는 신호이다. 또한, 에이치피디 신호(HPD)가 비디오 데이터(DATA)의 확인을 하기 위해서는 제1 로직 레벨 전압(V1)을 유지하여야 한다. 예를 들어, 에이치피디 신호(HPD)는 타이밍 제어회로(60)에서 외부의 시스템 보드(200)와의 연결 상태를 확인하기 위한 신호일 수 있다. 이 경우, 타이밍 제어회로(60)는 에이치피디 신호(HPD)가 제1 로직 레벨 전압(V1)으로 입력되는 경우, 외부의 시스템 보드(200)로부터 비디오 데이터(DATA)가 정상적으로 입력되고 있다고 판단할 수 있다.
한편, 에이치피디 신호(HPD)는 비디오 데이터(DATA)가 입력되는 일반적인 구동 시에 제1 로직 레벨 전압(V1)을 가지므로, 에이치피디 신호(HPD)를 쓰기 방지 핀(WP)에 공급하면 쓰기 방지 상태를 유지할 수 있다. 따라서, 에이치피디 신호(HPD)를 메모리(70)의 쓰기 방지 핀(WP)에 사용하면 소스 드라이브 IC(31)에서 제1 로직 레벨 전압(V1)이 입력되는 핀과 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)을 공급하는 핀이 필요 없으므로, 종래에 비해 핀 2개를 절약할 수 있다.
이하에서는 본 발명의 제 2 실시예에 따른 표시 장치를 도 7 내지 도 9를 결부하여 설명하기로 한다.
본 발명의 제 2 실시예에 따른 표시 장치는 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 회로보드(50), 타이밍 제어회로(60), 및 메모리(70)를 구비한다. 본 발명의 제 2 실시예에 따른 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 회로보드(50), 타이밍 제어회로(60), 및 메모리(70)는 본 발명의 제 1 실시예에 따른 표시패널(10), 게이트 구동부(20), 데이터 구동부(30), 타이밍 제어회로(60), 및 메모리(70)와 동일하므로, 이에 대한 자세한 설명은 생략한다.
회로보드(50) 내에 실장된 회로에서 생성되는 내부 신호(SIG_IN)를 쓰기 방지 핀(WP)에 공급할 수 있다. 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)이 공급되면 메모리(70)에 데이터가 입력되지 않는 쓰기 방지 상태가 유지되므로, 내부 신호(SIG_IN)는 제1 로직 레벨 전압(V1)을 유지하는 신호이어야 한다.
내부 신호(SIG_IN)는 본래 타이밍 제어회로(60)에서 생성되는 신호 중 하나이다. 도 7과 같이, 내부 신호(SIG_IN)는 타이밍 제어회로(60)에서 생성된 후 다시 타이밍 제어회로(60)에 입력되기 전 타이밍 제어회로(60)와 메모리(70)의 쓰기 방지 핀(WP)에 연결된 배선부에 입력된다. 이를 통해, 별도의 쓰기 방지 신호 없이 내부 신호(SIG_IN)를 이용하여 메모리(70)를 쓰기 방지 상태로 유지할 수 있다.
내부 신호(SIG_IN)는 락 신호(LOCK)가 될 수 있다. 락 신호(LOCK)는 타이밍 제어회로(60)에서 생성된다. 락 신호(LOCK)는 각각의 소스 드라이브 IC(31)들을 경유하면서 각각의 소스 드라이브 IC(31)들의 구동을 제어한다. 락 신호(LOCK)는 소스 드라이브 IC(31)에서 공급하는 데이터전압이 정상적으로 표시패널(10)에 공급될 수 있는지 확인한다. 락 신호(LOCK)에 의해 각각의 소스 드라이브 IC(31)가 데이터전압을 정성적으로 공급할 수 있는 것이 확인되면 모든 소스 드라이브 IC(31)에서 표시패널(10) 상으로 데이터전압을 동시에 공급한다. 락 신호(LOCK)는 각각의 소스 드라이브 IC(31)를 경유한 후, 타이밍 제어회로(60)로 다시 입력된다.
내부 신호(SIG_IN)가 락 신호(LOCK)인 경우, 도 7과 같이 락 신호(LOCK)는 회로보드(50) 내부에서 생성된다. 이후, 도 8과 같이 각각의 소스 드라이브 IC(31)들을 모두 거치면서 각 소스 드라이브 IC(31)에서 비디오 데이터(DATA)를 표시패널(10) 상으로 공급하여도 좋은지 확인한다. 락 신호(LOCK)는 마지막 소스 드라이브 IC(31)를 거친 후 타이밍 제어회로(60)와 메모리(70)의 쓰기 방지 핀(WP)에 연결된 배선부에 공급된다.
락 신호(LOCK)는 소스 드라이브 IC(31)의 비디오 데이터(DATA) 공급 여부 확인을 위한 필수적인 신호이며, 정상 구동 시 제1 로직 레벨 전압(V1)을 유지한다. 따라서, 락 신호(LOCK)를 이용하여 메모리(70)의 쓰기 방지 상태를 유지하는 경우, 소스 드라이브 IC(31)에서 제1 로직 레벨 전압(V1)이 입력되는 핀과 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)을 공급하는 핀이 필요 없으므로, 종래에 비해 핀 2개를 절약할 수 있다.
또는, 본 발명의 제 2 실시예에 따른 표시 장치는 표시패널(10)로부터 입력되는 신호를 메모리(70)의 쓰기 방지 핀(WP)에 공급할 수 있다. 표시패널(10)로부터 입력되는 신호는 피드백 전압(Vfb)일 수 있다. 또한, 타이밍 제어회로(60)는 표시패널(10)의 공통 전압을 피드백 받은 후 공통 전압의 왜곡을 보상하기 위한 보상 전압을 공급하는 공통 전압 보상 회로(VCC)를 더 포함할 수 있다.
도 9와 같이, 피드백 전압(Vfb)은 공통 전압 보상 회로(VCC)와 메모리(70)의 쓰기 방지 핀(WP)에 연결된 배선부에 공급될 수 있다. 피드백 전압(Vfb)은 표시패널(10)의 일 측에서 피드백 라인을 통해 공통 전압 보상 회로(VCC)로 입력된다. 공통 전압 보상 회로(VCC)는 입력받은 피드백 전압(Vfb)를 설정된 보상비에 따라 반전 증폭하여 공통전압의 왜곡을 보정하기 위한 보상 공통전압(Vcomp)을 생성한다. 공통 전압 보상 회로(VCC)는 표시패널(10)을 가로 방향(x축 방향)으로 분할하여, 즉 표시패널(10)을 상부 표시패널(11)과 하부 표시패널(12)로 분할하여 보상 공통전압(Vcomp)을 공급한다.
피드백 전압(Vfb)은 공통 전압 보상 회로(VCC)에 필수적으로 입력되어야 하는 신호이다. 또한, 피드백 전압(Vfb)은 보상 공통전압(Vcomp)에 의해 보정되는 공통 전압을 다시 피드백하므로, 제1 로직 레벨 전압(V1)에 상응하는 크기를 가지고 있다. 따라서 피드백 전압(Vfb)을 메모리(70)의 쓰기 방지 핀(WP)에 공급하는 경우 쓰기 방지 상태를 유지할 수 있다. 이에 따라, 소스 드라이브 IC(31)에서 제1 로직 레벨 전압(V1)이 입력되는 핀과 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)을 공급하는 핀이 필요 없으므로, 종래에 비해 핀 2개를 절약할 수 있다.
본 발명의 실시예는 커넥터를 통해 회로보드에 입력되는 외부 신호를 타이밍 제어회로와 쓰기 방지 핀에 동시에 공급한다. 이에 따라, 소스 드라이브 IC에서 제1 로직 레벨 전압이 입력되는 핀과 쓰기 방지 핀에 제1 로직 레벨 전압을 공급하는 핀이 필요 없으므로, 종래에 비해 소스 드라이브 IC 핀 2개를 절감할 수 있다.
본 발명의 실시예는 시스템 보드에 실장되는 알비에프 신호 생성회로에서 제2 알비에프 신호 핀과 그라운드 사이를 개방하거나, 저항이 포함된 라인으로 연결할 수 있다. 전자의 경우, 알비에프 신호를 제1 로직 레벨 전압으로 풀-업하여 메모리를 쓰기 방지 상태로 유지할 수 있다. 후자의 경우, 알비에프 신호를 제2 로직 레벨 전압으로 풀-다운하여 메모리를 쓰기 가능 상태를 전환할 수 있다. 이에 따라, 인위적으로 로직 레벨 전압을 바꾸기 위해 사용하였던 타이밍 제어회로 디버깅 프로그램을 사용하지 않아도 된다. 또한, 타이밍 제어회로 디버깅을 위한 별도의 커넥터를 필요로 하지 않아 쓰기 방지 상태에서 쓰기 가능 상태로 전환이 용이하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 11: 상부 표시패널
12: 하부 표시패널 20: 게이트 구동부
30: 데이터 구동부 31: 소스 드라이브 IC
40: 연성필름 50: 회로보드
60: 타이밍 제어회로 70: 메모리
100: 하부기판 190: 상부기판
200: 시스템 보드 CNT: 커넥터
CAB: 케이블 DA: 표시영역
NDA: 비표시영역 V1, V2: 제1 및 제2 로직 레벨 전압
P: 화소 SIG_OUT: 외부 신호
SIG_IN: 내부 신호 TS: 타이밍 신호
WP: 쓰기 방지 핀 RBF1,2: 제1 및 제2 알비에프 신호
HPD: 에이치피디 신호 LOCK: 락 신호
Vfb: 피드백 전압 Vcomp: 보상 공통전압
VCC: 공통 전압 보상 회로 VDD: 공급 전압
R1, R2: 제1 및 제2 저항 TSL: 타이밍 신호 라인
SL: 외부 신호 라인 GND: 그라운드

Claims (20)

  1. 표시패널(10);
    상기 표시패널(10)에 공급할 데이터전압을 공급하는 소스 드라이브 집적회로(31)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하여 상기 소스 드라이브 집적회로(31)에 공급하는 타이밍 제어회로(60);
    상기 표시패널(10)에 공급할 데이터를 저장하며, 쓰기 방지 핀(WP)을 가지는 메모리(70);
    상기 타이밍 제어회로(60)와 상기 메모리(70)가 실장되는 회로보드(50); 및
    상기 타이밍 제어회로(60)와 상기 쓰기 방지 핀(WP)을 연결하는 배선부를 구비하고,
    상기 배선부를 통해, 상기 회로보드(50)의 커넥터(CNT)를 통해 입력되는 외부 신호(SIG_OUT), 상기 회로보드(50)에 실장된 회로에서 생성되는 내부 신호(SIG_IN) 및 상기 표시패널(10)로부터 입력되는 신호 중 어느 하나의 신호는 상기 타이밍 제어회로(60) 및 상기 쓰기 방지 핀(WP)에 동시에 공급되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)이 인가되면 쓰기 방지되고, 제2 로직 레벨 전압(V2)이 인가되면 쓰기 가능해지는 표시 장치.
  3. 제 1 항에 있어서,
    상기 회로보드(50)와 케이블(CAB)을 통해 연결되고, 상기 외부 신호(SIG_OUT)를 생성하여 상기 회로보드(50)로 출력하는 시스템 보드(200)를 더 구비하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 외부 신호(SIG_OUT)는 상기 타이밍 제어회로(60)에 데이터 입력이 없을 경우 비디오 데이터(DATA)의 화상 패턴 생성을 제어하는 알비에프(RBF) 신호이고,
    상기 알비에프 신호(RBF)는 제 2 로직 레벨 전압(V2)을 유지하는 제1 알비에프 신호(RBF1) 및 제 1 로직 레벨 전압(V1)을 유지하는 제2 알비에프 신호(RBF2)를 포함하며, 상기 제2 알비에프 신호(RBF2)를 상기 쓰기 방지 핀(WP)에 공급하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제2 알비에프 신호(RBF2)는 상기 시스템 보드에(200) 실장된 알비에프 신호 생성 회로를 통해 상기 쓰기 방지 핀(WP)으로 공급되는 표시 장치.
  6. 제 5 항에 있어서, 상기 알비에프 신호 생성 회로는,
    공급 전압(VDD)과 제1 알비에프 신호(RBF1) 출력 핀 사이 및 제2 알비에프 신호(RBF2) 출력 핀과 그라운드(GND)사이에 접속되는 제1 저항(R1); 및
    상기 제1 알비에프 신호(RBF1) 출력 핀과 상기 그라운드(GND) 사이 및 상기 공급 전압(VDD)과 상기 제2 알비에프 신호(RBF2) 출력 핀 사이에 접속되는 제2 저항(R2)을 포함하며,
    상기 제1 저항(R1)을 포함하는 라인을 제거하여 제2 알비에프 신호(RBF2) 출력 핀과 그라운드(GND) 사이를 개방할 수 있는 표시 장치.
  7. 제 3 항에 있어서,
    상기 외부 신호(SIG_OUT)는 상기 타이밍 제어회로(60)에서 상기 시스템 보드(200)로부터의 비디오 데이터(DATA) 입력 여부를 판단하기 위한 에이치피디 신호(HPD)인 표시 장치.
  8. 제 3 항에 있어서,
    상기 내부 신호(SIG_IN)는 각각의 소스 드라이브 집적회로(31)들에 제1 로직 레벨 전압(V1) 상태로 입력되어 상기 각각의 소스 드라이브 집적회로(31)들의 구동을 제어하는 락 신호(LOCK)이며,
    상기 락 신호는 상기 각각의 소스 드라이브 집적회로(31)들을 경유한 후 상기 타이밍 제어회로(60)와 상기 쓰기 방지 핀(WP)에 연결되는 배선부를 통하여 공급되는 표시 장치.
  9. 제 3 항에 있어서,
    상기 표시패널(10)로부터 입력되는 신호는 보상 공통전압(Vcomp)을 설정하기 위해 표시패널(10)로부터 입력받는 피드백 전압(Vfb)이며,
    상기 타이밍 제어회로(60)는 상기 피드백 전압(Vfb)을 입력 받아 반전 증폭하여 상기 보상 공통전압(Vcomp)을 생성하여 표시패널(10)에 공급하는 공통 전압 보상 회로(VCC)를 더 포함하며,
    상기 피드백 전압(Vfb)은 상기 쓰기 방지 핀(WP)과 공통 전압 보상 회로(VCC)에 연결되는 배선부를 통하여 공급되는 표시 장치.
  10. 회로보드(50)의 커넥터(CNT)를 통해 외부에서 생성되는 외부 신호(SIG_OUT)를 회로보드(50)에 입력하는 단계; 및
    상기 외부 신호(SIG_OUT)를 데이터 제어신호를 생성하여 소스 드라이브 집적회로(31)에 공급하는 타이밍 제어회로(60)와 표시패널(10)에 공급할 데이터를 저장하는 메모리(70)에 형성된 쓰기 방지 핀(WP)에 동시에 공급하는 단계를 포함하며,
    상기 외부 신호(SIG_OUT)를 회로보드(50)에 입력하는 단계는,
    제1 및 제2 알비에프 신호(RBF1, RBF2)를 생성하기 위한 공급 전압(VDD)을 알비에프 신호 생성 회로로 입력하는 단계;
    상기 알비에프 신호 생성 회로에서 생성되는 제2 알비에프 신호(RBF2) 출력 편과 그라운드(GND) 사이를 개방하여, 제2 알비에프 신호(RBF2)를 제1 로직 레벨 전압(V1)으로 풀-업시키는 단계; 및
    상기 제2 알비에프 신호(RBF2) 출력 핀과 그라운드(GND) 사이를 제1 저항(R1)을 포함하는 라인으로 연결하여, 제2 알비에프 신호(RBF2)를 제2 로직 레벨 전압(V2)으로 풀-다운시키는 단계를 포함하는 표시 장치의 구동 방법.
  11. 삭제
  12. 회로보드(50)에 실장된 회로로부터 내부 신호(SIG_IN)를 생성하거나, 표시패널(10)로부터 생성되는 신호를 회로보드(50)에서 입력받는 단계; 및
    상기 내부 신호(SIG_IN) 또는 표시패널(10)로부터 생성되는 신호를 표시패널(10)에 공급할 데이터를 저장하는 메모리(70)에 형성된 쓰기 방지 핀(WP)에 공급하는 단계를 포함하며,
    상기 내부 신호(SIG_IN)를 생성하는 단계는,
    각각의 소스 드라이브 집적회로(31)들의 구동을 제어하는 락 신호(LOCK)를 타이밍 제어회로(60)에서 생성하는 단계; 및
    상기 락 신호(LOCK)가 각각의 소스 드라이브 집적회로(31)를 경유하는 단계를 포함하며,
    상기 쓰기 방지 핀(WP)에 공급하는 단계는,
    각각의 소스 드라이브 집적회로(31)를 경유한 후 상기 락 신호(LOCK)를 타이밍 제어회로(60)와 상기 쓰기 방지 핀(WP)에 동시에 공급하는 표시 장치의 구동 방법.
  13. 삭제
  14. 제 12항에 있어서,
    상기 표시패널(10)로부터 생성되는 신호를 회로보드(50)에서 입력받는 단계는,
    보상 공통전압(Vcomp)을 설정하기 위해 피드백 전압(Vfb)을 표시패널(10)로부터 입력받는 단계이며,
    상기 쓰기 방지 핀(WP)에 공급하는 단계는,
    상기 피드백 전압(Vfb)을 상기 공통 전압 보상 회로(VCC)와 상기 쓰기 방지 핀(WP)에 동시에 공급하는 표시 장치의 구동 방법.
  15. 데이터전압을 생성하는 소스 드라이브 집적회로(31)의 동작 타이밍을 제어하기 위한 데이터 제어신호를 생성하여 상기 소스 드라이브 집적회로(31)에 공급하는 타이밍 제어회로(60);
    데이터를 저장하며, 쓰기 방지 핀(WP)을 가지는 메모리(70);
    상기 타이밍 제어회로(60)와 상기 메모리(70)가 실장되는 회로보드(50); 및
    상기 타이밍 제어회로(60)와 상기 쓰기 방지 핀(WP)을 연결하는 배선부를 구비하고,
    상기 배선부를 통해, 상기 회로보드(50)의 커넥터(CNT)를 통해 입력되는 외부 신호(SIG_OUT) 또는 상기 회로보드(50)에 실장된 회로에서 생성되는 내부 신호(SIG_IN) 중 어느 하나의 신호는 상기 타이밍 제어회로(60) 및 상기 쓰기 방지 핀(WP)에 동시에 공급되는, 쓰기 방지 회로.
  16. 제 15 항에 있어서,
    상기 쓰기 방지 핀(WP)에 제1 로직 레벨 전압(V1)이 인가되면 쓰기 방지되고, 제2 로직 레벨 전압(V2)이 인가되면 쓰기 가능해지는 쓰기 방지 회로.
  17. 제 15항에 있어서,
    상기 회로보드(50)의 커넥터(CNT)를 통해 입력되는 외부 신호(SIG_OUT)는 상기 타이밍 제어회로(60)에 데이터 입력이 없을 경우 비디오 데이터(DATA)의 화상 패턴 생성을 제어하는 알비에프(RBF) 신호이고,
    상기 알비에프 신호(RBF)는 제 2 로직 레벨 전압(V2)을 유지하는 제1 알비에프 신호(RBF1) 및 제 1 로직 레벨 전압(V1)을 유지하는 제2 알비에프 신호(RBF2)를 포함하며, 상기 제2 알비에프 신호(RBF2)를 상기 쓰기 방지 핀(WP)에 공급하는 쓰기 방지 회로.
  18. 제 15항에 있어서,
    상기 회로보드(50)와 케이블(CAB)을 통해 연결되고, 상기 외부 신호(SIG_OUT)를 생성하여 상기 회로보드(50)로 출력하는 시스템 보드(200)를 더 구비하고,
    상기 외부 신호(SIG_OUT)는 상기 타이밍 제어회로(60)에서 상기 시스템 보드(200)로부터의 비디오 데이터(DATA) 입력 여부를 판단하기 위한 에이치피디 신호(HPD)인 쓰기 방지 회로.
  19. 제 15 항에 있어서,
    상기 내부 신호(SIG_IN)는 각각의 소스 드라이브 집적회로(31)들에 제1 로직 레벨 전압(V1) 상태로 입력되어 상기 각각의 소스 드라이브 집적회로(31)들의 구동을 제어하는 락 신호(LOCK)이며,
    상기 락 신호는 상기 각각의 소스 드라이브 집적회로(31)들을 경유한 후 상기 타이밍 제어회로(60)와 상기 쓰기 방지 핀(WP)에 연결되는 배선부를 통하여 공급되는 쓰기 방지 회로.
  20. 삭제
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