KR102437878B1 - 헤테로 접합을 이용한 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, n+-AlGaN 에피층과, 상기 n+-AlGaN 에피층의 상부 전면에 형성된 i-AlGaN 에피층과, 상기 i-AlGaN 에피층의 상부에 위치하는 p-GaN 에피층과, 상기 p-GaN 에피층과 i-AlGaN 에피층의 상부 전면을 덮는 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 중앙부에 접하는 n+-Ga2O3 에미터층과, 상기 n+-Ga2O3 에미터층의 둘레에 이격되어 위치하며, 상기 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 가장자리측에 접하는 베이스 금속접합층과, 상기 베이스 금속접합층, n+-Ga2O3 에미터층 및 절연막의 상부 전면에 위치하는 유전막의 일부 개구를 통해 상기 n+-Ga2O3 에미터층의 상면에 접하는 ARC 박막과, 상기 ARC 박막의 개구를 통해 하부의 n+-Ga2O3 에미터층에 접하는 에미터 금속접합층과, 상기 유전막의 개구를 통해 상기 베이스 금속접합층에 접하는 베이스 금속패드와, 상기 n+-AlGaN 에피층의 저면에 형성되는 콜렉터 금속접합층을 포함할 수 있다.
Description
본 발명은 헤테로 접합을 이용한 반도체 소자 및 그 제조방법에 관한 것으로, 더 상세하게는 딥 UV 포토트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 포토디텍터의 일종인 포토트랜지스터는 기본적으로 바이폴라트랜지스터의 형태를 가지고 있으며, 베이스 단자가 전기적으로 오픈된 상태이며, 투명한 소재를 통해 광이 베이스에 유입되어 전하를 형성하는 구조를 가지고 있다.
이러한 포토디텍터에 관한 종래 기술로서 공개특허 10-2010-0087017(2010년 8월 2일 공개, 자외선용 포토디텍터 및 그 제조 방법, 이하 선행문헌1이라 약칭함)이 있다.
선행문헌1에는 산화갈륨 단결정에 쇼트키 접합과 오믹 접합을 형성한 쇼트키 다이오드 형태의 포토다이오드가 기재되어 있다.
단결정을 이용하는 단순 구조로 제조의 편의성이 있으나, 성능을 향상시키는데에는 한계가 있다. 특히 쇼트키 접합은 누설전류가 크기 때문에 감도를 높여야 하는 센서에 부적합하다는 단점이 있다.
다른 종래기술로서, 미국공개특허 US 2008/0142795 A1(2008년 6월 19일 공개, Ga2O3 SEMICONDUCTOR DEVICE, 이하 선행문헌2라 약칭함)에는 산화갈륨 에피기술;을 이용하여 PN 접합을 형성한 포토디텍터에 대해 기재되어 있다.
선행문헌2는 매우 간단한 구조의 PN 접합을 형성할 수 있는 소자를 구현했다는 점에서 의미가 있으나, 현재의 에피 성장 기술의 한계로 인하여 산화갈륨의 결정결함과 트랩에 의한 누설전류가 높고, 시간상수가 커서 동작속도가 수 초 이상의 수준으로 매우 느리다는 단점이 있다.
또한, 미국공개특허 US 2016/0284919 A1(2016년 9월 29일 공개, Enhanced deep ultraviolet photodetector and method thereof, 이하 선행문헌3이라 약칭함)에는 80%의 Al이 포한된 AlGaN 에피층을 이용하는 AlGaN/SiC 헤테로 에피층을 성장하고 메사구조를 형성한 소자를 제안하였다.
선행문헌3은 Al의 함량에 따라 AlGaN 에피의 밴드갭이 제어되어 센싱하는 파장을 400nm 이하로 낮추는 효과가 있다.
그러나 물리적 한계로 인하여 Al 함량을 30~80% 사이에서 조절하여 사용하는데 기술적 한계가 있다. 따라서 산화갈륨의 4.9 eV 밴드갭에 의한 효과를 대등한 수준으로 올릴 수 없다.
다른 종래 기술로서, "M.L. Lee, T.S. Mue, F.W. Huang, J.H. Yang, J.K. Sheu, “High-performance GaN metal-insulator-semiconductor ultraviolet photodetectors using gallium oxide as gate layer,Optics Express, Vol. 19, 12658(2011) 이하 선행기술4라 약칭함)이 있다.
선행기술4는 GaN 상부에 Ga2O3 박막을 증착한 MIS 구조를 형성하고 그 상부에 금속접합을 형성한 구조를 연구하였다.
광신호에 의해 생성된 EHP 운반자의 이동이 Ga2O3 박막에 의해 제어되며, Ga2O3 박막이 인슐레이터(insulator)로 작용하면서 전자와 정공의 흐름을 제어하여 이득이 발생한다.
UV 대비 가시(Visible)광감도의 비가 105에 달할 정도로 높은 스펙트럼의 응답(spectral response)을 보인다. 비교적 구조가 간단하지만 누설전류가 높고 동작속도가 느리므로 고성능의 광센서로는 부적합한 한계가 있다.
선행기술5는 "Y. Qin, S. Long, H. Dong, Q. He, Q. Liu, M. Liu, 'Review of deep ultraviolet photodetector based on gallium oxide' Chin. Phys. B. Vol. 28, 108501(2019)"이다.
선행기술5는 Ga2O3 상부에 반도체-금속의 쇼트키 접합을 형성한 MSM 구조로 소자를 연구하였다.
그러나 쇼트키 접합은 누설전류가 높고 금속-금속의 거리가 길고 정전용량도 높게 인가되는 한계로 인하여 고성능의 수광소자를 제작하는데 부적합하다.
본문에서 254nm 파장의 빛에 대해 상승시상수는 0.86sec, 하강시상수는 16.61sec로 보고되어 매우 긴 시상수로 작동함을 알 수 있다.
다만 구조와 제작방법이 가장 간단하여 기본적으로 연구용으로 자주 채용되지만 대체로 실용적인 상용화로는 연계되지 않는다.
"S. Nakagomi, T. Sato, Y. Takahashi, Y. Kokubun, 'Deep ultraviolet photodiodes based on the β-Ga2O3/GaN heterojunction', Sensors and Actuators A: Physical, A 232, 208(2015), 이하 선행기술6이라 약칭함"에는 사파이어 기판에 GaN 에피층을 성장하고 그 상부에 Ga2O3박막을 형성하고 금속-반도체 접합한 소자구조에 대해 연구하여 240nm 이하의 파장의 빛에 대해 가장 높은 감도특성을 보였다.
그러나 선행기술6은 선행기술4와 유사한 구조로서 수광특성에 대한 한계를 보인다.
한편으로 실리콘 반도체를 이용한 포토디텍터도 많이 개발되었는데 대체로 UV에서 감도가 매우 낮으므로 근래에는 GaN계통의 반도체를 주로 이용하여 포토디텍터를 개발하였다.
그러나 GaN 반도체도 대체로 400nm 파장에서 최대인 피크를 보이고 200nm 파장대로는 그 감도가 크게 감소하여 0.1~0.2A/W 정도의 수준으로 감도가 충분하지 않다.
따라서 최근에 더욱 밴드갭이 큰 Ga2O3 반도체를 이용해 UV 포토디텍터를 개발하는데 아직도 결함과 트랩으로 인한 시간상수가 너무 커서 디텍터의 동작속도를 높이는데 한계가 있으며, 신호대비 노이즈(SNR) 성능이 낮은 문제가 있다.
UV 빛은 파장에 따라 UVA(320~400nm), UVB(280~320nm), UVC(200~280nm), UVD(100~200nm)로 구분되며, 이러한 파장의 빛을 수광하는 반도체 센서는 아직도 감도, 동작속도, 잡음과 같은 소자 특성에 대해 많은 성능의 개량을 필요로 하고 있다.
상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 과제는, 고속 이미지 센싱이 가능하도록 높은 이득과 동작 속도를 높일 수 있는 반도체 소자 및 그 제조방법을 제공함에 있다.
구체적으로, 본 발명은 광의 파장을 200nm대 까지 검출할 수 있으며, 시간상수를 감소시켜 수 kHz 이상의 스캐닝 주파수에서도 동작할 수 있는 반도체 소자 및 그 제조방법을 제공함에 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명의 일측면에 따른 반도체 소자는, n+-AlGaN 에피층과, 상기 n+-AlGaN 에피층의 상부 전면에 형성된 i-AlGaN 에피층과, 상기 i-AlGaN 에피층의 상부에 위치하는 p-GaN 에피층과, 상기 p-GaN 에피층과 i-AlGaN 에피층의 상부 전면을 덮는 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 중앙부에 접하는 n+-Ga2O3 에미터층과, 상기 n+-Ga2O3 에미터층의 둘레에 이격되어 위치하며, 상기 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 가장자리측에 접하는 베이스 금속접합층과, 상기 베이스 금속접합층, n+-Ga2O3 에미터층 및 절연막의 상부 전면에 위치하는 유전막의 일부 개구를 통해 상기 n+-Ga2O3 에미터층의 상면에 접하는 ARC 박막과, 상기 ARC 박막의 개구를 통해 하부의 n+-Ga2O3 에미터층에 접하는 에미터 금속접합층과, 상기 유전막의 개구를 통해 상기 베이스 금속접합층에 접하는 베이스 금속패드와, 상기 n+-AlGaN 에피층의 저면에 형성되는 콜렉터 금속접합층을 포함할 수 있다.
본 발명의 실시예에서, 상기 n+-AlGaN 에피층은, 반도체 기판의 상부에 증착된 저온 AlN 시드층과, 상기 저온 AlN 시드층 상에 증착된 GaN 버퍼층 상에서 성장된 것일 수 있다.
본 발명의 실시예에서, 상기 p-GaN 에피층은, 상기 i-AlGaN 에피층의 일부에 메사 구조로 위치할 수 있다.
본 발명의 실시예에서, 상기 ARC 박막은, SiO2, CaF2 또는 Si3N4이며, 두께와 굴절율을 조절하여 200~300nm 파장의 광의 투과가 최대로 되도록 할 수 있다.
또한, 본 발명의 다른 측면에 따른 반도체 소자 제조방법은, a) 반도체 기판의 상부에 저온 AlN 시드층, GaN 버퍼층, n+-AlGaN 에피층, i-AlGaN 에피층, p-GaN 에피층을 순차 형성하는 단계와, b) 상기 a) 단계의 결과물의 상부 전면에 절연막을 증착하고, 개구를 형성하여 노출되는 상기 p-GaN 에피층의 상부 중앙에 접하는 n+-Ga2O3 에미터층을 형성하는 단계와, c) 상기 n+-Ga2O3 에미터층의 둘레측에 위치하는 상기 절연막에 개구를 형성하고, 금속을 증착 및 패터닝하여 상기 n+-Ga2O3 에미터층의 둘레에 이격되어 위치하며, 하부의 p-GaN 에피층의 상부 둘레에 위치하는 베이스 금속접합층을 형성하는 단계와, d) 상기 c) 단계의 결과물의 상부전면에 유전막을 증착하고, 패터닝하여 노출되는 상기 n+-Ga2O3 에미터층의 상면에 위치하는 ARC 박막을 형성한 후, ARC 박막에 개구를 형성하여 노출되는 상기 n+-Ga2O3 에미터층의 상부 일부에 접하는 에미터 금속 접합층을 형성하는 단계와, e) 상기 유전막의 일부에 개구를 형성하여 상기 베이스 금속접합층에 연결되는 베이스 금속패드를 형성하는 단계와, f) 상기 반도체 기판, 저온 AlN 시드층, GaN 버퍼층을 제거하여, n+-AlGaN 에피층의 배면을 노출시키고, 노출된 배면에 콜렉터 금속 접합층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 상기 p-GaN 에피층은, 상기 i-AlGaN 에피층의 상면 일부에만 위치하도록 메사 구조로 패터닝할 수 있다.
본 발명의 실시예에서, 상기 ARC 박막은, SiO2, CaF2 또는 Si3N4이며, 두께와 굴절율을 조절하여 200~300nm 파장의 광의 투과가 최대가 되도록 형성할 수 있다.
본 발명의 실시예에서, 상기 콜렉터 금속접합층은, Ti/Al/Ni/Au, Ti/Au, Ni/Au 또는 Ti/Al/TiN인 다층 금속층을 증착할 수 있다.
본 발명 헤테로 접합을 이용한 반도체 소자 및 그 제조방법은, Ga2O3 반도체를 에미터로 사용하고, p-GaN 베이스를 적용하고, AlGaN 콜렉터를 배치하여, 에미터인 Ga2O3는 딥(deep) UV에 대한 감도를 높이고, GaN 베이스는 트랜지스터의 이득을 높일 수 있어, WBG 반도체로 모두 구성되어 온도특성이 더욱 안정하게 동작할 수 있도록 하는 효과가 있다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 단면 구성도이다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조공정 수순 단면도이다.
도 10 내지 도 12는 각각 본 발명과 종래 기술의 특성 비교 그래프이다.
도 2 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조공정 수순 단면도이다.
도 10 내지 도 12는 각각 본 발명과 종래 기술의 특성 비교 그래프이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성요소는 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성요소의 비율은 과장되거나 축소될 수 있다.
'제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 상기 구성요소는 위 용어에 의해 한정되어서는 안 된다. 위 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다. 또한, 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 본 발명의 실시예에서 사용되는 용어는 다르게 정의되지 않는 한, 해당 기술분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하에서는, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 헤테로정션을 이용한 반도체 소자 및 그 제조방법에 대하여 상세히 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자의 단면 구성도이다.
도 1을 참조하면 본 발명 반도체 소자는, n+-AlGaN 에피층(13)의 상부 전면에 형성된 i-AlGaN 에피층(14)과, 상기 i-AlGaN 에피층(14)의 일부에 메사 구조로 위치하는 p-GaN 에피층(15)과, 상기 p-GaN 에피층(15)과 i-AlGaN 에피층(14)의 상부 전면을 덮는 절연막(16)과, 상기 절연막(16)의 일부를 통해 상기 p-GaN 에피층(15)의 상면 중앙부에 접하는 n+-Ga2O3 에미터층(17)과, 상기 n+-Ga2O3 에미터층(17)의 둘레에 이격되어 위치하며, 상기 절연막(16)의 일부를 통해 p-GaN 에피층(15)의 상면 가장자리측에 접하는 베이스 금속접합층(18)과, 상기 베이스 금속접합층(18), n+-Ga2O3 에미터층(17) 및 절연막(16)의 상부에 형성된 유전막(19)과, 상기 유전막(19)의 일부 개구된 영역을 통해 상기 n+-Ga2O3 에미터층(17)에 접하는 ARC 박막(20)과, 상기 ARC 박막(20)의 개구를 통해 하부의 n+-Ga2O3 에미터층(17)에 접하는 에미터 금속접합층(21)과, 상기 유전막(19)의 개구를 통해 상기 베이스 금속접합층(18)에 접하는 베이스 금속패드(22)와, 상기 n+-AlGaN 에피층(13)의 저면에 형성되는 콜렉터 금속접합층(23)을 포함한다.
위의 구성에서 n+, p, i는 반도체의 도핑형을 나타내는 것으로, i는 진성, n은 n형, p는 p형을 나타낸다. 특히 +는 농도가 더 높음을 나타내는 상대적인 개념으로 이해될 수 있다.
이하, 상기와 같이 구성되는 본 발명 헤테로정션을 이용한 반도체 소자의 구조와 그 제조방법에 대하여 도 2 내지 도 9의 제조공정 수순 단면도를 참조하여 좀 더 구체적으로 설명한다.
먼저, 도 2에 도시한 바와 같이 반도체 기판(10)에 소자를 위한 AlGaN/GaN 헤테로 구조를 MOCVD(Metal Organic Chemical Vapor Deposition)으로 성장시킨다.
구체적으로, 반도체 기판(10)의 상부 전면에 저온 AlN(LT-AlN) 시드층(11)을 성장시킨 후, LT-AlN 시드층(11)의 상부 전면에 GaN 버퍼층(12)을 성장시킨다.
그 다음, GaN 버퍼층(12)의 상부에 n+-AlGaN 에피층(13)을 성장시킨다.
그 다음, n+-AlGaN 에피층(13)의 상부 전면에 i-AlGaN 에피층(14)을 성장시킨 후, Mg가 1015~1018cm-3 농도로 도핑된 p-GaN 에피층(15)을 성장시킨다.
상기 반도체 기판(10)으로는 주로 Si 반도체를 이용하지만, GaN, 사파이어(Sapphire) 또는 SiC를 사용할 수 있다.
상기 LT-AlN 시드층(11)은 LT-GaN 시드층으로 대체될 수 있다.
상기 i-AlGaN 에피층(14), n+-AlGaN 에피층(13)의 AlGaN은 Al의 함량을 목표에 따라 제어하는 AlxGa1-xN을 의미한다.
본 발명에서는 AlGaN으로 간략히 표기하기로 한다.
이러한 AlGaN 에피층에 있어서 Al의 함량은 격자상수와 밴드갭을 적절한 목적에 맞추어 조절한다.
그 다음, 도 3에서는 상기 p-GaN 에피층(15)을 메사형으로 패터닝하고, p-GaN 에피층(15)과, p-GaN 에피층(15)의 측면 하부에서 노출되는 i-AlGaN 에피층(14)의 상부에 절연막(16)을 형성한다.
상기 p-GaN 에피층(15)의 메사형 패터닝은, PR(Photoresist) 패턴을 광리소그래피로 형성하고, PR 패턴을 마스크로 이용하여 p-GaN 에피층(15)을 식각하여 형성하는 것일 수 있다.
도 3에서는 설명의 편의를 위하여 반도체 기판(10), LT-AlN 시드층(11), GaN 버퍼층(12)을 생략하였다.
상술된 바와 같이 p-GaN 에피층(15)을 식각하여 메사구조를 형성하고, PR 패턴을 제거하고 이어서 산소 플라즈마로 표면처리를 한다. 이어서 표면을 BHF, HCl, H2SO4와 같은 화학용액으로 세정하고 유전체 절연막(16)을 증착하여 형성한다.
GaN 에피층(15)의 식각에는 ICP 시스템에 BCl3, Cl2, Ar의 혼합가스를 이용한 플라즈마 건식식각을 한다. 절연막(16)으로는 실리콘산화막이나 실리콘질화막을 이용하며 PECVD를 이용하여 증착될 수 있다.
그 다음, 도 4에 도시한 바와 같이 에미터-베이스 접합이 형성될 영역을 정의하기 위하여 광리소그래피를 하여 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 이용해 노출된 부분의 절연막(16)을 식각하여 그 하부의 p-GaN 에피층(15)의 상부 중앙을 노출시킨다.
그 다음, 절연막(16)과 베이스인 p-GaN 에피층(15)의 상부에 n+-Ga2O3 박막을 증착하고, 패터닝하여 n+-Ga2O3 에미터층(17)을 형성한다.
n+-Ga2O3 박막은 단결정 또는 다결정으로 증착하거나 또는 단결정과 다결정이 하부와 상부에 각각 증착된 이중층 구조로 형성할 수 있다.
n+-Ga2O3 에미터층(17)의 Ga2O3는 Ga, In, Al의 함량을 조절하는 (Ga:Al:In)2O3와 알파타입 결정구조 및 베타타입 결정구조를 모두 포함할 수 있다.
그룹 III-족의 Ga, Al, In의 함량을 제어하면 밴드갭의 조정에 따라 헤테로 구조의 부가적인 효과를 이용할 수 있다. 다만 여기에서는 간략한 설명을 위해 간단히 Ga2O3로 표기하기로 한다.
그 다음, 도 5에 도시한 바와 같이 상기 n+-Ga2O3 에미터층(17)의 하부 둘레에 위치하는 절연막(16)의 일부를 식각하여 그 하부의 p-GaN 에피층(15)의 일부를 노출시키는 콘택 윈도우(contact window)를 형성한다.
금속증착 및 lift-off 공정을 이용하여 n+-Ga2O3 에미터층(17)의 둘레에 이격되어 위치하며, 상기 p-GaN 에피층(15)에 접촉되는 베이스 금속접합층(18)을 형성한다.
이어서 RTA(Rapid Thermal Anneal)을 이용해 반도체-금속의 오믹접합에서 접합저항이 최소화 되도록 열처리 한다.
그 다음, 도 6에 도시한 바와 같이 유전막(19)을 상기 n+-Ga2O3 에미터층(17)과, 베이스 금속접합층(18) 및 잔존하는 절연막(16)의 상부 전면에 증착한다.
그 다음, 상기 유전막(19)의 일부를 제거하여, 그 하부의 n+-Ga2O3 에미터층(17)의 상부 일부를 노출시키고, 노출된 n+-Ga2O3 에미터층(17)에 접하는 ARC(anti-reflective coating) 박막(20)을 형성한다.
ARC용으로는 SiO2 또는 CaF2 또는 Si3N4와 같은 절연체 박막을 이용할 수 있다. ARC 박막(20)의 두께와 굴절율(refractive index)은 200~300nm에서 광의 투과가 최대로 되도록 제어한다.
그 다음, 도 7에 도시한 바와 같이 광리소그래피를 이용하여 포토레지스트 패턴을 형성하고, 이 포토레지스트 패턴을 이용하여 ARC 박막(20)의 일부를 식각하여, 에미터-금속 접합을 위한 콘택 윈도우(contact window)를 형성한다.
즉, ARC 박막(20)의 하부에 위치하는 n+-Ga2O3 에미터층(17)의 상면의 일부 또는 전부를 노출시킨다.
이어서 금속의 증착 및 리프트 오프(lift-off)를 이용하여 노출된 n+-Ga2O3 에미터층(17)에 접촉되는 에미터 금속접합층(21)을 형성한다.
그 다음, 도 8에 도시한 바와 같이 상기 형성된 에미터 금속접합층(21)의 둘레 하부측의 유전막(19)의 일부를 제거하여 그 하부의 p-GaN 에피층(15)의 상부일부를 노출시킨다.
그 다음, 금속을 증착하고 패터닝 또는 리프트 오프(lift-off)를 이용하여 상기 에미터 금속접합층(21)의 둘레에 위치하며, 상기 노출된 p-GaN 에피층(15)에 접촉되는 베이스 금속패드(22)를 형성한다.
그 다음, 도 9에 도시한 바와 같이 반도체 기판(10), LT-AlN 시드층(11), GaN 버퍼층(12)을 제거하여, n+-AlGaN 에피층(13)의 배면을 노출시킨다.
그 다음, 배면 금속층으로서 Ti/Al/Ni/Au, Ti/Au, Ni/Au 또는 Ti/Al/TiN과 같은 다층금속을 증착하여 오믹접촉저항을 최소화하여, 콜렉터 금속 접합층(23)을 형성한다.
도 10은 본 발명과 종래기술의 주파수에 따른 외부양자효율을 비교한 그래프이다.
종래기술은 AlGaN/GaN MQW를 이용한 포토센서이다.
종래기술의 경우 MQW 및 GaN에 의한 외부양자효율(EQE: External Quantum Efficiency)을 보여주는데, 스펙트럼의 응답(spectral responsivity) 특성의 한계로 인하여 종래기술에 의한 특성은 300nm 이하의 파장에 대해 응답성이 심하게 감소한다.
반면에 본 발명에 의한 반도체 소자의 경우 200~300nm 대역의 파장대까지 양자효율이 매우 높게 나타남을 알 수 있다.
이는 표면에 배치된 n+-Ga2O3 에미터층(17)의 넓은 에너지 밴드에서 흡수된 200~300nm의 단파장에 의해 생성된 전자가 베이스를 통해 콜렉터로 흐르면서 빠르게 동작하기 때문이다.
도 11은 본 발명과 종래 기술의 입력신호의 전력에 대한 포토 커런트의 변화를 비교한 그래프이다.
도 11을 참조하면, 종래기술은 응답성과 표면의 재결합(recombination)에 의한 한계로 인하여 낮은 입력신호에서 효율이 감소하기 시작하여 비선형적인 특성을 보인다.
반면에 본 발명의 경우 수 십 퍼센트로 수광성능이 높아지면서 더 높은 입력신호까지 선형적으로 포토 커런트(photo current)가 증가하는 동작하는 특성을 보인다.
이렇게 입력 광신호에 대해 넓은 전력범위에서 선형적으로 동작하는 성능으로 인하여 센서회로를 간단하고 안정되게 사용할 수 있는 성능을 제공한다.
도 12는 본 발명과 종래기술의 시간에 따른 전류의 변화를 비교한 그래프이다.
종래기술의 경우 반도체 결정에 존재하는 트랩과 디트랩에 대한 시간상수의 증가로 인하여, 상승시간과 하강시간이 커서 동작속도가 느리다.
반면에 본 발명에 의한 실시예의 경우 이득이 높은 트랜지스터에 의해 동작속도가 빠르다.
또한 종래기술의 경우 트랩과 발생-재결합(Generation-recombination(GR)) 현상으로 인하여 SNR 특성이 불량하다.
반면에 본 발명의 경우 에미터로 주입된 정공이 빠르게 전자와 재결합하게 되므로 빠르게 트랜지스터가 동작하게 되고, 높은 이득 특성에 부가적으로 빠른 동작속도로 인하여 펄스신호가 매우 정밀하게 제어된다.
이와 같이 본 발명에 의하여 종래 기술의 문제를 해결하기 위하여 파장을 200nm대까지 감도를 높이고, 작은 신호를 감지할 수 있도록 이득 특성을 부가하고, 운반자가 빠르게 이동하여 시간상수를 감소시킬 수 있다.
본 발명은 WBG(Wide Band Gap) Ga2O3 반도체와 GaN 반도체의 헤테로 접합으로 NPN 트랜지스터 구조의 200~400nm 파장에 감도가 높은 딥 UV 포토디텍터(deep UV photodetector) 소자를 구현한다.
밴드갭이 큰 Ga2O3 반도체를 에미터로 사용하고, p-GaN 베이스를 적용하고, AlGaN 콜렉터를 배치한 NPN 포토 트랜지스터(phototransistor)를 제작한다.
Ga2O3는 deep UV에 대한 감도를 높이고, GaN 베이스는 트랜지스터의 이득을 높인다. 더불어서 WBG 반도체로 모두 구성되어 온도특성이 더욱 안정하게 동작하게 된다.
본 발명은 WBG(Wide Band Gap) 반도체의 열적인 안정성과 높은 내전압을 특성을 확보한다. 기존 실리콘 반도체의 밴드갭 에너지인 1.1 eV 보다 높은 밴드갭 에너지인 2~7 eV를 갖는 GaN(3.4 eV), AlN(6.2eV), Ga2O3(4.7~4.9 eV)를 헤테로 이종접합을 형성하는데 대표적으로 활용한다.
WBG 반도체의 밴드갭, 도핑, 금속-반도체 접합구조에 의하여 동작성능이 배가될 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 청구범위에 의해서 정해져야 할 것이다.
10:반도체 기판 11:LT-AlN 시드층
12:GaN 버퍼층 13:n+-AlGaN 에피층
14:i-AlGaN 에피층 15:p-GaN 에피층
16:절연막 17:n+-Ga2O3 에미터층
18:베이스 금속 접합층 19:유전막
20:ARC 박막 21:에미터 금속 접합층
22:베이스 금속 패드 23:콜렉터 금속 접합층
12:GaN 버퍼층 13:n+-AlGaN 에피층
14:i-AlGaN 에피층 15:p-GaN 에피층
16:절연막 17:n+-Ga2O3 에미터층
18:베이스 금속 접합층 19:유전막
20:ARC 박막 21:에미터 금속 접합층
22:베이스 금속 패드 23:콜렉터 금속 접합층
Claims (8)
- n+-AlGaN 에피층;
상기 n+-AlGaN 에피층의 상부 전면에 형성된 i-AlGaN 에피층;
상기 i-AlGaN 에피층의 상부에 위치하는 p-GaN 에피층;
상기 p-GaN 에피층과 i-AlGaN 에피층의 상부 전면을 덮는 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 중앙부에 접하는 n+-Ga2O3 에미터층;
상기 n+-Ga2O3 에미터층의 둘레에 이격되어 위치하며, 상기 절연막의 일부 개구를 통해 상기 p-GaN 에피층의 상면 가장자리측에 접하는 베이스 금속접합층;
상기 베이스 금속접합층, n+-Ga2O3 에미터층 및 절연막의 상부 전면에 위치하는 유전막의 일부 개구를 통해 상기 n+-Ga2O3 에미터층의 상면에 접하는 ARC 박막;
상기 ARC 박막의 개구를 통해 하부의 n+-Ga2O3 에미터층에 접하는 에미터 금속접합층;
상기 유전막의 개구를 통해 상기 베이스 금속접합층에 접하는 베이스 금속패드; 및
상기 n+-AlGaN 에피층의 저면에 형성되는 콜렉터 금속 접합층을 포함하는 반도체 소자. - 제1항에 있어서,
상기 n+-AlGaN 에피층은,
반도체 기판의 상부에 증착된 저온 AlN 시드층과, 상기 저온 AlN 시드층 상에 증착된 GaN 버퍼층 상에서 성장된 것을 특징으로 하는 반도체 소자. - 제1항에 있어서,
상기 p-GaN 에피층은,
상기 i-AlGaN 에피층의 일부에 메사 구조로 위치하는 것을 특징으로 하는 반도체 소자. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 ARC 박막은,
SiO2, CaF2 또는 Si3N4이며, 두께와 굴절율을 조절하여 200~300nm 파장의 광의 투과가 최대로 되는 것을 특징으로 하는 반도체 소자. - a) 반도체 기판의 상부에 저온 AlN 시드층, GaN 버퍼층, n+-AlGaN 에피층, i-AlGaN 에피층, p-GaN 에피층을 순차 형성하는 단계;
b) 상기 a) 단계의 결과물의 상부 전면에 절연막을 증착하고, 개구를 형성하여 노출되는 상기 p-GaN 에피층의 상부 중앙에 접하는 n+-Ga2O3 에미터층을 형성하는 단계;
c) 상기 n+-Ga2O3 에미터층의 둘레측에 위치하는 상기 절연막에 개구를 형성하고, 금속을 증착 및 패터닝하여 상기 n+-Ga2O3 에미터층의 둘레에 이격되어 위치하며, 하부의 p-GaN 에피층의 상부 둘레에 위치하는 베이스 금속접합층을 형성하는 단계;
d) 상기 c) 단계의 결과물의 상부전면에 유전막을 증착하고, 패터닝하여 노출되는 상기 n+-Ga2O3 에미터층의 상면에 위치하는 ARC 박막을 형성한 후, ARC 박막에 개구를 형성하여 노출되는 상기 n+-Ga2O3 에미터층의 상부 일부에 접하는 에미터 금속 접합층을 형성하는 단계;
e) 상기 유전막의 일부에 개구를 형성하여 상기 베이스 금속접합층에 연결되는 베이스 금속패드를 형성하는 단계; 및
f) 상기 반도체 기판, 저온 AlN 시드층, GaN 버퍼층을 제거하여, n+-AlGaN 에피층의 배면을 노출시키고, 노출된 배면에 콜렉터 금속 접합층을 형성하는 단계를 포함하는 반도체 소자 제조방법. - 제5항에 있어서,
상기 p-GaN 에피층은,
상기 i-AlGaN 에피층의 상면 일부에만 위치하도록 메사 구조로 패터닝하는 것을 특징으로 하는 반도체 소자 제조방법. - 제5항에 있어서,
상기 ARC 박막은,
SiO2, CaF2 또는 Si3N4이며, 두께와 굴절율을 조절하여 200~300nm 파장의 광의 투과가 최대가 되도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법. - 제5항에 있어서,
상기 콜렉터 금속 접합층은,
Ti/Al/Ni/Au, Ti/Au, Ni/Au 또는 Ti/Al/TiN인 다층 금속층을 증착하는 것을 특징으로 하는 반도체 소자 제조방법.
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| KR1020200108918A KR102437878B1 (ko) | 2020-08-28 | 2020-08-28 | 헤테로 접합을 이용한 반도체 소자 및 그 제조방법 |
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| Zheng-Da Huang 외 5인, "Ga2O3/AlGaN/GaN Heterostructure Ultraviolet Three-Band Photodetector", 2013.05.21. 공개 |
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| Date | Code | Title | Description |
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