KR102434741B1 - 박막 트랜지스터 - Google Patents

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Abstract

본 발명의 개념에 따른 박막 트랜지스터는 기판; 상기 기판의 상면 상에 제공되는 절연층; 상기 절연층 상에 제공되는 초격자 채널층; 및 상기 초격자 채널층의 마주보는 한 쌍의 측면들을 덮는 소오스 전극 및 드레인 전극을 포함하되, 상기 초격자 채널층은 교대로 적층된 반도체층들 및 유기층들을 포함하되, 상기 반도체층들 각각의 두께는 3nm 초과 5nm 미만이고, 상기 유기층들 각각의 두께는 1Å 이상 1nm 이하일 수 있다.

Description

박막 트랜지스터{Thin Film Transistor}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 초격자 채널층을 포함하는 박막 트랜지스터에 관한 것이다.
최근 유기-무기 하이브리드 재료는 여러 분야에서 각광받고 있다. 유기-무기 하이브리드 재료는 광학적 특성, 자기특성, 발광 특성, 전기적 특성, 이온 전도 특성, 및 화학적 반응성 등을 향상시킬 수 있는 재료로 널리 사용된다. 그러나 하이브리드 유기-무기 재료는 유기물과 무기물 성분 간의 구조적인 불규칙성과 양립할 수 없는 몇몇 특성들로 인해 활용에 제한이 있다. 이에 따라, 유기층 및 무기층이 주기적으로 반복되는 초격자 구조를 활용하여 상기 제한들을 극복하려는 연구들이 다수 진행되고 있다.
본 발명이 해결하고자 하는 과제는 동작 신뢰성 및 전기적 특성이 향상된 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 우수한 기계적 유연성을 갖는 박막 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 박막 트랜지스터는 기판; 상기 기판의 상면 상에 제공되는 절연층; 상기 절연층 상에 제공되는 초격자 채널층; 및 상기 초격자 채널층의 마주보는 한 쌍의 측면들을 덮는 소오스 전극 및 드레인 전극을 포함하되, 상기 초격자 채널층은 교대로 적층된 반도체층들 및 유기층들을 포함하되, 상기 반도체층들 각각의 두께는 3nm 초과 5nm 미만이고, 상기 유기층들 각각의 두께는 1Å 이상 1nm 이하일 수 있다.
실시예들에 따르면, 상기 반도체층들은 수직으로 이격된 제1 내지 제3 반도체층들을 포함하고, 상기 유기층들은 수직으로 이격된 제1 내지 제4 유기층들을 포함하되, 상기 반도체층들 중 어느 하나의 두께에 대한 상기 유기층들 중 어느 하나의 두께의 비는 0.1 이상 0.25 이하일 수 있다.
실시예들에 따르면, 상기 반도체층들은 금속 산화물 또는 전이금속 디칼코게나이드를 포함할 수 있다.
실시예들에 따르면, 상기 유기층은 하기 화학식 1로 나타낸 물질을 포함하는 박막 트랜지스터.
[화학식 1]
Figure 112020099382928-pat00001
상기 화학식 1에서, X1, X2, Y1, 및 Y2는 서로에 관계없이 O, S, Se, NH, 또는 PH이고, *는 상기 절연층의 상면 또는 인접하는 상기 반도체층들 중 어느 하나의 상면과 결합하는 부분이고, #는 인접하는 반도체층들 중 다른 하나의 하면과 결합하는 부분이고, a, b, c, 및 d 각각은 1 또는 0이되, a+b는 1 이상이고 c+d는 1이상이고, Ar은 적어도 하나의 방향족기를 포함하는 작용기이고, L1, L2, L3 및 L4 각각은 탄소수 1 내지 3의 알킬렌기이다.
실시예들에 따르면, 상기 소오스 전극은 상기 초격자 채널층의 상면 상에 제공되는 제1 부분 및 상기 제1 부분과 연결되며 상기 초격자 채널층의 측면과 나란하게 연장되는 제2 부분을 포함하되, 상기 소오스 전극의 상기 제2 부분은 상기 반도체층들의 측면들 각각과 접촉할 수 있다.
실시예들에 따르면, 상기 드레인 전극은 상기 초격자 채널층의 상면 상에 제공되는 제1 부분 및 상기 제1 부분과 연결되며 상기 초격자 채널층의 측면과 나란하게 연장되는 제2 부분을 포함하되, 상기 소오스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제1 부분은 서로 수평으로 이격되어 배치되고, 상기 소오스 전극의 상기 제1 부분 및 상기 드레인 전극의 상기 제1 부분 사이의 이격 거리(W)는 200um 이상 400um 이하일 수 있다.
실시예들에 따르면, 상기 초격자 채널층은 유기층/[반도체층/유기층]n, [반도체층/유기층]n, 유기층/[반도체층/유기층]n-1/반도체층, 및 [반도체층/유기층]n-1/반도체층의 구조들 중 어느 하나를 포함하되, 상기 n은 2 또는 3일 수 있다.
실시예들에 따르면, 상기 박막 트랜지스터는 1개의 문턱 전압을 갖고,
상기 기판에 상기 문턱 전압 보다 높은 전압이 인가되어, 상기 반도체층들 각각을 따라 수평으로 전하가 이동되도록 구성될 수 있다.
실시예들에 따르면, 상기 반도체층들은 비정질 반도체이고, 상기 반도체층들 각각의 유전상수값은 2 이상 6 이하일 수 있다.
실시예들에 따르면, 상기 기판의 하면 상에 제공되는 플렉서블 필름을 더 포함하되, 상기 초격자 채널층은 상기 플렉서블 필름 상에 복수 개로 제공되고, 상기 플렉서블 필름은 PET(polyethylene terephthalate) 또는 PI(polyimide)를 포함할 수 있다.
본 발명에 따른 박막 트랜지스터는 복수 개의 유기층들 및 반도체층들이 교대로 적층된 초격자 채널층을 포함할 수 있다. 이에 따라, 실시예들에 따른 박막 트랜지스터는 단일 물질의 반도체층을 트랜지스터의 채널층으로 활용하는 경우 대비 높은 전계이동도를 가질 수 있어, 전기적 특성이 향상된 박막 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 박막 트랜지스터의 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 3은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면이다.
도 4는 실험예 1에 따른 초격자 채널층의 단면을 투과 주사 현미경으로 관찰한 사진이다.
도 5는 실험예 1에 따른 초격자 채널층의 반도체층을 X-ray diffraction 관찰법을 통해 분석한 결과이다.
도 6은 실험예 1 및 비교예에 따른 박막 트랜지스터의 동작 온도 조건에 따른 전계이동도를 나타낸 그래프이다.
도 7은 실험예 1 및 비교예에 따른 박막 트랜지스터에 Negative bias illumination stress를 가한 후, 시간에 따른 전달 특성, 문턱 전압 및 전하 이동도를 나타낸 그래프들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 실시예들에 따른 박막 트랜지스터를 설명한다.
도 1은 본 발명의 실시예들에 따른 박막 트랜지스터의 사시도이다. 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1 및 도 2를 참조하면, 실시예들에 따른 박막 트랜지스터는 기판(10), 절연층(20), 및 적층 구조체(60)를 포함할 수 있다. 보다 구체적으로, 적층 구조체(60)는 소오스 전극(40), 드레인 전극(50) 및 초격자 채널층(30)을 포함할 수 있다.
기판(10)은 반도체 기판, 금속 기판, 유리 기판, 또는 플렉서블 기판일 수 있다. 예를 들어, 상기 반도체 기판은 불순물을 포함하거나 포함하지 않는 실리콘 기판을 포함할 수 있다. 상기 불순물은 예를 들어, p형 도펀트 및 n형 도펀트를 포함할 수 있다. 상기 금속 기판은 예를 들어, 알루미늄(Al), 크롬(Cr), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 및/또는 이들의 합금을 포함할 수 있다. 상기 플렉서블 기판은 고분자 기판을 포함할 수 있다. 상기 고분자 기판은 예를 들어, PET(polyethylene terephthalate) 또는 PI(polyimide)를 포함할 수 있다. 상기 기판(10)은 실시예들에 따른 박막 트랜지스터의 게이트 전극으로 기능할 수 있다. 보다 구체적으로, 상기 기판(10)에 게이트 전압(V3)이 인가될 수 있다. 박막 트랜지스터의 동작에 대한 보다 상세한 내용은 후술한다.
절연층(20)이 기판(10)의 상면(10a) 상에 제공될 수 있다. 절연층(20)은 기판(10)의 상면(10a) 및 적층 구조체(60) 사이에 개재될 수 있다. 절연층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 금속 산화물, 금속 질화물 및/또는 이들의 혼합물 같은 절연성 물질을 포함할 수 있다. 일 예로, 절연층(20)은 알루미늄 산화물(Al2O3)을 포함할 수 있다. 절연층(20)은 실시예들에 따른 박막 트랜지스터의 게이트 절연막으로 기능할 수 있다. 절연층(20)은 적층 구조체(60)와 기판(10)을 전기적으로 절연시킬 수 있다.
적층 구조체(60)가 절연층(20)의 상면(20a) 상에 제공될 수 있다. 적층 구조체(60)는 초격자 채널층(30), 소오스 전극(40), 및 드레인 전극(50)을 포함할 수 있다.
초격자 채널층(30)이 절연층(20)의 상면(20a) 상에 제공될 수 있다. 초격자 채널층(30)은 교대로 적층된 반도체층들(SC) 및 유기층들(OD)을 포함할 수 있다. 반도체층들(SC) 각각은 유기층들(OD)에 의해 수직으로 이격되어 배치될 수 있다.일 예로, 반도체층들(SC)은 수직으로 이격된 제1 내지 제3 반도체층들을 포함하고, 상기 유기층들(OD)은 수직으로 이격된 제1 내지 제4 유기층들을 포함할 수 있다. 예를 들어, 초격자 채널층(30)의 최하부 및 최상부에 유기층들(OD)이 각각 배치될 수 있고, 초격자 채널층(30) 내부에 반도체층들(SC) 및 유기층들(OD)이 교대로 반복하여 제공될 수 있다. 초격자 채널층(30)의 하면은 최하부 유기층(OD)의 하면일 수 있고, 초격자 채널층(30)의 상면(30a)은 최상부 유기층(OD)의 상면일 수 있다. 초격자 채널층(30)의 측면(30b)은 유기층들(OD)의 측면들(ODb) 및 반도체층들(SC)의 측면들(SCb)을 포함할 수 있다. 예를 들어, 유기층들(OD)의 측면들(ODb) 및 반도체층들(SC)의 측면들(SCb)은 공면(coplanar)을 이룰 수 있다.
그러나, 도 1 및 도 2에는 바람직한 실시예로 3개의 반도체층들(SC)을 포함하는 초격자 채널층(30)을 도시하고 있지만, 이에 한정되지 않고 반도체층들(SC)의 개수는 달라질 수 있다. 예를 들어, 초격자 채널층(30)은 유기층(OD)/[반도체층(SC)/유기층(OD)]n, [반도체층(SC)/유기층(OD)]n, 유기층(OD)/ [반도체층(SC)/유기층(OD)]n-1/반도체층(SC) 또는 [반도체층(SC)/유기층(OD)]n-1/반도체층(SC)의 구조를 가질 수 있다. 이 때, n은 2 이상 5 이하일 수 있다.
반도체층들(SC) 각각은 n형 또는 p형 반도체층일 수 있다. 반도체층들(SC) 각각은 동일한 물질을 포함하거나, 다른 물질을 포함하되 동일한 도전형을 가질 수 있다. 보다 구체적으로 반도체층들(SC) 각각은 금속 산화물 반도체층, TMDC(transition metal dichalcogenide)층 또는 유기 반도체층을 포함할 수 있다. 일 예로, 상기 금속 산화물 반도체층은 ZnO, SnO, SnO2, TiO2, In2O3, NiO, CoO, FeO, Cu2O, CuO, 또는 Cr2O3과 같은 이성분계 금속 산화물을 포함할 수 있다. 다른 예로, 상기 금속 산화물 반도체층은 In, Ga, Zn 중 적어도 두개를 포함하는 금속 산화물을 포함할 수 있고, 보다 구체적으로는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 상기 TMDC층은 예를 들어, NiS2, WS2, WSe2, MoS2, MoSe2, 또는 MoTe2를 포함할 수 있다.
반도체층들(SC) 각각은 내부에 결정입자들을 포함하지 않는 비정질층일 수 있다. 반도체층들(SC) 각각의 제2 방향(D2)으로의 제1 두께(H1)는 2nm 이상 10nm 이하일 수 있고, 바람직하게는 4nm일 수 있다. 상기 반도체층들(SC) 각각은 상기 제1 두께(H1)로 형성되어, 비교적 낮은 유전 상수값을 가질 수 있다. 예를 들어, 상기 제1 두께(H1)의 반도체층들(SC)의 유전 상수값은 2 이상 10 이하일 수 있다. 본 명세서에서 제1 방향(D1)은 기판(100)의 상면(100a)과 평행한 방향일 수 있다. 제2 방향(D2)은 기판(100)의 상면(100a)과 수직한 방향일 수 잇다. 제3 방향(D3)은 기판(100)의 상면(100a)과 평행하고, 상기 제1 방향(D1)과 교차하는 방향일 수 있다.
유기층들(OD)이 절연층(20)의 상면(20a) 상에 제공될 수 있다. 유기층들(OD) 각각의 제2 방향(D2)으로의 제2 두께(H2)는 1Å 이상 1nm 이하일 수 있고, 바람직하게는 6Å일 수 있다. 상기 반도체층들(SC) 중 어느 하나의 두께에 대한 상기 유기층들(OD) 중 어느 하나의 두께의 비는 0.1 이상 0.25 이하일 수 있다. 유기층들(OD)은 반도체층들(SC)에 비해 밴드 갭이 큰 물질을 포함할 수 있다. 보다 구체적으로, 유기층들(OD) 각각은 아래 [화학식 1]로 표시되는 물질을 포함할 수 있다.
[화학식 1]
Figure 112020099382928-pat00002
상기 화학식 1에서, *는 절연층(20)과 결합하는 부분 또는 인접하는 반도체층(SC)의 상면과 결합하는 부분일 수 있다. 보다 구체적으로, *는 게이트 절연막(20)의 상면에 노출된 금속 원자 또는 반도체층(SC)의 상면에 노출된 금속 원자와 공유결합하는 부분일 수 있다. #는 반도체층(SC)의 하면과 결합하는 부분일 수 있다. 보다 구체적으로, #는 반도체층(SC)의 하면에 노출된 금속 원자와 공유결합하는 부분일 수 있다. X1, X2, Y1, 및 Y2는 서로에 관계없이 O, S, Se, NH, 또는 PH일 수 있다. 보다 구체적으로, X1 또는 X2는 Y1 또는 Y2에 비해 반응성이 큰 원소를 포함할 수 있다. 예를 들어, X1 또는 X2는 O일 수 있고, Y1 또는 Y2는 S, Se, NH, 또는 PH일 수 있다. a, b, c, 및 d 각각은 1 또는 0일 수 있으나, a+b는 1 이상이고 c+d는 1이상일 수 있다.
상기 화학식 1에서, R은 적어도 하나의 방향족기를 포함할 수 있다. R이 둘 이상의 방향족기들을 포함하는 경우, 상기 방향족기들은 연결기를 통해 연결되어 있을 수 있다. 상기 방향족기는 탄소수 5 내지 8의 방향족 탄화수소기 또는 탄소수 3 내지 탄소수 7의 헤테로고리 방향족기를 포함할 수 있다. 일 예로, 상기 방향족기는 페닐기를 포함할 수 있다.
상기 화학식 1로 나타낸 물질은 아래 화학식 2로 나타낸 물질을 포함할 수 있다.
[화학식 2]
Figure 112020099382928-pat00003
상기 화학식 2에서, X1, X2, Y1, Y2, a, b, c, 및 d는 상기 화학식 1에서 정의한 바와 같다. 상기 화학식 1에서의 R은 상기 화학식 2에서의 (L1)(L2)Ar(L3)(L4)에 대응될 수 있다. Ar은 적어도 하나의 방향족기를 포함하는 작용기로서, 둘 이상의 방향족기들이 구비되는 경우 상기 방향족기들은 연결기를 통해 연결될 수 있다. 상기 방향족기는 탄소수 5 내지 8의 방향족 탄화수소기 또는 탄소수 3 내지 탄소수 7의 헤테로고리 방향족기를 포함할 수 있다. 일 예로, 상기 방향족기는 페닐기를 포함할 수 있다.
상기 L1 및 L2는 Ar과 X1 및 X2를 각각 연결하는 작용기이고, L3 및 L4는 Ar과 Y1 및 Y2를 각각 연결하는 작용기일 수 있다. L1, L2, L3 및 L4 각각은 탄소수 1 내지 3의 알킬렌기일 수 있다.
상기 방향족기는 공명구조를 가질 수 있다. 이에 따라, 반도체층들(SC) 및 유기층들(OD) 사이의 화학결합을 안정화시킬 수 있다. 이에 따라, 유기층(OD)과 인접하는 반도체층(SC)의 표면 상의 산소 공공 결함 발생이 억제되어, 실시예들에 따른 박막 트랜지스터의 동작 신뢰성 및 전기적 특성이 향상될 수 있다.
상기 화학식 1 및 화학식 2로 표시한 물질은 예를 들어, 아래 화합물들 (1) 내지 (17) 중 어느 하나 또는 이들 중 둘 이상의 조합을 포함할 수 있다.
Figure 112020099382928-pat00004
Figure 112020099382928-pat00005
Figure 112020099382928-pat00006
유기층(OD) 내에서 서로 인접하여 배치된 상기 화학식 1 및 화학식 2로 나타낸 분자들은, 인접하는 분자들에 포함된 방향족기들 간의 π-π 결합에 의해 안정화될 수 있다.
소오스 전극(40) 및 드레인 전극(50)이 절연층(20)의 상면(20a) 상에 제공될 수 있다. 소오스 전극(40) 및 드레인 전극(50)은 금속 물질 또는 금속 산화물 전도성막을 포함할 수 있다. 예를 들어, 상기 금속 물질은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및/또는 이들의 합금을 포함할 수 있고, 상기 금속 산화물 전도성막은 ITO(indium Tin Oxide)를 포함할 수 있다.
소오스 전극(40) 및 드레인 전극(50) 각각은 초격자 채널층(30)의 마주보는 한 쌍의 측면들(30b)을 각각 덮을 수 있다. 예를 들어, 소오스 전극(40) 및 드레인 전극(50)은 초격자 채널층(30)을 사이에 두고 마주보도록 배치될 수 있다. 소오스 전극(40) 및 드레인 전극(50)은 초격자 채널층(30)을 중심으로 대칭인 구조일 수 있다. 소오스 전극(40) 및 드레인 전극(50) 각각은 초격자 채널층(30)의 측면(30b)과 나란하게 연장되어, 초격자 채널층(30)의 측면(30b)과 접촉할 수 있다. 보다 구체적으로, 소오스 전극(40)은 초격자 채널층(30)의 상면 상에 제공되는 제1 부분(41) 및 상기 제1 부분(41)과 연결되어 초격자 채널층(30)의 측면(30b)과 나란하게 연장되는 제2 부분(43)을 포함할 수 있다. 소오스 전극(40)의 제1 부분(41)은 평면적 관점에서, 초격자 채널층(30)의 상면(30a)의 엣지 부분을 덮을 수 있고, 소오스 전극(40)의 제2 부분(43)은 초격자 채널층(30)의 일 측면(30b)을 덮을 수 있다. 보다 구체적으로 소오스 전극(40)의 제2 부분(43)은 상기 반도체층들(SC)의 측면들 각각과 접촉할 수 있다.
드레인 전극(50)은 초격자 채널층(30)의 상면(30a) 상에 제공되는 제1 부분(51) 및 상기 제1 부분(51)과 연결되어 초격자 채널층(30)의 측면(30b)과 나란하게 연장되는 제2 부분(53)을 포함할 수 있다. 드레인 전극(50)의 제1 부분(51)은 평면적 관점에서, 초격자 채널층(30)의 상면(30a)의 엣지 부분을 덮을 수 있고, 드레인 전극(50)의 제2 부분(53)은 초격자 채널층(30)의 일 측면(30b)을 덮을 수 있다. 보다 구체적으로 드레인 전극(50)의 제2 부분(53)은 상기 반도체층들(SC)의 측면들 각각과 접촉할 수 있다.
소오스 전극(40)의 제1 부분(41) 및 드레인 전극(50)의 제1 부분(51)은 서로 수평적으로 이격되어 배치될 수 있다. 소오스 전극(40)의 제2 부분(43) 및 드레인 전극(50)의 제2 부분(53)은 서로 마주보도록 배치될 수 있다. 초격자 채널층(30) 내의 반도체층들(SC) 각각의 측면(SCb)은 소오스 전극(40)의 제2 부분(43) 및 드레인 전극(50)의 제2 부분(53)과 각각 접촉할 수 있다.
이하, 도 2를 계속 참조하여 실시예들에 따른 박막 트랜지스터의 동작 특성에 대해 서술한다.
도 2를 계속 참조하면, 소오스 전극(40)에 제1 전압, 예를 들어 접지 전압을 인가할 수 있다. 소오스 전극(40)에 제1 전압(V1)을 인가한 상태에서, 기판(10)에 문턱 전압 이상의 값을 갖는 제3 전압(V3)을 인가하고, 드레인 전극(50)에 제2 전압(V2)을 인가할 수 있다. 이에 따라, 초격자 채널층(30)이 턴-온되어 소오스 전극과 드레인 전극 사이에 전하가 이동하여 전류가 흐를 수 있다.
보다 구체적으로, 초격자 채널층(30)에서 유기층들(OD)은 반도체층들(SC)보다 밴드 갭이 클 수 있다. 예를 들어, 유기층들(OD)의 밴드 갭 에너지 값은 6eV 이상 8eV 이하일 수 있고, 반도체층들(SC)의 밴드 갭 에너지 값은 3eV 이상 4eV 이하일 수 있다. 반도체층들(SC)이 n형 반도체층일 경우 상기 유기층(OD)과 반도체층들(SC) 사이의 전도대 오프셋은 1eV 이상 4eV 이하일 수 있다. 반도체층들(SC)이 p형 반도체층일 경우, 상기 유기층(OD)과 반도체층들(SC) 사이의 가전자대 오프셋은 1eV 이상 4eV 이하일 수 있다. 상기 오프셋에 의해 반도체층들(SC)의 전도대 또는 가전자대는 포텐셜 우물로 정의될 수 있다. 상기 포텐션 우물로 인해, 실시예들에 따른 박막 트랜지스터가 턴-온되는 경우, 상기 반도체층들(SC) 내의 전하는 상기 반도체층들(SC) 각각의 내부에 구속되어 평면적으로 이동할 수 있다. 즉, 실시예들에 따른 박막 트랜지스터가 턴-온 되는 경우, 초격자 채널층(30) 내의 전류(Isc)는 소오스 전극(40)으로부터 드레인 전극(50)으로 반도체층들(SC) 각각을 따라 평면적으로 흐를 수 있다.
실시예들에 따른 박막 트랜지스터는 얇은 두께로 형성된 반도체층들(SC) 및 유기층들(OD)이 교대로 적층된 초격자 채널층(30)을 박막 트랜지스터의 채널층으로 사용할 수 있다. 반도체층들(SC) 및 유기층들(OD)은 상기 얇은 두께를 가지므로, 게이트 전극으로 기능하는 기판(10)에 인가된 제3 전압(V3)에 의한 전계가 초격자 채널층(30) 내의 반도체층들(SC) 각각에 모두 미칠 수 있다. 보다 구체적으로, 기판(10)에 문턱 전압 이상의 제3 전압(V3)을 인가하는 경우, 반도체층들(SC) 각각이 턴-온되어 반도체층들(SC) 각각의 내부에 전하가 흐를 수 있다. 이에 따라, 실시예들에 따른 박막 트랜지스터는 1개의 문턱 전압을 가질 수 있고, 하나의 게이트 전극에 복수 개의 채널층이 대응되는 구조를 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 도면이다. 이하, 앞서 서술한 내용과 중복되는 범위에서 설명을 생략하고 차이점에 대해 보다 상세히 서술한다.
도 3을 참조하면, 실시예들에 따른 박막 트랜지스터는 플렉서블 필름(70), 기판(10), 절연층(20), 및 복수 개의 적층 구조체들(60)을 포함할 수 있다. 보다 구체적으로, 적층 구조체들(60) 각각은 소오스 전극(40), 드레인 전극(50) 및 초격자 채널층(30)을 포함할 수 있다. 기판(10), 절연층(20) 및 적층 구조체들(60) 각각은 도 1 및 도 2에서 설명한 내용과 실질적으로 동일할 수 있다.
플렉서블 필름(70)이 제공될 수 있다. 플렉서블 필름(70)은 고분자를 포함하는 필름일 수 있다. 예를 들어, 플렉서블 필름(70)은 PET(polyethylene terephthalate) 또는 PI(polyimide)와 같은 고분자를 포함하여, 유연하게 여러 방향으로 휘어질 수 있다.
플렉서블 필름(70) 상에 기판(10) 및 절연층(20)이 제공될 수 있다. 기판(10)은 게이트 전극으로 기능할 수 있다. 플렉서블 필름(70) 상에 복수 개의 적층 구조체들(60)이 배치될 수 있다. 적층 구조체들(60)은 서로 수평적으로 이격되어 어레이 형태로 배열될 수 있다. 이에 따라, 복수 개의 트랜지스터를 포함하며 유연하게 구부러지는 박막 트랜지스터가 제공될 수 있다.
이하, 초격자 채널층(30)의 제조 방법에 대해 보다 상세히 서술한다.
기판(10) 상에 제공된 절연층(20)의 상면(20a) 상에 분자층 증착법을 사용하여 유기층(OD)을 형성할 수 있다. 상기 유기층(OD)의 형성은 90℃ 이상 120℃ 이하, 바람직하게는, 100℃ 이상 115℃ 이하의 조건에서 형성될 수 있다.
반응 챔버를 준비하여, 절연층(20)이 형성된 기판(10)을 반응 챔버 내에 제공할 수 있다. 반응 챔버 내에 금속 전구체를 도징하여 노출된 절연층(20)의 표면 상의 작용기, 노출된 반도체층(SC)의 표면 상의 산소 원자 또는 노출된 반도체층(SC)의 표면 상의 칼코겐 원자와 금속 전구체를 반응시킬 수 있다. 상기 금속 전구체는 예를 들어, 알킬금속, 금속 알콕사이드, 금속 할라이드, 금속 하이드록사이드, 및 이들의 혼합물을 포함할 수 있다. 상기 금속 전구체를 도징하는 경우, 상기 반응 챔버 내에서 금속 전구체의 분압은 10mTorr 이상 30mTorr이하일 수 있다. 상기 금속 전구체를 도징한 후, 상기 반응챔버 내에 퍼지 가스를 공급하여 미반응 금속 전구체 및 반응 생성물을 퍼지할 수 있다. 상기 퍼지 단계 후, 아래 화학식 3으로 표시되는 유기 전구체를 반응 챔버 내로 도징하여, 유기 전구체와 상기 금속 전구체를 반응시킬 수 있다.
[화학식 3]
Figure 112020099382928-pat00007
상기 화학식 3에서, X1, X2, Y1, Y2, a, b, c, 및 d는 상기 화학식 1에서 정의한 바와 같다.
상기 화학식 3m로 나타낸 유기전구체는 하기 화학식 4로 나타낸 유기 전구체를 포함할 수 있다.
[화학식 4]
Figure 112020099382928-pat00008
상기 화학식 4에서, X1, X2, Y1, Y2, a, b, c, 및 d는 상기 화학식 1에서 정의한 바와 동일할 수 있고, Ar, L1, L2, L3 및 L4는 상기 화학식 2에서 정의한 바와 동일할 수 있다.
상기 화학식 4로 표시된 유기 전구체는 예를 들어, 아래 화합물들 (18) 내지 (34) 중 어느 하나 또는 이들 중 둘 이상의 조합을 포함할 수 있다.
Figure 112020099382928-pat00009
Figure 112020099382928-pat00010
Figure 112020099382928-pat00011
상기 유기 전구체와 상기 금속 전구체가 반응하는 경우, 상기 금속 전구체 내의 금속 원자와 상기 유기 전구체의 X1 또는 X2가 공유결합으로 결합될 수 있다. 상기 유기 전구체의 도징 후, 상기 반응 챔버 내에 퍼지가스를 공급하여 미반응 유기 전구체 및 반응 생성물을 퍼지할 수 있다. 상기 서술한 과정(단위 사이클)을 1 내지 3회 반복하여 유기층(OD)을 형성할 수 있다.
상기 유기층(OD) 상에 반도체층(SC)을 형성할 수 있다. 상기 유기층(OD)이 생략되는 경우, 기판(10) 상에 형성된 절연층(20)의 상면(20a) 상에 반도체층(SC)이 형성될 수 있다. 반도체층(SC)은 원자층 증착법을 사용하여 형성할 수 있다. 상기 반도체층(SC)의 형성은 90℃ 이상 120℃ 이하, 바람직하게는, 100℃ 이상 115℃ 이하의 조건에서 형성될 수 있다.
반응 챔버를 준비하여, 유기층(OD)이 형성된 기판(10)을 반응 챔버 내에 제공할 수 있다. 반응 챔버 내에 금속 전구체를 도징하여 노출된 유기층(OD)의 표면(화학식 1 또는 화학식 2의 #부분) 또는 유기층(OD)이 생략된 경우 노출된 절연층(20)의 표면 상의 작용기와 금속 전구체를 반응시킬 수 있다. 상기 금속 전구체는 예를 들어, 알킬금속, 금속 알콕사이드, 금속 할라이드, 금속 하이드록사이드, 및 이들의 혼합물을 포함할 수 있다. 보다 구체적으로, 상기 반도체층(SC)이 ZnO를 포함하는 경우, 상기 금속 전구체는 다이에틸징크(diethylzinc)일 수 있으나 이에 제한되지 않고 변형될 수 있다. 상기 금속 전구체를 도징하는 경우, 상기 반응 챔버 내에서 금속 전구체의 분압은 10mTorr 이상 30mTorr이하일 수 있다. 상기 금속 전구체를 도징한 후, 상기 반응챔버 내에 퍼지 가스를 공급하여 미반응 금속 전구체 및 반응 생성물을 퍼지할 수 있다. 상기 퍼지 단계 후, 상기 반응 챔버 내에 산화제 또는 칼코겐화제를 도징하여 상기 금속 전구체를 상기 산화제 또는 칼코겐화제와 반응시킬 수 있다. 상기 산화제는 H2O를 포함할 수 있고, 상기 칼코겐화제(chalcogenizer)는 H2S, H2Se, 또는 H2Te를 포함할 수 있다. 상기 서술한 과정(단위 사이클)을 10 내지 50회, 바람직하게는 25 내지 30회 반복하여 반도체층(SC)을 형성할 수 있다. 일 예로, 반도체층(SC)이 ZnO를 포함하는 경우, 단위 사이클당 성장 두께는 10Å 이상 20Å 이하일 수 있다. 이에 따라, 반도체층(SC)은 제2 방향(D2)으로 2um 이상 10um 이하의 두께를 가질 수 있다. 상기 서술한 바와 같이 유기층(OD)의 형성 및 반도체층(SC)의 형성을 반복하여, 실시예들에 따른 박막 트랜지스터의 초격자 채널층(30)을 제조할 수 있다.
이하, 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 및 그 평가 결과에 대해 서술한다.
[실험예 1]
기판으로 p형 실리콘 웨이퍼를 절단하여 사용한다. 기판 상에 화학적 세정 공정을 수행하여 기판 상의 오염 물질을 제거한다. 상기 화학적 세정 공정에는 HNO3, NH4OH 및 HCl가 사용된다. 화학적 세정 공정 수행 후 기판 상에 얇은 보호층을 형성한다. 상기 보호층은 실리콘 산화물층일 수 있다.
기판의 상면 상에 원자층 증착 공정(ALD)을 수행하여 절연층을 형성한다. 보다 구체적으로, 챔버 내에 기판을 로딩하고, 상기 기판 상에 알루미늄 전구체인 트리메틸알루미늄(TMA, Aldrich, 97%)을 2초간 공급하고, 퍼지 가스인 아르곤을 20초간 공급하여 반응 부산물 및 잔여 반응물을 퍼지한다. 이후, H2O를 2초간 공급하고, 아르곤을 40초간 공급하여 알루미늄 산화층인 절연층을 형성한다. 상기 절연층의 형성을 위한 원자층 증착 공정의 단위 사이클은 2초간의 트리메틸알루미늄의 공급, 20초간의 퍼지 가스 공급, 2초간의 H2O 공급, 및 40초간의 퍼지 가스 공급을 포함한다. 상기 단위 사이클을 복수 회 반복하여 15nm의 두께를 갖는 절연층을 형성한다. 상기 절연층의 형성에서 아르곤 가스의 유량은 100sccm이고, 챔버는 110℃ 이하의 온도 조건을 유지한다.
분자층 증착 공정(MLD)을 수행하여 절연층 상에 유기층을 형성한다. 보다 구체적으로, 절연층이 형성된 기판을 챔버 내에 로딩하고, 절연층 상에 아연 전구체인 디에틸징크(diethylzinc, Aldrich, 97%)를 2초간 공급하고, 퍼지 가스인 아르곤을 20초간 공급하여 반응 부산물 및 잔여 반응물을 퍼지한다. 이후, 4-mercaptophenol(4MP, Aldrich, 97%)를 20초간 공급하고, 퍼지 가스인 아르곤을 200초 공급하여 반응 부산물 및 잔여 반응물을 퍼지한다. 유기층의 형성에서, 디에틸징크(DEZ) 및 4-mercaptophenol(4MP)는 각각 20℃ 및 75℃에서 증발되고, 아르곤 가스의 유량은 100sccm이며, 챔버는 110℃ 이하의 온도 조건을 유지한다. 유기층의 형성을 위한 분자층 증착 공정의 단위 사이클은 상기 서술한 2초간의 디에틸징크 공급, 20초간의 퍼지 가스 공급, 20초간의 4MP 공급 및 200초간의 아르곤 공급을 포함한다. 상기 단위 사이클을 1회 수행하여 6Å의 두께를 갖는 유기층을 형성한다.
상기 유기층 상에 원자층 증착 공정(ALD)을 수행하여 반도체층을 형성한다. 보다 구체적으로, 유기층이 형성된 기판을 챔버 내에 로딩하고, 상기 유기층 상에 디에틸징크(diethylzinc, Aldrich, 97%)를 2초간 공급하고, 퍼지 가스인 아르곤을 20초간 공급하여 반응 부산물 및 잔여 반응물을 퍼지한다. H2O를 2초간 공급하고 ZnO층인 반도체층을 형성한 후 퍼지 가스인 아르곤을 40초간 공급하여 반응 부산물 및 잔여 반응물을 퍼지한다. 상기 반도체층의 형성에서, 아르곤 가스의 유량은 100sccm이며, 챔버는 110℃ 이하의 온도 조건을 유지한다. 반도체층의 형성을 위한 원자층 증착 공정의 단위 사이클은 상기 서술한 2초간의 디에틸징크 공급, 20초간의 퍼지 가스 공급, 2초간의 H2O 공급 및 40초 간의 퍼지 가스 공급을 포함한다. 상기 단위 사이클을 복수 회 수행하여 4nm의 두께를 갖는 반도체층을 형성한다.
이 후, 상기 유기층의 형성 및 반도체층의 형성을 추가적으로 2회 더 진행한 후, 최상부 반도체층의 상면 상에 유기층의 형성을 진행하여 유기층 및 반도체층이 교대로 적층된 초격자 채널층을 제조한다. 제조한 초격자 채널층의 단면을 투과 전자 현미경(TEM)으로 관찰하고, 반도체층을 X-ray diffraction 분석법을 통해 관찰한다.
상기 초격자 채널층 상에 포토 리소그래피 방법을 이용하여 초격자 채널층의 폭이 500um이 되도록 패터닝 공정을 수행한다. 상기 패터닝된 초격자 채널층 상에 열증발법을 사용하여 70um의 두께의 알루미늄층을 증착하여 소오스 전극 및 드레인 전극을 형성하여 박막 트랜지스터를 완성한다.
[실험예 2]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층의 두께를 달리하여 3nm로 형성하였다.
[실험예 3]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층의 두께를 달리하여 5nm로 형성하였다.
표 1은 실험예 1 내지 실험예 3에서 제조된 박막 트랜지스터의 반도체층 두께에 따른 전계이동도 및 온-오프 전류비를 나타낸 것이다.
반도체층의 두께 3nm(실험예 2) 4nm(실험예 1) 5nm(실험예 3)
전계이동도(cm2/Vs) 28.75 71.04 49.51
온-오프 전류비(Ion/Ioff) 1.1*106 1.7*107 1.3*105
표 1을 참조하면, 반도체층의 두께가 4nm인 실험예 1에서 전계이동도 및 온-오프 전류비가 각각 71.04 및 1.7*107의 값을 가지는 바, 실험예 2 및 실험예 3 보다 높은 전기적 특성을 보임을 확인하였다. 따라서, 반도체층의 최적 두께는 4nm이며, 이보다 얇아지거나 두꺼워지는 경우 전기적 특성이 저하될 수 있다.
[실험예 4]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 유기층 형성을 위한 분자층 증착 공정의 단위 사이클을 3회 수행하여, 유기층의 두께를 18 Å으로 형성하였다.
[실험예 5]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 유기층 형성을 위한 분자층 증착 공정의 단위 사이클을 5회 수행하여, 유기층의 두께를 30 Å으로 형성하였다.
[실험예 6]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 유기층 형성을 위한 분자층 증착 공정의 단위 사이클을 7회 수행하여, 유기층의 두께를 42 Å으로 형성하였다.
표 2는 실험예 1 및 실험예 4 내지 실험예 6에서 제조된 박막 트랜지스터의 유기층 두께에 따른 전계이동도 및 점멸비를 나타낸 것이다.
유기층의 두께 6Å (실험예 1) 18Å (실험예 4) 30Å (실험예 5) 40Å (실험예 6)
전계이동도(cm2/Vs) 45.22 38.49 15.76 12.63
온-오프 전류비(Ion/Ioff) 2.8*107 2.5*106 2.3*104 2.0*105
표 2를 참조하면, 유기층의 두께가 작아질수록 전계이동도 및 온-오프 전류비 값이 증가하는 것을 확인하였다. 유기층은 비저항이 높으므로, 두께가 두꺼워지는 경우 박막 트랜지스터의 내부 저항이 상승하여 전계이동도가 감소할 수 있다. 따라서, 유기층의 최적 두께는 6Å(분자층 증착 공정의 단위 사이클 1회)이며, 이보다 두꺼워지는 경우 전기적 특성이 저하될 수 있다.
[실험예 7]
[유기층/반도체층/유기층]의 3중 층의 구조를 갖는 초격자 채널층을 형성하되, 유기층 및 반도체층 각각의 형성은 실험예 1과 동일하게 형성한다.
[실험예 8]
[유기층/(반도체층/유기층)2]의 5중 층의 구조를 갖는 초격자 채널층을 형성하되, 유기층 및 반도체층 각각의 형성은 실험예 1과 동일하게 형성한다.
[실험예 9]
[유기층/(반도체층/유기층)4]의 9중 층의 구조를 갖는 초격자 채널층을 형성하되, 유기층 및 반도체층 각각의 형성은 실험예 1과 동일하게 형성한다.
표 3은 실험예 1 및 실험예 7 내지 실험예 9에서 제조된 박막 트랜지스터의 초격자 채널층의 구조에 따른 전계이동도 및 점멸비를 나타낸 것이다.
반도체층의 개수 1개 (실험예 7) 2개 (실험예 8) 3개 (실험예 1) 4개 (실험예 9)
전계이동도(cm2/Vs) 22.00 45.22 71.04 38.29
온-오프 전류비(Ion/Ioff) 4.8*107 2.8*107 1.7*107 3.0*105
표 3을 참조하면, 초격자 채널층 내에 적층된 반도체층의 개수가 3개인 실험예 1에서 71.04의 가장 높은 전계이동도 값이 관찰되었다. 온-오프 전류비는 실험예 7에서 가장 높은 값을 보였으나, 박막 트랜지스터의 전기적 특성 평가에서 전계이동도가 높은 중요도를 갖는 점을 고려할 때, 초격자 채널층 내의 최적의 반도체층의 개수는 3개임을 확인할 수 있으며, 이보다 적어지거나 많아지는 경우, 전기적 특성이 저하될 수 있다.
[실험예 10]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층을 형성할 때의 챔버 내의 온도 조건을 90℃로 유지한다.
[실험예 11]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층을 형성할 때의 챔버 내의 온도 조건을 100℃로 유지한다.
[실험예 12]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층을 형성할 때의 챔버 내의 온도 조건을 110℃로 유지한다.
[실험예 13]
실험예 1과 동일한 방법으로 박막 트랜지스터를 제조하되, 반도체층을 형성할 때의 챔버 내의 온도 조건을 120℃로 유지한다.
표 4는 실험예 10 내지 실험예 13에서 반도체층의 증착 온도에 따른 전계이동도 및 점멸비를 나타낸 것이다.
챔버 내 온도 90℃
(실험예 10)		 100℃
(실험예 11)		 110℃
(실험예 12)		 120℃
(실험예 13)
전계이동도(cm2/Vs) 54.08 64.83 71.04 55.15
온-오프 전류비(Ion/Ioff) 6.9*106 4.8*106 1.7*107 9.3*105
표 4를 참조하면, 110℃ 온도조건에서 반도체층을 형성한 실험예 12에서 전계이동도 및 온-오프 전류비가 각각 71.04 및 1.7*107의 값을 가지는 바, 실험예 10, 실험예 11 및 실험예 13 보다 높은 전기적 특성을 보임을 확인하였다. 따라서, 반도체층 형성의 최적 온도조건은 110℃이며, 이보다 온도가 높거나 낮은 경우 전기적 특성이 저하될 수 있다.
도 4는 실험예 1에 따른 초격자 채널층의 단면을 투과 주사 현미경으로 관찰한 사진이다. 도 5는 실험예 1에 따른 초격자 채널층의 반도체층을 X-ray diffraction 관찰법을 통해 분석한 결과이다.
도 4를 참조하면, 실험예 1에 의해 제조된 초격자 채널층이 유기층들(4MP) 및 반도체층들(ZnO)이 교대로 적층된 구조를 갖는다는 것을 확인할 수 있다. 도 5를 참조하면, 실험예 1에 의해 제조된 초격자 채널층이 비정질 반도체임을 확인할 수 있다.
[비교예]
실험예 1에서 제조된 초격자 채널층과 동일한 두께를 갖는 단일 물질(ZnO)의 채널층을 이용하여 박막 트랜지스터를 제조한다. 기판, 절연층, 소오스 전극 및 드레인 전극의 형성은 실험예 1과 동일한다.
도 6은 실험예 1 및 비교예에 따른 박막 트랜지스터의 동작 온도 조건에 따른 전계이동도를 나타낸 그래프이다.
도 6을 참조하면, 실험예 1 및 비교예에 따른 박막 트랜지스터를 동작 온도 조건을 달리하여 전계이동도를 관찰하였다. 단일 물질(ZnO)의 채널층을 포함하는 비교예의 박막 트랜지스터는 온도가 낮아질수록 전계이동도가 급격히 감소하는 바, hopping 메커니즘에 따라 전하가 이동하는 것을 확인하였다. 한편, 초격자 채널층을 포함하는 실험예 1의 박막 트랜지스터는 온도에 관계없이 일정한 전계이동도를 나타내는바, band-like 전하 전도 메커니즘에 따라 전하가 이동함을 확인하였다.
도 7은 실험예 1 및 비교예에 따른 박막 트랜지스터에 Negative bias illumination stress를 가한 후, 시간에 따른 전달 특성, 문턱 전압 및 전하 이동도를 나타낸 그래프들이다.
도 7을 참조하면, 비교예에 따른 박막 트랜지스터는 Negative bias illumination stress를 가하는 시간이 증가함에 따라 전달 특성, 문턱 전압 및 전하이동도에서 급격한 성능의 저하를 나타내는 반면, 실험예 1에 따른 박막 트랜지스터는 약 5000초 동안의 스트레스 인가에도 성능이 안정적으로 유지되는 것을 확인하였다. 이에 따라, 실험예 1의 박막 트랜지스터가 초격자 채널층을 포함함에 따라 단일 물질의 채널층보다 안정화 효과가 증가되어 박막 트랜지스터의 동작 신뢰성을 향상시킬 수 있음을 알 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판;
    상기 기판의 상면 상에 제공되는 절연층;
    상기 절연층 상에 제공되는 초격자 채널층; 및
    상기 초격자 채널층의 마주보는 한 쌍의 측면들을 덮는 소오스 전극 및 드레인 전극을 포함하되,
    상기 초격자 채널층은:
    교대로 적층된 반도체층들 및 유기층들을 포함하되,
    상기 반도체층들 각각의 두께는 3nm 초과 5nm 미만이고,
    상기 유기층들 각각의 두께는 1Å 이상 1nm 이하이되,
    상기 반도체층들은 수직으로 이격된 3개의 반도체층들을 포함하고,
    상기 유기층들은 수직으로 이격된 4개의 유기층들을 포함하며,
    상기 반도체층들 중 어느 하나의 두께에 대한 상기 유기층들 중 어느 하나의 두께의 비는 0.1 이상 0.25이하이고,
    상기 반도체층들은 금속 산화물 또는 전이금속 디칼코게나이드를 포함하며,
    상기 유기층들은 하기 화학식 1로 나타낸 물질을 포함하는 박막 트랜지스터.
    [화학식 1]
    Figure 112022501744245-pat00020

    상기 화학식 1에서, X1, X2, Y1, 및 Y2는 서로에 관계없이 O, S, Se, NH, 또는 PH이고, *는 상기 절연층의 상면 또는 인접하는 상기 반도체층들 중 어느 하나의 상면과 결합하는 부분이고, #는 인접하는 반도체층들 중 다른 하나의 하면과 결합하는 부분이고, a, b, c, 및 d 각각은 1 또는 0이되, a+b는 1 이상이고 c+d는 1이상이고, Ar은 적어도 하나의 방향족기를 포함하는 작용기이고, L1, L2, L3 및 L4 각각은 탄소수 1 내지 3의 알킬렌기이다.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 소오스 전극은 상기 초격자 채널층의 상면 상에 제공되는 제1 부분 및 상기 제1 부분과 연결되며 상기 초격자 채널층의 측면과 나란하게 연장되는 제2 부분을 포함하되,
    상기 소오스 전극의 상기 제2 부분은 상기 반도체층들의 측면들 각각과 접촉하는 박막 트랜지스터.
  6. 제5 항에 있어서,
    상기 드레인 전극은 상기 초격자 채널층의 상면 상에 제공되는 제1 부분 및 상기 제1 부분과 연결되며 상기 초격자 채널층의 측면과 나란하게 연장되는 제2 부분을 포함하되,
    상기 소오스 전극의 상기 제1 부분과 상기 드레인 전극의 상기 제1 부분은 서로 수평으로 이격되어 배치되고,
    상기 소오스 전극의 상기 제1 부분 및 상기 드레인 전극의 상기 제1 부분 사이의 이격 거리는 200um 이상 400um 이하인 박막 트랜지스터.
  7. 삭제
  8. 제1 항에 있어서,
    상기 박막 트랜지스터는 1개의 문턱 전압을 갖고,
    상기 기판에 상기 문턱 전압 보다 높은 전압이 인가되어, 상기 반도체층들 각각을 따라 수평으로 전하가 이동되도록 구성되는 박막 트랜지스터.
  9. 제1 항에 있어서,
    상기 반도체층들은 비정질 반도체이고,
    상기 반도체층들 각각의 유전상수값은 2 이상 6 이하인 박막 트랜지스터.
  10. 제1 항에 있어서,
    상기 기판의 하면 상에 제공되는 플렉서블 필름을 더 포함하되,
    상기 초격자 채널층은 상기 플렉서블 필름 상에 복수 개로 제공되고,
    상기 플렉서블 필름은 PET(polyethylene terephthalate) 또는 PI(polyimide)를 포함하는 박막 트랜지스터.


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