KR102432224B1 - Light emitting device and light emitting device package - Google Patents
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Abstract
실시 예의 발광소자는 기판과, 기판 위에 배치된 제1 전극과, 기판의 C-평면 또는 M-평면 위에 배치된 반극성 질화물 반도체를 포함하는 발광구조물 및 발광구조물 상에 배치된 제2 전극을 포함하고, 발광구조물은 서로 대칭되는 파셋(Facet) 면을 갖는다. 실시 예는 기판의 C-평면 또는 M-평면 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.The light emitting device of the embodiment includes a light emitting structure including a substrate, a first electrode disposed on the substrate, a semipolar nitride semiconductor disposed on the C-plane or M-plane of the substrate, and a second electrode disposed on the light emitting structure and the light emitting structure has facet surfaces that are symmetrical to each other. The embodiment may improve luminous efficiency by reducing piezoelectric polarization by the light emitting structure including facet surfaces symmetrical to each other due to the growth of the semi-polar nitride semiconductor layer on the C-plane or M-plane of the substrate.
Description
실시 예는 발광소자, 발광소자 패키지 및 조명장치에 관한 것이다.The embodiment relates to a light emitting device, a light emitting device package, and a lighting device.
발광소자(Light Emitting Device)는 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로서, 주기율표상에서 Ⅲ족과 Ⅴ족 등의 화합물 반도체로 생성될 수 있고 화합물 반도체의 조성비를 조절함으로써 다양한 색상구현이 가능하다.A light emitting device (Light Emitting Device) is a p-n junction diode that converts electrical energy into light energy. It is possible.
발광소자는 순방향전압 인가 시 n층의 전자와 p층의 정공(hole)이 결합하여 전도대(Conduction band)와 가전대(Valance band)의 에너지 갭에 해당하는 만큼의 에너지를 발산하는데, 이 에너지는 주로 열이나 빛의 형태로 방출되며, 빛의 형태로 발산되면 발광소자가 되는 것이다.When a forward voltage is applied, the electrons of the n-layer and the holes of the p-layer combine to emit energy corresponding to the energy gap between the conduction band and the valence band, and this energy is It is mainly emitted in the form of heat or light, and when it is emitted in the form of light, it becomes a light emitting device.
발광소자의 광 효율이 증가됨에 따라 표시장치, 차량용 램프, 각 종 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.As the light efficiency of the light emitting device increases, the light emitting device is applied to various fields including display devices, vehicle lamps, and various lighting devices.
최근에는 고효율의 발광소자의 수요가 증가함에 따라 파장대에 따른 광도 개선이 요구되고 있다.In recent years, as the demand for high-efficiency light emitting devices increases, improvement in luminous intensity according to wavelength bands is required.
실시 예는 발광 효율을 향상시킬 수 있는 발광소자, 발광소자 패키지 및 조명장치를 제공한다.The embodiment provides a light emitting device, a light emitting device package, and a lighting device capable of improving luminous efficiency.
실시 예는 반극성 질화물 반도체의 파셋(Facet)면 성장으로 압전 분극 발생을 줄여 발광 효율을 개선할 수 있는 발광소자, 발광소자 패키지 및 조명장치를 제공한다.The embodiment provides a light emitting device, a light emitting device package, and a lighting device capable of improving luminous efficiency by reducing piezoelectric polarization by growing a facet surface of a semi-polar nitride semiconductor.
실시 예의 발광소자는 기판(120, 220); 상기 기판 위에 배치된 제1 전극(151); 상기 기판 위에 배치된 반극성 질화물 반도체를 포함하는 발광구조물(110); 및 상기 발광구조물 상에 배치된 제2 전극(153)을 포함하고, 상기 발광구조물은 서로 대칭되는 파셋(Facet) 면을 갖는다. 따라서, 실시 예는 기판의 C-평면 또는 M-평면 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.The light emitting device of the embodiment includes
실시 예의 발광소자 패키지는 상기 발광소자를 포함할 수 있다.The light emitting device package of the embodiment may include the light emitting device.
실시 예는 기판의 C-평면 또는 M-평면 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.The embodiment may improve luminous efficiency by reducing piezoelectric polarization by the light emitting structure including facet surfaces symmetrical to each other due to the growth of the semi-polar nitride semiconductor layer on the C-plane or M-plane of the substrate.
실시 예는 기판 상에 제1 전극이 형성되고, 기판 및 제1 전극 상에 발광구조물이 배치되고, 상기 발광구조물 상에 발광구조물을 덮는 제2 전극으루 구성되어 전류 퍼짐이 개선될 수 있을 뿐만 아니라 발광 면적이 증가함에 따라 발광 효율이 향상될 수 있다.In the embodiment, a first electrode is formed on a substrate, a light emitting structure is disposed on the substrate and the first electrode, and the second electrode is configured to cover the light emitting structure on the light emitting structure, so that current spread can be improved as well as As the light emitting area increases, luminous efficiency may be improved.
실시 예는 발광구조물의 하부 가장자리에 제1 전극이 배치된 구조에 의해 기판 방향으로 추출되는 광의 차단 영역을 줄여 발광 효율이 향상될 수 있다.In the embodiment, the light-emitting efficiency may be improved by reducing the blocking area of light extracted in the direction of the substrate by the structure in which the first electrode is disposed at the lower edge of the light-emitting structure.
도 1은 실시 예에 따른 발광소자를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절단한 발광소자를 도시한 단면도이다.
도 3은 실시 예의 사파이어 단위 셀의 결정구조를 도시한 도면이다.
도 4는 실시 예의 GaN의 단위 셀의 결정구조를 도시한 도면이다.
도 5 내지 도 10은 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.
도 11은 다른 실시 예에 따른 발광소자를 도시한 단면도이다.
도 12는 실시 예의 발광소자 패키지를 도시한 단면도이다.1 is a plan view illustrating a light emitting device according to an embodiment.
FIG. 2 is a cross-sectional view illustrating a light emitting device cut along line I-I' of FIG. 1 .
3 is a diagram illustrating a crystal structure of a sapphire unit cell according to an embodiment.
4 is a diagram illustrating a crystal structure of a GaN unit cell according to an embodiment.
5 to 10 are views illustrating a method of manufacturing a light emitting device according to an embodiment.
11 is a cross-sectional view illustrating a light emitting device according to another exemplary embodiment.
12 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of the embodiment, each layer (film), region, pattern or structures is “on/over” or “under” the substrate, each layer (film), region, pad or pattern. In the case of being described as being formed on, “on/over” and “under” include both “directly” or “indirectly” formed through another layer. do. In addition, the reference for the upper / upper or lower of each layer will be described with reference to the drawings.
도 1은 실시 예에 따른 발광소자를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절단한 발광소자를 도시한 단면도이다.1 is a plan view illustrating a light emitting device according to an embodiment, and FIG. 2 is a cross-sectional view illustrating the light emitting device cut along line I-I' of FIG. 1 .
도 3은 실시 예의 사파이어 단위 셀의 결정구조를 도시한 도면이고, 도 4는 실시 예의 GaN의 단위 셀의 결정구조를 도시한 도면이다.3 is a view showing the crystal structure of the sapphire unit cell of the embodiment, Figure 4 is a view showing the crystal structure of the GaN unit cell of the embodiment.
도 1 내지 도 4에 도시된 바와 같이, 실시 예에 따른 발광소자(100)는 기판(120), 발광구조물(110), 절연층(140), 제1 및 제2 전극(151, 153)을 포함할 수 있다.1 to 4 , the
상기 기판(120)은 전도성 또는 절연성 재질일 수 있고, 투광성 재질일 수 있다. 예컨대 상기 기판(120)은 사파이어 기판(Al2O3), GaN, SiC, ZnO, Si, GaP, InP, Ga2O3, GaAs와 같은 군에서 선택될 수 있다. 상기 기판(120)은 발광소자를 지지하기 위한 층으로 사용될 수 있다. 실시 예는 사파이어 기판을 일 예로 설명한다.The
상기 기판(120)의 단위 셀(20)의 결정구조는 육방정계 구조를 갖는다. 상기 사파이어 단위 셀(20)은 A-평면(22), C-평면들(24), M-평면(26), 및 R-평면(28)을 포함한다. 상기 A-평면(22)은 상기 C-평면(24)에 대해 수직이고, 상기 M-평면(26)은 상기 사파이어 단위 셀(20)의 측면들로 정의될 수 있다. 상기 R-평면(28)은 상기 C-평면(24)에 대하여 57.6도의 각도로 기울어질 수 있다. 상기 사파이어 단위 셀(20)은 같은 평면에서 120°로 교차하고 있는 a1축, a2축, a3축과 이 평면에 수직인 c축 방향(C)을 갖는다.The crystal structure of the
실시 예의 기판(120)은 발광구조물(110)이 성장하는 상부면이 상기 C-평면(24)일 수 있고, 상기 발광구조물(110)은 상기 C-평면(24)으로부터 성장될 수 있다.In the
상기 발광구조물(110)은 일 예로 GaN일 경우, GaN 단위 셀(30)은 육방정계 구조일 수 있다. 상기 GaN 단위 셀(30)은 A-평면(32), C-평면들(34), M-평면(36), 및 R-평면(38)을 포함한다. 상기 A-평면(32)은 상기 C-평면(34)에 대해 수직이고, 상기 M-평면(36)은 상기 사파이어 단위 셀(30)의 측면들로 정의될 수 있다.When the
상기 발광구조물(110)은 상기 절연층(140)으로부터 노출된 기판(120)상에 성장될 수 있다. 상기 발광구조물(110)은 상기 절연층(140)으로부터 노출된 기판(120)의 C-평면(24)으로부터 C축 방향(C), M축 방향(M) 및 A축 방향(A)으로 성장될 수 있다. 여기서, 상기 M축 방향(M)은 상기 발광구조물(110)의 파셋(Facet) 면과 대응될 수 있고, 상기 A축 방향(A)은 상기 C축 방향(C)에 대해 수직한 방향일 수 있다.The
상기 발광구조물(110)은 기판(120)의 C-평면(24) 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 가질 수 있다. 즉, 상기 발광구조물(110)은 c축 방향(C)으로 꼭지점을 갖고, 서로 대칭되는 파셋 면을 포함할 수 있다. 실시 예의 발광구조물(110)은 반극성 질화물 반도체층의 파셋 면 성장으로 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.The
상기 기판(120) 상에 제1 전극(151)이 배치될 수 있다. 상기 제1 전극(151)은 상기 기판(120)의 상부면 상에 배치될 수 있다. 상기 제1 전극(151)은 바 타입 또는 스트라이프 타입으로 상기 기판(120)의 상부면에서 일방향으로 배치될 수 있다. 상기 제1 전극(151)은 상기 발광구조물(110)과 직접 접촉될 수 있다. 상기 제1 전극(151)은 상기 절연층(140)으로부터 노출되는 제1 및 제2 연결부(151a, 151b)를 포함할 수 있다. 상기 제1 연결부(151a)는 상기 발광구조물(110)과 직접 접촉되고, 상기 제2 연결부(151b)는 상기 절연층(140)으로부터 외부에 노출되어 외부의 전원과 접촉될 수 있다. 상기 제1 전극(151)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있고, 단층 또는 다층구조일 수 있다. 예컨대 상기 제1 전극(151)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf, In, W, Ti 중에서 적어도 하나를 포함할 수 있다.A
상기 절연층(140)은 상기 제1 전극(151) 및 기판(120) 위에 배치될 수 있다. 상기 절연층(140)은 기판(120)의 상부면 일부를 노출시키고, 상기 제1 전극(151)의 양끝단을 노출시키는 홀을 포함할 수 있다. 상기 절연층(140)은 마스크층으로 정의될 수 있고, 투광성 재질 또는 비투광성 재질일 수 있다. 예컨대 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나로 형성될 수 있다.The
상기 발광구조물(110)은 상기 절연층(140)으로부터 노출된 상기 기판(120)의 상부면 위에 성장될 수 있다. 상기 발광구조물(110)은 상기 기판(120)의 상부면으로부터 상기 절연층(140) 상부면까지 연장될 수 있다. 상기 발광구조물(110)은 상기 절연층(140)으로부터 노출된 상기 제1 전극(151)과 직접 접촉될 수 있다. 상기 발광구조물(110)은 제1 도전형 반도체층(111), 상기 제1 도전형 반도체층(111) 위에 배치된 활성층(112), 상기 활성층(112) 위에 배치된 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 발광구조물(110)은 상기 활성층(112)과 상기 제2 도전형 반도체층(113) 사이에 배치된 반사층(114)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 발광구조물(110)은 각각의 층들 사이에 반사층이 배치될 수도 있고, 생략될 수도 있다.The
상기 제1 도전형 반도체층(111)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 실시 예의 제1 도전형 반도체층(111)은 반극성 질화물 반도체를 일예로 설명하기로 한다. 상기 제1 도전형 반도체층(111)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(111)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(111)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The first conductivity-
상기 제1 도전형 반도체층(111)은 상기 절연층(140)으로부터 노출된 기판(120)의 C-평면(24)상에 C축 방향(C), M축 방향(M) 및 A축 방향(A)으로 성장될 수 있다. 즉, 상기 제1 도전형 반도체층(111)의 단면은 서로 대칭되는 파셋 면을 포함할 수 있다.The first conductivity
상기 활성층(112)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 상기 활성층(112)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(112)는 화합물 반도체로 구성될 수 있다. 상기 활성층(112)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The
상기 활성층(112)은 다중 양자 우물 구조(MQW)로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료일 수 있다. 예컨대 상기 활성층(112)은 InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, InAlGaN/InAlGaN, GaN/AlGaN, InAlGaN/GaN, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다.When the
상기 제2 도전형 반도체층(113)은 상기 활성층(112) 위에 배치될 수 있다. 상기 제2 도전형 반도체층(113)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(113)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(113)이 p형 반도체층인 경우, p형 도펀트를 포함할 수 있다. 예컨대 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The second conductivity
상기 반사층(114)은 상기 활성층(112)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 상기 반사층(114)은 서로 다른 물질의 반도체층들을 포함할 수 있다. 예컨대 상기 반사층(114)은 상기 반도체층들이 교대로 반복될 수 있다. 상기 반도체층들은 서로 상이한 굴절률을 가질 수 있다. 예컨대 상기 반사층(114)은 분산형 브래그 반사(Distributed Bragg Reflector: DBR) 일 수 있다.The
상기 발광구조물(110)의 높이는 2㎛이하일 수 있다. 예컨대 상기 발광구조물(110)의 높이는 1㎛ 내지 2㎛일 수 있다. 상기 발광구조물(110)의 높이가 2㎛ 초과일 경우, 캐리어의 주입 거리 및 캐리어의 이동도가 저하될 수 있을 뿐만 아니라 서로 대칭되는 파셋 면 형성이 어려울 수 있다. The height of the
상기 발광구조물(110)은 n형 반도체층의 상기 제1 도전형 반도체층(111), p형 반도체층의 제2 도전형 반도체층(113)을 한정하여 설명하고 있지만, 상기 제1 도전형 반도체층(111)을 p형 반도체층, 상기 제2 도전형 반도체층(113)을 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(113) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Although the
상기 제2 전극(153)은 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 반도체층(113)과 직접 접촉될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 반도체층(113)을 덮을 수 있고, 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 상기 제2 전극(153)은 상기 발광구조물(110)의 서로 대칭되는 파셋 면 위에 배치되므로 서로 대칭되는 제1 및 제2 경사면(153a, 153b)을 포함할 수 있다. 상기 제2 전극(153)은 상기 발광구조물(110)의 상부면으로부터 상기 절연층(140)의 상부면까지 연장될 수 있다. 상기 제2 전극(153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있고, 단층 또는 다층구조일 수 있다. 예컨대 상기 제2 전극(153)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf, In, W, Ti 중에서 적어도 하나를 포함할 수 있다. The
실시 예는 기판(120)의 C-평면(24) 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물(110)에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.In the embodiment, by the growth of a semi-polar nitride semiconductor layer on the C-
실시 예는 기판(120) 상에 제1 전극(151)이 형성되고, 기판(120) 및 제1 전극(151) 상에 발광구조물(110)이 배치되고, 상기 발광구조물(110)을 덮는 제2 전극(153)의 구조에 의해 전류 퍼짐(화살표)이 개선될 수 있고, 서로 대칭되는 파셋 면을 갖는 발광구조물(110)의 구조에 의해 발광 면적이 증가할 수 있고, 상기 발광 면적의 증가에 의해 발광 효율이 향상될 수 있다.In the embodiment, the
실시 예는 발광구조물(110)의 하부 가장자리에 제1 전극(151)이 배치된 구조에 의해 기판(120) 방향으로 추출되는 광의 차단 영역을 줄여 발광 효율이 향상될 수 있다.In the embodiment, the light-emitting efficiency may be improved by reducing the blocking area of light extracted in the direction of the
도 5 내지 도 10는 실시 예에 따른 발광소자의 제조방법을 도시한 도면이다.5 to 10 are views illustrating a method of manufacturing a light emitting device according to an embodiment.
도 5를 참조하면, 제1 전극(151)은 상기 기판(120) 위에 형성될 수 있다.Referring to FIG. 5 , the
상기 기판(120)은 단층 또는 다층으로 형성될 수 있다. 상기 기판(120)은 전도성 기판 또는 절연성 기판일 수 있다. 예컨대 상기 기판(120)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge 및 Ga203 중 적어도 하나일 수 있다. 실시 예의 기판(120)은 상부면이 C-평면의 사파이어 기판을 일 예로 설명하기로 한다.The
상기 제1 전극(151)은 포토리소그라피(photolithography) 및 에칭 공정을 통해서 상기 기판(120) 상부면 상에 형성될 수 있다. 상기 제1 전극(151)은 바 타입 또는 스트라이프 타입으로 상기 기판(120)의 상부면에서 일방향으로 형성될 수 있다. 상기 제1 전극(151)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있고, 단층 또는 다층구조일 수 있다. 예컨대 상기 제1 전극(151)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf, In, W, Ti 중에서 적어도 하나를 포함할 수 있다.The
도 6을 참조하면, 절연층(140)은 제1 전극(151) 및 기판(120) 위에 형성될 수 있다. 상기 절연층(140)은 포토리소그라피 및 에칭 공정을 통해서 홀(140a)이 형성될 수 있다. 실시 예는 상기 절연층(140)의 홀(140a)을 통해서 기판(120)의 상부면(120a) 및 상기 제1 전극(151)의 제1 연결부(151a)를 외부에 노출시킨다. 상기 절연층(140)은 마스크층으로 정의될 수 있고, 투광성 재질 또는 비투광성 재질일 수 있다. 예컨대 상기 절연층(140)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 중 적어도 하나로 형성될 수 있다.Referring to FIG. 6 , the insulating
도 7을 참조하면, 발광구조물(110)은 절연층(140)으로부터 노출된 기판(120)의 상부면(120a) 위에 성장될 수 있다. 예컨대 상기 발광구조물(110)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 7 , the
여기서, 상기 기판(120)의 상부면(120a)은 C-평면일 수 있다. Here, the
발광구조물(110)은 300 내지 400 torr의 성장압력에서 성장될 수 있고, 900 내지 1100℃의 성장온도에서 성장될 수 있으나, 이에 한정되는 것은 아니다.The
제1 도전형 반도체층(111)은 상기 절연층(140)으로부터 노출된 기판(120)의 C-평면상에 C축 방향(C), M축 방향(M) 및 A축 방향(A)으로 성장될 수 있다. 상기 제1 도전형 반도체층(111)은 상기 기판(120)의 상부면으로부터 성장되어 상기 절연층(140) 상부면 일부까지 연장될 수 있다. The first conductivity-
상기 제1 도전형 반도체층(111)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 실시 예의 제1 도전형 반도체층(111)은 반극성 질화물 반도체를 일예로 설명하기로 한다. 상기 제1 도전형 반도체층(111)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(111)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(111)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The first conductivity-
활성층(112)은 상기 제1 도전형 반도체층(111) 아래에 배치될 수 있다. 상기 활성층(112)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(112)는 화합물 반도체로 구성될 수 있다. 상기 활성층(112)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(112)은 다중 양자 우물 구조(MQW)로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료일 수 있다. 예컨대 상기 활성층(112)은 InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, InAlGaN/InAlGaN, GaN/AlGaN, InAlGaN/GaN, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다.The
제2 도전형 반도체층(113)은 상기 활성층(112) 아래에 배치될 수 있다. 상기 제2 도전형 반도체층(113)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(113)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(113)이 p형 반도체층인 경우, p형 도펀트를 포함할 수 있다. 예컨대 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(113)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 상기 제2 도전형 반도체층(13)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The second conductivity
상기 반사층(114)은 상기 활성층(112)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 상기 반사층(114)은 서로 다른 물질의 반도체층들을 포함할 수 있다. 예컨대 상기 반사층(114)은 상기 반도체층들이 교대로 반복될 수 있다. 상기 반도체층들은 서로 상이한 굴절률을 가질 수 있다. 예컨대 상기 반사층(114)은 분산형 브래그 반사(Distributed Bragg Reflector: DBR) 일 수 있다.The
상기 발광구조물(110)의 높이는 2㎛이하일 수 있다. 예컨대 상기 발광구조물(110)의 높이는 1㎛ 내지 2㎛일 수 있다. 상기 발광구조물(110)의 높이가 2㎛ 초과일 경우, 캐리어의 주입 거리 및 캐리어의 이동도가 저하될 수 있을 뿐만 아니라 서로 대칭되는 파셋 면(110a, 110b) 형성이 어려울 수 있다. The height of the
상기 발광구조물(110)은 n형 반도체층의 상기 제1 도전형 반도체층(111), p형 반도체층의 제2 도전형 반도체층(113)을 한정하여 설명하고 있지만, 상기 제1 도전형 반도체층(111)을 p형 반도체층, 상기 제2 도전형 반도체층(113)을 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(113) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(110)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Although the
도 8 내지 도 10을 참조하면, 절연층(140)은 에칭 공정에 의해 제1 전극(151)의 제2 연결부(151b)를 외부에 노출시킨다. 상기 제2 연결부(151b)는 외부의 구동전원이 연결되는 상기 제1 전극(151)의 패드 기능을 포함할 수 있다.8 to 10 , the insulating
포토레지스트 패턴(160)은 기판(120), 제2 연결부(151b) 및 절연층(140)위에 형성될 수 있다. 상기 포토레지스트 패턴(160)은 상기 제2 연결부(151b)를 노출시키는 에칭 공정 이후에 형성될 수 있다. 상기 포토레지스트 패턴(160)은 발광구조물(110)을 외부에 노출시키고, 상기 제2 연결부(151b)를 덮을 수 있다. 상기 포토레지스트 패턴(160)은 상기 발광구조물(110)과 인접한 상기 절연층(140)이 일부를 외부에 노출시킬 수 있다.The
전도성 물질층(150)은 상기 포토레지스트 패턴(160), 발광구조물(110) 및 절연층(140) 위에 형성될 수 있다. 상기 전도성 물질층(150)은 포토리소그라피(photolithography) 및 에칭 공정을 통해서 상기 포토레지스트 패턴(160)으로부터 노출된 발광구조물(110) 및 절연층(140) 상에 선택적으로 형성된 제2 전극(153)을 형성할 수 있다. 여기서, 에칭 공정은 리프트 오프 공정일 수 있으나, 이에 한정되는 것은 아니다.The
상기 제2 전극(153)은 상기 제2 도전형 반도체층(113)과 직접 접촉될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 반도체층(113)을 완전히 덮을 수 있고, 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다. 상기 제2 전극(153)은 상기 발광구조물(110)의 서로 대칭되는 파셋 면 위에 배치되므로 서로 대칭되는 제1 및 제2 경사면(153a, 153b)을 포함할 수 있다. 상기 제2 전극(153)은 상기 발광구조물(110)의 상부면으로부터 상기 절연층(140)의 상부면까지 연장될 수 있다. 상기 제2 전극(153)은 반사물질을 포함하거나, 반사층을 더 포함할 수 있다. 상기 제2 전극(153)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있고, 단층 또는 다층구조일 수 있다. 예컨대 상기 제2 전극(153)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf, In, W, Ti 중에서 적어도 하나를 포함할 수 있다.The
실시 예는 기판(120)의 C-평면 상에 반극성 질화물 반도체의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물(110)에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.In the embodiment, the generation of piezoelectric polarization may be reduced by the
실시 예는 기판(120) 상에 제1 전극(151)이 형성되고, 기판(120) 및 제1 전극(151) 상에 발광구조물(110)이 배치되고, 상기 발광구조물(110)을 덮는 제2 전극(153)의 구조에 의해 전류 퍼짐(화살표)이 개선될 수 있고, 서로 대칭되는 파셋 면을 갖는 발광구조물(110)의 구조에 의해 발광 면적이 증가할 수 있고, 상기 발광 면적의 증가에 의해 발광 효율이 향상될 수 있다.In the embodiment, the
실시 예는 발광구조물(110)의 하부 가장자리에 제1 전극(151)이 배치된 구조에 의해 기판(120) 방향으로 추출되는 광의 차단 영역을 줄여 발광 효율이 향상될 수 있다.In the embodiment, the light-emitting efficiency may be improved by reducing the blocking area of light extracted in the direction of the
도 11은 다른 실시 예에 따른 발광소자를 도시한 단면도이다.11 is a cross-sectional view illustrating a light emitting device according to another exemplary embodiment.
도 3, 도 4 및 도 11에 도시된 바와 같이, 다른 실시 예에 따른 발광소자(200)는 기판(220), 발광구조물(210) 및 제2 전극(253)을 제외한 구성은 도 1 내지 도 12의 실시 예의 발광소자(100)의 기술적 특징을 채용할 수 있다.3, 4, and 11, the
상기 기판(220)은 전도성 또는 절연성 재질일 수 있고, 투광성 재질일 수 있다. 예컨대 상기 기판(220)은 사파이어 기판(Al2O3), GaN, SiC, ZnO, Si, GaP, InP, Ga2O3, GaAs와 같은 군에서 선택될 수 있다. 상기 기판(220)은 발광소자를 지지하기 위한 층으로 사용될 수 있다. 실시 예는 사파이어 기판을 일 예로 설명한다.The
상기 기판(220)의 단위 셀(20)의 결정구조는 육방정계 구조를 갖는다. 상기 사파이어 단위 셀(20)은 A-평면(22), C-평면들(24), M-평면(26), 및 R-평면(28)을 포함한다. 상기 A-평면(22)은 상기 C-평면(24)에 대해 수직이고, 상기 M-평면(26)은 상기 사파이어 단위 셀(20)의 측면들로 정의될 수 있다. 상기 R-평면(28)은 상기 C-평면(24)에 대하여 57.6도의 각도로 기울어질 수 있다. 상기 사파이어 단위 셀(20)은 같은 평면에서 120°로 교차하고 있는 a1축, a2축, a3축과 이 평면에 수직인 c축 방향(C)을 갖는다.The crystal structure of the
다른 실시 예의 기판(220)은 발광구조물(210)이 성장하는 상부면이 상기 M-평면(26)일 수 있고, 상기 발광구조물(210)은 상기 M-평면(26)으로부터 성장될 수 있다.In the
상기 발광구조물(210)은 일 예로 GaN일 경우, GaN 단위 셀(30)은 육방정계 구조일 수 있다. 상기 GaN 단위 셀(30)은 A-평면(32), C-평면들(34), M-평면(36), 및 R-평면(38)을 포함한다. 상기 A-평면(32)은 상기 C-평면(34)에 대해 수직이고, 상기 M-평면(36)은 상기 사파이어 단위 셀(30)의 측면들로 정의될 수 있다.When the
상기 발광구조물(210)은 상기 절연층(140)으로부터 노출된 기판(220) 위에 성장될 수 있다. 상기 발광구조물(210)은 상기 절연층(140)으로부터 노출된 기판(220)의 M-평면으로부터 M축 방향(M) 및 C축 방향(C)으로 성장될 수 있다. 여기서, 상기 발광구조물(210)은 공정조건에 따라 성장방향을 제어할 수 있으나, 다른 실시 예의 발광구조물(210)은 C축 방향(C)으로 성장하는 속도가 빠를 수 있다. 다른 실시 예의 발광구조물(210)은 C축 방향(C)으로 성장하는 속도가 빠름에 따라 M축 방향(M)으로 갈수록 너비가 점차 넓어질 수 있다. 상기 발광구조물(210)의 단면은 M축 방향(M)으로 갈수록 너비가 점차 넓어지는 역사다리꼴 형상일 수 있다. 다른 실시 예의 발광구조물(210)은 단면이 역사다리꼴 형상으로 이루어져 발광 면적이 증가함에 따라 발광 효율이 향상될 수 있다.The
다른 실시 예의 발광구조물(210)은 서로 대칭되는 파셋 면을 포함할 수 있다. 실시 예의 발광구조물(210)은 반극성 질화물 반도체층의 파셋 면 성장으로 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.The
상기 발광구조물(210)은 상기 절연층(140)으로부터 노출된 상기 기판(220)의 상부면 위에 성장될 수 있다. 상기 발광구조물(210)은 상기 기판(220)의 상부면으로부터 상기 절연층(140) 상부면까지 연장될 수 있다. 상기 발광구조물(210)은 상기 절연층(140)으로부터 노출된 상기 제1 전극(151)과 직접 접촉될 수 있다. 상기 발광구조물(210)은 제1 도전형 반도체층(211), 상기 제1 도전형 반도체층(211) 위에 배치된 활성층(212), 상기 활성층(212) 위에 배치된 제2 도전형 반도체층(213)을 포함할 수 있다. 상기 발광구조물(210)은 상기 활성층(212)과 상기 제2 도전형 반도체층(213) 사이에 배치된 반사층(214)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 상기 발광 구조물(210)은 각각의 층들 사이에 반사층이 배치될 수도 있고, 생략될 수도 있다.The
상기 제1 도전형 반도체층(211)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 등의 화합물 반도체로 구현될 수 있다. 다른 실시 예의 제1 도전형 반도체층(211)은 반극성 질화물 반도체를 일예로 설명하기로 한다. 상기 제1 도전형 반도체층(211)은 단층 또는 다층으로 형성될 수 있다. 상기 제1 도전형 반도체층(211)은 제1 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제1 도전형 반도체층(211)이 n형 반도체층인 경우, n형 도펀트를 포함할 수 있다. 예컨대 상기 n형 도펀트는 Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 상기 제1 도전형 반도체층(211)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 제1 도전형 반도체층(211)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The first conductivity-
상기 제1 도전형 반도체층(211)은 상기 절연층(140)으로부터 노출된 기판(220)의 M-평면(26)상에 C축 방향(C) 및 M축 방향(M)으로 성장될 수 있다. 즉, 상기 제1 도전형 반도체층(211)의 단면은 단면은 M축 방향(M)으로 갈수록 너비가 점차 넓어지는 역사다리꼴 형상일 수 있고, 서로 대칭되는 파셋 면을 포함할 수 있다.The first conductivity-
상기 활성층(212)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있다. 상기 활성층(212)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함할 수 있다. 상기 활성층(212)는 화합물 반도체로 구성될 수 있다. 상기 활성층(212)는 예로서 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The
상기 활성층(212)은 다중 양자 우물 구조(MQW)로 구현된 경우, 양자우물과 양자벽이 교대로 배치될 수 있다. 상기 양자우물과 양자벽은 각각 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료일 수 있다. 예컨대 상기 활성층(112)은 InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, InAlGaN/InAlGaN, GaN/AlGaN, InAlGaN/GaN, GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되는 것은 아니다.When the
상기 제2 도전형 반도체층(213)은 상기 활성층(212) 위에 배치될 수 있다. 상기 제2 도전형 반도체층(213)은 반도체 화합물, 예컨대 Ⅱ족-Ⅳ족 및 Ⅲ족-Ⅴ족 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은 단층 또는 다층으로 형성될 수 있다. 상기 제2 도전형 반도체층(213)은 제2 도전형 도펀트가 도핑될 수 있다. 예컨대 상기 제2 도전형 반도체층(213)이 p형 반도체층인 경우, p형 도펀트를 포함할 수 있다. 예컨대 상기 p형 도펀트는 Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(213)은 InxAlyGa1-x-yN(0=x=1, 0=y=1, 0=x+y=1)의 조성식을 갖는 반도체 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예컨대 상기 제2 도전형 반도체층(213)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다.The second conductivity
상기 반사층(214)은 상기 활성층(212)과 상기 제2 도전형 반도체층(213) 사이에 배치될 수 있다. 상기 반사층(214)은 서로 다른 물질의 반도체층들을 포함할 수 있다. 예컨대 상기 반사층(214)은 상기 반도체층들이 교대로 반복될 수 있다. 상기 반도체층들은 서로 상이한 굴절률을 가질 수 있다. 예컨대 상기 반사층(214)은 분산형 브래그 반사(Distributed Bragg Reflector: DBR) 일 수 있다.The reflective layer 214 may be disposed between the
상기 발광구조물(210)의 높이는 2㎛이하일 수 있다. 예컨대 상기 발광구조물(210)의 높이는 1㎛ 내지 2㎛일 수 있다. 상기 발광구조물(210)의 높이가 2㎛ 초과일 경우, 캐리어의 주입 거리 및 캐리어의 이동도가 저하될 수 있을 뿐만 아니라 서로 대칭되는 파셋 면 형성이 어려울 수 있다. The height of the
상기 발광구조물(210)은 n형 반도체층의 상기 제1 도전형 반도체층(211), p형 반도체층의 제2 도전형 반도체층(213)을 한정하여 설명하고 있지만, 상기 제1 도전형 반도체층(211)을 p형 반도체층, 상기 제2 도전형 반도체층(213)을 n형 반도체층으로 형성할 수도 있으며, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(213) 위에는 상기 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 n형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광구조물(210)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.Although the
상기 제2 전극(253)은 상기 발광구조물(210) 위에 배치될 수 있다. 상기 제2 전극(253)은 상기 제2 도전형 반도체층(213)과 직접 접촉될 수 있다. 상기 제2 전극(253)은 상기 제2 도전형 반도체층(213)을 덮을 수 있고, 상기 제2 도전형 반도체층(213)과 전기적으로 연결될 수 있다. 상기 제2 전극(253)은 상기 발광구조물(210) 위에 배치되므로 상부면(253a)과, 서로 대칭되는 제1 및 제2 경사면(253b, 253c)을 포함할 수 있다. 상기 제2 전극(253)은 상기 발광구조물(210)으로부터 상기 절연층(140)의 상부면까지 연장될 수 있다. 상기 제2 전극(253)은 전도성 산화물, 전도성 질화물 또는 금속일 수 있고, 단층 또는 다층구조일 수 있다. 예컨대 상기 제2 전극(253)은 ITO(Indium Tin Oxide), ITON(ITO Nitride), IZO(Indium Zinc Oxide), IZON(IZO Nitride), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Cu, Au, Hf, In, W, Ti 중에서 적어도 하나를 포함할 수 있다. The
실시 예는 기판(220)의 M-평면(26) 상에 반극성 질화물 반도체층의 성장으로 서로 대칭되는 파셋 면을 포함하는 발광구조물(210)에 의해 압전 분극 발생을 줄여 발광 효율을 개선할 수 있다.In the embodiment, by the growth of a semi-polar nitride semiconductor layer on the M-
실시 예는 기판(220) 상에 제1 전극(151)이 형성되고, 기판(220) 및 제1 전극(151) 상에 발광구조물(210)이 배치되고, 상기 발광구조물(210)을 덮는 제2 전극(253)의 구조에 의해 전류 퍼짐(화살표)이 개선될 수 있고, 단면이 역사다리꼴 형상의 발광구조물(210)의 구조에 의해 발광 면적이 증가할 수 있고, 상기 발광 면적의 증가에 의해 발광 효율이 향상될 수 있다.In the embodiment, the
실시 예는 발광구조물(210)의 하부 가장자리에 제1 전극(151)이 배치된 구조에 의해 기판(220) 방향으로 추출되는 광의 차단 영역을 줄여 발광 효율이 향상될 수 있다.In the embodiment, the light-emitting efficiency may be improved by reducing the blocking area of light extracted in the direction of the
도 12는 실시 예의 발광소자 패키지를 도시한 단면도이다.12 is a cross-sectional view illustrating a light emitting device package according to an embodiment.
도 12를 참조하면, 발광소자 패키지(500)는 몸체(515)와, 상기 몸체(515)에 배치된 복수의 리드 프레임(521,523)과, 상기 몸체(515)에 배치되어 상기 복수의 리드 프레임(521,523)과 전기적으로 연결되는 발광소자(100)와, 상기 발광소자(100)를 덮는 몰딩 부재(531)를 포함한다.12, the light emitting
상기 발광소자(100)는 도 1 내지 도 11의 실시 예 또는 다른 실시 예의 기술적 특징을 채용할 수 있다.The
상기 몸체(515)는 실리콘과 같은 도전성 기판, 폴리프탈아미드(PPA) 등과 같은 합성수지 재질, 세라믹 기판, 절연 기판, 또는 금속 기판(예: MCPCB-Metal core PCB)을 포함하여 형성될 수 있다. 상기 몸체(515)는 상기 발광소자(100)의 주위에 캐비티(517) 구조에 의해 경사면이 형성될 수 있다. 또한 몸체(515)의 외면도 수직하거나 기울기를 가지면서 형성될 수 있다. 상기 몸체(515)는 상부가 개방된 오목한 캐비티(517)을 갖는 반사격벽(513)과 상기 반사격벽(513)을 지지하는 지지부(511) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The
상기 몸체(515)의 캐비티(517) 내에는 리드 프레임(521,523) 및 상기 발광소자(100)가 배치된다. 상기 복수의 리드 프레임(521,523)은 상기 캐비티(517) 바닥에 서로 이격된 제1 리드 프레임(521) 및 제2리드 프레임(523)을 포함한다. 상기 발광소자(100)는 제1 및 제2 리드 프레임(521, 523) 상에 배치될 수 있다. 상기 제1 리드 프레임(521) 및 제2 리드 프레임(523)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드 프레임(521) 및 제2 리드 프레임(523)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있다. 이를 위해 상기 제1 리드 프레임(521) 및 제2 리드 프레임(523)상에 별도의 반사층이 더 형성될 수 있으나 이에 한정하지 않는다. 또한, 상기 제1 및 제2 리드 프레임(521,523)은 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 상기 제1 리드 프레임(521)의 리드부(522) 및 상기 제2 리드 프레임(523)의 리드부(524)는 몸체(515)의 하면에 배치될 수 있다.Lead frames 521 and 523 and the
상기 제1 및 제2 리드 프레임(521,523)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 및 제2 리드 프레임(521,523)은 단층 또는 다층 구조를 가지도록 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first and second lead frames 521 and 523 are made of a metal material, for example, titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may include at least one of platinum (Pt), tin (Sn), silver (Ag), and phosphorus (P). In addition, the first and second lead frames 521 and 523 may be formed to have a single-layer or multi-layer structure, but is not limited thereto.
상기 몰딩 부재(531)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩 부재(531)에는 형광체가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 형광체는 YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 형광체는 적색 형광체, 황색 형광체, 녹색 형광체 중 적어도 하나를 포함한다. 상기 몰딩 부재(531)는 상면이 플랫하거나 오목 또는 볼록한 형상으로 형성할 수 있다.The
상기 몰딩 부재(531) 위에는 렌즈가 배치될 수 있으며, 상기 렌즈는 상기 몰딩 부재(531)와 접촉되거나 비 접촉되는 형태로 구현될 수 있다. 상기 렌즈는 오목 또는 볼록한 형상을 포함할 수 있다. 상기 몰딩 부재(531)는 상면이 평평하거나 볼록 또는 오목하게 형성될 수 있으며 이에 한정하지 않는다. A lens may be disposed on the
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.A plurality of light emitting devices or light emitting device packages according to the embodiment may be arrayed on a substrate, and optical members such as lenses, light guide plates, prism sheets, diffusion sheets, etc. may be disposed on a light path of the light emitting device package. Such a light emitting device package, a substrate, and an optical member may function as a light unit. The light unit may be implemented as a top view or side view type, and may be provided in display devices such as portable terminals and notebook computers, or may be variously applied to lighting devices and indicating devices. Another embodiment may be implemented as a lighting device including the light emitting device or the light emitting device package described in the above-described embodiments. For example, the lighting device may include a lamp, a street lamp, an electric billboard, and a headlamp.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by a person skilled in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and not limiting the embodiment, and those of ordinary skill in the art to which the embodiment belongs may have several examples not illustrated above in the range that does not deviate from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment may be implemented by modification. And differences related to such modifications and applications should be interpreted as being included in the scope of the embodiments set forth in the appended claims.
110, 210: 발광구조물
120, 220: 기판
151: 제1 전극
151a: 제1 연결부
151b: 제2 연결부
153, 253: 제2 전극
153a, 253b: 제1 경사면
153b, 253c: 제2 경사면110, 210: light emitting structure
120, 220: substrate
151: first electrode
151a: first connection part
151b: second connection part
153, 253: second electrode
153a, 253b: first inclined surface
153b, 253c: second inclined surface
Claims (11)
상기 기판 위에 배치된 제1 전극;
상기 기판 및 상기 제1 전극 상에 배치되며, 상기 제1 전극의 양끝단을 외부에 노출시키는 절연층;
상기 기판 위에 배치된 상기 제1 전극과 직접 접촉하며, 반극성 질화물 반도체를 포함하는 발광구조물; 및
상기 발광구조물 상에 배치된 제2 전극을 포함하고,
상기 기판은 상기 절연층으로부터 노출된 상부면을 포함하고,
상기 기판은 육방정계 구조의 단위 셀 결정구조를 갖고, 상기 상부면은 C-평면이고,
상기 발광구조물은,
상기 절연층으로부터 노출된 상기 기판의 상부면 상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치되는 활성층; 및
상기 활성층 및 상기 제2 전극 사이에 배치되는 제2 도전형 반도체층을 포함하고,
상기 발광구조물은 서로 대칭되는 파셋(Facet) 면을 갖는 발광소자.Board;
a first electrode disposed on the substrate;
an insulating layer disposed on the substrate and the first electrode and exposing both ends of the first electrode to the outside;
a light emitting structure in direct contact with the first electrode disposed on the substrate and including a semi-polar nitride semiconductor; and
a second electrode disposed on the light emitting structure;
The substrate includes an upper surface exposed from the insulating layer,
The substrate has a unit cell crystal structure of a hexagonal structure, the upper surface is a C-plane,
The light emitting structure,
a first conductivity-type semiconductor layer disposed on the upper surface of the substrate exposed from the insulating layer;
an active layer disposed on the first conductivity-type semiconductor layer; and
A second conductivity type semiconductor layer disposed between the active layer and the second electrode,
The light emitting structure is a light emitting device having facet surfaces symmetrical to each other.
상기 제1 전극은 상기 절연층으로부터 외부에 노출되는 제1 및 제2 연결부를 포함하고,
상기 제1 연결부는 상기 발광구조물 아래에 배치되어 상기 발광구조물과 직접 접촉되고,
상기 제2 연결부는 외부의 구동전원과 연결되는 발광소자.The method of claim 1,
The first electrode includes first and second connecting portions exposed to the outside from the insulating layer,
The first connection part is disposed under the light emitting structure and is in direct contact with the light emitting structure,
The second connection unit is a light emitting device connected to an external driving power source.
상기 발광구조물은 C축 방향으로 꼭지점을 갖는 단면구조인 발광소자.The method of claim 1,
The light emitting structure is a light emitting device having a cross-sectional structure having vertices in a C-axis direction.
상기 제2 전극은 상기 발광구조물 전체를 덮고, 상기 절연층의 상부면까지 연장된 발광소자.The method of claim 1,
The second electrode covers the entire light emitting structure and extends to an upper surface of the insulating layer.
상기 제2 전극은 서로 대칭되는 제1 및 제2 경사면을 포함하는 발광소자.5. The method of claim 4,
The second electrode is a light emitting device including first and second inclined surfaces symmetrical to each other.
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