KR102432037B1 - 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩 - Google Patents

결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩 Download PDF

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Abstract

본 발명은 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩에 관한 것으로, N비트 바이너리 업 카운터로 발진 주기를 조절하여 방전전극(HV+) 전압이 목표 전압에 도달할 있게 하고, 방전전극(HV+/HV-)와 GND 사이의 단락 및 과전압 등에 의한 결점을 검출하여 이오나이저 모듈용 게이트를 구동하기 위한 것이다.
이를 위하여 본 발명은 게이트 구동을 위한 네가티브 엣지 구동신호를 출력하는 NG 구동회로, 이오나이저 모듈의 양의 방전전극과 접지 사이 및 음의 방전전극과 접지 사이에서 각각 양의 방전전극에 걸리는 전압 및 음의 방전전극에 걸리는 전압을 분배하여 각각 검출하는 양의 방전전극전압 검출회로 및 음의 방전전극전압 검출회로, 양의 방전전극전압 검출회로 및 음의 방전전극전압 검출회로의 각 분배된 검출전압을 이용하여 이오나이저 모듈의 각 방전전극과 접지 간의 단락여부 또는 과전압을 검출하고 그 검출에 따른 결점 검출신호를 이오나이저 모듈의 게이트 구동 회로에 피드백시키는 결점 검출회로, 및 NG 구동회로의 네가티브 엣지구동신호 및 결점 검출회로의 결점 검출신호에 따라 이오나이저 모듈 동작을 위한 게이트를 구동하기 위한 게이트 구동신호를 출력하는 게이트 구동회로를 포함하여, PCB 사이즈의 소형화 및 저가 구현이 가능하고 프로세스-전압-온도 변화에 의한 변동성 및 화재나 감전의 위험성을 줄일 수 있게 한다.

Description

결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩{Gate driver chip for ionizer modules with fault detection function}
본 발명은 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩에 관한 것으로, 보다 상세하게는 N비트 바이너리 업 카운터(Nbit binary up counter)를 이용하여 프로세스-전압-온도(Process-Voltage-Temperature) 변동이 있더라도 발진 주기를 조절하여 방전전극(HV+) 전압이 목표 전압에 도달할 있게 하고, 방전전극(HV+/HV-)와 GND 사이의 단락 및 과전압 등에 의한 결점을 검출하여 이오나이저 모듈용 게이트 구동신호로 피드백 시킬 수 있도록 함으로서 PCB 사이즈를 줄일 수 있으면서도 저가 구현이 가능하고 프로세스-전압-온도 변화에 의한 변동성 및 화재나 감전의 위험성을 줄일 수 있는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩에 관한 것이다.
현대인들의 실내 생활 시간이 길어짐에 따라 온도, 습도, 미세먼지, 오염물질 같은 요인들을 포함하는 실내 환경은 현대인들의 건강과 업무효율에 중요한 영향을 미치고 있으며, 이에 따라 쾌적하고 청정한 실내 공기를 제공하기 위해서 오염물질을 분석하고 제어하여 공기 질을 개선하기 위한 연구가 다양하게 이루어지고 있다.
종래의 탄소 섬유 브러쉬(Carbon fiber brush) 방전전극을 이용한 공기청정기의 이오나이저 모듈(ionizer module)은 방전 전극(HV+/HV-)의 전계방출에 의해 양이온과 음이온을 방출시켜 대전물체의 전하를 중화시키는 기능을 하도록 구성되며, 이러한 이오나이저 모듈의 탄소 섬유 브러쉬에서 발생되는 음이온은 실내 공기의 질을 개선하여 인간의 기분을 쾌적하게 하고 스트레스를 감소시키는 효과를 주는 것으로 알려져 있다.
한편, 종래의 권선형 변성기를 이용한 이오나이저 모듈 회로는 도 1에 예시된 바와 같이 전력반도체 스위칭 소자를 사용하는 플라이백형 컨버터(flyback converter) 구조로서, 파워 모스에프이티(power MOSFET) 스위칭 소자, 마이크로 컨트롤 유닛(MCU)를 이용하여 MOSFET 스위칭 소자의 게이트(gate)를 구동해주는 저전압 게이트 구동부와 권선형 변성기, 플라이백 컨버터 형태의 고전압 변환부로 구성되어 있다. 이러한 구성에서는 저전압 게이트 구동부에 의해 power MOSFET 소자를 주기적으로 ON/OFF시켜 권선형 변성기의 1차측에 역기전력을 발생시키며, 권선형 변성기는 권선비 N에 의해 역기전력 전압을 승압시키고, 클램핑 및 정류부는 방전전극인 HV+/HV-에 3.5KV/-4KV의 고전압을 공급하며, 이온 발생소자인 탄소섬유브러쉬는 전계방사에 의한 양이온과 음이온을 발생시킨다.
그러나 이러한 공기청정기에 사용되는 이오나이저 모듈은 전극 간에 단락 현상이 발생하는 경우 화재 및 감전사고의 위험이 있기 때문에 방전전극(HV+/HV-)과 GND 사이에 단락(short)과 같은 결점이 발생하게 되면 이를 검출(detection)하여 즉시(예를 들면 1초 이내) 게이트 구동을 멈추도록 함으로써 방전전극(HV+/HV-)에 비정상적인 고전압이 걸리지 않도록 차단하는 결점 검출기능이 요구된다.
따라서 도 1과 같은 종래의 이오나이저 모듈 회로에서는 방전전극(HV+)의 전압을 분배해서 MCU에 피드백(feedback) 해주는 피드백 회로(HR1, R5, R6, C1과 D1)를 통해 VFB 전압을 MCU에 공급하도록 함으로써 VFB 전압이 기준 전압 이하로 떨어질 때 MCU가 게이트 구동을 멈추도록 하고 있다.
그러나, 이러한 종래의 이오나이저 모듈회로는 MCU를 기반으로 이오나이저 모듈의 게이트를 구동하는 회로로서, VDD(=5V) 전압 안정기(voltage regulator)와 MCU 및 BJT를 이용한 인버터 회로를 필요로 하므로 PCB 사이즈가 커지게 되어 소형화도 어렵고 가격도 비싼 단점이 있다.
이러한 단점을 해결하기 위하여 종래에는 PCB 소형화 및 저가로 구현 가능한 전류 결핍 링 발진기(current starved ring oscillator)를 이용한 게이트 구동 칩이 제안되기도 하였다.
그러나 이러한 종래의 게이트 구동 칩은 링 발진기의 발진 주기가 프로세스-전압-온도(PVT;Process-Voltage-Temperature) 변동에 따라 민감하게 변화하는 단점이 있고, 방전전극(HV+/HV-)과 GND 사이에 단락(short)과 같은 결점 검출 설계가 되어 있지 않아 화재 및 감전사고의 위험이 여전히 잔존하고 있다.
KR 10-1357539 B1 2014.01.21. 등록
따라서 본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 본 발명이 해결하고자 하는 기술적 과제는, N비트 바이너리 업 카운터로 발진 주기를 조절하여 방전전극(HV+) 전압이 목표 전압에 도달할 수 있게 하고, 방전전극(HV+/HV-)와 GND 사이의 단락 및 과전압 등에 의한 결점을 검출하여 이오나이저 모듈용 게이트로 피드백시킴으로서, PCB 사이즈의 소형화 및 저가 구현이 가능하고 프로세스-전압-온도 변화에 의한 변동성 및 화재나 감전의 위험성을 줄일 수 있는 결점 검출기능을 갖는 이오나이저모듈용 게이트 구동 칩을 제공하고자 하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시 형태는, 게이트 구동을 위한 네가티브 엣지 구동신호를 출력하는 NG 구동회로, 이오나이저 모듈의 양의 방전전극과 접지 사이에서 양의 방전전극에 걸리는 전압을 분배하여 검출하는 양의 방전전극전압 검출회로, 이오나이저 모듈의 음의 방전전극과 접지 사이에서 음의 방전전극에 걸리는 전압을 분배하여 검출하는 음의 방전전극전압 검출회로, 양의 방전전극전압 검출회로 및 음의 방전전극전압 검출회로의 각 분배된 검출전압을 이용하여 이오나이저 모듈의 각 방전전극과 접지 간의 단락여부 또는 과전압을 검출하고 그 검출에 따른 결점 검출신호를 이오나이저 모듈의 게이트 구동 회로에 피드백시키는 결점 검출회로, 및 NG 구동회로의 네가티브 엣지구동신호 및 결점 검출회로의 결점 검출신호에 따라 이오나이저 모듈 동작을 위한 게이트를 구동하기 위한 게이트 구동신호를 출력하는 게이트 구동회로를 포함하는, 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩이다.
본 발명에 의하면, N비트 바이너리 업 카운터로 발진 주기를 조절하여 방전전극(HV+) 전압이 목표 전압에 도달할 수 있게 하고, 방전전극(HV+/HV-)와 GND 사이의 단락 및 과전압 등에 의한 결점을 검출하여 이오나이저 모듈용 게이트로 피드백시킴으로서 PCB 사이즈의 소형화 및 저가 구현이 가능하고 프로세스-전압-온도 변화에 의한 변동성 및 화재나 감전의 위험성을 줄일 수 있는 이점을 제공한다.
도 1은 종래 MCU를 이용한 이오나이저 모듈 구동회로의 블록도이다.
도 2는 본 발명에 의한 결점 검출기능을 갖는 이오나이저 모듈용 게이트 구동 칩의 전체적인 구성을 예시한 블록도이다.
도 3은 도 2의 기준전류 발생회로의 상세도이다.
도 4는 도 2의 다운비교회로의 상세도이다.
도 5a와 도 5b는 각각 도 2의 전류 바이어스 회로와 링 발진회로의 상세도이다.
도 6은 도 2의 K 비트 바이너리 카운트 회로의 상세도이다.
도 7은 본 발명에 의한 결점 검출기능을 갖는 이오나이저 모듈용 게이트구동칩을 이용한 이온이저 모듈의 고전압 회로도이다.
도 8a 내지 도 8c는 각각 도 2의 결점 검출회로를 구성하는 양의 방전전극 결점 검출회로와 음의 방전전극 결점 검출회로 및 과전압 보호회로의 상세도이다.
도 9는 본 발명에 의한 이오나이저 모듈용 파워 MOSFET 스위칭 소자의 게이트 구동 칩에 대한 레이아웃 이미지 참고사진이다.
도 10은 VDDH=12V, Temp.=25℃, 및 TT모델 파라미터에서 12비트 바이너리 카운터를 이용한 반복 펄스 NG_EN과 NG에 대한 시뮬레이션 결과 파형 예시도이다.
도 11은 VDDH=12V, Temp.=25℃, 및 TT모델 파라미터에서 NG_EN이 하이인 구간동안 기본적인 발진주기를 갖는 NG 신호에 대한 시뮬레이션 결과 파형 예시도이다.
도 12a 내지 도 12c는 각각 이오나이저 모듈 회로에 대한 정상상태인 경우와 양의 방전전극이 220[ms]에 접지에 단락된 경우 및 음의 방전전극이 220[ms]에 접지에 단락된 경우에 대한 시뮬레이션 결과 파형 예시도이다.
이하, 본 발명의 바람직한 실시 형태에 따른 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩의 구성과 동작 및 그에 의한 작용 효과를 첨부 도면을 참조하여 상세히 설명한다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정 해석되지 아니하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2는 본 발명에 의한 결점 검출기능을 갖는 이오나이저 모듈용 게이트 구동 칩의 전체적인 구성을 예시한 블록도로서, 본 발명에 의한 결점 검출기능을 갖는 이오나이저모듈용 게이트 구동 칩은 도면에 예시된 바와 같이 전압 분배회로(10), 정전압(VDD) 조정회로(11), 기준전류 발생회로(12), 다운 비교기회로(13), N비트 업 카운트회로(14), 전류 바이어스회로(15), 링 발진회로(16), K비트 바이너리 카운트회로(17), NG 구동회로(18), 부전압(VNN) 발생회로(19), 양의 방전전극전압 검출회로(20), 음의 방전전극전압 검출회로(21), 결점 검출회로(22), 및 게이트 구동회로(23)를 포함하여 구성된다.
전압 분배회로(10)는 전원 전압(VDDH)을 분배하여 이오나이저 모듈용 구동 칩에서 필요로 하는 다수의 기준전압(VREF_HV+, VREF_IREF, VREF_VNN, VREF_V2V, VREF_OVP, IBIAS_VREG, VREF_VREG) 등을 발생시킨다. 이러한 전압 분배회로(10)는 저항을 직렬로 연결한 형태로 구성되며, 후술될 다운 비교회로(13)의 기준전압(VREF_V2V), 부전압 발생회로(19)의 기준전압(VREF_VNN), 기준전류 발생회로(12)의 기준전압(VREF_IREF), 양의 방전전극 결점 검출을 위한 기준전압(VREF_HV+), 과전압 검출을 위한 기준전압(VREF_OVP), 정전압 조정회로(11)를 위한 기준전압(IBIAS_VREG, VREF_VREG) 등을 포함하는 다수 레벨의 기준전압을 발생시키도록 구성된다.
아래의 표 1에는 전압 분배회로의 출력인 다수의 기준전압과 사용되는 회로를 정리하여 예시하였다.
[표 1]
Figure 112020096614248-pat00001
표 1에서와 같이 VREF가 2.5V, 2V, 1.6V, 1.2V, 0.5V인 경우는 각각 과전압보호(OVP;Over-Voltage Protection) 회로, 다운(DN; DOWN) 비교회로, 부전압(VNN;-0.8V)용 전압 조정회로(VREG_VNN), 기준전류(IREF) 발생회로, 양의 방전전극 결점 검출회로에 각각 사용된다.
정전압(VDD) 조정회로(11)는 전압 분배회로(10)에서 출력되는 기준전압 중의 일부(IBIAS_VREG, VREF_VREG)를 사용하여, 조정되고 안정화된 정전압(VDD)을 출력한다.
도 3은 도 2의 기준전류 발생회로의 상세도로서, 기준전류 발생회로(12)는 전압 분배회로(10)에서 출력되는 기준전압 중의 하나(VREF_IREF)를 사용하여 기준전류(IREF)를 발생시킨다. 이러한 기준전류(IREF) 발생회로(12)는 도면에 예시된 바와 같이 차동증폭기(MP1, MP2, MN0, MN1, MN2), 차동증폭기에 대해 부궤환(negative feedback) 동작하는 공통 소스 증폭기(MP3)와 저항(R1), 공통소스 증폭기(MP3)와 전류미러 형태로 연결되어 기준전류(IREF)를 출력하는 트랜지스터(MP4)로 구성될 수 있다.
이러한 기준전류 발생회로(12)에서는 차동증폭기(MP1, MP2, MN0, MN1과 MN2), 및 공통 소스 증폭기(MP3)와 저항(R1)에 의한 부궤환 동작에 의해 정상상태에서는 VREF_IREF(=1.2V) 전압과 VIN_FB 전압이 같게 된다. 이렇게 되면 트랜지스터(MP3)를 통해 흐르는 전류는 2[㎂]가 되며, 두 트랜지스터(MP3와 MP4)는 전류 미러 형태를 이루므로 트랜지스터(MP4)를 통해 흐르는 기준전류(IREF)도 2[㎂]가 된다.
다운 비교기회로(13)는 양의 방전전극(HV+)에서 검출된 전압(VFB_P)을 전압 분배회로(10)의 기준 전압 중의 어느 하나(VREF_V2V)와 비교하여 다운 비교신호(DN)를 출력한다. 이러한 다운 비교기회로(13)는 전압 분배회로(10)의 기준 전압 중의 어느 하나(VREF_V2V)와 양의 방전전극(HV+)에서 검출된 전압(VFB_P)을 비교하여, 양의 방전전극(HV+) 전압이 3,500V까지 올라가기 전까지는 다운 비교신호(DN)를 로우 레벨로 출력하고 양의 방전전극(HV+) 전압이 3,500V 이상으로 올라가게 되면 다운 비교신호(DN)를 하이 레벨로 출력한다. 도 4에는 이러한 다운 비교기회로(13)가 예시되어 있다. 이러한 다운 비교기 회로에서는 후술될 도 7의 양의 방전전극 검출전압(VFB_P)과 도 2의 전압 분배회로에서 공급되는 VREF_V2V(=2V) 전압을 비교하여 전원-온(ON)시 HV+ 전압이 3,500V까지 올라가기 전까지는 DN 신호를 low 레벨을 공급하는 반면, HV+ 전압이 3,500V 이상으로 올라가게 되면 VFB_P 전압이 VREF_V2V보다 크게 되어 DN 신호가 high 레벨로 올라가게 된다. 따라서 DN 신호가 high 레벨로 가게 되면 7bit 업 카운터는 카운팅을 멈추고 DN이 low에서 high 레벨로 갈 때의 7bit 디지털 코드 값이 후술될 전류 제한형 링 발진 회로의 바이어스 전류를 결정하는 코드로 세팅될 수 있게 된다.
N비트 업 카운터 회로(14)는 다운 비교기회로(13)의 출력을 업 카운트하여 N 비트의 디지털 코드(Qb[N-1:0])를 출력한다. 이하의 본 발명에서는 N값이 7로 설정된 경우의 7비트의 업 카운터를 사용하는 경우를 예로 들어 설명하기로 한다.
도 5a와 도 5b는 각각 도 2의 전류 바이어스 회로와 링 발진회로의 상세도로서, 전류 바이어스회로(15)와 링 발진회로(16)는 전류 제한형 링 발진 회로로 구현될 수 있다.
전류 바이어스회로(15)는 기준전류 발생회로(12)의 기준 전류(IREF) 및 N비트 업 카운트 회로(14)의 N 비트의 디지털 코드(Qb[N-1:0])에 따라 링 발진회로(16)의 전류 바이어스를 위한 피모스 바이어스 전류(VPBIAS) 및 엔모스 바이어스 전류(VNBIAS)를 발생시킨다. 이러한 전류 바이어스회로(13)에서 피모스 바이어스 전류(VPBIAS)와 엔모스 바이어스 전류(VNBIAS)는 N비트 바이너리 코드(Qb[N-1:0])에 따라 최소 범위에서 최대 범위 이내의 전류가 선택되도록 구성될 수 있다. 특히 이러한 전류 바이어스 회로(15)에서는 다운 비교기회로(13)의 다운 비교신호(DN)가 하이 레벨로 바뀔 때 N비트 업 카운트회로(14)에서 전달되는 N비트의 디지털 코드(Qb[6:0])값으로 링 발진 회로(16)의 바이어스 전류를 결정하여 출력한다.
링 발진 회로(16)는 전류 바이어스회로(15)의 피모스 바이어스 전류(VPBIAS) 및 엔모스 바이어스 전류(VNBIAS)에 따라 발진 주기를 증감하여 링 발진 신호(OSC)를 발생시킨다.
이러한 전류 제한형 링 발진회로에서는 도 5a에 예시된 바와 같이 NMOS 전류미러(MN10과 MN11)를 이용하여 입력전류인 IREF 전류의 1/160인 1.25[㎁]는 결점으로 미러링되고, Qb[6:0]의 바이너리 코드에 따라 최대 160[㎁]까지 미러링되어 PMOS 트랜지스터(MP10)을 통해서 흐르면서 피모스 바이어스 전압(VPBIAS)을 공급한다. 그리고 PMOS 전류미러(MP10과 MP11)의 미러링 동작에 의해 피모스 트랜지스터(MP11)을 통해 공급된 최소 1.25[㎁], 최대 160[㎁]의 전류가 엔모스 트랜지스터(MN19)를 통해 흐르므로 해당 전류에 맞는 엔모스 바이어스 전압 (VNBIAS)이 공급된다. VPBIAS 전압과 VNBIAS 전압은 도 5b에 있는 링 발진회로의 전류제한 인버터에 사용되는 PMOS 바이어스 전류 트랜지스터와 NMOS 바이어스 전류 트랜지스터의 게이트에 각각 연결된다. VPBIAS와 VNBIAS 전류는 7bit 디지털 코드(Qb[6:0])에 따라 최소 1.25[㎁], 최대 160[㎁]의 전류를 선택할 수 있으며, 이 전류가 감소함에 따라 전류 제한형 링 발진 회로의 링 발진 주기는 증가한다. 도면에서는 POR(Power-On Reset) 동작에 의해 디지털 코드(Qb[6:0])는 7FH로 세팅된 상태이므로 전류 제한형 링 발진회로의 VPBIAS와 VNBIAS를 통해 흐르는 전류는 160[㎁]이다.
도 6은 도 2의 K 비트 바이너리 카운터 회로(17)의 상세도로서, K비트 바이너리 카운트회로(17)는 링 발진 회로(16)의 링 발진 신호(OSC)를 바이너리 카운트하여 NG 구동을 위한 K 비트의 다수의 바이너리 카운트 신호(CNT[11],CNT[10],CNT[9],CNT[0])를 출력하여 링 발진 신호(OSC)와 함께 NG 구동회로에 전달한다. 이러한 K비트 바이너리 카운트회로(17)는 다수 개의 네가티브 엣지 트리거 디-플립플롭(D F/F)을 사용하여 링 발진 신호(OSC)를 카운트하도록 구성될 수 있다. 이하의 본 발명에서는 K값이 12로 설정된 경우의 12비트의 바이너리 카운터를 사용하는 경우를 예로 들어 설명하기로 한다.
NG 구동회로(18)는 K비트 바이너리 카운터 회로(17)의 K 비트의 다수의 바이너리 카운트 신호(CNT[11],CNT[10],CNT[9],CNT[0])와 링신호(OSC)를 이용하여 게이트 구동을 위한 네가티브 엣지 구동신호(NG_EN)를 출력한다. 이러한 NG 구동회로(18)는 K비트 바이너리 카운터 회로(17)의 K 비트의 다수의 바이너리 카운트 신호(CNT[11]··CNT[0])와 링신호(OSC)를 앤드 연산하여 출력을 발생한다.
예를 들면, 이오나이저 모듈의 게이트 구동 칩에서 NG_EN 신호는 VDDH=12V, Temp.=25℃, 통상적(typical) 조건의 모의 실험에서는 12.5%의 듀티 사이클을 가지면서 38.5ms의 펄스반복 주기를 갖는다. NG_EN이 하이인 4.8㎳ 동안은 25%의 듀티 사이클을 가지면서 18.8㎲의 기본 발진 주기를 갖는 발진 신호가 계속 GATE 신호에 나타나며, NG_EN이 low인 나머지 34.1ms 동안은 GATE 신호는 GND를 유지한다. 그래서 NG_EN이 하이인 구간 동안은 HV+와 HV- 전압은 각각 목표전압이 3,500V와 -4,000V를 공급한다. 12.5%의 듀티 사이클을 가지면서 38.5㎳의 펄스 반복 주기를 갖는 NG_EN 신호를 만들어내기 위해서 본 발명에서는 9.4㎲의 발진 주기를 갖는 링 발진기의 출력신호인 OSC 신호를 만든 뒤 도 6의 넥티브 엣지 트리거 D-플립플롭(F/F)을 사용한 12비트 바이너리 카운터 회로를 이용하여 링 신호를 카운트한다.
한편 NG_EN 출력은 CNT[11]··의 AND 조합 논리에 의해 결정되므로 12.5%의 듀티 사이클을 갖는다. NMOS 파워 스위칭 소자의 게이트 노드인 GATE는 NG_EN 신호, OSC 신호와 CNT[0] 신호의 AND 로직에 의해 만들어진다. 다시 말하면 GATE 신호는 NG_EN 신호가 하이인 시간동안 18.8㎲의 기본 발진 주기로 클럭킹하고, NG_EN 신호가 로우인 시간동안 GATE 신호는 0V를 유지한다.
부전압 발생회로(19)는 전압 분배 회로(10)에서 출력되는 기준전압 중의 하나(VREF_VNN)를 사용하여 부전압(VNN)를 출력한다.
양의 방전전극전압 검출회로(20)는 이오나이저 모듈의 양의 방전전극(HV+)과 접지(VSS) 사이에 연결되며 양의 방전전극에 걸리는 전압을 고저항(HR3)와 저항(R11)으로 분배하여 검출전압(VFB_P)을 결점 검출회로(22)로 출력한다.
음의 방전전극전압 검출회로(21)는 이오나이저 모듈의 음의 방전전극(HV-)과 접지(VSS) 사이에 연결되며 음의 방전전극에 걸리는 전압을 고저항(HR4)와 저항(R12)으로 분배하여 검출전압(VFB_M)을 결점 검출회로(22)로 출력한다.
도 7에는 방전전극전압(HV+/HV-) 검출기능이 있는 게이트 구동 칩을 이용한 이오나이저 모듈의 고전압 회로도를 예시하는 도면으로서, 1차측 파워 MOSFET 스위치의 온/오프(ON/OFF) 동작에 의해 권선형 변성기에 기전력을 유기하면 권선비에 의해 승압된 전압이 2차측으로 넘어가게 되며, 이 전압은 고전압 다이오드(HD1과 HD2), 고전압 커패시터(HC1과 HC2)와 고전압 저항(HR1과 HR2)의 클램핑 동작에 의해 양의 방전전극(HV+)과 음의 방전전극(HV-)에 각각 +3,500V와 -4,000V의 고전압을 발생시킨다. 이때 양의 방전전극에 걸리는 전압은 양의 방전전극(HV+)과 접지(VSS) 사이에 연결된 전압 분배회로(HR3와 R11)가 분배하여 분배된 전압(VFB_P)을 검출하고, 음의 방전전극에 걸리는 전압은 음의 방전전극(HV-)과 접지(VSS) 사이에 연결된 전압 분배회로(HR4와 R12)가 분배하여 분배된 전압(VFB_M)을 검출하며, 이들 검출전압(VFB_P)(VFB_M)은 결점 검출회로(22)로 출력한다.
결점 검출회로(22)는 양의 방전전극 전압 검출회로 및 음의 방전전극 전압 검출회로의 출력을 이용하여 이오나이저 모듈의 각 방전전극(HV+/HV-)과 접지 간의 단락여부 또는 과전압을 검출하고 그 검출에 따른 결점 검출신호(HV+_FAULT,HV-_FAULT,OVP_FAULT)를 이오나이저 모듈의 게이트 구동 회로(23)에 피드백시킨다. 이러한 결점 검출회로(22)는 양의 방전전극 결점 검출회로(22a), 음의 방전전극 결점 검출회로(22b), 및 과전압 보호회로(22c)를 포함하여 구성될 수 있다.
도 8a 내지 도 8c에는 각각 도 2의 결점 검출회로를 구성하는 양의 방전전극 결점 검출회로(22a)와 음의 방전전극 결점 검출회로(22b) 및 과전압 보호회로(22c)가 예시되어 있다.
양의 방전전극 결점 검출회로(22a)는 양의 방전전극 전압 검출회로(20)에서 검출된 양의 방전전극 검출전압(VFB_P)과 전압 분배회로(10)의 기준전압(VREF_HV+)을 비교하여 양의 방전전극(HV+)에 대한 결점 검출신호(HV+_FAULT)를 출력한다.
음의 방전전극 결점 검출회로(22b)는 음의 방전전극 전압 검출회로(21)에서 검출된 음의 방전전극 검출전압(VFB_M)과 부전압 발생회로(19)의 부전압(VNN)을 비교하여 음의 방전전극(HV-)에 대한 결점 검출신호(HV-_FAULT)를 출력한다.
과전압 보호회로(22c)는 양의 방전전극 전압 검출회로(20)의 양의 방전전극 검출전압(VFB_P)과 전압 분배회로(10)의 기준전압(VREF_OVP)을 비교하여 과전압에 따른 결점 검출신호(OVP_FAULT)를 출력한다.
아래의 표 2는 이오나이저 모듈용 게이트 구동 칩의 검출 결점 종류별 기준전압과 목표전압을 비교하여 예시한 것이다.
[표 2]
Figure 112020096614248-pat00002
상기 표 2에서 알 수 있는 바와 같이, 양의 방전전극(HV+)과 GND 사이의 단락(short)을 검출하는 양의 방전전극 결점 검출회로(HV+ short fault), 음의 방전전극(HV-)와 GND 사이의 단락을 검출하는 음의 방전전극 결점 검출회로(HV- short fault), 양의 방전전극(HV+)이 과전압으로 올라가는 것을 검출하기 위한 과전압 보호회로(HV+ OVP fault)가 있다. 이들 각 회로(HV+ OVP fault, HV+ short fault, HV- short fault)의 검출 전압은 각각 4.49KV, 0.89KV와 -1.43KV이다. 특히 음의 방전전극 결점 검출회로(22b)는 VNN 전하펌프(charge pump) 회로의 출력전압인 -0.8V와 HV- 전압 분배회로의 출력 전압인 VFB_M 전압을 비교해서 VFB_M 전압이 정해진 시간에 VNN 전압 이하로 떨어지지 못할 경우, 결점 검출신호(HV-_FAULT)가 발생하도록 구성된다.
게이트 구동회로(23)는 NG 구동회로(18)의 출력(NG) 및 결점 검출회로(22)의 결점 검출신호(HV+_FAULT,HV-_FAULT,OVP_FAULT)에 따라 이오나이저 모듈 동작을 위한 게이트를 구동하기 위한 게이트 구동신호(GATE)를 출력한다.
도 9는 반도체 회사에서 제공하는 0.35㎛ 제조 공정을 이용하여 설계된 이오나이저 모듈용 파워 MOSFET 스위칭 소자의 게이트 구동 칩에 대한 레이아웃 이미지를 보여주고 있으며, 레이아웃 사이즈는 838.95㎛m x 921.825㎛m (= 0.7734㎜2)이다.
아래의 표 3은 VDDH=12V에서 상기 회사의 0.35㎛ CMOS 공정을 이용하여 설계된 도 5의 전류 제한 링 발진회로에서 디지털 코드(Qb[6:0])가 7FH와 00H인 경우 시뮬레이션 조건별 링 발진 주기에 대한 시뮬레이션 결과를 예시하고 있다.
[표 3]
Figure 112020096614248-pat00003
상기 표 3에서 알 수 있는 바와 같이, 디지털 코드(Qb[6:0])가 7FH인 경우 최대 발진 주기는 8.76㎲이고 00H인 경우 최소 발진 주기는 408㎲이다. 따라서 도 5의 전류 제한 링 발진회로의 발진 주기는 8.76㎲에서 408㎲까지 디지털 코드인 Qb[6:0]를 카운팅하므로 가변 가능하다.
도 10은 VDDH=12V, Temp.=25℃, TT 모델 파라미터에서 12비트 바이너리 카운트회로를 이용한 반복 펄스NG_EN과 NG에 대한 시뮬레이션 결과 파형 예시도로서, 도면에 예시된 바와 같이 NG_EN 출력은 CNT[11]··의 AND 조합 논리 결과대로 나오며, 12.5%의 듀티사이클을 갖는 것을 확인할 수 있다.
도 11은 VDDH=12V, Temp.=25℃, TT 모델 파라미터에서 NG_EN이 하이인 구간동안 기본 발진 주기를 갖는 NG 신호에 대한 모의 실험 결과 파형 예시도로서, 도면에 예시된 바와 같이 NG 신호는 NG_EN 신호, OSC 신호와 CNT[0] 신호의 AND 로직에 의해 만들어지는 것을 확인할 수 있다.
도 12a 내지 도 12c는 이오나이저 모듈 회로에 대한 정상상태와 단락된 경우에 대한 시뮬레이션 결과 파형 예시도로서, 도 12a에 예시된 바와 같이 정상상태에서는 파원-온 된 이후 0.2초 정도 지난 후 HV+와 HV-는 각각 3.56KV와 -4.23KV로 목표전압인 3.5KV와 -4KV 스펙을 만족시키는 것을 확인할 수 있으며, 도 12b와 도 12c에 예시된 바와 같이 HV+와 HV-가 각각 220ms에 GND에 단락된 경우는 20ms 정도 지난 후 HV+_Fault와 HV-_Fault 신호가 발생하면서 GATE 신호를 디스에이블시키는 것을 확인할 수 있다. 따라서 HV+와 HV- 전극이 GND에 단락이 되더라도 결점 검출을 통해 게이트 구동을 차단하므로 화재나 감전의 위험을 제거할 수 있게 된다.
이상의 본 발명에 의하면, N-비트 바이너리 업 카운트 회로를 이용하여 프로세스-전압-온도 등의 변동이 있더라도 발진 주기를 조절하여 양의 방전전극(HV+) 전압이 목표 전압에 도달할 수 있게 하고, 전류제한 링발진회로의 발진 주기는 디지털 코드(Qb[N-1:0]를 카운팅하여 8.76㎲에서 408㎲까지 가변 가능하도록 하므로 이오나이저를 안정적으로 동작시킬 수 있게 되며, 또한 HV+와 HV- 전극이 GND에 단락되더라도 HV+/HV-와 GND 사이의 단락 검출 및 HV+의 과전압 검출을 통해 결점을 검출하여 게이트 구동을 차단할 수 있게 되므로 화재나 감전의 위험을 제거할 수 있게 된다.
10 : 전압분배회로 11 : 정전압 조정회로
12 : 기준전류 발생회로 13 : 다운 비교회로
14 : N비트 업 카운트회로 15 : 전류 바이어스회로
16 : 링 발진회로 17 : K비트 바이너리 카운트 회로
18 : NG 구동회로 19 : 부전압 발생회로
20 : 양의 방전전극전압 검출회로 21 : 양의 방전전극전압 검출회로
22 : 결점 검출회로 22a : 양의 방전전극 결점 검출회로
22b : 음의 방전전극 결점 검출회로 22c : 과전압 보호회로
23 : 게이트 구동회로

Claims (10)

  1. 게이트 구동을 위한 네가티브 엣지 구동신호를 출력하는 NG 구동회로(18);
    이오나이저 모듈의 양의 방전전극과 접지 사이에서 양의 방전전극에 걸리는 전압을 분배하여 검출하는 양의 방전전극전압 검출회로(20);
    이오나이저 모듈의 음의 방전전극과 접지 사이에서 음의 방전전극에 걸리는 전압을 분배하여 검출하는 음의 방전전극전압 검출회로(21);
    상기 양의 방전전극전압 검출회로(20) 및 음의 방전전극전압 검출회로(21)의 각 분배된 검출전압을 이용하여 이오나이저 모듈의 각 방전전극(HV+/HV-)과 접지 간의 단락여부 또는 과전압을 검출하고 그 검출에 따른 결점 검출신호를 제공하는 결점 검출회로(22); 및
    상기 NG 구동회로(18)의 네가티브 엣지구동신호 및 상기 결점 검출회로(22)의 결점 검출신호에 따라 이오나이저 모듈 동작을 위한 게이트를 구동하기 위한 게이트 구동신호(GATE)를 출력하는 게이트 구동회로(23);를 포함하여 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  2. 제1항에 있어서,
    양의 방전전극(HV+)에서 검출된 전압(VFB_P)을 기준 전압과 비교하여 다운 비교신호(DN)를 출력하는 다운 비교기회로(13);
    상기 다운 비교기회로(13)의 출력을 업 카운트하여 N 비트의 디지털 코드를 출력하는 N비트 업 카운터 회로(14);
    상기 N비트 업 카운터 회로(14)의 N 비트의 디지털 코드에 따라 링 발진회로(16)의 전류 바이어스를 위한 피모스 바이어스 전류 및 엔모스 바이어스 전류를 발생시키는 전류 바이어스 회로(15);
    상기 전류 바이어스 회로(15)의 피모스 바이어스 전류 및 엔모스 바이어스 전류에 따라 발진 주기를 증감하여 링 발진 신호(OSC)를 발생시키는 링 발진 회로(16); 및
    상기 링 발진 회로(16)의 링 발진 신호(OSC)에 따라 K 비트의 바이너리 카운트 신호를 출력하는 K비트 바이너리 카운터 회로(17);를 더 포함하며,
    상기 NG 구동회로(18)는,
    상기 K비트 바이너리 카운터 회로(17)의 K 비트의 다수의 바이너리 카운트 신호와 링 발진 신호를 이용하여 게이트 구동을 위한 네가티브 엣지 구동신호를 출력하는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  3. 제2항에 있어서,
    전원 전압(VDDH)을 분배하여 이오나이저 모듈용 구동 칩에서 필요로 하는 다수의 기준전압을 발생시키는 전압 분배회로(10);
    상기 전압 분배회로(10)에서 출력되는 기준전압 중의 일부를 사용하여 정전압 조정하고 안정화시켜 정전압을 출력하는 정전압(VDD) 조정회로(11);
    상기 전압 분배회로(10)에서 출력되는 기준전압 중의 하나(VREF_IREF)를 사용하여 기준전류(IREF)를 발생시키는 기준전류 발생회로(12);
    상기 전압 분배회로(10)에서 출력되는 기준전압 중의 다른 하나(VREF_VNN)를 사용하여 부전압(VNN)를 출력하는 부전압(VNN) 발생회로(19);를 더 포함하여 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  4. 제3항에 있어서,
    상기 전압 분배회로(10)는 저항을 직렬로 연결한 형태로 구성되며,
    다운 비교회로(13)의 기준전압(VREF_V2V), 부전압 발생회로(19)의 기준전압(VREF_VNN), 기준전류 발생회로(12)의 기준전압(VREF_IREF), 양의 방전전극 결점 검출을 위한 기준전압(VREF_HV+), 과전압 검출을 위한 기준전압(VREF_OVP), 정전압 조정회로(11)를 위한 기준전압(IBIAS_VREG, VREF_VREG)을 포함하는 다수 레벨의 기준전압을 발생시키도록 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  5. 제3항에 있어서, 상기 기준전류(IREF) 발생회로(12)는,
    차동증폭기(MP1, MP2, MN0, MN1, MN2), 상기 차동증폭기에 대해 부궤환(negative feedback) 동작하는 공통 소스 증폭기(MP3)와 저항(R1), 상기 공통소스 증폭기(MP3)와 전류미러 형태로 연결되어 기준전류(IREF)를 출력하는 트랜지스터(MP4)로 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  6. 제2항에 있어서, 상기 전류 바이어스회로(15)는,
    피모스 바이어스 전류(VPBIAS)와 엔모스 바이어스 전류(VNBIAS)는 N비트 바이너리 코드(Qb[N-1:0])에 따라 최소 범위에서 최대 범위 이내의 전류가 선택되도록 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  7. 제3항에 있어서,
    상기 다운 비교기회로(13)는,
    상기 전압 분배회로의 기준 전압 중의 어느 하나(VREF_V2V)와 양의 방전전극(HV+)에서 검출된 전압(VFB_P)을 비교하여, 양의 방전전극(HV+) 전압이 3,500V까지 올라가기 전까지는 다운 비교신호(DN)를 로우 레벨로 출력하고 양의 방전전극(HV+) 전압이 3,500V 이상으로 올라가게 되면 다운 비교신호(DN)를 하이 레벨로 출력하며,
    상기 전류 바이어스 회로(15)는,
    상기 다운 비교기회로(13)의 다운 비교신호(DN)가 하이 레벨로 바뀔 때 N비트 업 카운트회로(14)에서 전달되는 N비트의 디지털 코드(Qb[N-1:0])값으로 링 발진회로(16)의 바이어스 전류를 결정하여 출력하는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  8. 제2항에 있어서, 상기 K비트 바이너리 카운트회로(17)는,
    다수 개의 네가티브 엣지 트리거 디-플립플롭(D F/F)을 사용하여 링신호(OSC)를 카운트하는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  9. 제2항에 있어서, 상기 NG 구동회로(18)는,
    상기 K비트 바이너리 카운트회로(17)의 K 비트의 다수의 바이너리 카운트 신호(CNT[11]ㅇㅇCNT[0])와 링신호(OSC)를 앤드 연산하여 출력을 발생시키는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
  10. 제3항에 있어서, 상기 결점 검출회로(22)는,
    상기 양의 방전전극전압 검출회로(20)의 양의 방전전극 검출전압(VFB_P)과 전압 분배회로(10)의 기준전압(VREF_HV+)을 비교하여 양의 방전전극(HV+)에 대한 결점 검출신호(HV+_FAULT)를 출력하는 양의 방전전극 결점 검출회로(22a);
    상기 음의 방전전극전압 검출회로(21)의 음의 방전전극 검출전압(VFB_M)과 상기 부전압(VNN) 발생회로(19)의 부전압(VNN)을 비교하여 음의 방전전극(HV-)에 대한 결점 검출신호(HV-_FAULT)를 출력하는 음의 방전전극 결점 검출회로(22b); 및
    상기 양의 방전전극전압 검출회로(20)의 양의 방전전극 검출전압(VFB_P)과전압 분배회로(10)의 기준전압(VREF_OVP)을 비교하여 과전압에 따른 결점 검출신호(OVP_FAULT)를 출력하는 과전압 보호회로(22c);를 포함하여 구성되는 것을 특징으로 하는 결점 검출기능을 갖는 이오나이저모듈용 게이트구동칩.
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