KR102429890B1 - 3차원 다이오드들을 포함하는 광전자 디바이스 - Google Patents

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베노잇 암스타트
빈센트 베익스
토마스 라케이브
필리페 길렛
어웬 헤나프
베란게르 히옷
허버트 보노
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알레디아
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

발명은 광전자 디바이스(1)에 관한 것으로, 광전자 디바이스(1)는, - 서로 대향하는 후방 표면(3a) 및 전방 표면(3b)을 가지는 지지체; - 제1 편광 전극들을 형성하는 복수의 핵생성 전도성 스트립들(6i); - 핵생성 전도성 스트립들(6i)을 커버하는 중간 절연 층(7); - 각각이, 제1 3차원 도핑된 영역(9) 및 제2 도핑된 영역(11)을 가지는 복수의 다이오드들(2); - 제2 편광 전극들을 형성하고 중간 절연 층(7) 상에서 안착되는 복수의 상단 전도성 스트립들(14j)을 포함하고, 각각의 상단 전도체 스트립(14j)은 제1 도핑된 영역들(9)이 상이한 핵생성 전도성 스트립들(6i)과 접촉하는 다이오드들(2)의 세트의 제2 도핑된 영역들(11)과 접촉하도록 배치된다.

Description

3차원 다이오드들을 포함하는 광전자 디바이스
발명의 분야는 전계발광 다이오드(electroluminescent diode)들 또는 광다이오드(photodiode)들을 포함하는 광전자 디바이스들의 분야이다. 발명은 조명 디바이스들, 디스플레이 스크린들, 및 이미지 프로젝터(image projector)들과 같은, 전계발광 다이오드들의 매트릭스(matrix)를 포함하는 디바이스들의 분야 뿐만 아니라, 광검출기들 및 센서들과 같은, 광다이오드들의 매트릭스를 포함하는 디바이스들의 분야에서 적용된다.
조명 디바이스들, 디스플레이 스크린들, 및 이미지 프로젝터들을 제조하기 위하여 적당한 전계발광 다이오드들의 매트릭스를 가지는 광전자 디바이스들이 있다. 문헌 EP2960950은 전계발광 다이오드들의 매트릭스를 포함하는 광전자 디바이스의 예를 예시한다. 도 1에서 개략적으로 도시된 바와 같이, 이 광전자 디바이스(A1)는 복수의 전계발광 다이오드들(A2)을 포함하고, 복수의 전계발광 다이오드들의 각각은 다이오드(A2)의 발광 방사(luminous radiation)의 대부분이 발생되는 활성 구역(active zone)(A10)에 의해 서로로부터 분리된 p-도핑된 영역(A11) 및 n-도핑된 영역(A9)의 적층체(stack)를 포함한다.
전계발광 다이오드들(A2)은 소위 메사 구조(mesa structure)를 가지고, 즉, 그것들은 n- 및 p-도핑된 영역들(A9, A11) 및 활성 구역(A10)을 형성하도록 구성된 반도체 층들의 적층체로부터 획득되고, 국소화된 에칭은 서로로부터 전계발광 다이오드들(A2)을 개별적으로 분리시키도록 수행된다. 각각의 다이오드(A2)는 n-도핑된 영역(A9)을 형성하는 리세스(recess)(A3)를 제외하고는, 측부들이 절연 층으로 코팅되는 L-형상을 포함한다. 제1 전극들(A14)은 p-도핑된 영역들(A11)의 상단 표면 상에서 안착되고, 제2 전극들(A6)은 다이오드들(A2) 상에서 연장되고 n-도핑된 영역들(A9)에 의해 형성된 리세스들(A3)과 접촉하게 된다. 디스플레이 픽셀은 그 후에, 도핑된 영역들(A9, A11), 활성 구역(A10), 및 제1 전극(A14)의 적층체 뿐만 아니라, 적층체에 인접한 제2 전극(A6)을 포함한다. 연결 구조체는 전계발광 다이오드들의 매트릭스의 상단 표면에 조립되고, 제어 집적 회로로 혼성화(hybridize)되도록 설계된다.
그러나, 이 광전자 디바이스는 다이오드들을 개별적으로 분리시키기 위하여 도핑된 반도체 층들 및 활성 층을 에칭하는 단계를 요구하는 단점을 가진다. 이 에칭 단계는 다이오드들의 광학적 및/또는 전자적 속성들을 열화시킬 수도 있는 구조적 결함들의 형성을 야기시킬 수 있다. 또한, 각각의 픽셀의 표면에 대한 각각의 다이오드의 방출 표면의 비율은 n-도핑된 영역에서 리세스를 형성하기 위한 필요성에 의해, 그리고 이 리세스와 접촉하게 되도록 다이오드들 사이에서 연장되는 제2 전극의 존재에 의해 감소된다. 이것은 따라서, 각각의 픽셀에 대한 최대 발광 세기(luminous intensity)를 감소시킨다.
발명의 목적은 종래 기술의 단점들을 적어도 부분적으로 극복하기 위한 것이고, 더 상세하게는, 광전자 디바이스를 제안하기 위한 것이고, 광전자 디바이스는,
- 서로 대향하는 후방 표면 및 전방 표면을 가지는 지지체;
- 다이오드들의 제1 도핑된 영역들의 성장을 위하여 적당한 전기적 전도성 재료로 이루어진, 서로로부터 구분되고 상기 전방 표면 상에서 안착되는, 제1 편광 전극들을 형성하는 복수의 핵생성 전도성 스트립(nucleation conductive strip)들;
- 핵생성 전도성 스트립들을 커버(cover)하고 핵생성 전도성 스트립들 상으로 개방되는 관통-개구부들을 포함하는 중간 절연 층;
- 각각이 p-n 접합(p-n junction)을 형성하도록 배치된 제1 3차원 도핑된 영역 및 제2 도핑된 영역을 가지는 복수의 다이오드들 - 제1 도핑된 영역들은 상기 관통-개구부들을 통해 핵생성 전도성 스트립들과 접촉하고 전방 표면에 실질적으로 직교하는 종축(longitudinal axis)을 따라 연장됨 -;
- 서로로부터 구분되고 중간 절연 층 상에서 안착되는, 제2 편광 전극들을 형성하는 복수의 상단 전도성 스트립들 - 각각의 상단 전도성 스트립은 제1 도핑된 영역들이 상이한 핵생성 전도성 스트립들과 접촉하는 다이오드들의 세트(set)의 제2 도핑된 영역들과 접촉하도록 배치됨 - 을 포함한다.
이 광전자 디바이스의 일부 바람직하지만, 제한하지 않는 양태들은 다음과 같다.
지지체는 상단 표면이 상기 전방 표면을 형성하는 전기적 절연 기판을 포함할 수 있거나, 소위 하단 절연 층으로 코팅되고, 하나의 표면이 상기 전방 표면을 형성하는, 반도체 또는 전기적 전도성 층 또는 기판을 포함할 수 있다.
각각의 핵생성 전도성 스트립은 전방 표면 상에서 종방향으로(longitudinally) 연장될 수 있어서, 상기 중간 절연 층에 의해 횡방향으로(transversely) 그 이웃들로부터 전기적으로 분리될 수 있다.
각각의 상단 전도성 스트립은 중간 절연 층 상에서 종방향으로 연장될 수 있어서, 소위 상단 절연 층에 의해 횡방향으로 그 이웃들로부터 전기적으로 분리될 수 있다.
상단 전도성 스트립들은 적어도 부분적으로 투명한 전도성 재료로 이루어질 수 있고, 제2 도핑된 영역들을 적어도 부분적으로 커버할 수 있다.
각각의 상단 전도성 스트립은 다이오드들의 세트의 제2 도핑된 영역들을 커버하는 부분들을 포함할 수 있고, 상기 소위 커버하는 부분들은 중간 절연 층 상에서 안착되는 소위 연결부들에 의해 서로에 연결될 수 있다.
상단 전도성 스트립들의 연결부들은 금속 층으로 적어도 부분적으로 코팅될 수 있다.
광전자 디바이스는, 상기 후방 표면 상에서 안착되고, 지지체를 통과하고 전도성 재료로 충전된 제1 개구부들에 의해 핵생성 전도성 스트립들에 전기적으로 연결된 제1 연결 패드들을 포함할 수 있고, 및/또는, 상기 후방 표면 상에서 안착되고, 지지체 및 중간 절연 층을 통과하고 전도성 재료로 충전된 제2 개구부들에 의해 상단 전도성 스트립들에 전기적으로 연결된 제2 연결 패드들을 포함할 수 있다.
광전자 디바이스는 전위차를 다이오드들의 상이한 서브세트(subset)들에 순차적으로 인가하기 위하여 적당한, 지지체에 조립되고 핵생성 전도성 스트립들 및 상단 전도성 스트립들에 전기적으로 연결된 제어 집적 회로를 포함할 수 있고, 동일한 서브세트의 하나 이상의 다이오드들은 동일한 핵생성 전도성 스트립 및 동일한 상단 전도성 스트립과 접촉하고, 다이오드들의 상이한 서브세트들의 하나 이상의 다이오드들은 상이한 핵생성 전도성 스트립들 및/또는 상이한 상단 전도성 스트립들과 접촉한다.
제1 핵생성 전도성 스트립 및 제1 상단 전도성 스트립과 접촉하는 적어도 하나의 다이오드는 적어도 하나의 다른 다이오드와 직렬로 연결될 수 있고, 후자는 제1 핵생성 스트립으로부터 구분된 제2 핵생성 전도성 스트립 및 제1 상단 스트립으로부터 구분된 제2 상단 전도성 스트립과 접촉할 수 있다.
지지체는, 기판의 상단 표면으로부터 에피택셜 성장되고 대향하는 상단 표면을 형성하는, 유전체 재료(dielectric material)로 이루어진 소위 하단 절연 층이 안착되는, 상단 표면을 형성하는 단결정질 재료(monocrystalline material)로 이루어진 기판으로 구성될 수 있고, 핵생성 전도성 스트립들은, 하단 절연 층의 상단 표면으로부터 에피택셜 성장되고 상기 다이오드들의 제1 도핑된 영역들이 접촉하는 핵생성 표면을 형성하는, 결정질 핵생성 재료(crystalline nucleation material)를 형성하는 전이 금속(transition metal)을 포함하는 재료로 이루어질 수 있다.
하단 절연 층의 재료는 알루미늄 나이트라이드(aluminum nitride), 및 알루미늄, 티타늄, 하프늄, 마그네슘, 및 지르코늄의 옥사이드(oxide)들로부터 선택될 수 있고, 육각형(hexagonal), 면심 입방(face-centered cubic), 또는 사방정계(orthorhombic) 결정질 구조를 가진다.
핵생성 전도성 스트립들의 재료는 티타늄, 바나듐, 크롬, 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨, 및 텅스텐으로부터, 또는 티타늄, 바나듐, 크롬, 지로코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨, 및 텅스텐의 나이트라이드(nitride) 또는 카바이드(carbide)로부터 선택될 수 있고, 육각형 또는 면심 입방 결정질 구조를 가진다. 변형에서, 그것은 갈륨-나이트라이드계(gallium-nitride-based) 재료, 예를 들어, GaN, AlGaN, InGaN, 또는 AlInGaN일 수 있다.
기판의 단결정질 재료는 III-V 족 화합물, II-VI 족 화합물, 또는 IV 족 원소 또는 화합물로부터 선택될 수 있고, 육각형 또는 면심 입방 결정질 구조를 가진다.
발명은 또한, 실온 내지 500 ℃ 사이의 성장 온도에서의 스퍼터링(sputtering)에 의한 핵생성 전도성 스트립들의 에피택셜 성장의 단계를 포함하는, 선행하는 특성들 중의 임의의 것에 따른 광전자 디바이스를 제조하기 위한 방법에 관한 것이다.
발명의 다른 양태들, 목적들, 장점들, 및 특성들은 비-제한적인 예로서, 다음과 같은 첨부된 도면들을 참조하여 주어진, 그 바람직한 실시예들의 다음의 상세한 설명을 판독한 후에 더 양호하게 이해될 것이다.
도 1은 문헌 EP2960950에 설명된 바와 같은, 전계발광 다이오드들의 매트릭스를 포함하는 광전자 디바이스의 예의 개략 및 부분 도면이다.
도 2a는 복수의 다이오드들이 핵생성 전도성 스트립들 및 상단 전도성 스트립들과 접촉하는 실시예에 따른 광전자 디바이스의 개략 및 부분 상면도이고; 도 2b 및 도 2c는 도 2a에서 도시된 광전자 디바이스의, 각각 평면들 AA 및 BB를 따르는 단면도들이다;
도 3a 및 도 3b는 바람직한 실시예에 따른 광전자 디바이스의 (하단으로부터 상단으로 배열된) 기판, 하단 절연 층, 및 핵생성 전도성 스트립들의 각각 분해 및 사시, 개략 및 부분 도면들이고; 도 3c 및 도 3d는 텍스처링된 핵생성 표면(textured nucleation surface)들(도 3c) 상의 및 에피택셜 핵생성 표면들(도 3d) 상의 에피택셜 와이어(epitaxial wire)들의 상면도들이다;
도 4a 내지 도 4i는 또 다른 실시예에 따른 광전자 디바이스를 구현하는 방법의 상이한 단계들의 평면 AA 및 평면 BB를 따르는 단면도들을 도시한다;
도 5는 각각의 픽셀이 몇몇 다이오드들을 포함하는 실시예에 따른 광전자 디바이스의 개략 및 부분 상면도이다;
도 6a 및 도 6b는 픽셀들의 전기적 직렬 상호연결들을 가지는 라우팅된 집적 회로를 포함하는 광전자 디바이스(도 6a), 및 직렬화된 픽셀들과의 내부 전기적 상호연결들을 포함하는 광전자 디바이스(도 6b)의 단면 개략 및 부분 도면들이다.
도면들에서, 그리고 설명의 나머지에서, 동일한 참조 번호들은 동일하거나 유사한 엘리먼트(element)들을 나타낸다. 또한, 상이한 엘리먼트들은 도면들을 더 명확하게 하기 위하여 축척에 맞게 그려지지 않는다. 게다가, 상이한 실시예들 및 변형들은 서로에 배타적이지 않고, 상호 조합될 수 있다. 이와 다르게 표시되지 않으면, 용어들 "실질적으로", "거의", 및 "대략"은 "10 % 이내", 또는 각도 배향의 경우에, "10° 이내"를 의미한다.
발명은 다이오드들, 예를 들어, 각각이, p-n 접합을 형성하도록 배치된 제1 도핑된 영역 및 제2 도핑된 영역을 포함하는, 3차원 형상을 가지는 전계발광 다이오드들을 포함하는 광전자 디바이스에 관한 것이다. 다이오드들은 발광 방사를 방출하기 위하여 적당한 전계발광 다이오드들, 또는 발광 방사를 수신하기 위하여 적당한 광다이오드들일 수 있다. 다이오드들의 3차원 형상은 다이오드들이 와이어(wire), 패드(pad), 피라미드, 또는 다른 형상을 가지도록 될 수 있다. 다이오드들의 제1 도핑된 영역들은 지지체의 주요 평면에 실질적으로 직교하는 종축을 따라 연장된다.
광전자 디바이스는 다이오드들의 제1 도핑된 영역들을 제1 전기적 전위 V1로 가져가기 위하여 적당한 제1 전극들, 및 제2 도핑된 영역들을 제2 전기적 전위 V2로 가져가기 위하여 적당한 제2 전극들을 포함한다. 제1 전극들은, 제1 도핑된 영역들 상에 안착되고 제1 도핑된 영역들과 접촉하고, 서로로부터 구분되는, 핵생성 전도성 스트립들의 형태이다. 제2 전극들은, 제2 도핑된 영역들과 접촉하고, 서로로부터 구분되는, 소위 상단 전도성 스트립들의 형태이다.
여기서, 그리고 설명의 나머지에 대하여, 직접적인 3차원 기준(X, Y, Z)이 정의되고, 여기서, X 및 Y 축들은 기판의 주요 평면에 대해 평행한 평면을 형성하고, 여기서, Z 축은 기판의 성장 표면에 실질적으로 직교하도록 배향된다. 설명의 나머지에서, 용어들 "수직적" 및 "수직으로"는 Z 축에 대해 실질적으로 평행한 배향에 상대적인 것으로 이해되고, 용어들 "수평적" 및 "수평으로"는 평면 (X, Y)에 대해 실질적으로 평행한 배향에 상대적인 것으로 이해된다. 게다가, 용어들 "더 작은" 및 "더 큰"은 하나가 방향 +Z으로 기판의 성장 표면으로부터 멀어지게 이동할 때에 증가하는 위치결정에 상대적인 것으로 이해된다.
용어 전도성 스트립은, 평면 (X, Y)에서의 종방향 치수(longitudinal dimension), 또는 평면 (X, Y)에서의 횡방향 치수(transverse dimension)보다 더 큰 길이, 또는 그 폭, 및 Z 축을 따르는 두께의 치수를 가지는, 얇은 층으로 증착된, 반도체 또는 전도성 재료의 섹션을 지칭하는 것으로 이해된다.
인덱스 i의 각각의 핵생성 전도성 스트립은 상이한 상단 전도성 스트립들과 접촉하는 몇몇 다이오드들의 세트(Di)와 접촉한다. 유사하게, 인덱스 j의 각각의 상단 전도성 스트립은 상이한 핵생성 전도성 스트립들과 접촉하는 몇몇 다이오드들의 세트(Dj)와 접촉한다. 따라서, 인덱스 i의 동일한 핵생성 전도성 스트립 및 인덱스 j의 동일한 상단 전도성 스트립과 접촉하는 하나 이상의 다이오드들은 인덱스들 i, j의 픽셀 P를 형성한다.
도 2a, 도 2b, 및 도 2c는 제1 실시예에 따른 전계발광 다이오드들(2)을 포함하는 광전자 디바이스(1)의, 평면 AA 및 평면 BB를 따르는 단면인, 각각 상단으로부터의 개략 및 부분 도면들이다.
광전자 디바이스(1)는,
- 서로 대향하는 소위 후방(3a) 및 전방(3b) 표면들을 포함하는 지지체(3);
- 다이오드들(2)의 제1 도핑된 영역들(9)의 성장을 위하여 적당한 전기적 전도성 재료로 이루어진, 서로로부터 구분되고 상기 전방 표면(3b) 상에서 안착되는, 소위 핵생성 전도성 스트립들(6i)의 형태인 복수의 제1 전극들;
- 핵생성 전도성 스트립들(6i)을 커버하고 핵생성 전도성 스트립들(6i) 상으로 개방되는 관통-개구부들(8)을 포함하는 중간 절연 층(7);
- 각각이, p-n 접합을 형성하도록 배치된 제1 3차원 도핑된 영역(9) 및 제2 도핑된 영역(11)을 가지는 복수의 다이오드들(2) - 제1 도핑된 영역들(9)은 상기 관통-개구부들(8)을 통해 핵생성 전도성 스트립들(6i)과 접촉하고 전방 표면(3b)에 실질적으로 직교하는 종축 Δ를 따라 연장됨 -;
- 서로로부터 구분되고 중간 절연 층(7) 상에서 안착되는, 소위 상단 전도성 스트립들(14j)의 형태인 복수의 제2 전극들 - 각각의 상단 전도성 스트립(14j)은 제1 도핑된 영역들(9)이 상이한 핵생성 전도성 스트립들(6i)과 접촉하는 다이오드들(2)의 세트(Dj)의 제2 도핑된 영역들(11)과 접촉하도록 배치됨 - 을 포함한다.
이하에서 상세하게 논의된 바와 같이, 인덱스 i의 핵생성 전도성 스트립(6)과 접촉하고 인덱스 j의 상단 전도성 스트립(14)과 접촉하는 하나 이상의 다이오드들(2)은 방출 픽셀(Pij)을 형성한다. 따라서, 복수의 방출 픽셀들(Pij)은 서로로부터 구분되는 몇몇 전도성 스트립들에서의 제1 및 제2 전극들의 배열에 의해 형성된다. 이 예에서, 각각의 픽셀(Pij)은 단일 다이오드를 포함하지만, 변형에서는, 복수의 다이오드들을 포함할 수 있다. 다시 말해서, 각각의 핵생성 전도성 스트립(6i)은 서로로부터 구분되는 서브세트들(Pij)로 분포된, 다이오드들의 세트(Di)와 접촉한다. 동일한 핵생성 전도성 스트립(6i)의 다이오드들의 각각의 서브세트(Pij)는 인덱스 j의 동일한 상단 전도성 스트립(14)과 접촉하고, 픽셀(Pij)을 형성한다.
지지체(3)는 2 개의 표면들, 서로 대향하는 소위 전방(3b) 및 후방(3a) 표면들을 포함한다. 그것은 모노블록(monobloc) 구조일 수 있거나, SOI(silicon on insulator)(절연체 상 실리콘) 유형의 기판(4)과 같은 층들의 적층체로 구성될 수 있다. 그것은 전방 표면(3b)의 레벨에서 전기적 절연 재료를 포함한다. 그것은 따라서, 예를 들어, 절연 모노블록 기판(4)으로 구성될 수 있거나, 상단 표면이 절연 층(5)으로 코팅되는 반도체 또는 전도성 기판(4)으로 구성될 수 있다.
기판(4)의 재료는 (SiO2와 같은) 실리콘 또는 사파이어(sapphire)의 옥사이드와 같은 전기적 절연물일 수 있거나, 예를 들어, 주기율 표의 III 족의 적어도 하나의 원소 및 V 족의 적어도 하나의 원소를 포함하는 III-V 족 화합물들, II-VI 족 화합물들, 또는 IV 족 원소들 또는 화합물들로부터 선택된 반도체 재료일 수 있다. 예로서, 그것은 실리콘, 게르마늄, 또는 실리콘 카바이드일 수 있다. 바람직하게는, 기판(4)의 반도체 재료는 단결정질 실리콘이다.
기판(4)은 그것이 박형화되었는지 아닌지 여부에 따라, 50 nm 내지 1500 μm 사이의 두께를 가질 수 있다. 지지체가 후방 표면(3a) 상에서의 전기적 접촉의 재개를 허용하기 위하여 박형화된 이 예에서, 지지체는 예를 들어, 10 μm 내지 300 μm 사이, 바람직하게는 10 μm 내지 100 μm 사이의 두께를 가진다. 지지체가 박형화되지 않은 경우들에는, 특히, 접촉의 재개가 전방 표면(3b) 상에서 수행될 때에는, 그것은 300 μm 내지 1500 μm 사이, 예를 들어, 거의 725 μm와 동일한 두께를 가진다.
이 예에서, 지지체는 상단 표면이 유전체 재료로 이루어진 소위 하단 절연 층(5)으로 코팅되는 반도체 기판(4)으로 구성된다. 하단 절연 층(5)은 기판이 전기적 전도성일 때에 핵생성 전도성 스트립들(6i)과 기판(4) 사이에서 전기적 절연을 제공한다. 하단 절연 층(5)의 재료는 (SiO2와 같은) 실리콘 또는 (Al2O3와 같은) 알루미늄의 옥사이드, 실리콘의 나이트라이드(SiNx) 또는 알루미늄의 나이트라이드(AlN), 실리콘의 옥시나이트라이드(oxynitride)(SiOxNy), 또는 임의의 다른 적당한 재료일 수 있다. 하단 절연 층(5)의 두께는 5 nm 내지 500 nm 사이, 바람직하게는 10 nm 내지 100 nm 사이, 예를 들어, 거의 30 nm와 동일할 수 있다.
변형(도시되지 않음)에서, 기판은 생략될 수 있고, 지지체는 그 후에 증착된 층, 예를 들어, 임의적으로 금속성인 반사 층으로 구성될 수 있어서, 다이오드들(2)에 의해 방출된 입사 발광 방사의 반사를 허용할 수 있다. 기판의 생략 및 지지체의 층을 증착하는 단계들은 다이오드들의 제조 후에 수행될 수 있다.
제1 편광 전극들은 다이오드들의 상이한 세트들로의 제1 전기적 전위 V1i의 인가를 허용하도록 배치된다. 그것들은 지지체의 전방 표면(3b), 여기서, 하단 절연 층(5)의 상단 표면 상에서 안착되는 복수의 핵생성 전도성 스트립들(6i)의 형태를 취한다. 각각의 핵생성 전도성 스트립(6i)은 다이오드(2)의 각각의 제1 도핑된 영역(9)이 접촉하는 핵생성 표면을 형성하는, 지지체의 전방 표면(3b)과 대향하는 상단 표면을 가진다. 핵생성 전도성 스트립들(6i)은 서로로부터 구분되고, 시간 경과에 따라 변동되고, 그 값이 하나의 스트립으로부터 다른 스트립까지 상이할 수 있는 전기적 전위 V1i을 가질 수 있다. 그것들은 서로에 대해 평행한 직선적 또는 만곡된 방식으로 평면 (X, Y)에서 종방향으로 연장될 수 있다. 인덱스 i의 각각의 핵생성 전도성 스트립(6)은 그 제1 도핑된 영역들(9)의 레벨에서 다이오드들의 세트(Di)와 접촉하고, 다이오드들의 세트들은 하나의 핵생성 전도성 스트립(6i)으로부터 다른 핵생성 전도성 스트립까지 상이하다.
핵생성 전도성 스트립들(6i)은 제1 도핑된 영역들(9)의 핵생성 및 성장을 위하여 적당한 전기적 전도성 재료로 이루어진다. 이 재료는 갈륨 나이트라이드 GaN, 또는 갈륨 나이트라이드에 기초한 합금, 예를 들어, 갈륨 나이트라이드 및 알루미늄 AlGaN, 갈륨 나이트라이드 및 인듐 InGaN, 또는 심지어 갈륨 나이트라이드, 알루미늄, 및 인듐 AlInGaN의 합금으로 이루어질 수 있다. 변형에서, 핵생성 전도성 스트립들(6i)은 전이 금속을 포함하는 재료로 이루어질 수 있다. 그것은 티타늄, 바나듐, 크롬, 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨, 및 텅스텐으로부터 선택될 수 있거나, 전이 금속, 예를 들어, 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 크롬, 몰리브덴, 탄탈륨의 나이트라이드 또는 카바이드로 이루어질 수 있거나, 이 화합물들의 조합으로 이루어질 수 있다. 전이 금속들 뿐만 아니라, 그 나이트라이드들 및 카바이드들은 제1 도핑된 영역들(9)의 핵생성을 허용하고 금속들의 전기적 전도성에 근접한 전기적 전도성을 가지는 장점들을 가진다. 핵생성 전도성 스트립들(6i)은 예를 들어, 5 nm 내지 500 nm 사이, 바람직하게는 10 nm 내지 100 nm 사이, 예를 들어, 거의 30 nm와 동일한 폭을 가진다. 그것들은 평면 (X, Y)에서의 횡방향 치수, 또는 예를 들어, 20 nm 내지 50 μm 사이, 바람직하게는 200 nm 내지 10 μm 사이, 그리고 바람직하게는 800 nm 내지 5 μm 사이, 예를 들어, 거의 1 μm와 동일한 폭을 가진다. 핵생성 전도성 스트립들(6i)은 예를 들어, 500 nm 내지 20 μm 사이, 그리고 바람직하게는 1000 nm 내지 2000 nm 사이, 예를 들어, 1500 nm와 동일한 거리에서 서로에 대하여 횡방향으로 이격된다.
광전자 디바이스(1)는, 지지체의 전방 표면(3b)을 커버하고, 특히, 핵생성 전도성 스트립들(6i)을 커버하는 소위 중간 절연 층(7)을 또한 포함한다. 그것은 핵생성 표면들 상으로 국소적으로 개방되는 관통-개구부들(8)로부터의 다이오드들의 제1 도핑된 영역들(9)의 에피택셜 성장을 허용하는 성장 마스크를 형성한다. 또한, 그것은 그 이웃들로부터 각각의 핵생성 전도성 스트립(6i)을 횡방향으로 분리시키도록 연장된다. 그것은 또한, 핵생성 전도성 스트립들(6i)과 상단 전도성 스트립들(14j) 사이에서 전기적 절연을 제공함에 있어서 역할을 한다. 중간 절연 층(7)은 예를 들어, (SiO2와 같은) 실리콘의 옥사이드 또는 (Si3N4 또는 SiN과 같은) 실리콘의 나이트라이드, 또는 심지어 실리콘의 옥시나이트라이드, (Al2O3와 같은) 알루미늄의 옥사이드, 또는 (HfO2와 같은) 하프늄의 옥사이드와 같은 하나 이상의 유전체 재료들로 이루어진다. 중간 절연 층(7)의 두께는 5 nm 내지 500 nm 사이, 바람직하게는 30 nm 내지 300 nm 사이, 예를 들어, 거의 100 nm와 동일할 수 있다.
각각의 전계발광 다이오드(2)는 3차원 형상의 제1 도핑된 영역(9)을 포함한다. 이 실시예에서, 제1 도핑된 영역들(9)은 종축 Δ을 따르는 세장형 형상(elongated shape)을 가지고, 즉, 종축 Δ을 따르는 종방향 치수는 횡방향 치수들보다 더 크다. 제1 도핑된 영역들(9)은 그 후에, "와이어들", "나노와이어들", 또는 "마이크로와이어들"로서 지칭된다. 와이어들(9)의 횡방향 치수들, 즉, 종축 Δ에 직교하는 평면에서의 그 치수들은 10 nm 내지 10 μm 사이, 예를 들어, 100 nm 내지 10 μm 사이, 그리고 바람직하게는 100 nm 내지 5 μm 사이일 수 있다. 와이어들(9)의 높이, 즉, 종축 Δ을 따르는 그 종방향 치수는 횡방향 치수들보다 예를 들어, 2 배, 5 배, 그리고 바람직하게는 적어도 10 배 더 크다. 종축 Δ에 직교하는 평면에서의 와이어들(9)의 단면은 상이한 형상들, 예를 들어, 원형, 타원형, 다각형, 예컨대, 삼각형, 정사각형, 직사각형, 또는 심지어 육각형 형상을 가질 수 있다. 여기서, 직경은 단면의 레벨에서 와이어의 둘레(perimeter)와 연관된 파라미터인 것으로서 정의된다. 그것은 와이어의 단면과 동일한 표면을 가지는 디스크(disk)의 직경일 수 있다. 국소적 직경은 종축 Δ을 따르는 그 주어진 높이에서의 와이어의 직경이다. 평균 직경은 와이어 또는 그 부분을 따르는 국소적 직경들의 평균, 예를 들어, 산술 평균이다.
각각의 제1 도핑된 영역(9)은 평면 (X, Y)에 실질적으로 직교하여 배향된 종축 Δ을 따라, 핵생성 전도성 스트립(6i)의 핵생성 표면으로부터 연장된다. 각각의 다이오드(2)는 활성 구역 및 제2 도핑된 영역(11)을 또한 포함한다. 여기서, 와이어(9)는 코어/쉘(core/shell) 구성에서 전계발광 다이오드(2)의 코어를 형성하고, 활성 구역 및 제2 도핑된 영역(11)은 와이어(9)의 소위 상부 부분(13)의 횡방향 에지(lateral edge)를 커버한다. 와이어들(9)은, 핵생성 표면들과 접촉하고 중간 절연 층(7)에 의해 둘러싸이는 하단 부분(12)을 포함한다. 이 하단 부분(12)은, 관통 성장 개구부들(8) 외부에 위치되고 활성 구역 및 제2 도핑된 영역(11)에 의해 커버되는 상단 부분(13)에 의해 연장된다.
와이어들(9)은 핵생성 표면으로부터 에피택셜 성장된 결정질 재료로 이루어질 수 있다. 와이어들(9)의 재료는 III-V 족 화합물들로부터, 특히, III-N 족 화합물들, II-VI 족 화합물들, 또는 IV 족 화합물들 또는 원소들로부터 선택될 수 있는 제1 반도체 화합물을 주로 포함한다. 예로서, III-V 족 화합물들은 GaN, InGaN, AlGaN, AlN, InN, 또는 AlInGaN과 같은 화합물들, 또는 심지어 AsGa 또는 InP와 같은 화합물들일 수 있다. ll-VI 족 화합물들은 CdTe, HgTe, CdHgTe, ZnO, ZnMgO, CdZnO, 또는 CdZnMgO일 수 있다. IV 족 원소들 또는 화합물들은 Si, C, Ge, SiC, SiGe, 또는 GeC일 수 있다. 와이어들(9)은 따라서, 다이오드들의 제1 영역들을 형성하고, 제1 형의 전도성, 여기에서는 n 형에 따라 도핑된다. 이 예에서, 와이어들(9)은 특히, 실리콘에 의한 n-도핑된 GaN으로 이루어진다. 여기서, 그것들은 10 nm 내지 10 μm 사이, 예를 들어, 500 nm 내지 5 μm 사이의 평균 직경을 가지고, 여기에서는, 500 nm와 실질적으로 동일하다. 와이어들(9)의 높이는 100 nm 내지 100 μm 사이, 예를 들어, 500 nm 내지 50 μm 사이일 수 있고, 여기에서는, 5 μm와 실질적으로 동일하다.
활성 구역은 다이오드의 발광 방사의 대부분이 방출되는 레벨에서의 다이오드(2)의 영역이다. 그것은 와이어(9) 및 제2 도핑된 영역(11)의 밴드 갭 에너지(band gap energy)들보다 더 작은 밴드 갭 에너지를 가지는 반도체 화합물로 이루어진 적어도 하나의 양자 우물(quantum well)을 포함할 수 있다. 여기서, 그것은 와이어(9)의 상부 에지 및 횡방향 에지를 커버한다. 그것은 장벽 층들 사이에서 삽입된 층들 또는 박스(box)들의 형태인 단일 양자 우물 또는 복수의 양자 우물들을 포함할 수 있다. 대안적으로, 활성 구역은 양자 우물을 포함하지 않을 수도 있다. 그것은 와이어(9) 및 제2 도핑된 영역(11)의 밴드 갭 에너지와 실질적으로 동일한 밴드 갭 에너지를 가질 수 있다. 그것은 의도적으로 도핑되지 않은 반도체 화합물로 이루어질 수 있다.
제2 도핑된 영역(11)은 활성 구역을 커버하고 적어도 부분적으로 둘러싸는 층을 형성한다. 그것은 제1 형과 반대인 제2 형의 전도성, 즉, 여기에서는, p 형에 따라 도핑된 제2 반도체 화합물로 이루어진다. 제2 반도체 화합물은 와이어의 제1 반도체 화합물과 동일할 수 있거나, 제1 반도체 화합물 및 또한, 하나 이상의 추가적인 원소들을 포함할 수 있다. 이 예에서, 제2 도핑된 영역(11)은 특히, 마그네슘에 의한 p-도핑된 GaN 또는 InGaN일 수 있다. 제2 도핑된 영역(11)의 두께는 20 nm 내지 500 nm 사이일 수 있고, 거의 150 nm와 동일할 수 있다. 물론, 제1 및 제2 영역들(9, 11)의 전도성의 유형들은 반전될 수 있다.
제2 도핑된 영역(11)은 활성 구역과의 계면에서 위치된 전자 차단 중간층(electron blocking interlayer)(도시되지 않음)을 또한 포함할 수 있다. 여기서, 전자 차단 층은 유리하게는 p-도핑된, AlGaN 또는 AllnN과 같은 삼원계(ternary) III-N 화합물로 구성될 수 있다. 이것은 활성 구역에서의 방사성 재결합(recombination)들의 레이트를 증가시키는 것을 가능하게 한다.
제2 편광 전극들(14j)은 다이오드들의 상이한 세트들로의 제2 전기적 전위 V2j의 인가를 허용하도록 배치된다. 그것들은 중간 절연 층(7)의 상단 표면 상에서 안착되는 복수의 소위 상단 전도성 스트립들(14j)의 형태를 취한다. 그것들은 서로로부터 구분되고, 시간과 함께 변동되고, 그 값이 하나의 스트립으로부터 다른 스트립까지 상이할 수 있는 전기적 전위 V2j를 가질 수 있다. 그것들은 또한, 중간 절연 층(7)에 의해 핵생성 전도성 스트립들(6i)로부터 전기적으로 분리된다. 그것들은 서로에 대해 평행한 직선적 또는 만곡된 방식으로 평면 (X, Y)에서 종방향으로 연장될 수 있다. 이 실시예에서, 각각의 상단 전도성 스트립(14j)은 종방향으로 연장되고, 중간 절연 층(7)의 상단 표면 상에서 실질적으로 평면 방식으로 연장되는 소위 연결부들(16j)에 의해 상호연결되는 상기 다이오드들(2)의 제2 도핑된 영역들(11)을 커버하는 부분들(15j)을 포함한다.
인덱스 j의 각각의 상단 전도성 스트립(14)은 그 제2 도핑된 영역들(11)의 레벨에서 다이오드들(2)의 세트(Dj)와 접촉하고, 다이오드들(2)의 세트들(Dj)은 하나의 상단 전도성 스트립(14j)으로부터 다른 상단 전도성 스트립까지 상이하다. 상단 전도성 스트립들(14j)은 핵생성 전도성 스트립들(6i)에 횡방향으로 연장되어, 인덱스 i의 핵생성 전도성 스트립(6)과 접촉하는 다이오드들(2)의 세트(Di)는 상단 전도성 스트립(14j)과 접촉하는 다이오드들(2)의 세트(Dj)와 동일하지 않다. 인덱스 i의 핵생성 전도성 스트립(6)의 다이오드들(2)의 세트(Di)와, 인덱스 j의 상단 전도성 스트립(14)의 다이오드들(2)의 세트(Dj) 사이의 교차는 픽셀(Pij)을 형성한다.
상단 전도성 스트립들(14j)은 전기적 전도성 재료로 이루어지고, 그것들이 제2 도핑된 영역들(11)을 커버할 때, 이 재료는 유리하게도, 다이오드들에 의해 방출된 발광 방사에 투명하다. 예를 들어, 그것은 인듐 주석 옥사이드(indium tin oxide)(ITO), 또는 갈륨-도핑된 아연 옥사이드(gallium-doped zinc oxide)(GZO), 또는 심지어 알루미늄 또는 인듐으로 도핑된 재료일 수 있다. 용어 투명한 또는 적어도 부분적으로 투명한은 입사 광의 적어도 50 %, 그리고 바람직하게는 적어도 80 %, 또는 심지어 그 초과를 투과하는 재료를 지칭하는 것으로 이해된다.
상단 전도성 스트립들(14j)은 예를 들어, 5 nm 내지 500 nm 사이, 바람직하게는 10 nm 내지 100 nm 사이, 예를 들어, 거의 50 nm와 동일한 두께를 가진다. 그것들은 평면 (X, Y)에서의 횡방향 치수, 또는 예를 들어, 20 nm 내지 50 μm 사이, 바람직하게는 200 nm 내지 10 μm 사이, 바람직하게는 800 nm 내지 5 μm 사이, 예를 들어, 거의 1.5 μm와 동일한 폭을 가진다. 폭은 각각의 상단 전도성 스트립(14j)이 그 이웃들로부터 전기적으로 분리되도록 되어 있다. 상단 전도성 스트립들(14j)의 길이는, 각각의 상단 전도성 스트립(14j)이 상이한 핵생성 전도성 스트립들(6i)과 접촉하는 다이오드들(2)의 세트의 제2 도핑된 영역들(11)과 접촉하도록 되어 있다. 상단 전도성 스트립들(14j)은 예를 들어, 1000 nm 내지 10 μm 사이, 바람직하게는 1000 nm 내지 3000 nm 사이, 예를 들어, 2500 nm와 동일한 거리에서 서로에 대하여 횡방향으로 이격된다.
이 실시예에서, 적어도 부분적으로 투명한 소위 상단 절연 층(18)은 상단 전도성 스트립들(14j) 및 중간 절연 층(7)의 상단 표면을 등각으로 커버한다. 그것은 다이오드들에 의해 방출된 발광 방사에 투명한 유전체 재료, 예를 들어, (SO2와 같은) 실리콘 또는 (Al2O3와 같은) 알루미늄의 옥사이드, 실리콘의 나이트라이드(SiNx) 또는 알루미늄의 나이트라이드(AlN), 실리콘의 옥시나이트라이드(SiOxNy), 또는 임의의 다른 적당한 재료로 이루어질 수 있다. 그것은 예를 들어, 5 nm 내지 500 nm 사이, 바람직하게는 50 nm 내지 300 nm 사이, 예를 들어, 거의 100 nm와 동일한 두께를 가진다.
이 예에서, 반사 층(19)은 다이오드들(2) 사이에 존재하고, 상단 절연 층(18) 상에서, 그러나, 와이어들(9)을 커버하지 않으면서 안착된다. 그것은 방향 +Z으로 광전자 디바이스(1)의 외부를 향해 다이오드들(2)에 의해 방출된 입사 발광 방사를 반사시키기 위하여 적당한 재료로 이루어진다. 재료는 금속, 예를 들어, 알루미늄, 은, 금, 구리, 또는 그 조합, 또는 임의의 다른 적당한 재료일 수 있다. 반사 층(19)은 예를 들어, 10 nm 내지 2 μm 사이, 그리고 바람직하게는 100 nm 내지 500 nm 사이, 예를 들어, 거의 200 nm와 동일한 두께를 가진다.
이 예에서, 봉지 층(encapsulation layer)(20)은 다이오드들을 커버한다. 그것은 다이오드들에 의해 방출된 발광 방사에 적어도 부분적으로 투명한 유전체 재료로 이루어지고, 예를 들어, (SiO2와 같은) 실리콘 또는 (Al2O3와 같은) 알루미늄의 옥사이드, 실리콘의 나이트라이드(SiNx) 또는 알루미늄의 나이트라이드(AlN), 실리콘의 옥시나이트라이드(SiOxNy), 또는 임의의 다른 적당한 재료일 수 있다. 봉지 층(20)의 두께는 그것이 특히, 그 피크에서 다이오드들을 커버하도록 되어 있다. 그것은 예를 들어, 500 nm 내지 50 μm 사이이다.
도 2b에서 도시된 바와 같이, 광전자 디바이스(1)는 각각이 핵생성 전도성 스트립(6i)에 전기적으로 연결되는 복수의 제1 연결 패드들(21i)을 또한 포함한다. 제1 연결 패드들(21i)은 지지체의 전방 표면(3b) 상에서 또는 후방 표면(3a) 상에서 위치될 수 있다. 이 예에서, 전기적 연결은 지지체의 후방 표면(3a) 상에서 수행된다. 이 목적을 위하여, 제1 관통 개구부들(22i)은 지지체의 전방(3b) 및 후방(3a) 표면들 사이에서 연장되고, 각각은 핵생성 전도성 스트립(6i) 상으로 개방된다. 관통 개구부들(22i)은 전도성 재료(23)로 충전되고, 한편으로, 핵생성 전도성 스트립(6i)의 재료와, 그리고 다른 한편으로, 제1 연결 패드(21i)와 접촉한다. 필요한 경우, 반도체 또는 전도성 기판(4)의 재료를 절연시키기 위하여, 관통 개구부들(22i)의 측부들은 절연 층(24)으로 코팅된다. 충전 재료(23) 및 제1 연결 패드들(21i)의 재료는 구리, 금, 알루미늄, 또는 임의의 다른 적당한 전도성 재료일 수 있다.
도 2c에서 도시된 바와 같이, 광전자 디바이스(1)는 각각이 상단 전도성 스트립(14j)에 전기적으로 연결되는 복수의 제2 연결 패드들(25j)을 또한 포함한다. 제2 연결 패드들(25j)은 지지체의 전방 표면(3b) 또는 후방 표면(3a) 상에서 위치될 수 있다. 이 예에서, 전기적 연결은 지지체의 후방 표면(3a) 상에서 수행된다. 이 목적을 위하여, 제2 관통 개구부들(26j)은 지지체의 전방(3b) 및 후방(3a) 표면들 사이에서 연장되고, 각각은 상단 전도성 스트립(14j) 상으로 개방된다. 관통 개구부들(26j)은 전도성 재료(23)로 충전되고, 한편으로, 상단 전도성 스트립(14j)의 재료와, 그리고 다른 한편으로, 제2 연결 패드(25j)와 접촉한다. 필요한 경우, 반도체 기판(4)의 전도성 재료를 절연시키기 위하여, 관통 개구부들(26j)의 측부들은 절연 층(24)으로 코팅된다. 충전 재료(23) 및 제2 연결 패드들(25j)의 재료는 구리, 금, 알루미늄, 또는 임의의 다른 적당한 전도성 재료일 수 있다.
절연 층(27)은 기판(4)의 재료에 대하여 제1 및 제2 연결 패드들(21i 및 25j)을 전기적으로 절연시키도록 지지체의 후방 표면(3a)을 커버할 수 있다.
광전자 디바이스(1)는, 지지체에 조립되고, 제1 연결 패드들(21i)에 의해 핵생성 전도성 스트립들(6i)에, 그리고 제2 연결 패드들(25j)에 의해 상단 전도성 스트립들(14j)에 전기적으로 연결된 제어 집적 회로(도시되지 않음)를 포함한다. 제어 집적 회로는 다이오드들의 상이한 픽셀들(Pij)로의 동시 또는 순차적인 전기 전위차의 인가를 제어하도록, 트랜지스터들과 같은 전자 컴포넌트들을 포함할 수 있다.
지지체로의 제어 회로의 혼성화는 금속-금속 및 유전체-유전체 유형의 직접적인 본딩(또는 분자 접착 본딩)에 의해 수행될 수 있다. 변형에서, 그것은 광전자 디바이스(1)의 상이한 제1 및 제2 연결 패드들과 접촉하게 되는 인듐 볼(indium ball)들과 같은, 용융가능한 전도성 재료로 이루어진 중간 연결 엘리먼트들에 의해 수행될 수 있다. 변형에서, 제어 회로는 특히, 연결 패드들이 지지체의 전방 표면(3b) 상에서 위치될 때, 용접된 전기적 와이어들(와이어 본딩)에 의해 제1 및 제2 연결 패드들(21i 및 25j)에 연결될 수 있다.
동작 동안, 제1 전기적 전위 V1i이 핵생성 전도성 스트립(6i)에 인가되고, 제2 전기적 전위 V2j가 상단 전도성 스트립(14j)에 인가될 때, 픽셀(Pij)에서 위치된 하나 이상의 다이오드들(2)은 활성화되고, 발광 방사를 방출한다. 다른 픽셀들에서 위치된 다이오드들(2)은 비활성화된 상태로 유지된다. 동시 또는 순차적인 각각의 픽셀(Pij)의 제어된 방출은 따라서, 핵생성 전도성 스트립들(6i) 중의 하나 또는 다른 것과, 상단 전도성 스트립들(14j) 중의 하나 또는 다른 것을 편광시킴으로써 수행된다.
따라서, 광전자 디바이스(1)는 서로로부터 구분된 전도성 스트립들의 형태인 제1 및 제2 편광 전극들에 의해 서로 독립적으로 활성화될 수 있는 픽셀들의 매트릭스에서 분포된 복수의 다이오드들(2)을 포함한다. 또한, 제1 편광 전극들이 보충적인 핵생성 표면 기능을 가진다는 사실은 구현의 구조 및 방법의 양자를 단순화하는 것을 가능하게 한다. 각각의 픽셀은 실질적으로 픽셀의 평면 (X, Y)에서의 표면적 이상인 활성 구역의 현상된 표면적을 또한 포함할 수 있어서, 광전자 디바이스(1)의 최대 발광 방출 세기는 위에서 언급된 종래 기술의 광전자 디바이스(1)의 최대 발광 방출 세기보다 더 클 수 있다. 누군가는 따라서, 높은 발광 세기 및 높은 해상도를 갖는 광전자 디바이스(1)를 획득한다.
바람직한 실시예에 따르면, 다이오드들(2)의 광학적 및/또는 전자적 속성들은 하나의 다이오드로부터 다른 다이오드까지 개선된 균질성(homogeneity)을 가진다. 이 목적을 위하여, 기판(4)은 단결정질 재료에 의해 형성된 상단 표면(4b)을 포함하고; 하단 절연 층(5)은 기판(4)의 상단 표면(4b)으로부터 에피택셜 성장된 결정질 재료로 이루어지고; 핵생성 전도성 스트립들(6i)은 하단 절연 층(5)의 결정질 재료로부터 에피택셜 성장된 전이 금속을 포함하는 재료로 이루어진다.
따라서, 도 3a 및 도 3b에서 도시된 바와 같이, 기판(4)은 적어도 상단 표면(4b)의 레벨에서 단결정질 성장 재료를 포함한다. 따라서, 이 상단 표면(4b)의 레벨에서, 성장 재료는 단일 결정으로 이루어지고, 그러므로, 그레인 경계(grain boundary)들에 의해 서로로부터 분리된 몇몇 결정들을 포함하지 않는다. 기판(4)의 재료는 하단 절연 층(5)의 결정질 재료의 에피택셜 성장을 위하여 적당한, 격자 파라미터 및 구조적 유형의 측면에서의 결정학적 속성(crystallographic property)들을 가진다. 따라서, 그것은 바람직하게는, 방향 [111]로 배향된 면심 입방 유형의 결정질 구조, 또는 방향 [0001]으로 배향된 육각형 유형의 결정질 구조를 가진다. 또한 바람직하게는, 그것은 하단 절연 층(5)의 재료와의 격자 오정합(lattice mismatch) m=Δa/as이 20 % 이하가 되도록 한 바와 같은 격자 파라미터를 가진다. 바람직하게는, 기판(4)의 재료는, 성장 평면이 방향 [111]로 배향되고 격자 파라미터 as가 거의 3.84 Å인 면심 입방 유형의 결정질 구조를 갖는 단결정질 실리콘이다.
하단 절연 층(5)은 기판(4)의 상단 표면(4b)으로부터 에피택셜 성장된 결정질 재료로 이루어진다. 따라서, 하단 절연 층(5)의 재료는 기판의 단결정질 재료의 결정 격자와 에피택셜 관계인 결정 격자를 포함한다. 하단 절연 층(5)의 재료의 결정 격자는 여기에서 전적으로 예시적인 목적들을 위하여 지정된 그 결정학적 축들 ai, bi, ci에 의해 특히 정의된 단위 셀(unit cell)을 가진다. 결정 격자는 그러므로, 각각 기판의 단결정질 재료의 결정학적 축들 as, bs, 및 cs과의, 재료의 평면에서 배향된 적어도 하나의 결정학적 축 ai, bi 및 재료의 평면에 직교하여 배향된 적어도 하나의 결정학적 축 Ci의 정렬을 가진다. 이것은 각각, 결정학적 축들 bs 및 cs에 대하여 결정학적 축들 bi 및 ci가 그러한 바와 같이, 결정학적 축 ai이 상단 표면(5b)의 매 포인트에서, 결정학적 축 as에 대해 실질적으로 평행하다는 사실에 의해 반영된다. 또한, 하단 절연 층(5)의 재료가 단결정질 또는 다결정질(polycrystalline)이든지 간에, 기판의 단결정질 재료와의 그 에피택셜 관계로 인해, 각각의 결정학적 축 ai, bi, ci는 상단 표면(5b)의 매 포인트에서 실질적으로 동일하다. 다시 말해서, 결정학적 축들 ai는 실질적으로 동일하고, 즉, 각각 결정학적 축들 bi 및 ci가 그러한 바와 같이, 상단 표면(5b)의 매 포인트에서 서로에 대해 평행하다. 다결정질 재료는 단결정질 재료와 대조적으로, 그레인 경계들에 의해 서로로부터 분리된 몇몇 결정들로 구성된다.
하단 절연 층(5)의 재료는 격자 파라미터 및 결정질 구조의 유형의 측면에서의 결정학적 속성들을 가져서, 그것은 기판(4)의 단결정질 재료로부터 에피택셜 성장되기 위하여 적당하다. 또한, 그것은 상단 표면(5b)으로부터의, 전이 금속을 포함하는 재료로 이루어진 핵생성 전도성 스트립들(6i)의 에피택셜 성장을 허용하기 위하여 적당하다. 그것은 바람직하게는, 기판(4)의 단결정질 재료와의 격자 오정합이 20 % 이하가 되도록 하는 격자 파라미터를 가진다. 또한, 결정질 구조의 유형은 그 결정학적 축들 ai, bi, ci가 기판의 단결정질 재료의 축들 as, bs cs에 대해 각각 평행할 수 있도록 되어 있다. 결정질 구조는 방향 [111]로 배향된 면심 입방 유형, 또는 방향 [0001]로 배향된 육각형 유형, 또는 심지어 방향 [111]로 배향된 사방정계 유형일 수 있다. 바람직하게는, 하단 절연 층(5)의 재료는, 거의 3.11 Å의 격자 파라미터, 및 방향 [0001]로 배향된 성장 평면을 갖는 육각형 유형의 결정질 구조를 갖는 알루미늄 나이트라이드(AlN)이다.
핵생성 전도성 스트립들(6i)은 하단 절연 층(5)의 상단 표면(5b)으로부터 에피택셜 성장된 전이 금속을 포함하는 재료로 이루어진다. 핵생성 재료는 하단 절연 층(5)의 재료의 결정 격자와 에피택셜 관계인 결정 격자를 포함한다. 핵생성 재료의 결정 격자는 여기에서 전적으로 예로서 지정된 그 결정학적 축들 an, bn, cn에 의해 특히 정의된 단위 셀을 가진다. 결정 격자는 그러므로, 상단 표면(5b)의 레벨에서, 각각 하단 절연 층(5)의 재료의 결정학적 축들 ai, bi, 및 ci과의, 재료의 평면에서 배향된 적어도 하나의 결정학적 축 an, bn 및 재료의 평면에 직교하여 배향된 적어도 하나의 결정학적 축 cn의 정렬을 가진다. 이것은 결정학적 축들 bi 및 ci에 대하여 결정학적 축들 bn 및 cn가 그러한 바와 같이, 결정학적 축 an이 핵생성 표면(6b)의 매 포인트에서, 상단 표면(5b)의 결정학적 축 ai에 대해 실질적으로 평행하다는 사실에 의해 반영된다. 또한, 핵생성 재료가 단결정질 또는 다결정질이든지 간에, 각각의 결정학적 축 an, bn, cn는 핵생성 표면(6b)의 매 포인트에서 동일하다. 다시 말해서, 결정학적 축들 an는 동일하고, 즉, 각각 결정학적 축들 bn 및 cn가 그러한 바와 같이, 핵생성 표면(6b)의 매 포인트에서 서로에 대해 평행하다.
핵생성 재료는 그것이 하단 절연 층(5)의 재료로부터 에피택셜 성장될 수 있도록, 격자 파라미터 및 구조적 유형의 측면에서의 결정학적 속성들을 가진다. 그것은 와이어(9)의 핵생성 표면(6b)으로부터의 에피택셜 성장을 위하여 또한 적당하다. 바람직하게는, 그것은 따라서, 하단 절연 층(5)의 재료와의 격자 오정합이 20 % 이하가 되도록 하는 격자 파라미터를 가진다. 또한, 결정질 구조의 유형은 그 결정학적 축들 an, bn, cn가 하단 절연 층(5)의 재료의 축들 ai, bi, ci에 대해 각각 평행할 수 있도록 되어 있다. 결정질 구조는 방향 [111]로 배향된 면심 입방 유형, 또는 방향 [0001]로 배향된 육각형 유형, 또는 심지어 방향 [111]로 배향된 사방정계 유형일 수 있다. 핵생성 재료는 전이 금속을 포함하고, 즉, 그것은 전이 금속, 또는 전이 금속을 포함하는 성분, 예를 들어, 전이 금속의 나이트라이드 또는 카바이드로 구성될 수 있다. 전이 금속들 뿐만 아니라, 그 나이트라이드들 및 카바이드들은 금속들의 전기적 전도성에 근접한, 특히, 우호적인 전기적 전도성의 장점을 가진다. 핵생성 재료는 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 및 텅스텐(W), 또는 이 원소들의 나이트라이드(TiN, ZrN, HfN, VN, NbN, TaN, CrN, MoN, 또는 WN), 또는 이 원소들의 카바이드(TiC, ZrC, HfC, VC, NbC, TaC, CrC, MoC, WC)로부터 선택될 수 있다. 전이 금속들의 나이트라이드들 및 카바이드들은 50 % 이외의 전이 금속의 원자 분율(atomic proportion)을 포함할 수 있다. 바람직하게는, 핵생성 재료는 티타늄의 나이트라이드(TiN), 지르코늄의 나이트라이드(ZrN), 하프늄의 나이트라이드(HfN), 바나듐의 나이트라이드(VN), 니오븀의 나이트라이드(NbN), 탄탈륨의 나이트라이드(TaN), 크롬의 나이트라이드(CrN), 몰리브덴의 나이트라이드(MoN), 또는 텅스텐의 나이트라이드(WN), 또는 티타늄의 카바이드(TiN), 지르코늄의 카바이드(ZrN), 하프늄의 카바이드(HfN), 바나듐의 카바이드(VN), 니오븀의 카바이드(NbN), 또는 탄탈륨의 카바이드(TaN)로부터 선택된다. 바람직하게는, 핵생성 재료는 티타늄의 나이트라이드 또는 카바이드(TiN, TiC), 지르코늄의 나이트라이드 또는 카바이드(ZrN, ZrC), 하프늄의 나이트라이드 또는 카바이드(HfN, HfC), 바나듐의 나이트라이드 또는 카바이드(VN, VC), 니오븀의 나이트라이드 또는 카바이드(NbN, NbC), 또는 탄탈륨의 나이트라이드 또는 카바이드(TaN, TaC)로부터 선택된다. 바람직하게는, 핵생성 재료는 티타늄의 나이트라이드(TiN), 지르코늄의 나이트라이드(ZrN), 하프늄의 나이트라이드(HfN), 니오븀의 나이트라이드(NbN), 또는 탄탈륨의 나이트라이드(TaN)로부터 선택된다. 바람직하게는, 핵생성 재료는 하프늄의 나이트라이드(HfN) 또는 니오븀의 나이트라이드(NbN)으로부터 선택된다.
다이오드들(2)의 제1 도핑된 영역들(9)은 상이한 핵생성 전도성 스트립들(6i)의 핵생성 표면들(6b)로부터 에피택셜 성장된다. 와이어의 재료는 핵생성 재료의 결정 격자와 에피택셜 관계인 결정 격자를 포함한다. 와이어의 재료의 결정 격자는 여기에서 전적으로 예로서 지정된 그 결정학적 축들 af, bf, cf에 의해 특히 정의된 단위 셀을 가진다. 와이어의 재료의 결정학적 축들 af, bf, cf는 각각, 핵생성 표면(6b)의 레벨에서, 핵생성 재료의 결정학적 축들 an, bn, cn에 대해 실질적으로 평행하다. 다시 말해서, 결정학적 축 af는 핵생성 표면(6b)의 결정학적 축 an에 대해 평행하다. 동일한 것은 결정학적 축들 bn 및 cn에 대한 결정학적 축들 bf 및 cf에 대하여 적용된다. 또한, 결정학적 축들 an, bn, cn가 각각 하나의 핵생성 표면(6bi)으로부터 다른 핵생성 표면까지 동일한다면, 각각의 결정학적 축 af, bf, cf는 하나의 와이어(9)로부터 다른 와이어까지 동일하다. 다시 말해서, 결정학적 축들 af는 동일하고, 즉, 와이어마다 서로에 대해 평행하다. 동일한 것은 결정학적 축들 bn 및 cn에 대하여 적용된다. 따라서, 와이어들은 실질적으로 동일한, 배향 및 결정 격자의 위치의 측면에서의 결정학적 속성들을 가진다. 광전자 디바이스(1)는 따라서, 전계발광 다이오드들(2)의 전기적 및/또는 광학적 속성들을 균질하게 하기 위하여 기여하는 와이어들의 레벨에서 실질적으로 균질한 결정학적 속성들을 가진다.
발명자들은 따라서, 놀랍게도, 전이 금속 나이트라이드로 구성된 핵생성 영역들이 기판의 단결정질 재료의 상단 표면(4b)으로부터 직접이 아니라 에피택셜 성장되는 하단 절연 층(5) 상에서 증착될 때에, 단지 텍스처링되는 것이 아니라 에피택셜 성장된다는 것을 발견하였다.
용어 에피택시(epitaxy)는 결정질 에피택셜 재료가 그것이 에피택셜 성장되는 핵생성 재료의 그것과 에피택셜 관계인 결정 격자 또는 결정질 구조를 포함한다는 것을 의미하는 것으로서 이해된다. 용어 에피택셜 관계는 에피택셜 재료가 핵생성 재료의 결정 격자의 결정학적 배향들과의, 재료의 평면에서의 적어도 하나의 방향 및 재료의 평면에 직교하는 적어도 하나의 방향에서, 그 결정 격자의 결정학적 배향들의 정렬을 가진다는 것을 의미하는 것으로 이해된다. 여기서, 에피택셜 재료의 평면은 핵생성 표면에 대해 평행한 재료의 성장 평면이다. 정렬은 바람직하게는 30° 내에서, 또는 심지어 10° 내에서 수행된다. 이것은 에피택셜 재료의 결정 격자와 핵생성 재료의 결정 격자 사이에서 배향 및 결정학적 위치의 전체 정합이 있다는 사실에 의해 반영된다. 바람직하게는, 결정질 에피택셜 재료는 격자 파라미터 a1의 핵생성 재료와의 격자 오정합 m=(a2-a1)/a1=Δa/a1이 20 % 이하가 되도록, 성장 평면에서 측정된 격자 파라미터 a2를 가진다. 따라서, 결정질 재료가 결정질 핵생성 재료로부터 에피택셜 성장될 때, 즉, 에피택셜 성장에 의해 형성될 때, 이 2 개의 결정질 재료들 사이의 에피택셜 관계는, 에피택셜 재료의 평면에서 배향된, 에피택셜 재료의 결정 격자의 적어도 하나의 결정학적 축, 예를 들어, ae 및/또는 be, 및 평면에 직교하여 배향된 적어도 하나의 결정학적 축, 예를 들어, ce가 각각, 핵생성 재료의 결정 격자의 결정학적 축들 an 및/또는 bn, 및 cn에 대해 실질적으로 평행하다는 사실에 의해 반영된다.
에피택셜 재료는 텍스처링된 재료들이 재료의 평면에 직교하여 배향된 우선적인 결정학적 방향을 가지지만, 재료의 평면에서 배향된 우선적인 결정학적 방향을 가지지 않는다는 의미에서, 소위 텍스처링된 재료들의 특정한 경우이다. 게다가, 텍스처링된 재료의 평면에 직교하는 우선적인 결정학적 방향은 핵생성 재료의 결정질 속성들에 종속적이지 않거나, 오직 최소로 종속적이다. 따라서, 텍스처링된 재료는 단일의 바람직한 결정학적 방향, 예를 들어, 3 개의 바람직한 방향들이 아니라, c 축의 결정학적 방향을 가진다. 텍스처링된 재료의 망(network)은 따라서, 그레인 경계들에 의해 분리된 상이한 결정질 도메인(crystalline domain)들이 동일한 바람직한 결정학적 c 축을 따라 모두 배향되는 다결정질 구조를 가진다. 대조적으로, 그것들은 성장 평면에서 그것들 사이의 평행의 관계들을 가지지 않는다. 다시 말해서, 결정질 도메인들의 c 축들은 서로에 대해 평행하지만, b 축들과 같은 축들은 서로에 대해 평행하지 않고, 실질적으로 랜덤 방식으로 배향된다. 이 바람직한 결정학적 방향은 핵생성 재료의 결정질 속성들에 종속적이지 않거나, 오직 최소로 종속적이다. 따라서, 단결정질, 다결정질, 또는 심지어 비정질 구조를 가지는 핵생성 재료로부터 텍스처링된 재료를 획득하는 것이 가능하다.
따라서, 도 3c에서 도시된 바와 같이, 여기서, MOCVD에 의해 에피택셜 성장된 GaN으로 이루어진 와이어들(9)은, 그것들이 에피택셜 성장되지 않고 텍스처링되는 핵생성 재료로부터 에피택셜 성장될 때, 모두 동일한 성장 방향을 가지고, 성장 방향은 결정학적 축 cn에 대해 실질적으로 평행하다. 대조적으로, 와이어들(9)의 육각형 형상은 하나의 와이어로부터 다른 와이어까지 동일한 방식으로 배향되지 않는다는 것을 알 수 있고, 이것은 결정학적 축들 af 및 bf가 하나의 와이어로부터 다른 와이어까지 동일한 방식으로 각각 배향되지 않는다는 사실을 반영한다. 와이어들(9)은 그 후에, 하나의 와이어로부터 다른 와이어까지 상이한 결정학적 속성들을 가지고, 이것은 전계발광 다이오드들(2)의 전기적 및/또는 광학적 속성들에서의 어떤 균질성의 정도로 반영될 수 있다.
대조적으로, 도 3d에서 도시된 바와 같이, 여기서, MOCVD에 의해 에피택셜 성장된 GaN으로 이루어진 와이어들(9)은, 그것들이 텍스처링되지 않고, 핵생성 에피택셜 재료로부터 에피택셜 성장될 때, 모두 동일한 성장 방향을 가지고, 성장 방향은 결정학적 축 cn에 대해 실질적으로 평행하다. 또한, 와이어들(9)의 육각형 형상은 와이어들(9)의 전부에 대하여 동일한 방식으로 여기에서 배향된다는 것을 알 수 있고, 이것은 결정학적 축들 af 및 bf가 하나의 와이어로부터 다른 와이어까지 동일한 방식으로 각각 배향된다는 사실을 반영한다. 따라서, 와이어들(9)은 실질적으로 동일한, 배향 및 결정 격자 위치의 측면에서의 결정학적 속성들을 가진다. 광전자 디바이스(1)는 따라서, 전계발광 다이오드들(2)의 전기적 및/또는 광학적 속성들을 균질하게 하기 위하여 기여하는 와이어들(9)의 레벨에서 실질적으로 균질한 결정학적 속성들을 가진다.
도 4a 내지 도 4i는 위에서 설명된 바람직한 실시예에 따른 광전자 디바이스(1)의 제조 방법의 예의 다양한 단계들의 개략 및 부분 단면도를 도시한다. 각각의 도면은 평면 AA(좌측)를 따르는 단면 및 평면 BB(우측)를 따르는 단면을 도시한다.
도 4a를 참조하면, 단결정질 재료로 구성된 기판(4)은 상단 표면의 레벨에서 적어도 제공된다. 이 예에서, 기판(4)은 방향 [111]로 배향된 면심 입방 유형의 구조를 가지는 실리콘으로 이루어진다. 상단 표면의 평면에서의 그 격자 파라미터는 대략 3.84 Å이다.
이것 후에, 누군가는 예를 들어, 유기금속성 전구체(organometallic precursor)들에 의한 화학적 기상 증착(chemical vapor deposition)(CVD) 유형(MOCVD, 금속-유기 화학적 기상 증착)의 방법에 의해, 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 유형, 혼성 기상 에피택시(hybrid vapor phase epitaxy)(HVPE) 유형, 원자층 에피택시(atomic layer epitaxy)(ALE) 유형, 또는 원자층 증착(atomic layer deposition)(ALD) 유형의 방법에 의해, 또는 심지어 증발(evaporation) 또는 스퍼터링(sputtering)에 의해 기판의 상단 표면을 커버하도록 하단 절연 층(5)을 배치한다.
이 예에서, 하단 절연 층(5)의 재료는 에피택셜 성장된 알루미늄 나이트라이드이고, 그 결정질 구조는 육각형 유형이고 방향 [0001]로 배향된다. 평면 (X, Y)에서의 그 격자 파라미터는 대략 3.11 Å이다. 그것은 MOCVD에 의해 증착된다. III 족 원소들의 몰 플럭스(molar flux)에 대한 V 족 원소들의 몰 플럭스의 비율로서 정의된 명목 V/III 비율, 즉, 여기에서 N/Al 비율은 200 내지 1000 사이이다. 압력은 대략 75 torr이다. 기판의 레벨에서 측정된 성장 온도 T는 제1 스테이지(stage)에서, 핵생성 국면에 대하여 750 ℃ 이상일 수 있고, 제2 스테이지에서 성장 국면에 대하여 대략 950 ℃일 수 있다.
도 4b를 참조하면, 누군가는 하단 절연 층(5)의 상단 표면 상에서 핵생성 전도성 스트립들(6i)을 형성한다. 이 목적을 위하여, 누군가는 성장 온도가 유리하게도 실온, 예를 들어, 20 ℃ 내지 1000 ℃ 사이인, 예를 들어, 스퍼터링 기법에 의해 전이 금속을 포함하는 핵생성 재료의 층의 에피택셜 성장을 수행한다. 놀랍게도, 핵생성 스트립들은 또한, 그것들이 실온, 예를 들어, 20 ℃ 내지 500 ℃ 사이의 성장 온도, 예를 들어, 400 ℃와 실질적으로 동일한 온도에서의 스퍼터링에 의해 증착될 때에 에피택셜 성장된다. 전력은 대략 400 W일 수 있다. 압력은 대략 8ㆍ10-3 torr일 수 있다. 고온 스퍼터링 및 화학적 기상 증착의 기법들이 또한 이용될 수 있다. 이것 후에, 고전적인 포토리소그래피(photolithography) 및 에칭 기법들에 의해, 핵생성 재료의 연속적인 층은 서로로부터 구분되는 복수의 핵생성 전도성 스트립들(6i)을 형성하기 위하여 에칭된다.
유리하게도, 핵생성 전도성 스트립들(6i)이 다결정질 재료로 이루어지는 경우들에는, 결정화 어닐링(crystallization annealing) 단계는 단결정질 핵생성 재료를 획득하도록 수행될 수 있다. 어닐링은 핵생성 재료의 결정화 온도에 실질적으로 대응하는 어닐링 온도, 즉, 전이 금속 나이트라이드의 현재의 경우에 1620 ℃에서 수행될 수 있다. 그러나, 놀랍게도, 핵생성 재료의 결정화는 또한, 결정화 온도 미만인 어닐링 온도에서, 예를 들어, 600 ℃ 내지 1620 ℃, 그리고 바람직하게는 800 ℃ 내지 1200 ℃ 사이, 예를 들어, 거의 1000 ℃와 동일한 온도 범위에서 획득될 수 있다. 어닐링은 예를 들어, 1 분보다 더 큰, 바람직하게는 5 분, 또는 심지어 10 분보다 더 큰, 예를 들어, 20 분의 기간에 대하여 수행될 수 있다. 그것은 질소(N2) 및 암모니아(NH3)의 유동 하에서 수행될 수 있다. 압력은 대략 75 torr일 수 있다.
도 4c를 참조하면, 누군가는 그 후에, 중간 절연 층(7)을 증착하여 성장 마스크를 형성하고, 관통-개구부들(8)을 제조한다. 유전체 재료의 층은 따라서, 핵생성 전도성 스트립들(6i) 및 하단 절연 층(5)을 커버하도록 증착되고, 관통-개구부들(8)은 그 후에, 핵생성 표면들 상으로 국소적으로 개방되도록 형성된다. 유전체 재료는 예컨대, (SiO2와 같은) 실리콘의 옥사이드 또는 (Si3N4와 같은) 실리콘의 나이트라이드, 또는 심지어 몇몇 상이한 유전체 재료들의 적층체이다. 그것은 핵생성 전도성 스트립들(6i)의 재료에 대하여 선택적인 방식으로 에칭된다. 바람직하게는, 개구부들의 횡방향 치수들은 핵생성 전도성 스트립들(6i)의 폭보다 더 작고, 예를 들어, 적어도 2 배 미만이다.
도 4d를 참조하면, 여기에서 GaN으로 이루어진 와이어들(9)은 예를 들어, 문헌 WO2012/136665에서 설명된 것과 동일하거나 유사한 방법에 따라, 중간 절연 층(7)의 개구부들을 통해, 상이한 핵생성 전도성 스트립들(6i)의 핵생성 표면들로부터의 에피택셜 성장에 의해 형성된다. 성장 온도는 제1 값 T1, 예를 들어, 950 ℃ 내지 1100 ℃ 사이, 그리고 특히, 990 ℃ 내지 1060 ℃ 사이로 증가된다. 명목 V/lll 비율, 여기에서 N/Ga 비율은 거의 10 내지 100, 예를 들어, 30과 실질적으로 동일한 제1 값 (V/lll)1을 가진다. III 족 및 V 족 원소들은 에피택시 반응자(epitaxy reactor)로 주입된 전구체들, 예를 들어, 갈륨에 대한 트리메틸갈륨(trimethylgallium)(TMGa) 또는 트리에틸갈륨(triethylgallium)(TEGa), 및 질소에 대한 암모니아(NH3)로부터 유도된다. H2/N2 비율은 60/40 이상, 그리고 바람직하게는 70/30 이상, 또는 더욱 심지어 예를 들어, 90/10과 실질적으로 동일한 제1 값 (H2/N2)1을 가진다. 압력은 거의 100 mbar에서 고정될 수 있다. 누군가는 따라서, 핵생성 표면들로부터 종축 Δ을 따라 연장되는 와이어들의 형태로 제1 도핑된 영역들(9)을 획득한다. 제1 도핑된 영역들(9)의 제1 반도체 화합물, 즉, 이 경우에 GaN은 실리콘으로 n-도핑된다. 와이어들(9)의 하단 부분(12)은 중간 절연 층(7)의 개구부들에서 위치되고, 상단 부분(13)에 의해 종축 Δ을 따라 길어진다. 누군가는 와이어들(9)의 핵생성이 실질적으로 동일한 결정학적 속성들을 가지는 핵생성 표면들로부터 수행되었다면, 그 결정학적 속성들이 실질적으로 동일한 핵생성 표면들로부터 에피택셜 성장된 복수의 와이어들(9)을 여기에서 획득한다.
활성 구역들은 와이어들(9)의 노출된 표면으로부터, 즉, 여기에서는 와이어들(9)의 상단 부분(13) 상에서의 에피택셜 성장에 의해 형성된다. 더 구체적으로, 누군가는 장벽 층들, 및 양자 우물을 형성하는 적어도 하나의 층의 적층체를 형성하고, 상기 층들은 에피택셜 성장의 방향으로 교대된다. 양자 우물들을 형성하는 층들 및 장벽 층들은 양자 우물들의 층들 및 장벽 층들을 위한 상이한 원자 분율들을 갖는 InGaN으로 이루어질 수 있다. 예로서, 장벽 층들은 lnxGa(1-x)N으로 이루어지고, 여기서, x는 18 %의 원자 분율과 거의 동일하고, 양자 우물들의 층들은 또한, lnyGa(1-y)N로 이루어지고, 여기서, y는 양자 우물들에서의 전하 캐리어(charge carrier)들의 양자 구속(quantum confinement)을 개선시키도록, x, 예를 들어, 대략 25 %의 원자 분율보다 더 크다. 장벽 층들 및 양자 우물들의 층들의 형성은 값 T2와 실질적으로 동일한 성장 온도 값 T3, 즉, 여기에서는 750 ℃에서 수행될 수 있다. V/lll 비율은 값 (V/lll)2와 실질적으로 동일한 값 (V/lll)3을 가진다. H2/N2 비율은 장벽 층들의 형성 동안에 값 (H2/N2)2와 실질적으로 동일한 값을 가지고, 양자 우물들의 층들의 형성 동안에, 실질적으로 값 (H2/N2)2 미만인 값, 예를 들어, 1/99을 가진다. 압력은 미변환된 상태로 유지될 수 있다. 누군가는 따라서, 거의 18 % 인듐의 원자 분율을 갖는 InGaN의 장벽 층들, 및 거의 25 % 인듐의 원자 분율을 갖는 InGaN의 양자 우물들의 층들을 획득한다.
제2 p-도핑된 영역들은 그 후에, 활성 구역을 커버하고 적어도 부분적으로 둘러싸도록 에피택셜 성장에 의해 형성된다. 이 목적을 위하여, 성장 온도는 값 T3보다 더 큰 제4 값 T4, 예를 들어, 대략 885 ℃로 상승될 수 있다. V/lll 비율은 값 (V/lll)3보다 더 큰 제4 값 (V/lll)4, 예를 들어, 대략 4000으로 증가될 수 있다. H2/N2 비율은 값 (H2/N2)2보다 더 큰 제4 값 (H2/N2)4, 예를 들어, 대략 15/85로 증가된다. 최종적으로, 압력은 대략 300 mbar의 값으로 감소될 수 있다. 누군가는 따라서, 활성 구역들을 커버하고 여기에서는 연속적으로 둘러싸는, 예를 들어, p-도핑된 유형의 GaN 또는 InGaN으로 구성된 제2 p-도핑된 영역들(11)을 획득한다. 제2 p-도핑된 영역들(11) 및 활성 구역들은 따라서, 코어/쉘 구성에서 다이오드들(2)의 쉘들을 형성한다. 이 예에서, 다이오드들(2)의 활성 구역 및 제2 도핑된 영역(11)은 중간 절연 층(7)의 상단 표면으로부터 각각의 와이어의 상단 부분(13)을 커버한다.
도 4e를 참조하면, 상단 전도성 스트립들(14j)은 서로로부터 구분되게 형성되어, 중간 절연 층(7)의 상단 표면 상에서 연장되고 다이오드들의 제2 도핑된 영역들(11)과 접촉하게 된다. 이 목적을 위하여, 여기에서는, 다이오드들에 의해 방출된 발광 방사에 부분적으로 투명한 전도성 재료의 연속적인 층이 등각으로 배치된다. 이것 후에, 포토리소그래피 및 에칭에 의해, 상단 전도성 스트립들(14j)은 서로로부터 구분되도록 형성된다. 여기서, 각각의 스트립은 다이오드들의 세트(Dj)의 제2 도핑된 영역들(11)을 커버하는 부분들을 포함하고, 이 커버하는 부분들(15j)은 중간 절연 층(7)의 상단 표면 상에서 연장되는 연결부들(16j)에 의해 2 개씩(two by two) 연결된다.
도 4f를 참조하면, 유리하게도, 상단 전도성 스트립들(14j)의 연결부들(16j)은 상단 전도성 스트립들(14j)의 전기적 저항을 감소시키고, 따라서, 전기 전류의 순환을 개선시키기 위하여 적당한 금속 층(17)에 의해 커버된다. 이 금속 층(17)은 상단 전도성 스트립들(14j) 상에서 증착되고, 그 후에, 커버하는 부분들(15j)이 아니라, 연결부들(16j)을 오직 커버하도록 에칭된다. 이 금속 층(17)은 알루미늄, 은, 금, 또는 임의의 다른 적당한 재료로부터 선택된 하나 이상의 재료들로 구성될 수 있고, 예를 들어, 5 nm 내지 200 nm 사이, 그리고 바람직하게는 10 nm 내지 100 nm 사이, 예를 들어, 거의 30 nm와 동일한 두께를 가진다. 변형에서, 금속 층(17)은 상단 전도성 스트립들(14j)의 증착 이전에 증착될 수 있다. 그것은 Z 축을 따라 제2 도핑된 영역들(11) 주위에서 연장되지 않도록 에칭된다.
도 4g를 참조하면, 유리하게도, 누군가는 상단 전도성 스트립들(14j), 금속 층(17), 및 중간 절연 층(7)을 연속적으로 커버하도록 상단 절연 층(18)을 배치한다. 상단 절연 층(18)은 예컨대, (SiO2와 같은) 실리콘의 옥사이드 또는 (Si3N4와 같은) 실리콘의 나이트라이드, 또는 심지어 몇몇 상이한 유전체 재료들의 적층체와 같은 유전체 재료로 이루어진다.
도 4h를 참조하면, 유리하게도, 누군가는 그 후에, 와이어들(9)을 커버하지 않으면서 상단 절연 층(18)의 표면을 커버하도록 반사 층(19)을 배치한다. 반사 층(19)은 따라서, 필수적으로 평면 (X, Y)에서 연장된다. 이 반사 층(19)은 알루미늄, 은, 금, 또는 임의의 다른 적당한 재료로부터 선택된 하나 이상의 재료들로 구성될 수 있고, 예를 들어, 20 nm 내지 1500 nm 사이, 바람직하게는 400 nm 내지 800 nm 사이의 두께를 가진다. 반사 층(19)의 두께는 다이오드들(2)에 의해 방출된 입사 발광 방사가 방향 +Z로 반사되도록 선택된다.
도 4i를 참조하면, 누군가는 다이오드들을 완전히 커버하도록 봉지 층(20)을 배치한다. 봉지 층(20)은 예컨대, (SiO2와 같은) 실리콘의 옥사이드 또는 (Si3N4와 같은) 실리콘의 나이트라이드, 또는 심지어 몇몇 상이한 유전체 재료들의 적층체와 같은, 다이오드들(2)에 의해 방출된 발광 방사에 투명한 유전체 재료로 이루어진다. 봉지 층(20)의 두께는 예를 들어, 250 nm 내지 50 μm 사이이다.
제1(21i) 및 제2(25j) 연결 패드들이 그 후에 제조된다. 이 패드들이 지지체의 후방 표면(3a) 상에서 만들어질 경우들에는, 기판(4)이 박형화되고, 핵생성 전도성 스트립들(6i) 상으로 개방되는 제1 관통 개구부들(22i), 및 상단 전도성 스트립들(14j) 상으로 개방되는 제2 관통 개구부들(26j)이 그 후에 만들어진다. 관통 개구부들의 측부들은 절연 층(24)으로 코팅될 수 있고, 그 후에, 전도성 재료(23)는 관통 개구부들의 내부를 충전한다. 제1 및 제2 연결 패드들(21i 및 25j)은 그 후에, 각각의 제1 및 제2 관통 개구부(22i 및 26j)의 레벨에서 각각 형성된다. 제어 집적 회로로의 지지체의 혼성화는 그 후에, 분자 본딩, 와이어 케이블링(wire cabling), 또는 전도성 및 용융가능한 원소들에 의한 연결에 의해 수행된다.
광전자 디바이스(1)의 제조 방법은 지지체의 전방 표면(3b)으로부터, 다이오드들(2) 사이에서 형성된 절연 트렌치(insulating trench)들에 의한 다이오드들(2)의 개별적인 전기적 분리를 요구하지 않는다는 장점을 가진다. 다이오드들(2)은 서로로부터 구분되는 전도성 스트립들의 형태인 제1 및 제2 전극들에 의해 여기에서 개별적으로 분리된다. 따라서, 지지체는 특히, 제어 회로로의 혼성화를 용이하게 하는 개선된 기계적 강도를 가진다. 또한, 다이오드들(2)의 개별적인 분리가 위에서 언급된 종래 기술의 예에서와 같이, 도핑된 영역들 및 활성 구역의 에칭을 요구하지 않는다면, 다이오드들(2)은 광학적 및/또는 전자적 속성들을 유지하였다. 다이오드들(2)의 광학적 및/또는 전자적 속성들의 균질성은, 다이오드들(2)이 기판의 단결정질 재료와의 에피택셜 관계에서 핵생성 전도성 스트립들(6i)로부터 형성될 때에 또한 개선된다.
특정한 실시예들이 방금 설명되었다. 상이한 변형들 및 수정들은 본 기술분야의 통상의 기술자에게 자명할 것이다.
따라서, 도 5에서 도시된 바와 같이, 각각의 픽셀(Pij)은 몇몇 다이오드들을 포함할 수 있다. 따라서, 픽셀(Pij)로의 전위차의 인가는 이 픽셀의 다이오드들(2)의 활성화로 귀착되고, 다른 픽셀들의 다이오드들(2)은 비활성화된 상태로 유지된다.
게다가, 도 6a에서 도시된 바와 같이, 광전자 디바이스(1)는 서로 중에서 몇몇 픽셀들의 직렬인 연결을 제공하는 전기적 상호연결들(29)을 갖는 라우팅 집적 회로(28)를 포함할 수 있다. 이 예에서, 픽셀(P1)의 다이오드들(2)은 제1 및 제2 관통 개구부들(22i, 26j)에 연결된 라우팅 회로(28)의 전기적 상호연결들(29)에 의해 픽셀(P2)의 다이오드들(2)과 직렬로 연결된다. 라우팅 집적 회로(28)는 조립될 수 있고, 연결 패드들(21i, 25j)에 의해 제어 회로(도시되지 않음)에 전기적으로 연결될 수 있다. 따라서, 이 예에서, 전위차는 연결 패드들(212 및 251)에 의해 직렬로 연결된 픽셀들(P1 및 P2)에 인가될 수 있다. 연결 패드(251)의 전기적 전위는 관통 개구부(261) 및 상호연결(29.1)에 의해 픽셀(P1)의 상단 전도성 스트립(141)에 인가되고, 연결 패드(212)의 전기적 전위는 관통 개구부(222) 및 상호연결(29.3)에 의해 픽셀(P2)의 핵생성 전도성 스트립(62)에 인가된다. 픽셀들(P1 및 P2)은 관통 개구부들(221 및 262) 및 상호연결(29.2)에 의해 수행된, 픽셀(P2)의 상단 전도성 스트립(142)과의 픽셀(P1)의 핵생성 전도성 스트립(61)의 전기적 연결에 의해 직렬로 연결된다. 변형에서, 상호연결(29.2)은 생략될 수 있고, 관통 개구부들(221 및 262)은 기판(4)에서 직접 전기적 접촉할 수 있다.
도 6b에서 도시된 바와 같이, 광전자 디바이스(1)는, 이 예에서, 픽셀(P2)의 다이오드들(2)과의 픽셀(P1)의 다이오드들(2)의 직렬 연결을 허용하는 중간 절연 층(7)의 레벨에서 위치된 하나 또는 몇몇 전기적 상호연결들(30)을 포함할 수 있다. 전기적 상호연결(30)은 여기에서는, 한편으로, 픽셀(P1)의 핵생성 전도성 스트립(61) 상으로, 그리고 다른 한편으로, 픽셀(P2)의 상단 전도성 스트립(142) 상으로 개방되는, 전도성 재료로 충전된 관통 개구부에 의해 형성된다. 이 예에서는, 상호연결들(29.1 및 29.3)에 의해 직렬로 연결된 픽셀들(P1 및 P2)의 전기적 편광을 제공하는 라우팅 회로(28)가 제공된다.
도 6a 및 도 6b의 예들은 예로서 전적으로 주어지고, 내부적이거나 라우팅된 집적 회로에서 형성되는 전기적 상호연결들의 다른 구성들은 픽셀들의 연결을 직렬로 또는 병렬로 중의 어느 하나로 제공하기 위하여 가능하다. 게다가, 변형에서, 그리고 위에서 언급된 바와 같이, 전기적 연결 패드들은 지지체의 전방 표면 또는 후방 표면 상에서 위치될 수 있다.
따라서, 우리는 높은 발광 세기 및 높은 공간적 해상도의 디스플레이 스크린 또는 이미지 프로젝터를 유리하게 형성할 수 있는 전계발광 다이오드들(2)을 포함하는 광전자 디바이스(1)를 설명하였다. 그러나, 발명은 발광 방사를 수신하고 검출하고 그것을 다양한 픽셀들에 대한 전기적 신호들로 변환하기 위하여 적당한 광다이오드들의 분야에 또한 적용한다.
우리는 와이어 유형의 3차원 다이오드들(2)을 설명하였지만, 발명은 Z 축을 따르는 높이가 평면 (X, Y)에서의 그 횡방향 치수들과 대략 동일한 3차원 패드들의 형태인 제1 도핑된 영역들, 및 임의적으로 절단된 피라미드들의 형태인 제1 도핑된 영역들에 또한 적용한다.
우리는 활성 구역들 및 제2 도핑된 영역들이 와이어들(9)의 측부들 및 피크를 커버하는 코어/쉘 구성에서의 다이오드들(2)을 설명하였다. 발명은 활성 구역들 및 제2 도핑된 영역들이 와이어들의 피크를 오직 커버하는 다이오드들(2)의 축방향 구성에 또한 적용한다.
우리는 상단 전도성 스트립들에 대하여 핵생성 전도성 스트립들에 실질적으로 직교하는 상대적인 배향을 또한 설명하였지만, 핵생성 스트립들 및 상단 스트립들이 90°보다 더 작거나 더 큰 비-제로(non-zero) 각도를 예를 들어, 2 개씩 형성하는 다른 배향들이 가능하다.

Claims (17)

  1. 광전자 디바이스(1)로서,
    - 서로 대향하는 후방 표면(3a) 및 전방 표면(3b)을 가지는 지지체;
    - 다이오드들(2)의 제1 도핑된 영역들(9)의 성장을 위하여 전기적 전도성 재료로 이루어진, 서로로부터 구분되고 상기 전방 표면(3b) 상에서 안착되는, 제1 편광 전극들을 형성하는 복수의 핵생성 전도성 스트립(nucleation conductive strip)들(6i);
    - 상기 핵생성 전도성 스트립들(6i)을 커버하고 상기 핵생성 전도성 스트립들(6i) 상으로 개방되는 관통-개구부들(8)을 포함하는 중간 절연 층(7);
    - 각각이, p-n 접합을 형성하도록 배치된 제1 3차원 도핑된 영역(9) 및 제2 도핑된 영역(11)을 가지는 복수의 다이오드들(2) - 상기 제1 도핑된 영역들(9)은 상기 관통-개구부들(8)을 통해 상기 핵생성 전도성 스트립들(6i)과 접촉하고 상기 전방 표면(3b)에 직교하는 종축(longitudinal axis)을 따라 연장됨 -;
    - 서로로부터 구분되고 상기 중간 절연 층(7) 상에서 안착되는, 제2 편광 전극들을 형성하는 복수의 상단 전도성 스트립들(14j) - 각각의 상단 전도성 스트립(14j)은 상기 제1 도핑된 영역들(9)이 상이한 핵생성 전도성 스트립들(6i)과 접촉하는 다이오드들(2)의 세트의 제2 도핑된 영역들(11)과 접촉하도록 배치됨 -
    을 포함하는 광전자 디바이스(1).
  2. 제1항에 있어서, 상기 지지체는 상단 표면(4b)이 상기 전방 표면(3b)을 형성하는 전기적 절연 기판(4)을 포함하거나, 소위 하단 절연 층(5)으로 코팅되고, 하나의 표면이 상기 전방 표면(3b)을 형성하는, 반도체 또는 전기적 전도성 층 또는 기판(4)을 포함하는 광전자 디바이스(1).
  3. 제1항에 있어서, 각각의 핵생성 전도성 스트립(6i)은 상기 전방 표면(3b) 상에서 종방향으로(longitudinally) 연장되고, 상기 중간 절연 층(7)에 의해 횡방향으로(transversely) 그 이웃들로부터 전기적으로 분리되는 광전자 디바이스(1).
  4. 제1항에 있어서, 각각의 상단 전도성 스트립(14j)은 상기 중간 절연 층(7) 상에서 종방향으로 연장되고, 소위 상단 절연 층(18)에 의해 횡방향으로 그 이웃들로부터 전기적으로 분리되는 광전자 디바이스(1).
  5. 제1항에 있어서, 상기 상단 전도성 스트립들(14j)은 적어도 부분적으로 투명한 전도성 재료로 이루어지고 상기 제2 도핑된 영역들(11)을 적어도 부분적으로 커버하는 광전자 디바이스(1).
  6. 제5항에 있어서, 각각의 상단 전도성 스트립(14j)은 다이오드들(2)의 세트의 상기 제2 도핑된 영역들(11)을 커버하는 부분들(15j)을 포함하고, 상기 커버하는 부분들(15j)은 상기 중간 절연 층(7) 상에서 안착되는 소위 연결부들(16j)에 의해 서로에 연결되는 광전자 디바이스(1).
  7. 제6항에 있어서, 상기 상단 전도성 스트립들(14j)의 상기 연결부들(16j)은 금속 층(19)으로 적어도 부분적으로 코팅되는 광전자 디바이스(1).
  8. 제1항에 있어서, 상기 후방 표면(3a) 상에서 안착되고, 상기 지지체를 통과하고 전도성 재료로 충전된 제1 개구부들(22i)에 의해 상기 핵생성 전도성 스트립들(6i)에 전기적으로 연결된 제1 연결 패드들(21i)을 포함하고, 및/또는, 상기 후방 표면(3a) 상에서 안착되고, 상기 지지체 및 상기 중간 절연 층(7)을 통과하고 전도성 재료로 충전된 제2 개구부들(26j)에 의해 상기 상단 전도성 스트립들(14j)에 전기적으로 연결된 제2 연결 패드들(25j)을 포함하는 광전자 디바이스(1).
  9. 제1항에 있어서, 전위차를 다이오드들(2)의 상이한 서브세트(Pij)들에 순차적으로 인가하기 위하여, 상기 지지체에 조립되고 상기 핵생성 전도성 스트립들(6i) 및 상기 상단 전도성 스트립들(14j)에 전기적으로 연결된 제어 집적 회로를 포함하고, 동일한 서브세트(Pij)의 상기 하나 이상의 다이오드들(2)은 동일한 핵생성 전도성 스트립(6i) 및 동일한 상단 전도성 스트립(14j)과 접촉하고, 다이오드들의 상이한 서브세트들의 상기 하나 이상의 다이오드들(2)은 상이한 핵생성 전도성 스트립들(6i) 및/또는 상이한 상단 전도성 스트립들(14j)과 접촉하는 광전자 디바이스(1).
  10. 제1항에 있어서, 제1 핵생성 전도성 스트립(6i) 및 제1 상단 전도성 스트립(14j)과 접촉하는 적어도 하나의 다이오드(2ij)는 적어도 하나의 다른 다이오드(2i'j')와 직렬로 연결되고, 후자는 상기 제1 핵생성 전도성 스트립(6i)으로부터 구분된 제2 핵생성 전도성 스트립
    Figure 112022022274971-pct00025
    및 상기 제1 상단 전도성 스트립(14j)으로부터 구분된 제2 상단 전도성 스트립
    Figure 112022022274971-pct00026
    과 접촉하는 광전자 디바이스(1).
  11. 제1항에 있어서, 상기 지지체는 기판의 상단 표면(4b)으로부터 에피택셜 성장되고 대향하는 상단 표면(5b)을 형성하는 유전체 재료로 이루어진 소위 하단 절연 층(5)이 안착되는, 상단 표면(4b)을 형성하는 단결정질 재료로 이루어진 상기 기판(4)으로 구성되고, 상기 핵생성 전도성 스트립들(6i)은, 상기 하단 절연 층(5)의 상기 상단 표면(5b)으로부터 에피택셜 성장되고 상기 다이오드들(2)의 상기 제1 도핑된 영역들(9)이 접촉하는 핵생성 표면(6bi)을 형성하는, 결정질 핵생성 재료를 형성하는 전이 금속을 포함하는 재료로 이루어지는 광전자 디바이스(1).
  12. 제11항에 있어서, 상기 하단 절연 층(5)의 상기 재료는 알루미늄 나이트라이드(aluminum nitride), 및 알루미늄, 티타늄, 하프늄, 마그네슘, 및 지르코늄의 옥사이드(oxide)들로부터 선택되고, 육각형(hexagonal), 면심 입방(face-centered cubic), 또는 사방정계(orthorhombic) 결정질 구조를 가지는 광전자 디바이스(1).
  13. 제11항에 있어서, 상기 핵생성 전도성 스트립들(6i)의 상기 재료는 티타늄, 바나듐, 크롬, 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨, 및 텅스텐으로부터, 또는 티타늄, 바나듐, 크롬, 지로코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨, 및 텅스텐의 나이트라이드(nitride) 또는 카바이드(carbide)로부터 선택되고, 육각형 또는 면심 입방 결정질 구조를 가지거나, 갈륨-나이트라이드계 재료인 광전자 디바이스(1).
  14. 제11항에 있어서, 상기 기판(4)의 상기 단결정질 재료는 III-V 족 화합물, II-VI 족 화합물, 또는 IV 족 원소 또는 화합물로부터 선택되고, 육각형 또는 면심 입방 결정질 구조를 가지는 광전자 디바이스(1).
  15. 제1항 내지 제14항 중 어느 한 항에서 청구된 바와 같은 상기 광전자 디바이스(1)를 제조하기 위한 방법으로서,
    실온 내지 500 ℃ 사이의 성장 온도에서의 스퍼터링에 의한 상기 핵생성 전도성 스트립들(6i)의 에피택셜 성장의 단계
    를 포함하는 광전자 디바이스를 제조하기 위한 방법.
  16. 제1항에 있어서, 상기 핵생성 전도성 스트립들(6i)의 상기 재료는 갈륨 나이트라이드에 기초하거나, 전이 금속에 기초하는 재료인 광전자 디바이스(1).
  17. 제1항에 있어서, 상기 제1 도핑된 영역들(9)은 제1 격자 파라미터를 갖는 제1 결정질 재료로 이루어지고, 상기 핵생성 전도성 스트립들(6i)은 제2 격자 파라미터를 갖는 제2 결정질 재료로 이루어지고, 상기 제1 및 제2 격자 파라미터들 사이의 격자 오정합은 20% 이하인 광전자 디바이스(1).
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