KR102428096B1 - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

게이트전압의 출력시간을 조절하여 가로선이 발생되는 것을 방지할 수 있는 표시장치 및 이의 구동방법이 제공된다. 표시장치는, 다수의 게이트라인이 상하단 분리구동되는 표시패널, 클락신호를 생성하는 타이밍제어부, 상기 클락신호에 맞춰 게이트제어신호를 지연시켜, 제1 신호 및 제1 신호와 시간차가 존재하는 제2 신호를 출력하는 신호지연부, 상기 제1 신호를 제공받아, 상단 게이트라인에 상단 게이트전압을 출력하는 제1 게이트구동부; 및 상기 제2 신호를 제공받아, 하단 게이트라인에 하단 게이트전압을 출력하는 제2 게이트구동부를 포함한다.

Description

표시장치 및 이의 구동방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시장치에 관한 것으로, 특히 패널 분리구동시 발생하는 가로선을 개선할 수 있는 표시장치 및 이의 구동방법에 관한 것이다.
평판 표시장치(FPD; Flat Panel Display)는 종래의 음극선관(Cathode Ray Tube, CRT) 표시장치를 대체하여 데스크탑 컴퓨터의 모니터뿐만 아니라, 노트북 컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등의 소형 경량화된 시스템을 구현하는데 필수적인 표시장치이다. 현재 상용화된 평판 표시장치로는 액정표시장치(Liquid Crystal Display, LCD), 유기전계발광장치{Organic Light Emitting Diode, OLED) 등이 있다. 액정표시장치는 우수한 시인성, 용이한 박막화 및 저전력 등의 장점이 있고, 유기전계발광장치는 넓은 시야각, 우수한 명암비, 빠른 응답속도 및 저전력 등의 장점이 있다.
도 1은 종래의 표시장치를 개략적으로 나타내는 도면이다.
도 1에 도시된 바와 같이, 표시장치(10)는 표시패널(12), 게이트구동부(16) 및 데이터구동부(18a, 18b)를 포함한다.
표시패널(12)은 기판(미도시) 상에 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 매트릭스 형태로 교차 형성되어 있다. 그리고 게이트라인(GL)과 데이터라인(DL) 교차지점에 다수의 화소(PX)가 정의 되어 있다.
게이트구동부(16)는 타이밍제어부(미도시)로부터 입력되는 게이트제어신호(미도시)에 응답하여, 표시패널(12)에 형성된 게이트라인(GL)을 통해 1 수평기간씩 순차적으로 게이트전압(Vg)을 출력한다.
특히 대형 및 고해상도 표시장치의 경우에는, 충분한 데이터 충전시간을 확보하기 위해, 상단 게이트라인(GL1~GLk) 및 하단 게이트라인(GLn~GL(k+1))에 게이트전압(Vg)을 동시에 출력한다. 즉, 제1 게이트라인(GL1)과 최하단 게이트라인(GLn)에 게이트전압(Vg)을 동시에 출력한 뒤, 각 프레임의 마지막 수평기간에는 중앙 게이트라인들(GLk, GL(k+1))에 게이트전압(Vg)을 동시에 출력시킨다.
상기 패널 상하단 분리구동에 맞추어, 제1 데이터구동부(18a)는 타이밍제어부로부터 입력되는 데이터제어신호(미도시)와 디지털형태의 영상데이터(미도시)에 응답하여, 아날로그 파형의 데이터전압(Vdata)을 데이터라인(DL)을 통해 패널 상단의 각 화소(PX)에 인가한다. 그리고 제2 데이터구동부(18b)는 타이밍제어부로부터 입력되는 데이터제어신호와 디지털형태의 영상데이터에 응답하여, 아날로그 파형의 데이터전압(Vdata)을 데이터라인(DL)을 통해 패널 하단의 각 화소(PX)에 인가한다.
도 2는 종래의 표시장치의 패널 중앙 부분(CT)의 전압-시간 그래프이고, 도 3은 종래의 표시장치의 픽셀위치-휘도 그래프이다.
한편, 대면적 패널 분할 제작시 공정 편차에 의해, 상하단 패널간의 패널로드 차이가 발생한다. 이로 인해, 상하단 패널 구동시 동시에 인가되는 게이트전압(Vg)간의 지연이 발생하게 된다.
그리고, 도 2에 도시된 바와 같이, 게이트전압(Vg)이 하강될 때, 게이트 라인(GL)과 공통전극(미도시)간의 기생캐패시터가 발생하여 공통전압의 리플(Vcom ripple)이 발생한다. 특히, 패널 중앙 부분(CT)에는 게이트 라인들(GLk, GL(k+1))간의 거리가 가깝다. 이 때문에, 인접 게이트라인(GL(k+1))에서의 게이트전압(Vg) 하강으로 인한 공통전압 리플(Vcom ripple)로 인해, A영역(A)에서 알 수 있듯이 해당 게이트 (GLk)에 연결된 화소(PX)의 휘도가 왜곡되는 문제점이 발생한다.
따라서, 도 3에 도시된 바와 같이, 패널 중앙 부분(CT)에는 상기 문제점으로 인해 표시패널(12) 상단부분에 휘도의 왜곡이 생겨 가로선형태의 화상왜곡이 발생하게 된다.
본 발명은 게이트전압의 출력시간을 조절하여 가로선이 발생되는 것을 방지할 수 있는 표시장치 및 이의 구동방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 표시장치는, 표시패널, 타이밍제어부, 신호지연부, 게이트구동부 및 데이터구동부를 포함한다.
표시패널은 다수의 게이트라인이 상하단 분리구동된다.
타이밍 제어부는 클락신호를 생성한다.
신호지연부는 상기 클락신호에 맞춰 게이트제어신호를 지연시켜, 제1 신호 및 제1 신호와 시간차가 존재하는 제2 신호를 출력한다.
제1 게이트구동부는 상기 제1 신호를 제공받아, 상기 상단 게이트라인을 구동한다.
제2 게이트구동부는 상기 제2 신호를 제공받아, 상기 하단 게이트라인을 구동한다.
본 발명에 따른 표시장치는 우수프레임과 기수프레임에서 게이트전압의 폴링타임을 다르게 함으로써, 가로선형태의 화상왜곡을 방지할 수 있다.
도 1은 종래의 표시장치를 개략적으로 나타내는 도면이다.
도 2는 종래의 표시장치의 패널 중앙 부분(CT)의 전압-시간 그래프이고, 도 3은 종래의 표시장치의 픽셀위치-휘도 그래프이다.
도 4는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이고, 도 5는 도 4에 도시된 표시장치의 표시패널을 나타내는 도면이다.
도 6는 본 발명의 실시예에 따른 신호지연부 및 게이트구동부를 나타내는 도면이다.
도 7a 및 7b는 본 발명의 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트제어신호의 타이밍을 나타내는 도면이다.
도 8은 본 발명의 실시예에 따른 게이트인패널 형태의 게이트구동부를 포함하는 표시장치를 나타내는 도면이고, 도 9는 본 발명의 실시예에 따른 게이트인패널 형태의 게이트구동부 및 신호지연부를 나타내는 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트클락신호의 타이밍을 나타내는 도면이다.
도 11a 내지 도 11c는 기수프레임의 휘도, 우수프레임의 휘도 및 평균 휘도를 나타내는 그래프이다.
도 12a 및 12b는 본 발명의 다른 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트제어신호를 나타내는 타이밍도이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트클락신호를 나타내는 타이밍도이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 표시장치 및 이의 구동방법에 대해 상세히 설명한다.
본 발명의 표시장치(100)는 LCD, OLED등을 포함할 수 있으나, 이하에서는 설명의 편의를 위하여 LCD를 예로 들어 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이고, 도 5는 도 4에 도시된 표시장치의 표시패널을 나타내는 도면이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 표시패널(120), 타이밍제어부(140), 신호지연부(142), 게이트구동부(161, 162) 및 데이터구동부(181, 182)를 포함한다.
표시패널(120)은 글라스 또는 플라스틱을 이용한 기판(미도시) 상에 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 매트릭스 형태로 교차 형성되어 있다. 그리고 게이트라인(GL)과 데이터라인(DL)의 교차지점에 다수의 화소(PX)가 정의되어 있다. 그리고, 표시패널(120)의 각 화소(PX)는 적어도 하나의 박막트랜지스터(미도시)와 액정캐패시터(미도시)가 구성되어 있다. 상기 박막트랜지스터의 게이트전극은 게이트라인(GL)에 연결되어 있고, 소스전극은 데이터라인(DL)에 연결된다. 그리고 드레인전극은 공통전극(미도시)과 대향하는 화소전극(미도시)과 연결되어 액정캐패시터에 인가되는 전압을 제어하게 된다. 이로써, 액정의 움직임을 제어하여 액정표시장치의 계조를 구현한다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 표시패널(120)은 충분한 데이터 충전시간을 확보하기 위해, 상단 게이트라인(GL1~GLk) 및 하단 게이트라인(GLn~GL(k+1))에 상단 및 하단게이트전압(Vg)을 동시에 출력한다. 즉, 제1 게이트라인(GL1)과 제n 게이트라인(GLn)에 상단 및 하단 게이트전압(Vg)을 동시에 출력하여 제1 행 및 제n 행의 화소(PX)를 턴온(turnon)시킨다. 그 후 순차적으로 제2 게이트라인(GL2) 및 제n-1 게이트라인(GL(n-1))을 통해 제2 행 및 제n-1 행의 화소(PX)를 턴온(turnon)시킨다. 마지막으로, 각 프레임의 마지막 수평기간에는 중앙 게이트라인들(GLk, GL(k+1))을 통해 제k 행 및 제k+1 행의 화소(PX)를 턴온(turnon)시켜, 하나의 프레임을 구현한다. 여기서 상단 게이트라인(GL1~GLk)이란, 표시패널(120)의 상측에 배치된 게이트라인(GL1~GLk)를 말하고, 하단 게이트라인(GL(k+1)~GLn)이란, 표시패널(120)의 하측에 배치된 게이트라인(GL(k+1)~GLn)를 말한다.
타이밍제어부(140)는 외부시스템(미도시)으로부터 전송되는 타이밍신호(TS)를 인가 받아, 제어신호(CS)와 클락신호(DCLK)를 생성하여, 이를 신호지연부(142)에 출력한다. 여기서, 상기 제어신호(CS)는 게이트제어신호(미도시)와 데이터제어신호(미도시)를 포함한다. 그리고 상기 클락신호(DCLK)는 후술할 신호지연부(142)에서 제어신호(CS)를 지연시키는 클락신호이다. 그리고, 타이밍제어부(140)는 외부시스템에서 전송된 영상신호(VS)로부터 영상데이터(RGB)를 생성하여, 이를 신호지연부(142)에 출력한다.
신호지연부(142)는 상기 타이밍제어부(140)로부터 전송되는 클락신호(DCLK)를 이용하여 제어신호(CS)를 지연시켜, 지연게이트제어신호(DTGCS, DBGCS) 및 지연데이터제어신호(DDCS1, DDCS2)를 생성한다. 또한, 신호지연부(142)는 타이밍제어부(140)로부터 전송된 클락신호(DCLK)를 이용하여 영상데이터(RGB)를 지연시켜, 지연영상데이터(DRGB1, DRGB2)를 생성한다.
또한, 신호지연부(142)는 적어도 하나의 플립플랍(filpflop)으로 구성될 수 있다. 따라서, 상기 신호지연부(142)는 하나 이상의 클락신호(DCLK)를 인가받아, 게이트제어신호(미도시)를 하나 이상의 타이밍에 맞춰 지연시킬 수 있다.
여기서, 상기 지연게이트제어신호(DTGCS, DBGCS)는 상단 지연게이트제어신호(DTGCS) 및 하단 지연게이트제어신호(DBGCS)로 구성된다. 이하, 상단 지연게이트제어신호(DTGCS)는 제1 신호라고 명명하고, 하단 지연게이트제어신호(DBGCS)는 제2 신호라고 명명한다.
데이터구동부(181, 182)는 신호지연부(142)로부터 입력되는 디지털형태의 지연영상데이터(DRGB1, DRGB2)를 아날로그 데이터전압(Vdata)으로 변환하여, 데이터라인(DL)을 통해 상기 데이터전압(Vdata)을 인가한다. 특히, 본 발명의 실시예에 따른 데이터구동부(181, 182)는 표시패널(120)의 양측의 제1 데이터구동부(181)와 제2 데이터구동부(182)를 포함한다. 제1 데이터구동부(181)는 제1 지연데이터제어신호(DDCS1) 및 제1 지연영상데이터(DRGB1)에 응답하여, 패널상단에 배치된 상단 데이터라인(TDL1~TDLm)을 통해 데이터전압(Vdata)을 인가한다. 그리고, 제2 데이터구동부(182)는 제2 지연데이터제어신호(DDCS2) 및 제2 지연영상데이터(DRGB2)에 응답하여, 패널하단에 배치된 하단 데이터라인(BDL1~BDLm)을 통해 데이터전압(Vdata)을 인가한다.
특히, 본 발명에 따른 표시장치(100)는 후술할 바와 같이, 게이트전압(Vg)을 지연시킨다. 따라서 데이터구동부(181, 182)는 상기 게이트전압(Vg)의 지연에 맞춰, 데이터전압(Vdata)을 지연시킴으로써, 데이터전압(Vdata)을 각 화소(PX)에 충분히 인가할 수 있다.
게이트구동부(161, 162)는 표시패널(120)의 상단을 구동하는 제1 게이트구동부(161)와 표시패널(120)의 하단을 구동하는 제2 게이트구동부(162)를 포함한다. 제1 게이트구동부(161)는 제1 신호(DTGCS)에 응답하여, 상단 게이트라인(GL1~GLk)을 통해 1수평기간씩 순차적으로 상단 게이트전압(Vg)을 출력할 수 있다. 그리고 제2 게이트구동부(162)는 제2 신호(DBGCS)에 응답하여, 하단 게이트라인(GL1~GLk)을 통해 1수평기간씩 순차적으로 하단 게이트전압(Vg)을 출력할 수 있다. 이에 따라, 각 게이트라인(GL)에 연결된 박막트랜지스터는 1수평기간씩 턴온(turnon)한다.
도 6는 본 발명의 실시예에 따른 신호지연부 및 게이트구동부를 나타내는 도면이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 게이트구동부(161, 162)는 플립플랍(filpflop, 163a) 및 앤드게이트(AND gate, 163b)를 포함하는 쉬프트레지스터(163)로 구성된다. 이하, 제1 게이트구동부(161)에 인가되는 제1 신호(DTGCS)를 기준으로 게이트구동부(161, 162)의 동작을 설명한다.
제1 신호(DTGCS)는 상단 지연게이트스타트펄스(DTGSP), 상단 지연게이트쉬프트클락(DTGSC) 및 상단 지연게이트출력인에이블신호(DTGOE)를 포함한다. 상단 지연게이트스타트펄스(DTGSP)는 첫번째 게이트라인(GL1)에 게이트전압(Vg)을 출력하는 시기를 결정하는 신호로서, 쉬프트레지스터(163)의 플립플랍(filpflop, 163a)에 인가된다. 상단 지연게이트쉬프트클락(DTGSC)은 쉬프트레지스터(163)의 플립플랍(filpflop, 163a)에 인가되며, 상기 플립플랍(filpflop, 163a)의 출력시기를 결정하는 클락신호다. 상단 지연게이트출력인에이블신호(DTGOE)는 앤드게이트(AND gate, 163b)에 인가되어 최종적으로 쉬프트레지스터(163)의 출력을 제어한다.
도 7a 및 7b는 본 발명의 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트제어신호를 나타내는 타이밍도이다.
이하, 설명의 편의를 위해 기수프레임은 우수프레임을 한정하였으나, 상기 기수와 우수의 개념은 설명의 편의를 위한 것으로서, 이에 한정되지 않는다.
도 7a을 참조하면, 기수프레임에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 기수시간(Todd)만큼 느리다. 보다 상세하게는, 게이트전압(Vg)의 출력시점을 결정하는 상단 지연게이트출력인에이블신호(DTGOE)가 하단 지연게이트출력인에이블신호(DBGOE)보다 기수시간(Todd)만큼 느리다. 또한, 상기 상단 지연게이트출력인에이블신호(DTGOE)를 기수시간(Todd)만큼 지연시킬 때, 상단 지연게이트스타트펄스(DTGSP) 및 상단 지연게이트쉬프트클락(DTGSC) 또한 상기 기수시간(Todd)만큼 지연시켜 줄 수 있다. 이는 제1 신호(DTGCS)의 세가지 신호(DTGSP, DTGSC, DTGOE)간의 출력타이밍을 일정하게 유지하여, 화상불량을 방지하기 위함이다.
이와 대비하여 도 7b를 참조하면, 우수프레임에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 우수시간(Teven)만큼 빠르다. 보다 상세하게는, 게이트전압(Vg)의 출력시점을 결정하는 상단 지연게이트출력인에이블신호(DTGOE)가 하단 지연게이트출력인에이블신호(DBGOE)보다 우수시간(Teven)만큼 빠르다. 또한, 상기 하단 지연게이트출력인에이블신호(DBGOE)를 우수시간(Teven)만큼 지연시킬 때, 하단 지연게이트스타트펄스(DBGSP) 및 하단 지연게이트쉬프트클락(DBGSC) 또한 상기 우수시간(Teven)만큼 지연시켜 줄 수 있다. 이는 제2 신호(DBGCS)의 세가지 신호(DBGSP, DBGSC, DBGOE)간의 출력타이밍을 일정하게 유지하여, 화상불량을 방지하기 위함이다.
여기서 기수시간 및 우수시간(Todd, Teven)은 1/2 수평기간 이하로 한정될 수 있다. 이는 상기 기수시간 및 우수시간(Todd, Teven)을 일 수평기간의 1/2이상으로 설정하더라도, 다음주기의 파형에 의해 상기 기수시간 및 우수시간(Todd, Teven)을 1/2이하로 설정한 것과 동일한 결과가 나타나기 때문이다.
도 8은 본 발명의 실시예에 따른 게이트인패널 형태의 게이트구동부를 포함하는 표시장치를 나타내는 도면이고, 도 9는 본 발명의 실시예에 따른 게이트인패널 형태의 게이트구동부 및 신호지연부를 나타내는 도면이다.
도 8에 도시된 바와 같이, 게이트구동부(161, 162)는 표시패널(120) 내부에 배치되는 게이트인패널(Gate In Panel, 이하 GIP라고 명명한다.)형태를 가질 수 있다. 여기서 제1 게이트구동부(161)에 인가되는 제1 신호(DTGCS)는 신호지연부(142)에서 생성된 상단 지연게이트클락신호(DTC)로 대체될 수 있다. 그리고 제2 게이트구동부(162)에 인가되는 제2 신호(DBGCS)는 신호지연부(142)에서 생성된 하단 지연게이트클락신호(DBC)로 대체될 수 있다.
도 9에 도시된 바와같이, 본 발명의 실시예에 따른 GIP형태의 게이트구동부(161, 162)는 복수의 스테이지(ST)로 구성될 수 있다. 이하, 제1 게이트구동부(161)에 인가되는 상단 지연게이트클락신호(DTC)를 기준으로 게이트구동부(161, 162)의 동작을 설명한다.
제1 스테이지(ST1)는 타이밍제어부(140)에서 입력되는 스타트펄스(SP)에 따라, 신호지연부(142)에서 입력되는 제1 상단 지연게이트클락신호(DTC1)의 출력시점에 맞춰, 제1 게이트라인(GL1)에 제1 게이트전압(Vg1)을 출력한다. 제2 스테이지(ST2)는 상기 제1 게이트전압(Vg1)을 입력받아, 제2 상단 지연게이트클락신호(DTC2)의 출력시점에 맞춰, 제2 게이트라인(GL2)에 제2 게이트전압(Vg2)을 출력한다. 이를 반복하여, 마지막으로, 제k 게이트라인(미도시)에 제k 게이트전압(미도시)을 출력하여, 하나의 프레임을 완성한다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트클락신호의 타이밍을 나타내는 도면이다.
도 10a를 참조하면, 기수프레임에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 기수시간(Todd)만큼 느리다. 즉, 제1 내지 제4 상단 지연게이트클락신호(DTC1~DTC4)는 모두 상기 기수시간(Todd)만큼 지연되어, 제1 내지 제4 상단 지연게이트클락신호(DTC1~DTC4)간의 간격은 일정하다.
이와 대비하여 도 10b를 참조하면, 우수프레임에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 우수시간(Teven)만큼 빠르다. 즉 하단 지연게이트클락신호(DBC)는 모두 상기 우수시간(Teven)만큼 지연되어, 제1 내지 제4 하단 지연게이트클락신호(DBC1~DBC4)간의 간격은 일정하다.
여기서 기수시간 및 우수시간(Todd, Teven)은 1/2 수평기간의 이하로 한정될 수 있다. 이는 상기 기수시간 및 우수시간(Todd, Teven)을 1/2 수평기간 이상으로 설정하더라도, 다음주기의 파형에 의해 상기 기수시간 및 우수시간(Todd, Teven)을 1/2이하로 설정한 것과 동일한 결과가 나타나기 때문이다.
도 11a 내지 도 11c는 기수프레임의 휘도, 우수프레임의 휘도 및 평균 휘도를 나타내는 그래프이다.
기수프레임의 경우에는 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 느리므로, 하단 게이트라인(GL(k+1)~GLn)에 인가되는 하단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 상단 게이트라인(GL1~GLk)에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 따라서, 도 11a에 도시된 바와 같이, 표시패널(120)의 상단에만 휘도의 왜곡이 발생했다.
우수프레임의 경우에는 제2 신호(DBGCS)가 제1 신호(DTGCS)보다 느리므로, 상단 게이트라인(GL1~GLk)에 인가되는 상단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 하단 게이트라인(GL(k+1)~GLn)에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 따라서, 도 11b에 도시된 바와 같이, 표시패널(120)의 하단에만 휘도의 왜곡이 발생했다.
도 11c에 도시된 바와 같이, 기수프레임의 휘도와 우수프레임의 휘도의 평균휘도를 살펴보면, 휘도의 왜곡이 완화되었음을 알 수 있다. 이렇게 우수프레임과 기수프레임에서 게이트전압(Vg)의 폴링타임을 다르게 함으로써, 가로선형태의 화상왜곡을 완화시킬 수 있다.
이하, 본 발명의 실시예에 따른 표시장치의 구동방법에 대하여 설명한다.
본 발명의 실시예에 따른 표시장치 구동방법은 제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계 및 게이트라인(GL) 구동단계를 포함한다.
제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계에 앞서, 타이밍제어부(140)에서 외부시스템(미도시)으로부터 전송되는 타이밍신호(TS)를 인가 받아, 제어신호(CS)와 클락신호(DCLK)를 생성한다. 여기서, 상기 제어신호(CS)는 게이트제어신호(미도시)와 데이터제어신호(미도시)를 포함한다. 그리고 상기 클락신호(DCLK)는 신호지연부(142)에서 제어신호(CS)를 지연시키는 클락신호이다.
이어서, 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계는 상기 타이밍제어부(140)로부터 전송되는 클락신호(DCLK)를 이용하여 게이트제어신호(미도시)를 지연시켜, 제1 신호(DTGCS) 및 제2 신호(DBGCS)를 생성하는 단계이다. 여기서 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS)는 상단 지연게이트출력인에이블신호(DTGOE) 및 하단 지연게이트출력인에이블신호(DBGOE)로 구성될 수 있다. 또는, 제1 신호(DTGCS) 및 제2 신호(DBGCS)는 GIP형태의 게이트구동부(161, 162)에 인가되는 상단 지연게이트클락신호(DTC) 및 하단 지연게이트클락신호(DBC)로 구성될 수 있다.
이때, 기수프레임에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 기수시간(Todd)만큼 느리고, 우수프레임에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 우수시간(Teven)만큼 빠르다. 상기 기수시간 및 우수시간(Todd, Teven)은 1/2 수평기간 이하로 한정될 수 있다.
마지막으로 게이트라인(GL) 구동단계는 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS)에 의해 게이트라인(GL)에 게이트전압(Vg)을 인가하는 단계이다. 이때, 제1 신호(DTGCS) 및 제2 신호(DBGCS)의 상기 기수시간 및 우수시간(Todd, Teven)차이로 인해, 기수프레임 및 우수프레임의 게이트전압(Vg)의 폴링타임이 차이가 난다. 즉, 기수프레임의 경우에는 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 느리므로, 하단 게이트라인(GL(k+1)~GLn)에 인가되는 하단 게이트전압(Vg)이 먼저 하강된다. 이에 반해, 우수프레임의 경우에는 제2 신호(DBGCS)가 제1 신호(DTGCS)보다 느리므로, 상단 게이트라인(GL1~GLk)에 인가되는 상단 게이트전압(Vg)이 먼저 하강된다.
이로 인해, 기수프레임에서 상단 게이트라인(GL1~GLk)에 접속된 화소(PX)가 턴온(turnon)된 상태에서 공통전압 리플(Vcom ripple)이 발생하기 때문에, 표시패널(120)의 상단에만 휘도의 왜곡이 발생한다. 이에 반해, 우수프레임에서 하단 게이트라인(GL(k+1)~GLn)에 접속된 화소(PX)가 턴온(turnon)된 상태에서 공통전압 리플(Vcom ripple)이 발생하기 때문에, 표시패널(120)의 하단에만 휘도의 왜곡이 발생한다. 기수프레임의 휘도와 우수프레임의 휘도의 평균휘도를 살펴보면, 휘도의 왜곡이 완화되었음을 알 수 있다. 이렇게 우수프레임과 기수프레임에서 게이트전압(Vg)의 폴링타임을 다르게 함으로써, 가로선형태의 화상왜곡을 완화시킬 수 있다.
이하, 본 발명의 다른 실시예에 따른 표시장치 및 이의 구동방법에 대해 상세히 설명한다.
이하, 설명의 편의를 위해 기수프레임은 제n 프레임, 우수프레임은 제n+1 프레임이라고 설정하고, 신호의 첫번째 파형이 인가되는 라인을 기수라인으로 설정하여 설명한다. 다만, 상기 기수와 우수의 개념은 설명의 편의를 위한 것으로서, 이에 한정되지 않는다.
도 12a 및 12b는 본 발명의 다른 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트제어신호를 나타내는 타이밍도이다.
도 12a를 참조하면, 제n 프레임의 기수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제1 시간(T1)만큼 느리다. 그리고, 제n 프레임의 우수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제2 시간(T2)만큼 빠르다. 보다 상세하게는, 제1 신호(DTGCS)는 상단 지연게이트출력인에이블신호(DTGOE)에 해당할 수 있으며, 제 2 신호는 하단 지연게이트출력인에이블신호(DBGOE)에 해당할 수 있다.
또한, 상기 상단 지연게이트출력인에이블신호(DTGOE)를 제1 및 제2 시간(T1, T2)만큼 지연시킬 때, 상단 지연게이트스타트펄스(DTGSP) 및 상단 지연게이트쉬프트클락(DTGSC) 또한 상기 제1 및 제2 시간(T1, T2)만큼 지연시켜 줄 수 있다. 이는 제1 신호(DTGCS)의 세가지 신호(DTGSP, DTGSC, DTGOE)간의 출력타이밍을 일정하게 유지하여, 화상불량을 방지하기 위함이다.
이와 대비하여, 도 12b를 참조하면, 제n+1 프레임의 기수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제3 시간(T3)만큼 빠르다. 그리고, 제n+1 프레임의 우수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제4 시간(T4)만큼 느리다. 보다 상세하게는, 제1 신호(DTGCS)는 상단 지연게이트출력인에이블신호(DTGOE)에 해당할 수 있으며, 제 2 신호는 하단 지연게이트출력인에이블신호(DBGOE)에 해당할 수 있다.
또한, 상기 상단 지연게이트출력인에이블신호(DTGOE)를 제3 및 제4 시간(T3, T4)만큼 지연시킬 때, 상단 지연게이트스타트펄스(DTGSP) 및 상단 지연게이트쉬프트클락(DTGSC) 또한 상기 제3 및 제4 시간(T3, T4)만큼 지연시켜 줄 수 있다. 이는 제1 신호(DTGCS)의 세가지 신호(DTGSP, DTGSC, DTGOE)간의 출력타이밍을 일정하게 유지하여, 화상불량을 방지하기 위함이다.
또한, 전술한 바와 같이, 게이트구동부(161, 162)는 GIP형태를 가질 수 있다. 여기서 제1 게이트구동부(161)에 인가되는 제1 신호(DTGCS)는 신호지연부(142)에서 생성된 상단 지연게이트클락신호(DTC)로 대체될 수 있다. 그리고 제2 게이트구동부(162)에 인가되는 제2 신호(DBGCS)는 신호지연부(142)에서 생성된 하단 지연게이트클락신호(DBC)로 대체될 수 있다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 기수프레임 및 우수프레임에서 지연게이트클락신호를 나타내는 타이밍도이다.
도 13a를 참조하면, 제n 프레임의 기수라인에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 제5 시간(T5)만큼 빠르다. 그리고, 제n 프레임의 우수라인에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 제6 시간(T6)만큼 느리다.
이와 대비하여 도 13b를 참조하면, 제n+1 프레임의 기수라인에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 제7 시간(T7)만큼 느리다. 그리고, 제n+1 프레임의 우수라인에서 상단 지연게이트클락신호(DTC)가 하단 지연게이트클락신호(DBC)보다 제8 시간(T8)만큼 빠르다.
여기서 제1 내지 제8 시간(T1~T8)은 1/2 수평기간 이하로 한정될 수 있다. 이는 상기 제1 내지 제8 시간(T1~T8)을 일 수평기간의 1/2이상으로 설정하더라도, 다음주기의 파형에 의해 상기 제1 내지 제8 시간(T1~T8)을 1/2이하로 설정한 것과 동일한 결과가 나타나기 때문이다.
제n 프레임의 기수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 느리므로, 하단 기수라인에 인가되는 하단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 상단 기수라인에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 이와 대비하여, 제n 프레임의 우수라인에서 제2 신호(DBGCS)가 제1 신호(DTGCS)보다 느리므로, 상단 우수라인에 인가되는 상단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 하단 우수라인에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 따라서, 표시패널(120)의 상단 기수라인 및 하단 우수라인에 접속된 화소(PX)에만 휘도의 왜곡이 발생했다.
제n+1 프레임의 우수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 느리므로, 하단 우수라인에 인가되는 하단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 상단 우수라인에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 이와 대비하여, 제n+1 프레임의 기수라인에서 제2 신호(DBGCS)가 제1 신호(DTGCS)보다 느리므로, 상단 기수라인에 인가되는 상단 게이트전압(Vg)이 먼저 하강된다. 이로 인해, 하단 기수라인에 접속된 화소(PX)가 턴온(turnon)된 상태에서, 공통전압 리플(Vcom ripple)이 발생한다. 따라서, 표시패널(120)의 상단 우수라인 및 하단 기수라인에 접속된 화소(PX)에만 휘도의 왜곡이 발생했다.
결과적으로, 기수프레임의 휘도와 우수프레임의 휘도의 평균휘도를 살펴보면, 가로선형태의 휘도왜곡이 완화되었다. 이렇게 우수프레임과 기수프레임에서 게이트전압(Vg)의 폴링타임을 다르게 함으로써, 가로선형태의 화상왜곡을 완화시킬 수 있다.
이하, 본 발명의 다른 실시예에 따른 표시장치의 구동방법에 대하여 설명한다.
본 발명의 다른 실시예에 따른 표시장치 구동방법은 제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계 및 게이트라인(GL) 구동단계를 포함한다.
제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계에 앞서, 타이밍제어부(140)에서 외부시스템(미도시)으로부터 전송되는 타이밍신호(TS)를 인가 받아, 제어신호(CS)와 클락신호(DCLK)를 생성한다. 여기서, 상기 제어신호(CS)는 게이트제어신호(미도시)와 데이터제어신호(미도시)를 포함한다. 그리고 상기 클락신호(DCLK)는 신호지연부(142)에서 제어신호(CS)를 지연시키는 클락신호이다.
이어서, 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS) 생성단계는 상기 타이밍제어부(140)로부터 전송되는 클락신호(DCLK)를 이용하여 제어신호(CS)를 지연시켜, 제1 신호(DTGCS) 및 제2 신호(DBGCS)를 생성하는 단계이다. 여기서 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS)는 상단 지연게이트출력인에이블신호(DTGOE) 및 하단 지연게이트출력인에이블신호(DBGOE)로 구성될 수 있다. 또는, 제1 신호(DTGCS) 및 제2 신호(DBGCS)는 GIP형태의 게이트구동부(161, 162)에 인가되는 상단 지연게이트클락신호(DTC) 및 하단 지연게이트클락신호(DBC)로 구성될 수 있다.
이때, 제n 프레임의 기수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제1 시간(T1)만큼 느리며, 제n 프레임의 우수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제2 시간(T2)만큼 빠르다. 그리고 제n+1 프레임의 기수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제3 시간(T3)만큼 빠르다. 그리고, 제n+1 프레임의 우수라인에서 제1 신호(DTGCS)가 제2 신호(DBGCS)보다 제4 시간(T4)만큼 느리다. 상기 제1 내지 제4 시간(T1~T4)은 일 수평기간의 1/2이하로 한정될 수 있다.
마지막으로 게이트라인(GL) 구동단계는 상기 제1 신호(DTGCS) 및 제2 신호(DBGCS)에 의해 게이트라인(GL)에 게이트전압(Vg)을 인가하는 단계이다. 이때, 제1 신호(DTGCS) 및 제2 신호(DBGCS)의 상기 제1 내지 제4 시간(T1~T4)차이로 인해, 기수프레임 및 우수프레임의 게이트전압(Vg)의 폴링타임이 차이가 난다.
이로 인해, 전술한 바와 같이, 제n 프레임에서는 표시패널(120)의 상단 기수라인 및 하단 우수라인에 접속된 화소(PX)에만 휘도의 왜곡이 발생했다. 그리고 제n+1 프레임에서는 표시패널(120)의 상단 우수라인 및 하단 기수라인에 접속된 화소(PX)에만 휘도의 왜곡이 발생했다.
결과적으로, 기수프레임의 휘도와 우수프레임의 휘도의 평균휘도를 살펴보면, 가로선형태의 휘도왜곡이 완화되었음을 알 수 있다. 이렇게 우수프레임과 기수프레임에서 게이트전압(Vg)의 폴링타임을 다르게 함으로써, 가로선형태의 화상왜곡을 완화시킬 수 있다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
100: 표시장치 120: 표시패널
161: 제1 게이트구동부 162: 제2 게이트구동부
140: 타이밍제어부 142: 신호지연부
181: 제1 데이터구동부 182: 제2 데이터구동부

Claims (11)

  1. 다수의 게이트라인이 상하단 분리구동되는 표시패널;
    클락신호를 생성하는 타이밍제어부;
    상기 클락신호에 맞춰 게이트제어신호를 지연시켜, 제1 신호 및 제2 신호를 출력하는 신호지연부;
    상기 제1 신호를 제공받아, 상단 게이트라인에 상단 게이트전압을 출력하는 제1 게이트구동부; 및
    상기 제2 신호를 제공받아, 하단 게이트라인에 하단 게이트전압을 출력하는 제2 게이트구동부를 포함하고
    상기 제1 신호는 상기 제2 신호와 시간차가 존재하며,
    상기 신호지연부는,
    제n 프레임의 우수라인 및 제n+1 프레임의 기수라인에서 상기 제1 신호를 상기 제2 신호보다 선출력하고,
    상기 제n 프레임의 기수라인 및 상기 제n+1 프레임의 우수라인에서 상기 제1 신호를 상기 제2 신호보다 후출력하는 표시장치.
  2. 제1항에 있어서,
    상기 시간차는 1/2 수평기간 이하인 표시장치.
  3. 제1항에 있어서,
    상기 신호지연부는
    제n 프레임동안 상기 제1 신호를 상기 제2 신호보다 선출력하고,
    제n+1 프레임동안 상기 제1 신호를 상기 제2 신호보다 후출력하는 표시장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 신호 및 제2 신호는 지연게이트출력인에이블신호인 표시장치.
  6. 제1항에 있어서,
    상기 제1 신호 및 제2 신호는 지연게이트클락신호인 표시장치.
  7. 제1항에 있어서,
    상기 신호지연부는 상기 타이밍제어부로부터 제공받은 상기 클락신호에 맞춰 데이터제어신호 및 영상데이터를 지연시켜, 지연데이터제어신호 및 지연영상데이터를 생성하고,
    상기 지연데이터제어신호 및 상기 지연영상데이터를 제공받아, 데이터라인에 데이터전압을 출력하는 데이터구동부를 더 포함하는 표시장치.
  8. 신호지연부에서 클락신호에 맞춰 게이트제어신호를 지연시켜,
    제1 신호 및 제2 신호를 출력하는 단계; 및
    제1 게이트구동부에서, 상기 제1 신호에 응답하여 표시패널의 상단 게이트라인에 상단 게이트전압을 출력하고,
    제2 게이트구동부에서, 상기 제2 신호에 응답하여 상기 표시패널의 하단 게이트라인에 하단 게이트전압을 출력하는 단계를 포함하고,
    상기 제1 신호는 상기 제2 신호와 시간차가 존재하며,
    상기 제1 신호 및 제2 신호를 출력하는 단계는,
    제n 프레임의 우수라인 및 제n+1 프레임의 기수라인에서 상기 제1 신호를 상기 제2 신호보다 선출력하고,
    상기 제n 프레임의 기수라인 및 상기 제n+1 프레임의 우수라인에서 상기 제1 신호를 상기 제2 신호보다 후출력하는 표시장치의 구동방법.
  9. 제8항에 있어서,
    상기 시간차는 1/2 수평기간 이하인 표시장치의 구동방법.
  10. 제8항에 있어서,
    상기 제1 신호 및 제2 신호 출력단계는,
    제n 프레임동안 상기 제1 신호를 상기 제2 신호보다 선출력하고,
    제n+1 프레임동안 상기 제1 신호를 상기 제2 신호보다 후출력하는 표시장치의 구동방법.
  11. 삭제
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