KR102424011B1 - 평면형 FET을 finFET과 함께 임베딩하는 방법 - Google Patents

평면형 FET을 finFET과 함께 임베딩하는 방법 Download PDF

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Abstract

본 개시내용의 다양한 실시예들은 평면형 전계 효과 트랜지스터(FET)들을 핀 전계 효과 트랜지스터(finFET)들과 함께 임베딩하는 방법에 관한 것이다. 반도체 기판은 메사 및 핀을 규정하도록 패터닝된다. 반도체 기판 위에 놓이고 메사 및 핀을 둘러싸는 트렌치 격리 구조체가 형성된다. 제1 게이트 유전체 층은 핀 상이 아니라 메사 상에 형성된다. 제1 게이트 유전체 층을 형성한 후에, 메사 주위가 아니라 핀 주위에 트렌치 격리 구조체가 리세싱된다. 메사에서 제1 게이트 유전체 층 위에 놓이고 핀 위에 추가로 놓이는 제2 게이트 유전체 층이 퇴적된다. 메사에서 제1 및 제2 게이트 유전체 층들 위에 놓이고 평면형 FET을 부분적으로 규정하는 제1 게이트 전극이 형성된다. 핀에서 제2 게이트 유전체 층 위에 놓이고 finFET을 부분적으로 규정하는 제2 게이트 전극이 형성된다.

Description

평면형 FET을 finFET과 함께 임베딩하는 방법{METHOD TO EMBED PLANAR FETS WITH FINFETS}
관련 출원에 대한 참조
본 출원은 2020년 3월 13일자로 출원된 미국 가출원 제62/988,967호의 이익을 주장하고, 이 미국 가출원의 내용은 본 명세서에 그 전체가 참조로 포함된다.
집적 회로(integrated circuit)(IC) 제조 산업은 지난 수십 년 동안 기하급수적인 성장을 경험하였다. IC들이 진화됨에 따라, 기능 밀도(예를 들어, 칩 면적당 상호연결된 디바이스들의 수)가 증가된 한편 피처(feature) 사이즈들이 감소되었다. 기능 밀도를 증가시키고 피처 사이즈들을 감소시키기 위한 IC 제조 산업에 의한 하나의 진보는 핀 전계 효과 트랜지스터(fin field-effect transistor)(finFET)들의 개발이다. finFET들은 전통적인 평면형 FET(planar FET)들에 비해 몇몇 이점들을 갖지만(예를 들어, 감소된 전력 소비, 더 작은 피처 사이즈들 등), finFET들의 사용 시에도 문제들이 없어지지 않는다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1a 내지 도 1d 각각은 평면형 전계 효과 트랜지스터(FET) 및 핀 FET(finFET)을 포함하는 IC의 일부 실시예들의 상면도들 및 단면도들을 예시한다.
도 2는 도 1a 내지 도 1d의 IC의 일부 실시예들의 사시도이다.
도 3a 내지 도 3e는 도 1b의 IC의 일부 대안적인 실시예들의 단면도들을 예시한다.
도 4a 및 도 4b는 도 1c의 IC의 일부 대안적인 실시예들의 단면도들을 예시한다.
도 5는 대응하는 채널 길이들을 따라 연장되는 방향으로 서로 이격되는 평면형 FET 및 finFET을 포함하는 IC의 일부 실시예들의 단면도를 예시한다.
도 6a 및 도 6b는 도 5의 IC의 일부 대안적인 실시예들의 단면도들을 예시한다.
도 7a 및 도 7b는 IC가 인터커넥트 구조체(interconnect structure)를 더 포함하는 도 5의 IC의 일부 실시예들의 단면도들을 예시한다.
도 8a 및 도 8b 각각은 대응하는 채널 길이들에 대해 횡방향으로 연장되는 방향으로 서로 이격되는 복수의 finFET들 및 평면형 FET을 포함하는 IC의 일부 실시예들의 상면도 및 단면도를 예시한다.
도 9a 및 도 9b 각각은 인터커넥트 구조체에 전기적으로 커플링되는 복수의 finFET들 및 복수의 평면형 FET들을 포함하는 IC의 일부 실시예들의 상면도 및 단면도를 예시한다.
도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b는 평면형 FET 및 finFET을 포함하는 IC를 형성하기 위한 방법의 일부 실시예들의 일련의 도면들을 예시한다.
도 38은 평면형 FET 및 finFET을 포함하는 IC를 형성하기 위한 방법의 일부 실시예들의 블록 다이어그램을 예시한다.
본 개시내용은 본 개시내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 추가 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 추가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향에 추가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
집적 회로(IC)는, 예를 들어, 로직 코어 및 입/출력(input/output)(IO)을 규정하는 복수의 핀 전계 효과 트랜지스터(finFET)들을 포함할 수도 있다. IC에 의한 도전과제는 IO finFET들이 낮은 동작 전압들을 위해 구성될 수도 있다는 것이다. 예를 들어, IO finFET들은 1.8 볼트들 또는 일부 다른 적합한 전압에서 동작하도록 구성될 수도 있다. 낮은 동작 전압들로 인해, IO finFET들은 고전압(high voltage)(HV) 적용예들, 비휘발성 메모리(non-volatile memory)(NVM) 적용예들, 및 다른 적합한 적용예들에 적합하지 않을 수도 있다.
솔루션은 더 높은 동작 전압들을 위한 IO finFET들을 재구성하는 것이다. 예를 들어, IO finFET들은 2.5 볼트들 또는 일부 다른 적합한 전압에서 동작하도록 재구성될 수도 있다. 그러나, 이것은, IC 내에서 여전히 적용될 수도 있는 저전압 IO를 희생시킬 수도 있다. 추가로, IO finFET들은 더 높은 동작 전압들로 인해 짧은 수명들을 가질 수도 있다. 다른 솔루션은 낮은 동작 전압들을 위해 구성되는 IO를 유지하면서, 더 높은 동작 전압들을 위해 구성되는 추가 IO를 IC 내에 통합시키는 것이다. 그러나, 이것은 이후에 논의되는 바와 같이 프로세스 도전과제들을 제기할 수도 있다. 추가로, 더 높은 동작 전압들을 위해 구성되는 추가 IO finFET들은 여전히 짧은 수명들을 가질 수도 있다.
저전압 IO를 고전압 IO와 통합시키기 위한 방법에 따르면, 핀들이 반도체 기판에 규정된다. 핀들을 둘러싸는 얕은 트렌치 격리(shallow trench isolation)(STI) 구조체가 형성되고, 핀들 내에 도펀트들이 주입되어, finFET들이 형성되는 웰(well)들을 규정한다. STI 구조체는 핀들 주위에 리세싱(recess)되고, 도펀트들이 핀들 내에 다시 주입되어 형성되는 finFET들의 임계 전압들 및/또는 다른 적합한 특성들을 튜닝한다. 고전압 IO 유전체 층이 핀들 상에 퇴적되고, 이에 후속하여 저전압 IO에 대응하는 핀들로부터 제거된다. 저전압 IO 유전체 층이 핀들 상에 퇴적되고 폴리실리콘 게이트 전극들이 고 및 저 IO 유전체 층들 위에 형성된다.
도전과제는 튜닝 후 고전압 및/또는 저전압 IO 유전체 층(들)의 형성이 finFET들의 특성들을 변화시킬 수도 있다는 것이다. 예를 들어, 고전압 및 저전압 IO 유전체 층들은 높은 품질 및 낮은 누설을 위해 열 산화(thermal oxidation)에 의해 형성될 수도 있다. 그러나, 열 산화는 핀들을 부분적으로 소모시킬 수도 있고, 따라서 finFET들의 임계 전압들 및/또는 다른 적합한 특성들을 튜닝하기 위해 주입된 도펀트들을 침식시킬 수도 있다. 이것은, 차례로, finFET들의 임계 전압들 및/또는 다른 적합한 특성들을 변화시킬 수도 있다.
저전압 IO를 갖지만 고전압 IO를 갖지 않는 IC를 형성하기 위한 방법들은 저전압 IO 유전체 층을 형성하는 동안 도핑 프로파일의 변화들을 보상하도록 디자인될 수도 있다. 그러나, 전술한 바와 같이 고전압 IO가 이들 방법들에 통합될 때, 고전압 IO 유전체 층의 형성 동안 도핑 프로파일의 변화들에 대한 보상이 없을 수도 있다. 그 결과, 그 방법들의 고비용의 재작업 없이는 제조 수율들이 부정적인 영향을 받을 수도 있다.
본 개시내용의 다양한 실시예들은 평면형 FET 및 finFET을 함께 형성하기 위한 방법뿐만 아니라, 이 방법으로부터 형성되는 IC에 관한 것이다. 이 방법의 일부 실시예들에 따르면, 반도체 기판은 메사(mesa) 및 핀을 규정하도록 패터닝된다. 메사 및 핀을 둘러싸는 트렌치 격리 구조체가 형성된다. 제1 유전체 층이 메사 및 핀 상에 퇴적된 후에 핀으로부터 제거된다. 트렌치 격리 구조체는 핀으로부터 제1 유전체 층을 제거한 후에 리세싱되고, 도펀트들이 (예를 들어, 핀 및/또는 일부 다른 적합한 위치(들)에서) 반도체 기판 내에 주입되어 형성되는 반도체 디바이스들에 대한 임계 전압들 및/또는 다른 적합한 특성들을 튜닝한다. 메사에서 제1 유전체 층 위에 놓이고 핀 위에 추가로 놓이는 제2 유전체 층이 퇴적된다. 메사에서 제1 및 제2 유전체 층들 위에 놓이고 평면형 FET을 부분적으로 규정하는 제1 게이트 전극이 형성된다. 추가로, 핀에서 제2 유전체 층 위에 놓이고 finFET을 부분적으로 규정하는 제2 게이트 전극이 형성된다.
평면형 FET은 IO에 채용될 수도 있는 반면, finFET은 더 낮은 전압의 IO 또는 로직 코어에 채용될 수도 있다. 예를 들어, 평면형 FET은 2.5-볼트 IO에 채용될 수도 있는 반면, finFET은 1.8-볼트 IO에 채용될 수도 있다. 그러나, 다른 적합한 전압들이 가능하다. finFET들은 평면형 FET들에 비해 감소된 전력 소비, 더 작은 피처 사이즈들, 및 다른 이익들을 가질 수도 있다. 그러나, finFET들은 평면형 FET들보다 신뢰성이 더 적을 수도 있다. 따라서, IO finFET들은 더 높은 전압들에서 동작할 때 짧은 수명들을 가질 수도 있다. 로직 코어 또는 더 낮은 전압의 IO에 finFET을 사용하면서 더 높은 전압의 IO에 평면형 FET을 사용함으로써, IC의 수명이 향상될 수도 있다. 평면형 FET은 신뢰성 이슈들을 완화시키고, finFET은 신뢰성이 이슈가 덜 되는 앞서 언급된 이익들을 제공한다. 추가로, 평면형 FET은 더 높은 전압의 IO에 채용될 수도 있기 때문에, IC는 HV 적용예들, NVM 적용예들, 및 더 높은 전압들에 의존하는 다른 적합한 적용예들에 사용될 수도 있다.
리세싱 전에 제1 유전체 층을 형성함으로써, 제1 게이트 유전체 층은 반도체 기판 상의 반도체 디바이스들의 도핑 프로파일들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 예를 들어, 제1 유전체 층은 높은 품질 및 낮은 누설을 위해 열 산화에 의해 형성될 수도 있다. 열 산화는 반도체 기판을 소모시킬 수도 있다. 제1 유전체 층이 리세싱 후에 그리고 튜닝 후에 형성된 경우, 열 산화는 도펀트들이 튜닝을 위해 주입되는 반도체 기판의 부분들을 소모시킬 수도 있다. 이것은, 차례로, 반도체 디바이스들의 도핑 프로파일들을 변화시킬 수도 있고, 따라서 임계 전압들 및/또는 다른 적합한 파라미터들을 변화시킬 수도 있다. 제1 유전체 층은 반도체 디바이스들의 도핑 프로파일들에 부정적인 영향을 미치는 일 없이 형성될 수도 있기 때문에, 제1 유전체 층 그리고 따라서 평면형 FET은 반도체 디바이스들에 대한 수율들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 반도체 디바이스들은, 예를 들어, 정적 랜덤 액세스 메모리(static random-access memory)(SRAM) 디바이스들 및/또는 다른 적합한 반도체 디바이스(들)를 포함할 수도 있다. 추가로, 제1 유전체 층 그리고 따라서 평면형 FET은 기존의 finFET 프로세스들에 대한 영향 없이 또는 이들에 대한 최소의 영향으로 통합 및 형성될 수도 있다.
도 1a 내지 도 1d를 참조하면, 평면형 FET(102) 및 복수의 finFET들(104)을 포함하는 IC의 일부 실시예들의 상면도들 및 단면도들(100A 내지 100D)이 제공된다. 도 1a는 IC의 상면도(100A)인 반면, 도 1b 내지 도 1d는 각각 도 1a의 라인들 A-A', B-B', 및 C-C'에 따른 단면도들(100B 내지 100D)이다. 복수의 finFET들(104)은 코어 finFET(104c) 및 IO finFET(104io)을 포함한다. 평면형 FET(102)은 IO에 채용되고, 코어 및 IO finFET들(104c, 104io)은 각각 로직 코어 및 더 낮은 전압의 IO에 채용된다. 예를 들어, 평면형 FET(102)은 2.5-볼트 IO에 채용될 수도 있고, IO finFET(104io)은 1.8-볼트 IO에 채용될 수도 있다. 그러나, 다른 적합한 전압들이 가능하다.
finFET들은 평면형 FET들에 비해 감소된 전력 소비, 더 작은 피처 사이즈들, 및 다른 이익들을 가질 수도 있다. 그러나, finFET들은 평면형 FET들보다 신뢰성이 더 적을 수도 있다. 따라서, IO finFET들은 더 높은 전압들에서 동작할 때 더 짧은 수명들을 가질 수도 있다. 더 낮은 전압의 IO에 IO finFET(104io)을 사용하면서 더 높은 전압의 IO에 평면형 FET(102)을 사용함으로써, IC의 수명이 향상될 수도 있다. 평면형 FET(102)은 더 높은 전압들로부터의 신뢰성 이슈들을 완화시키고, IO finFET(104io)은 신뢰성이 이슈가 덜 되는 앞서 언급된 이익들을 제공한다. 추가로, 평면형 FET(102)은 더 높은 전압의 IO에 채용될 수도 있기 때문에, IC는 HV 적용예들, NVM 적용예들, 및 다른 적합한 적용예들에 사용될 수도 있다.
평면형 FET(102) 및 finFET(104)은 반도체 기판(106) 위에 놓이고, 대응하는 게이트 전극들(108) 및 대응하는 게이트 유전체 층들(110)을 포함한다. 평면형 FET(102)은, 반도체 기판(106)에 의해 규정되는 메사(106m) 상에 있고, finFET들(104)은 각각, 반도체 기판(106)에 의해 규정되는 핀들(106f) 상에 있다. 반도체 기판(106)은, 예를 들어, 단결정 실리콘의 벌크 기판 또는 일부 다른 적합한 반도체 기판이거나 또는 이들을 포함할 수도 있다.
메사(106m)는 길이 Lm을 가지며 핀들(106f)은 길이 Lf를 갖는다. 일부 실시예들에서, 메사 길이 Lm 대 핀 길이 Lf의 비율은 약 1:1, 2:1, 또는 5:1 이상이다. 그러나, 다른 적합한 값들이 가능하다. 일부 실시예들에서, 메사(106m)는 약 150 나노미터들보다 더 큰 폭 Wm을 갖지만, 다른 적합한 값들이 가능하다. 일부 실시예들에서, 핀들(106f)은 약 16 나노미터들보다 더 큰 개별 폭들 Wf 또는 일부 다른 적합한 값들을 갖는다. 일부 실시예들에서, 메사(106m)의 상부 표면적은 핀들(106f)의 개별 상부 표면적들보다 더 큰 자릿수이지만, 상부 표면적들 사이의 다른 적합한 관계들이 가능하다.
게이트 전극들(108)은 각각 메사(106m) 및 핀들(106f) 위에 놓여 있다. 평면형 FET(102)의 게이트 전극(108)은 메사(106m)의 최상(topmost) 표면 위로 전체적으로 또는 실질적으로 상승된 최저(bottommost) 표면을 갖는다. 일부 실시예들에서, 평면형 FET(102)의 게이트 전극(108)은, 역 U자형 프로파일, 평평한 또는 평면의 프로파일, 또는 일부 다른 적합한 프로파일을 갖는 저부를 갖는다. 일부 실시예들에서, 평면형 FET(102)의 게이트 전극(108)은, 메사(106m)의 최상 포인트 또는 에지 위로 상승된 최저 포인트 또는 에지를 갖는다. finFET들(104)의 게이트 전극들(108) 각각은 핀들(106f)의 상부들 주위를 감싸고, 핀들(106f)의 상부 표면들에 비해 리세싱되는 저부 표면들을 갖는다. 일부 실시예들에서, finFET들(104)의 게이트 전극들(108)은, 역 U자형 프로파일들 또는 일부 다른 적합한 프로파일들을 갖는 저부들을 갖는다. 게이트 전극들(108)은, 예를 들어, 금속, 도핑된 폴리실리콘, 일부 다른 적합한 전도성 재료(들), 또는 전술한 것의 임의의 조합이거나 또는 이들을 포함할 수도 있다.
일부 실시예들에서, 평면형 FET(102)의 게이트 전극(108)은, 약 0.24 마이크로미터들, 0.4 마이크로미터들, 0.5 마이크로미터들, 0.72 마이크로미터들, 1.0 마이크로미터들, 또는 일부 다른 적합한 값보다 더 큰 길이 Lg를 갖는다. 길이 Lg를 증가시키면 평면형 FET(102)이 동작을 지속할 수 있게 하는 전압을 증가시키거나 그리고/또는 평면형 FET(102)의 수명을 증가시킨다. 예를 들어, 길이 Lg를 약 0.24 마이크로미터들로부터 약 1.0 마이크로미터들로 증가시키면 평면형 FET(102)의 수명을 약 2 내지 3 자릿수들만큼 증가시킬 수도 있다.
게이트 유전체 층들(110) 각각은 게이트 전극들(108)을 반도체 기판(106)으로부터 분리시킨다. 평면형 FET(102)의 게이트 유전체 층(110)은 평면형 FET(102)의 게이트 전극(108)을 메사(106m)로부터 분리시키고, finFET들(104)의 게이트 유전체 층들(110) 각각은 핀들(106f)로부터 finFET들(104)의 게이트 전극들(108)을 분리시킨다. 게이트 유전체 층들(110)은 상이한 동작 조건들 및/또는 사용량들을 고려하여 상이한 두께들 및/또는 재료 조성들을 갖는다. 예를 들어, 평면형 FET(102)은 IO finFET(104io)보다 더 높은 전압의 IO에 채용될 수도 있기 때문에, 평면형 FET(102)의 게이트 유전체 층(110)은 IO finFET(104io)의 게이트 유전체 층(110)보다 더 두꺼울 수도 있다.
일부 실시예들에서, 평면형 FET(102)의 게이트 유전체 층(110)은 제1 IO 유전체 층(112), 제2 IO 유전체 층(114), 및 코어 유전체 층(116)에 의해 규정되는 반면, IO finFET(104io)의 게이트 유전체 층(110)은 제1 IO 유전체 층(112)에 의해서가 아니라 제2 IO 유전체 층(114) 및 코어 유전체 층(116)에 의해 규정된다. 대안적인 실시예들에서, 코어 유전체 층(116)은 평면형 FET(102)의 게이트 유전체 층(110) 및/또는 IO finFET(104io)의 게이트 유전체 층(110)으로부터 생략된다. 일부 실시예들에서, 코어 finFET(104c)의 게이트 유전체 층(110)은 제1 및 제2 IO 유전체 층들(112, 114)에 의해서가 아니라 코어 유전체 층(116)에 의해 규정된다. 대안적인 실시예들에서, 코어 finFET(104c)의 게이트 유전체 층(110)은 또한 제1 IO 유전체 층(112) 및/또는 제2 IO 유전체 층(114)에 의해 규정된다.
제1 IO 유전체 층(112)은, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 유사하게, 제2 IO 유전체 층(114)은, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 제2 IO 유전체 층(114)은 제1 IO 유전체 층(112)보다 상승된 농도의 질소를 갖는다. 질소는, 예를 들어, 제1 IO 유전체 층(112)을 통한 도펀트들의 확산을 억제할 수도 있는데, 이는, 예를 들어, 감소된 게이트 전류 누설 및/또는 증가된 신뢰성에 이르게 할 수도 있다. 일부 실시예들에서, 제1 및 제2 IO 유전체 층들(112, 114)은 이들 사이의 경계들이 쉽게 구별가능하지 않을 수도 있도록, 동일한 재료이거나 또는 이를 포함한다.
이후에 확인되는 바와 같이, 제1 IO 유전체 층(112)은 반도체 기판(106) 상의 반도체 디바이스들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 예를 들어, IC의 형성 동안, 반도체 디바이스들의 임계 전압들 및/또는 다른 적합한 파라미터들을 튜닝하기 위해 도펀트들이 반도체 기판(106) 내에 주입될 수도 있다. 제1 IO 유전체 층(112)에 채용된 퇴적 프로세스가 이들 도펀트들에 영향을 미치지 않도록 제1 IO 유전체 층(112)이 이 튜닝 전에 형성될 수도 있다. 제1 IO 유전체 층(112)이 반도체 디바이스들에 영향을 미치는 일 없이 형성될 수도 있기 때문에, 제1 IO 유전체 층(112) 그리고 따라서 평면형 FET(102)은 반도체 디바이스들에 대한 수율들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 반도체 디바이스들은, 예를 들어, SRAM 디바이스들, 코어 finFET(104c), IO finFET(104io), 일부 다른 적합한 반도체 디바이스(들), 또는 전술한 것의 임의의 조합을 포함할 수도 있다. 추가로, 제1 IO 유전체 층(112) 그리고 따라서 평면형 FET(102)은 영향 없이 또는 최소의 영향으로 기존의 finFET 프로세스들에 통합될 수도 있다.
코어 유전체 층(116)은, 예를 들어, 실리콘 산화물, 하이 k 유전체(high k dielectric), 일부 다른 적합한 유전체(들), 또는 전술한 것의 임의의 조합이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 코어 유전체 층(116)은, 게이트 전극들(108)의 밑면들에 대해 개별적이고 이들을 각각 커핑(cupping)하는 U자형 프로파일들을 갖는다. 대안적인 실시예들에서, 코어 유전체 층(116)은 일부 다른 적합한 프로파일들을 갖는다.
하드 마스크들(118) 각각은 게이트 전극들(108)을 커버하거나 그리고/또는 측벽 스페이서들(120)은 각각 게이트 전극들(108)의 측벽들 상에 있다. 대안적인 실시예들에서, 하드 마스크들(118) 및/또는 측벽 스페이서들(120)이 생략된다. 하드 마스크들(118)은, 예를 들어, 실리콘 질화물 및/또는 일부 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 유사하게, 측벽 스페이서들(120)은, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 하드 마스크들(118) 및 측벽 스페이서들(120)은 이들 사이의 경계들이 쉽게 구별가능하지 않을 수도 있도록, 동일한 재료이거나 또는 이를 포함한다.
디바이스 웰들(122)은 각각 메사(106m) 및 핀들(106f)에 있고, 각각 메사(106m) 및 핀들(106f)의 상부 표면들을 따라 존재한다. 디바이스 웰들(122)은 평면형 FET(102) 및 finFET들(104)에 대해 개별적이고 각각 평면형 FET(102) 및 finFET들(104) 아래에 놓여 있다. 디바이스 웰들(122) 각각은, 대응하는 FET의 타입(예를 들어, P 타입 또는 N 타입)에 따라 변하는 도핑 타입을 갖는다. 예를 들어, P 타입 FET은 N 타입 디바이스 웰을 가질 수도 있는 반면, N 타입 FET은 P 타입 디바이스 웰을 가질 수도 있다. 대안적인 실시예들에서, 디바이스 웰들(122) 중 하나, 일부, 또는 전부가 생략된다.
소스/드레인 영역들(124) 각각은 디바이스 웰들(122) 위에 놓이고 각각 메사(106m) 및 핀들(106f)에 있다. 추가로, 소스/드레인 영역들(124)은 게이트 전극들(108) 각각이 소스/드레인 영역들(124) 중 2개 사이에 샌드위치되도록 배열된다. 실시예들에서, 소스/드레인 영역들(124)은 개별 소스/드레인 연장부들(124e)을 갖는다. 소스/드레인 연장부들(124e) 각각은 측벽 스페이서들(120) 아래에 놓이고, 대응하는 소스/드레인 영역들의 나머지 부분들보다 더 낮은 도핑 농도를 갖는다. 대안적인 실시예들에서, 소스/드레인 연장부들(124e) 중 일부 또는 전부가 생략된다. 소스/드레인 영역들(124)은, 대응하는 디바이스 웰들과는 반대의 도핑 타입을 갖는다.
finFET들(104) 및 평면형 FET(102)에 대해 개별적인 채널 영역들(126) 각각은 대응하는 FET들 아래에 놓이고 대응하는 FET들의 소스/드레인 영역들 사이에서 연장된다. FET의 게이트 전극에 인가된 바이어스 전압에 따라, 대응하는 채널 영역은 전도 상태와 비전도 상태 사이에서 전환된다. 전도 상태에서, FET의 소스/드레인 영역들은 함께 전기적으로 커플링된다. 비전도 상태에서, FET의 소스/드레인 영역들은 전기적으로 격리된다.
에피택셜 구조체들(128) 각각은 소스/드레인 영역들(124)과 중첩되고 채널 영역들(126)에 응력을 가하여 캐리어 이동도를 증가시킨다. 에피택셜 구조체들과 중첩되는 소스/드레인 영역들은, 예를 들어, 스트레인된 소스/드레인(strained source/drain)(SSD) 영역들이라고도 또한 알려져 있을 수도 있다. N 타입 FET의 경우, 에피택셜 구조체들은, 예를 들어, 실리콘 탄화물 또는 대응하는 채널에 인장 응력을 가하는 일부 다른 적합한 재료이거나 또는 이들을 포함할 수도 있다. P 타입 FET의 경우, 에피택셜 구조체들은, 예를 들어, 실리콘 게르마늄 또는 대응하는 채널에 압축 응력을 가하는 일부 다른 적합한 재료이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 에피택셜 구조체들(128)은 육각형 프로파일들을 갖지만, 다른 적합한 프로파일들이 가능하다. 대안적인 실시예들에서, 에피택셜 구조체들(128) 중 하나, 일부 또는 전부가 생략된다.
도 1c 및 도 1d에서 가장 잘 확인되는 바와 같이, 평면형 FET(102)의 에피택셜 구조체들(128)은, finFET들(104)의 에피택셜 구조체들(128)과는 상이한 프로파일들 및 높이들을 갖는다. 예를 들어, 평면형 FET(102)의 에피택셜 구조체들(128)은 제1 높이 Hp를 가질 수도 있는 반면, finFET들(104)의 에피택셜 구조체들(128)은 제1 높이 Hp보다 더 큰 제2 높이 Hfin을 가질 수도 있다. 상이한 프로파일들 및 높이들은, 예를 들어, 에피택셜 구조체들(128)의 형성 동안 상이한 에피택셜 로딩(loading)으로 인한 것일 수도 있다. 예를 들어, 평면형 FET(102)의 에피택셜 구조체들(128)은 finFET들(104)의 에피택셜 구조체들(128)과 동시에 형성될 수도 있다. 에피택셜 구조체들(128)의 위치들 주위의 상이한 피처 밀도들 및/또는 피치들은 에피택셜 구조체들(128)이 내부에 형성되는 개구들을 형성하는 동안 상이한 에칭 레이트(etch rate)들에 이르게 할 수도 있다. 그 결과, 개구들은 상이한 높이들 및 프로파일들을 가질 수도 있다. 일부 실시예들에서, 평면형 FET(102)의 에피택셜 구조체들(128)은 또한, 예를 들어, 에피택셜 로딩으로 인해 finFET들(104)의 에피택셜 구조체들(128)과는 상이한 체적들을 갖는다.
트렌치 격리 구조체(130)가 반도체 기판(106) 위에 놓이고 메사(106m) 및 핀들(106f)을 둘러싼다. 트렌치 격리 구조체(130)는 평면형 FET(102)으로부터 finFET들(104)로 스텝 다운되어, 핀들(106f)이 트렌치 격리 구조체(130) 위로 연장된다. 추가로, 트렌치 격리 구조체(130)는 메사(106m)의 주변부를 따라 연장되는 리세스(130r)를 가져서, 메사(106m)의 상부 표면이 트렌치 격리 구조체(130)의 리세싱된 상부 표면 부분과 동일 높이로 되거나 또는 대략 동일 높이로 되도록 한다. 일부 실시예들에서, 리세스(130r)는 메사(106m)의 주변부를 따라 폐쇄된 경로 내에서 연장된다. 대안적인 실시예들에서, 리세스(130r)는 평면형 FET(102)의 소스/드레인 영역들(124) 사이에서 연장되는 메사(106m)의 에지들로 국소화된다. 트렌치 격리 구조체(130)는, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 추가로, 트렌치 격리 구조체(130)는, 예를 들어, 얕은 트렌치 격리(STI) 구조체 또는 일부 다른 적합한 타입의 트렌치 격리 구조체일 수도 있다.
리세스(130r)는, 예를 들어, 평면형 FET(102)의 성능을 향상시킬 수도 있다는 것이 이해되었다. 예를 들어, 메사(106m)의 소스/드레인 영역들(124) 사이에서 연장되는 메사(106m)의 에지들은 평면형 FET(102)에 대한 포화 전류 및 오프 전류(off current)에 부정적인 영향을 미치는 고농도의 결함들을 가질 수도 있다. 리세스(130r)는 결함들의 영향을 적어도 부분적으로 완화시키기 위해 그리고 평면형 FET(102)에 대한 포화 전류 및 오프 전류를 향상시키기 위해 에지들에서의 구조체를 변화시킨다. 이것은, 차례로, 평면형 FET(102)의 신뢰성을 향상시킬 수도 있다. 일부 실시예들에서, 메사(106m)의 상부 표면으로부터 트렌치 격리 구조체(130)의 상부 표면까지의 거리 D1은 약 4 나노미터들, 6 나노미터들, 또는 일부 다른 적합한 값보다 더 크다. 대안적인 실시예들에서, 거리 D1은 약 2 내지 4 나노미터들, 약 2 내지 6 나노미터들, 약 4 나노미터들 이하, 약 6 나노미터들 이하, 또는 일부 다른 적합한 값이다. 거리 D1이 약 4 나노미터들, 6 나노미터들, 또는 일부 다른 적합한 값 이하인 적어도 일부의 실시예들에서, 리세스(130r)는 최소의 성능 개선 때문에 생략될 수도 있다.
평면형 FET(102)이 IO에 채용되는 것으로 설명되지만, 평면형 FET(102)은 IO로 제한되지 않는다는 것이 이해되어야 한다. 오히려, 대안적인 실시예들에서, 평면형 FET(102)은 로직, HV 적용예들 등에 대안적으로 사용될 수도 있다. 유사하게, 코어 finFET(104c) 및 IO finFET(104io)이 각각 로직 코어 및 IO와 관련하여 설명되지만, 코어 finFET(104c) 및 IO finFET(104io)은 로직 코어 및 IO로 제한되지 않는다. 코어 finFET(104c) 및/또는 IO finFET(104io)은 대안적인 실시예들에서 다른 적합한 적용예들에 사용될 수도 있다. 예를 들어, 코어 finFET(104c)은 SRAM에 사용될 수도 있다. 더 추가로, 평면형 FET(102)이 finFET들과 통합되지만, 평면형 FET(102)은 대안적으로 나노시트 FET들, 게이트-올-라운드(gate-all-around)(GAA) FET들 등과 통합될 수도 있다. 예를 들어, 코어 finFET(104c)은 나노시트 FET, GAA FET, 또는 다른 적합한 타입의 FET으로 대체될 수도 있거나, 그리고/또는 IO finFET(104io)은 나노시트 FET, GAA FET, 또는 다른 적합한 타입의 FET으로 대체될 수도 있다.
도 2를 참조하면, 도 1a 내지 도 1d의 IC의 일부 실시예들의 사시도(200)가 제공된다. 명확성을 위해, 핀들(106f), 메사(106m), 및 소스/드레인 영역들(124)은 트렌치 격리 구조체(130)에 의해 커버되는 팬텀(phantom)으로 도시되어 있다.
도 3a 내지 도 3e를 참조하면, 도 1a 내지 도 1d의 IC의 일부 대안적인 실시예들의 단면도들(300A 내지 300E)이 제공된다. 단면도들(300A 내지 300E)은, 예를 들어, 도 1a의 라인 A-A'를 따라 취득될 수도 있다.
도 3a의 단면도(300A)에 의해 예시된 바와 같이, 딥 웰(deep well)들(302)이 각각 메사(106m) 및 핀들(106f)에 있다. 추가로, 딥 웰들(302) 각각은 디바이스 웰들(122) 아래에 놓여 있다. 가시적이지 않지만, 딥 웰들(302) 중 하나는 IO finFET(104io)에 대해 예시된 바와 같이 코어 finFET(104c)의 디바이스 웰(122) 아래에 놓여 있을 수도 있다. 딥 웰들(302)은 대응하는 디바이스 웰들과는 반대의 도핑 타입들을 갖는다. 딥 웰들(302)은, 예를 들어, 디바이스 웰들(122) 내의 도펀트들 및/또는 불순물들이 반도체 기판(106)의 나머지 부분으로 또는 그 반대의 경우로 확산되는 것을 억제할 수도 있다. 추가적으로 또는 대안적으로, 딥 웰들(302)은, 예를 들어, 평면형 FET들(102) 및 finFET들(104)에 향상된 전기적 격리를 제공할 수도 있다. 일부 실시예들에서, 딥 웰들(302)은 P 타입 FET들이 아니라 N 타입 FET들에 채용된다. 대안적인 실시예들에서, 딥 웰들(302) 중 하나, 일부, 또는 전부가 생략된다.
도 3b의 단면도(300B)에 의해 예시된 바와 같이, 메사(106m)의 상부 표면이 핀들(106f)의 상부 표면들에 비해 거리 D2만큼 리세싱된다. 대안적인 실시예들에서, 메사(106m)의 상부 표면은 핀들(106f)의 상부 표면들에 비해 거리 D2만큼 상승될 수도 있다. 메사(106m)의 상부 표면과 핀들(106f)의 상부 표면들 사이의 수직 오프셋은, 예를 들어, IC를 형성하는 동안 수행되는 평탄화 프로세스의 불균일한 로딩을 최소화하기 위해 채용될 수도 있다. 그러한 불균일한 로딩은 불균일한 평탄화에 이르게 할 수 있는데, 이는 IC를 형성하는 동안 수행되는 포토리소그래피 및 다른 적합한 반도체 제조 프로세스들 동안 오정렬에 이르게 할 수 있다.
도 3c의 단면도(300C)에 의해 예시된 바와 같이, 메사(106m)의 주변부에서의 리세스(130r)(예를 들어, 도 1b 참조)가 생략된다. 이와 같이, 메사(106m)에 인접한 트렌치 격리 구조체(130)의 측벽이, 메사(106m)의 상부 표면 위로 상승된 상부 에지를 갖는다. 리세스(130r)는, 예를 들어, 평면형 FET(102)의 성능을 향상시킬 수도 있다. 그러나, 메사(106m)의 상부 표면으로부터 트렌치 격리 구조체(130)의 상부 표면까지의 거리 D1이 약 4 나노미터들, 6 나노미터들, 또는 일부 다른 적합한 값보다 더 작은 경우, 리세스(130r)로부터의 성능 개선이 최소일 수도 있고 따라서 리세스(130r)는 평면형 FET(102)의 성능에 대한 최소의 영향으로 생략될 수도 있다. 이후에 확인되는 바와 같이, 이것은 비용 절감에 이르게 할 수도 있다. 일부 실시예들에서, 거리 D1은 약 2 내지 4 나노미터들, 약 2 내지 6 나노미터들, 약 4 내지 6 나노미터들, 또는 일부 다른 적합한 값이다.
도 3d의 단면도(300D)에 의해 예시된 바와 같이, 메사(106m)의 주변부에서의 리세스(130r)(예를 들어, 도 1b 참조)가 생략되고 거리 D1(예를 들어, 도 1b 참조)이 0 또는 약 0이다. 이와 같이, 평면형 FET(102)의 게이트 전극(108)은, 평탄한 그리고/또는 평면인 저부 프로파일을 갖는다. 그러나, 다른 적합한 프로파일들이 가능하다. 추가적으로, 트렌치 격리 구조체(130)는 평면형 FET(102)에 더 가까운 위치에서 평면형 FET(102)으로부터 finFET들(104)로 스텝 다운되고 평면형 FET(102)의 측벽 스페이서에 정렬된다. 대안적인 실시예들에서, 트렌치 격리 구조체(130)는 도 1b에 예시된 위치에서 또는 일부 다른 적합한 위치에서 평면형 FET(102)으로부터 finFET들(104)로 스텝 다운된다.
도 3e의 단면도(300E)에 의해 예시된 바와 같이, 코어 유전체 층(116)은, 예를 들어, 평면형 FET(102)의 게이트 유전체 층(110)으로부터 생략될 수도 있다.
도 3a 내지 도 3e는 도 1b의 단면도(100B)의 수정을 통해 도 1a 내지 도 1d의 IC에 대한 변형들을 설명하지만, 도 1a, 도 1c, 및 도 1d에서의 상면도들 및 단면도들(100A, 100C, 및 100D) 각각이 유사하게 수정될 수도 있다는 것이 이해되어야 한다. 예를 들어, 도 1d의 단면도(100D)는 도 3a에 예시된 바와 같이 코어 finFET(104c) 및 IO finFET(104io) 아래에 각각이 놓이는 딥 웰들(302)을 포함하도록 수정될 수도 있다. 추가로, 도 3a 내지 도 3e는 도 1a 내지 도 1d의 IC에 대한 상이한 변형들을 설명하지만, 변형들의 조합들이 가능하다는 것이 이해되어야 한다. 예를 들어, IC는 도 3a에 예시된 바와 같은 딥 웰들(302)을 가질 수도 있고, 도 3c에 예시된 바와 같은 메사(106m)의 주변부에서의 리세스(130r)(예를 들어, 도 1b 참조)를 추가로 생략할 수도 있다.
도 4a 및 도 4b를 참조하면, 도 1a 내지 도 1d의 IC의 일부 대안적인 실시예들의 단면도들(400A, 400B)이 제공된다. 단면도들(400A 및 400B)은, 예를 들어, 도 1a의 라인 B-B'를 따라 취득될 수도 있다.
도 4a의 단면도(400A)에 의해 예시된 바와 같이, 에피택셜 구조체들(128)은 대응하는 제1 에피택셜 층들(128a) 및 대응하는 제2 에피택셜 층들(128b)을 포함한다. 대안적인 실시예들에서, 에피택셜 구조체들(128)은 더 많은 또는 더 적은 에피택셜 층들을 포함한다. 제1 에피택셜 층들(128a)은 에피택셜 구조체들(128)의 주변부를 규정하고 제2 에피택셜 층들(128b)을 반도체 기판(106)으로부터 분리시킨다. 추가로, 제1 및 제2 에피택셜 층들(128a, 128b)은 상이한 재료 조성들을 갖는다. 상이한 재료 조성들을 갖는 다수의 에피택셜 층들로 에피택셜 구조체들(128)을 형성함으로써, 에피택셜 구조체들(128)의 재료 조성들이 미세하게 튜닝될 수도 있다.
도 4b의 단면도(400B)에 의해 예시된 바와 같이, 다수의 평면형 FET들(102)이 (예를 들어, 단일 평면형 FET 대신에) 메사(106m) 상에 있다. 2개의 평면형 FET들(102)이 예시되어 있지만, 더 많은 평면형 FET들이 가능하다. 평면형 FET들(102)은 각각, 평면형 FET들(102)이 디바이스 웰들(122) 중 공통된 하나의 것과 소스/드레인 영역들(124) 중 공통된 하나의 것을 공유한다는 것을 제외하고는, 도 1c의 평면형 FET(102)이 예시 및 설명된 바와 같다.
도 4a 및 도 4b는 도 1c의 단면도(100C)의 수정을 통해 도 1a 내지 도 1d의 IC에 대한 변형들을 설명하지만, 도 1a, 도 1b, 및 도 1d에서의 상면도들 및 단면도들(100A, 100B, 및 100D) 각각이 유사하게 수정될 수도 있다는 것이 이해되어야 한다. 추가로, 도 4a 및 도 4b는 도 1a 내지 도 1d의 IC에 대한 상이한 변형들을 설명하지만, 변형들의 조합들이 가능하다는 것이 이해되어야 한다.
도 5를 참조하면, 대응하는 채널 길이들을 따라 연장되는 방향으로 서로 이격되는 평면형 FET(102) 및 IO finFET(104io)을 포함하는 IC의 일부 실시예들의 단면도(500)가 제공된다. 평면형 FET(102) 및 IO finFET(104io)은, 평면형 FET(102) 및 IO finFET(104io)이 상이한 상대적 포지셔닝을 갖는다는 것을 제외하고는, 도 1a 내지 도 1d에 설명 및 예시된 바와 같다.
평면형 FET(102)의 에피택셜 구조체들(128)은, IO finFET(104io)의 에피택셜 구조체들(128)과는 상이한 프로파일들 및 높이들을 갖는다. 예를 들어, 평면형 FET(102)의 에피택셜 구조체들(128)은 제1 높이 Hp를 가질 수도 있는 반면, IO finFET(104io)의 에피택셜 구조체들(128)은 제1 높이 Hp보다 더 큰 제2 높이 Hfin을 가질 수도 있다. 상이한 프로파일들 및 높이들은, 예를 들어, 에피택셜 구조체들(128)의 형성 동안 상이한 에피택셜 로딩으로 인한 것일 수도 있다. 예를 들어, 평면형 FET(102)의 에피택셜 구조체들(128)은 IO finFET(104io)의 에피택셜 구조체들(128)과 동시에 형성될 수도 있다. 메사(106m)가 핀(106f)보다 더 클 수도 있기 때문에, 피처 밀도들 및 노출된 표면적들이 메사(106m) 및 핀(106f)에서 상이할 수도 있다. 상이한 피처 밀도들 및 노출된 표면적들은 에피택셜 구조체들(128)이 내부에 형성되는 개구들을 형성하는 동안 상이한 에칭 레이트들에 이르게 할 수도 있다. 상이한 에칭 레이트들의 결과로서, 평면형 FET(102)의 에피택셜 구조체들(128)이 내부에 형성되는 개구들은, IO finFET(104io)의 에피택셜 구조체들(128)이 내부에 형성되는 개구들보다 더 얕을 수도 있다.
도 6a 및 도 6b를 참조하면, 도 5의 IC의 일부 대안적인 실시예들의 단면도들(600A, 600B)이 제공된다.
도 6a의 단면도(600A)에 의해 예시된 바와 같이, 에피택셜 구조체들(128)은 대응하는 제1 에피택셜 층들(128a) 및 대응하는 제2 에피택셜 층들(128b)을 포함한다. 대안적인 실시예들에서, 에피택셜 구조체들(128)은 더 많은 에피택셜 층들을 포함한다. 제1 에피택셜 층들(128a)은 에피택셜 구조체들(128)의 주변부를 규정하고 제2 에피택셜 층들(128b)을 반도체 기판(106)으로부터 분리시킨다. 추가로, 제1 및 제2 에피택셜 층들(128a, 128b)은 상이한 재료 조성들을 갖는다. 이전에 논의된 바와 같이, 상이한 재료 조성들을 갖는 다수의 에피택셜 층들로 에피택셜 구조체들(128)을 형성함으로써, 에피택셜 구조체들(128)의 재료 조성들이 미세하게 튜닝될 수도 있다.
평면형 FET(102)의 제1 및 제2 에피택셜 층들(128a, 128b)은, IO finFET(104io)과는 상이한 프로파일들 및 두께들을 갖는다. 예를 들어, 평면형 FET(102)의 제1 에피택셜 층들(128a)은 측벽들에서 제1 두께 Tp를 가질 수도 있는 반면, IO finFET(104io)의 제1 에피택셜 층들(128a)은 측벽들에서 제1 두께 Tp보다 더 큰 제2 두께 Tfin을 가질 수도 있다. 상이한 프로파일들 및 두께들은, 예를 들어, 에피택셜 구조체들(128)의 형성 동안 상이한 에피택셜 로딩으로 인한 것일 수도 있다. 예를 들어, 에피택셜 구조체들(128)의 위치들 주위의 상이한 피처 밀도들 및/또는 피치들은 에피택셜 구조체들(128)이 내부에 형성되는 개구들을 형성하는 동안 상이한 에칭 레이트들에 이르게 할 수도 있다. 그 결과, 개구들은 상이한 높이들 및 프로파일들을 가질 수도 있다. 개구들의 상이한 높이들 및 프로파일들은 제1 및 제2 에피택셜 층들(128a, 128b)을 퇴적시키는 동안 상이한 에피택셜 퇴적 레이트들에 이르게 할 수도 있다. 예를 들어, 상이한 배향들을 갖는 표면들은, 상이한 퇴적 레이트들을 가질 수도 있다. 그 결과, 평면형 FET(102)의 제1 및 제2 에피택셜 층들(128a, 128b)은, IO finFET(104io)과는 상이한 프로파일들 및 두께들로 퇴적될 수도 있다. 일부 실시예들에서, 평면형 FET(102)의 제1 및 제2 에피택셜 층들(128a, 128b)은, IO finFET(104io)과는 상이한 체적들로 퇴적될 수도 있다.
평면형 FET(102)의 제1 및 제2 에피택셜 층들(128a, 128b)은 IO finFET(104io)과는 상이한 프로파일들 및 두께를 갖기 때문에, 평면형 FET(102)의 에피택셜 구조체들(128)은 IO finFET(104io)의 에피택셜 구조체들(128)과는 상이한 재료 조성들을 갖는다. 예를 들어, 제1 에피택셜 층들(128a)의 재료와 제2 에피택셜 층들(128b)의 재료 사이의 비율은 IO finFET(104io)의 에피택셜 구조체들(128)에서보다 평면형 FET(102)의 에피택셜 구조체들(128)에서 상이할 수도 있다.
도 6b의 단면도(600B)에 의해 예시된 바와 같이, 평면형 FET(102)의 게이트 길이 Lg가 감소되어 그것이 IO finFET(104io)의 게이트 길이와 동일하거나 또는 실질적으로 동일하다. 추가로, 트렌치 격리 구조체(130)의 레이아웃이 변경된다.
도 7a를 참조하면, 도 5의 IC의 일부 더 상세한 실시예들의 단면도(700A)가 제공되고, 여기서 IC는, 메모리 어레이(702), 및 평면형 FET(102), IO finFET(104io), 및 메모리 어레이(702)에 전기적으로 커플링되는 인터커넥트 구조체(704)를 더 포함한다. 메모리 어레이(702)는 복수의 메모리 셀들(706)을 포함한다. 메모리 셀들(706)은 복수의 컬럼(column)들에 있고, 단면도(700A)에서 가시적이지 않지만, 복수의 로우(row)들에 있을 수도 있다. 메모리 셀들(706)은, 예를 들어, 저항성 랜덤 액세스 메모리(resistive random-access memory)(RRAM) 셀들, 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory)(MRAM) 셀들, 또는 일부 다른 적합한 타입의 메모리 셀들일 수도 있다.
인터커넥트 구조체(704)는 인터커넥트 유전체 층(708)을 포함하고, 복수의 콘택 비아(contact via)들(710), 복수의 와이어들(712), 및 복수의 인터와이어 비아들(714)을 더 포함한다. 인터커넥트 유전체 층(708)은, 예를 들어, 실리콘 산화물, 로우 k 유전체(low k dielectric), 일부 다른 적합한 유전체(들), 또는 전술한 것의 임의의 조합이거나 또는 이들을 포함할 수도 있다. 콘택 비아들(710), 와이어들(712), 및 인터와이어 비아들(714)은 평면형 FET들(102) 및 IO finFET(104io)으로부터 이어지는 전도성 경로들을 규정하기 위해 인터커넥트 유전체 층(708)에 교호로 적층된다. 그러한 전도성 경로는 평면형 FET(102)의 소스/드레인 영역으로부터 메모리 어레이(702)의 비트 라인(BL)까지 연장될 수도 있는데, 이 비트 라인은 와이어들(712) 중 하나에 의해 규정될 수도 있다. 콘택 비아들(710), 와이어들(712), 및 인터와이어 비아들(714)은, 예를 들어, 금속 및/또는 일부 다른 적합한 전도성 재료(들)이거나 또는 이들을 포함할 수도 있다.
콘택 비아들(710)을 형성하는 동안 에칭 스톱부(etch stop)를 제공하기 위해 콘택 에칭 스톱 층(contact etch stop layer)(CESL)(716)이 트렌치 격리 구조체(130)와 인터커넥트 구조체(704) 사이에 있다. 예를 들어, CESL(716)은 IO finFET(104io) 및 평면형 FET(102)의 소스/드레인 영역들(124)로 연장되는 콘택 비아들을 형성하는 동안 에칭 스톱부를 제공할 수도 있다. CESL(716)은, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다.
도 7b를 참조하면, 메모리 어레이(702)가 생략된, 도 7a의 IC의 일부 대안적인 실시예들의 단면도(700B)가 제공된다. 추가로, 복수의 패드들(718) 및 패시베이션 층(720)이 인터커넥트 유전체 층(708)의 상부를 따라 존재한다. 패드들(718)은, 예를 들어, IO, 접지, 전력, 또는 일부 다른 적용예에 채용될 수도 있다. 패드들(718)은 콘택 비아들(710), 와이어들(712), 및 인터와이어 비아들(714)에 의해 평면형 FET(102) 및 IO finFET(104io)에 전기적으로 커플링된다. 패시베이션 층(720)은 인터커넥트 유전체 층(708) 위에 놓이고, 패드들(718)을 노출시키는 패드 개구들(722)을 규정한다. 패드 개구들(722)은, 예를 들어, IC 외부의 구조체에 패드들(718)을 전기적으로 커플링하는 솔더 범프들 또는 일부 다른 적합한 전도성 구조체들을 수용할 수도 있다. 패시베이션 층(720)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 일부 다른 적합한 유전체(들), 또는 전술한 것의 임의의 조합이거나 또는 이들을 포함할 수도 있다.
도 5, 도 6a, 도 6b, 도 7a, 및 도 7b가 IO finFET(104io)으로 설명되지만, 대안적인 실시예들에서 코어 finFET(104c)이 IO finFET(104io)을 대체할 수도 있다. 코어 finFET(104c)은, 예를 들어, 도 1a 내지 도 1d에 설명 및 예시된 바와 같을 수도 있다. 추가로, 도 5, 도 6a, 도 6b, 도 7a, 및 도 7b 중 임의의 하나의 도면의 평면형 FET(102) 및/또는 IO finFET(104io)은 대안적인 실시예들에서 도 3a 내지 도 3e, 도 4a, 및 도 4b 중 임의의 하나 또는 조합에서 설명 및 예시된 바와 같이 수정될 수도 있다. 추가로, 대안적인 실시예들에서 도 7a의 메모리 어레이(702)가 생략될 수도 있다.
도 8a 및 도 8b를 참조하면, 대응하는 채널 길이들에 대해 횡방향으로 연장되는 방향으로 이격되는 복수의 finFET들(104) 및 평면형 FET(102)을 포함하는 IC의 일부 실시예들의 상면도 및 단면도(800A, 800B)가 제공된다. 도 8b의 단면도(800B)는, 예를 들어, 도 8a의 라인 D-D'를 따라 취득될 수도 있다.
평면형 FET(102) 및 finFET들(104)은, finFET들(104)이 게이트 스택(802)을 공유하고 특정 피처들(예를 들어, 디바이스 웰들, 트렌치 격리 구조체 등)이 생략된다는 것을 제외하고는, 도 1a 내지 도 1d에 설명된 바와 같다. 이들 생략된 피처들은 대안적인 실시예들에서 존재할 수도 있다. 게이트 스택(802)은 게이트 유전체 층(예를 들어, 도 1a 내지 도 1d에서 110 참조), 게이트 유전체 층 위에 놓이는 게이트 전극(예를 들어, 도 1a 내지 도 1d에서 108 참조), 및 게이트 전극 위에 놓이는 하드 마스크(118)를 포함한다. 대안적인 실시예들에서, finFET들(104) 중 적어도 하나가 개별 게이트 스택을 갖거나 그리고/또는 finFET들(104) 중 적어도 2개, 그러나 finFET들(104) 전부보다는 더 적은 것이 게이트 스택(802)을 서로와 공유하지만, finFET들(104) 중 나머지 부분과는 공유하지 않는다.
평면형 FET(102)의 에피택셜 구조체들(128)(예를 들어, 평면형 에피택셜 구조체들)은 제1 높이 Hp를 갖는 반면, finFET들(104)의 에피택셜 구조체들(128)(예를 들어, 핀 에피택셜 구조체들)은 제1 높이 Hp보다 더 큰 제2 높이 Hfin을 갖는다. 추가로, 평면형 에피택셜 구조체들의 상부 표면들은 핀 에피택셜 구조체들의 상부 표면들에 비해 리세싱되고, 평면형 에피택셜 구조체들의 저부 표면들은 핀 에피택셜 구조체들의 저부 표면들 위로 상승된다. 전술한 바와 같이, 에피택셜 구조체들(128) 사이의 이 변형은 평면형 FET(102) 및 finFET들(104)에서의 상이한 에피택셜 로드들로 인한 것일 수도 있다.
도 9a 및 도 9b를 참조하면, 인터커넥트 구조체(704)에 전기적으로 커플링되는 복수의 finFET들(104) 및 복수의 평면형 FET들(102)을 포함하는 IC의 일부 실시예들의 상면도 및 단면도(900A, 900B)가 제공된다. 도 9b의 단면도(900B)는, 예를 들어, 도 9a의 라인 E-E'를 따라 취득될 수도 있는 반면, 도 9a의 상면도(900A)는, 예를 들어, 도 9b의 라인 F-F'를 따라 취득될 수도 있다.
복수의 평면형 FET들(102)은 N 타입 평면형 FET(102n) 및 P 타입 평면형 FET(102p)을 포함한다. 추가로, 복수의 finFET들(104)은 N 타입 IO finFET(104ion), N 타입 코어 finFET(104cn), P 타입 IO finFET(104iop), 및 P 타입 코어 finFET(104cp)을 포함한다. N 타입 평면형 FET(102n), N 타입 IO finFET(104ion), 및 N 타입 코어 finFET(104cn)은 각각, 이들 N 타입 FET들 각각이 N 타입 게이트 전극들(108n) 및 N 타입 소스/드레인 영역들(124n)(팬텀으로 도시됨)을 갖는다는 것을 제외하고는, 평면형 FET(102), IO finFET(104io), 및 코어 finFET(104c)이 도 1a 내지 도 1d에 예시 및 설명된 바와 같다. 추가로, 이들 N 타입 FET들은, P 타입 디바이스 웰들(122p), 및 각각이 P 타입 디바이스 웰들(122p) 아래에 놓이는 딥 N 웰들(302n)을 갖는다. P 타입 평면형 FET(102p), P 타입 IO finFET(104iop), 및 P 타입 코어 finFET(104cp)은 각각, 이들 P 타입 FET들 각각이 P 타입 게이트 전극들(108p) 및 P 타입 소스/드레인 영역들(124p)(팬텀으로 도시됨)을 갖는다는 것을 제외하고는, 평면형 FET(102), IO finFET(104io), 및 코어 finFET(104c)이 도 1a 내지 도 1d에 예시 및 설명된 바와 같다. 추가로, 이들 P 타입 FET들은 N 타입 디바이스 웰들(122n)을 갖는다.
N 타입 게이트 전극들(108n)은, N 타입 일함수를 갖는 게이트 전극들이다. n 타입 일함수는, 예를 들어, 1) N 타입 다결정 또는 단결정 실리콘에 대한 일함수의 약 0.1 전자 볼트들(eV), 약 0.2 eV, 또는 약 0.4 eV 내의 일함수; 2) 약 4.0, 약 4.2, 또는 약 4.4 eV 미만의 일함수; 3) 약 3.5 내지 4.4 eV, 약 4.0 내지 4.4 eV, 또는 약 3.8 내지 4.5 eV의 일함수; 4) 일부 다른 적합한 n 타입 일함수; 또는 5) 전술한 것의 임의의 조합일 수도 있다. P 타입 게이트 전극들(108p)은, P 타입 일함수를 갖는 게이트 전극들이다. P 타입 일함수는, 예를 들어, 1) p 타입 다결정 또는 단결정 실리콘에 대한 일함수의 약 0.1, 0.2, 또는 0.4 eV 내의 일함수; 2) 약 4.8 eV, 약 5.0 eV, 또는 약 5.2 eV보다 더 큰 일함수; 3) 약 4.8 내지 5.2 eV, 약 5.0 내지 5.4 eV, 또는 약 4.6 내지 5.6 eV의 일함수; 4) 일부 다른 적합한 p 타입 일함수; 또는 5) 전술한 것의 임의의 조합일 수도 있다. N 타입 및 P 타입 게이트 전극(108p)은, 예를 들어, 금속, 도핑된 폴리실리콘, 일부 다른 적합한 전도성 재료들, 또는 전술한 것의 임의의 조합이거나 또는 이들을 포함할 수도 있다.
인터커넥트 구조체(704)는 인터커넥트 유전체 층(708)을 포함하고, 인터커넥트 유전체 층(708)에 적층된 복수의 콘택 비아들(710), 복수의 와이어들(712), 및 복수의 인터와이어 비아들(714)을 더 포함한다. 추가로, 인터커넥트 구조체(704)는 CESL(716)에 의해 트렌치 격리 구조체(130)로부터 분리된다. 인터커넥트 구조체(704) 및 CESL(716)은, 예를 들어, 도 7a와 관련하여 설명된 바와 같을 수도 있다. 일부 실시예들에서, 인터커넥트 구조체(704)는 도 7b에 예시된 바와 같이 패시베이션 층(720), 패드들(718), 및 패시베이션 층(720)에서의 대응하는 패드 개구들(722)을 더 포함한다. 일부 실시예들에서, 패드들(718)은 콘택 비아들(710), 와이어들(712), 및 인터와이어 비아들(714)에 의해 평면형 FET들(102) 및/또는 finFET들(104)에 전기적으로 커플링된다.
도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b를 참조하면, 평면형 FET 및 finFET을 포함하는 IC를 형성하기 위한 방법의 일부 실시예들의 일련의 도면들이 제공되다. b의 접미사로 라벨링된 도면들은 a의 접미사를 갖는 동일하게 넘버링된 도면들에서 라인 E-E'에 따른 단면도들을 예시한다. 도 14a 내지 도 14c 내지 도 23a 내지 도 23c에 대해, c의 접미사로 라벨링된 도면들은 a 및 b의 접미사들을 갖는 동일하게 넘버링된 도면들의 사시도들을 예시한다. 도 25a 내지 도 25d 내지 도 28a 내지 도 28d에 대해, c의 접미사로 라벨링된 도면들은 a의 접미사를 갖는 동일하게 넘버링된 도면들에서 라인 G-G' 또는 H-H'(어느 것이 존재하든지 간에)에 따른 단면도들을 예시한다. 도 25a 내지 도 25d 내지 도 28a 내지 도 28d에 대해, d의 접미사로 라벨링된 도면들은 a의 접미사를 갖는 동일하게 넘버링된 도면들에서 라인 I-I', J-J', 또는 K-K'(어느 것이 존재하든지 간에)에 따른 단면도들을 예시한다. 이 방법은 도 9a 및 도 9b의 IC의 형성으로 예시되어 있지만, 도 1a 내지 도 1d, 도 2, 도 3a 내지 도 3e, 도 4a, 도 4b, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 및 도 8b 중 임의의 하나 또는 조합에서 IC를 형성하기 위해 또한 채용될 수도 있다. 추가로, 이 방법은 다른 적합한 IC들을 형성하기 위해 채용될 수도 있다.
도 10a 및 도 10b의 도면들(1000A, 1000B)에 의해 예시된 바와 같이, 제1 패드 층(1002), 제2 패드 층(1004), 및 제1 하드 마스크 층(1006)이 반도체 기판(106) 위에 퇴적된다. 제1 패드 층(1002) 및/또는 제1 하드 마스크 층(1006)은, 예를 들어, 실리콘 산화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 제2 패드 층(1004)은, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 제1 패드 층(1002) 및 제1 하드 마스크 층(1006)은 실리콘 산화물이거나 또는 이를 포함하고, 제2 패드 층(1004)은 실리콘 질화물이거나 또는 이를 포함한다.
도 10a 및 도 10b의 도면들(1000A, 1000B)에 의해 또한 예시된 바와 같이, 제2 하드 마스크 층(1008)이 제1 하드 마스크 층(1006) 위에 퇴적되고, 핀들이 이후에 형성되는 패턴으로 패터닝된다. 제2 하드 마스크 층(1008)은, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 제2 하드 마스크 층(1008)은, 제2 패드 층(1004)과 동일한 재료이거나 또는 이를 포함한다.
도 11a 및 도 11b의 도면들(1100A, 1100B)에 의해 예시된 바와 같이, 제1 하드 마스크 층(1006)은, 핀들 및 메사들이 이후에 형성되는 패턴으로 패터닝된다. 그러한 패터닝은, 예를 들어, 1) 포토리소그래피를 사용하여 메사들에 대한 패턴을 갖는 포토레지스트 마스크(1102)를 형성하는 것; 2) 포토레지스트 마스크(1102) 및 제2 하드 마스크 층(1008)을 마스크로서 사용하여 제1 하드 마스크 층(1006) 내로 에칭을 수행하는 것; 및 3) 포토레지스트 마스크(1102)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 패터닝 프로세스들이 가능하다.
도 12a 및 도 12b의 도면들(1200A, 1200B)에 의해 예시된 바와 같이, 복수의 메사들(106m) 및 복수의 핀들(106f)을 형성하기 위해 배치된 제1 및 제2 하드 마스크 층들(1006, 1008)(예를 들어, 도 11a 및 도 11b 참조)을 이용하여 제1 및 제2 패드 층들(1002, 1004) 및 반도체 기판(106) 내로 제1 에칭이 수행된다. 이후에 확인되는 바와 같이, 메사들(106m)은, 형성되는 N 타입 평면형 FET 및 P 타입 평면형 FET에 대응한다. 추가로, 핀들(106f)은, 형성되는 N 타입 IO finFET, N 타입 코어 finFET, P 타입 IO finFET, 및 P 타입 코어 finFET에 대응한다. 대안적인 실시예들에서, 메사들(106m) 및/또는 핀들(106f)은 상이한 디바이스 타입들 및/또는 디바이스 타입들의 조합들에 대응한다. 예를 들어, 메사들(106m)은, 대안적인 실시예들에서, P 타입 평면형 FET들이 아니라 N 타입 평면형 FET들에 대응할 수도 있다.
도 12a 및 도 12b의 도면들(1200A, 1200B)에 의해 또한 예시된 바와 같이, 제1 및 제2 하드 마스크 층들(1006, 1008)(예를 들어, 도 11a 및 11b 참조)이 제거된다. 제거는, 예를 들어, 제1 에칭의 일부로서 수행될 수도 있다. 대안적으로, 제거는, 예를 들어, 제1 에칭과 독립적으로 그리고 그 후에 수행될 수도 있다.
도 13a 및 도 13b의 도면들(1300A, 1300B)에 의해 예시된 바와 같이, 트렌치 격리 구조체(130)가 메사들(106m) 및 핀들(106f) 주위에 형성된다. 트렌치 격리 구조체(130)를 형성하기 위한 프로세스는, 예를 들어, 1) 메사들(106m) 및 핀들을 커버하고 이들을 둘러싸는 유전체 층을 퇴적시키는 것; 및 2) 유전체 층의 상부 표면이 제2 패드 층(1004)의 상부 표면과 대략 동일 높이로 될 때까지 유전체 층 내로 평탄화를 수행하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 14a 내지 도 14c의 도면들(1400A 내지 1400C)에 의해 예시된 바와 같이, 제2 패드 층(1004)의 상부 표면에 비해 트렌치 격리 구조체(130)의 상부 표면을 거리 D3만큼 리세싱하기 위해 트렌치 격리 구조체(130) 내로 제2 에칭이 수행된다. 리세싱은, 예를 들어, 제2 패드 층(1004)의 측벽들을, 제거를 위해 사용되는 에천트들에 노출시킴으로써 제2 패드 층(1004)의 후속 제거를 향상시킬 수도 있다. 제2 에칭은, 예를 들어, 비-플라즈마 건식 에칭 및/또는 일부 다른 적합한 에칭 타입에 의해 수행될 수도 있다. 모든 실시예들이 아닌 일부 실시예들에서, 제2 에칭은 이방성이다.
도 15a 내지 도 15c의 도면들(1500A 내지 1500C)에 의해 예시된 바와 같이, 제3 에칭이 제2 패드 층(1004)(예를 들어, 도 14a 내지 도 14c 참조) 내로 수행되어 제2 패드 층(1004)을 제거하고 제1 패드 층(1002)을 노출시킨다. 제3 에칭은, 예를 들어, 습식 에칭 또는 일부 다른 적합한 타입의 에칭에 의해 수행될 수도 있다.
도 16a 내지 도 16c의 도면들(1600A 내지 1600C)에 의해 예시된 바와 같이, 형성되는 N 타입 finFET들에 대한 핀들(106f) 및 형성되는 N 타입 평면형 FET에 대한 메사(106m)에 딥 N 웰들(302n)이 각각 형성된다. 대안적인 실시예들에서, 딥 N 웰들(302n)이 형성되지 않는다. 딥 N 웰들(302n)을 형성하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 형성되는 P 타입 finFET들에 대한 핀들(106f) 및 형성되는 P 타입 평면형 FET에 대한 메사(106m)를 마스킹하는 포토레지스트 마스크(1602)를 형성하는 것; 2) 배치된 포토레지스트 마스크(1602)를 이용하여 도펀트들을 반도체 기판(106) 내로 주입하는 것; 3) 포토레지스트 마스크(1602)를 제거하는 것; 및 4) 어닐링에 의해 도펀트들을 활성화시키는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 일부 실시예들에서, 프로세스에는 포토레지스트 세정 프로세스가 선행된다. 포토레지스트 세정 프로세스 및/또는 포토레지스트 마스크(1602)의 제거는, 예를 들어, 카로(Caro)의 산성 스트립(acid strip) 또는 일부 다른 적합한 프로세스에 의해 수행될 수도 있다.
도 17a 내지 도 17c의 도면들(1700A 내지 1700C)에 의해 예시된 바와 같이, 형성되는 N 타입 평면형 FET에 대한 메사(106m)에서 대응하는 딥 N 웰(302n) 위에 놓이는 P 타입 디바이스 웰(122p)이 형성된다. P 타입 디바이스 웰(122p)을 형성하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 형성되는 P 타입 평면형 FET에 대한 메사(106m) 및 핀들(106f)을 마스킹하는 포토레지스트 마스크(1702)를 형성하는 것; 2) 배치된 포토레지스트 마스크(1702)를 이용하여 도펀트들을 반도체 기판(106) 내로 주입하는 것; 및 3) 포토레지스트 마스크(1702)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 포토레지스트 마스크(1702)는, 예를 들어, 카로의 산성 스트립 또는 일부 다른 적합한 프로세스를 사용하여 제거될 수도 있다.
도 18a 내지 도 18c의 도면들(1800A 내지 1800C)에 의해 예시된 바와 같이, N 타입 디바이스 웰(122n)이 P 타입 평면형 FET을 위한 메사(106m)에 형성된다. N 타입 디바이스 웰(122n)을 형성하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 형성되는 N 타입 평면형 FET에 대한 메사(106m) 및 핀들(106f)을 마스킹하는 포토레지스트 마스크(1802)를 형성하는 것; 2) 배치된 포토레지스트 마스크(1802)를 이용하여 도펀트들을 반도체 기판(106) 내로 주입하는 것; 및 3) 포토레지스트 마스크(1802)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 포토레지스트 마스크(1802)는, 예를 들어, 카로의 산성 스트립 또는 일부 다른 적합한 프로세스를 사용하여 제거될 수도 있다.
도 19a 내지 도 19c의 도면들(1900A 내지 1900C)에 의해 예시된 바와 같이, 제4 에칭이 제1 패드 층(1002)(예를 들어, 도 18a 내지 도 18c 참조) 내로 수행되어 제1 패드 층(1002)을 제거한다. 제4 에칭은, 예를 들어, 건식 에칭 또는 일부 다른 적합한 타입의 에칭에 의해 수행될 수도 있다.
도 20a 내지 도 20c의 도면들(2000A 내지 2000C)에 의해 예시된 바와 같이, 트렌치 격리 구조체(130)는 메사(106m)의 주변부들을 따라 폐쇄된 경로들로 각각 연장되는 리세스들(130r)을 형성하도록 패터닝된다. 리세스들(130r)이 형성되어 메사들(106m)의 상부 표면들이 트렌치 격리 구조체(130)의 리세싱된 상부 표면 부분들과 동일 높이로 되거나 또는 대략 동일 높이로 되고, 메사들(106m)과 인접한 트렌치 격리 구조체(130)의 측벽들이 메사들(106m)의 상부 표면들과 동일 높이로 되거나 또는 대략 동일 높이로 되는 상부 에지들을 갖도록 한다. 이것은, 예를 들어, 메사들(106m) 상에 형성되는 평면형 FET들의 성능을 향상시킬 수도 있다는 것이 이해되었다. 예를 들어, 평면형 FET들의 채널 길이들을 따라 연장되는 메사들(106m)의 에지들은, 평면형 FET들에 대한 포화 전류 및 오프 전류에 부정적인 영향을 미치는 고농도의 결함들을 가질 수도 있다. 리세스들(130r)은 결함들의 영향을 적어도 부분적으로 완화시키기 위해 그리고 평면형 FET들에 대한 포화 전류 및 오프 전류를 향상시키기 위해 에지들에서의 구조체를 변화시킨다. 이것은, 차례로, 평면형 FET들의 신뢰성을 향상시킬 수도 있다.
일부 실시예들에서, 메사들(106m)의 상부 표면들로부터 트렌치 격리 구조체(130)의 상부 표면까지의 거리 D1은 약 4 나노미터들, 약 6 나노미터들, 또는 일부 다른 적합한 값보다 더 크다. 대안적인 실시예들에서, 거리 D1은 약 4 나노미터들, 약 6 나노미터들, 또는 일부 다른 적합한 값 이하이다. 그러한 실시예들 중 적어도 일부에서, 패터닝 및 결과적인 리세스들(130r)은 최소의 성능 개선 때문에 생략될 수도 있다. 이것은 비용 절감에 이르게 할 수도 있다.
패터닝은, 예를 들어, 1) 포토리소그래피를 사용하여 리세스들(130r)을 위한 패턴을 갖는 포토레지스트 마스크(2002)를 형성하는 것; 2) 배치된 포토레지스트 마스크(2002)를 이용하여 트렌치 격리 구조체(130) 내로 에칭을 수행하는 것; 및 3) 포토레지스트 마스크(2002)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 패터닝 프로세스들이 가능하다. 에칭은, 예를 들어, 습식 에칭 또는 일부 다른 적합한 타입의 에칭에 의해 수행될 수도 있다. 포토레지스트 마스크(2002)는, 예를 들어, 카로의 산성 스트립 또는 일부 다른 적합한 프로세스를 사용하여 제거될 수도 있다.
도 21a 내지 도 21c의 도면들(2100A 내지 2100C)에 의해 예시된 바와 같이, 제1 IO 유전체 층(112)이 트렌치 격리 구조체(130) 및 반도체 기판(106) 위에 퇴적되어 이들을 라이닝한다. 이후에 확인되는 바와 같이, 제1 IO 유전체 층(112)은, 예를 들어, 메사들(106m) 상에 형성되는 평면형 FET들에 대한 게이트 유전체 층들을 실질적으로 규정할 수도 있다.
일부 실시예들에서, 제1 IO 유전체 층(112)은 인시츄 증기 생성(in situ steam generated)(ISSG) 산화 또는 일부 다른 적합한 열 산화 프로세스에 의해 퇴적된다. 대안적인 실시예들에서, 제1 IO 유전체 층(112)은 증착 프로세스 또는 일부 다른 적합한 프로세스에 의해 열 산화 없이 퇴적된다. 일부 실시예들에서, 퇴적에는 B 세정 또는 일부 다른 적합한 세정 프로세스가 선행된다. 제1 IO 유전체 층(112)이 열 산화 프로세스에 의해 퇴적되는 적어도 일부의 실시예들에서, 제1 IO 유전체 층(112)의 두께 Tio1이 트렌치 격리 구조체(130) 상에서보다 반도체 기판(106) 상에서 더 크다. 일부 실시예들에서, 제1 IO 유전체 층(112)의 두께 Tio1은 약 50 내지 70 옹스트롬들, 약 60 옹스트롬들, 또는 제1 IO 유전체 층(112)이 반도체 기판(106) 상에 있는 경우의 일부 다른 적합한 값이다.
도 22a 내지 도 22c의 도면들(2200A 내지 2200C)에 의해 예시된 바와 같이, 형성되는 N 타입 finFET에 대한 핀들(106f)에서의 대응하는 딥 N 웰들(302n) 위에 놓이는 추가의 P 타입 디바이스 웰들(122p)이 형성된다. 추가로, 형성되는 P 타입 finFET들에 대한 핀들(106f)에 추가의 N 타입 디바이스 웰들(122n)이 형성된다. 추가의 P 타입 디바이스 웰들(122p)은, 예를 들어, 적절하게 패터닝된 포토레지스트 마스크를 사용하여 도 17a 내지 도 17c에 예시 및 설명된 바와 같이 형성될 수도 있는 반면, 추가의 N 타입 디바이스 웰들(122n)은, 예를 들어, 적절하게 패터닝된 포토레지스트 마스크를 사용하여 도 18a 내지 도 18c에 예시 및 설명된 바와 같이 형성될 수도 있다.
도 22a 내지 도 22c의 도면들(2200A 내지 2200C)에 의해 또한 예시된 바와 같이, 제1 IO 유전체 층(112) 및 트렌치 격리 구조체(130)는 핀들(106f)로부터 제1 IO 유전체 층(112)을 세정하기 위해 그리고 핀들 주위의 트렌치 격리 구조체(130)를 리세싱하기 위해 패터닝된다. 그 결과, 핀들(106f)은 트렌치 격리 구조체(130)의 상부 표면 위로 거리 D4만큼 연장된다. 패터닝은, 예를 들어, 1) 포토리소그래피를 사용하여 메사들(106m) 및 트렌치 격리 구조체(130)의 이웃 부분들을 커버하는 포토레지스트 마스크(2202)를 형성하는 것; 2) 배치된 포토레지스트 마스크(2202)를 이용하여 제1 IO 유전체 층(112) 및 트렌치 격리 구조체(130) 내로 에칭을 수행하는 것; 및 3) 포토레지스트 마스크(2202)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 패터닝 프로세스들이 가능하다. 에칭은, 예를 들어, 건식 에칭 또는 일부 다른 적합한 타입의 에칭에 의해 수행될 수도 있다. 포토레지스트 마스크(2202)는, 예를 들어, 카로의 산성 스트립 또는 일부 다른 적합한 프로세스를 사용하여 제거될 수도 있다. 일부 실시예들에서, 포토레지스트 마스크(2202)를 제거한 후에 B 세정 또는 일부 다른 적합한 세정 프로세스가 수행된다.
예시되지 않았지만, 반도체 기판(106) 상에 형성되는 FET들의 파라미터들을 튜닝하기 위해 도펀트들이 반도체 기판 내로 추가로 주입될 수도 있다. 튜닝된 FET들은, 예를 들어, 메사들(106m) 및/또는 핀들(106f) 상에 형성되는 FET들이거나 또는 이들을 포함할 수도 있다. 추가로, 튜닝된 FET들은, 예를 들어, 도시되지 않은 다른 finFET들 및/또는 다른 평면형 FET들이거나 또는 이들을 포함할 수도 있다. 다른 finFET들은, 예를 들어, IC의 SRAM 어레이 또는 일부 다른 적합한 기능 블록을 규정할 수도 있다.
이후에 확인되는 바와 같이, 제1 IO 유전체 층(112)은 형성되는 평면형 FET들에 대한 게이트 유전체 층들을 실질적으로 규정한다. 추가로, 모든 실시예들이 아닌 일부 실시예들에서, 제1 IO 유전체 층(112)은 평면형 FET들의 게이트 유전체 층들에만 단지 사용된다. 핀들(106f) 주위의 트렌치 격리 구조체(130)의 리세싱 전에 제1 유전체 층을 형성함으로써, 제1 IO 유전체 층(112)은 튜닝된 FET들의 도핑 프로파일들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 예를 들어, 제1 IO 유전체 층(112)은 높은 품질 및 낮은 누설을 위해 열 산화에 의해 형성될 수도 있다. 열 산화는 핀들(106f) 및 메사들(106m)에서뿐만 아니라 반도체 기판(106) 상의 다른 위치들에서 반도체 기판(106)을 소모시킬 수도 있다. 제1 IO 유전체 층(112)이 리세싱 후에 그리고 튜닝 후에 형성된 경우, 열 산화는 도펀트들이 튜닝을 위해 주입되는 반도체 기판(106)의 부분들을 소모시킬 수도 있다. 이것은, 차례로, 튜닝된 FET들의 도핑 프로파일들을 변화시킬 수도 있고, 따라서 임계 전압들 및/또는 다른 적합한 파라미터들을 변화시킬 수도 있다. 제1 IO 유전체 층(112)은 도핑 프로파일들에 부정적인 영향을 미치는 일 없이 형성될 수도 있기 때문에, 제1 IO 유전체 층(112) 그리고 따라서 형성되는 평면형 FET들은 튜닝된 FET들에 대한 수율들에 부정적인 영향을 미치는 일 없이 형성될 수도 있다. 추가로, 평면형 FET들은 수율들에 영향을 미치는 일 없이 기존의 finFET 프로세스 흐름들과 통합될 수도 있다.
도 23a 내지 도 23c의 도면들(2300A 내지 2300C)에 의해 예시된 바와 같이, 제1 IO 유전체 층(112) 위에 트렌치 격리 구조체(130) 및 반도체 기판(106)을 라이닝하는 제2 IO 유전체 층(114)이 퇴적된다. 이후에 확인되는 바와 같이, 제2 IO 유전체 층(114)은, 예를 들어, 형성되는 IO finFET들에 대한 게이트 유전체 층들을 실질적으로 또는 전체적으로 규정할 수도 있다. 추가로, 제2 IO 유전체 층(114)은, 예를 들어, 메사들(106m) 상에 형성되는 평면형 FET들에 대한 게이트 유전체 층들을 부분적으로 규정할 수도 있다.
일부 실시예들에서, 제2 IO 유전체 층(114)은 습식 산화 또는 일부 다른 적합한 열 산화 프로세스에 의해 퇴적된다. 대안적인 실시예들에서, 제2 IO 유전체 층(114)은 증착 프로세스 또는 일부 다른 적합한 프로세스에 의해 열 산화 없이 퇴적된다. 제2 IO 유전체 층(114)이 열 산화 프로세스에 의해 퇴적되는 적어도 일부의 실시예들에서, 제2 IO 유전체 층(114)의 두께 Tio2가 트렌치 격리 구조체(130) 및 제1 IO 유전체 층(112) 상에서보다 반도체 기판(106) 상에서 더 크다. 일부 실시예들에서, 제2 IO 유전체 층(114)의 두께 Tio2는 약 30 내지 50 옹스트롬들, 약 38 옹스트롬들, 또는 제2 IO 유전체 층(114)이 반도체 기판(106) 상에 있는 경우의 일부 다른 적합한 값이다. 일부 실시예들에서, 제2 IO 유전체 층(114)의 두께 Tio2는 약 1 내지 10 옹스트롬들, 약 3 옹스트롬들, 또는 제2 IO 유전체 층(114)이 트렌치 격리 구조체(130) 상에 그리고/또는 제1 IO 유전체 층(112) 상에 있는 경우의 일부 다른 적합한 값이다. 일부 실시예들에서, 제1 및 제2 IO 유전체 층들(112, 114)의 조합된 두께 Tio는 약 60 내지 70 옹스트롬들, 약 63 옹스트롬들, 또는 메사들(106m)에서의 일부 다른 적합한 값이다.
일부 실시예들에서, 퇴적에는 B 세정 또는 일부 다른 적합한 세정 프로세스가 선행된다. 일부 실시예들에서, 퇴적은 디커플링된 플라즈마 질화(decoupled plasma nitridation)(DPN) 및 포스트 질화 어닐링(post nitridation annealing)(PNA)에 의해 진행된다. 질화 및 대응하는 어닐링은, 예를 들어, 게이트 누설 전류를 감소시키거나 그리고/또는 형성되는 FET들의 신뢰성을 증가시키기 위해 제1 및/또는 제2 IO 유전체 층들(114)을 통한 도펀트 확산을 억제할 수도 있다. 일부 실시예들에서, DPN 및 PNA 때문에, 제2 IO 유전체 층(114)은 제1 IO 유전체 층(112)보다 더 높은 농도의 질소를 갖는다.
도 24a 및 도 24b의 도면들(2400A, 2400B)에 의해 예시된 바와 같이, 폴리실리콘 게이트 전극들(108ps) 및 대응하는 하드 마스크들(2402)이 각각 메사들(106m) 및 핀들(106f) 상에 형성된다. 대안적인 실시예들에서, 폴리실리콘 게이트 전극들(108ps) 대신에 폴리실리콘 이외의 재료이거나 또는 이를 포함하는 게이트 전극들이 사용된다. 폴리실리콘 게이트 전극들(108ps) 및 하드 마스크들(2402)을 형성하기 위한 프로세스는, 예를 들어, 1) 제1 및 제2 IO 유전체 층들(112, 114)을 커버하는 폴리실리콘 층을 퇴적시키는 것; 2) 폴리실리콘 층을 커버하는 하드 마스크 층을 퇴적시키는 것; 및 3) 포토리소그래피/에칭 프로세스에 의해 폴리실리콘 층 및 하드 마스크 층을 패터닝하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 25a 내지 도 25d의 도면들(2500A 내지 2500D)에 의해 예시된 바와 같이, P 타입 소스/드레인 연장부들(124pe)이 형성되는 P 타입 평면형 FET에 대한 메사(106m) 및 형성되는 P 타입 IO finFET에 대한 핀(106f)에 각각 형성된다. P 타입 소스/드레인 연장부들(124pe)은 형성되는 P 타입 IO finFET 및 P 타입 평면형 FET을 위한 폴리실리콘 게이트 전극들(108ps)이 각각 P 타입 소스/드레인 연장부들(124pe) 중 2개 사이에 샌드위치되도록 형성된다. P 타입 소스/드레인 연장부들(124pe)을 형성하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 형성되는 나머지 FET들에 대한 메사(106m) 및 핀들(106f)을 마스킹하는 포토레지스트 마스크(2502)를 형성하는 것; 2) 포토레지스트 마스크(2502) 및 하드 마스크들(2402)을 마스크로서 사용하여 도펀트들을 반도체 기판(106) 내로 주입하는 것; 및 3) 포토레지스트 마스크(2502)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 예를 들어, P 타입 평면형 FET을 위한 P 타입 소스/드레인 연장부들(124pe) 및 P 타입 IO finFET을 위한 P 타입 소스/드레인 연장부들(124pe)이 상이한 포토레지스트 마스크들을 사용하여 별개로 형성될 수도 있다. 다른 예로서, P 타입 평면형 FET에 대한 것이 아니라 P 타입 IO finFET에 대한 P 타입 소스/드레인 연장부들(124pe)이 생략될 수도 있다.
도 26a 내지 도 26d의 도면들(2600A 내지 2600D)에 의해 예시된 바와 같이, N 타입 소스/드레인 연장부들(124ne)은 형성되는 N 타입 평면형 FET에 대한 메사(106m) 및 형성되는 N 타입 IO finFET에 대한 핀(106f)에 각각 형성된다. N 타입 소스/드레인 연장부들(124ne)은, 예를 들어, 포토레지스트 마스크(2502)(예를 들어, 도 25a 내지 도 25d 참조) 대신에 포토레지스트 마스크(2602)가 대신 사용될 수도 있다는 것을 제외하고는, P 타입 소스/드레인 연장부들(124pe)(예를 들어, 도 25a 내지 도 25d 참조)에 사용된 동일한 프로세스에 의해 형성될 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 예를 들어, N 타입 평면형 FET을 위한 N 타입 소스/드레인 연장부들(124ne) 및 N 타입 IO finFET을 위한 N 타입 소스/드레인 연장부들(124ne)이 상이한 포토레지스트 마스크들을 사용하여 별개로 형성될 수도 있다.
도 27a 내지 도 27d의 도면들(2700A 내지 2700D)에 의해 예시된 바와 같이, 형성되는 P 타입 코어 finFET에 대한 핀들(106f)에 추가의 P 타입 소스/드레인 연장부들(124pe)이 형성된다. 추가로, 형성되는 N 타입 코어 finFET에 대한 핀(106f)에 추가의 N 타입 소스/드레인 연장부들(124ne)이 형성된다. 추가의 N 타입 소스/드레인 연장부들(124ne)은 도 27a 내지 도 27d 내에서 가시적이지 않지만 도 29a 내지 도 29d에서 보일 수도 있다는 것에 주목한다. 추가의 P 타입 소스/드레인 연장부들(124pe)은, 예를 들어, 적절하게 패터닝된 포토레지스트 마스크를 사용하여 도 25a 내지 도 25d에 예시 및 설명된 바와 같이 형성될 수도 있는 반면, N 타입 소스/드레인 연장부들(124ne)은, 예를 들어, 적절하게 패터닝된 포토레지스트 마스크를 사용하여 도 26a 내지 도 26d에 예시 및 설명된 바와 같이 형성될 수도 있다.
도 27a 내지 도 27d의 도면들(2700A 내지 2700D)에 의해 또한 예시된 바와 같이, 측벽 스페이서들(120)이 폴리실리콘 게이트 전극들(108ps)의 측벽들 상에 형성된다. 측벽 스페이서들(120)을 형성하기 위한 프로세스는, 예를 들어, 1) 스페이서 층을 퇴적시키는 것; 및 2) 스페이서 층의 수직 세그먼트들이 아니라 스페이서 층의 수평 세그먼트들을 제거하기 위해 스페이서 층을 에칭 백하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 27a 내지 도 27d의 도면들(2700A 내지 2700D)에 의해 또한 예시된 바와 같이, 형성되는 N 타입 FET들을 커버하는 N 타입 디바이스 마스크(2702)가 형성된다. N 타입 디바이스 마스크(2702)는, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. N 타입 디바이스 마스크(2702)를 형성하기 위한 프로세스는, 예를 들어, 마스크 층을 퇴적시키는 것, 및 포토리소그래피/에칭 프로세스에 의해 마스크 층을 N 타입 디바이스 마스크(2702)에 패터닝하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 27a 내지 도 27d의 도면들(2700A 내지 2700D)에 의해 또한 예시된 바와 같이, 반도체 기판(106)은 P 타입 소스/드레인 연장부들(124pe)과 각각 중첩되는 SSD 개구들(2704)을 형성하기 위해 배치된 N 타입 디바이스 마스크(2702)를 이용하여 패터닝된다. 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 수행될 수도 있다. 포토리소그래피/에칭 프로세스는, 예를 들어, 포토리소그래피를 사용하여 SSD 개구들(2704)의 레이아웃으로 포토레지스트 마스크를 형성하는 것; 배치된 N 타입 디바이스 마스크(2702)와 포토레지스트 마스크 양측 모두를 이용하여 반도체 기판(106)을 에칭하는 것; 및 포토레지스트 마스크를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 에칭은, 예를 들어, 건식 에칭 또는 일부 다른 적합한 타입의 에칭에 의해 수행될 수도 있다. 추가로, 에칭은, 예를 들어, 트렌치 격리 구조체(130), N 타입 디바이스 마스크(2702), 또는 전술한 것의 임의의 조합에 비해 반도체 기판(106)에 대한 높은 선택도(예를 들어, 높은 에칭 레이트)를 갖는 에천트로 수행될 수도 있다.
패터닝은, 핀들(106f)에서의 SSD 개구들(2704)과는 상이한 높이들 및 프로파일들을 갖는 메사들(106m)에서의 SSD 개구들(2704)을 형성한다. 예를 들어, 메사들(106m)에서의 SSD 개구들(2704)은, 제1 높이 Hp를 가질 수도 있는 반면, 핀들(106f)에서의 SSD 개구들(2704)은 제1 높이 Hp보다 더 큰 제2 높이 Hfin을 가질 수도 있다. 상이한 프로파일들 및 높이들은, 예를 들어, 패터닝 동안 상이한 에피택셜 로딩으로 인한 것일 수도 있다. 메사들(106m)은 핀들(106f)보다 더 클 수도 있거나 그리고/또는 핀들(106f)보다 더 큰 피치를 가질 수도 있기 때문에, 피처 밀도는 핀들(106f)에서 그리고 그 주위에서와는 메사들(106m)에서 그리고 그 주위에서 상이할 수도 있다. 상이한 피처 밀도들은 SSD 개구들(2704)을 형성하는 동안 상이한 에칭 레이트들에 이르게 할 수도 있다. 상이한 에칭 레이트들의 결과로서, 메사들(106m)에서의 SSD 개구들(2704)은 핀들(106f)에서의 SSD 개구들(2704)보다 더 얕을 수도 있다. 일부 실시예들에서, 메사들(106m)에서의 SSD 개구들(2704)은 또한 핀들(106f)에서의 SSD 개구들(2704)보다 더 작은 체적을 갖는다.
도 28a 내지 도 28d의 도면들(2800A 내지 2800D)에 의해 예시된 바와 같이, 형성되는 P 타입 FET들에 대한 SSD 개구들(2704)(예를 들어, 도 27a 내지 도 27d 참조)에 압축 에피택셜 구조체들(128c)이 형성된다. 압축 에피택셜 구조체들(128c)은, 예를 들어, 실리콘 게르마늄 및/또는 일부 다른 적합한 재료이거나 또는 이들을 포함할 수도 있다.
압축 에피택셜 구조체들(128c)은 형성되는 P 타입 FET들에 대한 채널 영역들을 압축하여 캐리어 이동도를 증가시키고 따라서 성능을 개선시킨다. 추가로, 압축 에피택셜 구조체들(128c)은 P 타입 FET들에 대한 SSD 개구들(2704)을 채운다. 그에 따라, 압축 에피택셜 구조체들(128c)은 대응하는 SSD 개구들(2704)의 높이들 및/또는 프로파일들을 적어도 부분적으로 취할 수도 있다. 이 때문에, 그리고 메사들(106m)에서의 SSD 개구들(2704)이 핀들(106f)에서의 SSD 개구들(2704)과는 상이한 높이들 및 프로파일들을 갖기 때문에, 메사들(106m)에서의 압축 에피택셜 구조체들(128c)은 핀들(106f)에서의 압축 에피택셜 구조체들(128c)과는 상이한 높이들 및 프로파일들을 가질 수도 있다.
에피택셜 퇴적 레이트들은 SSD 개구들(2704)의 높이들 및/또는 프로파일들에 기초하여 변할 수도 있다. 이 때문에, 그리고 메사들(106m)에서의 SSD 개구들(2704)이 핀들(106f)에서의 SSD 개구들(2704)과는 상이한 높이들 및 프로파일들을 갖기 때문에, 메사들(106m)에서의 압축 에피택셜 구조체들(128c)은 핀들(106f)에서의 압축 에피택셜 구조체들(128c)과는 상이한 퇴적 레이트들을 가질 수도 있다. 상이한 퇴적 레이트들은 추가로, 핀들(106f)에서의 압축 에피택셜 구조체들(128c)과는 상이한 높이들 및 프로파일들을 갖는 메사들(106m)에서의 압축 에피택셜 구조체들(128c)에 이르게 할 수도 있다. 추가로, 압축 에피택셜 구조체들(128c)이 다수의 상이한 재료들을 가질 때, 상이한 퇴적 레이트들은 핀들(106f)에서 압축 에피택셜 구조체들(128c)과는 상이한 재료 조성들을 갖는 메사들(106m)에서의 압축 에피택셜 구조체들(128c)에 이르게 할 수도 있다.
압축 에피택셜 구조체들(128c)을 형성하기 위한 프로세스는, 예를 들어, 압축 에피택셜 구조체들(128c)을 에피택셜 퇴적시키는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 29a 및 도 29b의 도면들(2900A, 2900B)에 의해 예시된 바와 같이, N 타입 디바이스 마스크(2702)가 제거되고, 형성되는 P 타입 FET들을 커버하는 P 타입 디바이스 마스크(2902)가 형성된다. 제거는, 예를 들어, 에칭 또는 일부 다른 적합한 타입의 제거 프로세스에 의해 수행될 수도 있다. P 타입 디바이스 마스크(2902)는, 예를 들어, 실리콘 질화물 및/또는 일부 다른 적합한 유전체(들)이거나 또는 이들을 포함할 수도 있다. P 타입 디바이스 마스크(2902)를 형성하기 위한 프로세스는, 예를 들어, 마스크 층을 퇴적시키는 것, 및 포토리소그래피/에칭 프로세스에 의해 마스크 층을 P 타입 디바이스 마스크(2902)에 패터닝하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 29a의 도면(2900A)에 의해 또한 예시된 바와 같이, 인장 에피택셜 구조체들(128t)이 N 타입 소스/드레인 연장부들(124ne)과 각각 중첩되어 형성된다. 인장 에피택셜 구조체들(128t)은, 예를 들어, 실리콘 탄화물 및/또는 일부 다른 적합한 재료이거나 또는 이들을 포함할 수도 있다. 인장 에피택셜 구조체들(128t)은 형성되는 N 타입 FET들에 대한 채널 영역들에 인장 응력을 가하여 캐리어 이동도를 증가시키고 따라서 성능을 개선시킨다. 일부 실시예들에서, 인장 에피택셜 구조체들(128t)은 압축 에피택셜 구조체들(128c)에 대해 설명 및 예시된 것과 동일한 또는 유사한 프로세스에 의해 N 타입 소스/드레인 연장부들(124ne)과 중첩되어 형성된다. 그러한 프로세스는, 예를 들어, 1) 도 27a 내지 도 27d에 예시 및 설명된 프로세스를 사용하여 추가 SSD 개구들을 형성하기 위해 배치된 P 타입 디바이스 마스크(2902)를 이용하여 반도체 기판(106)을 패터닝하는 것; 및 2) 도 28a 내지 도 28d에 예시 및 설명된 프로세스를 사용하여 추가 SSD 개구들에 인장 에피택셜 구조체들(128t)을 형성하는 것을 포함할 수도 있다. 다른 실시예들에서, 인장 에피택셜 구조체들(128t)은 다른 적합한 프로세스들에 의해 형성된다.
메사들(106m)에서의 인장 에피택셜 구조체들(128t)은 도 28a 내지 도 28d에서의 압축 에피택셜 구조체들(128c)과 관련하여 논의된 동일한 이유들로 핀들(106f)에서의 인장 에피택셜 구조체들(128t)과는 상이한 높이들 및 프로파일들을 가질 수도 있다. 유사하게, 메사들(106m)에서의 인장 에피택셜 구조체들(128t)은 도 28a 내지 도 28d에서의 압축 에피택셜 구조체들(128c)과 관련하여 논의된 동일한 이유들로 핀들(106f)에서의 인장 에피택셜 구조체들(128t)과는 상이한 재료 조성들 및/또는 체적들을 가질 수도 있다.
도 27a 내지 도 27d, 도 28a 내지 도 28d, 도 29a, 및 도 29b는 압축 및 인장 에피택셜 구조체들(128c, 128t)의 형성을 예시하지만, 압축 및 인장 에피택셜 구조체들(128c, 128t)은 예시되는 방법의 대안적인 실시예들에서 형성되지 않을 수도 있다. 따라서, 이 방법은 압축 및 인장 에피택셜 구조체들(128c, 128t)을 형성하는 일 없이 도 27a 내지 도 27d에서의 측벽 스페이서들(120)의 형성으로부터 도 30a 및 도 30b에서의 동작들로 진행될 수도 있다. 추가로, 인장 에피택셜 구조체들(128t)은 압축 에피택셜 구조체들(128c) 후에 형성되지만, 인장 에피택셜 구조체들(128t)은 대안적인 실시예들에서 압축 에피택셜 구조체들(128c) 전에 형성될 수도 있다.
도 30a 및 도 30b의 도면들(3000A, 3000B)에 의해 예시된 바와 같이, P 타입 디바이스 마스크(2902)가 제거된다. 제거는, 예를 들어, 에칭 또는 일부 다른 적합한 타입의 제거 프로세스에 의해 수행될 수도 있다.
도 30a 및 도 30b의 도면들(3000A, 3000B)에 의해 또한 예시된 바와 같이, P 타입 소스/드레인 영역들(124p)은 형성되는 P 타입 평면형 FET에 대한 메사(106m) 및 형성되는 P 타입 finFET들에 대한 핀들(106f)에 각각 형성된다. P 타입 소스/드레인 영역들(124p)은 P 타입 소스/드레인 연장부들(124pe)과 각각 그리고 압축 에피택셜 구조체들(128c)과 각각 중첩되어 형성된다. P 타입 소스/드레인 영역들(124p)을 형성하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 형성되는 N 타입 FET들에 대한 메사(106m) 및 핀들(106f)을 마스킹하는 포토레지스트 마스크(3002)를 형성하는 것; 2) 포토레지스트 마스크(3002) 및 하드 마스크들(2402)을 마스크로서 사용하여 도펀트들을 반도체 기판(106) 및 압축 에피택셜 구조체들(128c) 내로 주입하는 것; 및 3) 포토레지스트 마스크(3002)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 예를 들어, P 타입 평면형 FET, P 타입 IO finFET, P 타입 코어 finFET, 또는 전술한 것의 임의의 조합에 대한 P 타입 소스/드레인 영역들(124p)이 상이한 포토레지스트 마스크들을 사용하여 별개로 형성될 수도 있다.
도 31a 및 도 31b의 도면들(3100A, 3100B)에 의해 예시된 바와 같이, N 타입 소스/드레인 영역들(124n)은 형성되는 N 타입 평면형 FET에 대한 메사(106m) 및 형성되는 N 타입 finFET들에 대한 핀들(106f)에 각각 형성된다. N 타입 소스/드레인 영역들(124n)은, 예를 들어, 포토레지스트 마스크(3002)(예를 들어, 도 30a 및 도 30b 참조) 대신에 포토레지스트 마스크(3102)가 대신 사용될 수도 있다는 것을 제외하고는, P 타입 소스/드레인 영역들(124p)(예를 들어, 도 30a 및 도 30b 참조)에 사용된 동일한 프로세스에 의해 형성될 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 예를 들어, N 타입 평면형 FET, N 타입 IO finFET, N 타입 코어 finFET, 또는 전술한 것의 임의의 조합에 대한 N 타입 소스/드레인 영역들(124n)이 상이한 포토레지스트 마스크들을 사용하여 별개로 형성될 수도 있다.
도 32a 및 도 32b의 도면들(3200A, 3200B)에 의해 예시된 바와 같이, 평탄화 층(3202)이 하드 마스크들(2402) 및 트렌치 격리 구조체(130) 위에 퇴적된다. 평탄화 층(3202)은, 예를 들어, 저부 반사 방지 코팅(bottom antireflective coating)(BARC) 또는 일부 다른 적합한 재료일 수도 있다. 추가로, 평탄화 층(3202)은, 예를 들어, 스핀 온 코팅 또는 일부 다른 적합한 퇴적 프로세스에 의해 퇴적될 수도 있다.
메사들(106m)은 핀들(106f)과 비교하여 더 큰 상부 표면적을 갖기 때문에, 평탄화 층(3202)은 핀들(106f) 위에서보다 메사들(106m) 위에서 더 큰 정도로 축적될 수도 있다. 이와 같이, 평탄화 층(3202)은 초기에는 핀들(106f) 위에서보다 메사들(106m) 위에서 더 큰 두께 Tpl1을 가질 수도 있다. 평탄화 층(3202)의 퇴적된 프로파일은 메사들(106m)에서 팬텀으로 도시되어 있다는 것에 주목한다.
도 32a 및 도 32b의 도면들(3200A, 3200B)에 의해 또한 예시된 바와 같이, 평탄화 층(3202)은 핀들(106f)에서가 아니라 메사들(106m)에서 박형화되어(thinned), 평탄화 층(3202)이, 핀들(106f)에서의 두께와 대략 동일한 메사들(106m)에서의 두께 Tpl2를 갖는다. 이후에 확인되는 바와 같이, 메사들(106m) 및 핀들(106f)을 가로질러 평탄화 층(3202)의 두께를 균등하게 함으로써, 하드 마스크들(2402)을 제거하기 위한 후속 에칭이 메사들(106m) 및 핀들(106f)을 가로질러 더 균일해진다. 박형화를 수행하기 위한 프로세스는, 예를 들어, 1) 포토리소그래피를 사용하여 핀들(106f)을 마스킹하는 포토레지스트 마스크(3204)를 형성하는 것; 2) 배치된 포토레지스트 마스크(3204)를 이용하여 평탄화 층(3202)을 에칭하는 것; 및 3) 포토레지스트 마스크(3204)를 제거하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 33a 및 도 33b의 도면들(3300A, 3300B)에 의해 예시된 바와 같이, 제5 에칭이 평탄화 층(3202)(예를 들어, 도 32a 및 도 32b 참조) 및 하드 마스크들(2402)(예를 들어, 도 32a 및 도 32b 참조) 내로 수행되어 하드 마스크(2402)를 제거한다. 특히, 제5 에칭은 하드 마스크들(2402)이 노출될 때까지 평탄화 층(3202)을 에칭 백한 후에, 평탄화 층(3202)과 하드 마스크들(2402)을 병행하여 에칭 백한다. 이것은 적어도 하드 마스크들(2402)이 제거될 때까지 지속된다. 제5 에칭은, 예를 들어, 비선택적 에칭일 수도 있어서, 그것은 평탄화 층(3202) 및 하드 마스크들(2402)에 대해 실질적으로 동일한 에칭 레이트들을 갖도록 한다. 그러나, 다른 적합한 에칭들이 가능하다.
도 33a 및 도 33b의 도면들(3300A, 3300B)에 의해 또한 예시된 바와 같이, 평탄화 층(3202)이 제거된다. 제거는, 예를 들어, 제5 에칭의 일부로서 수행될 수도 있다. 대안적으로, 제거는, 예를 들어, 제5 에칭과 독립적으로 그리고 그 후에 수행될 수도 있다.
도 34a 및 도 34b의 도면들(3400A, 3400B)에 의해 예시된 바와 같이, 폴리실리콘 게이트 전극들(108ps)의 상부 표면들이 공동 평면화된다. 추가로, CESL(716) 및 제1 인터커넥트 유전체 층(708a)이 폴리실리콘 게이트 전극들(108ps) 사이에 그리고 폴리실리콘 게이트 전극들(108ps)의 상부 표면들과 공동 평면화되는 상부 표면들로 형성된다. 제1 인터커넥트 유전체 층(708a)은, 예를 들어, 제0 층간 유전체(ILD) 층이라고도 또한 지칭될 수도 있다. CESL(716) 및 제1 인터커넥트 유전체 층(708a)을 형성할 뿐만 아니라 공동 평탄화를 수행하기 위한 프로세스는, 예를 들어, 1) 트렌치 격리 구조체(130) 및 폴리실리콘 게이트 전극들(108ps) 위에 CESL(716)을 퇴적시키는 것; 2) CESL(716) 위에 제1 인터커넥트 유전체 층(708a)을 퇴적시키는 것; 및 3) CESL(716), 제1 인터커넥트 유전체 층(708a), 및 폴리실리콘 게이트 전극들(108ps)에 평탄화를 수행하는 것을 포함할 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다. 평탄화는, 예를 들어, 화학적 기계적 연마(chemical mechanical polish)(CMP) 또는 일부 다른 적합한 프로세스에 의해 수행될 수도 있다.
도 35a 및 도 35b의 도면들(3500A, 3500B)에 의해 예시된 바와 같이, 형성되는 P 타입 FET들에 대한 폴리실리콘 게이트 전극들(108ps)은 P 타입 게이트 전극들(108p) 및 제1 코어 유전체 층(116a)의 대응하는 부분들로 대체되어, 그에 의해 P 타입 평면형 FET(102p), P 타입 IO finFET(104iop), 및 P 타입 코어 finFET(104cp)을 규정한다. 추가로, P 타입 IO finFET(104iop) 및 P 타입 평면형 FET(102p)의 경우가 아니라 P 타입 코어 finFET(104cp)의 경우에, 대응하는 폴리실리콘 게이트 전극(108ps) 바로 아래의 제2 IO 유전체 층(114)의 부분들이 제거된다.
도 36a 및 도 36b의 도면들(3600A, 3600B)에 의해 예시된 바와 같이, 형성되는 N 타입 FET들에 대한 폴리실리콘 게이트 전극들(108ps)은 N 타입 게이트 전극들(108n) 및 제2 코어 유전체 층(116b)의 대응하는 부분들로 대체되어, 그에 의해 N 타입 평면형 FET(102n), N 타입 IO finFET(104ion), 및 N 타입 코어 finFET(104cn)을 규정한다. 추가로, N 타입 IO finFET(104ion) 및 N 타입 평면형 FET(102n)의 경우가 아니라 N 타입 코어 finFET(104cn)의 경우에, 대응하는 폴리실리콘 게이트 전극(108ps) 바로 아래의 제2 IO 유전체 층(114)의 부분들이 제거된다.
도 37a 및 도 37b의 도면들(3700A, 3700B)에 의해 예시된 바와 같이, 하드 마스크들(118)이 P 타입 및 N 타입 게이트 전극들(108p, 108n) 위에 형성된다. 하드 마스크들(118)은 P 타입 및 N 타입 게이트 전극들(108p, 108n)을 에칭 백하고, 결과적인 리세스들에 하드 마스크 층을 퇴적시키며, 하드 마스크 층에 평탄화를 수행함으로써 형성될 수도 있다. 그러나, 다른 적합한 프로세스들이 가능하다.
도 37a 및 도 37b의 도면들(3700A, 3700B)에 의해 또한 예시된 바와 같이, 제2 인터커넥트 유전체 층(708b)이 하드 마스크들(118) 및 제1 인터커넥트 유전체 층(708a) 위에 형성된다. 추가로, 콘택 비아들(710)이 제2 인터커넥트 유전체 층(708b)을 통해 FET들까지 연장되어 형성된다. 이에 후속하여, 와이어들(712) 및 인터와이어 비아들(714)이 도 9a 및 도 9b에 도시된 바와 같이 콘택 비아들(710) 위에 형성되고 이들에 전기적으로 커플링된다. 일부 실시예들에서, 패시베이션 층(720), 패드들(718), 및 대응하는 패드 개구들(722)이 도 7b에 예시된 바와 같이 와이어들(712) 및 인터와이어 비아들(714) 위에 형성되고 이들에 전기적으로 커플링된다.
도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b가 방법의 다양한 실시예들과 관련하여 설명되지만, 도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b에 도시된 구조체들은 방법에 제한되지 않고 오히려 방법과는 별개로 독립적일 수도 있다는 것이 이해될 것이다. 도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b가 일련의 동작들로 설명되지만, 동작들의 순서가 다른 실시예들에서 변경될 수도 있다는 것이 이해될 것이다. 도 10a 및 도 10b 내지 도 13a 및 도 13b, 도 14a 내지 도 14c 내지 도 23a 내지 도 23c, 도 24a 및 도 24b, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d, 도 29a 및 도 29b 내지 도 37a 및 도 37b가 특정 세트의 동작들로 예시 및 설명되지만, 예시 및/또는 설명된 일부 동작들이 다른 실시예들에서 생략될 수도 있다. 추가로, 예시 및/또는 설명되지 않은 동작들이 다른 실시예들에 포함될 수도 있다.
일부 실시예들에서, 도 35a 및 도 35b 및/또는 도 36a 및 도 36b에서의 폴리실리콘 게이트 전극들(108ps)의 대체는 대안적인 실시예들에서 완전히 또는 부분적으로 생략될 수도 있다. 예를 들어, 일부 실시예들에서 N 타입 및 P 타입 평면형 FET들(102n, 102p)에 대한 대체가 생략될 수도 있어서, N 타입 및 P 타입 평면형 FET들(102n, 102p)에 대한 폴리실리콘 게이트 전극들(108ps)은 IC의 최종 구조체까지 지속될 수도 있다.
도 38을 참조하면, 평면형 FET 및 finFET을 포함하는 IC를 형성하기 위한 방법의 일부 실시예들의 블록 다이어그램(3800)이 제공된다.
3802에서, 제1 패드 층 및 제2 패드 층에 의해 마스킹되는 메사들 및 핀들이 형성된다. 예를 들어, 도 10a 및 도 10b 내지 도 12a 및 도 12b를 참조한다.
3804에서, 메사들 및 핀들을 둘러싸는 트렌치 격리 구조체가 형성된다. 예를 들어, 도 13a, 도 13b, 및 도 14a 내지 도 14c를 참조한다.
3806에서, 제1 패드 층이 아니라 제2 패드 층이 제거된다. 예를 들어, 도 15a 내지 도 15c를 참조한다.
3808에서, 딥 웰들이 제1 패드 층을 통해 N 타입 디바이스들에 대한 핀들 및 메사에 형성된다. 예를 들어, 도 16a 내지 도 16c를 참조한다. 대안적인 실시예들에서, 이것은 생략된다.
3810에서, 디바이스 웰들이 제1 패드 층을 통해 핀들에서가 아니라 메사들에서 형성된다. 예를 들어, 도 17a 내지 도 17c 및 도 18a 내지 도 18c를 참조한다.
3812에서, 제1 패드 층이 제거된다. 예를 들어, 도 19a 내지 도 19c를 참조한다.
3814에서, 트렌치 격리 구조체는 핀들 주위가 아니라 메사들 주위에서 리세싱되어, 트렌치 격리 구조체의 리세싱된 상부 표면 부분들이 메사들의 상부 표면들과 대략 동일 높이로 된다. 예를 들어, 도 20a 내지 도 20c를 참조한다. 리세싱은, 예를 들어, 메사들에서 형성되는 평면형 FET들에 대한 포화 및 오프 전류를 향상시킬 수도 있다. 그러나, 메사들의 상부 표면들과 트렌치 격리 구조체의 상부 표면 사이의 분리가 약 6 나노미터들, 4 나노미터들, 또는 일부 다른 적합한 값보다 더 작은 경우에는 향상이 미미할 수도 있다. 그에 따라, 대안적인 실시예들에서, 리세싱이 생략된다.
3816에서, 핀들 및 메사들을 커버하는 제1 IO 유전체 층이 퇴적된다. 예를 들어, 도 21a 내지 도 21c를 참조한다.
3818에서, 디바이스 웰들이 제1 IO 유전체 층을 통해 메사들에서가 아니라 핀들에서 형성된다. 예를 들어, 도 22a 내지 도 22c를 참조한다.
3820에서, 제1 IO 유전체 층은 메사들로부터가 아니라 핀들로부터 제거된다. 예를 들어, 도 22a 내지 도 22c를 참조한다.
3822에서, 트렌치 격리 구조체는 핀들 주위에서 리세싱된다. 예를 들어, 도 22a 내지 도 22c를 참조한다.
3824에서, 제1 IO 유전체 층 및 핀들을 커버하는 제2 IO 유전체 층이 퇴적된다. 예를 들어, 도 23a 내지 도 23c를 참조한다.
3826에서, 폴리실리콘 게이트 전극들 및 대응하는 하드 마스크들이 메사들 및 핀들 상에 형성된다. 예를 들어, 도 24a 및 도 24b를 참조한다.
3828에서, 스트레인된 소스/드레인 영역들 및 대응하는 소스/드레인 연장부들이 메사들 및 핀들에 형성된다. 예를 들어, 도 25a 내지 도 25d 내지 도 28a 내지 도 28d 및 도 29a 및 도 29b 내지 도 31a 및 도 31b를 참조한다. 대안적인 실시예들에서, 스트레인된 소스/드레인 영역들은 대응하는 채널 영역들의 채널들에 응력을 가하지 않고 그에 따라 "스트레인"되지 않는다.
3830에서, 하드 마스크들이 제거된다. 예를 들어, 도 32a 및 도 32b 그리고 도 33a 및 도 33b를 참조한다.
3832에서, 폴리실리콘 게이트 전극들은 금속 게이트 전극들로 대체된다. 예를 들어, 도 34a 및 도 34b 내지 도 36a 및 도 36b를 참조한다. 대안적인 실시예들에서, 금속 게이트 대체는 폴리실리콘 게이트 전극들 중 일부 또는 전부에 대해 생략되고 나머지 폴리실리콘 게이트 전극들은 최종 구조체까지 지속된다.
도 38의 블록 다이어그램(3800)이 본 명세서에서 일련의 동작들 또는 이벤트들로서 예시 및 설명되지만, 그러한 동작들 또는 이벤트들의 예시된 순서화는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본 명세서에 예시 및/또는 설명된 것들 이외의 다른 동작들 또는 이벤트들과 동시에 그리고/또는 상이한 순서들로 발생할 수도 있다. 추가로, 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 요구되는 것은 아니며, 본 명세서에 도시된 동작들 중 하나 이상이 하나 이상의 별개의 동작들 및/또는 페이즈(phase)들에서 수행될 수도 있다.
일부 실시예들에서, 본 개시내용은 IC를 제공하고, 이 IC는: 메사 및 핀을 규정하는 반도체 기판; 메사 위에 놓이는 평면형 FET - 여기서 평면형 FET는 제1 게이트 유전체 층 및 제1 게이트 전극을 포함하고, 여기서 제1 게이트 전극은 제1 게이트 유전체 층 위에 놓임 -; 핀 위에 놓이는 finFET - 여기서 finFET은, 제2 게이트 유전체 층, 및 제2 게이트 유전체 층 위에 놓이는 제2 게이트 전극을 포함하고, 여기서 제2 게이트 유전체 층의 두께는 제1 게이트 유전체 층의 두께와는 상이함 -; 및 평면형 FET 및 finFET을 커버하고 이들에 전기적으로 커플링되는 인터커넥트 구조체를 포함하고, 여기서 인터커넥트 구조체는, 와이어들 및 비아들에 의해 평면형 FET에 전기적으로 커플링되는 제1 패드를 포함한다. 일부 실시예들에서, 인터커넥트 구조체는, 추가 와이어들 및 추가 비아들에 의해 finFET에 전기적으로 커플링되는 제2 패드를 포함한다. 일부 실시예들에서, IC는: 반도체 기판 위에 놓이고 메사 및 핀을 둘러싸는 트렌치 격리 구조체를 더 포함하고, 여기서 트렌치 격리 구조체의 상부 표면은 메사에서 리세스를 가지며, 여기서 제1 게이트 전극은 리세스 내에 있다. 일부 실시예들에서, 트렌치 격리 구조체의 상부 표면은 리세스에서의 리세싱된 부분을 가지며, 여기서 리세싱된 부분은 메사의 경계를 따라 폐쇄된 경로 내에서 연장되고 핀의 상부 표면과 대략 동일 높이로 된다. 일부 실시예들에서, 제1 게이트 전극은 메사의 양 측벽들과 중첩된다. 일부 실시예들에서, IC는: 제1 게이트 유전체 층을 공동으로(collectively) 규정하는 제1 유전체 층 및 제2 유전체 층을 더 포함하고, 여기서 제1 유전체 층이 아니라 제2 유전체 층이 제2 게이트 유전체 층을 규정한다. 일부 실시예들에서, 제2 유전체 층은, 제1 유전체 층과 동일한 재료를 가지며, 제1 유전체 층과 비교하여 상승된 농도의 질소를 더 갖는다.
일부 실시예들에서, 본 개시내용은 다른 IC를 제공하고, 이 IC는: 메사 및 핀을 규정하는 반도체 기판; 메사 위에 놓이고 메사의 상부 표면 위로 실질적으로 상승된 최저 표면을 갖는 제1 게이트 전극; 메사의 상부 표면 내로 리세싱되는 한 쌍의 제1 에피택셜 구조체들 - 여기서 제1 게이트 전극은 제1 에피택셜 구조체들 사이에 있고 제1 에피택셜 구조체들에 접해 있음 -; 핀 위에 놓이는 제2 게이트 전극 - 여기서 제2 게이트 전극은 핀을 가로지르고 핀의 양 측벽들을 따라 연장됨 -; 및 핀의 상부 표면 내로 리세싱되는 한 쌍의 제2 에피택셜 구조체들을 포함하고, 여기서 제2 게이트 전극은 제2 에피택셜 구조체들 사이에 있고 이에 접해 있고, 여기서 제2 에피택셜 구조체들은 제1 에피택셜 구조체들과는 상이한 높이들을 갖는다. 일부 실시예들에서, 제1 에피택셜 구조체들은 제2 에피택셜 구조체들보다 더 작은 높이들을 갖는다. 일부 실시예들에서, 제1 에피택셜 구조체들의 저부 표면들은 제2 에피택셜 구조체들의 저부 표면들에 비해 상승된다. 일부 실시예들에서, 제1 에피택셜 구조체들의 상부 표면들은 제2 에피택셜 구조체들의 상부 표면들에 비해 리세싱된다. 일부 실시예들에서, 제1 에피택셜 구조체들의 체적들은 제2 에피택셜 구조체들의 체적들보다 더 적다. 일부 실시예들에서, 제1 및 제2 에피택셜 구조체들은 실리콘 탄화물 또는 실리콘 게르마늄을 포함한다. 일부 실시예들에서, 제1 및 제2 에피택셜 구조체들은 제1 재료 및 제2 재료를 포함하고, 여기서 제1 에피택셜 구조체들은 제1 재료 대 제2 재료의 제1 비율을 가지며, 여기서 제2 에피택셜 구조체들은 제1 재료 대 제2 재료의 제2 비율을 가지며, 여기서 제1 및 제2 비율들은 상이하다.
일부 실시예들에서, 본 개시내용은 방법을 제공하고, 이 방법은: 메사 및 핀을 규정하기 위해 반도체 기판을 패터닝하는 단계; 반도체 기판 위에 놓이고 메사 및 핀을 둘러싸는 트렌치 격리 구조체를 형성하는 단계; 핀 상이 아니라 메사 상에 제1 게이트 유전체 층을 형성하는 단계; 제1 게이트 유전체 층을 형성한 후에 핀 주위에 트렌치 격리 구조체를 리세싱하는 단계; 메사에서 제1 게이트 유전체 층 위에 놓이고 핀 위에 추가로 놓이는 제2 게이트 유전체 층을 퇴적시키는 단계; 메사에서 제1 및 제2 게이트 유전체 층들 위에 놓이고 평면형 전계 효과 트랜지스터를 부분적으로 규정하는 제1 게이트 전극을 형성하는 단계; 및 핀에서 제2 게이트 유전체 층 위에 놓이고 핀 전계 효과 트랜지스터를 부분적으로 규정하는 제2 게이트 전극을 형성하는 단계를 포함한다. 일부 실시예들에서, 제1 게이트 유전체 층을 형성하는 단계는: 핀 및 메사 위에 놓이는 제1 게이트 유전체 층을 퇴적시키는 단계; 및 메사로부터가 아니라 핀으로부터 제1 게이트 유전체 층을 제거하기 위해 제1 게이트 유전체 층을 패터닝하는 단계를 포함한다. 일부 실시예들에서, 제1 및 제2 게이트 전극들을 형성하는 단계는: 제1 및 제2 게이트 유전체 층들 위에 메사 및 핀을 커버하는 게이트 전극 층을 퇴적시키는 단계; 및 게이트 전극 층 내로 선택적 에칭을 수행하여 게이트 전극 층으로부터 제1 및 제2 게이트 전극들을 형성하는 단계를 포함한다. 일부 실시예들에서, 이 방법은, 메사 및 핀 내로 에칭을 수행하여 한 쌍의 제1 개구들 및 한 쌍의 제2 개구들을 동시에 형성하는 단계를 더 포함하고, 여기서 제1 개구들은 제1 게이트 전극이 제1 개구들 사이에 샌드위치된 채로 메사에 형성되고, 여기서 제2 개구들은 제2 게이트 전극이 제2 개구들 사이에 샌드위치된 채로 핀에 형성되고, 여기서 제1 개구들은 제2 개구들과는 상이한 프로파일들을 갖는다. 일부 실시예들에서, 이 방법은, 제1 및 제2 개구들에 제1 에피택셜 구조체들 및 제2 에피택셜 구조체들을 각각 퇴적시키는 단계를 더 포함하고, 여기서 퇴적을 하는 도중에 제1 에피택셜 구조체들의 측벽 두께들은 제2 에피택셜 구조체들의 측벽 두께들보다 더 작다. 일부 실시예들에서, 이 방법은, 핀에서가 아니라 메사에서 트렌치 격리 구조체의 상부 표면 부분을, 상부 표면 부분이 메사의 상부 표면과 대략 동일 높이가 될 때까지 리세싱하는 단계를 더 포함한다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 디자인 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
<부기>
1. 집적 회로(integrated circuit)(IC)로서,
메사(mesa) 및 핀을 규정하는 반도체 기판;
상기 메사 위에 놓이는 평면형 전계 효과 트랜지스터(field-effect transistor)(FET) - 상기 평면형 FET는 제1 게이트 유전체 층 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제1 게이트 유전체 층 위에 놓임 -;
상기 핀 위에 놓이는 finFET - 상기 finFET은, 제2 게이트 유전체 층, 및 상기 제2 게이트 유전체 층 위에 놓이는 제2 게이트 전극을 포함하고, 상기 제2 게이트 유전체 층의 두께는 상기 제1 게이트 유전체 층의 두께와는 상이함 -; 및
상기 평면형 FET 및 상기 finFET을 커버하고 상기 평면형 FET 및 상기 finFET에 전기적으로 커플링되는 인터커넥트 구조체(interconnect structure)
를 포함하고,
상기 인터커넥트 구조체는, 와이어들 및 비아들에 의해 상기 평면형 FET에 전기적으로 커플링되는 제1 패드를 포함하는, IC.
2. 제1항에 있어서,
상기 인터커넥트 구조체는, 추가 와이어들 및 추가 비아들에 의해 상기 finFET에 전기적으로 커플링되는 제2 패드를 포함하는, IC.
3. 제1항에 있어서,
상기 반도체 기판 위에 놓이고 상기 메사 및 상기 핀을 둘러싸는 트렌치 격리 구조체를 더 포함하고,
상기 트렌치 격리 구조체의 상부 표면은 상기 메사에서 리세스(recess)를 가지며, 상기 제1 게이트 전극은 상기 리세스 내에 있는, IC.
4. 제3항에 있어서,
상기 트렌치 격리 구조체의 상부 표면은 상기 리세스 내에 리세싱된 부분을 가지며, 상기 리세싱된 부분은 상기 메사의 경계를 따라 폐쇄된 경로 내에서 연장되고 상기 핀의 상부 표면과 대략 동일 높이로 되는, IC.
5. 제1항에 있어서,
상기 제1 게이트 전극은 상기 메사의 양 측벽들과 중첩되는, IC.
6. 제1항에 있어서,
상기 제1 게이트 유전체 층을 공동으로 규정하는 제1 유전체 층 및 제2 유전체 층을 더 포함하고,
상기 제1 유전체 층이 아니라 상기 제2 유전체 층이 상기 제2 게이트 유전체 층을 규정하는, IC.
7. 제6항에 있어서,
상기 제2 유전체 층은, 상기 제1 유전체 층과 동일한 재료를 가지며, 상기 제1 유전체 층과 비교하여 상승된 농도의 질소를 더 갖는, IC.
8. 집적 회로(IC)로서,
메사 및 핀을 규정하는 반도체 기판;
상기 메사 위에 놓이고 상기 메사의 상부 표면 위로 실질적으로 상승된 최저 표면을 갖는 제1 게이트 전극;
상기 메사의 상부 표면 내로 리세싱되는 한 쌍의 제1 에피택셜 구조체들 - 상기 제1 게이트 전극은 상기 제1 에피택셜 구조체들 사이에 있고 상기 제1 에피택셜 구조체들에 접해 있음 -;
상기 핀 위에 놓이는 제2 게이트 전극 - 상기 제2 게이트 전극은 상기 핀을 가로지르고 상기 핀의 양 측벽들을 따라 연장됨 -; 및
상기 핀의 상부 표면 내로 리세싱되는 한 쌍의 제2 에피택셜 구조체들
을 포함하고,
상기 제2 게이트 전극은 상기 제2 에피택셜 구조체들 사이에 있고 상기 제2 에피택셜 구조체들에 접해 있고, 상기 제2 에피택셜 구조체들은 상기 제1 에피택셜 구조체들과는 상이한 높이들을 갖는, IC.
9. 제8항에 있어서,
상기 제1 에피택셜 구조체들은 상기 제2 에피택셜 구조체들보다 더 작은 높이들을 갖는, IC.
10. 제8항에 있어서,
상기 제1 에피택셜 구조체들의 저부 표면들은 상기 제2 에피택셜 구조체들의 저부 표면들에 비해 상승되는, IC.
11. 제10항에 있어서,
상기 제1 에피택셜 구조체들의 상부 표면들은 상기 제2 에피택셜 구조체들의 상부 표면들에 비해 리세싱되는, IC.
12. 제8항에 있어서,
상기 제1 에피택셜 구조체들의 체적들은 상기 제2 에피택셜 구조체들의 체적들보다 더 적은, IC.
13. 제8항에 있어서,
상기 제1 및 제2 에피택셜 구조체들은 실리콘 탄화물 또는 실리콘 게르마늄을 포함하는, IC.
14. 제8항에 있어서,
상기 제1 및 제2 에피택셜 구조체들은 제1 재료 및 제2 재료를 포함하고, 상기 제1 에피택셜 구조체들은 상기 제1 재료 대 상기 제2 재료의 제1 비율을 가지며, 상기 제2 에피택셜 구조체들은 상기 제1 재료 대 상기 제2 재료의 제2 비율을 가지며, 상기 제1 및 제2 비율들은 상이한, IC.
15. 방법으로서,
메사 및 핀을 규정하기 위해 반도체 기판을 패터닝하는 단계;
상기 반도체 기판 위에 놓이고 상기 메사 및 상기 핀을 둘러싸는 트렌치 격리 구조체를 형성하는 단계;
상기 핀 상이 아니라 상기 메사 상에 제1 게이트 유전체 층을 형성하는 단계;
상기 제1 게이트 유전체 층을 형성한 후에 상기 핀 주위에 상기 트렌치 격리 구조체를 리세싱하는 단계;
상기 메사에서 상기 제1 게이트 유전체 층 위에 놓이고 상기 핀 위에 추가로 놓이는 제2 게이트 유전체 층을 퇴적시키는 단계;
상기 메사에서 상기 제1 및 제2 게이트 유전체 층들 위에 놓이고 평면형 전계 효과 트랜지스터를 부분적으로 규정하는 제1 게이트 전극을 형성하는 단계; 및
상기 핀에서 상기 제2 게이트 유전체 층 위에 놓이고 핀 전계 효과 트랜지스터를 부분적으로 규정하는 제2 게이트 전극을 형성하는 단계
를 포함하는, 방법.
16. 제15항에 있어서,
상기 제1 게이트 유전체 층을 형성하는 단계는:
상기 핀 및 상기 메사 위에 놓이는 제1 게이트 유전체 층을 퇴적시키는 단계; 및
상기 메사로부터가 아니라 상기 핀으로부터 상기 제1 게이트 유전체 층을 제거하기 위해 상기 제1 게이트 유전체 층을 패터닝하는 단계
를 포함하는, 방법.
17. 제15항에 있어서,
상기 제1 및 제2 게이트 전극들을 형성하는 단계는:
상기 제1 및 제2 게이트 유전체 층들 위에 상기 메사 및 상기 핀을 커버하는 게이트 전극 층을 퇴적시키는 단계; 및
상기 게이트 전극 층 내로 선택적 에칭(selective etch)을 수행하여 상기 게이트 전극 층으로부터 상기 제1 및 제2 게이트 전극들을 형성하는 단계
를 포함하는, 방법.
18. 제15항에 있어서,
상기 메사 및 상기 핀 내로 에칭을 수행하여 한 쌍의 제1 개구들 및 한 쌍의 제2 개구들을 동시에 형성하는 단계를 더 포함하고,
상기 제1 개구들은 상기 제1 게이트 전극이 상기 제1 개구들 사이에 샌드위치된 채로 상기 메사에 형성되고, 상기 제2 개구들은 상기 제2 게이트 전극이 상기 제2 개구들 사이에 샌드위치된 채로 상기 핀에 형성되고, 상기 제1 개구들은 상기 제2 개구들과는 상이한 프로파일들을 갖는, 방법.
19. 제18항에 있어서,
상기 제1 및 제2 개구들에 제1 에피택셜 구조체들 및 제2 에피택셜 구조체들을 각각 퇴적시키는 단계를 더 포함하고,
상기 퇴적을 하는 도중에 상기 제1 에피택셜 구조체들의 측벽 두께들은 상기 제2 에피택셜 구조체들의 측벽 두께들보다 더 작은, 방법.
20. 제15항에 있어서,
상기 핀에서가 아니라 상기 메사에서 상기 트렌치 격리 구조체의 상부 표면 부분을, 상기 상부 표면 부분이 상기 메사의 상부 표면과 대략 동일 높이로 될 때까지 리세싱하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 집적 회로(integrated circuit)(IC)로서,
    메사(mesa) 및 핀을 규정하는 반도체 기판;
    상기 메사 위에 놓이는 평면형 전계 효과 트랜지스터(field-effect transistor)(FET) - 상기 평면형 FET는 제1 게이트 유전체 층 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제1 게이트 유전체 층 위에 놓임 -;
    상기 핀 위에 놓이는 finFET - 상기 finFET은, 제2 게이트 유전체 층, 및 상기 제2 게이트 유전체 층 위에 놓이는 제2 게이트 전극을 포함하고, 상기 제2 게이트 유전체 층의 두께는 상기 제1 게이트 유전체 층의 두께와는 상이함 -;
    상기 평면형 FET 및 상기 finFET을 커버하고 상기 평면형 FET 및 상기 finFET에 전기적으로 커플링되는 인터커넥트 구조체(interconnect structure) - 상기 인터커넥트 구조체는, 와이어들 및 비아들에 의해 상기 평면형 FET에 전기적으로 커플링되는 제1 패드를 포함함 -; 및
    상기 반도체 기판 위에 놓이고 상기 메사 및 상기 핀을 둘러싸는 트렌치 격리 구조체 - 상기 트렌치 격리 구조체의 상부 표면은 상기 메사에서 리세스(recess)를 가지며, 상기 제1 게이트 전극은 상기 리세스 내에 있음 -
    를 포함하는, IC.
  2. 제1항에 있어서,
    상기 인터커넥트 구조체는, 추가 와이어들 및 추가 비아들에 의해 상기 finFET에 전기적으로 커플링되는 제2 패드를 포함하는, IC.
  3. 제1항에 있어서,
    상기 트렌치 격리 구조체의 상부 표면은 상기 리세스 내에 리세싱된 부분을 가지며, 상기 리세싱된 부분은 상기 메사의 경계를 따라 폐쇄된 경로 내에서 연장되고 상기 핀의 상부 표면과 동일 높이로 되는, IC.
  4. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 메사의 양 측벽들과 중첩되는, IC.
  5. 제1항에 있어서,
    상기 제1 게이트 유전체 층을 공동으로(collectively) 규정하는 제1 유전체 층 및 제2 유전체 층을 더 포함하고,
    상기 제1 유전체 층이 아니라 상기 제2 유전체 층이 상기 제2 게이트 유전체 층을 규정하는, IC.
  6. 제5항에 있어서,
    상기 제2 유전체 층은, 상기 제1 유전체 층과 동일한 재료를 가지며, 상기 제1 유전체 층과 비교하여 상승된 농도의 질소를 더 갖는, IC.
  7. 집적 회로(IC)로서,
    메사 및 핀을 규정하는 반도체 기판;
    상기 메사 위에 놓이고 상기 메사의 상부 표면 위로 상승된 최저 표면(bottommost surface)을 갖는 제1 게이트 전극;
    상기 메사의 상부 표면 내로 리세싱되는 한 쌍의 제1 에피택셜 구조체들 - 상기 제1 게이트 전극은 상기 제1 에피택셜 구조체들 사이에 있고 상기 제1 에피택셜 구조체들에 접해 있음 -;
    상기 핀 위에 놓이는 제2 게이트 전극 - 상기 제2 게이트 전극은 상기 핀을 가로지르고 상기 핀의 양 측벽들을 따라 연장됨 -; 및
    상기 핀의 상부 표면 내로 리세싱되는 한 쌍의 제2 에피택셜 구조체들
    을 포함하고,
    상기 제2 게이트 전극은 상기 제2 에피택셜 구조체들 사이에 있고 상기 제2 에피택셜 구조체들에 접해 있고, 상기 제2 에피택셜 구조체들은 상기 제1 에피택셜 구조체들과는 상이한 높이들을 가지며,
    상기 제1 에피택셜 구조체들 및 상기 제2 에피택셜 구조체들은 제1 재료 및 제2 재료를 포함하고, 상기 제1 에피택셜 구조체들은 상기 제1 재료 대 상기 제2 재료의 제1 비율을 가지며, 상기 제2 에피택셜 구조체들은 상기 제1 재료 대 상기 제2 재료의 제2 비율을 가지며, 상기 제1 비율 및 상기 제2 비율은 상이한, IC.
  8. 방법으로서,
    메사 및 핀을 규정하기 위해 반도체 기판을 패터닝하는 단계;
    상기 반도체 기판 위에 놓이고 상기 메사 및 상기 핀을 둘러싸는 트렌치 격리 구조체를 형성하는 단계;
    상기 핀 상이 아니라 상기 메사 상에 제1 게이트 유전체 층을 형성하는 단계;
    상기 제1 게이트 유전체 층을 형성한 후에 상기 핀 주위에 상기 트렌치 격리 구조체를 리세싱하는 단계;
    상기 메사에서 상기 제1 게이트 유전체 층 위에 놓이고 상기 핀 위에 추가로 놓이는 제2 게이트 유전체 층을 퇴적시키는 단계;
    상기 메사에서 상기 제1 및 제2 게이트 유전체 층들 위에 놓이고 평면형 전계 효과 트랜지스터를 부분적으로 규정하는 제1 게이트 전극을 형성하는 단계; 및
    상기 핀에서 상기 제2 게이트 유전체 층 위에 놓이고 핀 전계 효과 트랜지스터를 부분적으로 규정하는 제2 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 메사 및 상기 핀 내로 에칭을 수행하여 한 쌍의 제1 개구들 및 한 쌍의 제2 개구들을 동시에 형성하는 단계를 더 포함하고,
    상기 제1 개구들은 상기 제1 게이트 전극이 상기 제1 개구들 사이에 샌드위치된 채로 상기 메사에 형성되고, 상기 제2 개구들은 상기 제2 게이트 전극이 상기 제2 개구들 사이에 샌드위치된 채로 상기 핀에 형성되고, 상기 제1 개구들은 상기 제2 개구들과는 상이한 프로파일들을 갖는, 방법.
  10. 제8항에 있어서,
    상기 핀에서가 아니라 상기 메사에서 상기 트렌치 격리 구조체의 상부 표면 부분을, 상기 상부 표면 부분이 상기 메사의 상부 표면과 동일 높이로 될 때까지 리세싱하는 단계를 더 포함하는, 방법.
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