KR102421286B1

KR102421286B1 - Mram 동작을 위한 새로운 온-칩 전력 조절 시스템

Info

Publication number: KR102421286B1
Application number: KR1020200057851A
Authority: KR
Inventors: 옌-안 창; 치에-푸 로; 이-춘 시; 치아-푸 리; 유-더 치
Original assignee: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date: 2020-02-11
Filing date: 2020-05-14
Publication date: 2022-07-15
Also published as: CN113253784B; TWI794678B; US11720130B2; CN113253784A; US11137785B2; US20210247789A1; KR20210102811A; TW202131129A; US20230333582A1; DE102020105749A1; US20210365060A1

Abstract

일 실시예에서, 전압 조절 회로는, 출력 전압을 제공하는 전압 조절기 및 전압 조절기에 커플링된 제어 회로를 구비한 조절 회로를 포함한다. 제어 회로는, 제어 회로가 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 출력 전압을 기준 전압으로 풀업한다. 제어 회로는, 제어 회로가 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 출력 전압을 기준 전압으로부터 디커플링한다.

Description

MRAM 동작을 위한 새로운 온-칩 전력 조절 시스템{NOVEL ON-CHIP POWER REGULATION SYSTEM FOR MRAM OPERATION}

본 출원은 전압 공급 관리를 위한 방법 및 회로에 관한 것으로, 보다 구체적으로 저 드롭 아웃 전압(low-dropout voltage)을 안정화시키기 위한 방법 및 회로에 관한 것이다.

선형 전압 조절기, 예를 들어, 저 드롭 아웃(low-dropout)(LDO) 조절기는 전형적으로 적절하게 명시되고(well-specified) 안정화된 직류(DC) 전압을 제공하는 데 사용된다. 일반적으로, LDO 조절기는 제각기의 입력 전압과 출력 전압 간의 작은 차이를 나타내는 저 드롭 아웃 전압을 특징으로 한다.

본 개시 내용의 양태는 첨부 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들(features)의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 LDO 조절기 회로의 예시적인 블록도를 도시한다.
도 2a는 일부 실시예에 따른 LDO 조절기 회로의 예시적인 블록도를 도시한다.
도 2b는 일부 실시예에 따른 LDO 조절기 회로의 예시적인 블록도를 도시한다.
도 3a는 일부 실시예에 따른 출력 풀-업 회로(output pull-up circuit)의 예시적인 블록도를 도시한다.
도 3b는 일부 실시예에 따른 출력 풀-업 회로의 예시적인 블록도를 도시한다.
도 4a는 일부 실시예에 따른 출력 풀-다운 회로(output pull-down circuit)의 예시적인 블록도를 도시한다.
도 4b는 일부 실시예에 따른 출력 풀-다운 회로의 예시적인 블록도를 도시한다.
도 5a는 일부 실시예에 따른 전하 주입기(charge injector)의 예시적인 블록도를 도시한다.
도 5b는 일부 실시예에 따른 전하 주입기의 예시적인 블록도를 도시한다.
도 6a는 일부 실시예에 따른 전력 게이트 스위치(power gate switch)의 예시적인 블록도를 도시한다.
도 6b는 일부 실시예에 따른 전력 게이트 스위치의 예시적인 블록도를 도시한다.
도 7은 단일 온-칩 전력 조절 시스템의 예시적인 블록도를 도시한다.
도 8은 다중 온-칩 전력 조절 시스템의 예시적인 블록도를 도시한다.
도 9는 온도 보상 회로의 예시적인 블록도를 도시한다.
도 10은 일부 실시예에 따른 전압 조절기를 제어하기 위한 방법의 흐름도를 도시한다.

다음의 개시 내용은 제공된 요지의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.

또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.

일반적으로, 저 드롭 아웃(LDO) 조절기는 저 드롭 아웃 전압을 가진 입력 전압(예를 들어, 조절되지 않은 입력 전압)에 기초하여 적절하게 명시되고 안정화된 직류(DC) 출력 전압(예를 들어, 조절된 출력 전압)을 제공하도록 구성된다. 본원에서 사용되는 "드롭 아웃 전압"은 전형적으로 상기 (LDO) 조절기에 걸쳐 조절되는 출력 전압을 유지하기 위해 요구되는 최소 전압을 지칭한다. 전력 소스에 의해 공급되는 입력 전압이 출력 전압의 레벨과 거의 비슷한 레벨로 떨어지고 그리고 조절되지 않는다고 하더라도, 상기 LDO 조절기는 여전히 조절되고 안정화된 출력 전압을 생성할 수 있다. 이러한 안정화된 특성은 LDO 조절기가 다양한 집적 회로(IC) 애플리케이션, 예를 들어, 메모리 디바이스, 전력 IC 디바이스 등에 사용될 수 있게 한다.

그러나, 일부 애플리케이션은 고성능 LDO 조절기를 필요로 한다. 예를 들어, 일부 부하는 LDO 조절기에서 싱크되는 전류가 다를 수 있어 출력 전압 레벨을 변화시킬 수 있다. 일부 메모리 디바이스는 메모리 셀에 액세스하기 위해 워드-라인(word-line)(WL) 바이어스가 좁은 범위(예를 들어, 셀 액세스 윈도우)로 조절될 것을 필요로 할 수 있다. 일부 메모리 디바이스는 고속 동작을 위해 빠른 과도 응답(fast transient response)으로 안정화된 출력 전압 레벨을 달성할 수 있는 바이어스 생성기를 필요로 할 수 있다. 일부 메모리 제어 논리 회로는 낮은 코어 디바이스 전력 (VDD) 속도를 향상시키기 위해 조절된 바이어스를 필요로 할 수 있다. 일부 메모리 디바이스는 (예를 들어, 유휴 모드 및/또는 활성 모드 동안) 누설 전류가 사전 정의된 임계치 미만이 될 것을 필요로 한다. 어떠한 출력 지원 회로도 갖지 않는 기존의 LDO 조절기는 빠른 과도 응답과 낮은 누설 레벨을 가진 안정화된 출력 전압 레벨을 달성할 수가 없다.

LDO 조절기가 빠른 과도 응답으로 안정화된 출력 전압 레벨을 달성하기 위해, 풀-업 출력 스테이지, 풀-다운 출력 스테이지, 및/또는 전하 주입기를 포함하는 하나 이상의 출력 레벨 클램퍼 세트(one or more output level clamper sets)가 제공된다. 각각의 출력 레벨 클램퍼 세트는 LDO 조절기의 부하를 동적으로 모니터링하고, 정상 상태 출력 전압(steady-state output voltage)으로의 안정화 시간을 감소시키기 위한 대응하는 응답을 제공하도록 구성된다. 따라서, 하나 이상의 출력 레벨 클램퍼 세트는 활성 모드 대기 시간을 유리하게도 단축시킬 수 있다. 유리하게도, 하나 이상의 출력 레벨 클램퍼 세트는 메모리 동작 동안 반도체 손상을 방지하기 위해 오버슈트(overshoot) 및 언더슈트(undershoot)를 억제한다. 하나 이상의 출력 레벨 클램퍼 세트는 상이한 부하들(예를 들어, 부하들, 메모리 디바이스들, 메모리 뱅크들, 논리 회로들, 메모리 제어 논리 회로들 등)에 걸쳐 분산될 수 있다. 따라서, 출력 전압 레벨은 손실성 매체에 걸친 전압 (IR) 강하로 인한 로컬 출력 전압 레벨의 변화를 피하면서 다양한 부하들에서 로컬로 제어될 수 있다. 각각의 출력 레벨 클램퍼 세트는 활성 피드백 회로(active-feedback circuit)에 의해 제어될 수 있다.

기동(wake-up) 동안 출력 레벨을 복구하고, 누설을 줄이기 위해, 2-단계 기동 메커니즘을 갖춘 하나 이상의 전력 게이트 스위치가 제공된다. 본원에서 사용되는 "기동"은 유휴(예를 들어, 유휴, 슬립, 오프, 디스에이블) 모드에서 활성(예를 들어, 활성, 작동, 온, 인에이블) 모드로의 천이를 지칭한다. 유휴 모드 동안, LDO 조절기의 출력은 디스에이블되거나 부하로부터 디커플링된다. 활성 모드 동안, LDO 조절기의 출력은 인에이블되고 부하에 커플링된다. 유리하게도, 전력 게이트 스위치 및 관련된 2-단계 기동 메커니즘은 복구 시간을 줄이고 LDO 조절기의 누설을 감소시킨다. 출력 레벨 클램퍼 세트와 유사하게, 전력 게이트 스위치들은 부하들에 걸쳐 분산될 수 있다.

도 1은 일부 실시예에 따른 LDO 조절기 회로(100)의 예시적인 블록도를 도시한다. 도시된 바와 같이, LDO 조절기 회로(100)는 LDO 조절기(10), LDO 조절기(10)에 커플링된 출력 풀-업 회로(102), LDO 조절기(10)에 커플링된 출력 풀-다운 회로(104), LDO 조절기(10)에 커플링된 출력 전하 주입기(106), 및 LDO 조절기(10)에 커플링된 전력 게이트 스위치(108)를 포함한다. 전력 게이트 스위치(108)는 논리 회로(예를 들어, 부하, 메모리 디바이스, 메모리 셀, 메모리 뱅크, 메모리 제어 회로 등)(110)에 커플링된다. 일부 실시예에서, LDO 조절기(10)는 연산 증폭기(opamp), (게이트가 출력에 커플링되고, 드레인이 Vout에 커플링되도록) 연산 증폭기에 피드백 커플링된 p-형 금속 산화물 반도체(p-type metal-oxide-semiconductor)(PMOS) 트랜지스터, 및 드레인이 Vout에 커플링되고, 전압이 게이트를 바이어싱하고, 그리고 소스가 접지에 커플링되어 있는 n-형 금속 산화물 반도체(n-type metal-oxide-semiconductor)(NMOS) 트랜지스터를 포함한다.

일반적으로, 출력 풀-업 회로(102), 출력 풀-다운 회로(104), 및 출력 전하 주입기(106)는 (집합적으로 도 2a와 관련한 출력 레벨 클램퍼 세트(202A-N) 중 하나와 같이 출력 레벨 클램퍼 세트라고 지칭되며) 다양한 레벨의 부하가 각각 출력 노드(103)에 커플링되는 동안 출력 전압을 실질적으로 안정화된 값으로 유지하는 것을 지원하도록 구성된다. 출력 풀-업 회로(102)는 입력 노드(105)에서 Vout의 전압 레벨을 기준 풀-업 전압(Vref-pu)의 전압 레벨과 비교한다. Vout의 전압 레벨이 Vref-pu의 전압 레벨보다 작은 경우, 출력 풀-업 회로(102)는 Vout의 전압 레벨을 증가시킨다. Vout의 전압 레벨이 Vref-pu의 전압 레벨보다 큰 경우, 출력 풀-업 회로(102)는 Vout의 전압 레벨의 증가를 중지시킨다. 유리하게도, 이는 안정화 시간을 감소시키고 전압 레벨이 너무 낮아지는 것을 방지하여 LDO 조절기 및 관련된 제어 회로를 보호한다.

출력 풀-다운 회로(104)는 입력 노드(107)에서 Vout의 전압 레벨을 기준 풀-다운 전압(Vref-pd)의 전압 레벨과 비교한다. Vout의 전압 레벨이 Vref-pd의 전압 레벨보다 큰 경우, 출력 풀-다운 회로(104)는 Vout의 전압 레벨을 감소시킨다. Vout의 전압 레벨이 Vref-pd의 전압 레벨보다 작은 경우, 출력 풀-업 회로(102)는 Vout의 전압 레벨의 감소를 중지시킨다. 유리하게도, 이는 안정화 시간을 감소시키고 전압 레벨이 너무 높아지는 것을 방지하여 LDO 조절기 및 관련된 제어 회로를 보호한다.

출력 전하 주입기(106)는 입력 노드(109)에서 Vout의 전압 레벨을 기준 주입기 전압(Vref-inj)의 전압 레벨과 비교한다. Vout의 전압 레벨이 Vref-inj의 전압 레벨보다 작은 경우, 출력 전하 주입기(106)는 전하를 주입하여 Vout의 전압 레벨의 증가를 유발한다. Vout의 전압 레벨이 Vref-inj의 전압 레벨보다 큰 경우, 출력 전하 주입기(106)는 전하 주입을 중지한다. 유리하게도, 이는 안정화 시간을 감소시키고 전압 레벨이 너무 낮아지는 것을 방지하여 LDO 조절기 및 관련된 제어 회로를 보호한다.

전력 게이트 스위치(108)는 논리 회로(110)를 기동시키도록 (예를 들어, 논리 회로(110)를 유휴 상태에서 활성 상태로 천이시키도록) 구성된다. 기동 메커니즘의 시작에서, 전력 게이트 스위치(108)의 입력에서의 하나 이상의 전압의 전압 레벨에 기초하여, 논리 회로(110)의 입력 노드(115)에서의 부하 전압(Vout_hd)이 플로팅된다. 전력 게이트 스위치(108)의 제어 입력 노드(111)에서의 PGEN의 논리 상태 및/또는 하나 또는 다른 전압이 제 1 논리 상태로 천이할 때, Vout_hd는 전력 게이트 스위치(108)의 제 1 신호 입력 노드(113)에서의 외부 전압(Vexternal)에 커플링된다. PGEN의 논리 상태가 제 2 논리 상태로 천이할 때, Vout_hd는 Vout에 커플링된다. 제 1 논리 상태 및 제 2 논리 상태의 각각은 높은 논리 상태, 낮은 논리 상태, 공급 전압의 전압 레벨을 갖는 논리 상태, 또는 접지의 전압 레벨을 갖는 논리 상태 중 하나일 수 있다. 유리하게도, 이는 안정화 시간 및 누설 레벨을 감소시킨다.

도 2a는 일부 실시예에 따른 LDO 조절기 회로(200A)의 예시적인 블록도를 도시한다. 일부 실시예에서, LDO 조절기 회로(200A)는 LDO 조절기 회로(100)와 실질적으로 유사하다. LDO 조절기 회로(200A)는 LDO 조절기(10), LDO 조절기(10)에 커플링된 하나 이상의 출력 레벨 클램퍼 세트(202A-N)(예를 들어, N은 1 이상의 정수임), 및 LDO 조절기(10)에 커플링된 하나 이상의 전력 게이트 스위치(108A-M)(예를 들어, M은 1 이상의 정수이고 N과 동일하거나 상이함)를 포함한다. 출력 레벨 클램퍼 세트(202A-N)의 각각은 출력 풀-업 회로(102), 출력 풀-다운 회로(104), 및 출력 전하 주입기(106)를 포함한다. 예를 들어, 출력 레벨 클램퍼 세트(202A)는 출력 풀-업 회로(102A), 출력 풀-다운 회로(104A), 및 출력 전하 주입기(106A)를 포함한다. 논리 회로(110)는 하나 이상의 전력 게이트 스위치(108A-M)에 커플링된다.

유리하게도, LDO 조절기 회로(200A)는 클램핑, 전하 주입, 및 스위칭 능력에 유연성(flexibility)을 제공한다. 일부 실시예에서, 다수의 출력 풀-업 회로(102A-N)는 하나의 공통 Vref_pu를 공유하거나 또는 그들 제각기의 입력(105A-N)에서 전용 Vref_pu를 가질 수 있다. 예를 들어, 입력 노드(105A)에서의 Vref_pu는 입력 노드(105B)에서의 Vref_pu와는 상이한 전압 레벨을 가질 수 있다. 따라서, Vout의 전압 레벨에 따라 다양한 개수의 출력 풀-업 회로가 인에이블(예를 들어, 인에이블, 트리거, 활성화 등)된다. 마찬가지로, 다수의 출력 풀-다운 회로(104A-N)는 하나의 공통 Vref_pd를 공유하거나 그들 제각기의 입력(107A-N)에서 전용 Vref_pd를 가질 수 있다. 인에이블되는 출력 풀-업 회로 및/또는 출력 풀-다운 회로의 개수가 증가함에 따라, 인에이블되는 출력 풀-업 회로 및/또는 인에이블되는 출력 풀-다운 회로에 걸친 전압 (IR) 강하는 감소된다.

일부 실시예에서, 출력 전하 주입기(106A-N)는 하나의 공통 Vref_inj를 공유하거나 그들 제각기의 입력(109A-N)에서 전용 Vref_inj를 가질 수 있다. 인에이블되는 출력 전하 주입기의 개수가 증가함에 따라, 보다 많은 전하가 주입되고, 그에 따라 Vout의 전압 레벨은 더 빠른 속도로 증가하게 된다. 일부 실시예에서, 하나 이상의 전력 게이트 스위치(108A-M)는 그들 제각기의 입력(111A-M)에서 전용 PGEN을 가질 수 있다. 따라서, 논리 상태는 각각의 전력 게이트 스위치(108)에 대해 개별적으로 설정될 수 있으며, 이에 의해 논리 회로(110)를 기동하기 위해 인에이블되는 전력 게이트 스위치의 개수를 제어할 수 있다. 인에이블되는 전력 게이트 스위치의 개수가 증가함에 따라, 인에이블되는 전력 게이트 스위치에 걸친 전압 (IR) 강하는 감소된다.

일부 실시예에서, 출력 클램퍼 레벨 세트(202A-N) 및/또는 전력 게이트 스위치(108A-M)는 다수의 논리 회로(110)에 걸쳐 분산될 수 있다. 분산 체계는 도 7과 관련하여 더 설명된다.

도 2b는 일부 실시예에 따른 LDO 조절기 회로(200B)의 예시적인 블록도를 도시한다. 일부 실시예에서, LDO 조절기 회로(200B)는 LDO 조절기 회로(200A)와 실질적으로 유사하다. LDO 조절기 회로(200B)는 LDO 조절기(10), LDO 조절기(10)에 커플링된 하나 이상의 출력 풀-업 회로(102A-X)(예를 들어, X는 1 이상의 정수임), LDO 조절기(10)에 커플링된 하나 이상의 출력 풀-다운 회로(104A-Y)(예를 들어, Y는 1 이상의 정수이고 X와 동일하거나 상이함), LDO 조절기(10)에 커플링된 하나 이상의 출력 전하 주입기(106A-Z)(예를 들어, Z는 1 이상의 정수이고, X 또는 Y와 동일하거나 상이함), 및 LDO 조절기(10)에 커플링된 하나 이상의 전력 게이트 스위치(108A-M)를 포함한다. 논리 회로(110)는 하나 이상의 전력 게이트 스위치(108A-M)에 커플링된다. LDO 조절기 회로(200B)는 각각의 세트(예를 들어, 출력 풀-업 회로(102A-X), 출력 풀-다운 회로(104A-Y), 및 출력 전하 주입기(106A-Z))가 상이한 개수의 디바이스를 포함할 수 있다는 점에서(예를 들어, X, Y 및 Z가 모두 상이한 정수일 수 있다는 점에서) LDO 조절기 회로(200A)보다 훨씬 더 큰 유연성을 제공한다. 도 2a에서와 같이, 각각의 세트로부터의 디바이스는 하나의 공통 전압을 공유하거나 또는 그들 제각기의 입력(예를 들어, 입력(105A-X, 107A-Y, 또는 109A-Z))에서 전용 전압(예를 들어, 전용 Vref_pu, Vref_pd, 또는 Vref_inj)을 가질 수 있다.

일부 실시예에서, 출력 풀-업 회로(102A-X), 출력 풀-다운 회로(104A-Y), 출력 전하 주입기(106A-Z), 및/또는 전력 게이트 스위치(108A-M)는 다수의 논리 회로(110)에 걸쳐 분산될 수 있다. 분산 체계는 도 7과 관련하여 더 설명된다.

도 3a는 일부 실시예에 따른 출력 풀-업 회로(102A)의 예시적인 블록도를 도시한다. 출력 풀-업 회로(102A)는 풀-업 센서(302) 및 풀-업 센서(302)에 커플링된 풀-업 디바이스(304)를 포함한다. 풀-업 센서(302)는 Vout과 Vref_pu를 비교한다. 풀-업 센서(302)는 출력 노드(301)에서 Vref_pu와 Vout의 비교(예를 들어, Vref_pu와 Vout간의 차이의 배수)에 기초하여 에러/인에이블 신호(En_pu)를 생성한다. Vout이 Vref_pu보다 작은 경우, En_pu는 제 1 논리 상태(예를 들어, 낮은 논리 상태, 낮은 전압 레벨, 접지 레일)를 갖는다. Vout이 Vref_pu보다 큰 경우, En_pu는 제 2 논리 상태(예를 들어, 높은 논리 상태, 높은 전압 레벨, 공급 레일)를 갖는다. 신호 En_pu는 풀-업 디바이스(304)를 구동한다. En_pu가 제 1 논리 상태일 때, 풀-업 디바이스(304)는 제 1 상태에 있게 되며, 예를 들어, Vout을 사전 정의된(예를 들어, 기준, 사전 정의된, 고정된, 조정 가능한, 공급, 접지, 논리 레벨, 저항 래더 출력 등의) 전압으로 커플링한다(예를 들어, 커플링, 풀업, 이의 커플링을 유지한다). En_pu가 제 2 논리 상태일 때, 풀-업 디바이스(304)는 제 2 상태에 있게 되며, 예를 들어, 사전 정의된 전압으로부터 Vout을 디커플링하거나 또는 이의 디커플링을 유지하게 된다.

도 3b는 일부 실시예에 따른 출력 풀-업 회로(102B)의 예시적인 블록도를 도시한다. 일부 실시예에서, 출력 풀-업 회로(102B)는 출력 풀-업 회로(102A)와 실질적으로 유사하다. 도 3b에 도시된 바와 같이, 풀-업 센서(302)는 연산 증폭기(예를 들어, 연산 증폭기, opamp, 오차 증폭기, 비교기 등)(312)로서 구현되거나 또는 이를 포함하고, 풀-업 디바이스(304)는 p-형 금속 산화물 반도체(PMOS) 트랜지스터(314)로서 구현되거나 또는 이를 포함한다.

opamp(312)의 제 1 (예컨대, 비 반전) 단자에서의 출력 전압(Vout)은 opamp(312)의 제 2 (예컨대, 반전) 입력 단자에서의 Vref_pu에 의해 제어된다. 보다 구체적으로, Vout의 전압 레벨이 Vref_pu보다 큰 레벨로 증가할 때, opamp(312)에 의해 생성되고 PMOS 트랜지스터(314)의 게이트에 의해 수신된 오차 전압(예를 들어, En_pu)은 제 1 논리 상태를 나타내는 제 1 전압 레벨(예를 들어, opamp(312)의 공급 레일)에서의 클리핑시까지 증가한다. 오차 전압의 증가는 PMOS 트랜지스터(314)의 소스 게이트 전압(Vsg)을 PMOS 트랜지스터(314)의 컷오프 전압(cut-off voltage) 미만의 값으로 감소시키며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(314)의 채널은 도통되지 않게 되고, 이에 의해, (PMOS(314)의 소스 노드에서의) 사전 정의된 전압과 (PMOS(314)의 드레인 노드에서의) Vout은 디커플링된다. 반대 메커니즘을 통해, Vout의 전압 레벨이 Vref_pu보다 낮은 레벨로 감소할 때, 오차 전압은 제 2 논리 상태를 나타내는 제 2 전압 레벨(예를 들어, opamp(312)의 접지 레일)에서의 클리핑시까지 감소한다. 오차 전압의 감소는 PMOS 트랜지스터(314)의 Vsg를 PMOS 트랜지스터(314)의 컷오프 전압보다 높은 값으로 증가시키며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(314)의 채널은 도통되어 사전 정의된 전압과 Vout을 커플링하게 된다. 다시 말해서, opamp(312)는 Vout의 전압 레벨이 Vref_pu의 값 아래로 떨어질 때 Vout을 사전 정의된 전압으로 클램핑하도록 PMOS 트랜지스터(314)와 상호 작용하여, 반도체(예를 들어, 전압 조절기, 제어 회로, 및 부하)에 대한 손상을 방지하고 안정화 시간을 감소시킨다.

도 4a는 일부 실시예에 따른 출력 풀-다운 회로(104A)의 예시적인 블록도를 도시한다. 출력 풀-다운 회로(104A)는 풀-다운 센서(402) 및 풀-다운 센서(402)에 커플링된 풀-다운 디바이스(404)를 포함한다. 풀-다운 센서(402)는 Vout과 Vref_pd를 비교한다. 풀-다운 센서(402)는 출력 노드(401)에서 Vref_pd와 Vout의 비교(예를 들어, Vref_pd와 Vout간의 차이의 배수)에 기초하여 에러/인에이블 신호(En_pu)를 생성한다. Vout이 Vref_pd보다 큰 경우, En_pd는 제 1 논리 상태(예를 들어, 높은 논리 상태, 공급 레일)를 갖는다. Vout이 Vref_pd보다 작은 경우, En_pd는 제 2 논리 상태(예를 들어, 낮은 논리 상태, 접지 레일)를 갖는다. 신호 En_pd는 풀-다운 디바이스(404)를 구동한다. En_pd가 제 1 논리 상태일 때, 풀-다운 디바이스(404)는 제 1 상태에 있게 되며, Vout을 사전 정의된 전압으로 커플링한다(예를 들어, 커플링, 풀 다운, 이의 커플링을 유지한다). En_pd가 제 2 논리 상태일 때, 풀-다운 디바이스(404)는 제 2 상태에 있게 되며, 예를 들어, 사전 정의된 전압으로부터 Vout을 디커플링하거나 또는 이의 디커플링을 유지하게 된다.

도 4b는 일부 실시예에 따른 출력 풀-다운 회로(104B)의 예시적인 블록도를 도시한다. 일부 실시예에서, 출력 풀-다운 회로(104B)는 출력 풀-다운 회로(104A)와 실질적으로 유사하다. 도 4b에 도시된 바와 같이, 풀-다운 센서(402)는 opamp(412)로서 구현되거나 또는 이를 포함하고, 풀-다운 디바이스(404)는 n-형 금속 산화물 반도체(NMOS) 트랜지스터(414)로서 구현되거나 또는 이를 포함한다.

opamp(412)의 제 1 (예컨대, 비 반전) 입력 단자에서의 출력 전압(Vout)은 opamp(412)의 한 (예컨대, 반전) 입력 단자에서의 Vref_pd에 의해 제어된다. 보다 구체적으로, Vout의 전압 레벨이 Vref_pd보다 작은 레벨로 감소할 때, opamp(412)에 의해 생성되고 NMOS 트랜지스터(414)의 게이트에 의해 수신된 오차 전압(예를 들어, En_pd)은 제 1 논리 상태를 나타내는 제 1 전압 레벨(예를 들어, opamp(412)의 접지 레일)에서의 클리핑시까지 감소한다. 오차 전압의 감소는 NMOS 트랜지스터(414)의 게이트 소스 전압(Vgs)을 NMOS 트랜지스터(414)의 컷오프 전압보다 낮은 값으로 감소시키며, 그 결과, 소스와 드레인 간의 NMOS 트랜지스터(414)의 채널은 도통되지 않게 되어 사전 정의된 전압과 Vout을 디커플링시키게 된다. 반대 메커니즘을 통해, Vout의 전압 레벨이 Vref_pd보다 높은 레벨로 증가할 때, 오차 전압은 제 2 논리 상태를 나타내는 제 2 전압 레벨(예를 들어, opamp(412)의 공급 레일)에서의 클리핑시까지 증가한다. 오차 전압의 감소는 NMOS 트랜지스터(414)의 Vgs를 NMOS 트랜지스터(414)의 컷오프 전압보다 높은 값으로 증가시키며, 그 결과, 소스와 드레인 간의 NMOS 트랜지스터(414)의 채널은 도통되어 사전 정의된 전압과 Vout을 커플링하게 된다. 다시 말해서, opamp(412)는 Vout의 전압 레벨이 Vref_pd의 값 위로 상승할 때 Vout을 사전 정의된 전압으로 클램핑하도록 NMOS 트랜지스터(414)와 상호 작용하여, 반도체에 대한 손상을 방지하고 안정화 시간을 감소시킨다.

도 5a는 일부 실시예에 따른 전하 주입기(charge injector)(106A)의 예시적인 블록도를 도시한다. 전하 주입기(106A)는 LDO 출력 레벨 센서(502) 및 LDO 출력 레벨 센서(502)에 커플링된 전하 주입 드라이버(예를 들어, 드라이버(driver), 키커(kicker))(504)를 포함한다. LDO 출력 레벨 센서(502)는 출력 노드(501)에서 Vref_inj와 Vout의 비교(예를 들어, Vref_inj와 Vout간의 차이의 배수)에 기초하여 에러/인에이블 신호(En_inj)를 생성한다. Vout이 Vref_inj보다 큰 경우, En_inj는 제 1 논리 상태(예를 들어, 높은 논리 상태, 공급 레일)를 갖는다. Vout이 Vref_inj보다 작은 경우, En_inj는 제 2 논리 상태(예를 들어, 낮은 논리 상태, 접지 레일)를 갖는다. 신호 En_inj는 전하 주입 드라이버(504)를 구동한다. En_inj가 제 2 논리 상태일 때, 전하 주입 드라이버(504)는 제 2 상태에 있으며, 예를 들어, Vout과 연관된 노드(103) 내로 전하를 주입한다. En_inj가 제 1 논리 상태일 때, 전하 주입 드라이버(504)는 제 1 상태에 있으며, 예를 들어, Vout과 연관된 노드(103) 내로의 전하를 주입하는 것을 중단한다.

도 5b는 일부 실시예에 따른 전하 주입기(106B)의 예시적인 블록도를 도시한다. 일부 실시예에서, 전하 주입기(106B)는 전하 주입기(106A)와 실질적으로 유사하다. 도 5b에 도시된 바와 같이, LDO 출력 레벨 센서(502)는 opamp(512)로서 구현되거나, 또는 이를 포함한다. 일부 실시예에서, opamp(512)는 opamp(512)의 제어 입력(505)에서 kick_en에 의해 인에이블되거나 또는 디스에이블된다. 도 5b에 도시된 바와 같이, 전하 주입 드라이버(504)는 하나 이상의 주입기 코어(514A-N)로서 구현되거나, 또는 이를 포함한다. 각각의 주입기 코어(514)는 PMOS 트랜지스터(516) 및 PMOS 트랜지스터(518)를 포함한다. 일부 실시예에서, PMOS 트랜지스터(516)는 전류 소스로서 동작하고 PMOS 트랜지스터(518)는 바이어스 및/또는 제어 가능한 디제네레이션 디바이스(a bias and/or a controllable degeneration device)로서 동작한다. 일부 실시예에서, PMOS 트랜지스터(518)는 PMOS 트랜지스터(518)의 게이트 노드(503)에서 kick_bias에 의해 제어된다.

opamp(512)의 제 1 (예컨대, 비 반전) 입력 단자에서의 출력 전압(Vout)은 opamp(512)의 제 2 (예컨대, 반전) 입력 단자에서의 Vref_kick에 의해 제어된다. 보다 구체적으로, Vout의 전압 레벨이 Vref_kick보다 큰 레벨로 증가할 때, PMOS 트랜지스터(516)의 게이트에 의해 수신된 오차 전압(예를 들어, En_inj)은 제 1 논리 상태를 나타내는 제 1 전압 레벨(예를 들어, opamp(512)의 공급 레일)에서의 클리핑시까지 증가한다. En_inj의 증가는 PMOS 트랜지스터(516)의 Vsg를 PMOS 트랜지스터(516)의 컷오프 전압보다 낮은 값으로 감소시키며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(516)의 채널은 도통되지 않게 된다. 따라서, PMOS 트랜지스터(516)는 Vout과 연관된 노드(103)에 전류를 공급하지 않는다. 그 결과, Vout의 전압 레벨은 PMOS 트랜지스터(516)에 의한 전하 주입(예를 들어, 전류의 공급)에 의해서는 증가되지 않는다. 반대 메커니즘을 통해, Vout의 전압 레벨이 Vref_kick보다 낮은 레벨로 감소할 때, 오차 전압은 제 2 논리 상태를 나타내는 제 2 전압 레벨(예를 들어, opamp(512)의 접지 레일)에서의 클리핑시까지 감소한다. 오차 전압의 감소는 PMOS 트랜지스터(516)의 Vsg를 PMOS 트랜지스터(516)의 컷오프 전압보다 높은 값으로 증가시키며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(516)의 채널은 도통하게 된다. 따라서, PMOS 트랜지스터(516)는 Vout과 연관된 노드(103)에 전류를 공급하게 된다. 그 결과, Vout의 전압 레벨은 PMOS 트랜지스터(516)에 의한 전하 주입에 의해 증가하게 된다. 다시 말해서, opamp(512)는 Vout의 전압 레벨이 Vref_kick의 값 아래로 강하될 때 전하를 주입하도록 PMOS 트랜지스터(516)와 상호 작용하여, 반도체에 대한 손상을 방지하고 안정화 시간을 감소시킨다.

도 6a는 일부 실시예에 따른 전력 게이트 스위치(power gate switch)(108A)의 예시적인 블록도를 도시한다. 전력 게이트 스위치(108A)는 내부 전력 게이트 디바이스(602) 및 내부 전력 게이트 디바이스(602)에 커플링된 외부 전력 게이트 디바이스(604)를 포함한다. 내부 전력 게이트 디바이스(602)는 제어 입력(111)에서 PGEN의 논리 상태에 의해 제어된다. PGEN이 제 1 논리 상태(예를 들어, 낮은 논리 상태)에 있거나 이로 천이될 때, 논리 회로(110)의 입력 노드(115)에서의 Vout_hd는 내부 전력 게이트 디바이스(602)를 통해, LDO 조절기의 출력 노드(103)에서의 Vout에 커플링된다. PGEN이 제 2 논리 상태(예를 들어, 높은 논리 상태)에 있거나 이로 천이될 때, 논리 회로(110)의 입력 노드에서의 Vout_hd는 Vout으로부터 디커플링된다. 외부 전력 게이트 디바이스(604)는 제어 입력(501)에서 PGEN_B의 논리 상태에 의해 제어된다. PGEN_B가 제 1 논리 상태(예를 들어, 낮은 논리 상태)에 있거나 이로 천이될 때, Vout_hd는 외부 전력 게이트 디바이스(604)를 통해, 외부 공급원(예를 들어, 외부 공급 회로, 조절되지 않은 공급원, 배터리, 저항 래더의 출력 등)의 출력 노드(113)에서의 외부 공급 전압(Vdd)(예를 들어, Vdd, Vext)에 커플링된다. PGEN_B가 제 2 논리 상태(예를 들어, 높은 논리 상태)에 있거나 이로 천이될 때, 논리 회로(110)의 입력 노드(115)에서의 Vout_hd는 Vdd로부터 디커플링된다.

일부 실시예에서, 전력 게이트 스위치(108A)는 일련의 상태를 통해 논리 회로(110)를 기동시킨다(예를 들어, 조절된 Vout을 공급한다). 제 1 상태에서, PGEN 및 PGEN_B의 논리 상태는 높은 논리 상태이고(예를 들어, 전압 레벨은 높은 논리 상태를 나타내고) Vout_hd가 플로팅되어, 누설을 감소시킨다. 제 2 상태에서, PGEN_B는 낮은 논리 상태로 천이되어 Vout_hd를 Vdd에 커플링시킨다. 제 3 상태에서, PGEN_B는 높은 논리 상태로 천이되어 Vout_hd를 Vdd로부터 디커플링시키고, PGEN은 낮은 논리 상태로 천이되어 Vout_hd를 Vout에 커플링시킨다.

도 6b는 일부 실시예에 따른 전력 게이트 스위치(power gate switch)(108B)의 예시적인 블록도를 도시한다. 일부 실시예에서, 전력 게이트 스위치(108B)는 전력 게이트 스위치(108A)와 실질적으로 유사하다. 도 6b에 도시된 바와 같이, 내부 전력 게이트 디바이스(602)는 PMOS 트랜지스터(612)로서 구현되거나 또는 이를 포함하고, 외부 전력 게이트 디바이스(604)는 PMOS 트랜지스터(614)로서 구현되거나 또는 이를 포함한다. 인에이블 신호(PGEN)는 PMOS 트랜지스터(614)의 게이트 노드(111)에 의해 수신되고, Vout_hd가 Vout에 커플링되어 있는지를 제어한다. PGEN의 높은 논리 상태는 PMOS 트랜지스터(614)의 Vsg가 PMOS 트랜지스터(614)의 컷오프 전압보다 낮은 값을 가지도록 유발하며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(614)의 채널은 도통되지 않아, Vout_hd와 Vout을 디커플링하게 된다. PGEN의 낮은 논리 상태는 PMOS 트랜지스터(614)의 Vsg가 PMOS 트랜지스터(614)의 컷오프 전압보다 높은 값을 갖도록 유발하며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(614)의 채널은 도통되어 Vout_hd와 Vout을 커플링하게 된다. 유사한 메커니즘을 통해, 인에이블 신호(PGEN_B)는 PMOS 트랜지스터(612)의 게이트 노드(501)에 의해 수신되고, Vout_hd가 Vdd에 커플링되어 있는지를 제어한다. PGEN_B의 높은 논리 상태는 PMOS 트랜지스터(612)의 Vsg가 PMOS 트랜지스터(612)의 컷오프 전압보다 낮은 값을 갖도록 유발하며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(612)의 채널은 도통되지 않아, Vout_hd와 Vout을 디커플링하게 된다. PGEN_B의 낮은 논리 상태는 PMOS 트랜지스터(612)의 Vsg가 PMOS 트랜지스터(612)의 컷오프 전압보다 높은 값을 갖도록 유발하며, 그 결과, 소스와 드레인 간의 PMOS 트랜지스터(612)의 채널은 도통되어, Vout_hd와 Vout을 커플링하게 된다. 다시 말해서, PMOS 트랜지스터(614 및 612)는 복구 시간(예를 들어, 저전력 모드에서 활성 모드로의 천이 시간)을 감소시키고 누설을 방지하는 방식으로 논리 회로(110)를 저전력 모드에서 활성 모드로 천이하는 것을 가능하게 한다.

도 7은 단일 온-칩 전력 조절 시스템(700)의 예시적인 블록도를 도시한다. 단일 온-칩 전력 조절 시스템(700)은 논리 회로(110A-Y)(예를 들어, 하나 이상의 메모리 어레이의 다수의 메모리 뱅크)의 다수의 인스턴스에 걸쳐 전력을 조절할 수 있다. 단일 온-칩 전력 조절 시스템(700)은 글로벌 LDO 조절기(702), 출력 풀-업 회로(102A-N)의 분포, 전하 주입기(106A-X)의 분포, 및 전력 게이트 스위치(108A-M)의 분포를 포함한다. 글로벌 LDO 조절기(702)는 LDO 조절기(10) 및 출력 풀-다운 회로(104)를 포함한다.

선택된 제어 회로(예를 들어, 출력 풀-업 회로(102A-N), 전하 주입기(106A-X), 및/또는 전력 게이트 스위치(108A-M))는 다수의 논리 회로(110A-Y)에 커플링된다. 각각의 논리 회로(110)에 대해, 하나 이상의 선택된 제어 회로 인스턴스는 특정 논리 회로(110)에 전용으로 커플링된다(예를 들어, 보다 근접하게 보다 더 밀접하게 커플링된다). 예를 들어, 제 1 출력 풀-업 회로(102A), 제 1 전하 주입기(106A), 및 제 1 전력 게이트 스위치(108A)는 제 1 논리 회로(110A)에 전용으로 커플링되고, 제 2 출력 풀-업 회로(102B), 제 2 전하 주입기(106B), 및 제 2 전력 게이트 스위치(108B)는 제 2 논리 회로(110B)에 전용으로 커플링된다. 일부 실시예에서, 선택된 제어 회로 타입의 일부 또는 전부에 대해, 하나 초과의 수의 이러한 타입이 특정 논리 회로(110)에 전용으로 커플링될 수 있다. 유리하게도, 선택된 제어 회로를 특정 논리 회로(110)에 전용으로 커플링하게 되면 전용의 선택된 제어 회로(예를 들어, 출력 풀-업 디바이스(102))와 특정 논리 회로(110) 간의 거리가 감소되어, 전용의 선택된 제어 회로 출력 노드(103)에서의 Vout으로부터 특정 논리 회로(110) 입력 노드(115)에서의 Vout_hd로의 IR 강하를 감소시키게 된다.

도 8은 다중 온-칩 전력 조절 시스템(800)의 예시적인 블록도를 도시한다. 시스템(800)은 하나 이상의 LDO 시스템(805A-N)을 포함한다. 일부 실시예에서, 하나 이상의 LDO 시스템(805A-N)은 도 1의 LDO 조절기 회로(100), 도 2a의 LDO 조절기 회로(200A), 도 2b의 LDO 조절기 회로(200B), 또는 도 7의 단일 온-칩 전력 조절 시스템(700) 중의 하나 이상을 포함한다. 예를 들어, LDO 시스템(805A-N) 중의 각각의 LDO 시스템은 LDO 조절기 회로(100)의 인스턴스를 포함한다. 다른 예에서, LDO 시스템(805A)은 LDO 조절기 회로(100)의 인스턴스를 포함하고, LDO 시스템(805B)은 LDO 조절기 회로(200B)의 인스턴스를 포함한다. 다중 온-칩 전력 조절 시스템(800)은 다양한 공급 전압 중 적어도 하나를 선택적으로 생성하도록 구성된다. 다중 온-칩 전력 조절 시스템(800)은 기준(예를 들어, 밴드갭 기준) 신호(예를 들어, 전압 또는 전류)를 생성하기 위한 기준 생성기(802)를 더 포함한다. 시스템(800)은 도 9와 관련하여 설명된 온도 보상 회로를 더 포함한다. 시스템(800)은 하나 이상의 LDO 시스템(805A-N) 중 대응하는 하나에 커플링된 하나 이상의 전압 검출기(806A-N), 하나 이상의 LDO 시스템(805A) 및 전압 검출기(806A-N) 중 대응하는 하나에 커플링된 하나 이상의 전하 펌프(808A-N), 및 하나 이상의 LDO 시스템(805A-N) 및 전압 검출기(806A-N) 중 대응하는 하나에 커플링된 하나 이상의 전력 스위치(810A-N)를 더 포함한다.

일부 실시예에서, 전압 검출기(806)는 2 개의 전압의 차이(예를 들어, 온도 보상 회로(804)의 출력 전압과 전력 스위치(810)의 출력 전압의 차이)에 기초하여 신호(예를 들어, 전압, 전류, 펄스 폭 변조 신호)를 생성한다. 일부 실시예에서, 전하 펌프는 2 개의 전압(예를 들어, LDO 시스템(805)의 출력 전압 및 전압 검출기(806)의 출력 전압)에 기초하여 저장 요소(예를 들어, 캐패시터)를 충전 또는 방전시킴으로써 출력 전압을 생성한다. 일부 실시예에서, 전하 펌프는 네거티브 전압을 생성한다. 일부 실시예에서, 전력 스위치는 두 개의 전압(예를 들어, LDO 시스템(805)의 출력 전압과 전하 펌프(808)의 출력 전압) 간에서 선택한다.

일부 실시예에서, 다중 온-칩 전력 조절 시스템(800)은 기입 WL 바이어스 전압(Vpp), 판독 WL 바이어스 전압(Vreg), 네거티브 WL 바이어스 전압(Vneg), 또는 선택되지 않은 열 바이어스 전압(Vinhibit) 중 적어도 하나를 생성한다. 일부 실시예에서, 2 개의 회로 세트는 2 개의 상이한 전압을 (예를 들어, 동시에) 생성한다. 예를 들어, 제 1 LDO 시스템(805A), 제 1 전압 검출기(806A), 기준 생성기(802), 온도 보상 회로(804), 제 1 전하 펌프(808A), 및 제 1 전력 스위치(810A)는 상호 작용하여, Vpp, Vreg, Vneg, 및 Vinhibit 중 적어도 하나를 생성하며, 기준 생성기(802), 온도 보상 회로(804), 제 2 LDO 시스템(805B), 제 2 전압 검출기(806A), 제 2 전하 펌프(808B), 및 제 2 전력 스위치(810B)는 상호 작용하여, Vpp, Vreg, Vneg, 및 Vinhibit 중 적어도 하나의 제 2 전압을 생성한다. 일부 실시예에서, 하나의 회로 세트는 제 1 시간에 제 1 전압 및 제 2 시간에 제 1 전압과는 상이한 제 2 전압을 생성한다. 예를 들어, 기준 생성기(802), 온도 보상 회로(804), 제 1 LDO 시스템(805A), 제 1 전압 검출기(806A), 제 1 전하 펌프(808A), 및 제 1 전력 스위치(810A)는 상호 작용하여, 제 1 시간에 Vpp, Vreg, Vneg, 및 Vinhibit 중 적어도 하나를 생성하며, 제 2 시간에 Vpp, Vreg, Vneg, 및 Vinhibit 중 적어도 하나의 제 2 전압을 생성한다.

도 9는 온도 보상 회로(900)의 예시적인 블록도를 도시한다. 온도 보상 회로(900)는 LDO 시스템(805)의 입력 노드(101)에서 전압 기준(Vref)을 생성한다. Vref는 온도에 걸쳐 Vref의 전압 레벨이 실질적으로 변화되지 않도록(예를 들어, 50 % 미만으로 변화하도록) 보상된 온도이다. 온도 보상 회로(900)는 제 1의 트랜지스터(예를 들어, NMOS 또는 PMOS) 브랜치(902), 제 1의 트랜지스터 브랜치(902)에 커플링된 제 2의 트랜지스터 브랜치(904), 및 제 1의 트랜지스터 브랜치 및 제 2의 트랜지스터 브랜치에 커플링된 저항성 요소(예를 들어, 저항기)(906)를 포함한다. 제 1의 트랜지스터 브랜치(902)는 제로-온도 계수 전류(zero-temperature coefficient current)(Iztc)를 저항성 요소(906)에 공급하고, 제 2의 트랜지스터 브랜치(904)는 네거티브 온도 계수 전류(negative temperature coefficient current)(Intc)를 저항성 요소(906)에 공급하여, 저항성 요소(906)에 걸쳐 Vref 전압 레벨을 생성한다. Vref 전압 레벨은 LDO 시스템(805)에 커플링된다. 일부 실시예에서, 두 개의 브랜치(902 및 904)에 의해 공급되는 전류량은 조정 가능하다. 다음의 식은 Iztc, Intc, 저항성 요소(R), Vref, 및 제 1의 트랜지스터 브랜치(X)로부터 공급되는 전류의 일부 간의 관계를 나타낸다:

도 10은 일부 실시예에 따른 전압 조절기를 제어하기 위한 방법(1000)의 흐름도를 도시한다. 실시예에 따라 방법(1000)에서 추가적인, 더 적거나, 또는 상이한 동작이 수행될 수 있다. 방법(1000)은 도 1 내지 도 9의 회로 및 시스템에 적용 가능하지만(예를 들어, 도 1 내지 도 9의 회로 및 시스템을 사용하여 구현되지만), 다른 적절한 회로 및 시스템에도 적용 가능하다.

제어 회로(예를 들어, LDO 조절기 회로(200), 출력 레벨 클램퍼 세트(202A-N) 중 하나, 출력 풀-업 회로(102) 등)는 출력 전압, 예를 들어, Vout의 제 1 전압 레벨을 모니터링한다(1002). 제어 회로는 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨, 예를 들어, Vref_pu의 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여 출력 전압을 기준 전압(예를 들어, 공급 전압)으로 풀업한다(1004). 제어 회로는 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여 출력 전압을 기준 전압으로부터 디커플링한다(1006). 일부 실시예에서, 제어 회로는 제 1 전압 레벨과 사전 정의된 전압 레벨을 비교하고, 이 비교에 기초하여 제 1 논리 상태 또는 제 2 논리 상태를 갖는 센서 출력 신호(예를 들어, En_pu)를 생성한다. 제어 회로는 제 1 논리 상태를 갖는 센서 출력 신호에 기초하여 출력 전압을 기준 전압으로 풀업하고, 제 2 논리 상태를 갖는 센서 출력 신호에 기초하여 기준 전압으로부터 출력 전압을 디커플링한다.

일 실시예에서, 전압 조절 회로가 개시된다. 이 조절 회로는 출력 전압을 제공하도록 구성된 전압 조절기 및 전압 조절기에 커플링된 제어 회로를 포함한다. 제어 회로는, 제어 회로가 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 출력 전압을 기준 전압으로 풀업하도록 구성된다. 제어 회로는, 제어 회로가 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 출력 전압을 기준 전압으로부터 디커플링하도록 구성된다.

다른 실시예에서, 전압 조절 회로는 출력 전압을 제공하도록 구성된 전압 조절기 및 전압 조절기에 커플링된 제어 회로를 포함한다. 제어 회로는 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여 부하 전압을 기준 전압에 커플링하도록 구성된다. 제어 회로는, 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하고 제어 회로의 제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 기준 전압으로부터 부하 전압을 디커플링하고 부하 전압을 출력 전압에 커플링하도록 구성된다.

다른 실시예에서, 전압 조절기를 제어하는 방법은, 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여 출력 전압과 연관된 노드 내에 전하를 주입하는 단계 및 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하는 것에 응답하여 출력 전압과 연관된 노드 내에 전하를 주입하는 것을 중단하는 단계를 포함한다.

전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.

<부 기>

1. 전압 조절 회로로서,

출력 전압을 제공하는 전압 조절기(voltage regulator); 및

상기 전압 조절기에 커플링된(coupled) 제어 회로를 포함하고,

상기 제어 회로는,

상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 사전 정의된(predefined) 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 기준 전압으로 풀업(pull up)하고,

상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 기준 전압으로부터 디커플링(decouple)하는 것인 전압 조절 회로.

2. 제1항에 있어서, 상기 제어 회로는 복수의 메모리 뱅크에 커플링된 복수의 제어 회로 인스턴스를 포함하고, 상기 복수의 메모리 뱅크 중의 각각의 메모리 뱅크에 대해, 상기 복수의 제어 회로 인스턴스 중의 제어 회로 인스턴스는 상기 메모리 뱅크에 전용으로(dedicatedly) 커플링되고, 각각의 제어 회로 인스턴스는 상기 제어 회로로서 구성되는 것인 전압 조절 회로.

3. 제1항에 있어서,

상기 제어 회로는,

센서 회로; 및

상기 센서 회로에 커플링된 풀-업 디바이스

를 포함하고,

상기 센서 회로는,

상기 출력 전압의 제 1 전압 레벨과 상기 사전 정의된 전압 레벨을 비교하고,

상기 비교에 기초하여, 제 1 논리 상태 또는 제 2 논리 상태를 갖는 센서 출력 신호를 생성하고,

상기 풀-업 디바이스는,

상기 제 1 논리 상태를 갖는 센서 출력 신호에 기초하여 상기 출력 전압을 상기 기준 전압으로 풀업하고,

상기 제 2 논리 상태를 갖는 상기 센서 출력 신호에 기초하여 상기 기준 전압으로부터 상기 출력 전압을 디커플링하도록 구성되는 것인 전압 조절 회로.

4. 제3항에 있어서, 상기 센서 회로는 연산 증폭기이고, 상기 풀-업 디바이스는 p-형 금속 산화물 반도체(PMOS) 트랜지스터인 것인 전압 조절 회로.

5. 제1항에 있어서,

상기 제어 회로는,

상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 제 2 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀다운하고,

상기 제어 회로가 상기 출력 전압의 상기 제 1 전압 레벨이 상기 제 2 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 제 2 기준 전압으로부터 상기 출력 전압을 디커플링하는 것인 전압 조절 회로.

6. 제1항에 있어서,

상기 제어 회로는,

상기 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여, 부하(load) 전압을 제 2 기준 전압에 커플링하고,

상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하고 상기 제어 회로의 제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 상기 제 2 기준 전압으로부터 상기 부하 전압을 디커플링하고 상기 부하 전압을 상기 출력 전압에 커플링하는 것인 전압 조절 회로.

7. 제1항에 있어서, 상기 제어 회로는 상기 제어 회로의 입력에 제공되는 인에이블 신호가 사전 정의된 상태로 천이하는 것에 응답하여 주입 전하(injection charge)를 제공하는 것인 전압 조절 회로.

8. 전압 조절 회로로서,

출력 전압을 제공하도록 구성되는 전압 조절기; 및

상기 전압 조절기에 커플링된 제어 회로를 포함하고,

상기 제어 회로는,

상기 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여 부하 전압을 기준 전압에 커플링하고,

상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하고 상기 제어 회로의 제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 상기 기준 전압으로부터 상기 부하 전압을 디커플링하고 상기 부하 전압을 상기 출력 전압에 커플링하는 것인 전압 조절 회로.

9. 제8항에 있어서, 상기 제어 회로는 복수의 메모리 뱅크에 커플링된 복수의 제어 회로 인스턴스를 포함하고, 상기 복수의 메모리 뱅크 중의 각각의 메모리 뱅크에 대해, 상기 복수의 제어 회로 인스턴스 중의 제어 회로 인스턴스는 상기 메모리 뱅크에 전용으로 커플링되고, 각각의 제어 회로 인스턴스는 상기 제어 회로로서 구성되는 것인 전압 조절 회로.

10. 제8항에 있어서,

상기 제어 회로는,

상기 제 1 인에이블 신호가 상기 제 1 사전 정의된 상태로 천이하는 것에 기초하여, 상기 부하 전압을 상기 기준 전압에 커플링하고; 그리고 상기 제 1 인에이블 신호가 상기 제 2 사전 정의된 상태로 천이하는 것에 기초하여, 상기 기준 전압으로부터 상기 부하 전압을 디커플링하는 제 1 풀-업 디바이스; 및

상기 제어 회로의 상기 제 2 인에이블 신호가 상기 제 3 사전 정의된 상태로 천이하는 것에 기초하여, 상기 부하 전압을 상기 출력 전압에 커플링하도록 구성된 제 2 풀-업 디바이스를 포함하는 것인 전압 조절 회로.

11. 제10항에 있어서, 상기 제 1 풀-업 디바이스 및 상기 제 2 풀-업 디바이스의 각각은 p-형 금속 산화물 반도체(PMOS) 트랜지스터인 것인 전압 조절 회로.

12. 제8항에 있어서,

상기 제어 회로는,

상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀업하며; 그리고

상기 제어 회로가 상기 출력 전압의 상기 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 제 2 기준 전압으로부터 디커플링하는 것인 전압 조절 회로.

13. 제8항에 있어서,

상기 제어 회로는,

상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀다운하며; 그리고

상기 제어 회로가 상기 출력 전압의 상기 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 제 2 기준 전압으로부터 디커플링하는 것인 전압 조절 회로.

14. 제8항에 있어서, 상기 제어 회로는 상기 제어 회로의 제 3 입력에 제공되는 인에이블 신호가 사전 정의된 상태로 천이하는 것에 응답하여, 주입 전하를 제공하는 것인 전압 조절 회로.

15. 전압 조절기를 제어하기 위한 방법으로서,

제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여, 출력 전압과 연관된 노드 내로 전하를 주입하는 단계; 및

상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하는 것에 응답하여, 상기 출력 전압과 연관된 노드 내로 전하를 주입하는 것을 중단하는 단계를 포함하는 전압 조절기를 제어하기 위한 방법.

16. 제15항에 있어서,

상기 출력 전압의 제 1 전압 레벨을 모니터링하는 단계;

상기 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 기준 전압으로 풀업하는 단계; 및

상기 출력 전압의 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 기준 전압으로부터 디커플링하는 단계를 더 포함하는 전압 조절기를 제어하기 위한 방법.

17. 제15항에 있어서,

복수의 메모리 뱅크 중 각각의 메모리 뱅크에 대해, 상기 메모리 뱅크에 커플링된 전용 출력 전압의 전용 전압 레벨을 모니터링하는 단계;

상기 전용 출력 전압의 전용 전압 레벨이 상기 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 전용 출력 전압을 상기 기준 전압으로 풀업하는 단계; 및

상기 전용 출력 전압의 전용 전압 레벨이 상기 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 전용 출력 전압을 상기 기준 전압으로부터 디커플링하는 단계를 더 포함하는 전압 조절기를 제어하기 위한 방법.

18. 제15항에 있어서,

상기 출력 전압의 제 1 전압 레벨과 상기 사전 정의된 전압 레벨을 비교하는 단계;

상기 비교에 기초하여, 제 1 논리 상태 또는 제 2 논리 상태를 갖는 센서 출력 신호를 생성하는 단계;

상기 제 1 논리 상태를 갖는 센서 출력 신호에 기초하여, 상기 출력 전압을 상기 기준 전압으로 풀업하는 단계; 및

상기 제 2 논리 상태를 갖는 센서 출력 신호에 기초하여, 상기 기준 전압으로부터 상기 출력 전압을 디커플링하는 단계를 더 포함하는 전압 조절기를 제어하기 위한 방법.

19. 제15항에 있어서,

상기 출력 전압의 제 1 전압 레벨이 제 2 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀다운하는 단계; 및

상기 출력 전압의 제 1 전압 레벨이 상기 제 2 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 제 2 기준 전압으로부터 디커플링하는 단계를 더 포함하는 전압 조절기를 제어하기 위한 방법.

20. 제15항에 있어서,

제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 부하 전압을 제 2 기준 전압에 커플링하는 단계; 및

상기 제 2 인에이블 신호가 제 4 사전 정의된 상태로 천이하고 제 3 입력에 제공되는 제 3 인에이블 신호가 제 5 사전 정의된 상태로 천이하는 것에 응답하여, 상기 제 2 기준 전압으로부터 상기 부하 전압을 디커플링하고 상기 부하 전압을 상기 출력 전압에 커플링하는 단계를 더 포함하는 전압 조절기를 제어하기 위한 방법.

Claims

전압 조절 회로로서,
출력 전압을 제공하는 전압 조절기(voltage regulator); 및
상기 전압 조절기에 커플링된(coupled) 제어 회로를 포함하고,
상기 제어 회로는,
상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 사전 정의된(predefined) 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 기준 전압으로 풀업(pull up)하고,
상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 기준 전압으로부터 디커플링(decouple)하고,
상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 제 2 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀다운하고,
상기 제어 회로가 상기 출력 전압의 상기 제 1 전압 레벨이 상기 제 2 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 제 2 기준 전압으로부터 상기 출력 전압을 디커플링하는 것인,
전압 조절 회로.
제1항에 있어서, 상기 제어 회로는 복수의 메모리 뱅크에 커플링된 복수의 제어 회로 인스턴스를 포함하고, 상기 복수의 메모리 뱅크 중의 각각의 메모리 뱅크에 대해, 상기 복수의 제어 회로 인스턴스 중의 제어 회로 인스턴스는 상기 메모리 뱅크에 전용으로(dedicatedly) 커플링되고, 각각의 제어 회로 인스턴스는 상기 제어 회로로서 구성되는 것인 전압 조절 회로.
제1항에 있어서,
상기 제어 회로는,
센서 회로; 및
상기 센서 회로에 커플링된 풀-업 디바이스
를 포함하고,
상기 센서 회로는,
상기 출력 전압의 제 1 전압 레벨과 상기 사전 정의된 전압 레벨을 비교하고,
상기 비교에 기초하여, 제 1 논리 상태 또는 제 2 논리 상태를 갖는 센서 출력 신호를 생성하고,
상기 풀-업 디바이스는,
상기 제 1 논리 상태를 갖는 센서 출력 신호에 기초하여 상기 출력 전압을 상기 기준 전압으로 풀업하고,
상기 제 2 논리 상태를 갖는 상기 센서 출력 신호에 기초하여 상기 기준 전압으로부터 상기 출력 전압을 디커플링하도록 구성되는 것인 전압 조절 회로.
제3항에 있어서, 상기 센서 회로는 연산 증폭기이고, 상기 풀-업 디바이스는 p-형 금속 산화물 반도체(PMOS) 트랜지스터인 것인 전압 조절 회로.
제1항에 있어서,
상기 제어 회로는,
상기 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여, 부하(load) 전압을 제 3 기준 전압에 커플링하고,
상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하고 상기 제어 회로의 제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 상기 제 3 기준 전압으로부터 상기 부하 전압을 디커플링하고 상기 부하 전압을 상기 출력 전압에 커플링하는 것인 전압 조절 회로.
제1항에 있어서, 상기 제어 회로는 상기 제어 회로의 입력에 제공되는 인에이블 신호가 사전 정의된 상태로 천이하는 것에 응답하여 상기 출력 전압과 연관된 노드 내로 주입 전하(injection charge)를 제공하는 것인 전압 조절 회로.
전압 조절 회로로서,
출력 전압을 제공하도록 구성되는 전압 조절기; 및
상기 전압 조절기에 커플링된 제어 회로를 포함하고,
상기 제어 회로는,
상기 제어 회로의 제 1 입력에 제공되는 제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여 부하 전압을 기준 전압에 커플링하고,
상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하고 상기 제어 회로의 제 2 입력에 제공되는 제 2 인에이블 신호가 제 3 사전 정의된 상태로 천이하는 것에 응답하여, 상기 기준 전압으로부터 상기 부하 전압을 디커플링하고 상기 부하 전압을 상기 출력 전압에 커플링하고,
상기 제어 회로가 상기 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 제 2 기준 전압으로 풀다운하고,
상기 제어 회로가 상기 출력 전압의 상기 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 제 2 기준 전압으로부터 디커플링하는 것인,
전압 조절 회로.
제7항에 있어서, 상기 제어 회로는 복수의 메모리 뱅크에 커플링된 복수의 제어 회로 인스턴스를 포함하고, 상기 복수의 메모리 뱅크 중의 각각의 메모리 뱅크에 대해, 상기 복수의 제어 회로 인스턴스 중의 제어 회로 인스턴스는 상기 메모리 뱅크에 전용으로 커플링되고, 각각의 제어 회로 인스턴스는 상기 제어 회로로서 구성되는 것인 전압 조절 회로.
제7항에 있어서,
상기 제어 회로는,
상기 제 1 인에이블 신호가 상기 제 1 사전 정의된 상태로 천이하는 것에 기초하여, 상기 부하 전압을 상기 기준 전압에 커플링하고; 그리고 상기 제 1 인에이블 신호가 상기 제 2 사전 정의된 상태로 천이하는 것에 기초하여, 상기 기준 전압으로부터 상기 부하 전압을 디커플링하는 제 1 풀-업 디바이스; 및
상기 제어 회로의 상기 제 2 인에이블 신호가 상기 제 3 사전 정의된 상태로 천이하는 것에 기초하여, 상기 부하 전압을 상기 출력 전압에 커플링하도록 구성된 제 2 풀-업 디바이스를 포함하는 것인 전압 조절 회로.
전압 조절기를 제어하기 위한 방법으로서,
제 1 인에이블 신호가 제 1 사전 정의된 상태로 천이하는 것에 응답하여, 출력 전압과 연관된 노드 내로 전하를 주입하는 단계;
상기 제 1 인에이블 신호가 제 2 사전 정의된 상태로 천이하는 것에 응답하여, 상기 출력 전압과 연관된 노드 내로 상기 전하를 주입하는 것을 중단하는 단계;
상기 출력 전압의 제 1 전압 레벨이 사전 정의된 전압 레벨보다 높다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 기준 전압으로 풀다운하는 단계; 및
상기 출력 전압의 제 1 전압 레벨이 상기 사전 정의된 전압 레벨보다 낮다는 것을 검출하는 것에 응답하여, 상기 출력 전압을 상기 기준 전압으로부터 디커플링하는 단계
를 포함하는 전압 조절기를 제어하기 위한 방법.