CN113253784B - 电压调节电路及其控制方法 - Google Patents

电压调节电路及其控制方法 Download PDF

Info

Publication number
CN113253784B
CN113253784B CN202010603430.8A CN202010603430A CN113253784B CN 113253784 B CN113253784 B CN 113253784B CN 202010603430 A CN202010603430 A CN 202010603430A CN 113253784 B CN113253784 B CN 113253784B
Authority
CN
China
Prior art keywords
voltage
output
control circuit
output voltage
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010603430.8A
Other languages
English (en)
Other versions
CN113253784A (zh
Inventor
张延安
李嘉富
史毅骏
池育德
罗介甫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113253784A publication Critical patent/CN113253784A/zh
Application granted granted Critical
Publication of CN113253784B publication Critical patent/CN113253784B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

在一实施例中，一种电压调节电路包含调节电路，所述调节电路具有提供输出电压的电压调节器以及耦合到电压调节器的控制电路。控制电路响应于控制电路检测到输出电压的第一电压位准低于预定义电压位准而将输出电压上拉到参考电压。控制电路响应于控制电路检测到输出电压的第一电压位准高于预定义电压位准而将输出电压与参考电压解耦。

Description

电压调节电路及其控制方法
技术领域
本揭露涉及一种用于电源管理(voltage supply management)的方法和电路，且特别是涉及一种用于稳定低压差电压(low dropout voltage)的方法和电路。
背景技术
线性电压调节器，例如低压差(low-dropout，LDO)调节器通常用于提供符合规格(well-specified)且稳定的直流(direct-current，DC)电压。一般来说，LDO调节器的特征在于具有低压差电压，所述低压差电压是指相应输入电压与输出电压之间的低差值。
发明内容
在一实施例中，公开一种电压调节电路。调节电路包含配置成提供输出电压的电压调节器和耦合到电压调节器的控制电路。控制电路配置成响应于控制电路检测到输出电压的第一电压位准低于预定义电压位准而将输出电压上拉到参考电压。控制电路配置成响应于控制电路检测到输出电压的第一电压位准高于预定义电压位准而将输出电压与参考电压解耦。
在另一实施例中，一种电压调节电路包含配置成提供输出电压的电压调节器和耦合到电压调节器的控制电路。控制电路配置成响应于控制电路的第一输入处提供的第一启用信号转变为第一预定义状态而将负载电压耦合到参考电压。控制电路配置成响应于第一启用信号转变为第二预定义状态且控制电路的第二输入处提供的第二启用信号转变为第三预定义状态而将负载电压与参考电压解耦且将负载电压耦合到输出电压。
在另一实施例中，一种用于控制电压调节器的方法包含：响应于控制电路的第一输入处提供的第一启用信号转变为第一预定义状态而将电荷注入到与输出电压相关联的节点中；以及响应于第一启用信号转变为第二预定义状态而停止将电荷注入到与输出电压相关联的节点中。
附图说明
根据结合附图阅读的以下详细描述会最佳地理解本发明的各方面。应注意，根据业界中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各个特征的尺寸。
图1示出根据一些实施例的LDO调节器电路的示例性区块示意图(blockdiagram)。
图2A示出根据一些实施例的LDO调节器电路的示例性区块示意图。
图2B示出根据一些实施例的LDO调节器电路的示例性区块示意图。
图3A示出根据一些实施例的输出上拉电路(output pull-up circuit)的示例性区块示意图。
图3B示出根据一些实施例的输出上拉电路的示例性区块示意图。
图4A示出根据一些实施例的输出下拉电路(output pull-down circuit)的示例性区块示意图。
图4B示出根据一些实施例的输出下拉电路的示例性区块示意图。
图5A示出根据一些实施例的电荷注入器(charge injector)的示例性区块示意图。
图5B示出根据一些实施例的电荷注入器的示例性区块示意图。
图6A示出根据一些实施例的功率栅开关(power gate switch)的示例性区块示意图。
图6B示出根据一些实施例的功率栅开关的示例性区块示意图。
图7示出单一芯片上功率调节系统(on-chip power regulation system)的示例性区块示意图。
图8示出多个芯片上功率调节系统的示例性区块示意图。
图9示出温度补偿电路的示例性区块示意图。
图10示出根据一些实施例的用于控制电压调节器的方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本发明。当然，这些只是实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或上的形成可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的并且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，可使用例如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及其类似物的空间相对术语，以描述如图式中所示出的一个元件或特征相对于另一(些)元件或特征的关系。除图式中所描绘的定向外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词因此可同样地进行解释。
一般来说，低压差(LDO)调节器配置成基于输入电压(例如，未调节的输入电压)以低压差电压(dropout voltage)来提供符合规格且稳定的直流(DC)输出电压(例如，调节的输出电压)。本文所使用的「压差电压」通常是指(LDO)调节器两端所需的用于维持经调节的输出电压的最小电压。即使由电源提供的输入电压降低到极接近输出电压的位准且未经调节，LDO调节器仍可产生经调节且稳定的输出电压。此稳定特征使得LDO调节器能够用于多种集成电路(integrated circuit，IC)应用，例如存储器器件、功率IC器件等等。
然而，一些应用需要高效能的LDO调节器。举例来说，一些负载可在其从LDO调节器汲取的电流方面发生变化，使得输出电压位准改变。一些存储器器件可能需要待调节到较窄范围(例如，单元存取裕度(cell access window))的字线(word-line，WL)偏压以存取存储器单元。一些存储器器件可能需要能以快速瞬态响应实现稳定输出电压位准的偏压产生器，以用于高速操作。一些存储器控制逻辑电路可需要经调节偏压以提高低芯器件功率(VDD)速度。一些存储器器件需要泄漏电流小于预定义阈值(例如，在空闲模式和/或激活模式期间)。不具有任何输出辅助电路的传统LDO调节器无法以快速瞬态响应及低渗漏位准(leakage level)获得稳定的输出电压位准。
为使LDO调节器以快速瞬态响应获得稳定的输出电压位准，提供包含上拉输出级、下拉输出级和/或电荷注入器的一或多个输出位准箝制器(output level clamper)集合。各输出位准箝制器集合配置成动态地监测LDO调节器的负载，且提供用于减少到达稳态输出电压的稳定时间(settle time)的对应响应。因此，一或多个输出位准箝制器集合可有利地缩短激活模式等待时间。有利的是，一或多个输出位准箝制器集合抑制过冲(overshoot)和下冲(undershoot)，以防止存储器操作期间的半导体损害。一或多个输出位准箝制器集合可分布在不同负载(例如，负载、存储器器件、存储器组、逻辑电路、存储器控制逻辑电路等等)两端。因此，可在多种负载处局部控制输出电压位准，从而避免因有损耗介质(lossymedium)两端的电压降(IR drop)所致的局部输出电压位准变化。输出位准箝制器集合中的每一个可由激活反馈电路(active-feedback circuit)来控制。
为恢复唤醒期间的输出位准且减少渗漏电流，提供具有两步唤醒机制的一或多个功率栅开关。本文所使用的“唤醒”是指从空闲(例如，空闲、睡眠、断开、停用)模式至激活(例如，激活、运行、启动、启用)模式的转换。在空闲模式期间，LDO调节器的输出是停用的或与负载解耦。在激活模式期间，LDO调节器的输出启用且耦合到负载。有利的是，功率栅开关和相关的两步唤醒机制减少恢复时间且减少LDO调节器的渗漏电流。类似于输出位准箝制器集合，功率栅开关可分布在负载两端。
图1示出根据一些实施例的LDO调节器电路100的示例性区块示意图(blockdiagram)。如所绘示，LDO调节器电路100包含：LDO调节器10；输出上拉电路102，耦合到LDO调节器10；输出下拉电路104，耦合到LDO调节器10；输出电荷注入器106，耦合到LDO调节器10；以及功率栅开关108，耦合到LDO调节器10。功率栅开关108耦合到逻辑电路(例如，负载、存储器器件、存储器单元、存储器组、存储器控制电路等等)110。在一些实施例中，LDO调节器10包含：运算放大器(operational amplifier，opamp)；p型金属氧化物半导体(p-typemetal-oxide-semiconductor，PMOS)晶体管，以反馈形式耦合到运算放大器(以使得其栅极耦合到输出且其漏极耦合到输出电压Vout)；以及n型金属氧化物半导体(n-type metal-oxide-semiconductor，NMOS)晶体管，其中其漏极耦合到输出电压Vout(使其栅极偏压的电压)且其源极耦合到接地电压。
一般来说，当多种加载位准(level of loading)各自耦合到输出节点103时，输出上拉电路102、输出下拉电路104以及输出电荷注入器106(统称为输出位准箝制器集合，例如关于图2A的输出位准箝制器集合202A-N中的一个)配置成辅助将输出电压维持在大体上稳定的值。输出上拉电路102将输出电压Vout的电压位准与参考上拉电压Vref_pu在其输入节点105处的电压位准进行比较。当输出电压Vout的电压位准小于参考上拉电压Vref_pu的电压位准时，输出上拉电路102增大输出电压Vout的电压位准。当输出电压Vout的电压位准大于参考上拉电压Vref_pu的电压位准时，输出上拉电路102停止增大输出电压Vout的电压位准。有利的是，这减少了稳定时间且防止电压位准变得过低，从而保护LDO调节器和相关控制电路。
输出下拉电路104将输出电压Vout的电压位准与其输入节点107处的参考下拉电压Vref_pd的电压位准进行比较。当输出电压Vout的电压位准大于参考下拉电压Vref_pd的电压位准时，输出下拉电路104减小输出电压Vout的电压位准。当输出电压Vout的电压位准小于参考下拉电压Vref_pd的电压位准时，输出下拉电路104停止减小输出电压Vout的电压位准。有利的是，这减少了稳定时间且防止电压位准变得过高，从而保护LDO调节器和相关控制电路。
输出电荷注入器106将输出电压Vout的电压位准与其输入节点109处的参考注入器电压Vref_inj的电压位准进行比较。当输出电压Vout的电压位准小于参考注入器电压Vref_inj的电压位准时，输出电荷注入器106注入电荷，使得输出电压Vout的电压位准增大。当输出电压Vout的电压位准大于参考注入器电压Vref_inj的电压位准时，输出电荷注入器106停止注入电荷。有利的是，这减少了稳定时间且防止电压位准变得过低，从而保护LDO调节器和相关控制电路。
功率栅开关108配置成唤醒逻辑电路110(例如，将逻辑电路110从空闲状态转变为激活状态)。在启动唤醒机制时，基于一或多个电压在功率栅开关108的输入处的电压位准，逻辑电路110的输入节点115处的负载电压Vout_hd是浮置的。当信号PGEN和/或一个或其它电压在功率栅开关108的控制输入节点111处的逻辑状态转变为第一逻辑状态时，负载电压Vout_hd耦合到功率栅开关108的第一信号输入节点113处的外部供应电压Vext。当信号PGEN的逻辑状态转变为第二逻辑状态时，负载电压Vout_hd耦合到输出电压Vout。第一逻辑状态和第二逻辑状态中的每一个可以是逻辑高状态、逻辑低状态、具有供应电压的电压位准的逻辑状态或具有接地电压的电压位准的逻辑状态中的一个。有利的是，这减少稳定时间和渗漏位准。
图2A示出根据一些实施例的LDO调节器电路200A的示例性区块示意图。在一些实施例中，LDO调节器电路200A大体上类似于LDO调节器电路100。LDO调节器电路200A包含：LDO调节器10；一或多个输出位准箝制器集合202A-N，耦合到LDO调节器10(例如，N是大于或等于1的整数)；以及一或多个功率栅开关108A-M(例如，M是大于或等于1的整数且与N相同或不同)，耦合到LDO调节器10。输出位准箝制器集合202A-N中的每一个包含输出上拉电路102、输出下拉电路104以及输出电荷注入器106。举例来说，输出位准箝制器集合202A包含输出上拉电路102A、输出下拉电路104A以及输出电荷注入器106A。逻辑电路110耦合到一或多个功率栅开关108A-M。
有利的是，LDO调节器电路200A在箝制、电荷注入以及切换能力方面提供灵活性。在一些实施例中，多个输出上拉电路102A-N可共用一个共同参考上拉电压Vref_pu或在其相应输入105A-N处具有专用参考上拉电压Vref_pu。举例来说，输入节点105A处的参考上拉电压Vref_pu可具有与输入节点105B处的参考上拉电压Vref_pu不同的电压位准。因此，取决于输出电压Vout的电压位准而启用(例如，启用触发、激活等等)不同数目的输出上拉电路。同样，多个输出下拉电路104A-N可共用一个共同参考下拉电压Vref_pd或在其相应输入107A-N处具有专用参考下拉电压Vref_pd。随着所启用的输出上拉电路和/或输出下拉电路的数目增大，所启用的输出上拉电路和/或所启用的输出下拉电路两端的电压降(IR drop)减小。
在一些实施例中，输出电荷注入器106A-N可共用一个共同参考注入器电压Vref_inj或在相应输入109A-N处具有专用参考注入器电压Vref_inj。随着所启用的输出电荷注入器的数目增大，注入了更多电荷且因此输出电压Vout的电压位准以更快速率增大。在一些实施例中，一或多个功率栅开关108A-M在其相应输入111A-M处可具有专用信号PGEN。因此，逻辑状态可针对各功率栅开关108单独地设定，从而控制经启用以唤醒逻辑电路110的功率栅开关的数目。随着所启用的功率栅开关的数目增大，所启用的功率栅开关两端的电压降减小。
在一些实施例中，输出位准箝制器集合202A-N和/或功率栅开关108A-M可分布在多个逻辑电路110两端。关于图7进一步描述分布情形。
图2B示出根据一些实施例的LDO调节器电路200B的示例性区块示意图。在一些实施例中，LDO调节器电路200B大体上类似于LDO调节器电路200A。LDO调节器电路200B包含：LDO调节器10；一或多个输出上拉电路102A-X，耦合到LDO调节器10(例如，X为大于或等于1的整数)；一或多个输出下拉电路104A-Y，耦合到LDO调节器10(例如，Y为大于或等于1的整数且与X相同或不同)；一或多个输出电荷注入器106A-Z，耦合到LDO调节器10(例如，Z为大于或等于1的整数且与X或Y相同或不同)；以及一或多个功率栅开关108A-M，耦合到LDO调节器10。逻辑电路110耦合到一或多个功率栅开关108A-M。LDO调节器电路200B甚至比LDO调节器电路200A提供更大灵活性，其中各集合(例如，输出上拉电路102A-X、输出下拉电路104A-Y以及输出电荷注入器106A-Z)可包含不同数目个器件(例如，X、Y以及Z可全部是不同的整数)。类似于图2A中，来自各集合的器件可共用一个共同电压或在其相应输入(例如，输入105A-X、输入107A-Y或输入109A-Z)处具有专用电压(例如，专用参考上拉电压Vref_pu、参考下拉电压Vref_pd或参考注入器电压Vref_inj)。
在一些实施例中，输出上拉电路102A-X、输出下拉电路104A-Y、输出电荷注入器106A-Z和/或功率栅开关108A-M可分布在多个逻辑电路110两端。关于图7进一步描述分布流程。
图3A示出根据一些实施例的输出上拉电路102A的示例性区块示意图。输出上拉电路102A包含上拉传感器(pull-up sensor)302和耦合到上拉传感器302的上拉器件304。上拉传感器302将输出电压Vout与参考上拉电压Vref_pu进行比较。上拉传感器302基于参考上拉电压Vref_pu与输出电压Vout的比较(例如，参考上拉电压Vref_pu与输出电压Vout之间的差值的整倍数)而在其输出节点301处产生错误/启用信号En_pu。当输出电压Vout小于参考上拉电压Vref_pu时，错误/启用信号En_pu具有第一逻辑状态(例如，低逻辑状态、低电压位准、接地轨(ground rail))。当输入电压Vout大于参考上拉电压Vref_pu时，错误/启用信号En_pu具有第二逻辑状态(例如，高逻辑状态、高电压位准、供应轨(supply rail))。错误/启用信号En_pu驱动上拉器件304。当错误/启用信号En_pu为第一逻辑状态时，上拉器件304处于第一状态，例如将输出电压Vout耦合(例如，耦合、上拉、维持耦合)到预定义(例如，参考、预定义、固定、可调节、供应、接地电压、逻辑位准、电阻器梯(resistor ladder)的输出等等)电压。当错误/启用信号En_pu是第二逻辑状态时，上拉器件304处于第二状态，例如将输出电压Vout与预定义电压解耦或维持输出电压Vout与预定义电压的解耦。
图3B示出根据一些实施例的输出上拉电路102B的示例性区块示意图。在一些实施例中，输出上拉电路102B大体上类似于输出上拉电路102A。如图3B中所示，上拉传感器302被实施为或包含运算放大器(例如，运算放大器(operational amplifier，opamp)、误差放大器、比较器等等)312，且上拉器件304被实施为或包含p型金属氧化物半导体(PMOS)晶体管314。
通过运算放大器312的第二(例如，反向)输入端处的参考上拉电压Vref_pu控制运算放大器312的第一(例如，非反相)输入端处的输出电压Vout。更具体地说，当输出电压Vout的电压位准增大到大于参考上拉电压Vref_pu的位准时，由运算放大器312产生且由PMOS晶体管314的栅极接收的误差电压(例如，错误/启用信号En_pu)增大直到在指示第一逻辑状态的第一电压位准下(例如，运算放大器312的供应轨处)限幅为止。误差电压的增大将PMOS晶体管314的源极-栅极电压(Vsg)减小到低于PMOS晶体管314的截断电压的值，以使得源极与漏极之间的PMOS晶体管314的沟道并未导通，从而将预定义电压(在PMOS 314的源极节点处)与输出电压Vout(在PMOS 314的漏极节点处)解耦。通过相对机制，当输出电压Vout的电压位准减小到小于参考上拉电压Vref_pu的位准时，误差电压减小直到在指示第二逻辑状态的第二电压位准下(例如，运算放大器312的接地轨处)限幅为止。误差电压的减小将PMOS晶体管314的源极-栅极电压(Vsg)增大到高于PMOS晶体管314的截断电压的值，以使得源极与漏极之间的PMOS晶体管314的沟道导通，从而将预定义电压和输出电压Vout耦合。换句话说，当输出电压Vout的电压位准下降低于参考上拉电压Vref_pu的值时，运算放大器312与PMOS晶体管314相互作用以将输出电压Vout箝制到预定义电压，从而防止对半导体(例如，电压调节器、控制电路以及负载)的损害，且减少稳定时间。
图4A示出根据一些实施例的输出下拉电路104A的示例性区块示意图。输出下拉电路104A包含下拉传感器402和耦合到下拉传感器402的下拉器件404。下拉传感器402将输出电压Vout与参考下拉电压Vref_pd进行比较。下拉传感器402基于参考下拉电压Vref_pd与输出电压Vout的比较(例如，参考下拉电压Vref_pd与输出电压Vout之间的差值的整倍数)而在其输出节点401处产生错误/启用信号En_pd。当输出电压Vout大于参考下拉电压Vref_pd时，错误/启用信号En_pd具有第一逻辑状态(例如，高逻辑状态、供应轨)。当输出电压Vout小于参考下拉电压Vref_pd时，错误/启用信号En_pd具有第二逻辑状态(例如，低逻辑状态、接地轨)。信号错误/启用信号En_pd驱动下拉器件404。当错误/启用信号En_pd是第一逻辑状态时，下拉器件404处于第一状态，例如将输出电压Vout耦合(例如，耦合、下拉、维持耦合)到预定义电压。当错误/启用信号En_pd是第二逻辑状态时，下拉器件404处于第二状态，例如将输出电压Vout与预定义电压解耦或维持输出电压Vout与预定义电压的解耦。
图4B示出根据一些实施例的输出下拉电路104B的示例性区块示意图。在一些实施例中，输出下拉电路104B大体上类似于输出下拉电路104A。如图4B中所示，下拉传感器402被实施为或包含运算放大器412，且下拉器件404被实施为或包含n型金属氧化物半导体(NMOS)晶体管414。
通过运算放大器412的一个(例如，反向)输入端处的参考下拉电压Vref_pd控制运算放大器412的第一(例如，非反相)输入端处的输出电压Vout。更具体地说，当输出电压Vout的电压位准减小到小于参考下拉电压Vref_pd的位准时，由运算放大器412产生且由NMOS晶体管414的栅极接收的误差电压(例如，错误/启用信号En_pd)减小直到在指示第一逻辑状态的第一电压位准下(例如，运算放大器412的接地轨处)限幅为止。误差电压的减小使NMOS晶体管414的栅极-源极电压(Vgs)减小到低于NMOS晶体管414的截断电压的值，以使得源极与漏极之间的NMOS晶体管414的沟道并未导通，从而将预定义电压和输出电压Vout解耦。通过相对机制，当输出电压Vout的电压位准增大到大于参考下拉电压Vref_pd的位准时，误差电压增大直到在指示第二逻辑状态的第二电压位准下(例如，运算放大器412的供应轨处)限幅为止。误差电压的减小使NMOS晶体管414的栅极-源极电压(Vgs)增大到高于NMOS晶体管414的截断电压的值，以使得源极与漏极之间的NMOS晶体管414的沟道导通，从而将预定义电压和输出电压Vout耦合。换句话说，当输出电压Vout的电压位准上升高于参考下拉电压Vref_pd的值时，运算放大器412与NMOS晶体管414相互作用以将输出电压Vout箝制到预定义电压，从而防止对半导体的损害且减少稳定时间。
图5A示出根据一些实施例的电荷注入器106A的示例性区块示意图。电荷注入器106A包含LDO输出位准传感器502和耦合到LDO输出位准传感器502的电荷注入驱动器(例如，驱动器、触发器(kicker))504。LDO输出位准传感器502基于参考注入器电压Vref_inj与输出电压Vout的比较(例如，参考注入器电压Vref_inj与输出电压Vout之间的差值的整倍数)而在其输出节点501处产生错误/启用信号En_inj。当输出电压Vout大于参考注入器电压Vref_inj时，错误/启用信号En_inj具有第一逻辑状态(例如，高逻辑状态、供应轨)。当输出电压Vout小于参考注入器电压Vref_inj时，错误/启用信号En_inj具有第二逻辑状态(例如，低逻辑状态、接地轨)。错误/启用信号En_inj驱动电荷注入驱动器504。当错误/启用En_inj是第二逻辑状态时，电荷注入驱动器504处于第二状态，例如将电荷注入到与输出电压Vout相关联的节点103中。当错误/启用信号En_inj是第一逻辑状态时，电荷注入驱动器504处于第一状态，例如停止将电荷注入到与输出电压Vout相关联的节点103中。
图5B示出根据一些实施例的电荷注入器106B的示例性区块示意图。在一些实施例中，电荷注入器106B大体上类似于电荷注入器106A。如图5B中所示，LDO输出位准传感器502被实施为或包含运算放大器512。在一些实施例中，通过运算放大器512的控制输入505处的信号kick_en来启用或停用运算放大器512。如图5B中所示，电荷注入驱动器504被实施为或包含一或多个注入器芯(injector core device)514A-N。各注入器芯514包含PMOS晶体管516和PMOS晶体管518。在一些实施例中，PMOS晶体管516表现为电流源且PMOS晶体管518表现为偏压和/或可控制简并器件(controllable degeneration device)。在一些实施例中，PMOS晶体管518是通过PMOS晶体管518的栅极节点503处的信号kick_bias控制。
通过运算放大器512的第二(例如，反向)输入端处的参考注入器电压Vref_inj控制运算放大器512的第一(例如，非反相)输入端处的输出电压Vout。更具体地说，当输出电压Vout的电压位准增大到大于参考注入器电压Vref_inj的位准时，由PMOS晶体管516的栅极接收的误差电压(例如，错误/启用信号En_inj)增大直到在指示第一逻辑状态的第一电压位准下(例如，在运算放大器512的供应轨处)限幅为止。错误/启用信号En_inj的增大使PMOS晶体管516的源极-栅极电压(Vsg)减小到低于PMOS晶体管516的截断电压的值，以使得源极与漏极之间的PMOS晶体管516的沟道并未导通。因此，PMOS晶体管516并未向与输出电压Vout相关联的节点103供应电流。因此，输出电压Vout的电压位准并未通过PMOS晶体管516的电荷注入(例如，电流供应)而增大。通过相对机制，当输出电压Vout的电压位准减小到小于参考注入器电压Vref_inj的位准时，误差电压减小直到在指示第二逻辑状态的第二电压位准下(例如，运算放大器512的接地轨处)限幅为止。误差电压的减小使PMOS晶体管516的源极-栅极电压(Vsg)增大到高于PMOS晶体管516的截断电压的值，以使得源极与漏极之间的PMOS晶体管516的沟道导通。因此，PMOS晶体管516向与输出电压Vout相关联的节点103供应电流。因此，输出电压Vout的电压位准因PMOS晶体管516的电荷注入而增大。换句话说，当输出电压Vout的电压位准下降到低于参考注入器电压Vref_inj的值时，运算放大器512与PMOS晶体管516相互作用以注入电荷，从而防止对半导体的损害且减少稳定时间。
图6A示出根据一些实施例的功率栅开关108A的示例性区块示意图。功率栅开关108A包含内部功率栅极器件602和耦合到内部功率栅极器件602的外部功率栅极器件604。内部功率栅极器件602是通过其控制输入111处的信号PGEN的逻辑状态控制。当信号PGEN处于或转变为第一逻辑状态(例如，低逻辑状态)时，通过内部功率栅极器件602将逻辑电路110的输入节点115处的负载电压Vout_hd耦合到LDO调节器的输出节点103处的输出电压Vout。当信号PGEN处于或转变为第二逻辑状态(例如，高逻辑状态)时，将逻辑电路110的输入节点处的负载电压Vout_hd与输出电压Vout解耦。外部功率栅极器件604是通过其控制输入501处的信号PGEN_B的逻辑状态控制。当信号PGEN_B处于或转变为第一逻辑状态(例如，低逻辑状态)时，通过外部功率栅极器件604将负载电压Vout_hd耦合到外部供应(例如，外部供应电路、未调节供应、电池、电阻器梯的输出等等)的输出节点113处的外部供应电压(例如，外部供应电压Vdd、外部供应电压Vext)。当信号PGEN_B处于或转变为第二逻辑状态(例如，高逻辑状态)时，将逻辑电路110的输入节点115处的负载电压Vout_hd与外部供应电压Vdd/Vext解耦。
在一些实施例中，功率栅开关108A通过一系列状态唤醒逻辑电路110(例如，供应调节的输出电压Vout)。在第一状态下，信号PGEN及信号PGEN_B的逻辑状态是(例如，电压位准指示)高逻辑状态且负载电压Vout_hd是浮置的，从而减少渗漏。在第二状态下，信号PGEN_B转变为低逻辑状态，将负载电压Vout_hd耦合到外部供应电压Vdd/Vext。在第三状态下，信号PGEN_B转变为高逻辑状态，将负载电压Vout_hd与外部供应电压Vdd/Vext解耦，且信号PGEN转变为低逻辑状态，将负载电压Vout_hd与输出电压Vout耦合。
图6B示出根据一些实施例的功率栅开关108B的示例性区块示意图。在一些实施例中，功率栅开关108B大体上类似于功率栅开关108A。如图6B中所示，内部功率栅极器件602被实施为或包含PMOS晶体管612，且外部功率栅极器件604被实施为或包含PMOS晶体管614。启用信号PGEN是由PMOS晶体管614的栅极节点111接收且控制是否将负载电压Vout_hd耦合到输出电压Vout。信号PGEN的高逻辑状态使得PMOS晶体管614的源极-栅极电压(Vsg)具有低于PMOS晶体管614的截断电压的值，以使得源极与漏极之间的PMOS晶体管614的沟道并未导通，从而将负载电压Vout_hd与输出电压Vout解耦。信号PGEN的低逻辑状态使得PMOS晶体管614的源极-栅极电压(Vsg)具有高于PMOS晶体管614的截断电压的值，以使得源极与漏极之间的PMOS晶体管614的沟道导通，从而将负载电压Vout_hd与输出电压Vout耦合。通过类似机制，启用信号PGEN_B是由PMOS晶体管612的栅极节点501接收且控制是否将负载电压Vout_hd耦合到外部供应电压Vdd/Vext。信号PGEN_B的高逻辑状态使得PMOS晶体管612的源极-栅极电压(Vsg)具有低于PMOS晶体管612的截断电压的值，以使得源极与漏极之间的PMOS晶体管612的沟道并未导通，从而将负载电压Vout_hd与外部供应电压Vdd/Vext解耦。信号PGEN_B的低逻辑状态使得PMOS晶体管612的源极-栅极电压(Vsg)具有高于PMOS晶体管612的截断电压的值，以使得源极与漏极之间的PMOS晶体管612的沟道导通，从而将负载电压Vout_hd与外部供应电压Vdd/Vext耦合。换句话说，PMOS晶体管614和PMOS晶体管612以减少恢复时间(例如，从低功率模式转变为激活模式的时间)且防止渗漏的方式促进逻辑电路110从低功率模式转变为激活模式。
图7示出单一芯片上功率调节系统700的示例性区块示意图。单一芯片上功率调节系统700可调节逻辑电路110A-Y的多个个例(例如，一或多个存储器阵列的多个存储器组)两端的功率。单一芯片上功率调节系统700包含全局LDO调节器702、输出上拉电路102A-N的分布、电荷注入器106A-X的分布以及功率栅开关108A-M的分布。全局LDO调节器702包含LDO调节器10及输出下拉电路104。
将选定控制电路(例如，输出上拉电路102A-N、电荷注入器106A-X和/或功率栅开关108A-M)耦合到多个逻辑电路110A-Y。对于各逻辑电路110，一或多个选定控制电路个例专门耦合(例如，以更高接近度而更紧密耦合)到特定逻辑电路110。举例来说，第一输出上拉电路102A、第一电荷注入器106A以及第一功率栅开关108A专门耦合到第一逻辑电路110A，且第二输出上拉电路102B、第二电荷注入器106B以及第二功率栅开关108B专门耦合到第二逻辑电路110B。在一些实施例中，对于选定控制电路类型中的一些或全部，大于一个所述类型可专门耦合到特定逻辑电路110。有利的是，将选定控制电路专门耦合到特定逻辑电路110减小专用选定控制电路(例如，输出上拉器件102)与特定逻辑电路110之间的距离，从而减小从专用选定控制电路输出节点103处的输出电压Vout到特定逻辑电路110输入节点115处的负载电压Vout_hd的电压降。
图8示出多个芯片上功率调节系统800的示例性区块示意图。系统800包含一或多个LDO系统805A-N。在一些实施例中，一或多个LDO系统805A-N包含图1的LDO调节器电路100、图2A的LDO调节器电路200A、图2B的LDO调节器电路200B或图7的单一芯片上功率调节系统700中的一或多个。举例来说，LDO系统805A-N的各LDO系统包含LDO调节器电路100的个例。在另一实例中，LDO系统805A包含LDO调节器电路100的个例，且LDO系统805B包含LDO调节器电路200B的个例。多个芯片上功率调节系统800配置成可选择地产生多种供电电压中的至少一种。多个芯片上功率调节系统800更包含用于产生参考(例如，带隙参考)信号(例如，电压或电流)的参考产生器802。系统800更包含关于图9描述的温度补偿电路。系统800更包含：一或多个电压检测器806A-N，耦合到一或多个LDO系统805A-N中的对应一个；一或多个电荷泵808A-N，耦合到一或多个LDO系统805A-N和电压检测器806A-N中的对应一个；以及一或多个功率开关810A-N，耦合到一或多个LDO系统805A-N和电压检测器806A-N中的对应一个。
在一些实施例中，电压检测器806A-N基于两个电压的差值(例如，温度补偿电路804的输出电压与功率开关810A-N的输出电压的差值)来产生信号(例如，电压、电流、脉冲宽度调制信号)。在一些实施例中，电荷泵808A-N基于两个电压(例如，LDO系统805的输出电压和电压检测器806A-N的输出电压)通过为存储元件(例如，电容器)充电或将所述存储元件放电来产生输出电压。在一些实施例中，电荷泵808A-N产生负电压。在一些实施例中，功率开关在两个电压(例如，LDO系统805的输出电压和电荷泵808A-N的输出电压)之间选择。
在一些实施例中，多个芯片上功率调节系统800产生写入字线(WL)偏压电压Vpp、读取字线偏压电压Vreg、负字线偏压电压Vneg或未选择列偏压电压Vinhibit中的至少一种。在一些实施例中，两组电路产生两种不同的电压(例如，同时)。举例来说，第一LDO系统805A、第一电压检测器806A、参考产生器802、温度补偿电路804、第一电荷泵808A以及第一功率开关810A相互作用以产生字线偏压电压Vpp、读取字线偏压电压Vreg、负字线偏压电压Vneg以及未选择列偏压电压Vinhibit中的至少一个，且参考产生器802、温度补偿电路804、第二LDO系统805B、第二电压检测器806A、第二电荷泵808B以及第二功率开关810B相互作用以产生字线偏压电压Vpp、读取字线偏压电压Vreg、负字线偏压电压Vneg以及未选择列偏压电压Vinhibit中的至少第二个。在一些实施例中，一组电路在第一时间产生第一电压且在第二时间产生与第一电压不同的第二电压。举例来说，参考产生器802、温度补偿电路804、第一LDO系统805A、第一电压检测器806A、第一电荷泵808A以及第一功率开关810A相互作用以在第一时间产生字线偏压电压Vpp、读取字线偏压电压Vreg、负字线偏压电压Vneg以及未选择列偏压电压Vinhibit中的至少一个且在第二时间产生字线偏压电压Vpp、读取字线偏压电压Vreg、负字线偏压电压Vneg以及未选择列偏压电压Vinhibit中的至少第二个。
图9示出温度补偿电路900的示例性区块示意图。温度补偿电路900在LDO系统805的输入节点101处产生参考电压Vref。参考电压Vref经温度补偿，使得参考电压Vref的电压位准在温度范围内大体上未改变(例如，变化小于50％)。温度补偿电路900包含：第一分支晶体管(例如，NMOS或PMOS)902；第二分支晶体管904，耦合到第一分支晶体管902；以及电阻性元件(例如，电阻器)906，耦合到第一分支晶体管902和第二分支晶体管904。第一分支晶体管902将零温度系数电流Iztc供应到电阻性元件906中且第二分支晶体管904将负温度系数电流Intc供应到电阻性元件906中，从而在电阻性元件906两端产生参考电压Vref。将参考电压Vref耦合到LDO系统805。在一些实施例中，由两个分支晶体管(第一分支晶体管902和第二分支晶体管904)供应的一定量的电流是可调节的。下式表示零温度系数电流Iztc、负温度系数电流Intc、电阻性元件906的电阻R、参考电压Vref之间的关系，且电流的一部分来源于第一分支(X)：
Vref＝(X×Iztc+(1-X)×Intc)×R
图10示出根据一些实施例的用于控制电压调节器的方法1000的流程图。另外，取决于实施例，可在方法1000中执行更少或不同操作。方法1000适用于图1到图9的电路和系统(例如，使用图1到图9的电路和系统实施)，但也适用于其它合适的电路和系统。
控制电路(例如，LDO调节器电路200、输出位准箝制器集合202A-N中的一个、输出上拉电路102等等)监测输出电压(例如输出电压Vout)的第一电压位准(操作1002)。控制电路响应于检测到输出电压的第一电压位准低于预定义电压位准(例如参考上拉电压Vref_pu的电压位准)而将输出电压上拉到参考电压(例如，供应电压)(操作1004)。控制电路响应于检测到输出电压的第一电压位准高于预定义电压位准而将输出电压与参考电压解耦(操作1006)。在一些实施例中，控制电路将第一电压位准与预定义电压位准进行比较，且基于所述比较产生具有第一逻辑状态或第二逻辑状态的传感器输出信号(例如，信号En_pu)。控制电路基于具有第一逻辑状态的传感器输出信号将输出电压上拉到参考电压，且基于具有第二逻辑状态的传感器输出信号将输出电压与参考电压解耦。
在一实施例中，公开一种电压调节电路。调节电路包含配置成提供输出电压的电压调节器和耦合到电压调节器的控制电路。控制电路配置成响应于控制电路检测到输出电压的第一电压位准低于预定义电压位准而将输出电压上拉到参考电压。控制电路配置成响应于控制电路检测到输出电压的第一电压位准高于预定义电压位准而将输出电压与参考电压解耦。
在一些实施例中，所述控制电路包括耦合到多个存储器组的多个控制电路个例，其中对于所述多个存储器组中的各存储器组，所述多个控制电路个例中的一控制电路个例专门耦合到所述存储器组，且其中各控制电路个例配置为所述控制电路。
在一些实施例中，所述控制电路包括：传感器电路，经配置以：将所述输出电压的所述第一电压位准与所述预定义电压位准进行比较；且基于所述比较产生具有第一逻辑状态或第二逻辑状态的传感器输出信号；及上拉器件，耦合到所述传感器电路，所述上拉器件配置以：基于具有所述第一逻辑状态的所述传感器输出信号将所述输出电压上拉到所述参考电压；且基于具有所述第二逻辑状态的所述传感器输出信号将所述输出电压与所述参考电压解耦。
在一些实施例中，所述传感器电路是运算放大器，且所述上拉器件是p型金属氧化物半导体晶体管。
在一些实施例中，所述控制电路经配置以：响应于所述控制电路检测到所述输出电压的所述第一电压位准高于第二预定义电压位准而将所述输出电压下拉到第二参考电压；且响应于所述控制电路检测到所述输出电压的所述第一电压位准低于所述第二预定义电压位准而将所述输出电压与所述第二参考电压解耦。
在一些实施例中，所述控制电路经配置以：响应于所述控制电路的第一输入处提供的第一启用信号转变为第一预定义状态而将负载电压耦合到第二参考电压；且响应于所述第一启用信号转变为第二预定义状态且所述控制电路的第二输入处提供的第二启用信号转变为第三预定义状态而将所述负载电压与所述第二参考电压解耦且将所述负载电压耦合到所述输出电压。
在一些实施例中，所述控制电路响应于所述控制电路的输入处提供的启用信号转变为预定状态而提供注入电荷。
在另一实施例中，一种电压调节电路包含配置成提供输出电压的电压调节器和耦合到电压调节器的控制电路。控制电路配置成响应于控制电路的第一输入处提供的第一启用信号转变为第一预定义状态而将负载电压耦合到参考电压。控制电路配置成响应于第一启用信号转变为第二预定义状态且控制电路的第二输入处提供的第二启用信号转变为第三预定义状态而将负载电压与参考电压解耦且将负载电压耦合到输出电压。
在一些实施例中，所述控制电路包括耦合到多个存储器组的多个控制电路个例，其中,对于所述多个存储器组中的各存储器组，所述多个控制电路个例中的一控制电路个例专门耦合到所述存储器组，且其中各控制电路个例配置为所述控制电路。
在一些实施例中，所述控制电路包括：第一上拉器件，经配置以：基于所述第一启用信号转变为所述第一预定义状态而将所述负载电压耦合到所述参考电压；且基于所述第一启用信号转变为所述第二预定义状态而将所述负载电压与所述参考电压解耦；及第二上拉器件，配置成基于所述控制电路的所述第二启用信号转变为所述第三预定义状态而将所述负载电压耦合到所述输出电压。
在一些实施例中，所述第一上拉器件及所述第二上拉器件中的每一个是p型金属氧化物半导体晶体管。
在一些实施例中，所述控制电路经配置以：响应于所述控制电路检测到所述输出电压的第一电压位准低于预定义电压位准而将所述输出电压上拉到第二参考电压；且响应于所述控制电路检测到所述输出电压的所述第一电压位准高于所述预定义电压位准而将所述输出电压与所述第二参考电压解耦。
在一些实施例中，所述控制电路经配置以：响应于所述控制电路检测到所述输出电压的第一电压位准高于预定义电压位准而将所述输出电压下拉到第二参考电压；且响应于所述控制电路检测到所述输出电压的所述第一电压位准低于所述预定义电压位准而将所述输出电压与所述第二参考电压解耦。
在一些实施例中，所述控制电路响应于所述控制电路的第三输入处提供的启用信号转变为预定状态而提供注入电荷。
在又一实施例中，一种用于控制电压调节器的方法包含：响应于控制电路的第一输入处提供的第一启用信号转变为第一预定义状态而将电荷注入到与输出电压相关联的节点中；以及响应于第一启用信号转变为第二预定义状态而停止将电荷注入到与输出电压相关联的节点中。
在一些实施例中，所述用于控制电压调节器的方法还包括：监测所述输出电压的第一电压位准；响应于检测到所述输出电压的所述第一电压位准低于预定义电压位准而将所述输出电压上拉到参考电压；且响应于检测到所述输出电压的所述第一电压位准高于所述预定义电压位准而将所述输出电压与所述参考电压解耦。
在一些实施例中，所述用于控制电压调节器的方法还包括：对于多个存储器组中的各存储器组，监测耦合到各存储器组的专用输出电压的专用电压位准；响应于检测到所述专用输出电压的所述专用电压位准低于所述预定义电压位准而将所述专用输出电压上拉到所述参考电压；且响应于检测到所述专用输出电压的所述专用电压位准高于所述预定义电压位准而将所述专用输出电压与所述参考电压解耦。
在一些实施例中，所述用于控制电压调节器的方法还包括：将所述输出电压的所述第一电压位准与所述预定义电压位准进行比较；基于所述比较产生具有第一逻辑状态或第二逻辑状态的传感器输出信号；基于具有所述第一逻辑状态的所述传感器输出信号将所述输出电压上拉到所述参考电压；且基于具有所述第二逻辑状态的所述传感器输出信号将所述输出电压与所述参考电压解耦。
在一些实施例中，所述用于控制电压调节器的方法还包括：响应于检测到所述输出电压的所述第一电压位准高于第二预定义电压位准而将所述输出电压下拉到第二参考电压；且响应于检测到所述输出电压的所述第一电压位准低于所述第二预定义电压位准而将所述输出电压与所述第二参考电压解耦。
在一些实施例中，所述用于控制电压调节器的方法还包括：响应于第二输入处提供的第二启用信号转变为第三预定义状态而将负载电压耦合到第二参考电压；且响应于所述第二启用信号转变为第四预定义状态且第三输入处提供的第三启用信号转变为第五预定义状态而将所述负载电压与所述第二参考电压解耦且将所述负载电压耦合到所述输出电压。
前文概述若干实施例的特征使得本领域的技术人员可更好地理解本发明的各方面。本领域的技术人员应了解，其可以容易地将本发明用作设计或修改用于实现本文中所引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (15)

1.一种电压调节电路，包括：
电压调节器，提供输出电压；
控制电路，耦合到所述电压调节器，所述控制电路经配置以：
响应于所述控制电路检测到所述输出电压的第一电压位准低于预定义电压位准而将所述输出电压上拉到参考电压；
响应于所述控制电路检测到所述输出电压的所述第一电压位准高于所述预定义电压位准而将所述输出电压与所述参考电压解耦；
响应于所述控制电路检测到所述输出电压的所述第一电压位准高于第二预定义电压位准而将所述输出电压下拉到第二参考电压；
响应于所述控制电路检测到所述输出电压的所述第一电压位准低于所述第二预定义电压位准而将所述输出电压与所述第二参考电压解耦；
电压检测器，经配置以响应于所述电压调节器的输入电压与负载电压之间的差值而输出第一电压信号；
电荷泵，经配置以基于所述输出电压和所述电压检测器所产生的所述第一电压信号而通过为存储元件充电或放电来产生第二电压信号；及
功率开关，经配置以选择所述输出电压与所述第二电压信号中的一者而输出为所述负载电压。
2.根据权利要求1所述的电压调节电路，其中所述控制电路包括耦合到多个存储器组的多个控制电路个例，其中对于所述多个存储器组中的各存储器组，所述多个控制电路个例中的一控制电路个例专门耦合到所述存储器组，且其中各控制电路个例配置为所述控制电路。
3.根据权利要求1所述的电压调节电路，其中所述控制电路包括：
传感器电路，经配置以：
将所述输出电压的所述第一电压位准与所述预定义电压位准进行比较；且
基于所述比较产生具有第一逻辑状态或第二逻辑状态的传感器输出信号；及
上拉器件，耦合到所述传感器电路，所述上拉器件配置以：
基于具有所述第一逻辑状态的所述传感器输出信号将所述输出电压上拉到所述参考电压；且
基于具有所述第二逻辑状态的所述传感器输出信号将所述输出电压与所述参考电压解耦。
4.根据权利要求3所述的电压调节电路，其中所述传感器电路是运算放大器，且所述上拉器件是p型金属氧化物半导体晶体管。
5.根据权利要求1所述的电压调节电路，其中所述控制电路响应于所述控制电路的输入处提供的启用信号转变为预定状态而提供注入电荷。
6.根据权利要求1所述的电压调节电路，其中所述预定义电压位准经温度补偿。
7.一种电压调节电路，包括：
温度补偿电路；
电压调节器，耦合至所述温度补偿电路，且经配置成提供输出电压；
控制电路，耦合到所述电压调节器，所述控制电路经配置以调整所述输出电压；
电压检测器，经配置以响应于负载电压与所述温度补偿电路提供至所述电压调节器的参考电压之间的差值而输出第一电压信号；
电荷泵，经配置以基于所述输出电压和所述电压检测器所产生的所述第一电压信号而通过为存储元件充电或放电来产生第二电压信号；及
功率开关，经配置以选择所述输出电压与所述第二电压信号中的一者而输出为所述负载电压。
8.根据权利要求7所述的电压调节电路，其中所述控制电路包括耦合到多个存储器组的多个控制电路个例，其中,对于所述多个存储器组中的各存储器组，所述多个控制电路个例中的一控制电路个例专门耦合到所述存储器组，且其中各控制电路个例配置为所述控制电路。
9.根据权利要求7所述的电压调节电路，其中所述控制电路经配置以：
响应于所述控制电路检测到所述输出电压的第一电压位准低于预定义电压位准而将所述输出电压上拉到第二参考电压。
10.根据权利要求7所述的电压调节电路，其中所述控制电路经配置以：
响应于所述控制电路检测到所述输出电压的第一电压位准高于预定义电压位准而将所述输出电压下拉到第二参考电压。
11.根据权利要求7所述的电压调节电路，其中所述控制电路响应于所述控制电路的第三输入处提供的启用信号转变为预定状态而提供注入电荷。
12.一种用于控制电压调节器的方法，包括：
操作控制电路，包括：
响应于第一启用信号转变为第一预定义状态而将电荷注入到与输出电压相关联的节点中；
响应于所述第一启用信号转变为第二预定义状态而停止将所述电荷注入到与所述输出电压相关联的所述节点中；
响应于检测到所述输出电压的第一电压位准高于预定义电压位准而将所述输出电压下拉到参考电压；且
响应于检测到所述输出电压的所述第一电压位准低于所述预定义电压位准而将所述输出电压与所述参考电压解耦；
操作电压检测器，以基于所述控制电路的输入电压与负载电压的差值而输出第一电压信号；
操作电荷泵，以基于所述输出电压和所述电压检测器所产生的所述第一电压信号而通过为存储元件充电或放电来产生第二电压信号；及
操作功率开关，以选择所述输出电压与所述第二电压信号中的一者而输出为所述负载电压。
13.根据权利要求12所述的用于控制电压调节器的方法，其中操作所述控制电路还包括：
监测所述输出电压的所述第一电压位准；
响应于检测到所述输出电压的所述第一电压位准低于第二预定义电压位准而将所述输出电压上拉到第二参考电压；且
响应于检测到所述输出电压的所述第一电压位准高于所述第二预定义电压位准而将所述输出电压与所述第二参考电压解耦。
14.根据权利要求12所述的用于控制电压调节器的方法，还包括：
对于多个存储器组中的各存储器组，监测耦合到各存储器组的专用输出电压的专用电压位准；
响应于检测到所述专用输出电压的所述专用电压位准低于第二预定义电压位准而将所述专用输出电压上拉到第二参考电压；且
响应于检测到所述专用输出电压的所述专用电压位准高于所述第二预定义电压位准而将所述专用输出电压与所述第二参考电压解耦。
15.根据权利要求12所述的用于控制电压调节器的方法，其中操作所述控制电路还包括：
将所述输出电压的所述第一电压位准与第二预定义电压位准进行比较；
基于所述比较产生具有第一逻辑状态或第二逻辑状态的传感器输出信号；
基于具有所述第一逻辑状态的所述传感器输出信号将所述输出电压上拉到第二参考电压；且
基于具有所述第二逻辑状态的所述传感器输出信号将所述输出电压与所述第二参考电压解耦。
CN202010603430.8A 2020-02-11 2020-06-29 电压调节电路及其控制方法 Active CN113253784B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/787,506 2020-02-11
US16/787,506 US11137785B2 (en) 2020-02-11 2020-02-11 On-chip power regulation system for MRAM operation

Publications (2)

Publication Number Publication Date
CN113253784A CN113253784A (zh) 2021-08-13
CN113253784B true CN113253784B (zh) 2023-01-31

Family

ID=76968681

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010603430.8A Active CN113253784B (zh) 2020-02-11 2020-06-29 电压调节电路及其控制方法

Country Status (5)

Country Link
US (3) US11137785B2 (zh)
KR (1) KR102421286B1 (zh)
CN (1) CN113253784B (zh)
DE (1) DE102020105749A1 (zh)
TW (1) TWI794678B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11314269B2 (en) * 2020-01-30 2022-04-26 Morse Micro Pty. Ltd. Electronic circuit for voltage regulation
TWI744009B (zh) * 2020-09-25 2021-10-21 華邦電子股份有限公司 記憶體裝置
US11656643B2 (en) * 2021-05-12 2023-05-23 Nxp Usa, Inc. Capless low dropout regulation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529421B1 (en) * 2001-08-28 2003-03-04 Micron Technology, Inc. SRAM array with temperature-compensated threshold voltage
CN204680386U (zh) * 2015-04-01 2015-09-30 山东华芯半导体有限公司 一种rram电压产生系统
CN105612683A (zh) * 2013-10-07 2016-05-25 美高森美半导体(美国)股份有限公司 用于产生第二电压源的具有电荷泵的电压调节器

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7181631B2 (en) 2003-03-25 2007-02-20 Intel Corporation Mechanism to control an on die voltage regulator
US7248531B2 (en) 2005-08-03 2007-07-24 Mosaid Technologies Incorporated Voltage down converter for high speed memory
CN1825240A (zh) * 2006-03-24 2006-08-30 启攀微电子（上海）有限公司 一种低压差线性稳压器电路
CN100593768C (zh) * 2007-12-05 2010-03-10 西安标新电子科技有限责任公司 一种输出可调正、负或零温度系数电流、电压基准的电路
KR100955676B1 (ko) 2007-12-18 2010-05-06 주식회사 하이닉스반도체 내부전압 발생 회로
TWI416301B (zh) * 2010-07-27 2013-11-21 Alpha Microelectronics Corp 參考電壓與電流電路
TWI446354B (zh) * 2010-09-10 2014-07-21 Etron Technology Inc 記憶體之電壓調整器
US9046909B2 (en) 2011-09-02 2015-06-02 Rambus Inc. On-chip regulator with variable load compensation
KR101790580B1 (ko) 2011-12-08 2017-10-30 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
US8942012B2 (en) 2012-01-31 2015-01-27 Semiconductor Components Industries, Llc Method of forming a switched mode power supply controller device with an off mode and structure therefor
US9048824B2 (en) 2012-12-12 2015-06-02 Intel Corporation Programmable equalization with compensated impedance
TWI510877B (zh) 2013-10-23 2015-12-01 Ind Tech Res Inst 電壓補償電路及其控制方法
US9786385B2 (en) 2015-03-02 2017-10-10 Oracle International Corporation Memory power selection using local voltage regulators
US9817416B2 (en) * 2015-08-17 2017-11-14 Skyworks Solutions, Inc. Apparatus and methods for programmable low dropout regulators for radio frequency electronics
US9910594B2 (en) * 2015-11-05 2018-03-06 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple memory planes of a memory during a memory access operation
CN105334900B (zh) * 2015-11-19 2016-11-30 成都华微电子科技有限公司 快速瞬态响应低压差线性稳压器
US9785165B2 (en) * 2016-02-03 2017-10-10 Stmicroelectronics Design And Application S.R.O. Voltage regulator with improved line regulation transient response
US10637351B2 (en) * 2016-07-25 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Regulated voltage systems and methods using intrinsically varied process characteristics
US10444778B2 (en) * 2016-08-09 2019-10-15 Nxp Usa, Inc. Voltage regulator
TWI594102B (zh) 2016-11-03 2017-08-01 緯創資通股份有限公司 電壓調節電路及其控制方法
US10534386B2 (en) 2016-11-29 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low-dropout voltage regulator circuit
TWI626521B (zh) 2017-02-17 2018-06-11 旺宏電子股份有限公司 低壓差穩壓裝置及其操作方法
TWI630469B (zh) 2017-03-03 2018-07-21 Faraday Technology Corporation 電壓調整器
CN106909192B (zh) * 2017-03-14 2018-06-29 中国电子科技集团公司第五十八研究所 一种高阶温度补偿电压基准源
US10338614B1 (en) * 2018-04-24 2019-07-02 Analog Devices, Inc. Low dropout linear regulator with internally compensated effective series resistance
US11112812B2 (en) * 2018-06-19 2021-09-07 Stmicroelectronics Sa Low-dropout voltage regulation device having compensation circuit to compensate for voltage overshoots and undershoots when changing between activity mode and standby mode
TWI671983B (zh) 2018-08-08 2019-09-11 華邦電子股份有限公司 電壓調節器及動態洩流電路
US11422579B2 (en) * 2019-03-01 2022-08-23 Texas Instruments Incorporated Low dropout control for light load quiescent current reduction
US10958227B2 (en) * 2019-05-07 2021-03-23 Analog Devices, Inc. Amplifier nonlinear offset drift correction

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6529421B1 (en) * 2001-08-28 2003-03-04 Micron Technology, Inc. SRAM array with temperature-compensated threshold voltage
CN105612683A (zh) * 2013-10-07 2016-05-25 美高森美半导体(美国)股份有限公司 用于产生第二电压源的具有电荷泵的电压调节器
CN204680386U (zh) * 2015-04-01 2015-09-30 山东华芯半导体有限公司 一种rram电压产生系统

Also Published As

Publication number Publication date
TW202131129A (zh) 2021-08-16
US20210247789A1 (en) 2021-08-12
US20230333582A1 (en) 2023-10-19
KR20210102811A (ko) 2021-08-20
US11720130B2 (en) 2023-08-08
TWI794678B (zh) 2023-03-01
DE102020105749A1 (de) 2021-08-12
US20210365060A1 (en) 2021-11-25
KR102421286B1 (ko) 2022-07-15
CN113253784A (zh) 2021-08-13
US11137785B2 (en) 2021-10-05

Similar Documents

Publication Publication Date Title
CN113253784B (zh) 电压调节电路及其控制方法
US11042176B2 (en) Low dropout voltage regulator circuit
KR940002863B1 (ko) 집적 회로내에 내장된 스텝-다운 회로
EP2555076B1 (en) Voltage regulator with charge pump
CN109144154B (zh) 无外接电容的低压差线性稳压电路
US9753476B1 (en) Voltage regulator with fast overshoot settling response
US8129962B2 (en) Low dropout voltage regulator with clamping
US20200409402A1 (en) Reference voltage generation
US20060103453A1 (en) Voltage down converter
CN113346742A (zh) 为集成电路提供低功率电荷泵
CN110446992B (zh) 具有降低的经调节的输出电压尖峰的低压差稳压器
KR100904423B1 (ko) 반도체 메모리 소자
US20170351289A1 (en) Voltage regulators
US9041369B2 (en) Method and apparatus for optimizing linear regulator transient performance
US11803202B2 (en) Voltage regulator circuit and corresponding memory device
CN116185113A (zh) 软启动电路、低压差线性稳压器、芯片及电子设备
Rolff et al. An integrated low drop out regulator with independent self biasing start up circuit
CN118367785B (zh) 一种开关电源高压线性供电电路
US20240295890A1 (en) Low-power fast-transient low-dropout (ldo) regulator with direct feed-forward
KR20090126977A (ko) 펌핑전압 제어회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant