KR102415244B1 - Semiconductor device - Google Patents
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Abstract
실시예는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상면 및 복수 개의 측면을 포함하고, 상기 반도체 구조물의 상면과 상기 복수 개의 측면의 면적비는 1:0.4 내지 1:0.9이고, 상기 반도체 구조물은 측면에 배치된 복수 개의 요철패턴을 포함하는 반도체 소자를 개시한다.In an embodiment, a semiconductor structure comprising a first conductivity-type semiconductor layer, a second conductivity-type semiconductor layer, and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer; a first electrode electrically connected to the first conductivity-type semiconductor layer; and a second electrode electrically connected to the second conductivity-type semiconductor layer, wherein the semiconductor structure includes an upper surface and a plurality of side surfaces, and an area ratio between the upper surface and the plurality of side surfaces of the semiconductor structure is 1:0.4 to 1:0.9, and the semiconductor structure discloses a semiconductor device including a plurality of concavo-convex patterns disposed on a side surface.
Description
실시예는 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.A light emitting diode (LED) is one of light emitting devices that emits light when an electric current is applied thereto. Light-emitting diodes can emit high-efficiency light with a low voltage, and thus have an excellent energy-saving effect. Recently, the luminance problem of light emitting diodes has been greatly improved, and it has been applied to various devices such as a backlight unit of a liquid crystal display device, an electric sign board, a display device, and a home appliance.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.A semiconductor device including a compound such as GaN or AlGaN has many advantages, such as having a wide and easily adjustable band gap energy, and thus can be used in various ways as a light emitting device, a light receiving device, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. In particular, light emitting devices such as light emitting diodes or laser diodes using group 3-5 or group 2-6 compound semiconductor materials of semiconductors have developed red, green, and Various colors such as blue and ultraviolet light can be realized, and white light with good efficiency can be realized by using fluorescent materials or combining colors. , safety, and environmental friendliness.
최근에는 발광 다이오드의 크기를 마이크로 사이즈로 제작하여 디스플레이의 픽셀로 사용하는 기술에 대한 연구가 진행되고 있다.Recently, research has been conducted on a technology of manufacturing a light emitting diode in a micro size and using it as a pixel of a display.
이러한 마이크로 사이즈의 발광 다이오드는 크기가 매우 작으므로 측면의 광 추출 효율을 개선하는 것이 중요한 이슈 중 하나이다.Since the micro-sized light emitting diode has a very small size, it is one of the important issues to improve the light extraction efficiency of the side.
실시예는 측면의 광 추출 효율이 개선된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved lateral light extraction efficiency.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited thereto, and it will be said that the purpose or effect that can be grasped from the method of solving the problem described below or the embodiment is also included.
실시예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고, 상기 반도체 구조물은 상면 및 복수 개의 측면을 포함하고, 상기 반도체 구조물의 상면과 상기 복수 개의 측면의 면적비는 1:0.4 내지 1:0.9이고, 상기 반도체 구조물은 측면에 배치된 복수 개의 요철패턴을 포함한다.A semiconductor device according to an embodiment includes a semiconductor structure including a first conductivity-type semiconductor layer, a second conductivity-type semiconductor layer, and an active layer disposed between the first conductivity-type semiconductor layer and the second conductivity-type semiconductor layer; a first electrode electrically connected to the first conductivity-type semiconductor layer; and a second electrode electrically connected to the second conductivity-type semiconductor layer, wherein the semiconductor structure includes an upper surface and a plurality of side surfaces, and an area ratio between the upper surface and the plurality of side surfaces of the semiconductor structure is 1:0.4 to 1:0.9, and the semiconductor structure includes a plurality of concave-convex patterns disposed on the side surfaces.
실시예에 따르면, 측면의 광 추출 효율이 개선된 반도체 소자를 제공한다.According to an embodiment, there is provided a semiconductor device having improved lateral light extraction efficiency.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고,
도 2a는 도 1의 반도체 구조물의 사시도이고,
도 2b는 도 1의 반도체 구조물의 평면도이고,
도 3은 일 실시 예에 따른 반도체 소자의 측면을 보여주는 SEM 사진이고,
도 4는 요철이 없는 반도체 소자의 측면을 보여주는 SEM 사진이고,
도 5는 도 1의 변형예이고,
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고,
도 7은 도 6의 평면도이고,
도 8은 다른 실시 예에 따른 반도체 소자의 측면을 보여주는 SEM 사진이고,
도 9a 내지 도 9e는 본 발명의 실시예에 따른 반도체 소자의 제조 단계를 보여주는 도면이고,
도 10a 내지 도 10e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이고,
도 11은 본 발명의 일 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention;
Figure 2a is a perspective view of the semiconductor structure of Figure 1,
Figure 2b is a plan view of the semiconductor structure of Figure 1,
3 is an SEM photograph showing a side of a semiconductor device according to an embodiment;
4 is an SEM photograph showing a side surface of a semiconductor device without irregularities;
Figure 5 is a modification of Figure 1,
6 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention;
7 is a plan view of FIG. 6;
8 is an SEM photograph showing a side surface of a semiconductor device according to another embodiment;
9A to 9E are views showing manufacturing steps of a semiconductor device according to an embodiment of the present invention;
10A to 10E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to an embodiment;
11 is a conceptual diagram of a display device to which a semiconductor element is transferred according to an exemplary embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Since the present invention may have various changes and may have various embodiments, specific embodiments will be illustrated and described in the drawings. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms including an ordinal number such as second, first, etc. may be used to describe various elements, but the elements are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the second component may be referred to as the first component, and similarly, the first component may also be referred to as the second component. and/or includes a combination of a plurality of related listed items or any of a plurality of related listed items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When an element is referred to as being “connected” or “connected” to another element, it is understood that it may be directly connected or connected to the other element, but other elements may exist in between. it should be On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical and scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries should be interpreted as having a meaning consistent with the meaning in the context of the related art, and should not be interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. does not
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, the embodiment will be described in detail with reference to the accompanying drawings, but the same or corresponding components are given the same reference numerals regardless of reference numerals, and overlapping descriptions thereof will be omitted.
또한, 본 실시예에 따른 반도체 소자 패키지는 마이크로 사이즈 또는 나노 사이즈의 반도체 소자를 포함할 수 있다. 여기서, 소형의 반도체 소자는 반도체 소자의 구조적 크기를 지칭할 수 있다. In addition, the semiconductor device package according to the present embodiment may include a micro-sized or nano-sized semiconductor device. Here, the small semiconductor device may refer to a structural size of the semiconductor device.
소형의 반도체 소자는 사이즈가 1㎛ 내지 100㎛일 수 있다. 예시적으로 반도체 소자는 사이즈는 30㎛ 내지 60㎛일 수 있으나, 반드시 이에 한정하는 것은 아니다. 또한, 실시예의 기술적 특징 또는 양상은 더 작은 크기의 스케일로 반도체 소자에 적용될 수 있다.The small semiconductor device may have a size of 1 μm to 100 μm. Exemplarily, the semiconductor device may have a size of 30 μm to 60 μm, but is not limited thereto. In addition, the technical features or aspects of the embodiment may be applied to a semiconductor device on a smaller scale.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이고, 도 2a는 도 1의 반도체 구조물의 사시도이고, 도 2b는 도 1의 반도체 구조물의 평면도이고, 도 3은 일 실시 예에 따른 반도체 소자의 측면을 보여주는 SEM 사진이고, 도 4는 요철이 없는 반도체 소자의 측면을 보여주는 SEM 사진이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, FIG. 2A is a perspective view of the semiconductor structure of FIG. 1 , FIG. 2B is a plan view of the semiconductor structure of FIG. 1 , and FIG. 3 is a semiconductor according to an embodiment It is an SEM photograph showing the side surface of the device, and FIG. 4 is an SEM photograph showing the side surface of the semiconductor device without irregularities.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자(10)는 기판, 반도체 구조물(120), 제1 전극(131), 제2 전극(132) 및 절연층(141)을 포함할 수 있다.1 and 2 , the
반도체 구조물(120)은 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)을 포함할 수 있다. 반도체 구조물(120)은 제1-1 방향(X1축 방향)으로 제1 도전형 반도체층(121), 활성층(122), 제2 도전형 반도체층(123)이 순서대로 적층된 구조일 수 있다. The
반도체 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.The
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 반도체층(121)에 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1 도전형 반도체층(121)은 n형 질화물 반도체층일 수 있다.The first conductivity-
제1 도전형 반도체층(121)의 제1-1 방향(X1축 방향)으로 두께는 3.0㎛ 내지 6.0㎛일 수 있으나 반드시 이에 한정되는 것은 아니다.The thickness of the first conductivity
활성층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 또한, 활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다.The
활성층(122)의 제1-1 방향(X1축 방향)으로 두께는 100㎚ 내지 180㎚일 수 있다. 그러나 활성층(122)의 두께는 반도체 소자(10)의 사이즈에 따라 다양하게 변경될 수 있다. The thickness of the
활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.The
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(122)의 구조는 이에 한정하지 않는다. 활성층은 가시광 파장대의 광을 생성할 수 있다. The
예시적으로 활성층은 청색, 녹색, 및 적색 중 어느 하나의 파장대의 광을 출력할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 활성층(122)은 자외선 파장대의 광 또는 적외선 파장대의 광을 생성할 수도 있다.Exemplarily, the active layer may output light in any one wavelength band of blue, green, and red. However, the present invention is not limited thereto, and the
제2 도전형 반도체층(123)은 활성층(122) 상에 배치될 수 있다. 제2 도전형 반도체층(123)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다. The second conductivity
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.The second conductivity
제2 도전형 반도체층(123)은 제1-1 방향(X1축 방향)으로 두께는 250㎚ 내지 350㎚일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니다.The second conductivity-
제1 전극(131)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 여기서, 제1 도전형 반도체층(121)은 식각에 의해 일부가 노출될 수 있다. 그리고 제1 전극(131)은 식각에 의해 노출된 제1 도전형 반도체층(121) 상에 배치될 수 있다. The
제1 전극(131)은 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다.The
제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로 제1 전극(131)과 제2 전극(132)은 ITO(indium tin oxide)일 수 있으나 반드시 이에 한정하지 않는다.The
제1 전극(131)과 제2 전극(132)의 두께는 40㎚ 내지 70㎚일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(131)과 제2 전극(132)의 두께는 서로 상이할 수도 있고, 서로 다른 조성을 가질 수 있다.The thickness of the
절연층(141)은 반도체 구조물의 상부면과 측면 상에 배치될 수 있다. 절연층(141)은 제1 전극(131)의 일부를 노출시키는 제1홀(H1), 및 제2 전극(132)의 일부를 노출시키는 제2홀(H2)을 포함할 수 있다. The insulating
절연층(141)은 반도체 구조물(120)을 전기적으로 절연할 수 있다. 절연층(141)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 중 적어도 하나를 포함할 수 있으나, 반드시 이에 한정하지 않는다.The insulating
실시 예에 따른 반도체 구조물(120)의 상부면(S11, S12, S13)은 제1 전극(131)이 배치되는 제1상부면(S11), 제2 전극(132)이 배치되는 제2상부면(S12), 및 제1상부면(S11)과 제2상부면(S12) 사이에 배치되는 경사면(S13)을 포함할 수 있다.The upper surfaces S11, S12, and S13 of the
제1상부면(S11)은 제1 도전형 반도체층(121)이 노출되는 면으로 정의할 수 있고, 제2상부면(S12)은 제2 도전형 반도체층(123)의 상면으로 정의할 수 있다. 또한, 경사면(S13)은 메사 식각에 의해 제1상부면(S11)과 제2상부면(S12) 사이에 배치되는 경사 영역으로 정의할 수 있다. 즉, 경사면(S13)은 메사 식각에 의해 노출된 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)의 측면에 의해 정의될 수 있다.The first upper surface S11 may be defined as a surface to which the first conductivity
경사면(S13)이 가상의 수평면과 이루는 제1각도(θ2)는 20°내지 50°일 수 있다. 제1각도(θ2)가 20°보다 작은 경우에는 제2상부면(S12)의 면적이 줄어들어 광 출력이 저하될 수 있다. 또한, 제1각도(θ2)가 50°보다 커지는 경우에는 경사 각도가 높아져 외부 충격에 의한 파손 위험이 커질 수 있다.The first angle θ 2 between the inclined surface S13 and the virtual horizontal plane may be 20° to 50°. When the first angle θ 2 is less than 20°, the area of the second upper surface S12 may be reduced, and thus light output may be reduced. In addition, when the first angle (θ 2 ) is greater than 50°, the inclination angle is increased and the risk of damage due to an external impact may increase.
반도체 구조물(120)의 측면이 수평면과 이루는 제2각도(θ1)는 70°내지 90°일 수 있다. 제2각도(θ1)가 70°보다 작은 경우 제2상부면(S12)의 면적이 줄어들어 광 출력이 저하될 수 있다.The second angle θ 1 formed by the side surface of the
제2상부면(S12)은 식각된 두께만큼 제1상부면(S11)보다 높아질 수 있다. 즉, 식각이 깊어질수록 제1상부면(S11)과 제2상부면(S12)의 높이 차(d3)는 커질 수 있다.The second upper surface S12 may be higher than the first upper surface S11 by the etched thickness. That is, as the etching depth increases, the height difference d3 between the first upper surface S11 and the second upper surface S12 may increase.
제1상부면(S11)과 제2상부면(S12)의 높이 차(d3)가 2 ㎛보다 큰 경우, 전사 과정에서 칩의 수평이 틀어질 수 있다. 즉, 단차가 커질수록 칩은 수평을 유지하기 어려워질 수 있다. 전사 과정은 칩을 성장 기판에서 다른 기판으로 옮기는 작업을 의미할 수 있다. When the height difference d3 between the first upper surface S11 and the second upper surface S12 is greater than 2 μm, the chip may be horizontally shifted during the transfer process. That is, as the step difference increases, it may become difficult for the chip to remain horizontal. The transfer process may refer to transferring a chip from a growth substrate to another substrate.
반도체 구조물(120)의 바닥면(B1)에서 제2상부면(S12)까지의 제1최소높이(d1)와 반도체 구조물(120)의 바닥면(B1)에서 제1상부면(S11)까지의 제2최소높이(d2)의 비(d1:d2)는 1:0.6 내지 1:0.95일 수 있다.The first minimum height d1 from the bottom surface B1 of the
높이의 비(d1:d2)가 1:0.6 보다 작은 경우 단차가 커져 전사 공정시 불량률이 높아질 수 있으며, 높이의 비가 1:0.95보다 작은 경우 메사 식각 깊이가 낮아져 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.When the height ratio (d1: d2) is less than 1:0.6, the step difference becomes large and the defect rate during the transfer process may increase. 121) may not be exposed.
반도체 구조물(120)의 바닥면에서 제2상부면(S12)까지의 제1최소높이(d1)는 5㎛ 내지 8㎛일 수 있다. 즉, 제1최소높이(d1)는 반도체 구조물(120)의 전체 두께일 수 있다. 반도체 구조물(120)의 바닥면에서 제1상부면(S11)까지의 제2최소높이(d2)는 3.0㎛ 내지 7.6㎛일 수 있다. The first minimum height d1 from the bottom surface of the
이때, 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)는 350㎚이상 2.0㎛이하일 수 있다. 높이차(d3)가 2.0㎛ 보다 큰 경우 반도체 소자의 전사시 틀어짐이 발생하여 원하는 위치에 반도체 소자를 전사하기 어려운 문제가 있다. 또한, 높이차(d3)가 350nm보다 작은 경우 부분적으로 제1 도전형 반도체층(121)이 노출되지 않을 수 있다.In this case, the difference d3 between the first minimum height d1 and the second minimum height d2 may be 350 nm or more and 2.0 μm or less. When the height difference d3 is greater than 2.0 μm, there is a problem in that it is difficult to transfer the semiconductor device to a desired position because distortion occurs during the transfer of the semiconductor device. Also, when the height difference d3 is less than 350 nm, the first conductivity
제1최소높이(d1)와 제2최소높이(d2)의 차(d3)가 1.0㎛ 이하인 경우, 반도체 구조물의 상면이 거의 평탄해져 전사가 더욱 용이해지고 크랙 발생이 억제될 수 있다. 예시적으로, 제1최소높이(d1)와 제2최소높이(d2)의 차(d3)는 0.6㎛±0.2㎛일 수 있으나 반드시 이에 한정하지 않는다.When the difference d3 between the first minimum height d1 and the second minimum height d2 is 1.0 μm or less, the upper surface of the semiconductor structure is substantially flat, so that transfer becomes easier and cracks can be suppressed. Exemplarily, the difference d3 between the first minimum height d1 and the second minimum height d2 may be 0.6 μm±0.2 μm, but is not necessarily limited thereto.
도 2a를 참조하면, 실시 예에 따른 반도체 구조물(120)의 4개의 측면(S21, S22, S23, S24)은 모두 동일한 각도로 기울어질 수 있다. 즉, 반도체 구조물의 4개의 측면(S21, S22, S23, S24)의 제2각도(θ1)는 70°내지 90°일 수 있다.Referring to FIG. 2A , all four side surfaces S21 , S22 , S23 , and S24 of the
이때, 경사면(S13)의 측면도 반도체 구조물의 측면을 형성하므로 경사면(S13)의 폭은 제1상부면(S11)에서 제2상부면(S12)으로 갈수록 좁아질 수 있다(W4>W3).In this case, since the side surface of the inclined surface S13 also forms the side surface of the semiconductor structure, the width of the inclined surface S13 may become narrower from the first upper surface S11 to the second upper surface S12 (W4>W3).
도 2b를 참조하면, 실시 예에 따른 반도체 소자는 평면상에서 제1측면(S21)과 제2측면(S22)이 장측면이고 제3측면(S23)과 제4측면(S24)이 단측면을 형성할 수 있다. 즉, 실시 예에 따른 반도체 소자는 직사각형 형상을 가질 수 있다. 제1측면의 폭 (W1)은 30㎛ 내지 60㎛의 길이를 가질 수 있고, 제3측면의 폭(W2)은 8㎛ 내지 35㎛의 길이를 가질 수 있다. 예시적으로 제1측면의 폭(W1)은 45㎛±5㎛의 길이를 가질 수 있고, 제3측면의 폭(W2)은 21㎛±5㎛의 길이를 가질 수 있으나 반드시 이에 한정하지 않는다.Referring to FIG. 2B , in the semiconductor device according to the embodiment, the first side S21 and the second side S22 are long sides and the third side S23 and the fourth side S24 form short sides on a plane view. can do. That is, the semiconductor device according to the embodiment may have a rectangular shape. The width W1 of the first side may have a length of 30 μm to 60 μm, and the width W2 of the third side may have a length of 8 μm to 35 μm. Exemplarily, the width W1 of the first side may have a length of 45 μm±5 μm, and the width W2 of the third side may have a length of 21 μm±5 μm, but is not necessarily limited thereto.
실시 예에 따른 반도체 소자는 상면과 측면의 면적비가 1:0.4 내지 1:0.9일 수 있다. 전술한 바와 같이 실시 예에 따른 반도체 소자는 장측면과 단측면이 각각 50㎛이하인 마이크로 사이즈이므로 상대적으로 측면의 면적비가 큰 특징이 있다. 따라서, 마이크로 사이즈의 발광소자는 측면에서의 광 추출 효율이 전체 발광 효율에 큰 영향을 미칠 수 있다.The semiconductor device according to the embodiment may have an area ratio of an upper surface to a side surface of 1:0.4 to 1:0.9. As described above, since the semiconductor device according to the embodiment has a micro size of 50 μm or less each of the long side and the short side, the area ratio of the side surface is relatively large. Therefore, light extraction efficiency from the side of the micro-sized light emitting device may have a great effect on the overall light emitting efficiency.
도 2b 및 도 3을 참조하면, 실시 예에 따른 반도체 구조물은 복수 개의 측면(S21, S22, S23, S24)에 요철패턴(Q11)이 배치될 수 있다. 요철패턴(Q11)은 반도체 구조물의 하부에서 상부 방향(두께 방향)으로 연장될 수 있으며, 반도체 구조물의 측면을 따라 연속적으로 배치될 수 있다. 이러한 요철패턴(Q11)은 반도체 구조물의 측면으로 광 추출 효율을 개선할 수 있다. 따라서, 동일 사이즈의 반도체 소자에서 발광 효율이 개선될 수 있다.2B and 3 , in the semiconductor structure according to the embodiment, a concave-convex pattern Q11 may be disposed on a plurality of side surfaces S21 , S22 , S23 , and S24 . The concave-convex pattern Q11 may extend from the bottom of the semiconductor structure in the upper direction (thickness direction), and may be continuously disposed along the side surface of the semiconductor structure. The concave-convex pattern Q11 may improve light extraction efficiency to the side of the semiconductor structure. Accordingly, luminous efficiency may be improved in a semiconductor device of the same size.
이러한 요철패턴(Q11)은 복수 개의 반도체 구조물을 아이솔레이션할 때 사용하는 식각 용액의 혼합비율을 조절하여 제어할 수 있다. 예시적으로 도 3의 요철패턴(Q11)은 BCl3와 Cl2를 혼합한 식각 용액을 이용하여 형성할 수 있다. 이때, BCl3를 10wt% 이하로 조절하면 기둥 형상의 요철을 형성할 수 있다. The concave-convex pattern Q11 may be controlled by adjusting a mixing ratio of an etching solution used when isolating a plurality of semiconductor structures. Exemplarily, the concave-convex pattern Q11 of FIG. 3 may be formed using an etching solution in which BCl 3 and Cl 2 are mixed. At this time, if the BCl 3 is adjusted to 10wt% or less, it is possible to form the irregularities in the columnar shape.
식각 공정은 반도체 구조물의 상부에 마스크(미도시)를 덮은 후, 반도체 구조물의 측면에 식각 용액을 분사하여 식각할 수 있다.The etching process may be performed by covering a mask (not shown) on the upper portion of the semiconductor structure, and then spraying an etching solution on the side surface of the semiconductor structure to perform etching.
이때, 마스크의 측면 경사를 60도 이상으로 세워 형성함으로써 도 3과 같은 요철을 형성할 수 있다. 마스크의 측면 경사가 60도 보다 작은 경우에는 도 4와 같이 반도체 구조물의 측면에 요철이 형성되지 않음을 확인할 수 있다.In this case, the unevenness as shown in FIG. 3 can be formed by forming the mask with a side inclination of 60 degrees or more. When the side inclination of the mask is less than 60 degrees, it can be seen that irregularities are not formed on the side surface of the semiconductor structure as shown in FIG. 4 .
실시 예에 따른 반도체 구조물은 측면(S21, S22, S23, S24)에 요철패턴(Q11)이 형성되어 광 추출 효율이 개선될 수 있다. 그러나, 반도체 구조물의 경사면(S13)과 반도체 구조물의 바닥면(도 1의 B1)은 상대적으로 측면(S21, S22, S23, S24)보다 평탄할 수 있다. In the semiconductor structure according to the embodiment, the concave-convex pattern Q11 is formed on the side surfaces S21, S22, S23, and S24, so that light extraction efficiency may be improved. However, the inclined surface S13 of the semiconductor structure and the bottom surface (B1 of FIG. 1 ) of the semiconductor structure may be relatively flatter than the side surfaces S21 , S22 , S23 , and S24 .
경사면(S13)은 단차가 약 2㎛이하로 너무 낮으므로 요철이 거의 형성되지 않을 수 있다. 또한, 바닥면(B1)은 LLO 공정에 의해 기판에서 분리되므로 상대적으로 평탄면을 가질 수 있다. 즉, 경사면(S13)과 바닥면(B1)의 표면 거칠기는 반도체 구조물의 측면의 표면 거칠기보다 작을 수 있다.Since the inclined surface S13 has a step difference of about 2 μm or less, almost no irregularities may be formed. In addition, since the bottom surface B1 is separated from the substrate by the LLO process, it may have a relatively flat surface. That is, the surface roughness of the inclined surface S13 and the bottom surface B1 may be smaller than the surface roughness of the side surface of the semiconductor structure.
도 5는 도 1의 변형예이다.FIG. 5 is a modified example of FIG. 1 .
도 5를 참조하면, 실시 예에 따른 절연층(141)은 반도체 구조물(120)의 측면 하부를 노출시킬 수 있다. 실시 예에 따른 반도체 구조물(120)은 측면에 요철패턴(Q11)이 형성되므로 절연층(141)의 접합력이 상대적으로 낮아질 수 있다. 따라서, 절연층(141)이 반도체 구조물(120)의 측면을 완전히 덮지 못하고 일부가 떨어져 나갈 수 있다.Referring to FIG. 5 , the insulating
또는, 실시 예에 따른 반도체 소자는 성장 기판과 분리되는 과정에서 절연층(141)의 일부가 떨어져 나갈 수 있다. 따라서, 실시 예에 따른 절연층(141)의 끝단면은 절연층이 끊어지면서 형성된 불규칙한 요철 패턴(141a)을 가질 수도 있다.Alternatively, in the semiconductor device according to the embodiment, a portion of the insulating
도 6는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이고, 도 7은 도 6의 평면도이고, 도 8은 다른 실시 예에 따른 반도체 소자의 측면을 보여주는 SEM 사진이다.6 is a cross-sectional view of a semiconductor device according to another exemplary embodiment, FIG. 7 is a plan view of FIG. 6 , and FIG. 8 is a SEM photograph showing a side surface of a semiconductor device according to another exemplary embodiment.
도 6 내지 도 8을 참조하면, 반도체 구조물(120)의 측면에는 복수 개의 요철패턴(Q21, Q22)이 배치될 수 있다. 이때, 요철패턴(Q21, Q22)은 제1요철패턴(Q21), 및 제1요철패턴(Q21)보다 상부에 배치된 제2요철패턴(Q22)을 포함할 수 있다.6 to 8 , a plurality of uneven patterns Q21 and Q22 may be disposed on the side surface of the
제1요철패턴(Q21)은 반도체 구조물(120)의 측면 하부에 배치되고, 제2요철패턴(Q22)은 측면의 중간 위치에 배치될 수 있다. 제1요철패턴(Q21)은 제2요철패턴(Q22)보다 반도체 구조물의 측면으로 더 돌출될 수 있다.The first uneven pattern Q21 may be disposed under the side surface of the
이러한 요철패턴은 복수 개의 반도체 구조물의 아이솔레이션할 때 식각 용액의 혼합비율을 조절하여 제어할 수 있다. 예시적으로 도 8의 제1요철패턴(Q21)과 제2요철패턴(Q22)은 BCl3와 Cl2를 혼합한 식각 용액을 이용하여 형성할 수 있다. 이때, BCl3를 10wt% 이상으로 조절하면 단차를 갖는 요철을 형성할 수 있다. 이때, 전술한 바와 같이 마스크의 측면 경사를 60도 이상으로 세워 형성함으로써 요철을 형성할 수 있다. The concave-convex pattern may be controlled by adjusting the mixing ratio of the etching solution when the plurality of semiconductor structures are isolated. Exemplarily, the first concave-convex pattern Q21 and the second concave-convex pattern Q22 of FIG. 8 may be formed using an etching solution in which BCl 3 and Cl 2 are mixed. At this time, if BCl 3 is adjusted to 10 wt% or more, it is possible to form unevenness having a step difference. At this time, as described above, the unevenness may be formed by forming the mask with a side inclination of 60 degrees or more.
실시 예에 따른 요철패턴(Q21, Q22)은 활성층(122)보다 낮은 영역에 배치될 수 있다. 요철패턴(Q21, Q22)이 활성층(122)의 측면을 덮는 경우 광 추출 효율이 저하될 수 있다. 요철패턴(Q21, Q22)의 높이는 식각 시간을 제어하여 조절할 수 있다. 예시적으로 식각 시간을 연장할수록 제1요철패턴(Q21)과 제2요철패턴(Q22)의 높이는 점차 낮아질 수 있다.The concave-convex patterns Q21 and Q22 according to the embodiment may be disposed in an area lower than the
도 9a 내지 도 9e는 실시예에 따른 반도체 소자의 제조 방법에 대한 순서도이다.9A to 9E are flowcharts illustrating a method of manufacturing a semiconductor device according to an embodiment.
도 9a를 참조하면, 성장 기판(1) 상에 반도체 구조물(120)을 성장할 수 있다.Referring to FIG. 9A , the
성장 기판(1)은 사파이어(Al2O3), GaAs, SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 가시광을 투과시키는 재질이면 특별히 한정하지는 않는다.The
성장 기판(1) 상에 제1 도전형 반도체층(121), 활성층(122), 및 제2 도전형 반도체층(123)을 순서대로 형성할 수 있다. 반도체 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.A first conductivity
도 9b를 참조하면, 반도체 구조물(120)을 메사 식각할 수 있다. 메사 식각은 제1 도전형 반도체층(121)의 일부까지 이루어질 수 있다. 메사 식각의 각도는 20°내지 50°일 수 있다. 여기서, 도 1에서 설명한 제1 경사각(θ2)은 메사 식각에 의해 형성될 수 있다.Referring to FIG. 9B , the
도 9c를 참조하면, 제2 전극(132)은 제2 도전형 반도체층(123) 상에 형성되고 제1 전극(131)은 제1 도전형 반도체층(121) 상에 형성될 수 있다. 제1전극(131)과 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.Referring to FIG. 9C , the
도 9d를 참조하면, 반도체 소자는 에칭을 통해 기판 상에서 하나의 반도체 소자로 분리될 수 있다. 즉, 에칭을 통해 복수 개의 반도체 소자로 각각 아이솔레이션될 수 있다. Referring to FIG. 9D , the semiconductor device may be separated into one semiconductor device on the substrate through etching. That is, each of the plurality of semiconductor devices may be isolated through etching.
이 때, 에칭 각도에 의해 반도체 소자의 측면의 기울기가 조절될 수 있다. 그리고 앞서 설명한 제2 경사각(θ1)은 에칭 각도에 의해 형성되는 각도일 수 있다. 제2 경사각(θ1)은 70°내지 90°일 수 있다. In this case, the inclination of the side surface of the semiconductor device may be adjusted by the etching angle. And the second inclination angle θ 1 described above may be an angle formed by the etching angle. The second inclination angle θ 1 may be 70° to 90°.
제2 경사각(θ1)이 70°보다 작은 경우에는 제2 전극(132)의 면적이 작아져 동작 전압이 상승할 수 있다. 또한, 제2 경사각(θ1)이 90°보다 큰 경우 레이저 리프트 오프(Laser Lift Off, LLO)에 의하여 성장 기판(1)에서 반도체 구조물(120)을 분리할 때, 반도체 구조물(120)에 크랙이 발생하여 반도체 소자의 신뢰성에 문제가 발생할 수 있다. When the second inclination angle θ 1 is less than 70°, the area of the
예컨대, 제2 경사각(θ1)이 작을수록 반도체 구조물(120) 하부의 제1 도전형 반도체층(121)은 가장자리의 두께가 점차 얇아질 수 있다. 이로 인해, 성장 기판(1)으로부터 반도체 구조물(120)이 분리되면서 제1 도전형 반도체층(121)의 가장자리에 크랙이 발생하는 문제가 존재한다. For example, as the second inclination angle θ 1 decreases, the thickness of the edge of the first conductivity-
또한, 제2 경사각(θ1)은 제1 경사각(θ2)보다 클 수 있다. 그리고 에칭은 반도체 구조물(120) 하부까지 이루어질 수 있다. 이로써, 반도체 구조물(120)에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 상기 에칭에 의해 동일한 식각면 및 경사각을 가질 수 있다. 이때, 반도체 구조물의 측면에는 요철패턴(Q11)이 형성될 수 있다.Also, the second inclination angle θ 1 may be greater than the first inclination angle θ 2 . In addition, the etching may be performed up to the lower portion of the
도 9e를 참조하면, 복수 개의 반도체 소자 상에는 절연층(141)이 배치될 수 있다. 구체적으로 절연층(141)은 반도체 구조물(120)의 측면과 상면, 제1 전극(131) 및 제2 전극(132) 상에 배치될 수 있다. Referring to FIG. 9E , an insulating
도 10a 내지 도 10e는 실시예에 따른 반도체 소자를 디스플레이 장치로 전사하는 과정을 설명하는 순서도이다.10A to 10E are flowcharts illustrating a process of transferring a semiconductor device to a display device according to an exemplary embodiment.
도 10a 내지 도 10e를 참조하면, 일 실시예에 따른 디스플레이 장치 제조 방법은 성장 기판(1) 상에 배치된 복수 개의 반도체 소자를 포함하는 반도체 소자에 선택적으로 레이저를 조사하여 기판으로부터 반도체 소자를 분리하고, 분리된 반도체 소자를 패널 기판(300)에 배치하는 것을 포함할 수 있다. 10A to 10E , in the method of manufacturing a display device according to an embodiment, a semiconductor device including a plurality of semiconductor devices disposed on a
여기서 반도체 소자는 제1 도전형 반도체층, 제1 도전형 반도체층 상에 배치되는 활성층, 활성층 상에 배치되는 제2 도전형 반도체층, 제1 도전형 반도체층 상에 배치되는 제1 전극, 제2 도전형 반도체층 상에 배치되는 제2 전극 및 반도체 구조물을 덮는 절연층을 포함할 수 있다.Here, the semiconductor device includes a first conductivity type semiconductor layer, an active layer disposed on the first conductivity type semiconductor layer, a second conductivity type semiconductor layer disposed on the active layer, a first electrode disposed on the first conductivity type semiconductor layer, and a first It may include a second electrode disposed on the second conductivity type semiconductor layer and an insulating layer covering the semiconductor structure.
먼저, 도 10a를 참조하면, 성장 기판은 앞서 도 9a 내지 도 9f에서 설명한 성장 기판(1)과 동일할 수 있다. 그리고 복수 개의 반도체 소자가 성장 기판(1) 상에 배치될 수 있다. 이때, 절연층(141)은 복수 개의 반도체 소자의 상면과 측면을 따라 연속적으로 형성될 수 있다.First, referring to FIG. 10A , the growth substrate may be the same as the
예컨대, 복수 개의 반도체 소자는 제1 반도체 소자(10-1), 제2 반도체 소자(10-2), 제3 반도체 소자(10-3) 및 제4 반도체 소자(10-4)를 포함할 수 있다. 다만, 이러한 개수에 한정되는 것은 아니며 반도체 소자는 다양한 개수를 가질 수 있다. 성장 기판이 반도체 웨이퍼인 경우 마이크로 사이즈의 반도체 소자는 매우 많은 개수로 배치될 수 있다.For example, the plurality of semiconductor devices may include a first semiconductor device 10-1, a second semiconductor device 10-2, a third semiconductor device 10-3, and a fourth semiconductor device 10-4. have. However, the number is not limited thereto, and the semiconductor device may have various numbers. When the growth substrate is a semiconductor wafer, a very large number of micro-sized semiconductor devices may be disposed.
도 10b를 참조하면, 복수 개의 반도체 소자(10-1, 10-2, 10-3, 10-4) 중 선택된 적어도 하나 이상의 반도체 소자를 반송 기구(210)를 이용하여 성장 기판으로 분리할 수 있다. 반송 기구(210)는 하부에 배치된 제1 접합층(211)과 반송틀(212)을 포함할 수 있다. 예시적으로, 반송틀(212)은 요철구조로, 반도체 소자와 제1 접합층(211)을 용이하게 접합시킬 수 있다. 다만, 이러한 형상에 한정되는 것은 아니다.Referring to FIG. 10B , at least one semiconductor device selected from among the plurality of semiconductor devices 10 - 1 , 10 - 2 , 10 - 3 and 10 - 4 may be separated into a growth substrate using the
도 10c를 참조하면, 선택된 반도체 소자 하부에 레이저를 조사하여 선택된 반도체 소자를 성장 기판(1)으로부터 분리할 수 있다. 이 때, 반송 기구(210)는 상부로 이동하며, 반송 기구(210)의 이동을 따라 반도체 소자도 이동할 수 있다. 예컨대, 성장 기판(10)에서 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3)이 배치된 영역 하부에 레이저를 조사하여 성장 기판(10)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이를 분리할 수 있다. 이에 한정되는 것은 아니며, 한번에 하나의 반도체 소자를 분리하도록 반송 기구(210)가 접합층(211)이 하나의 반도체 소자와 접합하도록 돌출 형성될 수 있다.Referring to FIG. 10C , the selected semiconductor device may be separated from the
성장 기판(10)으로부터 반도체 소자를 분리하는 방법은 특정 파장 대역의 포톤 빔을 이용한 레이저 리프트 오프(laser lift-off: LLO)이 적용될 수 있다. 이 때, 레이저 리프트 오프(laser lift-off: LLO)에 의해 반도체 소자 사이에 물리적 손상이 발생하는 것을 방지 하기 위해, 반도체 소자와 성장 기판(10) 사이에 보호층(미도시됨)이 배치될 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다. As a method of separating the semiconductor device from the
또한, 성장 기판(10)으로 분리되는 반도체 소자는 소정의 이격 간격을 가질 수 있다. 앞서 설명한 바와 같이, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되고, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)의 이격 거리와 동일한 이격 거리를 갖는 제2 반도체 소자(10-2)와 제4 반도체 소자(10-4)가 동일한 방식으로 분리될 수 있다. 이로써, 동일한 이격 거리를 갖는 반도체 소자가 디스플레이 패널로 전사될 수 있다.In addition, the semiconductor devices separated by the
이때, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)가 성장 기판으로부터 분리되는 과정에서 절연층이 끊어질 수 있다. 따라서, 반도체 소자의 측면에 형성된 절연층(141)은 요철 패턴(141a)이 형성될 수 있다.In this case, the insulating layer may be broken while the first semiconductor element 10 - 1 and the third semiconductor element 10 - 3 are separated from the growth substrate. Accordingly, a concave-
도 10d를 참조하면, 선택된 반도체 소자를 패널 기판(300) 상에 배치할 수 있다. 예컨대, 제1 반도체 소자(10-1), 제3 반도체 소자(10-3)을 패널 기판(300) 상에 배치할 수 있다. Referring to FIG. 10D , a selected semiconductor device may be disposed on the
구체적으로, 패널 기판(300) 상에 제2 접합층(310)이 배치될 수 있으며, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층(310) 상에 배치될 수 있다. 이에, 제1 반도체 소자(10-1)과 제3 반도체 소자(10-3)는 제2 접합층과 접할할 수 있다. 이러한 방식을 통해, 이격된 간격을 갖는 반도체 소자를 패널 기판에 배치하여 전사 공정의 효율을 개선할 수 있다. Specifically, the
그리고 제1 접합층(211)과 선택된 반도체 소자를 분리하기 위해 레이저가 조사될 수 있다. 예컨대, 반송 기구(210) 상부로 레이저가 조사되면 제1 접합층(211)과 선택된 반도체 소자가 물리적으로 분리될 수 있다. 제1 접합층(211)은 레이저 조사시 점착성을 잃는 다양한 고분자 재질을 포함할 수 있다.In addition, a laser may be irradiated to separate the
도 10e를 참조하면, 레이저 조사 이후에 반송 기구(210)를 상부로 이동하면, 제1 반도체 소자(10-1)와 제3 반도체 소자(10-3)는 반송 기구(210)로부터 분리될 수 있다. 그리고 제2 접합층(310)과 제1 반도체 소자(10-1) 및 제3 반도체 소자(10-3) 사이의 결합이 이루어질 수 있다. Referring to FIG. 10E , when the
도 11은 실시예에 따른 반도체 소자가 전사된 디스플레이 장치의 개념도이다.11 is a conceptual diagram of a display device to which a semiconductor element is transferred according to an embodiment.
도 11을 참조하면, 실시예로 반도체 소자를 포함하는 디스플레이 장치는 제2 패널 기판(410), 구동 박막 트랜지스터(T2), 평탄화층(430), 공통전극(CE), 화소전극(AE) 및 반도체 소자를 포함할 수 있다.Referring to FIG. 11 , in an embodiment, a display device including a semiconductor device includes a
구동 박막 트랜지스터(T2)는 게이트 전극(GE), 반도체층(SCL), 오믹 컨택층(OCL), 소스 전극(SE), 및 드레인 전극(DE)을 포함한다.The driving thin film transistor T2 includes a gate electrode GE, a semiconductor layer SCL, an ohmic contact layer OCL, a source electrode SE, and a drain electrode DE.
구동 박막 트랜지스터는 구동 소자로, 반도체 소자와 전기적으로 연결되어 반도체 소자를 구동할 수 있다.The driving thin film transistor is a driving device and may be electrically connected to the semiconductor device to drive the semiconductor device.
게이트 전극(GE)은 게이트 라인과 함께 형성될 수 있다. 이러한, 게이트 전극(GE)은 게이트 절연층(440)로 덮일 수 있다.The gate electrode GE may be formed together with the gate line. The gate electrode GE may be covered with a
게이트 절연층(440)은 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.The
반도체층(SCL)은 게이트 전극(GE)과 중첩(overlap)되도록 게이트 절연층(440) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있으나, 이에 한정되지 않는다.The semiconductor layer SCL may be disposed in the form of a preset pattern (or island) on the
오믹 컨택층(OCL)은 반도체층(SCL) 상에 미리 설정된 패턴(또는 섬) 형태로 배치될 수 있다. 오믹 컨택층(PCL)은 반도체층(SCL)과 소스/드레인 전극(SE, DE) 간의 오믹 컨택을 위한 것일 수 있다.The ohmic contact layer OCL may be disposed in a preset pattern (or island) shape on the semiconductor layer SCL. The ohmic contact layer PCL may be for ohmic contact between the semiconductor layer SCL and the source/drain electrodes SE and DE.
소스 전극(SE)은 반도체층(SCL)의 일측과 중첩되도록 오믹 컨택층(OCL)의 타측 상에 형성된다.The source electrode SE is formed on the other side of the ohmic contact layer OCL to overlap one side of the semiconductor layer SCL.
드레인 전극(DE)은 반도체층(SCL)의 타측과 중첩되면서 소스 전극(SE)과 이격되도록 오믹 컨택층(OCL)의 타측 상에 형성될 수 있다. 드레인 전극(DE)은 소스 전극(SE)과 함께 형성될 수 있다.The drain electrode DE may be formed on the other side of the ohmic contact layer OCL to be spaced apart from the source electrode SE while overlapping the other side of the semiconductor layer SCL. The drain electrode DE may be formed together with the source electrode SE.
평탄화막은 제2 패널 기판(410) 상의 전면(全面)에 배치될 수 있다. 평탄화막의 내부에 구동 박막 트랜지스터(T2)가 배치될 수 있다. 일 예에 따른 평탄화막은 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)과 같은 유기 물질을 포함할 수 있으나, 이에 한정되지 않는다.The planarization layer may be disposed over the entire surface of the
그루브(450)는 소정의 발광 영역으로, 반도체 소자가 배치될 수 있다. 여기서, 발광 영역은 디스플레이 장치에서 회로 영역을 제외한 나머지 영역으로 정의될 수 있다.The
그루브(450)는 평탄화층(430)에서 오목하게 형성될 수 있다, 다만, 이에 한정되지 않는다.The
반도체 소자는 그루브(450)에 배치될 수 있다. 반도체 소자의 제 1 및 제 2 전극은 디스플레이 장치의 회로(미도시됨)와 연결될 수 있다. The semiconductor device may be disposed in the
반도체 소자는 접착층(420)을 통해 그루브(450)에 접착될 수 있다. 여기서, 접착층(420)은 상기 제2 접합층일 수 있으나, 이에 한정하지 않는다.The semiconductor device may be adhered to the
반도체 소자의 제 2 전극(132)은 화소전극(AE)을 통해 구동 박막 트랜지스터(T2)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 그리고 반도체 소자의 제1 전극(131)은 공통전극(CE)을 통해 공통 전원 라인(CL)에 연결될 수 있다.The
제 1 및 제 2 전극(131, 132)은 서로 단차질 수 있으며, 제 1 및 제 2 전극(131, 132) 중 상대적으로 낮은 위치에 있는 전극(131)은 평탄화층(430)의 상면과 동일한 수평 선상에 위치할 수 있다. 다만, 이에 한정되지 않는다.The first and
화소전극(AE)은 구동 박막 트랜지스터(T2)의 소스 전극(SE)과 반도체 소자의 제2 전극을 전기적으로 연결할 수 있다.The pixel electrode AE may electrically connect the source electrode SE of the driving thin film transistor T2 and the second electrode of the semiconductor device.
공통전극(CE)은 공통 전원 라인(CL)과 반도체 소자의 제1 전극을 전기적으로 연결할 수 있다.The common electrode CE may electrically connect the common power line CL and the first electrode of the semiconductor device.
화소전극(AE)과 공통전극(CE)은 각각 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 물질을 포함할 수 있으나, 이에 한정되지 않는다.Each of the pixel electrode AE and the common electrode CE may include a transparent conductive material. The transparent conductive material may include a material such as indium tin oxide (ITO) or indium zinc oxide (IZO), but is not limited thereto.
본 발명의 실시예에 따른 디스플레이 장치는 SD(Standard Definition)급 해상도(760×480), HD(High definition)급 해상도(1180×720), FHD(Full HD)급 해상도(1920×1080), UH(Ultra HD)급 해상도(3480×2160), 또는 UHD급 이상의 해상도(예: 4K(K=1000), 8K 등)으로 구현될 수 있다. 이때, 실시 예에 따른 반도체 소자는 해상도에 맞게 복수로 배열되고 연결될 수 있다.A display device according to an embodiment of the present invention includes a standard definition (SD) level resolution (760×480), a high definition (HD) level resolution (1180×720), a full HD (Full HD) level resolution (1920×1080), and UH (Ultra HD) level resolution (3480×2160), or UHD level or higher resolution (eg, 4K (K=1000), 8K, etc.) may be implemented. In this case, a plurality of semiconductor devices according to the embodiment may be arranged and connected to suit the resolution.
또한, 디스플레이 장치는 대각선 크기가 100인치 이상의 전광판이나 TV일 수 있으며, 픽셀을 발광다이오드(LED)로 구현할 수도 있다. 따라서, 전력 소비가 낮아지며 낮은 유지 비용으로 긴 수명으로 제공될 수 있고, 고휘도의 자발광 디스플레이로 제공될 수 있다.In addition, the display device may be an electric billboard or TV having a diagonal size of 100 inches or more, and the pixel may be implemented as a light emitting diode (LED). Accordingly, power consumption is reduced, a long lifespan can be provided with a low maintenance cost, and a high-brightness self-luminous display can be provided.
실시 예는 반도체 소자를 이용하여 영상 및 이미지를 구현하므로 색순도(color purity) 및 색재현성(color reproduction)이 우수한 장점을 갖는다.Since the embodiment implements an image and an image using a semiconductor device, color purity and color reproduction are excellent.
실시 예는 직진성이 우수한 발광소자 패키지를 이용하여 영상 및 이미지를 구현하므로 선명한 100인치 이상의 대형 표시장치를 구현할 수 있다.In the embodiment, since images and images are implemented using a light emitting device package having excellent straightness, a large display device of 100 inches or more can be implemented with clarity.
실시 예는 저비용으로 고해상도의 100인치 이상의 대형 표시장치를 구현할 수 있다.The embodiment may implement a high-resolution, 100-inch or larger large display device at a low cost.
실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.The semiconductor device according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit. In addition, the semiconductor device of the embodiment may be further applied to a display device, a lighting device, and a pointing device.
이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.In this case, the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다. The reflector is disposed on the bottom cover, and the light emitting module emits light. The light guide plate is disposed in front of the reflection plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet and the like, and is disposed in front of the light guide plate. A display panel is disposed in front of the optical sheet, an image signal output circuit supplies an image signal to the display panel, and a color filter is disposed in front of the display panel.
그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.In addition, the lighting device may include a light source module including a substrate and the semiconductor device of the embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal received from the outside and providing it to the light source module. . Furthermore, the lighting device may include a lamp, a head lamp, or a street lamp.
또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다. In addition, the camera flash of the mobile terminal may include a light source module including the semiconductor device of the embodiment.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the present invention, and those of ordinary skill in the art to which the present invention pertains are not exemplified above in the range that does not depart from the essential characteristics of the present embodiment. It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
Claims (14)
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 및
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극을 포함하고,
상기 반도체 구조물은 상면 및 복수 개의 측면을 포함하고,
상기 반도체 구조물의 상면과 상기 복수 개의 측면의 면적비는 1:0.4 내지 1:0.9이고,
상기 반도체 구조물은 평면상 장측면과 단측면을 갖고, 상기 장측면은 100㎛보다 작고,
상기 반도체 구조물은 측면에 배치된 복수 개의 요철패턴을 포함하고,
상기 복수 개의 요철패턴은 각각 상기 반도체 구조물의 두께 방향으로 연장되는 기둥 형상을 갖고,
상기 복수 개의 요철패턴은 상기 활성층보다 낮은 영역에 배치되는 반도체 소자.
a semiconductor structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
a first electrode electrically connected to the first conductivity-type semiconductor layer; and
a second electrode electrically connected to the second conductivity-type semiconductor layer;
The semiconductor structure includes an upper surface and a plurality of side surfaces,
The area ratio of the upper surface of the semiconductor structure and the plurality of side surfaces is 1:0.4 to 1:0.9,
The semiconductor structure has a long side and a short side in plan view, and the long side is smaller than 100 μm,
The semiconductor structure includes a plurality of concave-convex patterns disposed on the side surface,
Each of the plurality of concave-convex patterns has a pillar shape extending in a thickness direction of the semiconductor structure,
The plurality of concavo-convex patterns are disposed in a region lower than the active layer.
상기 요철패턴은 제1요철패턴 및 상기 제1요철패턴보다 상부에 배치된 제2요철 패턴을 포함하고,
상기 제1요철패턴은 상기 제2요철패턴보다 상기 반도체 구조물의 측면으로 더 돌출된 반도체 소자.
According to claim 1,
The concave-convex pattern includes a first concave-convex pattern and a second concave-convex pattern disposed above the first concave-convex pattern,
The first concave-convex pattern protrudes more toward a side surface of the semiconductor structure than the second concave-convex pattern.
상기 반도체 구조물의 상면은 상기 제1전극이 배치되는 제1상부면, 상기 제2전극이 배치되는 제2상부면, 및 상기 제1상부면과 상기 제2상부면 사이에 배치되는 경사면을 포함하고,
상기 반도체 구조물의 바닥면에서 상기 제2상부면까지의 높이와 상기 반도체 구조물의 바닥면에서 상기 제1상부면까지의 높이의 차는 0보다 크고 2㎛보다 작은 반도체 소자.
According to claim 1,
The upper surface of the semiconductor structure includes a first upper surface on which the first electrode is disposed, a second upper surface on which the second electrode is disposed, and an inclined surface disposed between the first upper surface and the second upper surface, and ,
A difference between a height from the bottom surface of the semiconductor structure to the second upper surface and a height from the bottom surface of the semiconductor structure to the first upper surface is greater than 0 and less than 2 μm.
상기 경사면이 수평면과 이루는 제1각도는 상기 반도체 구조물의 측면과 상기 수평면이 이루는 제2각도보다 작은 반도체 소자.
6. The method of claim 5,
A first angle between the inclined plane and the horizontal plane is smaller than a second angle between the side surface of the semiconductor structure and the horizontal plane.
상기 제1각도는 20° 내지 50°이고, 상기 제2각도는 70° 내지 90°인 반도체 소자.
7. The method of claim 6,
The first angle is 20° to 50°, and the second angle is 70° to 90°.
상기 반도체 구조물의 상면 및 측면 상에 배치되는 절연층을 포함하는 반도체 소자.
According to claim 1,
and an insulating layer disposed on an upper surface and a side surface of the semiconductor structure.
상기 절연층은 상기 제1전극을 노출시키는 제1홀, 및 상기 제2전극을 노출시키는 제2홀을 포함하는 반도체 소자.
9. The method of claim 8,
The insulating layer may include a first hole exposing the first electrode and a second hole exposing the second electrode.
상기 경사면은 상기 반도체 구조물의 측면보다 표면 거칠기가 작은 반도체 소자.
6. The method of claim 5,
The inclined surface is a semiconductor device having a smaller surface roughness than a side surface of the semiconductor structure.
상기 반도체 구조물의 바닥면은 상기 반도체 구조물의 측면보다 표면 거칠기가 작은 반도체 소자.
12. The method of claim 11,
A bottom surface of the semiconductor structure has a smaller surface roughness than a side surface of the semiconductor structure.
상기 경사면의 폭은 상기 제1상부면에서 상기 제2상부면으로 갈수록 좁아지는 반도체 소자.
6. The method of claim 5,
The width of the inclined surface becomes narrower from the first upper surface to the second upper surface.
상기 절연층은 상기 반도체 구조물의 측면 하부를 일부 노출시키는 반도체 소자.9. The method of claim 8,
The insulating layer partially exposes a lower side of the semiconductor structure.
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