KR102408841B1 - 패키지 온 패키지를 위한 리세싱된 전도성 컨택들을 갖는 집적 회로 구조체들 - Google Patents

패키지 온 패키지를 위한 리세싱된 전도성 컨택들을 갖는 집적 회로 구조체들 Download PDF

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규오 이
이슬람 에이. 살라마
람 에스. 비스와나스
로버트 엘. 산크만
바박 사비
스리 차이트라 죠츠나 차발리
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Abstract

패키지 온 패키지(PoP)를 위한 리세싱된 전도성 컨택들을 가지는 집적 회로(IC) 구조체들이 본원에서 개시되어 있다. 예를 들어, IC 구조체는 제1 레지스트 표면을 가지는 IC 패키지; 제1 레지스트 표면에서 배치된 리세스 - 리세스의 하부는 제2 레지스트 표면을 포함함 -; 제1 레지스트 표면에서 위치된 제1 복수의 전도성 컨택들; 및 제2 레지스트 표면에서 위치된 제2 복수의 전도성 컨택들을 포함할 수도 있다. 다른 실시예들이 개시될 수도 있으며 및/또는 청구될 수도 있다.

Description

패키지 온 패키지를 위한 리세싱된 전도성 컨택들을 갖는 집적 회로 구조체들
본 개시내용은 일반적으로 집적 회로(integrated circuit)(IC)들에 관한 것으로, 더 상세하게는, 패키지 온 패키지(package on package)(PoP)를 위한 리세싱된 전도성 컨택들을 갖는 IC 구조체들에 관한 것이다.
패키지 온 패키지(PoP) 구조체들은 집적 회로 디바이스들의 풋프린트(footprint)를 감소시키기 위하여 때때로 이용된다. 그러나, 기존의 PoP 구조체들의 높이는 스마트폰들과 같은 작은 폼 팩터(form factor) 설정들에 대하여 너무 클 수도 있다.
실시예들은 동반되는 도면들과 함께 다음의 상세한 설명에 의해 용이하게 이해될 것이다. 이 설명을 가능하게 하기 위하여, 유사한 참조 번호들은 유사한 구조적 요소들을 지칭한다. 실시예들은 동반되는 도면들의 도들에서 제한이 아니라 예로서 예시되어 있다.
도 1은 다양한 실시예들에 따른, IC 패키지의 부분의 단면 측면도이다.
도 2는 다양한 실시예들에 따른, 패키지 온 패키지(PoP) 구조체를 갖는 집적 회로(IC) 구조체의 부분의 단면 측면도이다.
도 3 내지 도 12는 다양한 실시예들에 따른, 생산 시퀀스에서의 다양한 스테이지들에서의 IC 구조체들의 단면 측면도들이다.
도 13 내지 도 14는 다양한 실시예들에 따른, 조립 시퀀스에서의 다양한 스테이지들에서의 IC 구조체들의 단면 측면도들이다.
도 15는 다양한 실시예들에 따른, IC 패키지를 제조하는 방법의 흐름도이다.
도 16은 다양한 실시예들에 따른, PoP 구조체를 갖는 IC 구조체를 제조하는 방법의 흐름도이다.
도 17은 다양한 실시예들에 따른, IC 패키지의 부분의 단면 측면도이다.
도 18은 다양한 실시예들에 따른, PoP 구조체를 갖는 IC 구조체의 부분의 단면 측면도이다.
도 19는 본원에서 개시된 IC 패키지들 및 구조체들 중의 하나 이상의 임의의 것을 포함할 수도 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
패키지 온 패키지(PoP)를 위한 리세싱된 전도성 컨택들을 갖는 집적 회로(IC) 구조체들 및 관련된 구조체들 및 방법들이 본원에서 개시되어 있다. 본원에서 개시된 실시예들 중의 다양한 실시예들은, 하나의 IC 패키지가 또 다른 IC 패키지의 리세스(recess) 내에 배치되고, IC 패키지들이 미세한 피치(pitch)를 가지는 전도성 컨택들을 통해 리세스에서 전기적으로 결합되는 IC 구조체들을 가능하게 할 수도 있다.
PoP 구조체들은 스마트폰들 및 태블릿 컴퓨터들과 같은 작은 폼 팩터 디바이스들을 위한 고밀도 로직을 (예컨대, 메모리 컴포넌트들을 적층함으로써) 제공하기 위하여 이용되었다. 그러나, 현존하는 PoP 상호접속 기술들은 컴퓨팅 디바이스들의 다음 세대들(예컨대, 멀티코어 애플리케이션 프로세서들을 갖는 것들)을 위하여 요구된 메모리 대역폭을 제공하도록 스케일링할 수 없다. 예를 들어, 제1 패키지 및 제2 패키지를 그 사이의 메모리 디바이스를 위한 충분한 간극(clearance)으로 접속하기 위하여 매우 키가 큰 구리 필러(pillar)들 또는 포스트(post)들을 이용함으로써, 제1 패키지와 제2 패키지 사이에 메모리 디바이스를 "샌드위치(sandwich)"하기 위한 시도들이 행해졌다. 이 접근법은 구리 필러들을 형성하기 위하여 구리 도금(copper plating) 프로세스의 이용을 요구하고, 고가이면서 또한 시간-소모적이다. 2 개의 패키지들을, 제1 패키지 상의 솔더 범프(solder bump)들의 제1 층, 솔더 범프들의 제1 층에 결합된 인터포저(interposer), 및 (제2 패키지가 결합되는) 인터포저 상의 솔더 범프들의 제2 층으로 형성된 구조체와 접속함으로써, 제1 및 제2 패키지들 사이에 메모리 디바이스를 수용하기 위한 다른 시도들이 행해졌고; 이러한 접근법에서, 인터포저는 제1 및 제2 패키지들 사이의 간극을 확대하기 위하여 이용된다. 이 접근법은 인터포저를 별도로 제조하고 복잡한 PoP 구조체를 조립하기 위한 필요성으로 인해 번거롭다. 추가적으로, 피치가 감소하고 전도성 컨택들이 함께 더 근접해짐에 따라, 이 접근법에서의 솔더 볼(solder ball)들의 이용은 제조 동안에 브리징 위험(bridging risk)을 제공한다. 브리징의 위험 및 패키지 휨(package warpage) 동안의 실패의 가능성은 또한, 미세한 피치 애플리케이션들을 위한 (관통-몰딩된 비아(through-molded via)들의 상부에서의 더 작은 크기의 솔더 볼들과의 적층과 같은) 현존하는 상호접속 기술들의 유용성을 제한한다.
본원에서 개시된 실시예들 중의 다양한 실시예들은 전적으로 상이한 접근법을 취하고: 또 다른 컴포넌트가 삽입될 수 있도록 충분한 공간을 생성하기 위하여 하부 패키지에서의 리세스를 채용한다. 일부 이러한 실시예들은 IC 구조체의 전체적인 높이를 감소시킬 수도 있고, 고가이며 복잡한 제조 동작들을 요구하지 않으면서 고밀도 상호접속들을 가능하게 할 수도 있다.
다음의 상세한 설명에서는, 유사한 번호들이 전반에 걸쳐 유사한 부품들을 지시하고, 실시될 수도 있는 실시예들이 예시로서 도시되어 있는, 그 일부를 구성하는 동반된 도면들에 대해 참조가 행해진다. 다른 실시예들이 사용될 수도 있고, 본 개시내용의 범위로부터 이탈하지 않으면서 구조적 또는 논리적 변경들이 행해질 수도 있다는 것이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 제한적인 의미에서 취해지지 않아야 하고, 실시예들의 범위는 첨부된 청구항들 및 그 등가물들에 의해 정의된다.
다양한 동작들은 청구된 발명요지를 이해함에 있어서 가장 도움이 되는 방식으로, 다수의 개별적인 액션(action)들 또는 동작들로서 차례로 설명될 수도 있다. 그러나, 설명의 순서는 이 동작들이 반드시 순서 종속적인 것임을 암시하기 위한 것으로서 해석되지 않아야 한다. 특히, 이 동작들은 제시의 순서로 수행되지 않을 수도 있다. 설명된 동작들은 설명된 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작들이 수행될 수도 있으며 및/또는 설명된 동작들은 추가적인 실시예들에서 생략될 수도 있다.
본 개시내용의 목적들을 위하여, 어구 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위하여, 어구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다.
설명은 동일하거나 상이한 실시예들 중의 하나 이상을 각각 지칭할 수도 있는 어구들 "실시예에서" 또는 "실시예들에서"를 이용한다. 또한, 본 개시내용의 실시예들에 대하여 이용된 것과 같은 용어들 "포함하는(comprising)", "포함하는(including)", "가지는(having)" 등은 동의어이다.
본원에서 이용된 바와 같이, 용어 "패키지"는 컴포넌트를 회로 보드에 접속하는 지지 케이스 및 전기적 컨택들을 가지는 집적 회로 컴포넌트를 지칭할 수도 있다.
도 1은 다양한 실시예들에 따른, IC 패키지(100)의 부분의 단면 측면도이다. IC 패키지(100)는 제1 레지스트 표면(resist surface)(102), 및 제1 레지스트 표면(102)에서 배치된 리세스(106)를 가질 수도 있다. 리세스(106)의 하부(108)는 제2 레지스트 표면(104)을 포함할 수도 있다. 하나 이상의 전도성 컨택들(110)은 제1 레지스트 표면(102)에서 위치될 수도 있고, 하나 이상의 전도성 컨택들(112)은 제2 레지스트 표면(104)에서 위치될 수도 있다. 제1 레지스트 표면(102) 및 제2 레지스트 표면(104)은 빌드-업(build-up) 재료(190) 상에서 형성될 수도 있고, 임의의 적당한 공지된 기법에 따라, 전도성 컨택들(110 및 112)을 각각 노출시키기 위하여 패턴화(pattern)될 수도 있다. 일부 실시예들에서, 전도성 컨택들(112)은 제1 층 상호접속들(first layer interconnects)(FLI)을 제공할 수도 있고, 전도성 컨택들(110)은 패키지-온-패키지 상호접속들을 제공할 수도 있다. 임의의 적당한 빌드-업 재료는 아지노모토 빌드-업 막(Ajinomoto build-up film)(ABF) 및 프리프레그 빌드-업 막(prepreg build-up film)과 같은, 본원에서 논의된 빌드-업 재료들을 위하여 이용될 수도 있다. 빌드-업 재료(190)는 비아(via)들, 전도성 컨택들, 다른 디바이스들, 또는 임의의 다른 적당한 전기적 또는 절연성 구조체(도시되어 있는 일부 비-제한적인 예들)와 같은 그것에서의 추가의 구조체들을 포함할 수도 있다.
IC 패키지(100)는 코어를 가질 수도 있거나, 코어리스 패키지(coreless package)(코어를 갖지 않은 패키지)일 수도 있다. 리세스(106)는 (제1 레지스트 표면(102)의 "상부"와 제2 레지스트 표면(104)의 "상부" 사이에서 측정된) 깊이(198)를 가질 수도 있다. 리세스(106)의 깊이(198)는 임의의 적당한 값을 취할 수도 있다(그리고 도 3 내지 도 14를 참조하여 이하에서 논의된 바와 같이, 제조하는 동안에 빌드-업 두께 또는 스택업(stack up)들의 수를 변경함으로써 용이하게 조절될 수도 있음). 예를 들어, 일부 실시예들에서, 리세스(106)는 50 마이크론(micron)과 300 마이크론 사이의 깊이(198)를 가질 수도 있다.
일부 실시예들에서, 적어도 2 개의 전도성 컨택들(112)은 제2 레지스트 표면(104)에서 위치될 수도 있고, 35 마이크론 미만의 거리(194)만큼 떨어져서 이격될 수도 있지만, 임의의 적당한 간격이 이용될 수도 있다. 일부 실시예들에서, 거리(194)는 30 마이크론과 200 마이크론 사이일 수도 있다. 일부 실시예들에서, 적어도 2 개의 전도성 컨택들(110)은 제1 레지스트 표면(102)을 처리할 수도 있고, 35 마이크론 미만의 거리(192)만큼 떨어져서 이격될 수도 있지만, 임의의 적당한 간격이 이용될 수도 있다(예를 들어, 100 마이크론과 400 마이크론 사이). 전도성 컨택들(110) 및 전도성 컨택들(112) 중의 하나 이상은 구리로(예컨대, 구리 패드(copper pad)들로서) 형성될 수도 있다.
도 2는 다양한 실시예들에 따른, PoP 구조체를 갖는 IC 구조체(200)의 부분의 단면 측면도이다. IC 구조체(200)는 예시된 바와 같이, IC 패키지(100)의 실시예를 포함할 수도 있다. 도 2에서 예시된 IC 패키지(100)는 빌드-업 재료를 갖는 코어(202), 및 코어(202)의 양 측들(292 및 294) 상의 전도성 구조체들을 포함할 수도 있다. 비아들 및 다른 전도성 요소들은 전기적 신호들이 코어의 하나의 측으로부터 다른 측으로 이동하는 것을 허용할 수도 있다. 도 2의 IC 구조체(200)는 코어를 가지는 것으로서 도시되어 있지만, IC 구조체(200)를 참조하여 논의된 구조체들(특히, IC 구조체(200)의 측(292)을 참조하여 논의된 구조체들)은 코어리스 IC 구조체를 형성하기 위하여 이용될 수도 있고, 코어리스 실시예들은 본원에서 개시된 기법들을 이용하여 용이하게 형성된다. 추가적으로, 특정한 수의 IC 패키지들이 도 2에서 예시되지만, 본원에서 개시된 기법들은 희망하는 바와 같이 (예컨대, 리세스들 내에 배치된) 더 적거나 더 많은 패키지들을 가지는 IC 구조체를 형성하기 위하여 사용될 수도 있다. 일부 이러한 실시예들의 예들은 도 17 내지 도 18을 참조하여 이하에서 논의된다.
도 1을 참조하여 위에서 논의된 바와 같이, 도 2의 IC 패키지(100)는 제1 레지스트 표면(102), 및 제1 레지스트 표면(102)에서 배치된 리세스(106)를 가질 수도 있다. 리세스(106)의 하부(108)는 제2 레지스트 표면(104)을 포함할 수도 있다. 하나 이상의 전도성 컨택(110)은 제1 레지스트 표면(102)에서 위치될 수도 있고, 하나 이상의 전도성 컨택들(112)은 제2 레지스트 표면(104)에서 위치될 수도 있다.
IC 패키지(100)는 축(212)을 따라 코어(202)와 제1 레지스트 표면(102) 사이에 배치된 제1 빌드-업 부분(204)을 포함할 수도 있다. 제1 빌드-업 부분(204)은 (코어(202)와 제1 레지스트 표면(102) 사이에서 축(212)을 따라 측정된) 거리(206)를 가질 수도 있다. IC 패키지(100)는 축(212)을 따라 코어(202)와 제2 레지스트 표면(104) 사이에 배치된 제2 빌드-업 부분(208)을 포함할 수도 있다. 제1 빌드-업 부분(204) 및 제2 빌드-업 부분(208)은 도 3 내지 도 6을 참조하여 이하에서 논의된 바와 같이, 빌드-업 증착 동작들의 시퀀스를 이용하여 형성될 수도 있다. 특히, 빌드-업의 제1 국면(phase)은 제2 빌드-업 부분(208)을 제공할 수도 있는 반면, 제1 빌드-업 부분(204)은 빌드-업의 제1 국면, 및 빌드-업의 제1 국면을 뒤따르는 빌드-업의 제2 국면의 조합에 의해 제공될 수도 있다. 제2 빌드-업 부분(208)은 (코어(202)와 제2 레지스트 표면(104) 사이에서 축(212)을 따라 측정된) 두께(210)를 가질 수도 있다. 거리(206)는 두께(210)보다 더 클 수도 있다. 도 2에서 예시된 바와 같이, 제1 빌드-업 부분(204)은 그것에서 배열되고 전도성 컨택들(110)과 전기적 접촉하는, 비아들 및 전도성 패드들과 같은 다수의 전기적 구조체들을 포함할 수도 있다. 제2 빌드-업 부분(208)은 그것에서 배열되고 전도성 컨택들(112)과 전기적 접촉하는, 비아들 및 전도성 패드들과 같은 다수의 전기적 구조체들을 또한 포함할 수도 있다.
도 2의 IC 구조체(200)는 코어(202)의 측(292) 상에서 배열된 IC 컴포넌트(214)를 또한 포함한다. IC 컴포넌트(214)는 시스템 온 칩(system on chip)(SoC), 애플리케이션 프로세서 등과 같은 임의의 적당한 IC 컴포넌트일 수도 있다. 일부 실시예들에서, IC 컴포넌트(214)는 베어 다이(bare die)일 수도 있다. 다른 실시예들에서, IC 컴포넌트(214)는 웨이퍼-레벨 칩-크기 패키지일 수도 있다. IC 컴포넌트(214)는 제1 표면(216), 제1 표면(216)과 반대편에 배치된 제2 표면(218), 및 제2 표면(218)에서 위치된 하나 이상의 전도성 컨택들(220)을 가질 수도 있다. IC 컴포넌트(214)는 리세스(106)에서 적어도 부분적으로 위치될 수도 있고, IC 컴포넌트(214)의 전도성 컨택들(220) 중의 하나 이상이 IC 패키지(100)의 전도성 컨택들(112) 중의 대응하는 하나 이상에 결합되도록 배열될 수도 있다. 특히, 전도성 컨택들(220)은 전도성 컨택들(112)과 IC 구조체(200)의 제1 표면(216) 사이에 배치될 수도 있다. 도 2에서, 전도성 컨택들(220)은 (예컨대, 패턴화된 제2 레지스트 표면(104)에 의해 형성된 개구부(aperture)들에서) 제2 레지스트 표면(104)의 전도성 컨택들(112) 상에서 배치된 솔더 볼들(252)을 통해 전도성 컨택들(112)에 결합된 것으로서 예시된다.
(거리(206)에 의해 표현된) 제1 빌드-업 부분(204)의 두께는 전도성 컨택들(110)이 코어(202)로부터 그것만큼 멀어지게 이격되는 거리일 수도 있다. IC 컴포넌트(214)가 IC 패키지(100)에 결합될 때, 전도성 컨택들(220)은 거리(226)만큼 코어(202)로부터 멀어지게 이격될 수도 있다. 일부 실시예들에서, 거리(226)는 거리(206)보다 더 작을 수도 있다.
도 2의 IC 구조체(200)는 코어(202)의 측(292) 상에서 배열된 IC 패키지(228)를 또한 포함한다. IC 패키지(228)는 메모리 디바이스와 같은 임의의 적당한 IC 패키지일 수도 있다. IC 패키지(228)는 다이(290)가 그 상에서 배치되는 패키지 기판(296)을 포함할 수도 있다. 다이(290)는 예를 들어, 실리콘 칩(silicon chip)일 수도 있고, 와이어본딩(wirebonding), 플립 칩 결합(flip chip coupling), 또는 임의의 다른 적당한 기법을 통해 패키지 기판(296)에 결합될 수도 있다. 일부 실시예들에서, 다이(290)는 에폭시 몰드 화합물(epoxy mold compound)(도시되지 않음)로 오버몰딩(overmold)될 수도 있다. 일부 실시예들에서, 다수의 다이들(290) 또는 다른 컴포넌트들은 IC 패키지(228) 상에서 배치될 수도 있다.
IC 패키지(228)는 제1 표면(230), 제1 표면(230)과 반대편에 배치된 제2 표면(232), 및 제2 표면(232)에서 위치된 하나 이상의 전도성 컨택들(234)을 가질 수도 있다. IC 패키지(228)는 IC 컴포넌트(214)가 IC 패키지(100)와 IC 패키지(228) 사이에 배치되도록, IC 패키지(100)에 결합될 수도 있다. 특히, 전도성 컨택들(234) 중의 하나 이상은 전도성 컨택들(110) 중의 대응하는 하나 이상에 결합될 수도 있다. 특히, 전도성 컨택들(234)은 전도성 컨택들(110)과 IC 패키지(228)의 제1 표면(230) 사이에 배치될 수도 있다. 도 2에서, 전도성 컨택들(234)은 (예컨대, 패턴화된 제1 레지스트 표면(102)에 의해 형성된 개구부들에서) 제1 레지스트 표면(102)의 전도성 컨택들(110) 상에서 배치된 솔더 볼들(242)을 통해 전도성 컨택들(110)에 결합된 것으로서 예시된다.
IC 패키지(228)의 제2 표면(232)은 거리(236)만큼 IC 패키지(100)의 제1 레지스트 표면(102)으로부터 멀어지게 이격될 수도 있다. IC 컴포넌트(214)의 제1 표면(216)은 거리(298)만큼 IC 패키지(100)의 제2 레지스트 표면(104)으로부터 멀어지게 이격될 수도 있다. 일부 실시예들에서, 거리(236)는 거리(298)보다 더 작을 수도 있다. 일부 실시예들에서, 거리(236)는 250 마이크론 미만일 수도 있다.
위에서 언급된 바와 같이, 리세스(106)의 깊이는 임의의 적당한 값을 취할 수도 있다. 특히, 리세스(106)의 깊이는 리세스(106)에서 배치되어야 할 IC 컴포넌트(예컨대, IC 컴포넌트(214))의 높이, 및/또는 IC 패키지(100)와, 제1 레지스트 표면(102)의 전도성 컨택들(110)에 결합된 또 다른 IC 패키지(예컨대, IC 패키지(228)) 사이의 예상된 간격을 고려하여 선택될 수도 있다. 일부 실시예들에서, 리세스(106)는 IC 컴포넌트(214)의 제1 표면(216)이 제1 레지스트 표면(102)의 레벨 "아래에" 배치될 수도 있도록 충분히 깊을 수도 있다. (도 2에서 예시된 실시예와 같은) 다른 실시예들에서, IC 컴포넌트(214)의 제1 표면(216)은 제1 레지스트 표면(102)의 레벨 "위에" 배열될 수도 있다.
도 3 내지 도 12는 다양한 실시예들에 따른, 생산 시퀀스에서의 다양한 스테이지들에서의 IC 구조체들의 단면 측면도들이다. 특히, 도 3 내지 도12에 의해 예시된 생산 시퀀스는 도 2의 IC 패키지(100)를 생산하는 것으로서 도시되어 있다. 그러나, 이것은 간단하게 예시적이고, 도 3 내지 도 12를 참조하여 이하에서 논의된 동작들은 임의의 적당한 IC 구조체를 제조하기 위하여 이용될 수도 있다. 추가적으로, 다양한 생산 동작들은 코어를 갖는 구조체의 하나의 측 상에서 수행된 것으로서 논의될 것이지만, 다양한 동작들은 구조체의 다른 측 상에서 수행된 것으로 또한 예시될 것이다. 임의의 적당한 동작들이 임의의 적당한 구조체를 형성하기 위하여 구조체의 어느 하나의 측 상에서 수행될 수도 있다는 것이 본 기술분야의 통상의 기술자에 의해 이해될 것이다. 추가적으로, 도 3 내지 도 12를 참조하여 이하에서 논의된 다양한 생산 동작들이 특정한 순서로 논의되지만, 생산 동작들은 임의의 적당한 순서로 수행될 수도 있다.
도 3은 빌드-업 재료(316) 및 그것에서 배열된 전기적 구조체들(312)을 가지는 코어(202)를 포함하는 구조체(300)를 예시한다. 구조체(300)는 코어(202)의 어느 하나의 측 상의 컴포넌트들을 전기적으로 결합하기 위하여 코어(202)를 통해 연장되는 전기적 구조체들을 또한 포함할 수도 있다. 구조체(300)는 표면(310)에서의 제1 영역(408)에서 배치된 하나 이상의 전도성 컨택들(112), 및 표면(310)에서의 제2 영역(410)에서 배치된 하나 이상의 전도성 재료 부분들(308)을 포함할 수도 있다. 전도성 컨택들(112) 및 전도성 재료 부분들(308)은 동일한 재료(예컨대, 구리)로 이루어질 수도 있다. 제1 영역(408)과 제2 영역(410)은 표면(310) 상에서 중첩하지 않을(nonoverlapping) 수도 있다. 구조체(300)는 임의의 적당한 기존의 기판 빌드 프로세스(substrate build process)를 이용하여 형성될 수도 있다.
도 4는 제2 레지스트 표면(104)을 형성하기 위하여 구조체(300)의 표면(310)의 제1 영역(408)의 적어도 일부 상방에 솔더 레지스트를 제공한 이후의 구조체(400)를 예시한다. 제2 레지스트 표면(104)은 전도성 컨택들(112)을 둘러싸고 전도성 컨택들(112)을 노출시키기 위하여 패턴화될 수도 있다. 제2 레지스트 표면(104)은 제2 영역(410)에서의 전도성 재료 부분들(308)과 접촉하지 않을 수도 있다.
도 5는 제2 레지스트 표면(104)이 이형 층(release layer)(502)과 코어(202) 사이에 배치되도록, 구조체(400)의 제1 영역(408) 상방에 이형 층(502)을 제공한 이후의 구조체(500)를 예시한다. 이형 층(502)은 제2 영역(410)에서의 전도성 재료 부분들(308)과 접촉하지 않을 수도 있다. 일부 실시예들에서, 이형 층(502)을 제공하는 것은 이형 층(502)을 페이스트 인쇄(paste printing)하는 것을 포함할 수도 있다. 다른 실시예들에서, 이형 층(502)을 제공하는 것은 이형 층(502)을 라미네이팅(laminating)하는 것을 포함할 수도 있다. 이형 층(502)을 위하여 이용된 재료는, 그것이 (예컨대, 도 9를 참조하여 이하에서 논의된 바와 같이) 더 이후의 제조 동작들에서 용이하게 제거될 수 있도록, 제2 레지스트 표면(104) 및 전도성 컨택들(112)에 대한 약한 접착력을 가질 수도 있다. 임의의 적당한 이형 재료는 카본계(carbon-based) 입자들 또는 섬유들을 갖는 에폭시, 실리콘(silicone), 또는 파라핀계(paraffin-based) 수지들과 같은, 본원에서 개시된 이형 층들을 위하여 이용될 수도 있다. 이형 재료는 빌드-업 막(예컨대, 프리프레그 막) 및 구리와의 열악한 접착력을 가질 수도 있다.
도 6은 빌드-업 재료를 구조체(500)에 제공하고 추가적인 전도성 구조체들(610) 및 전도성 컨택들(110)을 형성한 이후의 구조체(600)를 예시한다. 특히, 빌드-업 재료는 제1 영역(408)에 제공된 빌드-업 재료(602), 및 제2 영역(410) 상방에 제공된 빌드-업 재료(608)를 포함할 수도 있다. 빌드-업 재료(602)와 빌드-업 재료(608)는 별도로 식별되지만, 빌드-업 재료(602)와 빌드-업 재료(608)는 연속적이며 및/또는 공통적인 제조 동작 또는 동작들에서 제공될 수도 있다. 빌드-업 재료(602)는 이형 층(502)이 빌드-업 재료(602)와 코어(202) 사이에 배치되도록 제공될 수도 있다. 전도성 구조체들(610)(예컨대, 전도성 패드들 및 비아들)은 (예컨대, 빌드-업 재료를 증착하고, 빌드-업 재료의 부분을 천공하거나 그렇지 않을 경우에 제거하고, 전도성 구조체를 형성하고, 그 다음으로 프로세스를 반복함으로써) 빌드-업 재료의 제공과 교대로 형성될 수도 있다. 전도성 컨택들(110)은 제2 영역(410) 상방에 형성될 수도 있다. 전도성 컨택들 또는 다른 전도성 구조체들은 이형 층(502) "위에" 배치된 빌드-업 재료(602)에서 또는 그 상에서 형성되지 않을 수도 있다.
도 7은 구조체(600) 상에서 제1 레지스트 표면(102)을 형성한 이후의 구조체(700)를 예시한다. 도 1 및 도 2를 참조하여 위에서 논의된 바와 같이, 제1 레지스트 표면(102)은 제2 영역(410) 상방에서 전도성 컨택들(110)을 노출시키기 위하여 패턴화될 수도 있다. 솔더 레지스트는 제1 영역(408) 상방에 도포되지 않을 수도 있다.
도 8은 이형 층(502)의 아래에 있고 이형 층(502)을 포함하는 제1 영역(408) 상방의 구조체(700)의 빌드-업 재료(602)를 절단한 이후의 구조체(800)를 예시한다. 일부 실시예들에서, 빌드-업 재료(602)를 절단하는 것은 제1 영역의 경계에서 빌드-업 재료(602)를 레이저 절단함으로써 수행될 수도 있다. 일부 실시예들에서, 빌드-업 재료(602) 및 이형 층(502)을 절단하기 위하여 이용된 레이저 에너지는 이형 층(502)을 관통하여 절단할 수도 있고, 경질 금속(예컨대, 전도성 컨택들(112)의 구리)에 도달할 시에 정지할 수도 있다. 절단이 발생할 수 있는 깊이는 절단을 수행하기 위하여 이용된 레이저의 파워(power)에 종속될 수도 있다. 다른 실시예들에서, 빌드-업 재료(602)를 절단하는 것은 제1 영역의 경계에서 빌드-업 재료(602)를 기계적으로 라우팅(routing)함으로써 수행될 수도 있다. 도 8은 구조체의 단면 측면도이고; "상부"로부터 관측될 때, 빌드-업 재료(602)는 임의의 희망하는 형상(예컨대, 직사각형)을 형성하기 위하여 절단될 수도 있음으로써, 이하에서 논의된 바와 같이, 임의의 희망하는 풋프린트를 가지는 리세스를 형성할 수도 있다는 것에 주목한다.
도 9는 이형 층(502), 및 구조체(800)의 이형 층(502) 상에서 배치된 빌드-업 재료(602)를 제거한 이후의 구조체(900)를 예시한다. 이형 층(502)의 에지(edge)들이 절단 후에 노출될 때, 이형 층(502)은 기계적으로 들어올려질 수도 있고 제2 레지스트 표면(104)으로부터 "박리(peel)"될 수도 있어서, 이와 동시에 빌드-업 재료(602)를 제거할 수도 있다. 이형 층(502) 및 빌드-업 재료(602)가 제거될 때, 리세스(106)가 형성될 수도 있고, 전도성 컨택들(112)은 리세스(106)의 하부(108)에서 노출될 수도 있고, 제1 영역(408) 상방의 솔더 레지스트는 제2 레지스트 표면(104)을 제공할 수도 있다. 구조체(900)는 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(900)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다. 리세스(106)의 깊이는 이형 층(502) 상에서 배치된 빌드-업 재료(602)의 두께의 함수이다. 이에 따라, 리세스(106)의 깊이는 각각의 층으로 증착된 빌드-업 재료의 두께 및/또는 이형 층(502)을 증착한 후에 형성된 층들의 수(예컨대, 스택업들의 수)를 조절함으로써 제조하는 동안에 설정될 수도 있다.
도 10은 구조체(900)를 표면 마감한 이후의 구조체(1000)를 예시한다. 일부 실시예들에서, 표면 마감은 공지된 기법들에 따른, 니켈-팔라듐-금(nickel-palladium-gold)(NiPdAu) 마감 또는 구리 유기물 땜납 보존제(copper organic solderability preservative)(CuOSP) 마감의 적용을 포함할 수도 있다. 특히, 전도성 컨택들(110) 및 전도성 컨택들(112)의 노출된 표면들은 표면 마감될 수도 있다. 구조체(1000)의 다른 부분들은 마찬가지로 표면 마감될 수도 있다(예컨대, 구조체(1000)의 "하부" 상의 제2-레벨 상호접속들(second-level interconnects)(SLI)). 구조체(1000)는 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(1000)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다.
도 11은 솔더 볼들(252)을 리세스(106)에서의 전도성 컨택들(112)에 제공한 이후의 구조체(1100)를 예시한다. 솔더 볼들(252)은 마이크로볼 범핑(microball bumping) 및 페이스트 인쇄 범핑(paste printing bumping)과 같은 기존의 기법들을 이용하여 제공될 수도 있다. 구조체(1100)는 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(1100)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다.
도 12는 IC 컴포넌트(214)를 솔더 볼들(252)을 통해 구조체(1100)에 결합한 이후의 구조체(1200)를 예시한다. IC 컴포넌트(214)는 리세스(106)에서 배치될 수도 있고, 솔더 볼들(252)을 통해 전도성 컨택들(112)에 전기적으로 결합되는 전도성 컨택들(220)을 포함할 수도 있다. 구조체(1200)는 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(1200)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다.
도 13 내지 도 14는 다양한 실시예들에 따른, 조립 시퀀스에서의 다양한 스테이지들에서의 IC 구조체들의 단면 측면도들이다. 특히, 도 13 내지 도14에 의해 예시된 조립 시퀀스는 도 2의 IC 구조체(200)를 생산하는 것으로서 도시되어 있다. 그러나, 이것은 간단하게 예시적이고, 도 13 내지 도 14를 참조하여 이하에서 논의된 동작들은 임의의 적당한 IC 구조체를 제조하기 위하여 이용될 수도 있다. 추가적으로, 다양한 생산 동작들은 코어를 갖는 구조체의 하나의 측 상에서 수행된 것으로서 논의될 것이지만, 다양한 동작들은 구조체의 다른 측 상에서 수행된 것으로 또한 예시될 것이다. 임의의 적당한 동작들이 임의의 적당한 구조체를 형성하기 위하여 구조체의 어느 하나의 측 상에서 수행될 수도 있다는 것이 본 기술분야의 통상의 기술자에 의해 이해될 것이다.
도 13은 솔더 볼들(242)을 제1 레지스트 표면(102)에서의 전도성 컨택들(110)에 제공한 이후의 구조체(1300)를 예시한다. 솔더 볼들(242)은 볼 그리드 어레이(ball grid array)(BGA) 부착과 같은 기존의 기법들을 이용하여 제공될 수도 있다. 구조체(1300)는 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(1300)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다.
도 14는 IC 패키지(228)를 솔더 볼들(242)을 통해 구조체(1300)에 결합한 이후의 구조체(1400)를 예시한다. IC 패키지(228)는 솔더 볼들(242)을 통해 전도성 컨택들(110)에 전기적으로 결합되는 전도성 컨택들(234)을 포함할 수도 있다. 구조체(1400)는 도 2를 참조하여 위에서 논의된 IC 구조체(200)의 실시예들 중의 임의의 것의 형태를 취할 수도 있다. 구조체(1400)는 또한, 도 1을 참조하여 위에서 논의된 IC 패키지(100)의 실시예일 수도 있다. 특히, 구조체(1400)는 제1 레지스트 표면(102)을 가지는 IC 패키지, 하부(108)에서 제2 레지스트 표면(104)을 가지는 리세스(106), 제1 레지스트 표면(102)에서 위치된 하나 이상의 전도성 컨택들(110), 및 제2 레지스트 표면(104)에서 위치된 하나 이상의 전도성 컨택들(112)을 형성할 수도 있다.
도 15는 다양한 실시예들에 따른, IC 패키지를 제조하는 방법(1500)의 흐름도이다. 방법(1500)의 동작들은 IC 패키지(100) 및 그 컴포넌트들을 참조하여 논의될 수도 있지만, 이것은 간단하게 예시적인 목적들을 위한 것이고, 방법(1500)은 임의의 적당한 IC 패키지를 형성하기 위하여 사용될 수도 있다.
1502에서는, 구조체가 제공될 수도 있다(예컨대, 도 3의 구조체(300)). 구조체는 제1 영역 및 제2 영역(예컨대, 도 3의 표면(310)의 제1 영역(408) 및 제2 영역(410))을 가지는 표면을 가질 수도 있다. 제1 영역과 제2 영역은 중첩하지 않을 수도 있고, 하나 이상의 전도성 컨택들은 제1 영역에서의 표면에서 위치될 수도 있다(예컨대, 도 3의 하나 이상의 전도성 컨택들(112)).
1504에서, 솔더 레지스트는 표면(예컨대, 도 4의 구조체(400)의 제2 레지스트 표면(104))의 제1 영역의 적어도 일부 상방에 제공될 수도 있다.
1506에서, 이형 층은 솔더 레지스트 상방에 제공될 수도 있다(예컨대, 도 5의 구조체(500)의 이형 층(502)). 일부 실시예들에서, 1506은 이형 층을 페이스트 인쇄하는 것을 포함할 수도 있다. 일부 실시예들에서, 1506은 이형 층을 라미네이팅하는 것을 포함할 수도 있다.
1508에서, 빌드-업 재료는 제1 및 제2 영역들에 제공될 수도 있다(예컨대, 도 6의 구조체(600)의, 각각 제1 영역(408) 및 제2 영역(410)의 빌드-업 재료(602 및 608)).
1510에서, 빌드-업 재료 및 이형 층은 절단될 수도 있다(예컨대, 도 8의 구조체(800)를 참조하여 예시된 바와 같이, 이형 층(502)을 관통하여 절단됨). 일부 실시예들에서, 1510은 제1 영역의 경계에서 빌드-업 재료 및 이형 층을 레이저 절단하거나 기계적으로 라우팅하는 것을 포함할 수도 있다.
1512에서, 이형 층, 및 이형 층 상에서 배치된 빌드-업 재료는 (예컨대, 도 9의 구조체(900)를 참조하여 위에서 논의된 바와 같이) 하나 이상의 전도성 컨택들을 노출시키기 위하여 제거될 수도 있다.
일부 실시예들에서, 방법(1500)은, 1508에서 빌드-업 재료를 제공한 후에, 그리고 1510에서 빌드-업 재료를 절단하기 전에, (예컨대, 도 6을 참조하여 위에서 논의된 바와 같이) 제2 영역에서의 빌드-재료에서 하나 이상의 전도성 비아들을 형성하는 것을 또한 포함할 수도 있다. 일부 이러한 실시예들에서, 방법(1500)은 복수의 전도성 비아들을 형성한 후에 제2 영역에서 복수의 전도성 컨택들을 형성하는 것, 및 솔더 볼들을, 1512에서 노출된 전도성 컨택들 내로 형성된 전도성 컨택들에 제공하는 것을 또한 포함할 수도 있다.
도 16은 다양한 실시예들에 따른, PoP 구조체를 가지는 IC 구조체를 제조하는 방법(1600)의 흐름도이다. 방법(1600)의 동작들은 IC 구조체(200) 및 그 컴포넌트들을 참조하여 논의될 수도 있지만, 이것은 간단하게 예시적인 목적들을 위한 것이고, 방법(1500)은 임의의 적당한 IC 구조체를 형성하기 위하여 사용될 수도 있다.
1602에서, IC 패키지가 제공될 수도 있다(예컨대, 도 1의 IC 패키지(100) 또는 도 9의 IC 구조체(900)). 1602에서 제공된 IC 패키지는 제1 레지스트 표면; 제1 레지스트 표면에서 배치된 리세스 - 리세스의 하부는 제2 레지스트 표면임 -; 제1 레지스트 표면에서 위치된 제1 복수의 전도성 컨택들; 및 제2 레지스트 표면에서 위치된 제2 복수의 전도성 컨택들 을 가질 수도 있다(예컨대, 제1 레지스트 표면(102)에서 배치된 리세스(106), 제2 레지스트 표면(104)을 제공하는 리세스(106)의 하부(108), 제1 복수의 전도성 컨택들(110), 및 제2 복수의 전도성 컨택들(112)).
1604에서, IC 컴포넌트는 리세스에서 배치될 수도 있다(예컨대, 도 2 또는 도 12의 리세스(106)에서 배치된 IC 컴포넌트(214)). IC 컴포넌트는 제1 표면, 제2 표면, 및 제2 표면에서 위치된 제3 복수의 전도성 컨택들을 가질 수도 있다(예컨대, 제1 표면(216), 제2 표면(218), 및 제3 복수의 전도성 컨택들(220)). 제3 복수의 전도성 컨택들은 IC 패키지의 제2 복수의 전도성 컨택들에 결합될 수도 있고, IC 컴포넌트는 (예컨대, 도 2 및 도 12에서 예시된 바와 같이) 제3 복수의 전도성 컨택들이 제2 복수의 전도성 컨택들과 IC 컴포넌트의 제1 표면 사이에 배치되도록 배열될 수도 있다.
일부 실시예들에서, 방법(1600)의 IC 패키지는 제1 IC 패키지일 수도 있고, 방법(1600)은 리세스에서 IC 컴포넌트를 배치한 후에, 제2 IC 패키지(예컨대, IC 패키지(228))를 제1 IC 패키지에 부착하는 것을 또한 포함할 수도 있다. 제2 IC 패키지는 제1 표면, 제2 표면, 및 제2 IC 패키지의 제2 표면에서 위치된 제4 복수의 전도성 컨택들을 가질 수도 있다(예컨대, 도 2의 제1 표면(230), 제2 표면(232), 및 전도성 컨택들(234)). 제4 복수의 전도성 컨택들은 제1 복수의 전도성 컨택들에 결합될 수도 있고, 제2 IC 패키지는 IC 컴포넌트가 제1 IC 패키지와 제2 IC 패키지의 제2 표면 사이에 배치되도록 배열될 수도 있다.
본원에서 개시된 IC 패키지들의 다양한 실시예들은 하부에서 위치된 전도성 컨택들을 가지는 다수의 리세스들을 포함할 수도 있다. 예를 들어, 도 17은 다양한 실시예들에 따른, IC 패키지(100)의 부분의 단면 측면도이다. 도 17의 IC 패키지(100)는 도 1의 IC 패키지(100)와 같이, 제1 레지스트 표면(102), 및 제1 레지스트 표면(102)에서 배치된 리세스(106)를 가질 수도 있다. 리세스(106)의 하부(108)는 제2 레지스트 표면(104)을 포함할 수도 있다. 하나 이상의 전도성 컨택들(110)은 제1 레지스트 표면(102)에서 위치될 수도 있고, 하나 이상의 전도성 컨택들(112)은 제2 레지스트 표면(104)에서 위치될 수도 있다. 제1 레지스트 표면(102) 및 제2 레지스트 표면(104)은 빌드-업 재료(190) 상에서 형성될 수도 있고, 임의의 적당한 공지된 기법에 따라, 전도성 컨택들(110 및 112)을 각각 노출시키기 위하여 패턴화될 수도 있다. 빌드-업 재료(190)는 비아들, 전도성 컨택들, 다른 디바이스들, 또는 임의의 다른 적당한 전기적 또는 절연성 구조체(예시의 용이함을 위하여 도시되지 않음)와 같은 그것에서의 추가의 구조체들을 포함할 수도 있다.
추가적으로, 도 17의 IC 패키지(100)는 제1 레지스트 표면(102)에서 배치된 추가적인 리세스(1716)를 포함할 수도 있다. 리세스(1716)의 하부(1792)는 제3 레지스트 표면(1708)을 포함할 수도 있다. 하나 이상의 전도성 컨택들(1722)은 제3 레지스트 표면(1708)에서 위치될 수도 있다. 임의의 희망하는 수의 전도성 컨택들(1722)은 (예컨대, 도 18을 참조하여 이하에서 논의된 바와 같이) 임의의 희망하는 배열로 제3 레지스트 표면(1708)에서 위치될 수도 있다. 제3 레지스트 표면(1708)은 빌드-업 재료(190) 상에서 형성될 수도 있고, 임의의 적당한 공지된 기법에 따라 전도성 컨택들(1722)을 노출시키기 위하여 패턴화될 수도 있다. 리세스(106)는 깊이(1744)를 가질 수도 있고, 리세스(1716)는 깊이(1746)를 가질 수도 있다. 일부 실시예들에서, 깊이(1744) 및 깊이(1746)는 상이할 수도 있다. 예를 들어, 도 17에서 예시된 바와 같이, 깊이(1746)는 깊이(1744)보다 더 작을 수도 있다. IC 패키지(1700)의 리세스들, 레지스트 표면들, 및 전도성 컨택들은 본원에서 개시된 IC 패키지(100)의 실시예들 중의 임의의 것의 형태를 취할 수도 있다.
본원에서 개시된 IC 구조체들의 다양한 실시예들은 하부에서 위치된 전도성 컨택들을 갖는 다수의 리세스들, 및/또는 PoP 구조체에서의 단일 리세스에서 배치된 다수의 IC 컴포넌트들을 가지는 IC 패키지들을 포함할 수도 있다. 예를 들어, 도 18은 다양한 실시예들에 따른, IC 구조체(200)의 부분의 단면 측면도이다. 도 18의 IC 구조체(200)는 도 2의 IC 구조체(200)와 같이, IC 패키지(100)(예시된 바와 같이, 도 17의 IC 패키지(100))의 실시예를 포함할 수도 있다.
도 18의 IC 구조체(200)는, 리세스(106)에서 적어도 부분적으로 위치되고, (예컨대, 도 2를 참조하여 위에서 논의된 실시예들 중의 임의의 것에 따라) IC 컴포넌트(214)의 전도성 컨택들(220) 중의 하나 이상이 IC 패키지(100)의 전도성 컨택들(112) 중의 대응하는 하나 이상에 결합되도록 배열된 IC 컴포넌트(214)를 포함한다.
도 18의 IC 구조체(200)는 리세스(1716)에서 적어도 부분적으로 위치된 IC 컴포넌트(1802) 및 IC 컴포넌트(1804)를 포함한다. IC 컴포넌트(1802) 및 IC 컴포넌트(1804)는 리세스(1716)에서 서로에 대해 인접할 수도 있다. IC 컴포넌트(1802)는 (예컨대, IC 컴포넌트(214)의 전도성 컨택들(112)을 참조하여 위에서 논의된 바와 같이) 하나 이상의 전도성 컨택들(1812)을 포함할 수도 있고, (예컨대, 도 2를 참조하여 위에서 논의된 실시예들 중의 임의의 것에 따라) IC 컴포넌트(1802)의 전도성 컨택들(1812) 중의 하나 이상이 IC 패키지(100)의 전도성 컨택들(1722) 중의 대응하는 하나 이상에 결합되도록 배열될 수도 있다. IC 컴포넌트(1804)는 (예컨대, IC 컴포넌트(214)의 전도성 컨택들(112)을 참조하여 위에서 논의된 바와 같이) 하나 이상의 전도성 컨택들(1814)을 포함할 수도 있고, (예컨대, 도 2를 참조하여 위에서 논의된 실시예들 중의 임의의 것에 따라) IC 컴포넌트(1804)의 전도성 컨택들(1814) 중의 하나 이상이 IC 패키지(100)의 전도성 컨택들(1722) 중의 대응하는 하나 이상에 결합되도록 배열될 수도 있다. IC 패키지(1806)는 IC 컴포넌트들(1802, 1804, 및 214)이 (예컨대, 도 2의 IC 패키지(228)를 참조하여 위에서 논의된 바와 같이) IC 패키지(100)와 IC 패키지(1806) 사이에 배치되도록, IC 구조체(200) 내에 포함될 수도 있다.
본 개시내용의 실시예들은 리세싱된 전도성 컨택들 및 본원에서 개시된 제조 기법들로부터 이익을 얻을 수도 있는 임의의 IC 패키지들 또는 패키지 구조체들을 이용하여 시스템 내로 구현될 수도 있다. 도 19는 본원에서 개시된 실시예들 중의 임의의 것에 따라 형성된 리세싱된 전도성 컨택들을 가지는 IC 패키지들 또는 패키지 구조체들을 포함할 수도 있는 일부 구현예들에 따라 컴퓨팅 디바이스(1900)를 개략적으로 예시한다. 예를 들어, 도 1 및 도 17의 IC 패키지들(100), 또는 도 2 및 도 18의 IC 구조체들(200)은 (이하에서 논의된) 컴퓨팅 디바이스(1900)의 저장 디바이스(1908), 프로세서(1904), 또는 통신 칩(1906)을 포함하도록 구성될 수도 있다.
컴퓨팅 디바이스(1900)는 예를 들어, 이동 통신 디바이스 또는 데스크톱 또는 랙-기반 컴퓨팅 디바이스일 수도 있다. 컴퓨팅 디바이스(1900)는 마더보드(motherboard)(1902)와 같은 보드를 하우징할 수도 있다. 보드(1902)는, 프로세서(1904) 및 적어도 하나의 통신 칩(1906)을 포함하는(그러나 이것으로 제한되지 않는) 다수의 컴포넌트들을 포함할 수도 있다. 컴퓨팅 디바이스(1900)를 참조하여 본원에서 논의된 컴포넌트들 중의 임의의 것은 본원에서 개시된 기법들에 따라 패키지-온-패키지 구조체에서 배열될 수도 있다. 추가의 구현예들에서, 통신 칩(1906)은 프로세서(1904)의 일부일 수도 있다.
컴퓨팅 디바이스(1900)는 저장 디바이스(1908)를 포함할 수도 있다. 일부 실시예들에서, 저장 디바이스(1908)는 하나 이상의 솔리드 스테이트 드라이브(solid state drive)들을 포함할 수도 있다. 저장 디바이스(1908) 내에 포함될 수도 있는 저장 디바이스들의 예들은 휘발성 메모리(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory)(DRAM)), 비-휘발성 메모리(예컨대, 판독-전용 메모리(read-only memory), ROM), 플래시 메모리, 및 (하드 디스크 드라이브들, 컴팩트 디스크(compact disc)(CD)들, 디지털 다기능 디스크(digital versatile disc)(DVD)들 등과 같은) 대용량 저장 디바이스들을 포함한다.
그 애플리케이션들에 따라서는, 컴퓨팅 디바이스(1900)가 마더보드(1902)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수도 있다. 이 다른 컴포넌트들은 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱(audio codec), 비디오 코덱(video codec), 전력 증폭기, 글로벌 위치결정 시스템(global positioning system)(GPS) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 및 카메라를 포함할 수도 있지만, 이것으로 제한되지 않는다.
통신 칩(1906) 및 안테나는 컴퓨팅 디바이스(1900)로의, 그리고 컴퓨팅 디바이스(1900)로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-솔리드(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는, 연관된 디바이스들이 임의의 배선들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그것들이 그렇지 않을 수도 있다. 통신 칩(1906)은 Wi-Fi(IEEE 802.11 패밀리), IEEE 802.16 표준들(예컨대, IEEE 802.16-2005 보정), 임의의 보정들, 업데이트들, 및/또는 개정들과 함께 롱텀 에볼루션(Long-Term Evolution)(LTE) 프로젝트(예컨대, 진보된 LTE 프로젝트, 울트라 이동 광대역(ultra mobile broadband)(UMB) 프로젝트(또는 "3GPP2"로서 지칭됨) 등)를 포함하는 전기전자 기술자 협회(Institute for Electrical and Electronic Engineers)(IEEE) 표준들을 포함하지만, 이것으로 제한되지 않는 다수의 무선 표준들 또는 프로토코들 중의 임의의 것을 구현할 수도 있다. IEEE 802.16 호환 광대역 광역(broadband wide region)(BWA) 네트워크들은, IEEE 802.16 표준들에 대한 적합성 및 상호운용성 테스트들을 통과하는 제품들에 대한 증명서 마크이고, 마이크로파 액세스를 위한 전세계 상호운용성(Worldwide Interoperability for Microwave Access)을 나타내는 두문자어인, WiMAX 네트워크들로서 일반적으로 지칭된다. 통신 칩(1906)은 이동 통신을 위한 글로벌 시스템(Global System for Mobile Communications)(GSM), 일반 패킷 라디오 서비스(General Packet Radio Service)(GPRS), 유니버셜 이동 통신 시스템(Universal Mobile Telecommunications System)(UMTS), 고속 패킷 액세스(High Speed Packet Access)(HSPA), 진화형 HSPA(Evolved HSPA)(E-HSPA), 또는 LTE 네트워크에 따라 동작할 수도 있다. 통신 칩(1906)은 GSM 진화를 위한 증대된 데이터(Enhanced Data for GSM Evolution)(EDGE), GSM EDGE 라디오 액세스 네트워크(GSM EDGE Radio Access Network)(GERAN), 유니버셜 지상 라디오 액세스 네트워크(Universal Terrestrial Radio Access Network)(UTRAN), 또는 진화형 UTRAN(Evolved UTRAN)(E-UTRAN)에 따라 동작할 수도 있다. 통신 칩(1906)은 코드 분할 다중 액세스(Code Division Multiple Access)(CDMA), 시간 분할 다중 액세스(Time Division Multiple Access)(TDMA), 디지털 증대된 코드리스 통신(Digital Enhanced Cordless Telecommunications)(DECT), 진화-데이터 최적화(Evolution-Data Optimized)(EV-DO), 그 파생어들뿐만 아니라, 3G, 4G, 5G 및 이를 초월하는 것으로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수도 있다. 통신 칩(1906)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수도 있다.
컴퓨팅 디바이스(1900)는 복수의 통신 칩들(1906)을 포함할 수도 있다. 예를 들어, 제1 통신 칩(1906)은 Wi-Fi 및 블루투스와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 칩(1906)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다. 일부 실시예들에서, 통신 칩(1906)은 유선 통신들을 지원할 수도 있다. 예를 들어, 컴퓨팅 디바이스(1900)는 하나 이상의 유선 서버들을 포함할 수도 있다.
컴퓨팅 디바이스(1900)의 프로세서(1904) 및/또는 통신 칩(1906)은 집적 회로(IC) 패키지에서의 하나 이상의 다이들 또는 다른 컴포넌트들을 포함할 수도 있다. 이러한 IC 패키지는 본원에서 개시된 기법들 중의 임의의 것을 이용하여(예컨대, 본원에서 개시된 리세스 구조체들을 이용하여) 또 다른 IC 컴포넌트 및/또는 IC 패키지와 결합될 수도 있다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를, 레지스터들 및/또는 메모리 내에 저장될 수도 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(1900)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(1900)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수도 있다. 일부 실시예들에서, 본원에서 개시된 리세싱된 전도성 컨택들은 고성능 컴퓨팅 디바이스에서 구현될 수도 있다.
다음의 단락들은 본원에서 개시된 실시예들의 예들을 제공한다.
예 1은, 제1 레지스트 표면을 가지는 IC 패키지; 제1 레지스트 표면에서 배치된 리세스 - 리세스의 하부는 제2 레지스트 표면을 포함함 -; 제1 레지스트 표면에서 위치된 제1 복수의 전도성 컨택들; 및 제2 레지스트 표면에서 위치된 제2 복수의 전도성 컨택들을 포함하는 IC 구조체이다.
예 2는 예 1의 발명요지를 포함할 수도 있고, IC 패키지는 축을 따라 IC 패키지의 코어와 제1 레지스트 표면 사이에 배치된 제1 빌드-업 부분, 및 축을 따라 IC 패키지의 코어와 제2 레지스트 표면 사이에 배치된 제2 빌드-업 부분을 더 포함하고; 축을 따르는 제1 빌드-업 부분의 두께는 축을 따르는 제2 빌드-업 부분의 두께보다 더 크다는 것을 추가로 특정할 수도 있다.
예 3은 예들 1 내지 2 중의 임의의 것의 발명요지를 포함할 수도 있고, IC 컴포넌트를 더 포함할 수도 있고, IC 컴포넌트는 제1 표면, IC 컴포넌트의 제1 표면과 반대편인 제2 표면, 및 IC 컴포넌트의 제2 표면에서 위치된 제3 복수의 전도성 컨택들을 가지고; 여기서, 제3 복수의 전도성 컨택들은 제2 복수의 전도성 컨택들에 결합되고, IC 컴포넌트는 제3 복수의 전도성 컨택들이 제2 복수의 전도성 컨택들과 IC 컴포넌트의 제1 표면 사이에 배치되도록 배열된다.
예 4는 예 3의 발명요지를 포함할 수도 있고, 제2 복수의 전도성 컨택들 중의 적어도 2 개는 35 마이크론 미만의 거리만큼 떨어져서 이격된다는 것을 추가로 특정할 수도 있다.
예 5는 예들 3 내지 4 중의 임의의 것의 발명요지를 포함할 수도 있고, 제1 복수의 전도성 컨택들은 제1 거리만큼 IC 패키지의 코어로부터 멀어지게 이격되고, 제3 복수의 전도성 컨택들은 제2 거리만큼 IC 패키지의 코어로부터 멀어지게 이격되고, 제2 거리는 제1 거리보다 더 작다는 것을 추가로 특정할 수도 있다.
예 6은 예들 3 내지 5 중의 임의의 것의 발명요지를 포함할 수도 있고, IC 컴포넌트는 시스템 온 칩인 것을 추가로 특정할 수도 있다.
예 7은 예들 3 내지 6 중의 임의의 것의 발명요지를 포함할 수도 있고, IC 패키지는 제1 IC 패키지이고, IC 구조체는 제2 IC 패키지를 더 포함하고, 제2 IC 패키지는 제1 표면, 제2 IC 패키지의 제1 표면과 반대편인 제2 표면, 및 제2 IC 패키지의 제2 표면에서 위치된 제4 복수의 전도성 컨택들을 가지고; 여기서, 제4 복수의 전도성 컨택들은 제1 복수의 전도성 컨택들에 결합되고, 제2 IC 패키지는 IC 컴포넌트가 제1 IC 패키지와 제2 IC 패키지의 제2 표면 사이에 배치되도록 배열된다는 것을 추가로 특정할 수도 있다.
예 8은 예 7의 발명요지를 포함할 수도 있고, 제2 IC 패키지의 제2 표면은 제1 거리만큼 제1 IC 패키지의 제1 레지스트 표면으로부터 멀어지게 이격되고, IC 컴포넌트의 제1 표면은 제2 거리만큼 제1 IC 패키지의 제2 레지스트 표면으로부터 멀어지게 이격되고, 제1 거리는 제2 거리보다 더 작다는 것을 추가로 특정할 수도 있다.
예 9는 예들 7 내지 8의 발명요지를 포함할 수도 있고, 제1 복수의 전도성 컨택들 중의 적어도 2 개는 35 마이크론 미만의 거리만큼 떨어져서 이격된다는 것을 추가로 특정할 수도 있다.
예 10은 예들 7 내지 9 중의 임의의 것의 발명요지를 포함할 수도 있고, 제2 복수의 전도성 컨택들 중의 하나와 물리적 접촉하고, 또한 제4 복수의 전도성 컨택들 중의 하나와 물리적 접촉하는 솔더 볼을 더 포함할 수도 있다.
예 11은 예들 7 내지 10 중의 임의의 것의 발명요지를 포함할 수도 있고, 제2 IC 패키지는 메모리 디바이스인 것을 추가로 특정할 수도 있다.
예 12는 예들 7 내지 11 중의 임의의 것의 발명요지를 포함할 수도 있고, 제2 IC 패키지의 제2 표면과 제1 레지스트 표면 사이의 거리는 250 마이크론 미만인 것을 추가로 특정할 수도 있다.
예 13은 예들 1 내지 11 중의 임의의 것의 발명요지를 포함할 수도 있고, 제2 복수의 전도성 컨택들은 복수의 구리 패드들을 포함한다는 것을 추가로 특정할 수도 있다.
예 14는 예들 1 내지 13 중의 임의의 것의 발명요지를 포함할 수도 있고, IC 패키지는 코어리스인 것을 추가로 특정할 수도 있다.
예 15는, 표면을 가지는 구조체를 제공하는 단계 - 표면은 제1 영역 및 제2 영역을 가지고, 제1 영역과 제2 영역은 표면 상에서 중첩하지 않고, 복수의 전도성 컨택들은 제1 영역에서의 표면에서 위치됨 -; 제1 영역의 적어도 일부 상방에 솔더 레지스트를 제공하는 단계; 솔더 레지스트를 제공한 후에, 제1 영역 상방에 이형 층을 제공하는 단계; 제1 및 제2 영역들 상방에 빌드-업 재료를 제공하는 단계; 빌드-업 재료 및 이형 층을 절단하는 단계; 및 복수의 전도성 컨택들을 노출시키기 위하여 이형 층, 및 이형 층 상에서 배치된 빌드-업 재료를 제거하는 단계를 포함하는, IC 패키지를 제조하는 방법이다.
예 16은 예 15의 발명요지를 포함할 수도 있고, 이형 층을 제공하는 단계는 이형 층을 페이스트 인쇄하는 단계를 포함한다는 것을 추가로 특정할 수도 있다.
예 17은 예들 15 내지 16 중의 임의의 것의 발명요지를 포함할 수도 있고, 이형 층을 제공하는 단계는 이형 층을 라미네이팅하는 단계를 포함한다는 것을 추가로 특정할 수도 있다.
예 18은 예들 15 내지 17 중의 임의의 것의 발명요지를 포함할 수도 있고, 빌드-업 재료 및 이형 층을 절단하는 단계는 제1 영역의 경계에서 빌드-업 재료 및 이형 층을 레이저 절단하는 단계를 포함한다는 것을 추가로 특정할 수도 있다.
예 19는 예들 15 내지 18 중의 임의의 것의 발명요지를 포함할 수도 있고, 빌드-업 재료를 제공한 후, 빌드-업 재료를 절단하기 전에, 표면의 제2 영역 상방의 빌드-업 재료 내에 복수의 전도성 비아들을 형성하는 단계를 더 포함할 수도 있다.
예 20은 예 19의 발명요지를 포함할 수도 있고, 복수의 전도성 비아들을 형성한 후에, 제2 영역 상방에 제2 복수의 전도성 컨택들을 형성하는 단계, 및 솔더 볼들을 제1 및 제2 복수의 전도성 컨택들에 제공하는 단계를 더 포함할 수도 있다.
예 21은 예들 19 내지 20의 발명요지를 포함할 수도 있고, 복수의 전도성 비아들 중의 적어도 2 개는 35 마이크론 미만의 거리만큼 떨어져서 이격된다는 것을 추가로 특정할 수도 있다.
예 22는, IC 패키지를 제공하는 단계 - 상기 IC 패키지는 제1 레지스트 표면을 가지는 기판, 제1 레지스트 표면에서 배치된 리세스 - 리세스의 하부는 제2 레지스트 표면임 -, 제 1 레지스트 표면에서 위치된 제1 복수의 전도성 컨택들, 및 제2 레지스트 표면에서 위치된 제2 복수의 전도성 컨택들을 포함함 -; 및 리세스에서 IC 컴포넌트를 배치하는 단계 - IC 컴포넌트는 제1 표면, IC 컴포넌트의 제1 표면과 반대편인 제2 표면, 및 IC 컴포넌트의 제2 표면에서 위치된 제3 복수의 전도성 컨택들을 가지고, 제3 복수의 전도성 컨택들은 제2 복수의 전도성 컨택들에 결합되고, IC 컴포넌트는 제3 복수의 전도성 컨택들이 제2 복수의 전도성 컨택들과 IC 컴포넌트의 제1 표면 사이에 배치되도록 배열됨 - 를 포함하는, 집적 회로(IC) 구조체를 제조하는 방법이다.
예 23은 예 22의 발명요지를 포함할 수도 있고, IC 컴포넌트는 애플리케이션 프로세서인 것을 추가로 특정할 수도 있다.
예 24는 예들 22 내지 23 중의 임의의 것의 발명요지를 포함할 수도 있고, IC 패키지는 제1 IC 패키지이고, 방법은, 리세스에서 IC 컴포넌트를 배치한 후에, 제2 IC 패키지를 제1 IC 패키지에 부착하는 단계 - 제2 IC 패키지는 제1 표면, 제2 IC 패키지의 제1 표면과 반대편인 제2 표면, 및 제2 IC 패키지의 제2 표면에서 위치된 제4 복수의 전도성 컨택들을 가지고, 제 4 복수의 전도성 컨택들은 제1 복수의 전도성 컨택들에 결합되고, 제2 IC 패키지는 IC 컴포넌트가 제1 IC 패키지와 제2 IC 패키지의 제2 표면 사이에 배치되도록 배열됨 - 를 더 포함한다는 것을 추가로 특정할 수도 있다.
예 25는 예들 22 내지 24 중의 임의의 것의 발명요지를 포함할 수도 있고, 리세스는 50 마이크론과 300 마이크론 사이의 깊이를 가진다는 것을 추가로 특정할 수도 있다.

Claims (25)

  1. 집적 회로(integrated circuit)(IC) 구조체로서,
    제1 IC 패키지 - 상기 제1 IC 패키지는 제1 복수의 전도성 컨택들이 제공되는 제1 레지스트 표면, 상기 제1 레지스트 표면에 배치된 제1 리세스, 및 상기 제1 레지스트 표면에 배치된 제2 리세스를 포함하고, 상기 제1 리세스는 상기 제1 리세스의 하부에 배치되고 제2 복수의 전도성 컨택들이 제공되는 제2 레지스트 표면을 가지며, 상기 제2 리세스는 상기 제2 리세스의 하부에 배치되고 제4 복수의 전도성 컨택들이 제공되는 제3 레지스트 표면을 가지며, 상기 제1 레지스트 표면과 상기 제2 레지스트 표면 사이의 깊이는 상기 제1 레지스트 표면과 상기 제3 레지스트 표면 사이의 깊이와 상이함 -;
    IC 컴포넌트 - 상기 IC 컴포넌트는 제1 표면, 상기 IC 컴포넌트의 상기 제1 표면과 반대편인 제2 표면, 그리고 상기 IC 컴포넌트의 상기 제2 표면에 위치하는 제3 복수의 전도성 컨택들을 가지고, 상기 제3 복수의 전도성 컨택들은 상기 제1 IC 패키지의 상기 제2 복수의 전도성 컨택들과 결합됨 -; 및
    제2 IC 패키지 - 상기 제2 IC 패키지는 제1 표면, 상기 제2 IC 패키지의 상기 제1 표면과 반대편인 제2 표면, 그리고 상기 제2 IC 패키지의 상기 제2 표면에 위치하는 하나 이상의 전도성 컨택들을 가지고, 상기 하나 이상의 전도성 컨택들은 상기 제1 리세스의 각각의 측면에서 상기 제1 IC 패키지의 상기 제1 복수의 전도성 컨택들 중 적어도 하나와 결합됨 - 을 포함하는, IC 구조체.
  2. 제1항에 있어서,
    상기 제3 복수의 전도성 컨택들은 상기 제2 복수의 전도성 컨택들과 상기 IC 컴포넌트의 상기 제1 표면 사이에 배치되는, IC 구조체.
  3. 제1항에 있어서,
    상기 제1 IC 패키지는,
    상기 제1 IC 패키지의 코어에 수직인 축을 따라 상기 코어와 상기 제1 레지스트 표면 사이에 배치된 제1 빌드-업(bulid-up) 부분, 및
    상기 축을 따라 상기 제1 IC 패키지의 상기 코어와 상기 제2 레지스트 표면 사이에 배치된 제2 빌드-업 부분을 더 포함하고,
    상기 축을 따르는 상기 제1 빌드-업 부분의 두께는 상기 축을 따르는 상기 제2 빌드-업 부분의 두께보다 더 큰, IC 구조체.
  4. 제1항에 있어서, 상기 제2 복수의 전도성 컨택들 중의 적어도 2 개는 35 마이크론(micron) 미만의 거리만큼 떨어져서 이격되는, IC 구조체.
  5. 제1항에 있어서, 상기 제1 복수의 전도성 컨택들은 제1 거리만큼 상기 제1 IC 패키지의 코어로부터 멀어지게 이격되고, 상기 제3 복수의 전도성 컨택들은 제2 거리만큼 상기 제1 IC 패키지의 상기 코어로부터 멀어지게 이격되고, 상기 제2 거리는 상기 제1 거리보다 더 작은, IC 구조체.
  6. 제1항에 있어서, 상기 IC 컴포넌트는 시스템 온 칩(system on chip)인, IC 구조체.
  7. 제1항에 있어서, 상기 제2 IC 패키지의 상기 제2 표면은 제1 거리만큼 상기 제1 IC 패키지의 상기 제1 레지스트 표면으로부터 멀어지게 이격되고, 상기 IC 컴포넌트의 상기 제1 표면은 제2 거리만큼 상기 제1 IC 패키지의 상기 제2 레지스트 표면으로부터 멀어지게 이격되고, 상기 제1 거리는 상기 제2 거리보다 더 작은, IC 구조체.
  8. 제1항에 있어서, 상기 제1 복수의 전도성 컨택들 중의 적어도 2 개는 35 마이크론 미만의 거리만큼 떨어져서 이격되는, IC 구조체.
  9. 제1항에 있어서, 상기 제1 복수의 전도성 컨택들 중의 하나와 물리적 접촉하고, 또한 상기 제2 IC 패키지의 상기 제2 표면에 위치하는 상기 하나 이상의 전도성 컨택들 중의 하나와 물리적 접촉하는 솔더 볼(solder ball)을 더 포함하는, IC 구조체.
  10. 제1항에 있어서, 상기 제2 IC 패키지는 메모리 디바이스인, IC 구조체.
  11. 제1항에 있어서, 상기 제2 IC 패키지의 상기 제2 표면과 상기 제1 레지스트 표면 사이의 거리는 250 마이크론 미만인, IC 구조체.
  12. 제1항에 있어서, 상기 제2 복수의 전도성 컨택들은 복수의 구리 패드들을 포함하는, IC 구조체.
  13. 제1항에 있어서, 상기 제1 IC 패키지 또는 상기 제2 IC 패키지 중 적어도 하나는 코어리스(coreless)인, IC 구조체.
  14. 제1항에 있어서, 상기 제2 IC 패키지는 하나 이상의 다이들(dies)이 배치되는 패키지 기판을 포함하는, IC 구조체.
  15. 제1항에 있어서, 상기 제2 IC 패키지의 상기 제2 표면에 위치하는 상기 하나 이상의 전도성 컨택들은 상기 제1 복수의 전도성 컨택들과 상기 제2 IC 패키지의 상기 제1 표면의 사이에 배치되는, IC 구조체.
  16. 집적 회로(IC) 패키지를 제조하는 방법으로서,
    제1 IC 패키지를 제공하는 단계 - 상기 제1 IC 패키지는 제1 복수의 전도성 컨택들을 갖는 제1 레지스트 표면, 상기 제1 레지스트 표면에 배치된 제1 리세스, 및 상기 제1 레지스트 표면에 배치된 제2 리세스를 포함하고, 상기 제1 리세스의 하부는 제2 복수의 전도성 컨택들이 제공되는 제2 레지스트 표면이며, 상기 제2 리세스의 하부는 제4 복수의 전도성 컨택들이 제공되는 제3 레지스트 표면이며, 상기 제1 레지스트 표면과 상기 제2 레지스트 표면 사이의 깊이는 상기 제1 레지스트 표면과 상기 제3 레지스트 표면 사이의 깊이와 상이함 -;
    IC 컴포넌트를 제공하는 단계 - 상기 IC 컴포넌트는 제1 표면, 상기 IC 컴포넌트의 상기 제1 표면과 반대편인 제2 표면, 그리고 상기 IC 컴포넌트의 상기 제2 표면에 위치하는 제3 복수의 전도성 컨택들을 가지고, 상기 제3 복수의 전도성 컨택들은 상기 제2 복수의 전도성 컨택들과 결합됨 -;
    제2 IC 패키지를 제공하는 단계 - 상기 제2 IC 패키지는 제1 표면, 상기 제2 IC 패키지의 상기 제1 표면과 반대편인 제2 표면, 그리고 상기 제2 IC 패키지의 상기 제2 표면에 위치하는 하나 이상의 전도성 컨택들을 가짐 -; 및
    상기 제2 IC 패키지의 상기 제2 표면에서의 상기 하나 이상의 전도성 컨택들을 상기 제1 IC 패키지의 상기 제1 복수의 전도성 컨택들 중 적어도 하나와 상기 제1 리세스의 각각의 측면에서 결합시키는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 제2 IC 패키지의 상기 제2 표면을 제1 거리만큼 상기 제1 IC 패키지의 상기 제1 레지스트 표면으로부터 멀어지게 이격하는 단계, 및 상기 IC 컴포넌트의 상기 제1 표면을 제2 거리만큼 상기 제1 IC 패키지의 상기 제2 레지스트 표면으로부터 멀어지게 이격하는 단계를 더 포함하고, 상기 제1 거리는 상기 제2 거리보다 작은, 방법.
  18. 제16항에 있어서, 상기 제1 복수의 전도성 컨택들 중의 적어도 2 개를 35 마이크론 미만의 거리만큼 떨어져서 이격하는 단계를 더 포함하는, 방법.
  19. 제16항에 있어서, 상기 제1 복수의 전도성 컨택들 중의 하나와 물리적 접촉하고, 또한 상기 제2 IC 패키지의 상기 제2 표면 상의 상기 하나 이상의 전도성 컨택들 중의 하나와 물리적 접촉하는 솔더 볼(solder ball)을 제공하는 단계를 더 포함하는, 방법.
  20. 제16항에 있어서, 상기 제2 IC 패키지는 메모리 디바이스인, 방법.
  21. 제16항에 있어서, 상기 제2 IC 패키지의 상기 제2 표면과 상기 제1 레지스트 표면 사이의 거리가 250 마이크론 미만이 되도록 상기 제2 IC 패키지를 제공하는 단계를 더 포함하는, 방법.
  22. 제16항에 있어서, 상기 제1 IC 패키지 또는 상기 제2 IC 패키지 중 적어도 하나가 코어리스(coreless)인, 방법.
  23. 제16항에 있어서, 상기 제2 IC 패키지는 하나 이상의 다이들이 배치되는 패키지 기판을 가지는, 방법.
  24. 제16항에 있어서,
    상기 제2 IC 패키지의 상기 제2 표면에 위치하는 상기 하나 이상의 전도성 컨택들이 상기 제1 복수의 전도성 컨택들과 상기 제2 IC 패키지의 상기 제1 표면 사이에 배치되도록 상기 제2 IC 패키지를 상기 제1 IC 패키지에 결합시키는 단계를 더 포함하는, 방법.
  25. 제16항에 있어서, 상기 제1 리세스 및 상기 제2 리세스는 50 마이크론과 500 마이크론 사이의 깊이를 갖는, 방법.

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