KR102405553B1 - 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법 - Google Patents

멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR102405553B1
KR102405553B1 KR1020210097768A KR20210097768A KR102405553B1 KR 102405553 B1 KR102405553 B1 KR 102405553B1 KR 1020210097768 A KR1020210097768 A KR 1020210097768A KR 20210097768 A KR20210097768 A KR 20210097768A KR 102405553 B1 KR102405553 B1 KR 102405553B1
Authority
KR
South Korea
Prior art keywords
electrode
memory device
layer
resistance
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020210097768A
Other languages
English (en)
Other versions
KR102405553B9 (ko
Inventor
손현철
이정우
김재연
윤창호
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020210097768A priority Critical patent/KR102405553B1/ko
Application granted granted Critical
Publication of KR102405553B1 publication Critical patent/KR102405553B1/ko
Publication of KR102405553B9 publication Critical patent/KR102405553B9/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L45/147—
    • H01L27/2463—
    • H01L45/1233—
    • H01L45/1253—
    • H01L45/1625—
    • H01L45/1675—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명은 멀티레벨 저항변화 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 양태에 따르면 제1 전극; 상기 제1 전극에 대향하는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 저항 변화층을 포함하며, 상기 저항 변화층은 LaNiO3을 포함하는, 멀티레벨(multi-level) 저항변화 메모리 소자가 제공된다. 본 발명에 따른 메모리 소자는 전극 면적, 셋 전압(set voltage) 또는 리셋 전압의 크기에 따라 다양한 상태를 구분 가능하여 멀티레벨 소자의 특성을 갖는다. 또한, 본 소자를 사용하면 고집적화가 가능하고 저장 능력이 우수한 메모리 장치가 제공될 수 있다.

Description

멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법 {Multi-Level Resistive Random Access Memory Element and Method for Preparing the Same}
본 발명은 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법에 관한 것이다.
정보화와 통신화가 가속됨에 따라 반도체 장치의 핵심 부품인 메모리 소자의 초고속화, 초고집적화 및 초절전화가 필수적으로 요구된다. 그러나 플래시 메모리의 집적화가 한계에 도달함에 따라 저항 변화형 메모리(ReRAM, Resistive random access memory), 상 변화 메모리 (PcRAM, Phase-change random access memory), FRAM (Ferroelectric random access memory), MRAM (Magnetic random access memory) 등의 차세대 메모리 기술이 연구되고 있다. 이 중 저항 변화형 메모리는 낮은 구동 전압, 빠른 스위칭 동작 속도를 가지며 고집적 메모리 형성이 가능한 장점을 가지고 있고, 이에 따라 많은 주목을 받고 있다.
ReRAM은 보통 전극 사이에 금속 산화물 부도체가 존재하여 초기에는 저항이 큰 상태로 존재한다. 이 상태의 ReRAM에 전압을 걸어주면 전도성 필라멘트(filament)가 형성되어 필라멘트를 통해서 흐를 수 있는 전도체 즉, 저항이 작은 상태가 되는 메커니즘으로 ReRAM이 작동한다. 그래서 일반적인 필라멘트 타입 ReRAM은 고저항 상태와 저저항 상태 두 가지 상태를 1과 0으로 구분하며 작동한다. 두가지 상태만 구분이 가능한 필라멘트 타입 ReRAM은 멀티레벨(multi-level) 상태를 구분 가능한 ReRAM에 비해 고집적화 능력이 떨어지고 더 많은 저장 능력을 수행하기가 어렵다.
따라서 메모리 장치의 크기를 증가시키지 않으면서도 두 가지 이상의 상태를 프로그램할 수 있는 정보저장 능력이 증가된 메모리 장치가 요구된다.
본 발명의 목적은 1과 0의 두가지 상태 뿐만 아니라 중간 레벨도 저장할 수 있는 멀티레벨 메모리 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 제1 전극; 상기 제1 전극에 대향하는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 저항 변화층을 포함하며, 상기 저항 변화층은 LaNiO3을 포함하는, 멀티레벨(multi-level) 저항변화 메모리 소자가 제공된다.
본 발명의 일 구현예에 따르면, 상기 저항 변화층은 상기 제1 전극의 면적에 따라 저항값이 변할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 저항 변화층은 셋 전압(set voltage) 또는 리셋 전압(reset voltage)의 크기에 따라 저항값이 변할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 제2 전극은 산소 반응성이 있는 금속 또는 금속 합금을 포함할 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 제2 전극은 산소 반응성이 있는 금속 또는 금속 합금을 포함하고 상기 저항 변화층과 접촉하는 하층; 및 상기 하층의 금속 또는 금속 합금과는 상이한 배선용 금속 또는 금속 합금을 포함하는 상층을 포함하는 것일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 산소 반응성이 있는 금속 또는 금속 합금은 TiN, TaN, Ti, 또는 Ta 일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 제1 전극은 Al, W, Cu, Pt, Ir, Au, 또는 Ru를 포함할 수 있다.
본 발명의 다른 일 양태에 따르면, 기판 상에 제1 전극을 형성하는 단계; 상기 제1 전극 상에 LaNiO3 을 포함하는 저항 변화층을 형성하는 단계; 및 상기 저항 변화층 상에 제2 전극을 형성하는 단계를 포함하는, 멀티레벨 저항변화 메모리 소자의 제조 방법이 제공된다.
본 발명의 일 구현예에 따르면, 상기 저항 변화층은 10 내지 30%의 산소 분압 조건에서 DC/RF 동시 인가 스퍼터링에 의해 증착될 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 DC/RF 동시인가 스퍼터링은 50 내지 200 W 범위의 DC와 50 내지 200 W 범위의 RF 를 이용하는 것일 수 있다.
본 발명의 다른 일 구현예에 따르면, 상기 방법은 상기 저항 변화층을 리프트-오프(lift-off) 방식에 의해 패터닝하는 단계를 추가로 포함할 수 있다.
본 발명의 다른 일 양태에 따르면, 앞서 기재된 바와 같은 멀티레벨 저항변화 메모리 소자를 포함하는 메모리 장치가 제공된다.
본 발명의 일 구현예에 따르면, 상기 메모리 장치는 크로스 포인트 어레이 구조를 갖는 것일 수 있다.
본 발명에 따른 메모리 소자는 전극 면, 셋 전압(set voltage) 또는 리셋 전압의 크기에 따라 다양한 상태를 구분 가능하여 멀티레벨 소자의 특성을 갖는다. 또한, 본 소자를 사용하면 고집적화가 가능하고 메모리 능력이 우수한 메모리 장치가 제공될 수 있다.
도 1은 본 발명의 일 구현예에 따른 멀티레벨 저항 변화형 메모리 소자(200)를 도식적으로 나타낸 단면도이다.
도 2a 내지 도 2e는 본 발명의 일 구현예에 따른 멀티레벨 저항 변화형 메모리 소자(200)의 제조 방법에서, 저항변화층(220)과 제1 전극(210)의 형성 단계의 일례를 보여주는 도면이다.
도 3은 실시예에서 증착한 LaNiO3 박막을 RBS 분석(러더퍼드 후방산란 분광분석)하고 그 스펙트럼을 나타낸 것이다.
도 4는 실시예에 따라 제조한 TiN/LaNiO3/W 소자 (전극 면적 1.921 μm*1.921 μm)에 대해 측정한 I-V 그래프이다.
도 5는 실시예에 따라 제조한 TiN/LaNiO3/Pt 소자 (전극 면적 2 μm*2 μm)에 대해 측정한 I-V 그래프이다.
도 6은 실시예에 따라 제조한 TiN/LaNiO3/Pt 소자를 사용하여 전극 면적을 다르게 하거나 (도 6의 (a)), 셋 전압을 다르게 하거나 (도 6의 (b)), 리셋 전압을 다르게 하여 (도 6의 (c)) 측정한 I-V 그래프이다.
이하, 본 발명에 대해 상세히 설명한다.
본 출원에서 사용한 용어는 단지 특정한 구현예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다, "함유"한다, "가지다"라고 할 때, 이는 특별히 달리 정의되지 않는 한, 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술한 용어들에 의해 제한되는 것은 아니다.
층, 막 등의 어떤 부분이 다른 부분 “위에” 또는 “상에” 있다고 할 때, 이는 다른 부분 “바로 위에” 또는 “바로 상에” 있어서 어떤 부분과 다른 부분이 서로 접해 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 존재하는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 “바로 위에” 또는 “바로 상에” 있다고 할 때는 중간에 다른 부분이 없는 것을 의미한다.
이하에서는 먼저, 도 1을 참조하여 본 발명의 일 양태에 따른 멀티레벨 저항변화형 메모리 소자 (200)에 대해 구체적으로 설명한다.
본 발명의 일 양태에 따르면, 제1 전극(260); 상기 제1 전극에 대향하는 제2 전극(210); 및 상기 제1 전극과 상기 제2 전극 사이의 저항 변화층(220)을 포함하며, 상기 저항 변화층(220)은 LaNiO3을 포함하는, 멀티레벨(multi-level) 저항변화 메모리 소자(200)가 제공된다.
도 1을 참조하면, 상기 제1 전극(260)은 기판(270) 및 상기 기판 상의 도전층(250) 상에 있다. 상기 기판(270)은 통상의 반도체 메모리 장치의 제작에 이용되는 것을 사용할 수 있으며, 예를 들어, Si 기판, 폴리실리콘 기판 등이 이용될 수 있고, 이에 한정되지는 않는다. 세라믹 기판, 플렉서블용 고분자 기판 등을 사용하여도 된다. 또한, 상기 도전층(250)은 메모리 장치를 작동시키기 위한 임의 배선층, 예를 들어 드레인 전극층일 수 있으며, 이에 따라 배선용 금속 물질, 예를 들어 Ti 를 포함하거나, 금속층과 산화물층이 적층된 형태일 수도 있다.
제1 전극(260)은 Al, W, Cu, Pt, Ir, Au, Ru, Ti, Ta, TiN, TaN 등과 같은 금속 물질과, Si 및 WSix, NiSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물 등을 포함할 수 있다. 본 발명의 일 구현예에 따르면, 상기 제1 전극(260)은 Al, W, Cu, Pt, Ir, Au, 또는 Ru 를 포함하는 것일 수 있다.
제2 전극(210)은 제1 전극과 마찬가지로, Al, W, Cu, Pt, Ir, Au, Ru, Ti, Ta, TiN, TaN 등과 같은 금속 물질과, Si 및 WSix, NiSix, CoSix, TiSix 등과 같은 실리콘 금속 화합물 등을 포함할 수 있다. 상기 제2 전극(210)과 제1 전극(260)을 구성하는 물질은 반드시 동일할 필요는 없다.
본 발명의 일 구현예에 따르면, 상기 제2 전극(210)은 산소 반응성이 있는 금속 또는 금속 합금을 포함하는 것일 수 있다. 또한, 본 발명의 다른 일 구현예에 따르면, 상기 제2 전극(210)은 적어도 2 이상의 층이 적층된 구조일 수도 있으며, 예를 들어 산소 반응성이 있는 금속 또는 금속 합금을 포함하고 상기 저항 변화층과 접촉하는 하층; 및 상기 하층의 금속 또는 금속 합금과는 상이한 배선용 금속 또는 금속 합금을 포함하는 상층을 포함하는 구조일 수 있다. 여기서 상기 산소 반응성이 있는 금속 또는 금속 합금은 TiN, TaN, Ti, 또는 Ta일 수 있다. 상기 전술한 상층은 배선용 금속 또는 금속 합금, 예를 들어 Al, W, Cu, Pt, Ir, Au, 또는 Ru 를 포함하는 것일 수 있다. 본 발명의 일 구현예에 따르면, 상기 제1 전극(260)은 W 또는 Pt 이고, 상기 제2 전극(210)은 TiN 과 Pt 가 적층된 것일 수 있다.
에칭 정치층(240)은 SiN, SiON, SiC, SiCN, BN(Boron nitride) 또는 이들의 조합으로 형성될 수 있으며, 필요에 따라 생략하여도 된다. 절연층(230)은 Al2O3, SiO2, ZrO2, TiO2, NiO, ZnO, NbO2, MnOx, WOx, Ta2O5 또는 HfO2와 같은 금속 산화물계 절연층을 사용할 수 있으며, 예를 들어 SiO2 층일 수 있다.
저항 변화층(220)은 본 발명에 따라 LaNiO3 를 포함할 수 있다. LaNiO3 은 Mott 전이(transition) 특성을 가진 물질이고, 페로브스카이트 결정 구조를 가진 것일 수 있다. 본 발명에 따른 저항변화형 메모리 소자에 있어서, LaNiO3 은 interface 유형의 저항 변화형 메모리 소자의 저항 변화층으로 사용될 수 있다는 것이 발견되었다. 본 발명의 일 구현예에 따르면, LaNiO3 를 포함하는 저항변화층(220)은 전극, 예를 들어 제1 전극(260)의 면적에 따라 저항값이 변할 수 있다. 또한, 본 발명의 일 구현예에 따르면, LaNiO3 를 포함하는 저항변화층(220)은 셋 전압(set voltage) 또는 리셋 전압(reset voltage)의 크기에 따라 저항값이 변할 수 있다. 이에 따라, 전극의 면적이나 셋 전압 또는 리셋 전압의 크기를 변화시킴으로써 저항값을 제어하여 다양한 레벨을 구분하고 저장할 수 있다.
본 발명의 다른 일 양태에 따르면, 기판(270) 상에 제1 전극(260)을 형성하는 단계; 상기 제1 전극(260) 상에 LaNiO3 을 포함하는 저항 변화층(220)을 형성하는 단계; 및 상기 저항 변화층(220) 상에 제2 전극을(210) 형성하는 단계를 포함하는, 멀티레벨 저항변화 메모리 소자(200)의 제조 방법이 제공된다.
상기 제조 방법을 상세히 설명하면, 기판(270) 상에 도전층(250), 제1 전극(260)을 차례로 적층하고, 상기 제1 전극(260)을 패터닝한다. 상기 도전층(250)과 제1 전극(260)의 적층은 예를 들어, 열 증착, 이온빔 증착, 스퍼터링 증착, 또는 원자층 증착과 같은 통상적인 증착 방식을 이용하여 수행될 수 있으며, 만약에 용액 공정을 수행할 수 있는 금속계 물질이라면 스핀 코팅, 딥 코팅과 같은 용액 공정에 의해 형성될 수도 있다. 또한, 상기 제1 전극(260)의 패터닝은 목적하는 바에 따라 다양한 크기의 전극 면적이 구현될 수 있도록 실시될 수 있으며, 패터닝 방법으로는 통상의 포토리소그래피, 전자빔 리소그래피 방식, 또는 리프트-오프 방식을 사용하여 수행될 수 있다.
다음으로 에칭 정지층(240) 및 절연층(230)을 적층한 후, 저항 변화층(220)과 제2 전극(210)을 적층하고 통상의 포토리소그래피, 전자빔 리소그래피 방식, 또는 리프트-오프 방식을 사용하여 저항 변화층(220)과 제2 전극(210)을 상기 패터닝된 제1 전극(260)의 위치와 면적에 따라 패터닝한다. 상기 에칭 정지층(240), 절연층(230), 저항 변화층(220), 제2 전극(210)도 예를 들어, 열 증착, 이온빔 증착, 스퍼터링 증착, 또는 원자층 증착과 같은 통상적인 증착 방식을 이용하여 적층될 수 있으며, 만약에 용액 공정을 수행할 수 있는 금속계 물질이라면 스핀 코팅, 딥 코팅과 같은 용액 공정에 의해 형성될 수도 있다. 또한, 상기 저항 변화층(220), 제2 전극(210)의 패터닝 방법도 통상의 포토리소그래피, 전자빔 리소그래피 방식, 또는 리프트-오프 방식을 사용하여 수행될 수 있다.
도 2a 내지 도 2e를 참조하여 상기 저항 변화층(220), 제2 전극(210)의 형성 및 패터닝 단계에 대해 상세히 설명하면, 도 2a 내지 도 2e는 리프트-오프 방식에 따른 패터닝 단계를 예시적으로 나타내는 도면이다. 포토레지스트층(510)을 적층한 후 (도 2a), 목적하는 패턴의 마스크층(520) 상에 예를 들어 UV 광을 조사하고 (도 2b), 포토레지스트층(510)을 현상제로 현상하면 목적하는 포토레지스트 패턴을 형성하게 된다 (도 2c).
그 후, 저항 변화층(220)과 제2 전극(210)을 차례대로 적층한다 (도 2d). 본 발명의 일 구현예에 따르면, 저항 변화층(220)은 10 내지 30%의 산소 분압 조건에서 DC/RF 동시 인가 스퍼터링에 의한 증착에 의해 형성될 수 있다. 또한, 본 발명의 일 구현예에 따르면, 상기 DC/RF 동시인가 스퍼터링은 50 내지 200 W 범위의 DC와 50 내지 200 W 범위의 RF 를 이용하여 수행될 수 있다. 이와 같이 산소 분압 하에 DC/RF 동시 인가 스퍼터링에 의해 증착을 수행함으로써 결정성과 전기적 특성이 양호해질 수 있다. 저항 변화층(220)의 두께는 2 내지 200 nm의 범위, 예를 들어, 2 내지 50 nm의 범위로 형성될 수 있다. 저항 변화층(220)과 제2 전극(210)의 적층 후, 상기 포토레지스트층(510)을 리프트-오프하여 제거함으로써 저항 변화층(220)과 제2 전극(210)을 패터닝할 수 있다 (도 2e).
본 발명에 따른 멀티레벨 저항 변화형 메모리 소자는 다양한 전자 소자에 적용될 수 있다. 본 발명의 일 양태에 따르면 본 발명은 전술한 바와 같은 본 발명의 멀티레벨 저항 변화 메모리 소자를 포함하는 메모리 장치를 제공한다. 상기 메모리 장치는 선택 소자를 포함하는 것일 수 있으며, 크로스 포인트 어레이 구조를 갖는 것일 수 있다.
이하, 본 발명의 이해를 돕기 위하여 실시예를 참고하여 본 발명을 보다 상세히 설명한다. 그러나 하기의 실시예는 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것일 뿐, 하기 실시예에 의해 본 발명의 내용이 한정되는 것은 아니다.
[실시예] 메모리 소자의 제조
0.4 μm, 1.0 μm, 2.0 μm, 4.0 μm, 8.0 μm 의 다양한 크기로 제1 전극을 형성하였다. 저항 변화층으로서 LaNiO3 박막은 산소(O2) 분압 25%로 하여 산소 가스와 아르곤 가스를 주입하고 Ni, La 금속 타겟을 사용하고, DC Ni 70 W, RF La 100 W의 전력으로 플라즈마를 형성하는 스퍼터링 방법으로 증착하였으며, 두께는 15 nm 였다. 상기 증착한 LaNiO3 박막을 RBS 분석(러더퍼드 후방산란 분광분석)하였으며(도 3 참조), La:Ni:O의 조성이 약 1:1:3 이라는 것을 확인하였다. 제2 전극은 Ti 금속 타겟을 사용하고, 아르곤 가스와 질소 가스를 주입하고 DC 파워로 플라즈마를 형성하는 스퍼터링 방법으로 TiN 층을 형성하였으며 두께는 100 nm 였다. 상기 LaNiO3 박막과 TiN 층은 리프트-오프 방식으로 패터닝하였다.
[평가예 1]
제1 전극, 제2 전극으로 각각 W(텅스텐), TiN 을 사용하고 상기 TiN층 위에 Pt 층을 증착한 구조의 소자를 전술한 실시예의 방법에 따라 제작하였다 (TiN/LaNiO3/W 소자). 도 4는 상기 소자(전극 면적 1.921 μm*1.921 μm)에 대해 측정한 I-V 그래프이다. 도 4로부터 본 발명에 따른 소자는 interface 유형의 ReRAM 특성을 보인다는 알 수 있다.
[평가예 2]
제1 전극으로 Pt 를 사용한 것을 제외하고는 평가예 1에서와 동일한 방식으로 소자를 제작하였으며 (TiN/LaNiO3/Pt 소자), 제작된 소자에 대해 측정한 I-V 그래프를 도 5에 나타내었다 (전극 면적 2 μm*2 μm). 도 5로부터 본 발명에 따른 소자는 interface 유형의 ReRAM 특성을 보인다는 알 수 있다.
[평가예 3]
실시예에 따라 제조한 TiN/LaNiO3/Pt 소자를 사용하여 전극 면적을 다르게 하여 I-V 그래프를 얻었으며 이를 도 6의 (a)에 나타내었다, 추가로 ,셋 전압을 다르게 하거나 (도 6의 (b)), 리셋 전압을 다르게 하여 (도 6의 (c)) I-V 그래프를 얻었다. 도 6으로부터 본 발명에 따른 소자는 전극 면적, 셋 전압, 또는 리셋 전압에 따른 멀티레벨 저항변화형 소자의 특성을 보인다는 것을 확인할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200: 메모리 소자
210: 제2 전극 220: 저항 변화층 260: 제1 전극
230: 절연층 240: 에칭 정지층
250: 도전층 270: 기판
510: 포토레지스트층
520: 마스크층

Claims (13)

  1. 제1 전극;
    상기 제1 전극에 대향하는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이의 저항 변화층을 포함하며,
    상기 저항 변화층은 LaNiO3을 포함하고,
    상기 저항 변화층은 상기 제1 전극의 면적에 따라 저항값이 변하는 것을 특징으로 하고,
    상기 제1 전극의 면적은 1.0μm2 내지 8.0μm2인 것을 특징으로 하는,
    멀티레벨(multi-level) 저항변화 메모리 소자.
  2. 삭제
  3. 제1항에 있어서, 상기 저항 변화층은 셋 전압(set voltage) 또는 리셋 전압(reset voltage)의 크기에 따라 저항값이 변하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자.
  4. 제1항에 있어서, 상기 제2 전극은 산소 반응성이 있는 금속 또는 금속 합금을 포함하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자.
  5. 제1항에 있어서, 상기 제2 전극은
    산소 반응성이 있는 금속 또는 금속 합금을 포함하고 상기 저항 변화층과 접촉하는 하층; 및
    상기 하층의 금속 또는 금속 합금과는 상이한 배선용 금속 또는 금속 합금을 포함하는 상층을 포함하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자.
  6. 제4항 또는 제5항에 있어서, 상기 산소 반응성이 있는 금속 또는 금속 합금은 TiN, TaN, Ti, 또는 Ta 인 것을 특징으로 멀티레벨 저항변화 메모리 소자.
  7. 제6항에 있어서, 상기 제1 전극은 Al, W, Cu, Pt, Ir, Au, 또는 Ru를 포함하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자.
  8. 기판 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 LaNiO3 을 포함하는 저항 변화층을 형성하는 단계;
    상기 저항 변화층 상에 제2 전극을 형성하는 단계를 포함하고,
    상기 제1 전극의 면적은 1.0μm2 내지 8.0μm2인 것을 특징으로 하는,
    멀티레벨 저항변화 메모리 소자의 제조 방법.
  9. 제8항에 있어서, 상기 저항 변화층은 10 내지 30%의 산소 분압 조건에서 DC/RF 동시 인가 스퍼터링에 의해 증착되는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자의 제조 방법.
  10. 제9항에 있어서, 상기 DC/RF 동시인가 스퍼터링은 50 내지 200 W 범위의 DC와 50 내지 200 W 범위의 RF 를 이용하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자의 제조 방법.
  11. 제8항에 있어서, 상기 저항 변화층을 리프트-오프(lift-off) 방식에 의해 패터닝하는 단계를 추가로 포함하는 것을 특징으로 하는 멀티레벨 저항변화 메모리 소자의 제조 방법.
  12. 제1항에 기재된 멀티레벨 저항변화 메모리 소자를 포함하는 메모리 장치.
  13. 제12항에 있어서, 크로스 포인트 어레이 구조를 갖는 것을 특징으로 하는 메모리 장치.
KR1020210097768A 2021-07-26 2021-07-26 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법 Active KR102405553B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210097768A KR102405553B1 (ko) 2021-07-26 2021-07-26 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210097768A KR102405553B1 (ko) 2021-07-26 2021-07-26 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR102405553B1 true KR102405553B1 (ko) 2022-06-03
KR102405553B9 KR102405553B9 (ko) 2022-12-27

Family

ID=81983422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210097768A Active KR102405553B1 (ko) 2021-07-26 2021-07-26 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102405553B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048779A (ja) * 2005-08-05 2007-02-22 Sharp Corp 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
KR20100136061A (ko) * 2009-06-18 2010-12-28 광주과학기술원 메모리 소자 및 그 제조방법
JP2011249542A (ja) * 2010-05-26 2011-12-08 Toshiba Corp 半導体記憶装置
KR20190065980A (ko) * 2019-02-25 2019-06-12 연세대학교 산학협력단 전이금속산화물 재료의 특성을 이용한 차세대 비휘발성 모트 메모리 소자
KR20190127119A (ko) * 2018-05-03 2019-11-13 한양대학교 산학협력단 스퍼터링 방법으로 제조되는 저항변화층을 구비하는 저항변화 메모리 및 그의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048779A (ja) * 2005-08-05 2007-02-22 Sharp Corp 可変抵抗素子とその製造方法並びにそれを備えた記憶装置
KR20100136061A (ko) * 2009-06-18 2010-12-28 광주과학기술원 메모리 소자 및 그 제조방법
JP2011249542A (ja) * 2010-05-26 2011-12-08 Toshiba Corp 半導体記憶装置
KR20190127119A (ko) * 2018-05-03 2019-11-13 한양대학교 산학협력단 스퍼터링 방법으로 제조되는 저항변화층을 구비하는 저항변화 메모리 및 그의 제조 방법
KR20190065980A (ko) * 2019-02-25 2019-06-12 연세대학교 산학협력단 전이금속산화물 재료의 특성을 이용한 차세대 비휘발성 모트 메모리 소자

Also Published As

Publication number Publication date
KR102405553B9 (ko) 2022-12-27

Similar Documents

Publication Publication Date Title
US7820996B2 (en) Nonvolatile memory device made of resistance material and method of fabricating the same
US8575586B2 (en) Resistive memory device and method for manufacturing the same
US7510929B2 (en) Method for making memory cell device
KR20080064353A (ko) 저항 메모리 소자 및 그 제조 방법
US20080185687A1 (en) Memory device and method for fabricating the same
WO2012169195A1 (ja) 抵抗変化素子及びその製造方法
US20130270510A1 (en) Nonvolatile semiconductor memory element, nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
KR20060083368A (ko) 산화막의 저항변화를 이용한 비휘발성 기억소자 및 그제조방법
US12193344B2 (en) Method for manufacturing resistive random access memory
CN111584711B (zh) 一种rram器件及形成rram器件的方法
KR101046725B1 (ko) 저항성 메모리 장치
CN114078901A (zh) 电阻式存储装置以及其制作方法
KR102405553B1 (ko) 멀티레벨 저항 변화형 메모리 소자 및 이의 제조 방법
CN111403599B (zh) 一种半导体结构及其制备方法
US9577189B2 (en) Method for forming RRAM cell including V-shaped structure
JP7145495B2 (ja) 不揮発性記憶素子
CN112467030A (zh) 一种半导体器件及其制造方法
KR20120059195A (ko) 자체 선택 특성을 가지는 3층 저항변화 메모리
KR20100133761A (ko) 저항 변화 메모리 소자 및 그 제조방법
KR20060106035A (ko) 저항변화 기억소자용 박막 구조물 및 그 제조 방법
TW202107679A (zh) 記憶體單元
KR102432688B1 (ko) 다중층 선택 소자 및 그 제조 방법
US20240172570A1 (en) Semiconductor device and method for fabricating the same
US20230142183A1 (en) Semiconductor device and method for fabricating the same
US20250127067A1 (en) Semiconductor device and method for fabricating the same

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210726

PA0201 Request for examination
PA0302 Request for accelerated examination

Patent event date: 20210726

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20220126

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220527

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220531

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220531

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction

Patent event code: PG17011E01I

Patent event date: 20221220

Comment text: Request for Publication of Correction

Publication date: 20221227