KR102397226B1 - 성장 기판의 후면을 에칭하는 단계를 포함하는 광전자 디바이스를 생성하기 위한 방법. - Google Patents

성장 기판의 후면을 에칭하는 단계를 포함하는 광전자 디바이스를 생성하기 위한 방법. Download PDF

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Abstract

본 발명은 a) 반도체 재료로 만들어진 성장 기판(10)을 제공하는 단계; b) 하부 면(20i)을 각각 포함하는 복수의 다이오드(20)를 형성하는 단계; c) 하부 면(20i)을 자유롭게 하기 위해 기판의 적어도 일부(12; 13)를 제거하는 단계를 포함하는, 광전자 디바이스(1)를 제조하기 위한 방법에 관한 것이고; 여기서: - 단계 a)는 기판의 하부 부분 및 상부 부분을 생성하는 단계를 수반하고, 상부 부분(12)은 균일한 두께(eref) 및 하부 부분의 도핑 레벨 미만의 도핑 레벨을 가지며; - 단계 c)는 상부 부분(12)에 관하여 선택적인 화학적 에칭에 의해 하부 부분(11)의 제거를 수반한다.

Description

성장 기판의 후면을 에칭하는 단계를 포함하는 광전자 디바이스를 생성하기 위한 방법.
본 발명의 분야는 발광 다이오드들 또는 포토다이오드들을 가진 광전자 디바이스를 제조하기 위한 방법들의 분야이다. 본 발명은 특히 디스플레이 스크린들 및 이미지 투사기들 같은 발광 다이오드들의 매트릭스(matrix)를 가진 디바이스들뿐 아니라, 광검출기들 및 이미지 센서들 같은 포토다이오드들의 매트릭스를 가진 디바이스들의 분야에 적용된다.
발광 다이오드들을 가진 광전자 디바이스들을 제조하기 위한 방법들은, 다이오드들이 형성된 성장 기판의 완전한 또는 부분적 제거 단계를 포함할 수 있다. 이것은 특히 우리가 디스플레이 스크린 또는 이미지 투사기를 만들기 위해 발광 다이오드들의 픽셀화(pixelization)를 수행하고자 하는 경우이다.
이런 종류의 광전자 디바이스의 발광 다이오드들은 3-차원 반전도성 요소, 예컨대 제1 도핑 부분을 형성하는 와이어(wire)를 각각 포함하고, 제1 도핑 부분의 일부는 적어도 하나의 양자 우물을 포함할 수 있는 활성 존에 의해 커버되고, 그리고 제2 도핑 부분에 의해, 제1 및 제2 도핑 부분들은 p-n 접합을 형성한다.
따라서, 문헌 WO2011/048318은 발광 스크린을 획득하는 목적을 위해, 와이어 발광 다이오드들을 가진 광전자 디바이스를 제조하기 위한 방법의 예를 설명한다. 이 방법은 성장 기판을 공급하는 단계, 성장 기판으로부터 시작하여 복수의 발광 다이오드를 형성하는 단계, 및 이어서 이 모든 경우에서, 활성 매트릭스를 가진 발광 다이오드들의 자유 단부를 조립한 이후 성장 기판의 제거 단계를 포함한다. 성장 기판은 화학적 에칭 또는 부식에 의해 제거될 수 있다.
그러나, 이 문헌에서 설명된 바와 같이 기판을 제거하는 것이 광전자 디바이스의 적어도 일부의 구조적 열화를 유도할 공산이 있는 것으로 보인다.
본 발명의 목적은 적어도 부분적으로 종래 기술의 단점들을 개선하는 것이고, 더 구체적으로 본 발명의 목적은 광전자 디바이스를 제조하기 위한 방법을 제안하고:
a) 서로 대향하는 전면 및 후면을 포함하는 반도체 재료로 만들어진 소위 성장 기판을 공급하는 단계;
b) 전면 상에, 복수의 다이오드를 형성하는 단계 - 각각의 다이오드는 기판 상에 놓이는 하부 면을 포함함 -;
c) 후면으로부터, 다이오드들의 적어도 일부의 하부 면을 자유롭게 하기 위해 기판의 적어도 일부를 제거하는 단계 - 제거된 부분은 초기에 상기 다이오드들의 부분에 대향하게 위치됨 - 를 포함하고;
여기서:
- 단계 a)는 다이오드들에 대향하여 각각 연장되는 기판의 하부 부분 및 상부 부분을 생성하는 단계를 포함하고, 상기 부분들은 하나의 그리고 동일한 타입의 전도성으로 도핑되고, 하부 부분은 제1 도핑 레벨을 가지며, 상부 부분은 제1 레벨보다 더 낮은 제2 도핑 레벨을 가지며 전면으로부터 하부 부분까지 균일한 두께로 연장되고;
- 단계 c)는 상부 부분에 관하여 선택적인 화학적 에칭에 의해 하부 부분을 제거하는 단계를 포함한다.
이런 제조 방법의 소정의 바람직하지만 비제한적인 양상들은 다음과 같다.
단계 c)는 다이오드들의 하부 면을 자유롭게 하기 위해, 전면에 평행한 평면에서, 화학적 에칭에 의해 기판의 상부 부분의 완전한 또는 부분적 제거를 더 포함할 수 있다.
각각의 다이오드는 다이오드의 p-n 접합의 형성에 참여하는 반전도성 요소를 포함할 수 있고, 각각의 다이오드의 하부 면은 상기 반전도성 요소와 전기 접촉한다. 제조 방법은 다이오드들의 상기 부분의 하부 면과 접촉하는 적어도 하나의 제1 전도성 스터드(stud)를 형성하는 단계 d)를 포함할 수 있다.
단계 b)에서, 다이오드들은 다이오드들의 복수의 별개의 어셈블리로서 공간적으로 분포될 수 있고, 각각의 어셈블리는 광전자 디바이스의 화소를 형성하도록 의도된다.
단계 d)에서, 복수의 별개의 제1 전도성 스터드가 형성될 수 있고, 각각 제1 전도성 스터드는 하나의 그리고 동일한 어셈블리의 다이오드들의 하부 면과 접촉한다.
상부 부분은 소위 측면 부분들에 의해 전면과 평행한 평면에서 서로 분리된 소위 중앙 부분들을 포함할 수 있고, 각각의 중앙 부분은 다이오드들의 어셈블리에 대향하여 위치되고 측면 부분들은 다이오드들의 어셈블리들 사이에 위치된다.
단계 c)는 중앙 부분들을 제거하고 측면 부분들을 보존하고, 따라서 측면 유지 벽들을 형성하기 위해 전면과 평행한 평면에서 상부 부분의 부분적 제거를 포함할 수 있다.
단계 c)에서, 중앙 부분들은 습식 또는 건식 에칭에 의해 에칭될 수 있다.
단계 a)는, 상기 중앙 부분들이 제1 도핑 레벨 이상의 도핑 레벨을 가지는 방식으로 그리고 측면 부분들이 제2 도핑 레벨을 가지도록 상부 부분의 국부적인 도핑에 의해 상기 중앙 부분들을 생성하는 단계를 포함할 수 있고, 각각의 중앙 부분은 상기 측면 부분들 중 하나에 의해 인접한 중앙 부분들로부터 분리되고, 그리고 각각의 중앙 부분은 엄격하게 상부 부분 두께 미만의 두께를 가진다.
단계 c)는 하부 부분의 제거 이후에, 다이오드들의 어셈블리들의 하부 면을 자유롭게 하기 위해, 후면이 중앙 부분에서 개구되도록 기판을 박막화하고, 이어서 측면 부분들에 관하여 선택적인 화학적 에칭에 의해 중앙 부분들의 제거 단계를 포함할 수 있고, 이에 따라 측면 부분들은 측면 유지 벽들을 형성한다.
상부 부분의 상기 두께는 0.5 μm 내지 20 μm일 수 있어서, 단계 c)의 끝에서, 측면 유지 벽들은 0.5 μm 내지 20 μm의 높이를 가진다.
단계 b)는 전기 절연 재료로 이루어진 핵화 층으로부터 시작하여 반전도성 요소들의 에피택시를 포함할 수 있다. 단계 c)는, 단계 d)의 끝에서, 제1 전도성 스터드들이 다이오드들의 하부 면을 형성하는 반전도성 요소들의 하부 표면과 접촉하도록, 핵화 층의 부분들을 제거하는 단계를 포함할 수 있다.
단계 b)는 전도성 또는 반전도성 재료로 만들어진 핵화 층으로부터 시작하여 반전도성 요소들의 에피택시를 포함할 수 있고, 제1 전도성 스터드들은 단계 d)의 끝에서, 다이오드들의 하부 면을 형성하는 핵화 층의 하부 표면과 접촉한다.
단계 b)는 적어도 부분적으로 투명하고, 모든 다이오드들을 커버하는 전도성 전극 층을 퇴적하는 단계를 포함할 수 있고, 여기서 제2 전도성 스터드는 전극 층과 전기 접촉한다.
제2 전도성 스터드는 하부 면을 향해 배향된 전극 층의 소위 하부 표면 측 상에 위치될 수 있거나, 또는 하부 표면에 대향하여 전극 층의 소위 상부 표면 측 상에 위치될 수 있다.
단계 b)는 성장 기판의 전면 또는 핵화 층 상에 유전체 층을 퇴적하는 단계를 포함할 수 있고, 하나 이상의 제1 전도성 스터드는 다이오드들의 하부 면과 접촉하고, 그리고 유전체 층에 의해 전극 층으로부터 전기적으로 절연된다.
각각의 다이오드는 3-차원 반전도성 요소를 포함할 수 있다.
성장 기판의 반전도성 재료는 p-타입 또는 n-타입 전도성에 따라 도핑된 실리콘일 수 있다.
본 발명의 다른 양상들, 목적들, 장점들 및 특징들은 비제한적 예들로서 주어진 본 발명의 바람직한 실시예들의 다음 상세한 설명을 읽고, 그리고 첨부된 도면들을 참조하여 더 명확하게 될 것이다.
도 1a 내지 도 1c는 광전자 디바이스의 적어도 일부의 구조적 열화를 유도하는 제조 방법의 상이한 단계들에 대한 광전자 디바이스의 개략적인 부분 단면도들이다.
도 2a 내지 도 2g는 제1 실시예에 따른 제조 방법의 상이한 단계들에 대한 광전자 디바이스의 개략적인 부분 단면도들이다.
도 3a 및 도 3b는 각각 도 2g에 예시된 광전자 디바이스의 변형의 개략적인 단면도 및 평면도이고; 도 3c는 도 3a에 예시된 디바이스의 변형의 개략적인 단면도이다.
도 4a 내지 도 4c는 제2 실시예에 따른 제조 방법의 상이한 단계들에 대한 광전자 디바이스의 개략적인 부분 단면도들이다.
도 5a 내지 도 5g는 제3 실시예에 따른 제조 방법의 상이한 단계들에 대한 광전자 디바이스의 개략적인 부분 단면도들이다.
도 6a 및 도 6b는 도 4c에 예시된 광전자 디바이스의 변형들의 개략 단면도들이다.
도면들 및 설명의 나머지에서, 동일한 참조부호들은 동일하거나 유사한 요소들을 나타낸다. 게다가, 상이한 요소들은 도면들의 명확성을 보장하기 위해 실척으로 도시되지 않는다. 게다가, 상이한 실시예들 및 변형들은 서로 배타적이지 않고 서로 조합될 수 있다. 달리 언급되지 않으면, "거의", "약" 및 "대략"이라는 용어는 10% 이내를 의미한다.
본 발명은, 다이오드들(20)이 초기에 놓인 기판(10)의 적어도 일부를 그 전체 두께에 걸쳐 제거하는 단계를 포함하는, 다이오드들(20)을 가진 광전자 디바이스(1)를 제조하기 위한 방법에 관한 것이다.
도 1a 내지 도 1c에 예시된 바와 같이, 광전자 디바이스(1)를 제조하기 위한 방법은 다이오드들(20)의 적어도 일부의 구조적 열화를 유도할 수 있다. 상기 방법은:
- 복수의 다이어드(20)를 형성하는 단계 - 다이오드들(20)은 성장 기판(10)의 전면(10s)에서 시작하여 예컨대 갈륨 질화물(GaN)로부터 만들어지고, 성장 기판(10)은 예컨대 실리콘으로 만들어짐 -;
- 모든 다이오드들(20)을 캡슐화하는 유전체 층(31)을 퇴적하고, 이어서 여기서 접착제(33) 층에 의해 캡슐화 층 상에 유지 그립(retaining grip)(32)을 고정하는 단계;
- 다이오드들(20)의 하부 면(20i)을 자유롭게 하기 위해 기판(10)의 전체 두께에 걸쳐 기판(10)의 적어도 일부를 제거하는 단계 - 제거된 부분은 초기에 다이오드들(20)의 적어도 일부에 대향하여 위치됨 -;
- 임의로, 다이오드들(20)의 자유로워진 하부 면(20i) 상에 적어도 하나의 전도성 스터드(도시되지 않음)를 형성하는 단계
를 포함할 수 있다.
도 1a를 참조하여, 그립(32)을 고정하는 단계의 끝에서, 성장 기판(10), 발광 다이오드들(20) 및 여기서 접착제의 층(33)에 의해 캡슐화 층(31)에 접착되는 그립(32)으로 형성된 스택(stack)이, 성장 기판(10)의 후면(10i) 레벨에서, 스택의 층들 각각의 XY 평면에서 두께의 불균등들로부터 특히 발생하는 평탄도 결함들을 유도할 수 있는 것을 알 수 있다. 이 예에서, 평탄도 결함은 성장 기판(10)의 후면(10i)을 통과하는 평면과 그립(32)의 상부 면(32s)을 통과하는 평면 사이의 평행도 결함에 반영된다.
도 1b를 참조하면, 성장 기판(10)의 일부를 제거하는 단계는 예컨대 종래의 연마 기법들에 의해 성장 기판(10)의 전체 표면에 걸쳐 성장 기판(10)을 박막화하고, 작은 두께의 성장 기판(10)의 잔류 층(10.1)을 보존하는 예비 단계를 포함할 수 있다. 이어서, 기판(10)의 제거는 잔류 층(10.1)의 화학적 에칭에 의해 수행될 수 있다. 연마는 일반적으로 그립(32)을 툴 홀더(tool holder)에 고정하고, 이어서 도 1b에 도시된 화살표들에 따라 기판(10)의 후면(10i)에 회전 연마 툴을 적용하는 단계로 이루어진다. 연마 단계의 끝에서, 초기 평탄도 결함들이 XY 평면에서 비-균일성들(Δexy)을 가진 두께를 갖는 잔류 층(10.1)을 획득하는 데 반영된다는 것을 알 수 있다. 따라서, 잔류 층(10.1)은 최대 값(emax)과 최소 값(emin) 사이에서 국부적으로 가변하는 두께를 가질 수 있다.
도 1c를 참조하면, 화학적 에칭에 의한 잔류 층(10.1)의 제거 동안, 발광 다이오드들(20)의 가능한 과-에칭은, 에칭 시간이 필수적으로 에칭될 잔류 층(10.1)의 최대 두께(emax)와 상관됨에 따라 두께(emin)를 가진 존에서 발생할 수 있다. 이런 과-에칭은 광전자 디바이스(1)의 국부적 구조적 열화(빗금 존)를 유도할 수 있다.
이전 예에서, 평탄도 결함들은 스택을 형성하는 상이한 층들의 두께의 비-균일성들과 연관된다. 그러나, 잔류 층(10.1)의 두께(Δexy)의 비-균일성들은 또한 연마 단계 동안 툴 홀더와 연마 툴 사이의 평행도의 결함으로 인할 수 있다. 게다가, 연마 단계의 변형으로서 또는 보완을 위해, 박막화 단계는, 에칭될 잔류 층(10.1)이 획득될 때까지 성장 기판(10)의 화학적 에칭을 수행하는 단계를 포함할 수 있다. 화학적 에칭에 의한 기판(10)의 박막화는 또한 광전자 디바이스(1)의 구조적 열화를 유도할 수 있는 잔류 층(10.1)의 두께(Δexy)의 비-균일성들을 유도하기 쉽다.
디바이스(1)의 구조적 열화 위험성들을 감소시키기 위해, 아래에 설명된 실시예들에 따른 제조 방법은 p-타입 또는 n-타입의 제1 타입의 전도성에 따라 도핑된 반도체 재료로 만들어진 성장 기판(10)을 형성하는 단계를 특정하고, 기판(10)은 제1 도핑 레벨을 가진 소위 하부 부분(11) 및 성장 기판(10)의 하부 부분(11)과 전면(10s) 사이에 위치된 제1 레벨보다 더 낮은 제2 도핑 레벨을 가진 소위 상부 부분(12)을 포함한다. 이후 상세히 설명되는 바와 같이, 상부 부분(12)이 전면(10s)으로부터 시작하여, 그리고 상부 부분(12)에 관하여 하부 부분(11)의 선택적인 화학적 에칭 단계에 의해 균일한 두께(eref)를 가지기 때문에, 방법은 XY 평면에서 일정한 두께의 잔류 층(10.1)을 획득하고, 이어서 위에 언급된 가능한 열화로부터 실질적으로 보호되는 광전자 디바이스(1)를 제조하는 것을 가능하게 한다.
바람직하게, 광전자 디바이스(1)는 다이오드들(20)의 복수의 별개의 어셈블리(D)로 공간적으로 분포된 다이오드들(20)을 포함하고, 어셈블리들(D)은 서로 독립적으로 분극가능하고, 따라서 별개의 화소들(Px)을 형성한다. 다이오드들(20)은 발광할 수 있고 광전자 디바이스(1)는 디스플레이 스크린 또는 이미지 투사 디바이스를 형성할 수 있다.
다이오드들(20)은 다이오드들의 p-n 접합의 형성에 참여하는 반전도성 요소들(21)을 포함한다. 다른 말로, 각각의 다이오드는 반대 타입들의 전도성에 따라 도핑된 2 개의 반전도성 요소로 형성된 반도체 접합을 포함한다. 접합은 p-n 타입 또는 p-i-n 타입일 수 있다.
일 실시예에 따라, 다이오드들(20)은 종방향 축을 따라 세장형 형상을 가질 수 있는, 즉 종방향 축을 따른 종방향 치수가 횡방향 치수들보다 더 큰 3-차원 반전도성 요소들(21)을 포함한다. 이어서, 3-차원 요소들은 "와이어"들, "나노와이어들" 또는 "마이크로와이어들"로 칭해진다. 와이어들(21)의 횡방향 치수들, 즉 종방향 축에 직각인 평면에서 와이어들(21)의 치수들은 10 nm 내지 10 μm, 예컨대 100 nm 내지 10 μm, 및 바람직하게 100 nm 내지 5 μm일 수 있다. 와이어들(21)의 높이, 즉 종방향 축을 따른 와이어들(21)의 종방향 치수는 횡방향 치수들보다, 예컨대 2 배, 5 배 및 바람직하게 적어도 10 배 크다.
종방향 축에 직각인 평면 내의 와이어들(21)의 단면은 다양한 형상들, 예컨대 원형, 달걀형, 또는 다각형 형상, 예컨대 삼각형, 정사각형, 직사각형 또는 심지어 육각형을 가질 수 있다. 여기서, 직경은 단면 레벨에서 와이어(21)의 둘레와 연관된 양인 것으로 정의된다. 직경은 와이어(21)의 단면과 동일한 영역을 가진 디스크의 직경일 수 있다. 국부적 직경은 종방향 축을 따라 와이어(21)의 주어진 높이에서 와이어(21)의 직경이다. 평균 직경은 와이어(21) 또는 와이어(21)의 일부를 따른 국부적 직경들의 평균, 예컨대 산술 평균이다.
설명의 나머지에서, 다이오드들(20)은, 와이어(21)가 활성 존 및 제2 p-도핑 부분으로 형성된 쉘(shell)(22)에 의해 둘러싸이는, 다이오드의 코어(core)를 형성하는 제1 도핑 부분, 예컨대 n-타입이라는 점에서, 소위 코어/쉘 구성으로 형성된 발광 다이오드들(20)이다. 대안적으로, 발광 다이오드들(20)은, 활성 존 및 제2 도핑 부분이 종방향 축을 따라 와이어(21)를 둘러싸지 않고, 본질적으로 와이어(21)의 연장부에 위치되는 축방향 구성으로 만들어질 수 있다.
와이어들(21)은 핵화 표면으로부터 에피택셜적으로 성장된 결정질 재료로 만들어질 수 있고, 핵화 표면은 성장 기판(10)의 표면 또는 성장 기판(10)의 재료와 상이한 재료로 만들어진 핵화 층 또는 스터드(23)의 표면일 수 있다. 와이어들(21)의 재료는 주로 III-V 화합물들 및 특히 III-N 화합물들, II-VI화합물들 또는 IV 화합물들 또는 요소들로부터 선택될 수 있는 제1 반도체 화합물을 포함한다. 예컨대, III-V 화합물들은 화합물들, 이를테면 GaN, InGaN, AlGaN, AlN, InN 또는 AlInGaN, 또는 심지어 화합물들, 이를테면 AsGa 또는 InP일 수 있다. II-VI 화합물들은 CdTe, HgTe, CdHgTe, ZnO, ZnMgO, CdZnO, CdZnMgO일 수 있다. IV 요소들 또는 화합물들은 Si, C, Ge, SiC, SiGe, GeC일 수 있다. 따라서, 와이어들(21)은 다이오드들(20)의 제1 부분들을 형성하고 하나의 타입의 전도성, 여기서 n-타입에 따라 도핑된다. 이 예에서, 와이어들은 n-타입 도핑, 특히 실리콘을 가진 GaN이다. 여기서, 와이어들은 10 nm 내지 10 μm, 예컨대 100 nm 내지 5 μm의 평균 직경을 가지며 여기서 와이어들은 대략 500 nm와 동일하다. 와이어들(21)의 높이는 100 nm 내지 100 μm, 예컨대 500 nm 내지 50 μm이고, 여기서 대략 5 μm와 동일하다.
활성 존은, 다이오드(20)로부터의 대부분의 광 방사선이 방출되는 레벨에서 다이오드(20)의 부분이다. 활성 존은 와이어 및 제2 도핑 부분의 대역 에너지 미만인 금제된 대역 에너지를 가진 반도체 화합물로 만들어진 적어도 하나의 양자 우물을 포함한다. 활성 존은 코어/쉘 구성에서, 와이어(21)의 상부 에지 및 측면 에지를 커버할 수 있다. 활성 존은 장벽 층들 사이에 삽입된 층들 또는 점들 형태의 단일 양자 우물 또는 복수의 양자 우물을 포함할 수 있다. 대안적으로, 활성 존은 양자 우물을 포함할 필요가 없다. 이어서, 활성 존은 와이어 및 제2 도핑 부분의 대역 에너지와 거의 동일한 금제된 대역 에너지를 가질 수 있다. 활성 존은 의도적으로 도핑되지 않은 반도체 화합물로 만들어질 수 있다.
제2 도핑 부분은 코어/쉘 구성에서, 적어도 부분적으로 활성 존을 커버 및 둘러싸는 층을 형성한다. 와이어의 전도성과 반대의 전도성 타입, 즉 여기서 p-타입에 따라 도핑된 제2 반도체 화합물로 만들어진다. 제2 반도체 화합물은 와이어(21)의 제1 반도체 화합물과 동일할 수 있거나 또는 제1 반도체 화합물뿐 아니라 하나 이상의 부가적인 합금 요소를 포함할 수 있다. 이 예에서, 제2 도핑 부분은 GaN 또는 InGaN일 수 있고, p-타입 도핑은 특히 마그네슘으로 도핑된다. 제2 도핑 부분의 두께는 20 nm 내지 500 nm일 수 있고, 약 150 nm와 동일할 수 있다. 물론, 제1 및 제2 부분들의 전도성 타입들은 반전될 수 있다.
도 2a 내지 도 2g는 제1 실시예에 따른 광전자 디바이스(1)를 제조하기 위한 방법의 단계들을 예시하고, 광전자 디바이스(1)는 유리하게 성장 기판(10)으로부터 시작하여 에피택시에 의해 형성된, 여기서 발광성인 다이오드들(20)의 별개의 어셈블리들(D)을 포함하고, 방법은 성장 기판(10)의 적어도 부분들을 제거하는 단계를 포함한다. 여기서, 광전자 디바이스(1)는 디스플레이 스크린 또는 이미지 투사 디바이스를 형성한다.
여기서, 그리고 설명의 나머지 부분에 대해, 직접 3-차원 좌표계(X,Y,Z)가 정의되고, 여기서 X 및 Y 축들은, 발광 다이오드들(20)의 어셈블리들(D)이 연장되는 주 평면에 평행한 평면을 형성하고, 그리고 여기서 Z 축은 주 평면과 거의 직각으로 배향된다. 설명의 나머지에서, "수직" 및 "수직으로"라는 용어들은 Z 축과 거의 평행한 배향에 관한 것이고, "수평" 및 "수평으로"라는 용어들은 XY 평면과 거의 평행한 배향에 관한 것으로 이해되어야 한다. 게다가, "하부" 및 "상부"라는 용어들은 +Z 방향을 따라 증가하는 포지셔닝에 관한 것으로 이해되어야 한다.
도 2a는, 발광 다이오드들(20)이 형성되는 성장 기판(10)을 공급하는 단계를 예시한다. 성장 기판(10)은 모놀리식 반도체 재료, 바람직하게 결정질 및 유리하게 모노-결정질로 만들어진다. 바람직하게, 반도체 재료는 제1 타입의 전도성, 여기서 p-타입을 가진 실리콘이지만, 본 발명은 또한 n-타입 도핑을 가진 실리콘에 적용된다. 성장 기판(10)은 서로 대향하는 전면(10s) 및 후면(10i)을 가진다. 전면(10s)은, 발광 다이오드들(20)이 형성되는 기판(10)의 면이다. 성장 기판(10)은 예컨대 200 μm 내지 1500 μm, 바람직하게 725 μm의 초기 두께(즉, 부분들의 박막화 및 제거 이전)를 가질 수 있다.
처음에, 제1 도핑 레벨을 가지며, 바람직하게 균일한, 즉 Z 축을 따라 그리고 XY 평면에서 대략 일정한 소위 하부 부분(11)이 생성된다. 바람직하게, 제1 도핑 레벨은, 하부 부분(11)의 전기 저항성이 1 mΩ.cm 내지 50 mΩ.cm이도록 한다. 도핑 요소들의 예들은 붕소(B) 및 알루미늄(Al)이다. 하부 부분(11)은 XY 평면에서 연속으로 연장되고, 다이오드들(20)의 각각의 어셈블리(D)와 대향하도록 의도된다. 이 예에서, 하부 부분(11)은 p+ 도핑으로 말해진다. "대향하는"은 일반적으로, 하부 부분이 수직으로, 즉 다이오드들의 어셈블리에 수직으로 위치된 것을 의미한다.
다음으로, 제1 도핑 레벨보다 더 낮은 제2 도핑 레벨을 가진, 바람직하게 균일한 소위 상부 부분(12)이 형성된다. 바람직하게, 제2 도핑 레벨은, 상부 부분(12)의 전기 저항성이 1 mΩ.cm 내지 100 mΩ.cm이도록 한다. 상부 부분(12)은 또한 XY 평면에서 연속으로 연장되고, 다이오드들(20)의 각각의 어셈블리(D)와 대향하도록 의도된다. 상부 부분(12)은 하부 부분(11)과 전면(10s) 사이에 위치되고, 전면(10s)과 동일 평면이고, 즉 전면(10s)에서 개방된다. 상부 부분(12)은 균일한 두께(eref)를 가지며, 즉 기판(10)의 전면(10s)으로부터 시작하여 측정된 상부 부분(12)의 두께는 XY 평면에서 일정하다. 예시로서, 두께는 약 0.5 μm 내지 20 μm일 수 있다. 이 예에서, 상부 부분(12)은 p- 도핑된 것으로 말해진다. 상부 부분은 p+ 도핑된 하부 부분(11)으로부터 시작하여 에피택시에 의해 형성될 수 있다.
도 2b는 성장 기판(10)의 전면(10s) 상에, 다이오드들(20)의 복수의 별개의 어셈블리(D)의 형성을 예시하고, 각각의 다이오드(20)는 이후 와이어라 칭해진 3-차원 반전도성 요소(21)를 포함한다. 다이오드들(20)의 각각의 어셈블리(D)는 XY 평면에서 다른 화소들과 무관하게 활성화될 수 있는 화소(Px)를 형성하도록 의도된 존에 걸쳐 연장된다. 제1 다이오드들(201)의 제1 어셈블리(D1) 및 제2 다이오드들(202)의 제2 어셈블리(D2)는 여기서 도시된다. 다이오드들(20)의 어셈블리들(D)은, 각각의 어셈블리(D)가 p- 도핑 상부 부분(12)에 수직으로 위치된다는 점에서, 성장 기판(10)의 p- 도핑 상부 부분(12)에 대향하여 위치된다.
핵화 층(23)은 성장 기판(10)의 전면(10s) 상에, 특히 발광 화소들을 형성하도록 의도된 전면(10s)의 존들(P)의 레벨에 접촉하여 퇴적된다. 임의적이지만, 이 단계는, 층들(23)이 와이어들(21)의 핵화를 촉진시키기 때문에 유리하다. 핵화 층(23)은 알루미늄 질화물(AlN), 알루미늄 산화물(예컨대 Al2O3), 마그네슘 질화물(MgxNy), 전이 금속 또는 임의의 다른 적합한 재료의 질화물 또는 탄화물로 만들어질 수 있다. 핵화 층(23)의 두께는 몇 나노미터 내지 몇 십 또는 몇 백 나노미터 정도일 수 있다. 이 예에서, 핵화 층(23)은 전기 절연 재료, 예컨대 AlN으로 만들어진다. 변형으로서, 도 3a를 참조하여 이후에 설명된 바와 같이, 재료는 전기적으로 전도성일 수 있다. 핵화 층(23)은 예컨대 핵화 층(23)의 종래의 포토리소그래피 단계 및 에칭 단계에 의해 획득된, 전면(10s)을 커버하는 연속적인 층 형태, 또는 서로 분리된 복수의 핵화 스터드 형태일 수 있다.
다음으로, 유전체 층(24)은 핵화 층(23) 상의 국부적 개구들로부터 시작하여 와이어들(21)의 국부화된 에피택셜 성장을 허용하는 성장 마스크를 형성하기 위해 핵화 층(23) 상에 퇴적된다. 유전체 층(24)은 전기적으로 절연 재료, 이를테면 예컨대, 실리콘 산화물(예컨대 SiO2) 또는 실리콘 질화물(예컨대 Si3N4), 또는 심지어 실리콘 산질화물로 만들어진다. 유전체 층(24)의 두께는 5 nm 내지 800 nm일 수 있고, 예컨대 약 30 nm와 동일할 수 있다.
이어서, 각각 3-차원 반전도성 요소(21)를 포함하는, 발광 다이오드들(20)은 핵화 층(23)으로부터 시작하여 에피택셜 성장에 의해, 예컨대 금속-유기 화학 기상 증착(영어로 MOCVD)에 의해 에피택셜 성장에 의해 형성된다. 3-차원 요소들(21)은 이 경우, Z 축에 거의 수직으로 핵화 층(23)으로부터 연장되는, 또한 소위 제1 도핑 부분들로 칭해지는 와이어들이다. 각각의 다이오드(20)는 활성 존 및 제2 도핑 부분을 포함하는 쉘(22)뿐 아니라 쉘(22)의 제2 도핑 부분과 접촉하는 전도성 전극 층(25)을 더 포함한다. 와이어들(21), 및 일반적으로 발광 다이오드들(20)은 본 설명의 통합 부분을 형성하는 것으로 고려되는 출원 WO2012/136665에 설명된 것과 동일하거나 유사한 방법에 의해 형성될 수 있다. 따라서, 와이어들(21)은 에피택셜 성장에 의해 생성되고, 쉘들(22)은 활성 존 및 제2 도핑 부분으로부터 각각 생성된다.
제2 도핑 부분은 활성 존과의 인터페이스에 위치된 개재된 전자 차단 층(도시되지 않음)을 더 포함할 수 있다. 전자 차단 층은 이 경우 III-N 삼원 화합물, 예컨대 AlGaN 또는 AlInN로 형성될 수 있고, 유리하게 p- 도핑된다. 전자 차단 층은 활성 존에서 방사 재조합들의 레벨을 증가시키는 것을 가능하게 한다.
이어서, 소위 전도성 전극 층(25)이 퇴적되고, 이 경우 상이한 어셈블리들(D)의 모든 발광 다이오드들(20)을 커버한다. 전극 층(25)은 이후에 설명된 제2 전도성 스터드에 의해 하나의 그리고 동일한 값의 전기 분극을 다이오드들(20)에 인가하기에 적합하다. 전도성 전극 층(25)은 다이오드들(20)에 의해 방출된 광에 적어도 부분적으로 투명한 재료, 예컨대 인듐 주석 산화물(영어로 ITO) 또는 임의로(예컨대 갈륨 또는 알루미늄으로) 도핑된 ZnO로 만들어진다. 전도성 전극 층(25)은 몇 나노미터 내지 몇 십 또는 몇 백 나노미터, 예컨대 5 nm 내지 500 nm, 바람직하게 10 nm 내지 100 nm, 예컨대 약 50 nm와 동일한 정도의 두께를 가질 수 있다.
이어서, 소위 상부 전도성 층(26)은, 다이오드들(20)의 쉘(22)에 의해 형성된 방출 표면을 커버하지 않도록 전도성 전극 층(25) 상에 퇴적된다. 상부 전도성 층(26)은 알루미늄, 은, 금, 구리, 루테늄 또는 임의의 다른 적합한 재료로 선택된 하나 이상의 전도성 재료로 만들어지고, 예컨대 20 nm 내지 1500 nm, 바람직하게 400 nm 내지 800 nm의 두께를 가진다. 전도성 층(26)은 전기 저항성을 감소시키는 것을 가능하게 하고, 따라서 전극 층(25)에서 전류의 순환을 개선시킨다.
도 2c는 캡슐화 층(31)을 퇴적하는 단계 및 이어서 접착제 층(도시되지 않음)에 의해 여기서 그립(32)을 고정하는 단계를 예시한다. 캡슐화 층(31)은 모든 다이오드들(20) 및 특히 전극 층(25)을 커버한다. 따라서, 캡슐화 층(31)은 250 nm 내지 50 μm의 두께를 가진다. 캡슐화 층(31)은 전기 절연 재료로 만들어지고 다이오드들(20)에 의해 방출된 방사선에 적어도 부분적으로 투명하고, 예컨대 실리콘 산화물(예컨대, SiO2) 또는 알루미늄 산화물(예컨대, Al2O3), 실리콘 또는 알루미늄 질화물 또는 다른 적합한 무기 재료, 그렇지 않으면 실리콘, 에폭시드, 또는 아크릴 타입의 중합체 또는 다른 적합한 유기 재료로 만들어질 수 있다. 캡슐화 층(31)은 다이오드들(20)에 의해 방출된 광의 적어도 일부를 다른 파장의 광으로 변환시키기에 적합한 인광체들을 포함할 수 있다.
그립(32)은 일시적이거나 영구적일 수 있다. 그립(32)은 다이오드들(20)에 의해 방출된 방사선에 적어도 부분적으로 투명한 재료, 예컨대 유리, 또는 붕규산 유리 또는 심지어 파이렉스(Pyrex) 또는 사파이어로 만들어질 수 있다. 그립(32)은 예컨대 온도 또는 자외선 방사선에 노출시킴으로써 가교결합될 수 있는 접착제를 사용하여 접착함으로써, 또는 심지어 분자 접착에 의해 캡슐화 층(31)에 고정될 수 있다.
도 2d는 p+ 도핑 하부 부분(11)의 두께를 감소시키기 위해, 후면(10i)으로부터 시작하여 성장 기판(10)을 박막화하는 단계를 예시한다. 박막화 이후 p+ 도핑 하부 부분(11)의 국부적 두께는 여전히 영이 아니어서, p- 도핑 상부 부분(12)의 두께(eref)는 일정하게 유지된다. 박막화는 습식 또는 건식 화학적 에칭 기법, 또는 연마 기법에 의해 수행될 수 있다. 위에서 언급된 바와 같은, 얇아진 성장 기판(10)은, 예컨대 성장 기판(10), 캡슐화된 복수의 다이오드(20) 및 그립(32)으로 형성된 스택의 평행도의 초기 결함으로 인해, 그리고/또는 사용된 기계적 또는 화학적 박막화 기법으로 인해, XY 평면에서 두께(Δexy)의 비-균일성들을 가질 수 있다. 따라서, 얇아진 기판(10)은 최대 값(emax)과 최소 값(emin) 사이에서 국부적으로 가변할 수 있는 두께(e1)를 가질 수 있다.
도 2e는 p- 도핑 상부 부분(12)에 관하여 선택적인 화학적 에칭에 의해 p+ 도핑 하부 부분(11)의 제거를 예시한다. 화학적 에칭은 습식 또는 건식일 수 있고, 이 경우 하나 이상의 강산 또는 약산, 예컨대 플로오르화 수소산(HF), 질산(HNO3) 또는 아세트 산(CH3-CO-OH)으로부터 선택된 에천트를 사용하여 습식으로 수행된다. 실제로, 그런 에천트는 고농도 도핑된 실리콘의 하부 부분(11)과 저농도 도핑된 실리콘의 상부 부분(12) 사이의 에칭 속도에서 큰 차이를 가진다. 따라서, p+ 도핑 하부 부분(11)은 p- 도핑 상부 부분(12)보다 적어도 50 배 또는 심지어 100 배로 에칭되고, 이는 부분들(11, 12) 사이의 에칭의 소정의 선택성에 반영된다. p+ 도핑 하부 부분(11)을 제거하는 단계의 끝에서, 얇아진 기판(10)은 두께(eref)가 XY 평면에서 일정한 p- 도핑 상부 부분(12)만을 포함한다. 따라서, 초기 평탄도 결함 및/또는 기계적 또는 화학적 박막화 단계와 연결된 성장 기판(10)의 두께의 비-균일성들은 대개 제거되었다.
도 2f는 이 예에서, 핵화 층(23)에 관하여 선택적인 습식 또는 건식 화학적 에칭에 의해 p- 도핑 상부 부분(12)의 제거를 예시한다. 이 경우, 화학적 에칭은 습식이고 에천트는 예컨대 TMAH(tetramethylammonium hydroxide) 또는 KOH(potassium hydroxide)일 수 있는 산들 또는 염기들로부터 선택될 수 있다. 이 예에서, p- 도핑 상부 부분(12)은 완전히 제거된다. 따라서, 핵화 층(23)의 하부 표면은 자유롭게 남겨지고, 즉 재료로 커버되지 않고, 더 정확하게 더 이상 성장 기판(10)의 재료와 접촉하지 않는다.
이 예에서, 핵화 층(23)의 재료는 전기적으로 절연이다. 따라서, 핵화 층(23)의 제거는 또한 예컨대 다이오드들(20)의 어셈블리들(D)의 존들에서, XY 평면에서 완료되거나, XY 평면에서 국부화된 방식으로 부분적으로 착수된다. 이 예에서, 핵화 층(23)은 와이어(21)의 재료 및 유전체 층(24)의 재료에 관하여 선택적인, 이 경우 습식 또는 건식 화학적 에칭에 의해 완전히 제거된다. 따라서, 이것은, 이 경우 와이어들(21)의 하부 표면에 의해 형성된 다이오드들(20)의 하부 면(20i)을 자유롭게 한다. 다이오드(20)의 하부 면은, 와이어(21)가 전기 접촉하는 다이오드(20)의 면이다. 하부 면은, 와이어가 에피택셜적으로 성장된 전도성 또는 반전도성 재료의 핵화 층의 하부 표면 또는 와이어(21)의 하부 표면에 대응할 수 있다.
도 2g는 복수의 제1 전도성 스터드(41)의 형성을 예시하고, 각각의 전도성 스터드(41)는 다이오드들(20)의 상이한 어셈블리(D)에 대향하고, 해당 어셈블리(D)의 다이오드들(20)의 하부 면(20i)과 접촉하여 퇴적된다. 각각의 전도성 스터드(41)는 다이오드들(20)의 하부 면(20s)과 오움 접촉을 보장하기 위해 선택된 하나 이상의 전도성 재료, 예컨대 GaN의 와이어들의 경우 타입 Ti/Al/Ni/Au, 또는 임의의 다른 적합한 재료의 스택으로 만들어지고, 예컨대 1 μm 내지 10 μm, 예컨대 약 5 μm의 두께를 가진다. 제2 전도성 스터드(42)는 다이오드들(20)의 어셈블리들(D)의 에지에 위치되고 유전체 층(24)으로 만들어진 관통-홀을 통해 전극 층(25)과 접촉한다.
따라서, 성장 기판(10)에 도입된 두께(Δexy)의 임의의 비-균일성들이 p+ 도핑 하부 부분(11)의 선택적인 화학적 에칭 동안 제거된다는 사실에 의해 제조 프로세스 동안 구조가 보존된 광전자 디바이스(1)가 획득되고, 이는 p- 도핑 상부 부분(12)에 의해 형성된 일정한 두께(eref)의 잔류 성장 층을 제공한다.
게다가, 이 경우 광전자 디바이스(1)는 감소된 열 저항성을 가지는 데, 그 이유는 성장 기판(10)이 완전히 제거되었고, 이것이 동작 시 디바이스(1)에 의해 형성된 열의 추출을 개선시키기 때문이다. 게다가, 이 예에서, 광전자 디바이스(1)는 투명한 그립(32)의 두께와 결합된 캡슐화 층(31)의 두께에 의해 본질적으로 제공된 기계적 내구성을 가진다. 변형으로서, 그립은 일시적일 수 있고 제조 프로세스의 후속 단계에서 제거될 수 있다. 이어서, 광전자 디바이스(1)의 기계적 내구성은 본질적으로 캡슐화 층(31)의 두께에 의해 그리고 바람직하게 광전자 디바이스에 하이브리화된 제어 칩에 의해 제공될 수 있다.
다양한 전도성 스터드들(41, 42)의 배열체는 광전자 디바이스(1)를 서로에 무관하게 다이오드들(20)의 상이한 어셈블리들(D)을 분극화하는 데 적합한 제어 칩(도시되지 않음)에 고정시키는 것을 가능하게 한다. 전도성 스터드들(41, 42)과 제어 칩 사이의 고정은 용융가능 재료, 예컨대 인듐, SnAg의 비드(bead)들에 의해, 구리 또는 금의 스터드들에 의해, 또는 심지어 구리/구리 타입의 분자 본딩에 의해, 또는 임의의 다른 하이브리드화 기법에 의해 수행될 수 있다.
도 3a는, 본질적으로 그립(32)에 제거되었다는 점 및 핵화 층으로부터 유도된 핵화 부분(23)이 다이오드들(20)의 각각의 어셈블리(D)의 레벨에서 보존된다는 점에서 상이한 도 2g에 예시된 광전자 디바이스(1)의 변형을 예시하고, 이어서 핵화 재료는 전도성 또는 반전도성이다. 이런 변형에서, 핵화 재료는 와이어들(21)의 핵화를 촉진하고 와이어들(21)에 전하 캐리어들의 주입을 허용하기에 적합하다. 핵화 재료는 전이 금속을 포함할 수 있다. 핵화 재료는 티타늄, 바나듐, 크롬, 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈륨 및 텅스텐, 또는 전이 금속, 예컨대 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 크롬, 몰리브덴, 탄탈륨의 질화물 또는 탄화물, 또는 이들 화합물들의 조합으로부터 선택될 수 있다. 전이 금속들, 및 이들의 질화물 및 탄화물들은 와이어들의 핵화를 허용하고 금속들에 가까운 전기 전도성을 가진다는 장점들을 제공한다.
바람직하게, 각각의 핵화 부분(23)은 본 설명의 통합 부분을 형성하는 것으로 고려되는 2016년 6월 28일에 출원된 출원 FR16/56008에서 설명된 것과 유사하거나 동일한 구조를 가질 수 있다. 따라서, 핵화 부분(23)은 결정질 재료의 하부 서브층으로부터 에피택셜적으로 성장된 전이 금속을 포함하는 재료의 상부 서브층을 포함할 수 있고, 하부 서브층은 예컨대 성장 기판(10)의 표면으로부터 에피택셜적으로 성장되었다.
도 3b는 도 2g 또는 도 3a에 예시된 광전자 디바이스(1)의 평면도이다. 다이오드들(20)의 각각의 어셈블리(D)는 광전자 디바이스(1)의 화소(Px)를 형성한다. 다이오드들(20)의 어셈블리들(D)은 제1 전도성 스터드(41)(점선으로 도시됨)의 어느 하나와 전기 접촉하지 않는 개재된 에지(2)에 의해 XY 평면에서 서로 분리된다. 광전자 디바이스(1)는, 제2 전도성 스터드(42)가 위치된 레벨에서, 다이오드들(20)의 어셈블리들(D)에 관하여 측면 에지(3)를 포함한다.
도 3c는 본질적으로 제2 전도성 스터드(42)가 전도성 층(26)의 상부 표면(26s) 상에 놓이고 전극 층(25)과 전기 접촉한다는 점에서 상이한 도 3a에 예시된 광전자 디바이스(1)의 변형을 예시한다. 변형으로서, 전도성 층(26)은 이 존에서 전극 층(25) 상으로 연장되지 않을 수 있어서, 제2 전도성 스터드(42)는 전극 층(25)과 직접 접촉한다.
도 4a 내지 도 4c는 제2 실시예에 따른 광전자 디바이스(1)를 제조하기 위한 방법의 소정의 단계들을 예시한다. 이런 제조 방법은 본질적으로 성장 기판(10)의 p- 도핑 상부 부분(12)의 일부들의 국부화된 에칭에 의해 유지 측벽들(15)의 형성을 포함한다는 점에서 도 2a 내지 도 2g를 참조하여 설명된 것과 상이하다. 유지 측벽들(15)은 특히 다이오드(20)의 화소화를 허용하면서 광전자 디바이스(1)의 기계적 내구성을 보강하는 것을 가능하게 하고, 또한 전자 기능들을 포함할 수 있다.
이 실시예에 따른 방법의 초기 단계들은 도 2a 내지 도 2e를 참조하여 설명된 단계들과 동일하고 다시 설명되지 않는다.
도 4a는 도 2e를 참조하여 위에서 언급된 바와 같이, p- 도핑 상부 부분(12)에 관하여 선택적인 화학적 에칭에 의해 p+ 도핑 하부 부분(11)을 제거하는 단계의 끝에서 획득된 광전자 디바이스(1)를 예시한다. 따라서, 예비 박막화 단계 이후 성장 기판(10)의 두께(Δexy)의 임의의 비-균일성들은 제거되고, 이는 광전자 디바이스(1)의 구조적 열화 위험들을 감소시키는 것을 가능하게 한다.
도 4b는 소위 측면 부분들(14)을 보존하고, 이어서 유지 측벽들(15)을 형성하기 위해, p- 도핑 상부 부분(12)의 소위 중앙 부분들(13)의 국부적인 화학적 에칭에 의해 유지 측벽들(15)을 형성하는 단계를 예시한다.
제거된 각각의 중앙 부분(13)은 초기에 다이오드들(20)의 어셈블리(D)에 대향하여 위치되고, 즉 고려된 어셈블리(D)의 각각의 다이오드(20)는 중앙 부분(13)의 수직 상에 위치된다. 중앙 부분들(13)은 서로 분리되고 측면 부분(14)에 의해 쌍으로 분리된다. 따라서, 측면 부분들(14)이 다이오드들(20)의 2 개의 인접한 어셈블리(D) 사이에 위치되고, 즉 2 개의 인접한 어셈블리(D)를 한정하는 개재된 에지(2)에 대향하여 배치된다는 것이 이해될 것이다.
중앙 부분들(13)은 중앙 부분들(13)을 형성하는 존들의 종래의 포토리소그래피 및 화학적 에칭 단계들에 의해 제거된다. 존들은 p- 도핑 상부 부분(12)과 동일한 도핑 레벨을 가진다. 존들은 적용가능한 경우 핵화 층(23)에 관하여(도 4b에 예시됨), 또는 와이어(21) 및 유전체 층(24)에 관하여 선택적인, 예컨대 기본 매체(예컨대, KOH 또는 TMAH)에서의 습식 에칭, 또는 플라즈마 건식 에칭(RIE, ICP 등)에 의해 에칭된다.
이어서, 에칭되지 않은 측면 부분들(14)은 유지 측벽들(15)을 형성하고, 평균 높이는 p- 도핑 측면 부분들(14)의 초기 두께(eref)와 거의 동일하다. 따라서, 측면 부분들(14)의 두께는 바람직하게 0.5 μm 내지 20 μm이고, 유지 측벽들(15)은 이 초기 두께와 거의 동일한 높이를 가진다. 측벽들(15)은 바람직하게, 그리드의 각각의 관통-홀이 광전자 디바이스(1)의 화소(Px)에 대응하는 예컨대 벌집 형태의, 다이오드들(20)의 각각의 어셈블리(D)를 둘러싸는 연속적인 그리드를 형성한다.
이 예에서, 핵화 층(23)이 전기적 절연 재료로 만들어짐에 따라, 핵화 층(23)의 국부화된 에칭은, 와이어들(21)이 전기 접촉하는 다이오드들(20)의 하부 면(20i)을 자유롭게 하기 위해 수행된다.
도 4c는 제1 전도성 스터드들(41)의 형성을 예시하고, 각각의 제1 전도성 스터드(41)는 다이오드들(20)의 상이한 어셈블리(D)에 대향하여 퇴적된다. 제1 전도성 스터드들(41)은 XY 평면에서, 유지 측벽들(15)에 의해 쌍으로 분리된다. 이 예에서, 제2 전도성 스터드(42)의 형성은 유전체 층(24)으로 만들어진 관통-홀을 통해 전극 층(25)과 접촉하는 광전자 디바이스(1)의 측면 에지(3) 상에 위치되는 것이 예상된다.
유지 측벽들(15)은 기능화될 수 있고, 따라서, 다이오드들(20)의 어셈블리들(D)의 일부 또는 모두에 연결된 활성 또는 수동 전자 회로들을 포함할 수 있다. 따라서, 전자 회로들은 예컨대 제어 다이오드들을 포함함으로써 ESD 보호를 형성할 수 있거나, 심지어 다이오드들의 어셈블리들(D)의 분극화를 위한 전기 회로를 모니터링 또는 제어하는 전자 기능들을 가질 수 있다. 제너 다이오드들 외에, MOS 타입의 쇼트키(Schottky) 다이오드들 또는 트랜지스터들은 특히 유지 측벽들(15)에 위치될 수 있다.
따라서, 이 제2 실시예에 따른 이런 방법은 평탄도의 초기 결함들 또는 사용된 박막화 기법들에 의해 성장 기판(10)에 도입된 두께(Δexy)의 비-균일성들을 제거함으로써 광전자 디바이스(1)의 구조적 열화를 제한하는 것을 가능하게 한다. 따라서, 상부 부분(12)에 의해 형성된 일정한 두께(eref)의 잔류 층이 획득된다. 부가적으로, 광전자 디바이스(1)의 기계적 내구성을 보강할 수 있는 유지 측벽들(15)을 생성하는 것이 가능하게 된다. 게다가, 측벽들이 하나의 측벽(15)으로부터 다음 측벽까지 거의 동일한 평균 높이를 가진다는 사실에 의해, 기계적 스트레스들의 공간 분포 자체는 전자 디바이스(1) 내에 거의 균일하고, 이는 스트레스 집중 존들을 제한시키고 따라서 광전자 디바이스의 기계적 내구성을 추가로 개선시키게 한다. 게다가, 이 방법은, 측면 유지 벽들에 의해 한정된 관통-홀들이 다이오드들(20)의 어셈블리들(D)의 레벨에 위치된 연속적인 그리드를 획득하여, 관통-홀들을 통한 제1 전도성 스터드들(41)의 형성에 의해 다이오드들(20)의 화소화를 허용하는 것이 가능하다.
도 5a 내지 도 5f는 제3 실시예에 따른 광전자 디바이스(1)를 제조하기 위한 방법의 단계들을 예시한다. 이런 제조 방법은, 중앙 부분들(13)이 p- 도핑된 상부 부분(12)에 위치된 p+ 도핑 챔버들(13)을 획득하기 위해 p- 도핑 상부 부분(12)의 국부화된 도핑에 의해, 성장 기판(10)을 공급하는 단계 동안 사전에 형성된다는 점에서 본질적으로 도 4a 내지 도 4c를 참조하여 설명된 것과 상이하다.
도 5a 및 도 5b는 하나의 그리고 동일한 타입의 전도성, 여기서 p-타입에 따라 도핑된 반도체 재료, 바람직하게 결정질 실리콘으로 만들어진 성장 기판(10)을 공급하는 단계를 예시한다. 도 5a를 참조하여, 소위 p+ 도핑 하부 부분(11) 및 소위 p- 도핑 상부 부분(12)은 기판(10)에 형성된다. 이 단계는 도 2a를 참조하여 설명된 단계들과 유사하거나 동일하고 다시 설명되지 않는다. p- 도핑 상부 부분(12)은 XY 평면에서 일정한 두께(eref)를 가진다.
도 5b를 참조하면, 소위 중앙 부분들(13) 및 소위 측면 부분들(14)은 그 후에 p- 도핑 상부 부분(12)에 생성된다. 중앙 부분들(13)은 제1 타입의 전도성, 여기서 p-타입에 따라 도핑된 별개의 부분들(13)을 획득하기 위해, p- 도핑 상부 부분(12)의 국부화된 도핑에 의해, 즉 상부 부분(12)에 도판트의 국부화된 삽입에 의해, 이온 주입 또는 열적 확산에 의해 생성되고, 도핑 레벨은 제1 도핑 레벨과 거의 같거나, 또는 심지어 더 크다. 따라서, 중앙 부분들(13)은 단지 하부 부분(11) 같이 p+ 도핑 타입인 것으로 말해진다. p+ 도핑 중앙 부분들(13)의 두께(e13)는 이 경우 p- 하부 부분의 두께(eref)보다 엄격하게 미만이어서, 각각의 p+ 중앙 부분은 Z 축을 따라 도핑 레벨의 공간적인 불연속성에 의해 p+ 도핑 하부 부분(11)으로부터 분리된다.
측면 부분들(14)은, 도핑 레벨이 변경되지 않은 p- 도핑 상부 부분(12)의 존들에 대응한다. 그러므로, 측면 부분들(14)은 제2 도핑 레벨과 동일한 도핑 레벨을 가지며 p- 도핑으로 말해진다. 측면 부분들의 두께는 거의 일정하고 상부 부분의 두께(eref)와 동일하다. 측면 부분들(14)은 각각의 중앙 부분(13)을 둘러싸는, XY 평면에서, 도핑 레벨의 공간적 연속성을 형성하기 위해 서로 접촉한다.
도 5c는 성장 기판(10)의 전면(10s) 상에, 다이오드들(20)의 복수의 별개의 어셈블리(D)의 형성을 예시한다. 이 단계는 도 2b를 참조하여 설명된 단계와 유사하거나 동일하고 다시 설명되지 않는다. 다이오드들(20)의 각각의 어셈블리(D)는 p+ 도핑 중앙 부분(13)과 대향하고, p- 도핑 측면 부분들(14)은 2 개의 인접한 어셈블리(D)를 분리하는 개재된 에지(2)와 대향하여 위치된다.
다음으로, 모든 다이오드들(20)을 캡슐화하는 층(31)의 퇴적 및 이어서 그립(32)의 고정이 수행된다. 이 단계는 도 2c를 참조하여 설명된 단계와 유사하거나 동일하고 다시 설명되지 않는다.
이어서, 도 5d는 p+ 도핑 하부 부분(11)의 두께를 감소시키기 위해, 습식 또는 건식 화학적 에칭에 의해, 또는 연마에 의해, 후면(10i)으로부터 시작하여 성장 기판(10)을 박막화하는 제1 단계를 예시한다. 도 2d를 참조하여 위에서 설명된 바와 같이, p+ 도핑 하부 부분(11)은 그 전체 두께에 걸쳐 제거되지 않아서, 얇아진 기판(10)은 p- 도핑 상부 부분(12)의 두께(eref)보다 더 큰 XY 평면에서의 비제로 두께(e1)를 가진다. 그러나, 얇아진 기판(10)은 이제 평행도의 초기 결함으로 인해 또는 심지어 사용된 기계적 또는 화학적 박막화 기법으로 인해 두께(Δexy)의 비-균일성들을 가지기 쉽다. 따라서, 얇아진 기판(10)은 최대 값(emax)과 최소 값(emin) 사이에서 국부적으로 가변할 수 있는 두께(e1)를 가진다.
도 5e는 p- 도핑 측면 부분들에 관하여 선택적인 화학적 에칭에 의해 p+ 도핑 하부 부분(11)의 제거를 예시한다. 위에서 설명된 바와 같이, 화학적 에칭은 습식 또는 건식일 수 있고, 이 경우 하나 이상의 강산 및/또는 하나 이상의 약산으로부터 선택된 에천트를 사용하여 습식 수행된다. 이런 에천트가 p+ 도핑 하부 부분(11)과 p- 도핑 상부 부분(12) 사이의 큰 에칭 속도 차이, 예컨대 50의 비율, 또는 심지어 100의 비율을 가지기 때문에, p- 도핑 상부 부분(12)이 아닌 단지 p+ 도핑 하부 부분(11)만이 제거된다. 게다가, p+ 도핑 하부 부분(11)과 p+ 도핑 중앙 부분들(13) 사이에서 Z 축을 따라 도핑 레벨의 공간적인 불연속성이 있기 때문에, p+ 도핑 중앙 부분들(13)은 에칭되지 않는다. 이 단계의 끝에서, 얇아진 성장 기판(10)은 XY 평면에서 일정한 두께(eref)를 가지며, 두께(eref)는 p+ 도핑 중앙 부분들(13)의 두께(e13)보다 엄격하게 더 크다.
도 5f는 성장 기판(10)을 박막화하여, 기판(10)의 후면(10i)이 p+ 도핑 중앙 부분들(13)에서 개방되는 것을 허용하는 제2 단계를 예시한다. 이런 박막화 단계는 비선택적인 습식 또는 건식 화학적 에칭 기법, 또는 연마 기법에 의해 수행될 수 있다. p+ 도핑 중앙 부분들(13)의 두께(e13)와 p- 도핑 상부 부분(12)의 두께(eref) 사이에, 예컨대 1 미크론 내지 몇 미크론, 예컨대 약 1 μm의 작은 차이가 있기 때문에, 이런 제2 박막화 단계는 얇아진 성장 기판(10)에서 두께(Δexy)의 실질적인 비-균일성들을 도입할 공산이 없다.
도 5g는 p- 도핑 측면 부분들(14)에 관하여 선택적인 화학적 에칭에 의해 그리고 이 경우 핵화 층(23)에 관하여 p+ 도핑 중앙 부분들(13)의 제거를 예시한다. 에천트는 도 5e를 참조하여 사용된 것과 동일하거나 유사하다. 따라서, p+ 도핑 중앙 부분들(13)은 핵화 층(23)의 하부 표면을 자유롭게 하기 위해, 그 전체 두께 상에서 에칭된다. 따라서, 이미 설명된 것들과 유사하거나 동일한 유지 측벽들(15)이 획득된다.
제조 방법의 다음 단계들은 도 4b 및 도 4c를 참조하여 설명된 단계들과 동일하거나 유사하고 다시 설명되지 않는다.
따라서, 제1 및 제2 실시예들에 따른 방법과 같이, 이런 제3 실시예에 따른 방법은 두께(Δexy)의 비-균일성들을 제한하는 것을 가능하게 하는 얇아진 성장 기판(10)을 획득함으로써 광전자 디바이스(1)의 구조적 열화를 제한하는 것 외에, p+ 도핑 중앙 부분들(13)의 선택적인 화학적 에칭에 의해 유지 측벽들(15)을 형성하는 것을 가능하게 한다.
도 6a 및 도 6b는 도 4g에 예시된 광전자 디바이스(1)의 2 개의 변형을 예시한다. 도 6a에 도시된 변형은, 그립(32)이 제거된다는 점 및 핵화 층으로부터 유도된 핵화 부분들(23)이 보존된다는 점에서 본질적으로 상이하고, 핵화 재료는 전도성 또는 반전도성이다. 도 3a를 참조하여 위에서 설명된 바와 같이, 핵화 재료는 전이 금속을 포함할 수 있고, 핵화 부분은 출원 FR16/56008에 설명된 것과 유사하거나 동일한 구조를 가질 수 있다. 게다가, 도 6b에 도시된 변형은, 제2 전도성 스터드(42)가 전도성 층(26) 상에 놓이고 따라서 전극 층(25)과 전기 접촉한다는 점에서 본질적으로 도 6a의 광전자 디바이스(1)와 상이하다.
특정 실시예들이 설명되었다. 상이한 변형들 및 수정들은 통상의 기술자에게 명백할 것이다.
따라서, 다양한 예들은 제조 방법에 의해 획득된 발광 다이오드들(20)을 가진 광전자 디바이스(1)로 설명되었고, 광전자 디바이스(1)는 유리하게 디스플레이 스크린 또는 이미지 투사기를 형성한다. 그러나, 본 발명은 또한 입사 광을 수신 및 검출하고 이를 전기 신호들을 변환시키기 위해 포토다이오드들(20)에 적용된다.
와이어 타입의 다이오드들(20)이 설명되었지만, 본 발명은 또한, Z 축을 따른 높이가 XY 평면에서 자신의 횡방향 치수들과 동일한 정도인 3-차원 스터드들 형태의 3-차원 반전도성 요소들에 적용될뿐 아니라, 임의로 절두된 피라미드들 형태의 3-차원 요소들에 적용된다. 본 발명은 또한 메사 구조를 다이오드들에 적용된다. "메사 구조"는, 에칭 단계의 끝에서 성장 기판 위로 돌출하여 위치된, p-n 접합을 형성하는, 반도체 부분들의 스택으로 형성된 구조를 의미한다.
p-타입 도핑을 가진 반도체 재료로 만들어진 성장 기판이 또한 설명되었지만, 본 발명은 또한 n-타입 도핑을 가진 반도체 재료, 예컨대 실리콘에 적용된다. 이 경우, 하부 부분(11)은 n+ 도핑되고 상부 부분(12)은 n- 도핑된다. 제조 방법의 제3 실시예의 맥락에서, 중앙 부분들(13)은 n+ 도핑될 수 있다.

Claims (15)

  1. 광전자 디바이스를 제조하기 위한 방법으로서,
    a) 서로 대향하는 전면 및 후면을 포함하는, 반도체 재료로 만들어진 소위 성장 기판을 공급하는 단계;
    b) 상기 전면 상에, 복수의 다이오드를 형성하는 단계 - 각각의 다이오드는 상기 기판 상에 놓인 하부 면을 포함함 -;
    c) 상기 후면으로부터, 상기 다이오드들의 적어도 일부의 상기 하부 면을 자유롭게 하기 위해 상기 기판의 적어도 하나의 부분을 제거하는 단계 - 상기 제거된 부분은 초기에 상기 다이오드들의 부분에 대향하게 위치됨 -
    를 포함하고; 상기 방법은:
    - 단계 a)가 상기 다이오드들에 대향하여 각각 연장되는 상기 기판의 하부 부분 및 상부 부분을 생성하는 단계를 포함하고, 상기 하부 부분 및 상기 상부 부분은 하나의 그리고 동일한 타입의 전도성에 따라 도핑되고, 상기 하부 부분은 제1 도핑 레벨을 가지며, 상기 상부 부분은 상기 제1 도핑 레벨보다 더 낮은 제2 도핑 레벨을 가지며 상기 전면으로부터 상기 하부 부분까지 균일한 두께로 연장되고;
    - 단계 c)가 상기 상부 부분에 관하여 선택적인 화학적 에칭에 의해 상기 하부 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 단계 c)는 상기 다이오드들의 상기 하부 면을 자유롭게 하기 위해, 상기 전면에 평행한 평면에서, 화학적 에칭에 의해 상기 기판의 상기 상부 부분의 완전한 또는 부분적 제거를 더 포함하는 방법.
  3. 제1항에 있어서, 각각의 다이오드는 상기 다이오드의 p-n 접합을 형성하는 데 참여하는 반전도성 요소를 포함하고, 각각의 다이오드의 상기 하부 면은 상기 반전도성 요소와 전기 접촉하고, 상기 방법은 상기 다이오드들의 부분의 상기 하부 면과 접촉하는 적어도 하나의 제1 전도성 스터드를 형성하는 단계 d)를 포함하는 방법.
  4. 제3항에 있어서,
    - 단계 b)에서, 상기 다이오드들은 상기 다이오드들의 복수의 별개의 어셈블리로서 공간적으로 분포되고, 각각의 어셈블리는 상기 광전자 디바이스의 화소를 형성하도록 의도되고;
    - 단계 d)에서, 복수의 별개의 제1 전도성 스터드가 형성되고, 각각의 제1 전도성 스터드는 하나의 그리고 동일한 어셈블리의 상기 다이오드들의 상기 하부 면과 접촉하는 방법.
  5. 제4항에 있어서,
    - 상기 상부 부분은 소위 측면 부분들에 의해 상기 전면과 평행한 평면에서 서로 분리된 소위 중앙 부분들을 포함하고, 각각의 중앙 부분은 상기 다이오드들의 어셈블리에 대향하여 위치되고 상기 측면 부분들은 상기 다이오드들의 어셈블리들 사이에 위치되고;
    - 단계 c)는 상기 중앙 부분들을 제거하고 상기 측면 부분들을 보존하기 위해, 상기 전면과 평행한 평면에서 상기 상부 부분의 부분적 제거를 포함하여, 이에 따라 유지 측벽들을 형성하는 방법.
  6. 제5항에 있어서, 단계 c)에서, 상기 중앙 부분들은 습식 또는 건식 에칭에 의해 에칭되는 방법.
  7. 제5항에 있어서,
    - 단계 a)는, 상기 중앙 부분들이 상기 제1 도핑 레벨 이상의 도핑 레벨을 가지는 방식으로 그리고 상기 측면 부분들이 상기 제2 도핑 레벨을 가지도록 상기 상부 부분의 국부적인 도핑에 의해 상기 중앙 부분들을 생성하는 단계를 포함하고, 각각의 중앙 부분은 상기 측면 부분들 중 하나에 의해 인접한 중앙 부분들로부터 분리되고, 각각의 중앙 부분은 엄격하게 상기 상부 부분의 두께 미만의 두께를 가지며;
    - 단계 c)는 상기 하부 부분의 제거 이후에, 상기 다이오드들의 어셈블리들의 하부 면을 자유롭게 하기 위해, 상기 후면이 상기 중앙 부분들에서 개구되도록 상기 기판을 박막화하고, 이어서 상기 측면 부분들에 관하여 선택적인 화학적 에칭에 의해 상기 중앙 부분들을 제거하는 단계를 포함하고, 이에 따라 상기 측면 부분들은 유지 측벽들을 형성하는 방법.
  8. 제5항에 있어서, 상기 상부 부분의 상기 두께는 0.5 μm 내지 20 μm이며, 그래서 단계 c)의 끝에서, 상기 유지 측벽들은 0.5 μm 내지 20 μm의 높이를 가지게 되는 방법.
  9. 제4항에 있어서,
    - 단계 b)는 전기 절연 재료로 만들어진 핵화 층으로부터 시작하는 상기 반전도성 요소들의 에피택시를 포함하고;
    - 단계 c)는, 단계 d)의 끝에서, 상기 제1 전도성 스터드들이 상기 다이오드들의 상기 하부 면을 형성하는 상기 반전도성 요소들의 하부 표면과 접촉하도록, 상기 핵화 층의 부분들을 제거하는 단계를 더 포함하는 방법.
  10. 제4항에 있어서,
    - 단계 b)는 전도성 또는 반전도성 재료로 만들어진 핵화 층으로부터 시작하는 상기 반전도성 요소들의 에피택시를 포함하고, 상기 제1 전도성 스터드들은 단계 d)의 끝에서, 상기 다이오드들의 상기 하부 면을 형성하는 상기 핵화 층의 하부 표면과 접촉하는 방법.
  11. 제1항에 있어서, 단계 b)는 적어도 부분적으로 투명하고, 모든 다이오드들을 커버하는 전도성 전극 층을 퇴적하는 단계를 포함하고, 제2 전도성 스터드는 상기 전도성 전극 층과 전기 접촉하는 방법.
  12. 제11항에 있어서, 상기 제2 전도성 스터드는 상기 하부 면을 향해 배향된 상기 전도성 전극 층의 소위 하부 표면 측 상에 위치되거나, 또는 상기 하부 표면에 대향하여 상기 전도성 전극 층의 소위 상부 표면 측 상에 위치되는 방법.
  13. 제1항에 있어서, 단계 b)는 상기 성장 기판의 상기 전면 또는 핵화 층 상에 유전체 층을 퇴적하는 단계를 포함하고, 하나 이상의 제1 전도성 스터드는 상기 다이오드들의 상기 하부 면과 접촉하고, 상기 유전체 층에 의해 전극 층으로부터 전기적으로 절연되는 방법.
  14. 제1항에 있어서, 각각의 다이오드는 3-차원 반전도성 요소를 포함하는 방법.
  15. 제1항에 있어서, 상기 기판의 반전도성 재료는 p-타입 또는 n-타입 전도성으로 도핑된 실리콘인 방법.
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