KR20230013072A - 직시형 디스플레이용 서브픽셀 발광 다이오드 및 이의 제조 방법 - Google Patents
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Abstract
방법은, 제 1 LED들의 제 1 서브세트를 제 1 기판으로부터 제 1 백플레인으로 전사하여 픽셀 영역들에 제 1 서브픽셀들을 형성하는 단계, 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사하고 제 2 기판 상에 제 1 공백부들을 남기도록 제 2 기판으로부터 제 2 LED들의 제 1 서브세트를 분리하는 단계, 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사한 이후 제 2 기판 상에 위치하는 제 2 LED들의 제 2 서브세트 상에 추가의 전기 도전성 재료를 형성하는 단계, 제 1 서브픽셀들이 제 1 공백부들 내에 배치되도록 제 2 기판을 제 1 백플레인 위에 위치시키는 단계, 및 제 2 LED들의 제 2 서브세트를 제 1 백플레인 상의 본딩 구조들의 제 2 서브세트로 전사하여 픽셀 영역들에 제 2 서브픽셀들을 형성하는 단계 - 제 1 서브픽셀들과 제 2 기판 사이에는 간극이 존재함 -, 를 포함한다.
Description
본 발명은 발광 장치에 관한 것으로, 특히 직시형 디스플레이 장치용 서브픽셀 발광 다이오드 및 그 제조 방법에 관한 것이다.
발광 다이오드(light emitting diode; LED)와 같은 발광 장치는 노트북이나 텔레비전에 위치한 액정 디스플레이의 백라이트와 같은 전자 디스플레이에 이용된다. 발광 장치는 발광 다이오드 및 광을 방출하도록 구성된 다양한 기타 유형의 전자 장치를 포함한다.
다양한 실시 예들은 디스플레이 장치를 제공하며, 디스플레이 장치는 백플레인(backplane), 제 1 반사체(reflector)를 포함하고 제 1 색상의 광을 방출하도록 구성된, 백플레인에 본딩된(bonded) 제 1 발광 다이오드(light emitting diode; LED), 제 2 반사체를 포함하고 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성된, 백플레인에 본딩된 제 2 LED, 및 제 3 반사체를 포함하고 제 1 및 제 2 색상의 광과는 상이한 제 3 색상의 광을 방출하도록 구성된, 백플레인에 본딩된 제 3 LED를 포함한다. 제 2 반사체는 제 1 반사체보다 더 두껍고, 제 3 반사체는 제 2 반사체보다 더 두껍다.
다양한 실시 예들은 발광 다이오드(light emitting diode; LED)들을 전사하는 방법을 제공하며, 방법은 제 1 색상의 광을 방출하도록 구성되고 제 1 기판 상에 위치하는 제 1 LED들, 및 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성되고 제 2 기판 상에 위치하는 제 2 LED들을 제공하는 단계, 제 1 LED들의 제 1 서브세트를 제 1 백플레인 상의 본딩 구조들(bonding structures)의 제 1 서브세트로 전사하여 픽셀 영역들에 제 1 서브픽셀들을 형성하고, 제 1 기판으로부터 제 1 LED들의 제 1 서브세트를 분리하는 단계, 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사하고, 제 2 기판 상에 제 1 공백부들(vacancies)을 남기도록 제 2 기판으로부터 제 2 LED들의 제 1 서브세트를 분리하는 단계, 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사한 이후, 제 2 기판 상에 위치하는 제 2 LED들의 제 2 서브세트 상에 추가의 전기 도전성 재료(electrically conductive material)를 형성하는 단계, 제 1 서브픽셀들이 제 1 공백부들 내에 배치되도록 제 2 기판을 제 1 백플레인 위에 위치시키는 단계, 및 제 2 LED들의 제 2 서브세트를 제 1 백플레인 상의 본딩 구조들의 제 2 서브세트로 전사하여 픽셀 영역들에 제 2 서브픽셀들을 형성하는 단계 - 제 1 서브픽셀들과 제 2 기판 사이에는 추가의 전기 도전성 재료의 존재로 인한 간극(gap)이 존재함 -, 를 포함한다.
도 1a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 1 구성의 수직 단면도이다.
도 1b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 2 구성의 수직 단면도이다.
도 2a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 3 구성의 수직 단면도이다.
도 2b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 4 구성의 수직 단면도이다.
도 3a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 5 구성의 수직 단면도이다.
도 3b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 6 구성의 수직 단면도이다.
도 4a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 7 구성의 수직 단면도이다.
도 4b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 8 구성의 수직 단면도이다.
도 4c는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 9 구성의 수직 단면도이다.
도 5a는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 1 구성을 도시한다.
도 5b는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 2 구성을 도시한다.
도 5c는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 3 구성을 도시한다.
도 5d는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 4 구성을 도시한다.
도 6은 본 개시 내용의 다양한 실시 예들에 따른 제 1 금속층의 증착 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 7은 본 개시 내용의 다양한 실시 예들에 따른 패턴화된 리프트-오프 마스크의 형성 및 제 2 금속층, 알루미늄층 및 금속 접착층의 증착 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 8은 본 개시 내용의 다양한 실시 예들에 따른 장치측 주석 솔더를 형성하기 위해 패턴화된 리프트-오프 마스크를 떼어내고 제 1 금속 본딩 패드층, 백금층 및 주석을 승온에서 증착한 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 9는 본 개시 내용의 대안적인 실시 예에 따른 제 2 금속층, 알루미늄층 및 금속 접착층의 증착 이후의 다른 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 10a는 본 개시 내용의 다양한 실시 예들에 따른 백플레인측 본딩 패드 형성 동안의 백플레인의 수직 단면도이다.
도 10b는 본 개시 내용의 다양한 실시 예에 따른 백플레인측 주석 솔더를 형성하기 위해 주석을 증착한 이후의 백플레인의 수직 단면도이다.
도 10c는 본 개시 내용의 다양한 실시 예들에 따른 백플레인의 상면도이다.
도 11a 내지 도 11c는 본 개시 내용의 다양한 실시 예들에 따른 반도체 웨이퍼의 상면도들이다.
도 12는 본 개시 내용의 다양한 실시 예들에 따른 반도체 웨이퍼들 및 쿠폰들의 상면도이다.
도 13a 내지 13i는 본 개시 내용의 다양한 실시 예들에 따른 발광 장치들을 백플레인으로 전사하는 동안의 예시적인 구조의 순차적인 수직 단면도들이다.
도 14a 및 도 14b는 본 개시 내용의 다양한 실시 예들에 따른 디스플레이 장치들의 단면도들이다.
도 1b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 2 구성의 수직 단면도이다.
도 2a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 3 구성의 수직 단면도이다.
도 2b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 4 구성의 수직 단면도이다.
도 3a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 5 구성의 수직 단면도이다.
도 3b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 6 구성의 수직 단면도이다.
도 4a는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 7 구성의 수직 단면도이다.
도 4b는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 8 구성의 수직 단면도이다.
도 4c는 본 개시 내용의 다양한 실시 예들에 따른 발광 다이오드의 제 9 구성의 수직 단면도이다.
도 5a는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 1 구성을 도시한다.
도 5b는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 2 구성을 도시한다.
도 5c는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 3 구성을 도시한다.
도 5d는 본 개시 내용의 다양한 실시 예들에 따른 애노드 콘택의 제 4 구성을 도시한다.
도 6은 본 개시 내용의 다양한 실시 예들에 따른 제 1 금속층의 증착 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 7은 본 개시 내용의 다양한 실시 예들에 따른 패턴화된 리프트-오프 마스크의 형성 및 제 2 금속층, 알루미늄층 및 금속 접착층의 증착 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 8은 본 개시 내용의 다양한 실시 예들에 따른 장치측 주석 솔더를 형성하기 위해 패턴화된 리프트-오프 마스크를 떼어내고 제 1 금속 본딩 패드층, 백금층 및 주석을 승온에서 증착한 이후의 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 9는 본 개시 내용의 대안적인 실시 예에 따른 제 2 금속층, 알루미늄층 및 금속 접착층의 증착 이후의 다른 예시적인 인-프로세스 발광 다이오드의 수직 단면도이다.
도 10a는 본 개시 내용의 다양한 실시 예들에 따른 백플레인측 본딩 패드 형성 동안의 백플레인의 수직 단면도이다.
도 10b는 본 개시 내용의 다양한 실시 예에 따른 백플레인측 주석 솔더를 형성하기 위해 주석을 증착한 이후의 백플레인의 수직 단면도이다.
도 10c는 본 개시 내용의 다양한 실시 예들에 따른 백플레인의 상면도이다.
도 11a 내지 도 11c는 본 개시 내용의 다양한 실시 예들에 따른 반도체 웨이퍼의 상면도들이다.
도 12는 본 개시 내용의 다양한 실시 예들에 따른 반도체 웨이퍼들 및 쿠폰들의 상면도이다.
도 13a 내지 13i는 본 개시 내용의 다양한 실시 예들에 따른 발광 장치들을 백플레인으로 전사하는 동안의 예시적인 구조의 순차적인 수직 단면도들이다.
도 14a 및 도 14b는 본 개시 내용의 다양한 실시 예들에 따른 디스플레이 장치들의 단면도들이다.
이하에서 본 발명의 예시적인 실시 예들이 도시된 첨부된 도면들을 참조하여 본 발명이 보다 완전하게 설명된다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 본 명세서에 기재된 예시적인 실시 예들로 제한되는 것으로 해석되어서는 안 된다 오히려, 이러한 예시적인 실시 예들은 본 개시 내용이 철저하도록 제공되고, 당업자에게 본 발명의 범위가 완전하게 전달되도록 하기 위해 제공된다. 도면들에서, 층들 및 영역들의 크기 및 상대적인 크기들은 명확성을 위해 과장될 수 있다. 도면의 유사 참조 번호들은 유사한 요소들을 나타낸다.
요소 또는 층이 다른 요소 또는 층 "위에" 배치되어 있거나 또는 "연결"되어 있는 것으로 언급되는 경우, 이는 다른 요소 또는 층 바로 위에 있거나 또는 직접 연결되어 있거나 또는 개재 요소 또는 층이 존재할 수 있는 것으로 이해될 수 있다. 대조적으로, 요소가 다른 요소 또는 층 "바로 위에" 배치되어 있거나 또는 "직접 연결"되어 있는 것으로 언급되는 경우, 개재 요소 또는 층은 존재하지 않는다. 본 개시 내용의 목적을 위해, "X, Y, 및 Z 중 적어도 하나"는 X만, Y만, Z만, 또는 둘 이상의 항목들(X, Y, 및 Z)의 임의의 조합(예를 들어, XYZ, XYY, YZ, ZZ)으로 해석될 수 있다는 것이 이해될 수 있다. 본 명세서에서, 용어들 "약" 및 "실질적으로"는, 예를 들어 +/- 1%와 같은, +/- 5%의 차이를 의미할 수 있다.
직시형 디스플레이 장치(direct view display device)와 같은 디스플레이 장치는 백플레인(backplane)에 본딩된(bonded) 정렬된 픽셀들의 어레이로부터 형성될 수 있다. 각각의 픽셀은 각각의 피크 파장에서 광을 방출하는 서브픽셀들의 세트를 포함할 수 있다. 예를 들어, 픽셀은 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함할 수 있다. 각각의 서브픽셀은 특정 파장의 광을 방출하는 하나 이상의 발광 다이오드(LED)를 포함할 수 있다. 각각의 픽셀은 백플레인 회로에 의해 구동되어 각각의 픽셀에 대해 색역(color gamut) 내의 임의의 색상 조합이 디스플레이에 표시될 수 있다. 디스플레이 패널은 LED 서브픽셀들이 백플레인 상에 위치하는 본드 패드(bond pad)에 솔더링(soldering)되거나 또는 이에 다른 방식으로 전기적으로 부착되는 공정에 의해 형성될 수 있다. 본드 패드는 백플레인 회로 및 기타의 구동 전자 장치들에 의해 전기적으로 구동된다.
도 1a, 1b, 2a, 2b, 3a, 3b, 4a, 4b 및 4c는 본 개시 내용의 발광 다이오드들(10)의 다양한 구성들을 나타낸다. 본 개시 내용의 발광 장치들의 다양한 구성들은 일반적으로 지지 기판(support substrate; 22) 및 단결정 버퍼 반도체층(single crystalline buffer semiconductor layer; 24)을 제공함으로써 형성될 수 있다. 지지 기판(22)은 예를 들어 기저 평면 또는 r-평면 성장 표면들 중 어느 하나를 이용하는 Al2O3(사파이어), 다이아몬드, Si, Ge, GaN, AlN, 우르츠광(wurtzite)(α) 및 아연블렌드(zincblende)(β) 형태 둘 다인 SiC, InN, GaP, GaAsP, GaAs, InP, ZnO, ZnS 및 ZnSe와 같은 단결정 재료를 포함할 수 있다. 예를 들어, 지지 기판(22)은 적절한 표면 배향을 갖는 사파이어(즉, 단결정 알루미늄 산화물)를 포함할 수 있다. 지지 기판(22)은 패턴화된(예를 들어, 거친) 성장 표면을 갖는 패턴화된 사파이어 기판(patterned sapphire substrate; PSS)을 포함할 수 있다. 버퍼층의 단결정 화합물 반도체 재료의 에피택셜 성장(epitaxial growth)을 용이하게 하기 위해 지지 기판(22)의 상단 표면에는 범프들(bumps), 딤플들(dimples) 및/또는 각진 절단부들(angled cuts)이 제공될 수도 있고, 제공되지 않을 수도 있어, 후속 분리 공정에서 지지 기판(22)으로부터 단결정 버퍼 반도체층(24)의 분리를 용이하게 할 수 있다. 범프들 및/또는 딤플들이 지지 기판(22)의 상단 표면 상에 제공되는 경우, 각각의 범프 또는 각각의 딤플의 횡방향(lateral) 치수는 1.5 미크론(micron) 내지 6 미크론 범위일 수 있지만, 더 작거나 더 큰 횡방향 치수도 채용될 수 있다. 이웃하는 범프들 또는 딤플들의 쌍들 간의 중심간 거리는 3 미크론 내지 15 미크론 범위일 수 있지만, 더 짧거나 더 먼 거리도 채용될 수 있다. 범프들 또는 딤플들의 배열을 위해 다양한 기하학적 구성들이 채용될 수 있다. 범프들의 높이 및/또는 딤플들의 깊이는 1 미크론 내지 3 미크론 정도일 수 있지만, 더 낮거나 더 높은 높이 및/또는 더 얕거나 더 깊은 깊이도 채용될 수 있다.
단결정 버퍼 반도체층(24)은 단결정 화합물 반도체 재료, 예를 들어 III-V족 화합물 반도체 재료, 예를 들어 III족-질화물 화합물 반도체 재료를 포함한다. 단결정 버퍼 반도체층(24)을 형성하기 위한 증착 공정은 유기 금속 기상 에피택시(metalorganic vapor phase epitaxy; MOVPE), 분자 빔 에피택시(molecular beam epitaxy; MBE), 수소화물 기상 에피택시(hydride vapor phase epitaxy; HVPE), 액상 에피택시(liquid phase epitaxy; LPE), 유기 금속 분자 빔 에피택시(metal-organic molecular beam epitaxy; MOMBE) 및 원자층 증착(atomic layer deposition; ALD) 중 임의의 것을 채용할 수 있다. 단결정 버퍼 반도체층(24)은, 지지 기판(22)과의 계면에서의 단결정 버퍼 반도체층(24)의 조성이 지지 기판(22)의 상단 표면의 2차원 격자 구조와의 실질적인 격자 정합을 제공하도록, 일정하거나 차등적인(graded) 조성을 가질 수 있다. 단결정 버퍼 반도체층(24)의 조성은 증착 공정 동안 점진적으로 변화될 수 있다. 지지 기판(22)이 패턴화된 사파이어를 포함하는 경우, 단결정 버퍼 반도체층(24)의 하단 표면은 패턴화된(즉, 거친) 표면일 수 있다.
단결정 버퍼 반도체층(24)의 하단부에 채용될 수 있는 재료들은, 예를 들어 Ga1-w-xInwA1xN (여기서, w 및 x는 0 내지 1 미만이고, 0일 수도 있음(즉, GaN))일 수 있으며, 지지 기판(22)의 상단 표면의 격자 상수와 일치하도록 선택된다. 선택적으로, 버퍼층의 하단부를 위한 재료에는 As 및/또는 P 또한 포함될 수 있고, 이 경우 단결정 버퍼 반도체층(24)의 하단부는 지지 기판(22)의 상단 표면의 격자 상수와 일치하는 Ga1-w-xInwAlxN1-x-zAsyPz (여기서, y 및 z는 0 내지 1 미만)를 포함할 수 있다. 단결정 버퍼 반도체층(24)의 상단부에 이용될 수 있는 재료는 III-V 화합물 재료, 예를 들어 갈륨 질화물(GaN), 알루미늄 질화물(AlN), 인듐 질화물(InN), 갈륨 알루미늄 질화물 및 갈륨 인듐 질화물과 같은 III-질화물 재료 뿐만 아니라, 예를 들어 갈륨 인화물(GaP), 갈륨 비화물(GaAs), 갈륨 안티몬화물(GaSb), 인듐 인화물(InP), 인듐 비화물(InAs) 및 인듐 안티몬화물(InSb)과 같은 기타의 III-V 재료를 포함하지만, 이에 제한되지 않는다. 단결정 버퍼 반도체층(24)의 조성은 단결정 버퍼 반도체층(24)의 하단부와 단결정 버퍼 반도체층(24)의 상단부 사이에서 점진적으로 변화하여, 성장 방향(수직 방향)에 따른 점진적 격자 파라미터 변화에 의한 전위(dislocation)가 단결정 버퍼 반도체층(24)의 상단 표면으로 전파되지 않도록 할 수 있다. 일 실시 예에서, 두께가 1 미크론 미만인 단결정 버퍼 반도체층(24)의 얇은 하단부는 도핑되지 않거나 낮은 농도의 실리콘으로 도핑될 수 있다.
단결정 버퍼 반도체층(24)의 상단 표면에는 결함 밀도가 낮은 고품질의 단결정 표면이 제공될 수 있다. 선택적으로, 단결정 버퍼 반도체층(24)의 상단 표면은, 예를 들어 화학적 기계적 평탄화에 의해 평탄화되어 평탄한(planar) 상단 표면이 제공될 수 있다. 평탄화 공정 이후 단결정 버퍼 반도체층(24)의 상단 표면으로부터 오염물을 제거하기 위한 적절한 표면 세정 공정이 수행될 수 있다. 단결정 버퍼 반도체층(24)의 평균 두께는 2 미크론 내지 10 미크론의 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
이후, 단결정 버퍼 반도체층(24)의 상단 표면 바로 위에 n-도핑된 화합물 반도체 기판층(26)이 형성된다. n-도핑된 화합물 반도체 기판층(26)은 단결정 버퍼 반도체층(24)의 상단 표면 전체에 걸쳐 균일한 두께를 갖는 연속 재료층으로서 형성될 수 있다. n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 화합물 반도체 재료를 포함한다. n-도핑된 화합물 반도체 기판층(26)은 단결정 버퍼 반도체층(24)의 상단부의 단결정 화합물 반도체 재료와 격자 정합될 수 있다. n-도핑된 화합물 반도체 기판층(26)은 단결정 버퍼 반도체층(24)의 상단부와 동일한 화합물 반도체 재료를 포함할 수도 있고, 포함하지 않을 수도 있다. 일 실시 예에서, n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 직접천이(direct band gap) 화합물 반도체 재료를 포함할 수 있다. 일 실시 예에서, n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN) 또는 기타의 III-V 반도체 재료, 예를 들어 갈륨 인화물 또는 이의 삼원 또는 사원 화합물을 포함할 수 있다. n-도핑된 화합물 반도체 기판층(26)을 형성하기 위한 증착 공정은 유기 금속 기상 에피택시(MOVPE), 분자 빔 에피택시(MBE), 수소화물 기상 에피택시(HVPE), 액상 에피택시(LPE), 유기 금속 분자 빔 에피택시(MOMBE) 및 원자층 증착(ALD) 중 임의의 것을 채용할 수 있다. n-도핑된 화합물 반도체 기판층(26)의 두께는 300 nm 내지 2 미크론 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다. 지지 기판(22), 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)은 집합적으로 기판(20)을 구성한다.
일부 실시 예들(예를 들어, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a 및 도 3b에 도시된 실시 예들)에서, 기판(20)의 상단 표면(예를 들어, n-도핑된 화합물 반도체 기판층(26)의 상단) 상에 패턴화된 성장 마스크층(42)이 형성될 수 있다. 패턴화된 성장 마스크층(42)은, 예를 들어 유전체 재료층(dielectric material layer)을 증착하고 유전체 재료층을 패턴화하여 그 내부에 개구들을 형성함으로써, 형성될 수 있다. 예를 들어, 기판(20)의 상단 표면에는 실리콘 질화물층, 실리콘 산화물층 또는 유전체 금속 산화물층(예를 들어, 알루미늄 산화물층)이 형성될 수 있다. 일 실시 예에서, 유전체 재료층은 실리콘 질화물층을 포함할 수 있다. 유전체 재료층의 두께는 3 nm 내지 100 nm 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
유전체 재료층의 상단 표면 위에는 포토레지스트층(미도시)이 적용될 수 있고, 리소그래피 노광 및 현상에 의해 이를 통해 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 일 실시 예에서, 포토레지스트층 내의 개구들은 2차원 주기 어레이로서 형성될 수 있다. 각각의 개구의 크기 및 형상은 선택적 증착 공정(예를 들어, 선택적 에피택시 공정)에 의해 후속적으로 형성될 반도체 구조의 형상 및 크기를 최적화하도록 선택될 수 있다. 포토레지스트층 내의 개구들의 패턴은 유전체 재료층을 통해 전사되어 패턴화된 성장 마스크층(42)이 형성될 수 있다. 포토레지스트층은 후속적으로, 예를 들어 애싱(ashing)에 의해, 제거될 수 있다. 대안적으로, 성장 마스크층은 전자 빔 리소그래피 또는 나노-임프린트 리소그래피 이후에 식각을 이용하여 패턴화될 수 있다. 패턴화된 성장 마스크층(42)은 2차원 주기 어레이로서 배열될 수도 있고 그렇지 않을 수도 있는 개구들을 포함한다. 각각의 개구의 형상은 원형, 타원형 또는 다각형(예를 들어, 육각형)일 수 있다. n-도핑된 화합물 반도체 기판층(26)의 상단 표면의 일부는 패턴화된 성장 마스크층(42)을 통해 각각의 개구 아래에서 물리적으로 노출된다.
단결정 버퍼 반도체층(24), n-도핑된 화합물 반도체 기판층(26) 및 그 위에 형성될 추가 구조들은 후속적으로 패턴화되어 발광 다이오드들(10)의 어레이인 서브픽셀들의 어레이를 정의할 것이다. 따라서, 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)의 각각의 후속적으로 패턴화되는 영역은 각각의 발광 다이오드(10)의 영역에 대응될 것이다. 예를 들어, 발광 다이오드들(10)의 어레이는 직사각형 어레이 또는 육각형 어레이로 형성될 수 있고, 각각의 발광 다이오드(10)는 1 미크론 내지 60 미크론의 범위, 예를 들어 2 미크론 내지 30 미크론의 범위의 최대 횡방향 치수(예를 들어, 직사각형 형상의 대각선 또는 육각형 형상의 외접원의 직경)로 형성될 수 있다. 예를 들어, 패턴화된 성장 마스크층(42)을 통한 각각의 개구의 최대 횡방향 치수는 50 nm 내지 50 미크론(예를 들어, 200 nm 내지 10 미크론)의 범위일 수 있지만, 더 짧거나 더 긴 치수도 채용될 수 있다.
대안적인 실시 예에서, 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 화합물 반도체 기판층(26) 상의 추가 구조(예를 들어, 후속 반도체 재료의 에피택셜 성장)의 형성 이전에 리소그래피 공정 및 이방성 식각의 조합에 의해 패턴화된다. 예를 들어, 포토레지스트층은 n-도핑된 화합물 반도체 기판층(26) 위에 적용될 수 있고, 발광 다이오드들(10)의 각각의 개별 영역을 덮도록 리소그래피 방식으로 패턴화된다. 예를 들어, 직교하는 수평 방향들을 따라 연장하는 2 세트의 라인 트렌치들(line trenches)이 n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 통해 형성되어, n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 패턴화된 부분들의 직사각형 어레이가 형성될 수 있다. 이후, 포토레지스트층은 제거될 수 있다.
도 1a 및 도 1b의 구성들과 같은 구성들에서, 발광 다이오드(10)의 각각의 영역은 패턴화된 성장 마스크층(42) 내의 각각의 단일 개구를 포함한다. 도 2a, 도 2b, 도 3a 및 도 3b의 구성들과 같은 구성들에서, 발광 다이오드(10)의 각각의 영역은 패턴화된 성장 마스크층(42) 내의 각각의 개구 어레이를 포함한다.
일부 다른 실시 예들(예를 들어, 도 4a 내지 도 4c에 도시된 실시 예들)에서, 패턴화된 성장 마스크층(42)은 채용되지 않는다. 이 경우, n-도핑된 화합물 반도체 기판층(26) 상에 연속적인 평탄한 반도체층이 형성된다.
n-도핑된 화합물 반도체 영역들(32)은 선택적 에피택시 공정일 수 있는 선택적 화합물 반도체 증착 공정에 의해 성장 마스크층(42)을 통해 그리고 그 위에서 성장될 수 있다. n-도핑된 화합물 반도체 영역들(32)의 형상들 및 크기들은 성장 마스크층(42)을 통하는 개구들의 형상들 및 치수들 및 선택적 화합물 반도체 증착 공정의 공정 조건들에 기초하여 결정될 수 있다. n-도핑된 화합물 반도체 영역들(32)은 각각의 결정학적 평면(crystallographic plane) 내에 위치하는 다양한 결정학적 패싯들(crystallographic facets)로 형성될 수 있다. 본 명세서에서 이용되는 바와 같이, "p-평면(p-plane)"은 III-질화물계의 
평면들 중 임의의 것일 수 있는 "피라미드 평면(pyramid plane)"을 의미하고, "c-평면(c-plane)"은 
평면을 나타내고, "m-평면(m-plane)"은 
평면들 중 임의의 것을 나타낸다. 성장 속도는 일반적으로 상이한 결정학적 평면들 사이에서 상이하다. 본 명세서에서, "성장 속도(growth rate)"는 달리 규정되지 않은 한 성장 표면에 수직인 방향을 따른 층 성장 속도를 의미한다. 일 실시 예에서, n-도핑된 화합물 반도체 기판층(26)의 상단 표면은 c-평면 내에 있을 수 있다. 각각의 n-도핑된 화합물 반도체 영역(32)의 높이는 50 nm 내지 10 미크론의 범위, 예를 들어 200 nm 내지 2 미크론의 범위일 수 있지만, 더 낮거나 더 높은 높이도 채용될 수 있다. 일부 실시 예들에서, 증착된 반도체 재료들의 이동(migration)을 유도하는 승온(elevated temperature)에서의 어닐링(annealing), 부분 에치백(etch back) 공정, 및/또는 화학적 기계적 평탄화 공정은 평탄한 상단 표면들 및/또는 패싯화된(faceted) 표면들을 제공하기 위해 선택적으로 채용될 수 있다.
일부 실시 예들(예를 들어, 도 1a 및 도 1b에 도시된 실시 예들)에서, n-도핑된 화합물 반도체 영역들(32)은 마이크로디스크들로서 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 디스크(disc)는 서로 평행한 상단 표면 및 하단 표면을 갖는 구조적 요소를 의미하며, 여기서 상단 표면의 면적은 상단 표면에 평행하지 않은 표면들(예를 들어, 패싯화된 표면들 또는 측벽 표면들)의 전체 면적보다 더 크다. "마이크로디스크(microdisc)"는 상단 표면의 최대 횡방향 치수가 1 미크론 이상 1mm 미만인 디스크를 의미한다. 마이크로디스크는 위에서 볼 때 원형, 타원형 또는 다각형(예를 들어, 직사각형, 육각형 등)을 가질 수 있다.
일부 실시 예들(예를 들어, 도 2a 및 도 2b에 도시된 실시 예들)에서, n-도핑된 화합물 반도체 영역들(32)은 나노디스크들로서 형성될 수 있다. "나노디스크(nanodisc)"는 상단 표면의 최대 횡방향 치수가 1nm 이상 1 미크론 미만인 디스크를 의미한다. 발광 다이오드(10)의 각각의 영역에 대해 마이크로디스크들 또는 나노디스크들의 클러스터(cluster)가 형성될 수 있다.
일부 실시 예들(예를 들어, 도 3a 및 도 3b에 도시된 실시 예들)에서, n-도핑된 화합물 반도체 영역들(32)은 나노와이어 코어들, 마이크로와이어 코어들, 나노피라미드들, 마이크로피라미드들, 나노프러스텀들, 마이크로프러스텀들, 이들의 조합들, 또는 기타의 나노스케일 구조들 또는 마이크로스케일 구조들로서 형성될 수 있다. "나노와이어(nanowire)"는, 길이 방향(lengthwise direction)(예를 들어, 수직 방향)을 따라 연장되고, 1 nm 이상 1 미크론 미만인 최대 횡방향 치수보다 더 큰 최대 수직 치수를 가지며, 길이 방향에 수직인 방향을 따라 실질적으로 균일한 단면 형상의 영역을 포함하는 구조를 의미한다. "마이크로와이어(microwire)"는, 길이 방향(예를 들어, 수직 방향)을 따라 연장되고, 1 미크론 이상 1 mm 미만인 최대 횡방향 치수보다 더 큰 최대 수직 치수를 가지며, 길이 방향에 수직인 방향을 따라 실질적으로 균일한 단면 형상의 영역을 포함하는 구조를 의미한다. "나노피라미드(nanopyramid)"는, 밑면의 최대 횡방향 치수가 1 nm 이상 1 미크론 미만인, 다각형 또는 일반적으로 곡선 형상의 밑면을 갖는 원뿔형 구조를 의미한다. "마이크로피라미드(micropyramid)"는, 밑면의 최대 횡방향 치수가 1 미크론 이상 1 mm 미만인, 다각형 또는 일반적으로 곡선 형상의 밑면을 갖는 원뿔형 구조를 의미한다. "나노프러스텀(nanofrustum)"은, 밑면의 최대 횡방향 치수가 1 nm 이상 1 미크론 미만인, 다각형 또는 일반적으로 곡선 형상의 밑면을 갖는 프러스텀(즉, 정점 주변에 영역이 없는 원뿔형 구조)을 의미한다. "마이크로프러스텀(microfrustum)"은, 밑면의 최대 횡방향 치수가 1 미크론 이상 1 mm 미만인, 다각형 또는 일반적으로 곡선 형상의 밑면을 갖는 프러스텀(즉, 정점 주변에 영역이 없는 원뿔형 구조)을 의미한다. n-도핑된 화합물 반도체 기판층(26)의 상단 표면이 c-평면 내에 있는 경우, 나노와이어들 및 마이크로와이어들은 m-평면들, p-평면들, 및 선택적으로 각각의 c-평면을 포함할 수 있다. 나노피라미드들, 마이크로피라미드들, 나노프러스텀들 및 마이크로프러스텀들은 p-평면들을 포함할 수 있다. 나노프러스텀들 및 마이크로프러스텀들은 c-평면들을 포함할 수 있다.
n-도핑된 화합물 반도체 영역들(32)을 형성하기 위해 이용될 수 있는 선택적 에피택시 공정들은, 예를 들어 미국 특허 제 9,444,007호(Kryliouk 등), 미국 특허 제 9,419,183호(Lowgren 등), 미국 특허 제 9,281,442호(Romano 등), 및 미국 특허 제 8,669,574호(Konsek 등)에 기술되어 있으며, 이들 각각은 Glo AB에 양도되었으며 그 전체 내용이 본 명세서에 참조로서 통합된다.
일부 실시 예들(예를 들어, 도 4a 내지 도 4c에 도시된 실시 예들)에서, n-도핑된 화합물 반도체 영역(32)의 에피택시는 n-도핑된 화합물 반도체 기판층(26)의 패턴화된 부분들의 어레이의 모든 물리적으로 노출된 표면들 상에 패턴화된 성장 마스크(42)를 채용하지 않고 수행될 수 있다. 이러한 실시 예에서, n-도핑된 화합물 반도체 영역(32)은 연속적인 평탄한 반도체층을 포함한다.
이후, 광을 방출하도록 구성된 광학 활성(optically active) 화합물 반도체층 스택을 포함하는 활성 영역(34)이 각각의 n-도핑된 화합물 반도체 영역(32) 상에 형성된다. 각각의 활성 영역(34)은 적절한 전기적 바이어스의 인가 시에 광을 방출하는 적어도 하나의 반도체 재료를 포함한다. 예를 들어, 각각의 활성 영역(34)은 이에 걸친 전기적 바이어스의 인가 시에 광을 방출하는 단일 또는 다중 양자 우물(multi-quantum well; MQW) 구조를 포함할 수 있다. 예를 들어, 양자 우물(들)은 갈륨 질화물 또는 알루미늄 갈륨 질화물 장벽층들 사이에 위치된 인듐 갈륨 질화물 우물(들)을 포함할 수 있다. 대안적으로, 활성 영역들(34)은 n-도핑된 화합물 반도체 영역들(32)의 표면들 상에서 성장될 수 있다면 발광 다이오드 응용을 위한 임의의 다른 적합한 반도체층들(예를 들어, 갈륨 인화물 또는 이의 삼원 또는 사원 화합물들) 또는 층들의 스택을 포함할 수 있다. 본 명세서에서, 활성 영역(34) 내의 모든 층들의 세트는 활성층(active layer)으로 지칭된다.
일 실시 예에서, 복수의 활성 영역들(34) 각각은 광을 방출하도록 구성된 각각의 광학 활성 화합물 반도체층 스택을 포함한다. 비-제한적인 예시적인 예에서, 활성 영역(34)은, 하단으로부터 상단으로, 30 nm 내지 70 nm의 두께, 예를 들어 약 50 nm 내지 약 60 nm의 두께를 갖는 실리콘 도핑된 GaN 층, 2 nm 내지 10 nm의 두께, 예를 들어 약 5 nm 내지 7 nm의 두께를 갖는 GaN 층, 1 nm 내지 5 nm의 두께, 예를 들어 약 3 nm 내지 4 nm의 두께를 갖는 InGaN 층, 및 10 nm 내지 30 nm의 두께, 예를 들어 약 15 nm 내지 20 nm의 두께를 갖는 GaN 장벽층을 포함하는 층 스택을 포함할 수 있다. 선택적으로, 적색 LED에 대해 InGaN 층 상에 AlGaN 캡층(cap layer)이 형성될 수 있다. 각각의 활성 영역(34) 내의 층들의 순서, 각각의 층의 조성 및 각각의 층의 두께는 방출 강도를 증가시키고 목표 피크 방출 파장을 제공하도록 최적화될 수 있다. 활성 영역들(34)은 그 내부의 반도체 재료의 조성 및 반도체 재료에 가해지는 스트레인(strain)에 따라 청색, 녹색 또는 적색 광과 같은 임의의 색생의 광을 방출할 수 있다.
활성 영역들(34)을 성장시키기 위해 선택적 에피택시 공정이 채용될 수 있다. 선택적 에피택시 공정의 공정 파라미터들은 활성 영역들(34)이 전체적으로 동일한 두께를 갖는 등각 구조들로서 성장되도록 선택될 수 있다. 다른 실시 예에서, 활성 영역들(34)은, 수평 부분들이 전체적으로 동일한 두께(예를 들어, 제 1 두께(t1))를 갖고, 패싯화된 부분들이 수평 부분들의 두께보다 더 얇은 두께(예를 들어, 제 2 두께(t2))를 갖는 유사-등각(pseudo-conformal) 구조로서 성장될 수 있다. 일 실시 예에서, 복수의 활성 영역들(34) 각각은 제 1 두께(t1)를 갖는 평탄한 상단 부분 및 n-도핑된 화합물 반도체 영역들(32) 각각의 테이퍼형(tapered)의 평탄한 측벽들 위에 놓이고 제 2 두께(t2)를 갖는 측벽 부분들을 포함할 수 있다. 일 실시 예에서, 제 1 두께(t1)와 제 2 두께(t2)의 비율은 2 내지 50의 범위일 수 있지만, 더 작거나 더 큰 비율도 채용될 수 있다. 나노와이어 상에 활성 영역들(34)을 위한 층 스택을 성장시키는 방법은, 예를 들어 미국 특허 제 9,444,007호(Kryliouk 등), 미국 특허 제 9,419,183호(Lowgren 등), 미국 특허 제 9,281,442호(Romano 등) 및 미국 특허 제 8,669,574호(Konsek 등)에 기재되어 있다. 활성 영역(34)은 아래에 놓인 n-도핑된 화합물 반도체 영역(32)과 접촉하고, 이를 둘러싸고, 그 위에 놓인다. 도 1a, 도 1b, 도 4a, 도 4b 및 도 4c에 도시된 일 실시 예에서, 발광 다이오드(10) 당 하나의 활성 영역(34)이 형성될 수 있다. 도 2a 내지 도 3b에 도시된 다른 실시 예에서, 발광 다이오드(10) 당 활성 영역들(34)의 클러스터가 형성될 수 있다.
활성 영역들(34)의 평탄한 상단 표면들 및 패싯화된 외부 표면들 상에 p-도핑된 반도체 재료층(36)이 형성된다. p-도핑된 반도체 재료층(36)은, 제 1 도전형의 반대인 제 2 도전형의 도핑을 갖는 도핑된 반도체 재료를 포함한다. 예를 들어, 제 1 도전형이 n형이면, 제 2 도전형은 p형이다. 제 1 도전형이 p형이면, 제 2 도전형은 n형이다.
p-도핑된 반도체 재료층(36)은 화합물 반도체 재료를 포함할 수 있다. p-도핑된 반도체 재료층(36)의 화합물 반도체 재료는 p-형 III-질화물 화합물 반도체 재료, 예를 들어 갈륨 질화물 및/또는 알루미늄 갈륨 질화물과 같은 임의의 적합한 반도체 재료일 수 있다. 일 실시 예에서, n-도핑된 화합물 반도체 영역들(32)은 n-도핑된 GaN 또는 InGaN을 포함할 수 있고, p-도핑된 반도체 재료층(36)은 p-도핑된 AlGaN 및/또는 GaN을 포함할 수 있다. 대안적으로, 영역들(32) 및/또는 층(36)은 갈륨 인화물 또는 이의 삼원 또는 사원 화합물과 같은 다른 반도체 재료들을 포함할 수 있다.
p-도핑된 반도체 재료층(36)은 도핑된 반도체 재료를 활성 영역들(34)의 외부 표면들 상에 선택적으로 증착함으로써 형성될 수 있다. 예를 들어, 선택적 에피택시 공정이 채용될 수 있다. 선택적 증착 공정(선택적 에피택시 공정일 수 있음) 동안, 개별 반도체 재료 부분들은, 개별 반도체 재료 부분들이 병합되어 각각의 발광 다이오드(10)의 영역 내에서 연속 반도체 재료층으로서 p-도핑된 반도체 재료층(36)을 형성할 때까지, 활성 영역들 각각의 외부 표면들로부터 성장한다. 성장 마스크층(42)의 상단 표면의 부분들이 n-도핑된 화합물 반도체 영역들(32) 또는 활성 영역들(34)에 의해 덮이지 않은 경우, p-도핑된 반도체 재료층(36)의 하단 표면은 성장 마스크층(42)의 상단 표면의 이러한 부분들과 접촉할 수 있다.
도 4c와 관련하여, 버퍼 반도체층(24) 상에 반도체층들(26, 32, 34, 36), 애노드 콘택(anode contact; 50) 및 제 1 반사층(70A)을 포함하는 메사(mesa; 31)가 형성될 수 있다. 메사(31)는 버퍼 반도체층(24) 상에 반도체층들(26, 32, 34, 36), 애노드 콘택(50) 및 제 1 반사층(70A)을 증착한 이후, 이 층들을 마스킹 및 식각함으로써 형성될 수 있다. 유전체 재료층(60)은 메사(31)의 상단 및 측면들을 덮도록 형성될 수 있다. 유전체 재료층(60)은 예를 들어 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 유기실리케이트 유리, 실리콘, 수지, 자기-평탄화 유전체 재료, 또는 기타의 유전체 재료와 같은 유전체(즉, 전기 절연성) 재료를 포함한다. 일부 실시 예들에서, 유전체 재료층(60)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 유전체 재료층(60)이 알루미늄 산화물을 포함하는 경우, 유전체층은 원자층 증착(ALD)에 의해 형성될 수 있다.
이후, 유전체층(60)이 패턴화되어 제 1 반사층(70A)의 상부 표면이 노출될 수 있다. 예를 들어, 포토레지스트층이 예시적인 구조 위에 적용될 수 있고, 애노드 콘택들(50)의 각각의 주변부(periphery) 내에 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 패턴화된 포토레지스트층을 식각 마스크층으로서 이용하여 이방성 식각 공정 또는 등방성 식각 공정이 수행될 수 있다. 유전체 재료층(60)은 50 nm 내지 1,000 nm 범위의 두께, 예를 들어 100 nm 내지 500 nm 범위의 두께를 가질 수 있다. 일부 실시 예들에서, 유전체 재료층(60)은 투명할 수 있다.
제 1 반사층(70A)의 노출된 부분과 접촉하도록 그리고 유전체층(60)을 덮도록 제 2 반사층(70B)이 형성될 수 있다. 예를 들어, 제 2 반사층(70B)은 증착 및 리프트오프 공정에 의해 형성될 수 있다. 이에 따라, 제 2 반사층(70B)은 메사(31)의 상단 및 측면 표면들을 덮을 수 있다.
p-도핑된 반도체 재료층(36)의 상단 표면에는 애노드 콘택(50)이 형성될 수 있다. 도 5a 내지 도 5d는 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b 및 도 4c에 도시된 발광 다이오드들(10) 중 임의의 발광 다이오드에 통합될 수 있는 p-도핑된 반도체 재료층(36)에 대한 다양한 구성들을 도시한다.
도 5a는 애노드 콘택(50)의 제 1 구성을 도시한다. 제 1 구성에서, 애노드 콘택(50)은 니켈 산화물층(51) 및 투명 도전성 산화물층(53)을 포함할 수 있다. 니켈 산화물층(51)은 니켈의 등각(conformal) 또는 비-등각(non-conformal) 증착에 의해, 그리고 증착된 니켈 부분들의 후속 산화에 의해 형성될 수 있다. 니켈층은, 예를 들어 물리적 기상 증착(physical vapor deposition; PVD), 진공 증발(vacuum evaporation) 또는 화학적 기상 증착에 의해 증착될 수 있다. 니켈층의 두께는 0.3 nm 내지 100 nm 범위, 예를 들어 1 nm 내지 10 nm 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다. 니켈층의 산화는 열적 산화 공정 또는 플라즈마 산화 공정에 의해 수행될 수 있다. 대안적으로, 니켈층이 충분히 얇은 경우, 산소 원자들은 후속적으로 증착되는 투명 도전성 산화물층(53)으로부터 제공될 수 있다. 니켈 산화물층(51)의 두께는 0.4 nm 내지 130 nm의 범위, 예를 들어 1.3 nm 내지 13 nm의 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다. 니켈 산화물층(51)은 p-도핑된 반도체 재료층(36)과 투명 도전성 산화물층(53) 사이의 접착력을 향상시킨다. 일 실시 예에서, 애노드 콘택(50)은, 예를 들어 0.4 nm 내지 3 nm 범위일 수 있는, 3 nm 미만의 두께를 갖는 니켈 산화물의 표면층을 포함할 수 있다.
투명 도전성 산화물층(53)은 p-도핑된 반도체 재료층(36) 위에 증착될 수 있다. 투명 도전성 산화물층(53)은 p-도핑된 반도체 재료층(36)의 전체 영역에 걸쳐 연장되는 연속적인 재료층으로서 증착될 수 있다. 투명 도전성 산화물층(53)의 두께는 50 nm 내지 600 nm 범위, 예를 들어 10 nm 내지 300 nm일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다. 투명 도전성 산화물층(53)은 도핑된 아연 산화물, 인듐 주석 산화물, 카드뮴 주석 산화물(Cd2SnO4), 아연 스타네이트(zinc stannate)(Zn2SnO4) 및 도핑된 타이타늄 이산화물(TiO2)로부터 선택된 재료와 같은 투명한 도전성 산화물 재료를 포함한다. 예시적인 도핑된 아연 산화물 재료는 붕소-도핑된 아연 산화물, 불소-도핑된 아연 산화물, 갈륨-도핑된 아연 산화물 및 알루미늄-도핑된 아연 산화물을 포함한다. 일 실시 예에서, 애노드 콘택(50)은 광학적으로 투명할 수 있다.
도 5b는 애노드 콘택(50)의 제 2 구성을 도시한다. 제 2 구성에서, 애노드 콘택(50)은 접착 금속층(adhesion metal layer; 52) 및 은층(silver layer; 54)을 포함할 수 있다. 접착 금속층(52) 및 은층(54)의 조합은 p-도핑된 반도체 재료층(36)에 후속하여 형성될 반사층(70)의 양호한 접착력을 제공할 뿐만 아니라 p-도핑된 반도체 재료층(36)에 양호한 전기적 접촉을 제공한다. 접착 금속층(52)은 p-도핑된 반도체 재료층(36)과 직접 접촉한다. 접착 금속층(52)의 재료는 접착을 촉진하는 원소 금속(elemental metal)일 수 있다. 예를 들어, 접착 금속층(52)은 본질적으로 백금으로 구성되는 백금층 또는 본질적으로 니켈로 구성되는 니켈층일 수 있다. 접착 금속층(52)은, 예를 들어 물리적 기상 증착에 의해 증착될 수 있다. 접착 금속층(52)의 두께(수평 표면에 걸쳐 측정됨)는 2 nm 내지 200 nm 범위, 예를 들어 5 nm 내지 100 nm 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다. 은층(54)은 본질적으로 은으로 이루어질 수 있고, 예를 들어 물리적 기상 증착에 의해 형성될 수 있다. 은층(54)의 두께(수평 표면에 걸쳐 측정됨)는 2 nm 내지 200 nm의 범위, 예를 들어 5 nm 내지 100 nm의 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
도 5c는 애노드 콘택(50)의 제 3 구성을 도시한다. 제 3 구성에서, 애노드 콘택(50)은 p-도핑된 반도체 재료층(36)과 직접 접촉하는 은층(54)으로 구성될 수 있다. 은층(54)은 본질적으로 은으로 이루어질 수 있고, 예를 들어 물리적 기상 증착에 의해 형성될 수 있다. 은층(54)의 두께(수평 표면에 걸쳐 측정됨)는 2 nm 내지 200 nm의 범위, 예를 들어 5 nm 내지 100 nm의 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
도 5d는 애노드 콘택(50)의 제 4 구성을 도시한다. 제 4 구성에서, 애노드 콘택(50)은 NiO 영역 및 Au 영역들을 포함하는 NiO:Au 복합체들을 포함하는 NiO:Au 복합체층(55)일 수 있다. NiO:Au 복합체층(55)은 니켈 산화물층을 형성하고, 금을 증착하고, 니켈 산화물층 내로의 금의 상호확산(interdiffusion)을 유도함으로써 형성될 수 있다. 금 원자들은 니켈 산화물 매트릭스 중에서 분리(segregate)되어 NiO:Au 복합체층(55)을 형성한다.
대안적으로, 금이 먼저 증착될 수 있고, 이후 니켈 산화물이 형성될 수 있다. 그러나 대안적으로, 금 및 니켈이 적어도 2개의 층들의 스택으로서 증착될 수 있고, 산화 및 상호확산은 니켈이 니켈 산화물로 열적 산화되는 것에 의해 유도되어 NiO:Au 복합체층(55)이 형성될 수 있다. NiO:Au 복합체층(55)의 두께는 2 nm 내지 200 nm 범위, 예를 들어 5 nm 내지 100 nm 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
도 1b, 도 2b, 도 3b 및 도 4b의 실시 예들의 예시적인 구조의 물리적으로 노출된 표면들 상에 선택적 유전체 재료층(60)이 후속적으로 형성될 수 있다. 유전체 재료층(60)은 예를 들어 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 유기실리케이트 유리, 실리콘, 수지, 자기-평탄화 유전체 재료, 또는 기타의 유전체 재료와 같은 유전체(전기 절연성) 재료를 포함한다. 일 실시 예에서, 유전체 재료층(60)은 예를 들어 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD) 또는 원자층 증착(ALD)과 같은 등각 증착 공정에 의해 형성될 수 있다(예를 들어, ALD에 의해 형성된 알루미늄 산화물). 대안적으로, 유전체 재료층(60)은 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 또는 스핀 코팅에 의해 형성될 수 있다. 애노드 콘택(50)의 수평 표면들 위에 놓이는 유전체 재료층(60)의 부분의 두께는 50 nm 내지 1,000 nm의 범위, 예를 들어 100 nm 내지 500 nm의 범위일 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
유전체 재료층(60)은 각각의 애노드 콘택(50) 위에 개구를 제공하도록 후속적으로 패턴화될 수 있다. 예를 들어, 포토레지스트층이 예시적인 구조 위에 적용될 수 있고, 애노드 콘택들(50)의 각각의 주변부 내에 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 패턴화된 포토레지스트층을 식각 마스크층으로서 이용하여 이방성 식각 공정 또는 등방성 식각 공정이 수행될 수 있다. 예를 들어, 유전체 재료층(60)이 실리콘 산화물을 포함하는 경우, 묽은 플루오린화 수소산을 이용하는 등방성 식각 공정이 유전체 재료층(60)을 통해 개구들을 형성하기 위해 이용될 수 있다. 유전체 재료층(60)을 관통하는 각각의 개구의 면적은 아래에 놓이는 애노드 콘택(50)의 면적의 10% 내지 90% 범위일 수 있다. 개구들 주변의 유전체 재료층(60)의 측벽들은 테이퍼형이거나 수직일 수 있다. 포토레지스트층은 후속적으로, 예를 들어 애싱에 의해 제거될 수 있다.
도 6 내지 도 8은 (도 1a, 도 2a, 도 3a 및 도 4a의 구성들과 같은) 구성들을 위한 반사 금속층(70)을 후속적으로 형성하기 위한 공정 순서들을 도시하며, 여기서 반사 금속층(70)은 아래에 놓이는 애노드 콘택(50)의 상단 표면 완전히 위에 놓이는 평탄한 구조로 형성된다. 이러한 구성들에서, 반사체(70)의 전체는, n-도핑된 화합물 반도체 영역(32)의 최원위(most distal) 표면이 각각의 발광 다이오드(10) 내의 n-도핑된 화합물 반도체 기판층(26)으로부터 그러한 것보다, n-도핑된 화합물 반도체 기판층(26)으로부터 더 원위에 있다. 도 1a, 도 2a, 도 3a 및 도 4a의 실시 예들에서, 애노드 콘택(50) 위에 놓이고 이에 전기적으로 연결된 반사체(70)는 애노드 콘택(50)보다 더 작은 면적을 갖는다.
도 9는 대안적인 구성들(예를 들어, 도 1b, 도 2b, 도 3b 및 도 4b의 구성들)에 대한, 도 7의 공정 단계에 대응되는 공정 단계를 도시하며, 반사 금속층(70)은, (애노드 콘택(50)과 접촉하는) p-도핑된 반도체 재료층(36)의 최원위 표면이 n-도핑된 화합물 반도체 기판층(26)으로부터 그러한 것보다 n-도핑된 화합물 반도체 기판층(26)으로부터 더 원위에 있는 횡방향 연장부, 및 횡방향 연장부의 주변부와 이웃하고, 그로부터 하방으로 연장되며, 동일한 발광 장치(10)의 n-도핑된 화합물 반도체 영역(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 횡방향으로 둘러싸는 측벽 부분으로 형성된다. 도 6 내지 도 9에 도시된 구조적 특징들은 발광 다이오드(10)가 후속적으로 형성되는 각각의 영역에 존재할 수 있음이 이해될 수 있다.
도 6을 참조하면, 제 1 금속층(71)은 애노드 콘택(50) 및 선택적 유전체 재료층(60)(도 9에 도시된 바와 같이 존재하는 경우)의 물리적으로 노출된 표면 바로 위에 증착될 수 있다. 제 1 금속층(71)은 반사체(70)의 구성 요소다. 제 1 금속층(71)은 예를 들어 니켈 또는 백금과 같은 접착 촉진 재료를 포함한다. 일 실시 예에서, 제 1 금속층(71)은 니켈을 포함한다. 제 1 금속층(71)은 예를 들어 물리적 기상 증착(PVD) 또는 진공 증발과 같은 비-등각 증착 공정에 의해 또는 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 등각 증착 공정에 의해 증착될 수 있다. 제 1 금속층(71)은 0.3 nm 내지 10 nm 범위의 제 1 두께, 예를 들어 0.6 nm 내지 4 nm 범위의 제 1 두께를 가질 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
도 7 및 도 9에 도시된 바와 같이, 제 1 금속층(71) 위에 패턴화된 리프트-오프 마스크(patterned lift-off mask; 77)가 형성될 수 있다. 패턴화된 리프트-오프 마스크(77)는 패턴화된 포토레지스트층일 수 있다. 일 실시 예에서, 패턴화된 리프트-오프 마스크(77)는, 도 7에 도시된 바와 같이 포토레지스트층을 관통하는 각각의 개구가 아래에 놓인 애노드 콘택(50)의 주변부 완전히 내에 있도록 개구들의 어레이를 갖는 포토레지스트층을 적용하고 리소그래피 방식으로 패턴화함으로써, 형성될 수 있다.
도 7 및 도 9를 참조하면, 제 1 금속층(71)과 동일한 조성을 갖는 제 2 금속층(72)이, 예를 들어 제 1 금속층(71) 상에 그리고 패턴화된 리프트-오프 마스크(77) 위에 물리적 기상 증착(PVD) 또는 진공 증발에 의해, 후속적으로 이방성 증착될 수 있다. 제 2 금속층(72)은 제 1 금속층(71)의 상단 표면 바로 위에 형성될 수 있다. 패턴화된 리프트-오프 마스크(77)의 상단 표면 상에 추가의 제 2 금속층(72')이 형성될 수 있다. 제 2 금속층(72) 및 추가의 제 2 금속층(72)은 발광 다이오드들(10)의 각각의 영역 주변의 패턴화된 리프트-오프 마스크(77) 위에 그리고 제 1 금속층(71)의 물리적으로 노출된 표면 상에 형성될 수 있다. 제 2 금속층(72)은 제 1 금속층(71)과 동일한 금속을 포함하여 제 1 금속층(71)과 제 2 금속층(72) 사이의 접착력을 최대화한다. 일 실시 예에서, 제 1 금속층(71) 및 제 2 금속층(72)은 예를 들어 니켈 또는 백금과 같은 원소 금속을 포함한다. 수평 표면들에 걸친 제 2 금속층(72)의 두께는 0.3 nm 내지 40 nm 범위, 예를 들어 0.4 nm 내지 6 nm 범위일 수 있지만, 더 얇거나 더 두꺼운 두께들도 채용될 수 있다.
발광 다이오드(10)의 각각의 영역 주위에서, 발광 다이오드(10)의 중심 영역 내에는 제 1 금속층(71)과 제 2 금속층(72)의 조합이 증착되고, 중심 영역의 주변부의 외부에 위치한 주변 영역에는 제 1 금속층(71)만이 증착된다. 중심 영역은 애노드 콘택(50)의 주변부에 의해 정의되는 영역 완전히 내에 존재할 수 있다. 주변 영역은 중심 영역의 주변부와 일치하는 내부 주변부를 가질 수 있다. 구체적으로, 주변 영역의 내부 주변부는 패턴화된 리프트-오프 마스크(77)의 측벽들과 일치할 수 있다.
제 1 금속층(71)과 제 2 금속층(72)의 조합은 2개의 상이한 두께들을 갖는 단일 금속층을 구성한다. 구체적으로, 제 1 금속층(71)과 제 2 금속층(72)의 조합은, 주변 영역(즉, 제 1 금속층(71)만이 증착되는 영역)에서 제 1 두께를 갖고 중심 영역(즉, 제 1 금속층(71)과 제 2 금속층(72)이 모두 증착되는 영역)에서 제 1 두께보다 더 두꺼운 제 2 두께를 갖는, 이중 두께 금속 접착층(71, 72)을 구성한다. 일 실시 예에서, 제 1 두께는 0.3 nm 내지 10 nm 범위이고, 제 2 두께는 0.6 nm 내지 50 nm 범위이다. 다른 실시 예에서, 제 1 두께는 0.6 nm 내지 4 nm 범위이고, 제 2 두께는 1 nm 내지 10 nm 범위이다.
알루미늄은 이방성 증착 방법(예를 들어, 스퍼터링 또는 진공 증발)에 의해 증착될 수 있다. 알루미늄층(74)은 애노드 콘택(50) 위의 이중 두께 금속 접착층(71, 72) 바로 위에 형성될 수 있고, 추가의 알루미늄층(74')은 패턴화된 리프트-오프 마스크(77) 위의 추가의 제 2 금속층(72') 위에 형성될 수 있다. 알루미늄층(74)은 본질적으로 알루미늄으로 구성될 수 있다. 알루미늄층(74)은 예를 들어 레이저 어블레이션(laser ablation) 공정 및 레이저 솔더(laser solder) 공정과 같은 후속 레이저 가공 공정 동안 가단성을 제공하여, 발광 장치들(10)의 활성 영역들(34)이 기계적 충격 및/또는 구조적 손상으로부터 보호된다. 예를 들어 금 또는은과 같은 더 높은 가단성을 갖는 금속이 알루미늄 대신에 이용될 수도 있다. 알루미늄층(74)의 수평 부분들은 이중 두께 금속 접착층(71, 72) 위에서, 200 nm 내지 3,000 nm 범위의 두께, 예를 들어 800 nm 내지 2,000 nm 범위의 두께를 가질 수 있다.
금속 접착 재료가 예를 들어 물리적 기상 증착 또는 진공 증발과 같은 이방성 증착 공정에 의해 알루미늄층(74) 위에 증착될 수 있다. 금속 접착 재료는 예를 들어 니켈 또는 백금과 같은 원소 금속을 포함할 수 있다. 애노드 콘택(50) 위에 놓인 알루미늄층(74)의 상단 표면 상에 금속 접착층(76)이 형성되고, 패턴화된 리프트-오프 마스크(77) 위의 추가의 알루미늄층(74') 위에 추가의 금속 접착층(76')이 형성된다. 금속 접착층(76)의 수평 부분들은 균일한 두께를 가질 수 있는데, 이는 1 nm 내지 300 nm 범위, 예를 들어 10 nm 내지 100 nm 일 수 있지만, 더 얇거나 더 두꺼운 두께들도 채용될 수 있다. 알루미늄층(74), 금속 접착층(76) 및 이중 두께 금속 접착층(71, 72)의 스택은 발광 장치(10)의 애노드의 일부 및 반사체로서 기능할 수 있는 반사체(70)를 구성한다. 추가의 금속 접착층(76'), 추가의 알루미늄층(74') 및 추가 제 2 금속층(72')의 스택은 추가의 반사체(70')를 구성한다.
도 8을 참조하면, 패턴화된 리프트-오프 마스크(77) 및 그 위의 재료층(예를 들어, 추가의 반사체(70'))은 리프트-오프 공정을 이용하여 제거될 수 있다. 예를 들어, 예시적인 구조는 패턴화된 리프트-오프 마스크(77)의 재료를 용해시키는 용매에 침지될 수 있다. 추가의 반사체(70')의 잔류 재료를 제거하기 위해 적절한 세척(clean) 공정이 수행될 수 있다.
포토레지스트층(미도시)은 예시적인 구조 위에 적용될 수 있고, 발광 다이오드들(10)의 각각의 영역을 덮도록 리소그래피 방식으로 패턴화될 수 있다. 포토레지스트층의 패턴화된 영역들은 발광 다이오드들(10)의 각각의 영역을 횡방향으로(laterally) 둘러싸는 채널들(현상 동안 포토레지스트층의 재료가 제거되는 영역들에 대응됨)을 갖는 2차원 어레이로서 배열될 수 있다. 애노드 콘택(50), p-도핑된 반도체 재료층(36), 활성 영역들(34), n-도핑된 화합물 반도체 영역들(32), 성장 마스크층(42)(존재하는 경우), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 패턴화하기 위해 이방성 식각 공정이 수행된다. 이방성 식각 공정은 지지 기판(22) 상에서 중단될 수 있다.
도 1a, 도 2a, 도 3a 및 도 4a에 도시된 실시 예들에서, 포토레지스트층의 개구들의 영역들은 아래에 놓인 패턴화된 반사체(70)의 전체 개별 영역들 너머로 연장된다. 따라서, 이전의 리프트-오프 단계에서 패턴화된 반사체(70)는 전술한 식각 단계 동안 식각되지 않는다. 이는 비교적 어려운 금속 식각을 회피한다. 이러한 실시 예들에서, 애노드 콘택(50)보다 더 좁은 면적을 갖는 반사체(70)가 제공된다.
대안적으로, 도 1b, 도 2b, 도 3b 및 도 4b에 도시된 실시 예들에서, 금속 반사체(70) 또한 전술한 식각 단계 동안 식각된다. 이러한 실시 예들에서, 금속 식각은 LED들(10)에 의해 방출되는 광의 반사를 개선하기 위해 LED들(10)의 측벽들에 걸쳐 부분적으로 연장되는 금속 반사체(70)를 형성하도록 수행된다. 식각 이후, 포토레지스트층은, 예를 들어 애싱에 의해 제거될 수 있다.
반사체(70), 애노드 콘택(50), p-도핑된 반도체 재료층(36), 활성 영역들(34), n-도핑된 화합물 반도체 영역들(32), 성장 마스크층(42)(존재하는 경우), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 패턴화된 부분들의 연속적인 세트를 포함하는 각각의 식각된 메사는, 각각의 발광 다이오드(10)의 구성 요소들을 구성한다. 예를 들어 알루미늄 산화물, 실리콘 산화물, 또는 실리콘 질화물과 같은 선택적 유전체층은 반사체(70)의 상단 표면을 노출시키면서 식각된 메사의 측벽들 위에 증착될 수 있다. n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)이 n-도핑된 화합물 반도체 영역들(32)의 형성 이전에 개별 재료 부분들로서 패턴화되는 경우(도 4a 및 도 4b의 대안적 구성들의 경우에서와 같이), 전술한 패턴화 단계는 선택적으로 생략될 수 있다. 이 경우, 활성 영역들(34) 및 n-도핑된 화합물 반도체 영역들(32)과 동일한 재료 조성을 갖는 얇은 재료층들이 n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 패턴화된 부분들의 측벽들 상에 형성될 수 있고, p-도핑된 반도체 재료층(36)은 각각의 발광 다이오드(10)의 주변부에서 이러한 얇은 재료층들의 측벽들로 연장될 수 있다.
도 8 및 도 9에 도시된 바와 같이, 제 1 금속층(71) 위에 제 2 패턴화된 리프트-오프 마스크(177)가 형성될 수 있다. 제 2 패턴화된 리프트-오프 마스크(177)는 패턴화된 포토레지스트층일 수 있다. 일 실시 예에서, 제 2 패턴화된 리프트-오프 마스크(177)는 개구들의 어레이를 갖는 포토레지스트층을 적용하고 리소그래피 방식으로 패턴화함으로써 형성될 수 있다. 이후, 장치측(device-side) 본딩 패드(bonding pad)를 형성하기 위한 재료층이 증착될 수 있다. 예를 들어, 제 1 금속 본딩 패드 금속이 이방성 증착되어 제 1 금속 본딩 패드층(82) 및 제 1 금속 재료층(82')이 형성될 수 있다. 제 1 금속 본딩 패드층(82)은 애노드 콘택(50) 및 반사체(70) 위에 놓인 금속 접착층(76) 바로 위에 증착될 수 있고, 제 1 금속 재료층(82')은 제 2 패턴화된 리프트-오프 마스크(177)의 상단 표면 상에 증착될 수 있다. 제 1 금속 본딩 패드층(82) 및 제 1 금속 재료층(82')은 예를 들어 타이타늄(titanium) 또는 탄탈럼(tantalum)과 같은 전이 금속을 포함할 수 있다. 일 실시 예에서, 제 1 금속 본딩 패드층(82) 및 제 1 금속 재료층(82')은 본질적으로 타이타늄 또는 탄탈럼으로 구성될 수 있다. 제 1 금속 본딩 패드층(82) 및 제 1 금속 재료층(82')의 수평 부분들은 30 nm 내지 300 nm 범위의 두께, 예를 들어 60 nm 내지 200 nm 범위의 두께를 가질 수 있지만, 더 얇거나 더 두꺼운 두께들도 채용될 수 있다. 제 1 금속 본딩 패드층(82)은 반사체(70)를 통해 애노드 콘택(50)과 전기적으로 연결된다.
제 2 금속 본딩 패드 금속을 이방성 증착되어 제 2 금속 본딩 패드층(84) 및 제 2 금속 재료층(84')이 형성될 수 있다. 제 2 금속 본딩 패드층(84)은 애노드 콘택(50) 및 반사체(70) 위에 놓인 제 1 금속 본딩 패드층(82) 바로 위에 증착될 수 있고, 제 2 금속 재료층(84')은 패턴화된 리프트-오프 마스크(77) 위의 제 1 금속 재료층(82')의 상단 표면 상에 증착될 수 있다. 제 2 금속 본딩 패드층(84) 및 제 2 금속 재료층(8')은 섭씨 1,500도 초과의 용융 온도를 갖는 접착 촉진 금속을 포함할 수 있다. 일 실시 예에서, 제 2 금속 본딩 패드층(84) 및 제 2 금속 재료층(84')은 본질적으로 백금으로 구성될 수 있다. 제 2 금속 본딩 패드층(84) 및 제 2 금속 재료층(84')의 수평 부분들은 50 nm 내지 500 nm 범위의 두께, 예를 들어 100 nm 내지 250 nm 범위의 두께를 가질 수 있지만, 더 얇거나 더 두꺼운 두께들도 채용될 수 있다.
예시적인 구조는 섭씨 100도 내지 섭씨 230도 범위(즉, 주석 용융점 미만), 예를 들어 섭씨 120도 내지 섭씨 200도 범위일 수 있는, 승온을 갖는 환경에 배치된다. 주석은 승온에서 제 2 금속 본딩 패드층(84)의 최상단 표면의 외부 주변부의 내부 및 제 2 금속 재료층(84') 상의 각각의 영역 내에 증착된다. 이 단계에서는 순수한 주석(피할 수 없는 불순물만을 함유) 또는 1 원자 퍼센트 미만(예를 들어, 0.5 원자 퍼센트 이하)의 은 및/또는 구리를 함유하는 주석이 덴드라이트(dendrite) 방지 원소로서 증착된다. 주석은 고온 솔더 재료(solder material)이며, 후속적으로 이용되는 레이저 솔더 공정 동안 제어된 리플로우(reflow)를 제공한다. 주석의 증착 동안의 승온은 주석이 제 2 금속 본딩 패드층(84) 상에 증착되는 동안 제 2 금속 본딩 패드층(84)으로의 주석의 확산을 유도한다.
주석이 확산되는 각각의 제 2 금속 본딩 패드층(84) 및 제 2 금속 재료층(84')의 상부 영역들에는 백금과 주석의 합금(예를 들어, 인터메탈릭(intermetallic))을 포함하는 제 3 금속 본딩 패드층(86) 및 제 3 금속 재료층(86')이 형성된다. 제 3 금속 본딩 패드층(86)은 60 내지 80 중량%의 주석 및 20 내지 40 중량%의 백금을 함유할 수 있다. 제 2 금속 본딩 패드층(84)의 나머지 하부는 원자 농도 0.5% 미만의 원자 농도로 주석을 포함하고, 나머지 제 2 금속 본딩 패드층(84)으로 간주된다. 따라서, 제 2 금속 본딩 패드층(84)은 0.5% 미만의 원자 농도로 주석을 포함하는 표면 부분들을 포함할 수 있고, 본질적으로 백금으로 이루어진 부분을 포함할 수 있다. 제 2 금속 본딩 패드층(84)의 전체 체적은 적어도 99%의 원자 농도, 예를 들어 적어도 99.5%의 원자 농도로 백금을 포함한다. 증착된 주석의 미반응 부분은 주석 부분(tin portion; 431)을 형성한다. 주석 부분(431)은 적어도 99%의 원자 농도, 예를 들어 적어도 99.5%의 원자 농도로 주석을 포함할 수 있고, 선택적으로 0.5 원자%의 은 및/또는 구리를 포함할 수 있다.
주석 부분(431)의 두께는 1 미크론 내지 10 미크론의 범위, 예를 들어 1.5 미크론 내지 4 미크론의 범위일 수 있다. 제 1 금속 본딩 패드층(82), 제 2 금속 본딩 패드층(84) 및 제 3 금속 본딩 패드층(86)은 집합적으로 장치측 본딩 패드(80)를 구성한다. 제 3 금속 본딩 패드층(86)의 두께는 제 2 금속 본딩 패드층(84)의 두께보다 얇을 수 있다. 예를 들어, 제 2 금속 본딩 패드층(84)의 두께는 50 nm 내지 500 nm 범위, 예를 들어 100 nm 내지 250 nm 범위일 수 있다. 제 3 금속 본딩 패드층(86)의 두께는 40 nm 내지 400 nm 범위, 예를 들어 80 nm 내지 200 nm 범위일 수 있다. 주석 부분(431)의 각각의 영역은 적어도 99%의 원자 농도로 주석을 포함한다. 장치측 본딩 패드(80)로부터 200 nm 초과만큼 이격된 주석 부분(431)의 영역들은 본질적으로 주석으로 구성될 수 있다. 장치측 본딩 패드(80)의 주석 대 백금 체적비는, 적어도 30 : 1, 예를 들어 적어도 50 : 1, 예를 들어 100 : 1 내지 30 : 1일 수 있다. 제 3 금속 재료층(86'), 제 2 금속 재료층(84') 및 제 1 금속 재료층(821)의 스택은 금속 재료층 스택(80')을 구성한다.
다시 도 1a 및 도 3b를 참조하면, 제 2 패턴화된 리프트-오프 마스크(177) 및 그 위의 재료층들(예를 들어, 금속 재료층 스택(80'))은 리프트-오프 공정을 이용하여 제거될 수 있다. 예를 들어, 예시적인 구조는 제 2 패턴화된 리프트-오프 마스크(177)의 재료를 용해시키는 용매에 침지될 수 있다. 금속 재료층 스택(80')의 잔류 재료를 제거하기 위해 적절한 세척 공정이 수행될 수 있다.
일 실시 예에서, 제 1 금속 본딩 패드층(82)은 본질적으로 타이타늄으로 이루어질 수 있고, 제 2 금속 본딩 패드층(84)은 본질적으로 백금으로 이루어질 수 있다. 일 실시 예에서, 제 1 금속 본딩 패드층(82)은 30 nm 내지 300 nm의 두께를 가질 수 있고, 제 2 금속 본딩 패드층(84)의 얇은 부분(thinned portion)은 10 nm 내지 200 nm의 두께를 가질 수 있고, 제 3 금속 본딩 패드층(86)은 주석 부분(431)이 제 3 금속 본딩 패드층(84)과 접촉하는 영역들 내에서 40 nm 내지 400 nm의 두께를 가질 수 있고, 주석 부분(431)은 1 미크론 내지 10 미크론의 두께를 가질 수 있다.
직시형 디스플레이 제조
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a 및/또는 도 4b의 발광 다이오드들(10)을 백플레인에 전사하여 직시형 디스플레이 장치를 형성할 수 있다. 도 10a 및 도 10b에는 백플레인측 본딩 패드(421)를 형성하는 공정이 도시되었다. 도 10c에는 백플레인(401)의 상면도가 도시되었다.
도 10a를 참조하면, 백플레인측 본딩 패드들(421)을 형성하는 동안의 백플레인(401)이 도시되어 있다. 도 10a에는 하나의 백플레인측 본딩 패드(421)만이 도시되어 있으나, 백플레인(401)의 전방 표면 상에 백플레인측 본딩 패드들(421)의 어레이가 형성되어 직시형 디스플레이 장치를 형성하는 것으로 이해된다. 백플레인(401)은 매립된 백플레인 구동 회로(440) 내에 백플레인 기판(400)을 포함한다. 본 명세서에서 사용되는 바와 같이, "백플레인 기판(backplane substrate)"은 그 위에 복수의 장치들을 부착하도록 구성된 임의의 기판을 지칭한다. 백플레인 구동 회로(440)는 금속 상호연결 구조들 및/또는 능동 장치들(예를 들어, 전계 효과 트랜지스터들)의 어레이를 포함할 수 있다. 금속 상호연결 구조들은 백플레인측 본딩 패드들(421)과 능동 장치들 사이 및/또는 백플레인측 본딩 패드들(421)과 백플레인(401)의 입출력 포트 사이의 전기적 연결을 제공할 수 있다.
일반적으로, 장치측 본딩 패드들(80)을 형성하기 위해 이용되는 동일한 일련의 공정 단계들이 백플레인 기판(400)의 전방측 상에 백플레인측 본딩 패드들(421)의 어레이를 형성하기 위해 이용될 수 있다. 예를 들어, 포토레지스트층을 증착하고 패턴화하여 백플레인 기판(400)의 상단 표면 상에 리프트-오프 마스크(277)를 형성할 수 있다. 포토레지스트층은 패턴화되어 백플레인측 본딩 패드(421)가 후속적으로 형성될 영역들에 개구들이 형성될 수 있다. 백플레인측 본딩 패드들(421)을 형성하기 위한 재료층들이 증착될 수 있다. 예를 들어, 제 1 백플레인측 본딩 패드 금속이 이방성 증착되어 제 1 백플레인측 본딩 패드층(412) 및 제 1 금속 재료층(412')이 형성될 수 있다. 제 1 백플레인측 본딩 패드층(412)은 백플레인 기판(400)의 상단 표면의 물리적으로 노출된 부분들 바로 위에 증착될 수 있고, 제 1 금속 재료층(412')은 패턴화된 리프트-오프 마스크(277)의 상단 표면 상에 증착될 수 있다. 제 1 백플레인측 본딩 패드층(412) 및 제 1 금속 재료층(412')은 예를 들어 타이타늄 또는 탄탈럼과 같은 전이 금속을 포함할 수 있다. 일 실시 예에서, 제 1 백플레인측 본딩 패드층(412) 및 제 1 금속 재료층(412')은 본질적으로 타이타늄 또는 탄탈럼으로 구성될 수 있다. 제 1 백플레인측 본딩 패드층(412) 및 제 1 금속 재료층(412')의 수평 부분들은 30 nm 내지 300 nm 범위의 두께, 예를 들어 60 nm 내지 200 nm 범위의 두께를 가질 수 있지만, 더 얇거나 더 두꺼운 두께들도 채용될 수 있다. 제 1 백플레인측 본딩 패드층(412)은 애노드 콘택(50)과 전기적으로 연결된다.
제 2 백플레인측 본딩 패드 금속이 이방성 증착되어 제 2 백플레인측 본딩 패드층(414) 및 제 2 금속 재료층(414')이 형성될 수 있다. 제 2 백플레인측 본딩 패드층(414)은 제 1 백플레인측 본딩 패드층(412) 바로 위에 증착될 수 있고, 제 2 금속 재료층(414')은 패턴화된 리프트-오프 마스크(277) 위의 제 1 금속 재료층(412')의 상단 표면 상에 증착될 수 있다. 제 2 백플레인측 본딩 패드층(414) 및 제 2 금속 재료층(414')은 섭씨 1,500도 초과의 용융 온도를 갖는 접착 촉진 금속을 포함할 수 있다. 일 실시 예에서, 제 2 백플레인측 본딩 패드층(414) 및 제 2 금속 재료층(414')은 본질적으로 백금으로 이루어질 수 있다. 제 2 백플레인측 본딩 패드층(414) 및 제 2 금속 재료층(414')은 50 nm 내지 500 nm 범위의 두께, 예를 들어 100 nm 내지 250 nm 범위의 두께를 가질 수 있지만, 더 얇거나 더 두꺼운 두께도 채용될 수 있다.
백플레인(401)은, 섭씨 100도 내지 섭씨 230도 범위, 예를 들어 섭씨 120도 내지 섭씨 200도 범위 일 수 있는 승온을 갖는 환경에 후속적으로 배치될 수 있다. 순수한 주석 또는 1 원자 퍼센트 미만의 Ag 및/또는 Cu를 함유하는 주석이 증착될 수 있다. 주석은 승온에서 제 2 백플레인측 본딩 패드층(414)의 최상단 표면의 외부 주변부 내부의 각각의 영역 내에 증착된다. 주석은 고온 솔더 재료이며 후속적으로 이용되는 레이저 솔더 공정 동안 리플로우를 감소시킨다. 주석의 증착 동안의 승온은 주석이 제 2 백플레인측 본딩 패드층(414) 상으로 증착되는 동안 제 2 백플레인측 본딩 패드층(414)으로의 주석의 확산을 유도한다.
주석이 확산되는 제 2 백플레인측 본딩 패드층(414)의 상부 영역에는 백금과 주석의 합금(예를 들어, 인터메탈릭)을 포함하는 제 3 백플레인측 본딩 패드층(416)이 형성된다. 제 3 백플레인측 본딩 패드층(416)은 60 내지 80 중량%의 주석 및 20 내지 40 중량%의 백금을 포함할 수 있다. 제 2 백플레인측 본딩 패드층(414)의 나머지 하부는 원자 농도 0.5% 미만의 원자 농도도 주석을 포함하고, 나머지 제 2 백플레인측 본딩 패드층(414)으로 간주된다. 따라서, 제 2 백플레인측 본딩 패드층(414)은 0.5% 미만의 원자 농도로 주석을 포함하는 표면 부분들을 포함할 수 있고, 본질적으로 백금으로 이루어진 부분을 포함할 수 있다. 제 2 백플레인측 본딩 패드층(414)의 전체 체적은 적어도 99%의 원자 농도, 예를 들어 적어도 99.5%의 원자 농도로 백금을 포함한다. 증착된 주석의 미반응 부분은, 본 명세서에서 백플레인 솔더층으로 지칭될 수 있는 백플레인측 주석 부분(441), 및 패턴화된 리프트-오프 마스크(277) 상의 희생 주석 부분(sacrificial tin portion)을 형성한다. 솔더층(solder layer; 441)은 적어도 99%의 원자 농도, 예를 들어 적어도 99.5%의 원자 농도로 주석을 포함하는 솔더 재료를 포함할 수 있고, 선택적으로 0.5 원자%의 은 및/또는 구리를 포함할 수 있다. 그러나, 본 개시 내용은 임의의 특정 유형의 솔더 재료에 국한되지 않는다.
도 10b를 참조하면, 패턴화된 리프트-오프 마스크(277) 및 그 위의 재료층들(예를 들처, 제 2 금속 재료층(414'), 제 1 금속 재료층(412') 및 희생 주석 부분)은 리프트-오프 공정을 이용하여 제거될 수 있다. 예를 들어, 백플레인(401) 및 패턴화된 리프트-오프 마스크(277)는 패턴화된 리프트-오프 마스크(277)의 재료를 용해시키는 용매에 침지될 수 있다. 제 2 금속 재료층(414') 및 제 1 금속 재료층(412')으로부터 잔류 재료를 제거하기 위해 적절한 세척 공정이 수행될 수 있다.
제 1 백플레인측 본딩 패드층(412), 제 2 백플레인측 본딩 패드층(414) 및 제 3 백플레인측 본딩 패드층(416)은 집합적으로 백플레인측 본딩 패드(421)를 구성한다. 본딩 패드(421) 및 인접한 솔더층(441)은 백플레인 본딩 구조(500)를 형성한다. 각각의 백플레인 솔더층(441)은 적어도 99%의 원자 농도로 주석을 포함할 수 있다. 백플레인측 본딩 패드(421)로부터 200 nm 초과만큼 이격된 백플레인측 주석 부분(441)의 영역들은 본질적으로 주석으로 구성될 수 있다. 백플레인측 본딩 패드(421)와 백플레인 솔더층(441)의 조합에서의 주석 대 백금 체적비는, 적어도 30 : 1, 예를 들어 적어도 50 : 1, 예를 들어 100 : 1 내지 30 : 1일 수 있다.
일 실시 예에서, 제 1 백플레인측 본딩 패드층(412)은 본질적으로 타이타늄으로 이루어질 수 있고, 제 2 백플레인측 본딩 패드층(414)은 본질적으로 백금으로 이루어질 수 있다. 일 실시 예에서, 제 1 백플레인측 본딩 패드층(412)은 30 nm 내지 300 nm의 두께를 가질 수 있고, 제 2 백플레인측 본딩 패드층(414)의 얇은 부분은 10 nm 내지 200 nm의 두께를 가질 수 있고, 제 3 백플레인측 본딩 패드층(416)은 40 nm 내지 400 nm의 두께를 가질 수 있으며, 백플레인 솔더층(441)은 1 미크론 내지 10 미크론 범위, 예를 들어 1.5 내지 4 미크론 범위의 두께를 가질 수 있다.
도 10c를 참조하면, 백플레인(401)은 픽셀 영역들(400P)에서 백플레인 기판(400)의 표면 상에 배열될 수 있는 복수의 본딩 구조들(500)을 포함할 수 있다. 각각의 픽셀 영역(400P)은 디스플레이 장치의 하나의 픽셀의 위치에 대응되며, 4개의 서브픽셀 영역들(400S)을 포함한다. 특히, 각각의 픽셀 영역(400P)은 적어도 3개의 본딩 구조들(500)을 포함할 수 있다. 예를 들어, 도 10c에 도시된 바와 같이, 각각의 픽셀 영역(400P)은 4개의 본딩 구조들(500)을 포함할 수 있다. 디스플레이 장치의 픽셀들은 적어도 3개의 LED들을 본딩 구조들(500)에 본딩하여 형성될 수 있으며, 각각의 서브픽셀 영역(400S)에는 하나의 본딩 구조(500)가 위치한다. 특히, 하나의 픽셀 영역(400P)의 본딩 구조들(500)에 본딩된 LED들(10)은 함께 디스플레이 장치의 하나의 픽셀을 구성할 수 있으며, 각각의 LED(10)는 이의 서브픽셀로서 동작할 수 있다. 예를 들어, 상이한 색상(예를 들어, 청색, 녹색, 적색)의 피크 파장을 방출하는 3개의 LED들(10)이 각각의 픽셀 영역(400P)에서 각각의 본딩 구조(500)에 본딩될 수 있다. 제 4 본딩 구조(500)는 동일한 픽셀 영역(400P)에 본딩된 다른 LED들(10) 중 하나와 동일한 색상(예를 들어, 청색, 녹색 또는 적색)의 피크 파장을 방출하는 제 2 LED(10), 복구 LED(본딩된 LED들(10) 중 하나가 결함인 경우) 또는 센서를 본딩하는데 이용될 수 있다.
도 11a는 본 개시 내용의 다양한 실시 예에 따른 성장 기판(예를 들어, 반도체 또는 사파이어 웨이퍼)의 상면도이고, 도 11b 및 도 11c는 각각 도 11a의 성장 기판(22)에 포함될 수 있는 비교 예 및 실시 예의 픽셀 영역들(22P) 중 하나를 보여주는 상면도들이다. 도 11a를 참조하면, 성장 기판(22)은 복수의 픽셀 영역들(22P)로 분할될 수 있다. 각각의 픽셀 영역(22P)은 도 10c에 도시된 대응하는 디스플레이 장치의 백플레인(401)의 픽셀 영역(400P)의 치수와 일치하도록 구성된 치수를 가질 수 있다. 예를 들어, 각각의 픽셀 영역(22P)은 예를 들어 직시형 디스플레이와 같은 디스플레이 장치의 픽셀 영역(400P)에 대응되는 성장 기판(22)의 직사각형 영역일 수 있다. 각각의 픽셀 영역(22P)은, 백플레인(401) 상의 각각의 서브픽셀 영역(400S)과 동일한 면적을 갖는 4개의 서브픽셀 영역들(22S)을 갖는다.
일반적으로, 도 11b에 도시된 바와 같이, LED들(10)이 동일한 픽셀 영역(400P)에 이전에 또는 이후에 증착되는 LED들(10)과의 물리적인 간섭 없이 백플레인(401)의 대응하는 픽셀 영역들(400P)로 전사되도록 하기 위해, 각각의 비교 예의 서브픽셀 영역(22S)은 하나의 LED(10)를 포함할 수 있다. 따라서, LED들(10)은 성장 기판(22)의 표면적의 상대적으로 작은 구역만을 점유할 수 있다. 예를 들어, 각각의 LED(10)는 대응하는 96 x 96 μm 서브픽셀 영역(22S)의 20 x 20 μm 부분만을 차지할 수 있다. 이와 같이, 성장 기판(22)의 표면적의 상당한 양이 LED 형성을 위해 이용되지 않은 채로 남아 있을 수 있는데, 이는 LED 전사를 용이하게 하기 위함이다. 이는, 성장 기판(22) 상의 감소된 LED(10) 밀도로 인해 장치의 생산 비용을 증가시킨다.
도 11c에 도시된 바와 같이, 성장 기판 활용도를 높이기 위해, 본 개시 내용의 일 실시 예에 따른 각각의 서브픽셀 영역(22S)에는 복수의 LED(10)이 형성되어 성장 기판(22) 상의 LED(10)의 밀도를 증가될 수 있다. 특히, 높은 LED(10) 밀도는 상대적으로 비싼 사파이어 성장 기판(22)의 이용률을 증가시켜 LED 생산 비용을 실질적으로 감소시킨다.
예를 들어, 각각의 서브픽셀 영역(22S)은 2개 내지 50개의 LED들, 예를 들어 10개 내지 20개의 LED들, 예를 들어 도 11c에 도시된 16개의 20 x 20 μm LED들(10)을 포함할 수 있다. 그러나, 다른 실시 예들에서, 다른 개수의 LED들(10)이 이용될 수도 있다. 예를 들어, 각각의 서브픽셀 영역(22S)에는 9개의 20 x 20 μm LED들이 위치할 수 있다. 다른 실시 예들에서, 예를 들어 각각의 서브픽셀 영역(22S)에 64개의 더 작은 LED들을 형성하는 것과 같이, 그 크기를 대응하여 감소시킴으로써 16개 초과의 LED들(10)이 각각의 서브픽셀 영역(22S)에 형성될 수 있다.
상세히 후술되는 바와 같이, 본 개시 내용의 실시 예들은 픽셀 영역 당 하나 초과의 LED의 LED 밀도를 갖는 성장 기판들을 이용하기 위한 다양한 방법들을 제공한다. 특히, 다양한 실시 예들은 백플레인으로의 LED 전사 동안 LED들 간의 간섭을 감소 및/또는 방지하기 위해 LED 두께들의 수정을 제공한다.
도 12는 본 개시 내용의 다양한 실시 예들에 따른 LED 성장 기판들(예를 들어, 웨이퍼들)로부터 전사 유닛들 또는 "쿠폰들(coupons)"을 형성하는 것을 도시한다. 도 12를 참조하면, 성장 기판들(22)은 픽셀 영역들(22P)에 배치된 LED들(10)을 포함할 수 있다. LED들(10)은 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a 및/또는 도 4b에 도시된 구조들 중 임의의 것을 가질 수 있다. 성장 기판들(22)은 각각, 예를 들어 청색, 녹색 또는 적색과 같은 특정 색상의 광(예를 들어, 1차 방출 피크 파장을 가짐)을 방출하는 LED들(10)을 포함할 수 있다.
각각의 웨이퍼(22)는 선택적으로 본 명세서에서 제 1, 제 2 및 제 3 "쿠폰들"로 지칭될 수 있는 제 1, 제 2 또는 제 3 전사 기판들(22B, 22G, 22R)로 절단될 수 있다. 각각의 쿠폰(22R, 22G, 22B)은 픽셀 영역들(22P)에 배치된 LED들(10)의 직사각형 어레이를 포함할 수 있다. 각각의 쿠폰(22R, 22G, 22B)의 LED들(10)은 모두 특정한 색상의 광을 방출할 수 있다. 예를 들어, 제 1 쿠폰(22B)은 청색광을 방출하는 LED들(10B)를 포함하고, 제 2 쿠폰(22G)은 녹색광을 방출하는 LED들(10G)를 포함하고, 제 3 쿠폰(22R)은 적색광을 방출하는 LED들(10R)을 포함할 수 있다. 그러나, 본 개시 내용은 임의의 특정 LED 방출 색상에 국한되지 않는다. 대안적으로, 쿠폰들(22R, 22G, 22B)은 형성되지 않을 수 있고, LED들(10)은 개별 성장 기판들(예를 들어, 웨이퍼들)(22)로부터 백플레인으로 직접 전사될 수 있다. 다만, 설명의 편의를 위해 쿠폰들(22R, 22G, 22B)과 관련하여 다음과 같은 방법들이 설명된다.
도 13a 내지 도 13i는 쿠폰들로부터 도 10b 및 도 10c에 도시된 백플레인(401)으로 LED들을 전사하는 데 이용될 수 있는 예시적인 전사 공정을 도시한다. 도 13a를 참조하면, 본 개시 내용의 일 실시 예에 따른 예시적인 발광 장치 조립체(예를 들어, 직시형 디스플레이)를 형성하는 데 이용될 수 있는 인-프로세스(in-process) 구조가 도시되어 있다.
이러한 실시 예에서, 백플레인 기판(400)은 실질적으로 평탄한 상단 표면을 가질 수 있다. 백플레인 기판(400)의 상단 표면에는 본딩 패드들(421)이 제공된다. 각각의 백플레인측 본딩 패드(421) 상에는 "솔더층(solder layer)"으로 지칭될 수 있는 백플레인 주석 부분(441)이 제공되어, 도 10a 및 도 10b에 도시된 방법들을 이용하여 백플레인 본딩 구조들(500)이 형성될 수 있다. 본딩 구조들(500)은 기판(400)으로부터 거리(D)만큼 연장될 수 있다(예를 들어, 본딩 구조들은 실질적으로 동일한 높이를 가질 수 있음). 본딩 구조들(500)은 도 10c에 도시된 바와 같이 디스플레이 장치의 픽셀들에 대응되는 픽셀 영역들(400P)에 배열되며, 하나의 본딩 구조(500)는 각각의 픽셀 영역(400P)의 각각의 서브픽셀 영역(400S)에 위치한다.
제 1 색상의 광(예를 들어, 청색광)을 방출하는 제 1 LED들(10B)의 어레이를 포함하는 제 1 쿠폰(22B)이 제공될 수 있다. 제 1 쿠폰(22B)은 백플레인(401)에 먼저 본딩될 하나 이상의 LED(10B)(예를 들어, "LED들(10B)의 제 1 서브세트")에 솔더층(431)을 적용하도록 처리될 수 있고, 이에 의해 각각이 LED(10B) 및 LED(10B) 상의 솔더층(431)을 포함하는 하나 이상의 제 1 전사 구조들(first transfer structures; 502)이 형성될 수 있다. 예를 들어, 솔더층(431)은 전술한 바와 같은 제 1 쿠폰(22B)의 각각의 픽셀 영역(22P)의 하나의 LED(10B)에 추가될 수 있다. 제 1 전사 구조들(502)은 제 1 쿠폰(22B)의 표면으로부터 제 1 거리(D1)만큼 연장될 수 있다(예를 들어, 거리(D1)와 동일한 두께 또는 높이를 가질 수 있음). 일 실시 예에서, 솔더층(431)은, 도 13a에 도시된 바와 같이, LED들(10B)의 제 1 서브세트에 포함되지 않은 나머지 LED들(10B)에서 생략될 수 있다.
제 1 쿠폰(22B)은, 대응하는 본딩 구조(500) 및 제 1 전사 구조(502)가 수직 정렬되도록, 백플레인(401)에 대해 위치될 수 있다. 예를 들어, 개별 솔더층들(431, 441)은 서로 물리적으로 접촉할 수 있다.
도 13b를 참조하면, 솔더층(431) 및 백플레인 솔더층(441)의 선택된 대향 쌍들을 리플로우하기 위해 가열 레이저(467)가 이용될 수 있다. 가열 레이저(467)는, 제 1 쿠폰(22B)의 재료 내에서 또는 전사될 장치(예를 들어, LED들(10B))의 재료 내에서 그러한 것보다, 조사된 솔더층들(431, 441)의 쌍들의 재료 내에서 더 많은 에너지 흡수를 유도하는 파장을 가질 수 있다. 가열 레이저(467)는 0.8 미크론 내지 20 미크론 범위, 예를 들어 1 내지 2 미크론 범위의 파장을 가질 수 있다.
일 실시 예에서, 레이저 빔은 제 1 쿠폰(22B)을 통해 투과되어 조사된 제 1 발광 다이오드(10B)의 반사체 재료층(70)을 조사할 수 있고, 이는 레이저 빔을 흡수하여 인접한 솔더층들(431, 441)을 가열한다. 이러한 선택적 가열은 솔더 리플로우 및 솔더링된 콘택(soldered contact; 451)의 형성을 초래한다.
대안적으로, 가열 레이저(467)는 백플레인(401)을 통해 조립체 상에 조사될 수 있다. 가열 레이저(467)로부터의 레이저 빔은 백플레인(401)을 통해 선택된 백플레인측 본딩 패드(421)의 후방측으로 전파되고, 솔더층들(441) 및 아래에 놓인 주석 부분(431)을 가열 및 리플로우하여 콘택(451)을 형성한다.
백플레인 구동 회로(440)(백플레인 기판(400)에 매립된 금속 상호연결 구조들을 포함함)는 각각의 백플레인측 본딩 패드(421) 위에 개구들을 제공하도록 구성될 수 있어서, 백플레인 기판(400) 내부의 금속 상호연결 구조들의 부수적인 가열이 최소화될 수 있다.
솔더링된 콘택(451)은 레이저 조사 중 어느 하나의 방법으로부터 가열되고 리플로우된 각각의 솔더층들(431, 441)의 쌍의 리플로우된 재료로부터 형성될 수 있다. 솔더링된 콘택(451)에 본딩된 제 3 금속 본딩 패드층(86) 및 제 3 백플레인측 본딩 패드층(416)은 백플레인 기판(400)과 각각의 본딩된 제 1 발광 다이오드(10B) 간의 접찹력을 제공한다.
리플로우를 유도하는 레이저 조사의 지속 시간은 1초 미만일 수도 있고, 0.1초 미만 및/또는 0.01초 미만 및/또는 0.001초 미만일 수 있다. 따라서, 조사 공정은 플래시 어닐(flash anneal)로서 기능한다. 이러한 짧은 리플로우 시간은 일반적으로 인터메탈릭 형성에 불충분하다. 솔더링된 콘택(451)은 솔더 재료 내의 복합 인터메탈릭 화합물의 형성 없이 양호한 접착력을 제공할 수 있고, 이는 각각의 콘택(451)의 중심 영역 내의 구성 금속의 조성 구배의 형성을 방지한다. 각각의 콘택(451)의 중심 영역(체적으로 99% 초과를 차지함)은 주석(즉, 불가피한 불순물을 갖는 순수한 주석) 또는 항-덴드라이트 제제로서 0.5 원자% 이하의 은 및/또는 구리를 함유하는 주석으로 이루어질 수 있다. 각각의 콘택(451)은 그 순도로 인해 상대적으로 얇을 수 있고(예를 들어, 두께가 10 미크론 이하, 예를 들어 두께가 3 내지 7 미크론), 그 연성(softness)으로 인해 양호한 평탄성을 제공한다.
도 13c를 참조하면, 제 1 쿠폰(22B)으로부터 각각의 본딩된 LED(10B)를 분리하기 위해 레이저 조사 공정이 수행된다. 레이저(477)(본 명세서에서 "어블레이션 레이저(ablation laser)"라고 함)의 파장은 가열 레이저(467)의 파장과는 상이할 수 있는데(예를 들어, 더 짧음), 예를 들어 0.1 내지 0.75 미크론, 예를 들어 0.25 내지 0.5 미크론일 수 있다. 단결정 버퍼 반도체층(24)은 이러한 파장 범위 내에서 조사를 흡수한다. 따라서, 단결정 버퍼 반도체층(24)의 재료는 레이저 조사에 의해 어블레이팅되고(ablated), 아래에 놓인 LED(10B)의 나머지 부분들은 제 1 쿠폰(22B)으로부터 분리된다. 조사된 각각의 LED(10B)의 나머지 부분 내에서 n-도핑된 화합물 반도체 기판층(26)의 표면이 물리적으로 노출된다. 조사된 각각의 LED(10B) 내에서, 단결정 버퍼 반도체층(24)이 완전히 제거될 수 있거나, 또는 단결정 버퍼 반도체층(24)의 나머지 부분이 아래에 놓인 n-도핑된 화합물 반도체 기판층(26)의 표면이 물리적으로 노출되는 개구를 포함할 수 있다.
대안적인 실시 예에서, 도 13b 및 도 13c에 도시된 단계들의 순서는 뒤바뀔 수 있다. 이러한 대안적인 실시 예에서, 도 13c에 도시된 레이저 리프트-오프 단계가 먼저 수행되고, 후속적으로 도 13b에 도시된 레이저 본딩 단계가 수행될 수 있다.
도 13d를 참조하면, 제 1 쿠폰(22B)은 백플레인(401)으로부터 분리되어, 본딩된 LED들(10B)의 제 1 서브세트가 백플레인(401) 상에 남아 제 1 서브픽셀들(600B)을 형성하고, LED들(10B)의 나머지가 제 1 쿠폰(22B)에 부착된 채로 남아 있을 수 있다. 이에 따라, 제 1 쿠폰(22B) 상에는 LED들(10B)의 제 1 서브세트의 전사로 이한 공백부들(vacancies; V)이 형성된다. 픽셀 영역(400P) 및 서브픽셀 영역들(400S)의 영역들은 도 13d의 점선으로 개략적으로 도시되어 있다. 솔더층들(441)은, 도시의 편의를 위해 도 13d에 도시된 바와 같이 하나의 라인에 모두 있는 것이 아니라, 2차원(예를 들어, 도 10c에 도시된 직사각형 레이아웃)으로 위치될 수 있다는 점에 유의한다.
도 13e를 참조하면, 제 2 LED들(10G)을 포함하는 제 2 쿠폰(22G)이 제공될 수 있다. 제 2 LED들(10G)은 제 1 LED들(10B)에 의해 방출되는 제 1 색상의 광(예를 들어, 청색광)과는 상이한 제 2 색상의 광(예를 들어, 녹색광)을 방출할 수 있다.
제 2 쿠폰(22G)은 초기에 LED들(10G)의 전체 어레이를 포함할 수 있다. 도 13a 내지 도 13d의 공정 단계들은, 제 2 쿠폰(22G) 상에 공백부들(V)이 형성되도록, LED들(10G)의 제 1 서브세트를 다른 백플레인(미도시)으로 전사하기 위해 수행될 수 있다. 공백부들은 전사된 제 1 LED들(10B)에 의해 백플레인(401) 상에 형성된 패턴에 대응되는 패턴으로 배열될 수 있다.
제 2 쿠폰(22G)은, LED들(10G)의 제 1 서브세트가 다른 백플레인에 본딩된 이후 전기 도전성 재료가 LED들(10G)의 제 2 서브세트 상에 형성되어 제 2 전사 구조들(504)을 형성하도록, 처리될 수 있다. 제 2 전사 구조들(504)은 제 1 전사 구조들(502)의 각각의 전기 도전성 재료보다 더 두꺼운 전기 도전성 재료를 가져, 제 2 전사 구조들(504)은 제 1 전사 구조들(502)의 전체 두께보다 더 두꺼운 전체 두께를 갖는다.
전기 도전성 재료는 반사체(70), 솔더층(431) 또는 이들의 조합을 형성하는 반사 재료층 중 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 LED들(10B)의 반도체층들이 제 2 LED들(10B)의 개별 반도체층들과 동일한 두께를 갖는 경우, 제 2 전사 구조들(504) 내의 솔더층(431) 및 반사체(70)의 조합은 제 1 전사 구조들(502) 내의 솔더층(431) 및 반사체(70)의 조합보다 더 두꺼운 두께를 갖는다.
도 13e 및 도 14a에 도시된 제 1 실시 예에서, 제 1 및 제 2 전사 구조들은 동일한 두께의 개별 반도체층들 및 반사체들(70)을 갖지만, 제 2 전사 구조(504)의 제 2 솔더층(431)(예를 들어, 도 14a의 431G)은 제 1 전사 구조(502)의 제 1 솔더층(431)(예를 들어, 도 14a의 431B)보다 더 두껍다. 도 14b에 도시되고 보다 상세히 후술되는 제 2 실시 예에서, 제 1 및 제 2 전사 구조들은 동일한 두께의 개별 반도체층들 및 솔더층들(431)을 갖지만, 제 2 전사 구조(504)의 제 2 반사체(70)(예를 들어, 도 14b의 70G)는 제 1 전사 구조(502)의 제 1 반사체(70)(예를 들어, 도 14b의 70B)보다 더 두껍다. 제 3 실시 예에서, 제 1 및 제 2 전사 구조들은 동일한 두께의 개별 반도체층들을 갖지만, 제 2 전사 구조(504)의 솔더층(431) 및 반사체(70) 둘 다는 제 1 전사 구조(502)의 개별 솔더층(431) 및 반사체(70) 및 보다 더 두껍다.
도 13e에 도시된 바와 같이, 제 1 실시 예에서, 제 2 전사 구조(504)의 제 2 솔더층(431)(즉, 431G)은 제 1 전사 구조(502)의 제 1 솔더층(431)(즉, 431B)보다 더 두껍다. 제 2 솔더층(431)은, 적어도 하나의 제 2 전사 구조(504)을 형성하도록 LED들(10G)의 제 1 서브세트가 다른 백플레인에 본딩된 이후, LED들(10G)의 제 2 서브세트 상에 하나의 단계로 단일층으로서 증착될 수 있다. 대안적으로, 제 2 솔더층(431)은 2개의 분리된 단계들로 증착될 수 있다. 예를 들어, 동일한 두께의 제 2 솔더층(431)이 LED들(10G)의 제 1 서브세트 및 제 2 서브세트 둘 다에 증착되고, 후속적으로 LED들(10G)의 제 1 서브세트가 다른 백플레인에 본딩되고, 후속적으로 LED들(10G)의 제 2 서브세트 상에 위치하는 제 2 솔더층(431)의 앞서 증착된 제 1 부분 상에 제 2 솔더층(431)의 제 2 부분이 형성되어 적어도 하나의 제 2 전사 구조(504)가 형성된다.
도 13e에 도시된 바와 같이, 제 2 전사 구조들(504)은, 도 13a에 도시된 단계에서 제 1 쿠폰(22B)으로부터 연장된 제 1 전사 구조들(502)의 거리(D1)보다 더 먼 거리(D2)만큼 제 2 쿠폰(22G)의 표면으로부터 연장될 수 있다(예를 들어, 거리(D2)와 동일한 두께 또는 높이를 가질 수 있음). 예를 들어, 거리(D2)는 거리(D1)보다 먼 약 1 μm 내지 약 5 μm, 예를 들어 약 1.25 μm 내지 약 3 μm, 또는 약 1.5 μm 내지 약 2 μm일 수 있다.
제 2 쿠폰(22G)은, 제 1 서브픽셀들(600B)이 제 2 쿠폰(22G)으로부터 LED들(10G)의 제 1 서브 세트를 제거함으로써 형성된 공백부들(V) 내에 배치되도록, 백플레인(401)위에 위치될 수 있다. 또한, 본딩 구조들(500) 및 제 2 전사 구조들(504)의 조합된 높이(D+D2)는 제 1 서브픽셀(600B)의 높이보다 더 높을 수 있어, 각각의 제 1 서브픽셀(600B)의 제 1 LED(10B)와 제 2 쿠폰(22G) 사이에 간극(G)이 형성될 수 있다. 따라서, 제 1 서브픽셀들(600B)은 LED들(10G)의 제 2 서브 세트의 배치에 물리적으로 간섭하지 않는다.
도 13b 및 도 13d의 레이저 조사 및 어블레이션 방법들은 LED들(10G)의 제 2 서브세트를 백플레인(401)에 본딩하고 LED들(10G)의 제 2 서브세트를 제 2 쿠폰(22G)으로부터 분리시키기 위해 이용될 수 있다. 이에 따라, 도 13f에 도시된 바와 같이, 백플레인(401) 상에 제 2 서브픽셀들(600G)이 형성될 수 있고, 제 2 쿠폰(22G)은 제거될 수 있다.
도 13g를 참조하면, 제 3 LED들(10R)을 포함하는 제 3 쿠폰(22R)이 제공될 수 있다. 제 3 LED들(10R)은, 제 1 LED들(10B)에 의해 방출되는 제 1 색상의 광(예를 들어, 청색광) 및 제 2 LED들(10G)에 의해 방출되는 제 2 색상의 광(예를 들어, 녹색광)과는 상이한, 제 3 색상의 광(예를 들어, 적색광)을 방출할 수 있다.
제 3 쿠폰(22R)은 초기에 제 3 LED들(10R)의 전체 어레이를 포함할 수 있다. 도 13a 내지 도 13d의 공정 단계들은, 제 3 쿠폰(22R) 상에 공백부들(V)이 형성되도록, LED들(10R)의 제 1 및 제 2 서브세트들을 다른 백플레인들(미도시)로 전사하기 위해 수행될 수 있다. 공백부들은 개별 제 1 및 제 2 서브픽셀들(600B, 600G)의 전사된 LED들(10B, 10G)에 의해 백플레인(401) 상에 형성된 패턴에 대응하는 패턴으로 배열될 수 있다.
제 3 쿠폰(22R)은, LED들(10R)의 제 1 및 제 2 서브세트들이 다른 백플레인들에 본딩된 이후 전기 도전성 재료가 LED들(10R)의 제 3 서브세트 상에 형성되어 제 3 전달 구조들(506)을 형성하도록, 처리될 수 있다. 제 3 전사 구조들(506)은 제 1 및 제 2 전사 구조들(502, 504)의 각각의 전기 도전성 재료보다 더 두꺼운 전기 도전성 재료를 가져, 제 3 전사 구조들(506)은 제 1 전사 구조들(502) 및 제 2 전사 구조들(504)의 전체 두께보다 더 두꺼운 전체 두께를 갖는다.
전기 도전성 재료는 반사체(70), 솔더층(431) 또는 이들의 조합을 형성하는 반사 재료층 중 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 및 제 2 LED들(10B, 10G)의 반도체층들이 제 3 LED들(10R)의 개별 반도체층들과 동일한 두께를 갖는 경우, 제 3 전사 구조들(506) 내의 솔더층(431) 및 반사체(70)의 조합은 제 1 전사 구조들(502) 또는 제 2 전사 구조들(504) 내의 솔더층(431) 및 반사체(70)의 조합보다 더 두꺼운 두께를 갖는다.
도 13g 및 도 14a에 도시된 제 1 실시 예에서, 제 1, 제 2 및 제 3 전사 구조들은 동일한 두께의 개별 반도체층들 및 반사체들(70)을 갖지만, 제 3 전사 구조(506)의 제 3 솔더층(431)(즉, 431R)은 제 1 전사 구조(502) 및 제 2 전사 구조(504) 각각의 제 1 및 제 2 솔더층들(431)(즉, 431B 및 431G)보다 더 두껍다. 도 14b에 도시되고 보다 상시헤 후술되는 제 2 실시 예에서, 제 1, 제 2 및 제 3 전사 구조들은 동일한 두께의 개별 반도체층들 및 솔더층들(431)을 갖지만, 제 3 전사 구조(506)의 제 3 반사체(70R)는 제 1 전사 구조(502) 및 제 2 전사 구조(504) 각각의 제 1 및 제 2 반사체들(70B, 70G)보다 더 두껍다. 제 3 실시 예에서, 제 1, 제 2 및 제 3 전사 구조들은 동일한 두께의 개별 반도체층들을 갖지만, 제 3 전사 구조(506)의 솔더층(431) 및 반사체(70) 둘 다는 제 1 전사 구조(502) 또는 제 2 전사 구조(504)의 개별 솔더층(431) 및 반사체(70)보다 더 두껍다.
제 1 실시 예에서, 제 3 전사 구조(506)의 제 3 솔더층(431R)은 제 1 전사 구조(502) 및 제 2 전사 구조(504)의 제 1 및 제 2 솔더층들(431B, 431G)보다 더 두껍다. 도 13e와 관련하여 전술한 바와 같이, 제 3 솔더층(431)은, 적어도 하나의 제 3 전사 구조(506)를 형성하도록 LED들(10R)의 제 1 및 제 2 서브세트들이 다른 백플레인들에 본딩된 이후, LED들(10R)의 제 3 서브세트 상에 하나의 단계 또는 복수의 단계들로 단일층으로서 증착될 수 있다.
제 3 전사 구조들(506)은, 제 2 전사 구조들(504)이 연장되는 거리(D2)보다 더 먼 거리(D3)만큼 제 3 쿠폰(22R)의 표면으로부터 연장될 수 있다(예를 들어, 거리(D3)와 동일한 두께 또는 높이를 가질 수 있음). 예를 들어, 거리(D3)는 거리(D2)보다 더 먼 약 1 μm 내지 약 5 μm, 예를 들어 약 1.25 μm 내지 약 3 μm, 또는 약 1.5 μm 내지 약 2 μm일 수 있다.
도 13g에 도시된 바와 같이, 제 3 쿠폰(22R)은, 제 1 및 제 2 서브픽셀들(600B, 600G)이 제 3 쿠폰(22R)으로부터 LED들(10R)의 제 1 및 제 2 서브세트들을 제거함으로써 형성된 공백부들(V) 내에 배치되도록, 백플레인(401) 위에 위치될 수 있다. 또한, 본딩 구조들(500) 및 제 3 전사 구조들(506)의 조합된 두께 또는 높이(D+D3)는 제 1 및 제 2 서브픽셀들(600B, 600G)의 높이보다 더 높을 수 있어, 제 1 및 제 2 서브픽셀들(600B, 600G)의 LED들(10B, 10G)과 제 3 쿠폰(22R) 사이에 간극들(G)이 형성될 수 있다. 따라서, 제 1 및 제 2 서브픽셀들(600B, 600G)은 LED들(10R)의 제 3 서브 세트의 배치에 물리적으로 간섭하지 않는다.
도 13b 및 도 13d의 레이저 조사 및 어블레이션 방법들은 LED들(10R)의 제 3 서브세트를 백플레인(401)에 본딩하고 LED들(10R)의 제 3 서브세트를 제 3 쿠폰(22R)으로부터 분리시키기 위해 이용될 수 있다. 이에 따라, 도 13h에 도시된 바와 같이, 백플레인(401) 상에 제 3 서브픽셀들(600R)이 형성되고, 제 3 쿠폰(22R)은 제거될 수 있다. 따라서, 3개의 상이한 색상의 LED들(10B, 10G, 10R)은 동일한 픽셀 영역(400P)의 개별 서브픽셀 영역들(400S)에서 백플레인 기판(401)에 순차적으로 본딩될 수 있다.
도 13i를 참조하면, 디스플레이 장치(610)는 서브픽셀들(600B, 600G, 600R) 사이에서 백플레인(401) 상에 유전체 매트릭스(445)를 배치함으로써 형성될 수 있다. 유전체 매트릭스(445)는 백플레인(401) 위에서 픽셀들의 어레이를 구성하는 서브픽셀들(600B, 600G, 600R) 각각을 횡방향으로 둘러쌀 수 있다. 유전체 매트릭스(445)는 예를 들어 스핀-온 글래스(spin-on glass; SOG) 또는 중합체와 같은 자기-평탄화 유전체 재료를 포함할 수 있거나, 리세스(recess) 식각 또는 화학적 기계적 평탄화에 의해 평탄화될 수 있다. 평탄화된 유전체 매트릭스(445)의 상단 표면은 전사된 LED들(10B, 10G, 10R)의 상단 표면들을 포함하는 수평 평면 내에 있을 수 있거나, LED들(10B, 10G, 10R)의 상단 표면들을 포함하는 수평 평면 아래로 수직으로 리세스될 수 있다. 일 실시 예에서, 유전체 매트릭스(445)는 패턴화되어 백플레인 기판(400) 상의 도전성 패드 구조를 물리적으로 노출시킬 수 있다.
유전체 매트릭스(445) 위에 그리고 각각의 LED(10B, 10G, 10R)의 상단에 위치된 전기 노드들 바로 위에 전방측 투명 도전성 산화물층(450)이 형성될 수 있다. 예를 들어, 전방측 투명 도전성 산화물층(450)은 각각의 LED(10B, 10G, 10R)의 화합물 반도체 재료층(26) 및 백플레인 기판(400) 상에 위치한 물리적으로 노출된 도전성 패드 구조(미도시) 상에 증착될 수 있고, 이에 의해 전사된 발광 다이오드들(10B, 10G, 10R)에 대한 공통 전기적 접지를 제공한다. 대안적으로, 단결정 버퍼 반도체층(24)이 높은 비저항을 갖고 전술한 레이저 어블레이션 단계 동안 완전히 제거되지 않은 경우, 추가의 n-형 도펀트가 단결정 버퍼 반도체층(24) 내로 도입되어 충분히 높은 전도도를 제공할 수 있고, n-도핑된 단결정 버퍼 반도체층(24)은 전방측 투명 도전성 산화물층(450)에 대한 도전성 경로로서 이용될 수 있다.
전방측 투명 도전성 산화물층(450) 위에 선택적 투명 패시베이션 유전체층(transparent passivation dielectric layer; 452)이 형성될 수 있다. 투명 패시베이션 유전체층(452)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 따라서, LED들(10B, 10G, 10R)은 n-도핑된 화합물 반도체 기판층(26), 전방측 투명 도전성 산화물층(450) 및 투명 패시베이션 유전체층(452)을 통해 광을 방출할 수 있다. 발광 다이오드들은 대향측들 상의 전기적 콘택들(즉, 상단의 전기적 콘택 및 하단의 다른 전기적 콘택)을 갖기 때문에 수직 장치들(vertical devices)이다.
복수의 전사 조립체들 및 복수의 백플레인들은 상이한 유형들의 장치들을 각각의 백플레인으로 전사하고, 각각의 백플레인 상에 장치 세트의 주기적 어레이를 형성하는데 이용될 수 있다. 각각의 전사 조립체의 장치들은 일련의 장치 전사 이전에 동일한 2차원 주기성을 가질 수 있다. 장치의 주기적 어레이는 백플레인들에 걸쳐 동일할 수 있고, 전사 조립체들 상의 장치들의 2차원 주기성의 배수인 2차원 주기성을 가질 수 있다.
도 14a는 도 13a 내지 도 13i의 공정에 의해 제조된 상이한 두께의 제 1, 제 2 및 제 3 솔더층들(431B, 431G, 431R)을 포함하는 제 1 실시 예의 디스플레이 장치를 도시한다. 특히, 제 2 솔더층(431G)은 제 1 솔더층(431B)보다 더 두꺼울 수 있고, 제 3 솔더층(431R)은 제 2 솔더층(431G)보다 더 두꺼울 수 있다. 따라서, 솔더층들(431B, 431G, 431R)의 두께를 달리함으로써 전사 구조들(502, 504, 506) 간의 높이 차이가 제공될 수 있다.
도 14b는 도 13a 내지 도 13i의 공정에 의해 제조된 상이한 두께의 제 1, 제 2 및 제 3 반사체들(70B, 70G, 70R)을 포함하는 제 2 실시 예의 디스플레이 장치를 도시한다. 도 13a 내지 도 13i 및 도 14b를 참조하면, 쿠폰들(22B, 22G, 22R)의 처리는 LED들(10B, 10G, 10R)의 제 1, 제 2 및 제 3 반사체들(70B, 70G, 70R)을 각각 형성하기 위해 상이한 두께의 반사층들을 증착하는 것을 포함할 수 있다. 특히, 제 2 반사체들(70G)을 형성하기 위해 제 1 LED들(10B)보다 제 2 LED들(10G) 상에 더 두꺼운 반사층이 증착될 수 있고, 제 3 반사체들(70R)을 형성하기 위해 제 2 LED들(10G)보다 제 3 LED들(10R) 상에 더 두꺼운 반사층이 증착될 수 있다. 따라서, 제 2 반사체(70G)는 제 1 반사체(70B)보다 더 두꺼울 수 있고, 제 3 반사체(70R)는 제 2 반사체(70G)보다 더 두꺼울 수 있다.
제 2 및 제 3 반사체들(70G, 70R)은 도 13e 및/또는 도 13g에 도시된 공정 단계들에서 단일 증착 단계 또는 복수의 증착 단계들로 증착될 수 있다. 예를 들어, 제 2 및/또는 제 3 반사체들(70G, 70R)은, LED들(10G)의 제 1 서브세트 및/또는 LED들(10R)의 제 1 및 제 2 서브세트들이 다른 백플레인에 본딩된 이후에, LED들(10G)의 제 2 서브세트 또는 LED들(10R)의 제 3 서브세트 상에 하나의 단계로 단일 층으로서 각각 증착될 수 있다. 대안적으로, 제 2 및/또는 제 3 반사체들(70G, 70R)은 2개의 분리된 단계들로 각각 증착될 수 있다. 예를 들어, 동일한 두께의 제 2 반사층들이 LED들(10G)의 제 1 및 제 2 서브세트들 둘 다에 증착되고, 후속적으로 LED들(10G)의 제 1 서브세트가 다른 백플레인에 본딩되고, 후속적으로 LED들(10G)의 제 2 서브세트 상에 위치하는 제 2 반사층의 앞서 증착된 제 1 부분 상에 제 2 반사층의 제 2 부분이 형성되어 적어도 하나의 제 2 전사 구조(504)의 제 2 반사체(70G)가 형성된다. 제 3 반사체(70R)에 대해서도 유사한 다단계 증착 공정이 수행될 수 있다.
제 2 실시 예에서, 솔더층들(431)이 실질적으로 동일한 두께 또는 높이를 갖도록, 반사체들(70B, 70G, 70R)을 형성한 이후, LED들(10B, 10G, 10R) 각각에 솔더가 증착될 수 있다. 따라서, 반사체들(70B, 70G, 70R)의 두께를 달리함으로써 전사 구조들(502, 504, 506) 간의 높이 차이가 제공될 수 있다.
제 3 실시 예에서, 솔더층들(431B, 431G, 431R)이 상이한 두께를 갖도록, 반사체들(70B, 70G, 70R)을 형성한 이후, LED들(10B, 10G, 10R) 각각에 솔더가 증착될 수 있다. 따라서, 반사체들(70B, 70G, 70R) 및 솔더층들(431B, 431G, 431R) 둘 다의 두께를 달리함으로써 전사 구조들(502, 504, 506) 간의 높이 차이가 제공될 수 있다.
요약하면, 도 10a 내지 도 14b와 관련하여 전술한 바와 같이, 발광 다이오드(LED)들을 전사하는 방법은, 도 12 및 도 13a에 도시된 바와 같이 제 1 색상의 광을 방출하도록 구성되고 제 1 기판(22B) 상에 위치하는 제 1 LED들(10B), 및 도 12 및 도 13e에 도시된 바와 같이 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성되고 제 2 기판(22G) 상에 위치하는 제 2 LED들(10G)을 제공하는 단계를 포함한다. 이 방법은 또한 도 13d에 도시된 바와 같이, 제 1 LED들(10B)의 제 1 서브세트를 제 1 백플레인(401) 상의 본딩 구조들(500)의 제 1 서브세트로 전사하여 픽셀 영역들(400P)에 제 1 서브픽셀들(600B)을 형성하고, 제 1 기판(22B)으로부터 제 1 LED들(10)의 제 1 서브세트를 분리하는 단계를 포함한다. 이 방법은 또한, 도 13e에 도시된 바와 같이, 제 2 LED들(10G)의 제 1 서브세트를 제 2 백플레인으로 전사하고 제 2 기판(22G) 상에 제 1 공백부들(V)을 남기도록 제 2 기판(22G)으로부터 제 2 LED들(10G)의 제 1 서브세트를 분리하는 단계, 및 제 2 LED들(10G)의 제 1 서브세트를 제 2 백플레인으로 전사한 이후 제 2 기판(22G) 상에 위치한 제 2 LED들(10G)의 제 2 서브세트 상에 추가의 전기 도전성 재료(70 및/또는 431)를 형성하는 단계를 포함한다. 이 방법은 또한, 도 13e 및 13f에 도시된 바와 같이, 제 1 서브픽셀들(600B)이 제 1 공백부들(V) 내에 배치되도록 제 1 백플레인(401) 위에 제 2 기판(22G)을 위치시키는 단계, 및 제 2 LED들(10G)의 제 2 서브세트를 제 1 백플레인(401) 상의 본딩 구조들(500)의 제 2 서브세트로 전사하여 픽셀 영역들(400P) 내에 제 2 서브픽셀들(600G)을 형성하는 단계를 포함하며, 추가의 전기 도전성 재료의 존재로 인해 제 1 서브픽셀들(600B)과 제 2 기판(22G) 사이에 간극(G)이 존재한다.
일 실시 예에서, 제 1 LED들(10B)의 제 1 서브세트를 본딩 구조들(500)의 제 1 서브세트로 전사하는 단계는, 제 1 LED들(10B)의 제 1 서브세트 상에 제 1 솔더층(431)을 형성하는 단계, 제 1 솔더층을 제 1 본딩 구조들에 본딩하는 단계, 및 제 1 기판(22B)으로부터 제 1 LED들(10B)의 제 1 서브세트를 분리하는 단계를 포함한다. 제 2 LED들(10G)의 제 2 서브세트를 본딩 구조들(500)의 제 2 서브세트로 전사하는 단계는, 제 2 LED들(10G)의 제 2 서브세트 상에 제 2 솔더층(431)을 형성하는 단계, 제 2 솔더층을 제 2 본딩 구조들에 본딩하는 단계, 및 제 2 기판(22G)으로부터 제 2 LED들(10G)의 제 2 서브세트를 분리하는 단계를 포함한다.
일 실시 예에서, 제 1 솔더층을 제 1 본딩 구조들에 본딩하는 단계는, 도 13b에 도시된 바와 같은 제 1 레이저 본딩 단계를 포함하고, 제 1 LED들(10B)의 제 1 서브세트를 제 1 기판(22B)으로부터 분리하는 단계는 도 13c에 도시된 바와 같은 제 1 레이저 리프트-오프 단계를 포함하고, 제 2 솔더층을 제 2 본딩 구조들에 본딩하는 단계는 제 2 레이저 본딩 단계를 포함하며, 제 2 LED들(10G)의 제 2 서브세트를 제 2 기판(22G)으로부터 분리하는 단계는 제 2 레이저 리프트-오프 단계를 포함한다.
일 실시 예에서, 제 1 LED들(10B)의 제 1 서브세트 상의 제 1 솔더층(431)은 도 13a에 도시된 바와 같이 제 1 전사 구조들(502)을 포함한다. 제 2 LED들(10G)의 제 2 서브세트 상의 제 2 솔더층(431)은 도 13e에 도시된 바와 같이 제 2 전사 구조들(504)을 포함한다. 제 1 전사 구조들(502)은 제 1 기판(22B)으로부터 제 1 거리(D1)만큼 연장되고, 제 2 전사 구조들(504)은 제 2 기판(22G)으로부터 제 1 거리(D1)보다 더 먼 제 2 거리(D2)만큼 연장된다.
제 1 실시 예에서, 추가의 전기 도전성 재료를 형성하는 단계는, 도 14a에 도시된 바와 같이 제 1 솔더층(431B)보다 더 두꺼운 제 2 솔더층(431G)을 형성하는 단계를 포함한다. 제 2 실시 예에서, 추가의 전기 도전성 재료를 형성하는 단계는, 도 14b에 도시된 바와 같이, 제 1 LED들(22B)의 제 1 서브세트 상의 제 1 반사층(70B)보다 더 두꺼운, 제 2 LED들(22G)의 제 2 서브세트 상의 제 2 반사층(70G)을 형성하는 단계를 포함한다. 제 2 반사층(즉, 반사체)(70G)은, 제 2 LED(22G)의 제 1 서브세트를 제 2 백플레인으로 전사하기 이전에 제 2 LED들(22G)의 제 1 서브세트 및 제 2 서브세트 둘 다에 제 2 반사층(70G)의 제 1 부분을 형성하고, 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사한 이후에 제 2 LED들의 제 2 서브세트 상에 위치하는 제 2 반사층의 제 1 부분 상에 제 2 반사층(70G)의 제 2 부분을 형성함으로써, 형성될 수 있다. 제 3 실시 예에서, 추가의 전기 도전성 재료를 형성하는 단계는, 제 1 솔더층(431B)보다 더 두꺼운 제 2 솔더층(431G)을 형성하는 단계 및 제 1 LED들(10B)의 제 1 서브세트 상의 제 1 반사층(70B)보다 더 두꺼운, 제 2 LED들(10G)의 제 2 서브세트 상의 제 2 반사층(70G)을 형성하는 단계를 포함한다.
일 실시 예에서, 이 방법은 또한, 도 13g에 도시된 바와 같이, 제 1 및 제 2 색상의 광과는 상이한 제 3 색상의 광을 방출하도록 구성되고 제 3 기판(22R) 상에 위치하는 제 3 LED들(10R)을 제공하는 단계, 제 3 LED들(10R)의 제 1 및 제 2 서브세트들을 추가의 백플레인들로 전사하고 제 3 기판(22R) 상에 제 2 공백부들(V)을 남기도록 제 3 기판(22R)으로부터 제 3 LED들(10R)의 제 1 및 제 2 서브세트들 분리하는 단계, 제 3 LED들의 제 1 및 제 2 서브세트들을 추가의 백플레인들로 전사한 이후 제 3 기판(22R) 상에 위치하는 제 3 LED들(10R)의 제 3 서브세트 상에 또 다른 추가의 전기 도전성 재료(70R 및/또는 431R)를 형성하는 단계, 및 제 1 및 제 2 서브픽셀들(600B, 600G)이 제 2 공백부들(V)에 배치되도록 제 3 기판(22R)을 제 1 백플레인(401) 위에 위치시키는 단계를 포함한다. 이 방법은 또한, 도 13h에 도시된 바와 같이, 제 3 LED들(10R)의 제 3 서브세트를 제 1 백플레인(401) 상의 본딩 구조들(500)의 제 3 서브세트로 전사하여 픽셀 영역들(400P)에 제 3 서브픽셀들(600R)을 형성하는 단계를 포함하며, 제 1 및 제 2 서브픽셀들(600B, 600G)과 제 3 기판(22R) 사이에는 또 다른 추가의 전기 도전성 재료의 존재로 인한 간극(G)이 존재한다.
일 실시 예에서, 도 13h에 도시된 바와 같이, 제 3 LED들(10R)의 제 3 서브세트를 본딩 구조들(500)의 제 3 서브세트로 전사하는 단계는, 제 3 LED들(10R)의 제 3 서브세트 상에 제 3 솔더층(431)을 형성하는 단계, 제 3 솔더층(431)을 제 3 본딩 구조들(500)에 본딩하는 단계, 및 제 3 기판(22R)으로부터 제 3 LED들(10R)의 제 3 서브세트를 분리하는 단계를 포함한다.
제 1 실시 예에서, 도 14a에 도시된 바와 같이, 또 다른 추가의 전기 도전성 재료를 형성하는 단계는, 제 1 및 제 2 솔더층들(431B, 431G)보다 더 두꺼운 제 3 솔더층(431R)을 형성하는 단계를 포함한다. 제 2 실시 예에서, 또 다른 추가의 전기 도전성 재료를 형성하는 단계는, 제 1 LED들(10B)의 제 1 서브세트 상의 제 1 반사층(70B) 및 제 2 LED들(10G)의 제 2 서브세트 상의 제 2 반사층(70G)보다 더 두꺼운, 제 3 LED들(10R)의 제 3 서브세트 상의 제 3 반사층(예를 들어, 제 3 반사체)(70R)을 형성하는 단계를 포함한다.
일 실시 예에서, 제 1 기판(22B)은 제 1 LED들(10B)이 초기에 형성된(initially formed) 제 1 웨이퍼(22)로부터 다이싱된(diced) 제 1 쿠폰을 포함하고, 제 2 기판(22G)은 제 2 LED들(10G)이 초기에 형성된 제 2 웨이퍼(22)로부터 다이싱된 제 2 쿠폰을 포함하며, 제 3 기판(22R)은 제 3 LED들(10R)이 초기에 형성된 제 3 웨이퍼(22)로부터 다이싱된 제 3 쿠폰을 포함한다.
도 11a 및 도 11c에 도시된 일 실시 예에서, 픽셀 영역(400P) 내의 서브픽셀들(600)(즉, 600B, 600G, 600R)의 밀도는 제 1 기판 상에 위치하는 제 1 LED들(10B)의 밀도보다 더 낮고, 제 2 기판 상에 위치하는 제 2 LED들(10G)의 밀도보다 더 낮으며, 제 3 기판 상에 위치하는 제 3 LED들(10R)의 밀도보다 더 낮다. 도 11a 및 도 11c에 도시된 바와 같이, 제 1 LED들(10)(예를 들어, 10B)은 제 1 픽셀 영역들(22P)에서 제 1 기판(22)(예를 들어, 22B) 상에 위치하고, 제 2 LED들(10G)은 제 2 픽셀 영역들에서 제 2 기판(22)(예를 들어, 22G) 상에 위치하고, 제 3 LED들(10R)은 제 3 픽셀 영역들에서 제 3 기판(22)(예를 들어, 22R) 상에 위치하고, 제 1, 제 2 및 제 3 픽셀 영역들(22P)은 도 10c에 도시된 제 1 백플레인(401) 상의 픽셀 영역들(400P)과 동일한 면적 및 형상을 가지며, 제 1 백플레인(401) 상의 픽셀 영역들(400P)에서 그러한 것 보다 제 1, 제 2 및 제 3 픽셀 영역들(22P) 각각에 더 많은 LED들(10)이 배치된다.
일 실시 예에서, 도 11c에 도시된 바와 같이 제 1, 제 2 또는 제 3 LED들(10) 중 적어도 2개(예를 들어, 적어도 9개)가 개별 제 1, 제 2 또는 제 3 픽셀 영역들(22P) 각각에 배치되고, 도 10c에 도시된 제 1 백플레인(401) 상의 각각의 픽셀 영역(400P)에는 제 1, 제 2 및 제 3 LED들 각각 중 하나만이 배치된다.
일 실시 예에서, 제 1, 제 2 및 제 3 본딩 구조들(500)은 제 1 백플레인(401)으로부터 실질적으로 동일한 거리만큼 연장된다. 제 1 백플레인(401)은 직시형 디스플레이 장치에 통합될 수 있다.
일 실시 예에서, 디스플레이 장치는 백플레인(401), 제 1 반사체(70B)를 포함하고 제 1 색상의 광을 방출하도록 구성되는 백플레인(401)에 본딩된 제 1 발광 다이오드(LED)(10B), 제 2 반사체(70G)를 포함하고 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성되는 백플레인(401)에 본딩된 제 2 발광 다이오드(10G), 및 제 3 반사체(70R)를 포함하고 제 1 및 제 2 색상의 광과는 상이한 제 3 색상의 광을 방출하도록 구성되는 백플레인에 본딩된 제 3 발광 다이오드(10R)를 포함한다. 제 2 반사체(70G)는 제 1 반사체(70B)보다 더 두껍고, 제 3 반사체(70R)는 제 2 반사체(70G)보다 더 두껍다.
일 실시 예에서, 디스플레이 장치는 직시형 디스플레이 장치를 포함하고, 제 1 반사체(70B)는 제 1 알루미늄층을 포함하고, 제 2 반사체(70G)는 제 1 알루미늄층보다 더 두꺼운 제 2 알루미늄층을 포함하며, 제 3 반사체(70R)는 제 2 알루미늄층보다 더 두꺼운 제 3 알루미늄층을 포함한다.
따라서, 다양한 실시 예들은 웨이퍼 상의 단일 서브픽셀 영역 내에 복수의 LED들을 형성함으로써, 웨이퍼 상에 LED들을 고밀도로 형성하는 방법들을 제공한다. 이에 따라, LED 제조 비용이 절감될 수 있다. 또한, 다양한 실시 예들은 실질적으로 동일한 두께를 갖는 상이한 LED들의 어레이들의 선택된 LED들에 금속이 첨가될 수 있는 공정들을 제공함으로써, 상이한 높이들(예를 들어, 두께들)의 LED 전사 구조들이 제조될 수 있고 물리적 간섭 없이 백플레인으로 전사될 수 있다. 또한, 상이한 색상들의 LED들은 초기에 일정한 두께로 제조되기 때문에, LED들은 백플레인에 임의의 순서로 전사될 수 있어, 제조 유연성이 향상될 수 있다.
개시된 실시 예들에 대한 전술한 설명은 당업자가 본 발명을 제작하거나 이용할 수 있게끔 하기 위해 제공된다. 이러한 실시 예들에 대한 다양한 수정들이 당업자에게 용이하게 명백할 것이고, 본 명세서에 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어남이 없이 다른 실시 예들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 나타난 실시 예들에 한정되는 것이 아니라, 이하의 청구범위 및 본 명세서에 개시된 원리들 및 신규 특징들과 일치하는 가장 넓은 범위를 따르도록 의도된다.
Claims (20)
- 발광 다이오드(light emitting diode; LED)들을 전사하는 방법으로서,
제 1 색상의 광을 방출하도록 구성되고 제 1 기판 상에 위치하는 제 1 LED들, 및 상기 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성되고 제 2 기판 상에 위치하는 제 2 LED들을 제공하는 단계;
상기 제 1 LED들의 제 1 서브세트를 제 1 백플레인 상의 본딩 구조들의 제 1 서브세트로 전사하여 픽셀 영역들에 제 1 서브픽셀들을 형성하고, 상기 제 1 기판으로부터 상기 제 1 LED들의 제 1 서브세트를 분리하는 단계;
상기 제 2 LED들의 제 1 서브세트를 제 2 백플레인으로 전사하고, 상기 제 2 기판 상에 제 1 공백부들을 남기도록 상기 제 2 기판으로부터 상기 제 2 LED들의 제 1 서브세트를 분리하는 단계;
상기 제 2 LED들의 제 1 서브세트를 상기 제 2 백플레인으로 전사한 이후, 상기 제 2 기판 상에 위치하는 제 2 LED들의 제 2 서브세트 상에 추가의 전기 도전성 재료를 형성하는 단계;
상기 제 1 서브픽셀들이 상기 제 1 공백부들 내에 배치되도록 상기 제 2 기판을 상기 제 1 백플레인 위에 위치시키는 단계; 및
상기 제 2 LED들의 제 2 서브세트를 상기 제 1 백플레인 상의 본딩 구조들의 제 2 서브세트로 전사하여 상기 픽셀 영역들에 제 2 서브픽셀들을 형성하는 단계 - 상기 제 1 서브픽셀들과 상기 제 2 기판 사이에는 상기 추가의 전기 도전성 재료의 존재로 인한 간극이 존재함 -;
를 포함하는 방법.
- 제 1 항에 있어서,
상기 제 1 LED들의 제 1 서브세트를 상기 본딩 구조들의 제 1 서브세트로 전사하는 단계는, 상기 제 1 LED들의 제 1 서브세트 상에 제 1 솔더층을 형성하는 단계, 상기 제 1 솔더층을 상기 제 1 본딩 구조들에 본딩하는 단계, 및 상기 제 1 기판으로부터 상기 제 1 LED들의 제 1 서브세트를 분리하는 단계를 포함하고; 그리고
상기 제 2 LED들의 제 2 서브세트를 상기 본딩 구조들의 제 2 서브세트로 전사하는 단계는, 상기 제 2 LED들의 제 2 서브세트 상에 제 2 솔더층을 형성하는 단계, 상기 제 2 솔더층을 상기 제 2 본딩 구조들에 본딩하는 단계, 및 상기 제 2 기판으로부터 상기 제 2 LED들의 제 2 서브세트를 분리하는 단계를 포함하는,
방법.
- 제 2 항에 있어서,
상기 제 1 솔더층을 상기 제 1 본딩 구조들에 본딩하는 단계는, 제 1 레이저 본딩 단계를 포함하고;
상기 제 1 기판으로부터 상기 제 1 LED들의 제 1 서브세트를 분리하는 단계는, 상기 제 1 레이저 본딩 단계 이전에 또는 이후에 이루어지는 제 1 레이저 리프트-오프 단계를 포함하고;
상기 제 2 솔더층을 상기 제 2 본딩 구조들에 본딩하는 단계는, 제 2 레이저 본딩 단계를 포함하며; 그리고
상기 제 2 기판으로부터 상기 제 2 LED들의 제 2 서브세트를 분리하는 단계는, 상기 제 2 레이저 본딩 단계 이전에 또는 이후에 이루어지는 제 2 레이저 리프트-오프 단계를 포함하는,
방법.
- 제 2 항에 있어서,
상기 제 1 LED들의 제 1 서브세트 상의 제 1 솔더층은, 제 1 전사 구조들을 포함하고;
상기 제 2 LED들의 제 2 서브세트 상의 제 2 솔더층은, 제 2 전사 구조들을 포함하고;
상기 제 1 전사 구조들은 상기 제 1 기판으로부터 제 1 거리만큼 연장되며; 그리고
상기 제 2 전사 구조들은 상기 제 2 기판으로부터 상기 제 1 거리보다 더 먼 제 2 거리만큼 연장되는,
방법.
- 제 2 항에 있어서,
상기 추가의 전기 도전성 재료를 형성하는 단계는, 상기 제 1 솔더층보다 더 두꺼운 상기 제 2 솔더층을 형성하는 단계를 포함하는,
방법.
- 제 2 항에 있어서,
상기 추가의 전기 도전성 재료를 형성하는 단계는, 상기 제 1 LED들의 제 1 서브세트 상의 제 1 반사층보다 더 두꺼운 제 2 반사층을 상기 제 2 LED들의 제 2 서브세트 상에 형성하는 단계를 포함하는,
방법.
- 제 6 항에 있어서,
상기 제 2 LED들의 제 1 서브세트를 상기 제 2 백플레인으로 전사하기 이전에, 상기 제 2 LED들의 제 1 서브세트 및 제 2 서브세트 둘 다에 상기 제 2 반사층의 제 1 부분을 형성하는 단계; 및
상기 제 2 LED들의 제 1 서브세트를 상기 제 2 백플레인으로 전사한 이후에, 상기 제 2 LED들의 제 2 서브세트 상에 위치하는 상기 제 2 반사층의 제 1 부분 상에 상기 제 2 반사층의 제 2 부분을 형성하는 단계;
더 포함하는, 방법.
- 제 2 항에 있어서,
상기 추가의 전기 도전성 재료를 형성하는 단계는, 상기 제 1 솔더층보다 더 두꺼운 상기 제 2 솔더층을 형성하는 단계, 및 상기 제 1 LED들의 제 1 서브세트 상의 제 1 반사층보다 더 두꺼운 제 2 반사층을 상기 제 2 LED들의 제 2 서브세트 상에 형성하는 단계를 포함하는,
방법.
- 제 2 항에 있어서,
상기 제 1 및 제 2 색상의 광과는 상이한 제 3 색상의 광을 방출하도록 구성되고 제 3 기판 상에 위치하는 제 3 LED들을 제공하는 단계;
상기 제 3 LED들의 제 1 및 제 2 서브세트들을 추가의 백플레인들로 전사하고, 상기 제 3 기판 상에 제 2 공백부들을 남기도록 상기 제 3 기판으로부터 상기 제 3 LED들의 제 1 및 제 2 서브세트들을 분리하는 단계;
상기 제 3 LED들의 제 1 및 제 2 서브세트들을 상기 추가의 백플레인들로 전사한 이후, 상기 제 3 기판 상에 위치하는 상기 제 3 LED들의 제 3 서브세트 상에 또 다른 추가의 전기 도전성 재료를 형성하는 단계;
상기 제 1 및 제 2 서브픽셀들이 상기 제 2 공백부들 내에 배치되도록, 상기 제 3 기판을 상기 제 1 백플레인 위에 위치시키는 단계; 및
상기 제 3 LED들의 제 3 서브세트를 상기 제 1 백플레인 상의 본딩 구조들의 제 3 서브세트로 전사하여 상기 픽셀 영역들에 제 3 서브픽셀들을 형성하는 단계 - 상기 제 1 및 제 2 서브픽셀들과 상기 제 3 기판 사이에는 상기 또 다른 추가의 전기 도전성 재료의 존재로 인한 간극이 존재함 -;
를 더 포함하는, 방법.
- 제 9 항에 있어서,
상기 제 3 LED들의 제 3 서브세트를 상기 본딩 구조들의 제 3 서브세트로 전사하는 단계는, 상기 제 3 LED들의 제 3 서브세트 상에 제 3 솔더층을 형성하는 단계, 상기 제 3 솔더층을 상기 제 3 본딩 구조에 본딩하는 단계, 및 상기 제 3 기판으로부터 상기 제 3 LED들의 제 3 서브세트를 분리하는 단계를 포함하는,
방법.
- 제 10 항에 있어서,
상기 또 다른 추가의 전기 도전성 재료를 형성하는 단계는, 상기 제 1 및 제 2 솔더층들보다 더 두꺼운 상기 제 3 솔더층을 형성하는 단계를 포함하는,
방법.
- 제 10 항에 있어서,
상기 또 다른 추가의 전기 도전성 재료를 형성하는 단계는, 상기 제 1 LED들의 제 1 서브 세트 상의 제 1 반사층 및 상기 제 2 LED들의 제 2 서브세트 상의 제 2 반사층보다 더 두꺼운 제 3 반사층을 상기 제 3 LED들의 제 3 서브세트 상에 형성하는 단계를 포함하는,
방법.
- 제 9 항에 있어서,
상기 제 1 기판은 상기 제 1 LED들이 초기에 형성된 제 1 웨이퍼로부터 다이싱된(diced) 제 1 쿠폰을 포함하고;
상기 제 2 기판은 상기 제 2 LED들이 초기에 형성된 제 2 웨이퍼로부터 다이싱된 제 2 쿠폰을 포함하며; 그리고
상기 제 3 기판은 상기 제 3 LED들이 초기에 형성된 제 3 웨이퍼로부터 다이싱된 제 3 쿠폰을 포함하는,
방법.
- 제 9 항에 있어서,
상기 픽셀 영역의 서브픽셀들의 밀도는 상기 제 1 기판 상에 위치하는 상기 제 1 LED들의 밀도보다 더 낮고, 상기 제 2 기판 상에 위치하는 상기 제 2 LED들의 밀도보다 더 낮으며, 상기 제 3 기판 상에 위치하는 상기 제 3 LED들의 밀도보다 더 낮은,
방법.
- 제 9 항에 있어서,
상기 제 1 LED들은 제 1 픽셀 영역들에서 상기 제 1 기판 상에 위치되고;
상기 제 2 LED들은 제 2 픽셀 영역들에서 상기 제 2 기판 상에 위치되고;
상기 제 3 LED들은 제 3 픽셀 영역들에서 상기 제 3 기판 상에 위치되고;
상기 제 1, 제 2 및 제 3 픽셀 영역들은 상기 제 1 백플레인 상의 픽셀 영역들과 동일한 면적 및 형상을 가지며; 그리고
상기 제 1 백플레인 상의 픽셀 영역들보다, 상기 제 1, 제 2 및 제 3 픽셀 영역들 각각에 더 많은 LED들이 배치되는,
방법.
- 제 15 항에 있어서,
상기 제 1, 제 2 또는 제 3 픽셀 영역 각각에는 상기 제 1, 제 2 또는 제 3 LED들 중 적어도 2개가 배치되고; 상기 제 1 백플레인 상의 각각의 픽셀 영역에는 상기 제 1, 제 2 및 제 3 LED들 각각의 하나만이 배치되는,
방법.
- 제 9 항에 있어서,
상기 제 1, 제 2 및 제 3 본딩 구조들은 제 1 백플레인으로부터 실질적으로 동일한 거리만큼 연장되는,
방법.
- 제 1 항에 있어서,
상기 제 1 백플레인을 직시형 디스플레이 장치에 통합시키는 단계;
를 더 포함하는 방법.
- 디스플레이 장치로서,
백플레인;
제 1 반사체를 포함하고 제 1 색상의 광을 방출하도록 구성된, 상기 백플레인에 본딩된 제 1 발광 다이오드(LED);
제 2 반사체를 포함하고 상기 제 1 색상의 광과는 상이한 제 2 색상의 광을 방출하도록 구성된, 상기 백플레인에 본딩된 제 2 LED; 및
제 3 반사체를 포함하고 상기 제 1 및 제 2 색상의 광과는 상이한 제 3 색상의 광을 방출하도록 구성된, 상기 백플레인에 본딩된 제 3 LED;
를 포함하되,
상기 제 2 반사체는 상기 제 1 반사체보다 더 두껍고, 상기 제 3 반사체는 상기 제 2 반사체보다 더 두꺼운,
디스플레이 장치.
- 제 19 항에 있어서,
상기 디스플레이 장치는 직시형 디스플레이 장치를 포함하고;
상기 제 1 반사체는 제 1 알루미늄층을 포함하고;
상기 제 2 반사체는 상기 제 1 알루미늄층보다 더 두꺼운 제 2 알루미늄층을 포함하며; 그리고
상기 제 3반사체는 상기 제 2알루미늄층보다 더 두꺼운 제 3알루미늄층을 포함하는,
디스플레이 장치.
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