KR102389365B1 - Ｅ 빔 범용 커터 - Google Patents

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도날드 더블유. 넬슨
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Abstract

상보적 e 빔 리소그래피(CEBL)에 적합한 리소그래피 장치들 및 이러한 리소그래피를 수반하는 방법론들이 설명되어 있다. 한 예에서, e 빔 툴을 위한 블랭커 애퍼처 어레이(BAA)는 제1 방향을 따르는 개구들의 제1 컬럼을 포함한다. BAA는 또한 제1 방향을 따르고 개구들의 제1 컬럼로부터 스태거링된 개구들의 제2 컬럼을 포함한다. 개구들의 제1 및 제2 컬럼들은 제1 방향에서 피치를 갖는 어레이를 함께 형성한다. BAA의 스캔 방향은 제1 방향과 직교하는 제2 방향을 따른다. 어레이의 피치는 제2 방향과 평행한 배향을 위한 라인들의 타겟 패턴의 최소 피치 레이아웃의 절반에 해당한다.

Description

Ｅ 빔 범용 커터{EBEAM UNIVERSAL CUTTER}
관련 출원들에 대한 상호 참조
본 출원은 2014년 6월 13일자로 출원된 미국 가출원 제62/012,217호의 이익을 주장하며, 이 가출원의 전체 내용은 이로써 본 명세서에 참조로 포함된다.
기술분야
본 발명의 실시예들은 리소그래피 분야에 있으며, 구체적으로는 상보적 e 빔 리소그래피(complementary e-beam lithography)(CEBL)를 수반하는 리소그래피 분야에 있다.
지난 수십년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도를 가능하게 한다.
집적 회로들은 본 기술분야에서 비아들로서 알려져 있는 전기 전도성 마이크로전자 구조체들을 일반적으로 포함한다. 비아들은 비아들 위에 있는 금속 라인들을 비아들 아래에 있는 금속 라인들에 전기적으로 접속시키는데 이용될 수 있다. 비아들은 전형적으로 리소그래피 프로세스에 의해 형성된다. 대표적으로는, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선(actinic radiation)에 노출될 수 있고, 다음에 이러한 노출된 층이 현상되어, 포토레지스트 층에 개구를 형성할 수 있다. 다음에, 에칭 마스크로서 포토레지스트 층에서의 개구를 이용함으로써 비아를 위한 개구가 유전체 층에 에칭될 수 있다. 이러한 개구는 비아 개구로 지칭된다. 최종적으로, 비아 개구는 하나 이상의 금속 또는 다른 전도성 재료들로 충전되어, 비아를 형성할 수 있다.
과거에는, 비아들의 크기 및 간격이 점진적으로 감소되었으며, 적어도 일부 타입의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)에 대하여, 미래에도 비아들의 크기 및 간격이 계속해서 점진적으로 감소할 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(via pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리(center-to-center distance)를 표현한다. 이러한 리소그래피 프로세스들에 의해 극도로 작은 피치들을 갖는 극도로 작은 비아들을 패터닝할 때, 수개의 과제가 존재한다.
하나의 이러한 과제는, 비아들과 상부(overlying) 금속 라인들 사이의 오버레이(overlay) 및 비아들과 하부(underlying) 금속 라인들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간 경과에 따라 훨씬 더 작게 스케일링됨에 따라, 오버레이 허용오차는 리소그래피 장비가 스케일링될 수 있는 것보다 훨씬 더 높은 레이트로 이들에 따라 스케일링되는 경향이 있다.
다른 이러한 과제는, 비아 개구들의 임계 치수가 일반적으로 리소그래피 스캐너들의 분해능(resolution) 능력보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소 기술들은 비아 개구들의 임계 치수를 축소시키기 위해 존재한다. 그러나, 축소량은, LWR(line width roughness) 및/또는 임계 치수 균일성(critical dimension uniformity)(CDU)을 상당히 손상시키지는 않으며, 충분히 광학 근접 보정(optical proximity correction)(OPC) 중립적인 축소 프로세스의 능력뿐만 아니라 최소 비아 피치에 의해 제한되는 경향이 있다.
또 다른 이러한 과제는, 임계 치수 버짓의 동일한 전체 비율(overall fraction)을 유지하기 위해서, 비아 개구들의 임계 치수가 감소함에 따라 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 개선될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수가 감소함에 따라 급속하게 개선되고 있지는 않다. 추가의 이러한 과제는, 극도로 작은 비아 피치들이 일반적으로 극자외선(extreme ultraviolet)(EUV) 리소그래피 스캐너들의 분해능 능력 아래에 있는 경향이 있다는 점이다. 그 결과, 일반적으로는 2개, 3개 또는 그 이상의 상이한 리소그래피 마스크가 이용되어야 할 수 있으며, 이는 제조 비용을 증가시키는 경향이 있다. 소정 시점에, 피치들이 계속해서 감소하는 경우, 다수의 마스크를 이용하여도, 통상의 스캐너들을 이용하여 이러한 극도로 작은 피치들에 대한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
동일한 맥락에서, 금속 비아들과 연관된 금속 라인 구조체들에서의 컷들(즉, 파괴부들(disruptions))의 제조는 유사한 스케일링 이슈들과 직면한다.
따라서, 리소그래피 처리 기술들 및 능력들의 분야에서 개선들이 필요하다.
도 1a는 층간 유전체(ILD) 층 상에 형성된 하드마스크 재료 층의 퇴적 다음이지만 패터닝 이전의 시작 구조체(starting structure)의 단면도를 예시한다.
도 1b는 피치 이등분(pitch halving)에 의한 하드마스크 층의 패터닝 다음의 도 1a의 구조체의 단면도를 예시한다.
도 2는 6의 팩터에 의한 피치 분할을 수반하는 스페이서 기반 6배 패터닝(spacer-based-sextuple-patterning)(SBSP) 처리 스킴에서의 단면도들을 예시한다.
도 3은 9의 팩터에 의한 피치 분할을 수반하는 스페이서 기반 9배 패터닝(spacer-based-nonuple-patterning)(SBNP) 처리 스킴에서의 단면도들을 예시한다.
도 4는 전자 빔 리소그래피 장치의 e 빔 컬럼의 개략적인 단면 표현이다.
도 5는 평면내 그리드 왜곡들(in plane grid distortions)(IPGD)을 모델링하는 능력에 의해 제한된 광학 스캐너 오버레이를 입증하는 개략도이다.
도 6은 본 발명의 실시예에 따른, 즉각적인 정렬 접근법(align on the fly approach)을 이용하여 왜곡된 그리드 정보를 입증하는 개략도이다.
도 7은 본 발명의 실시예에 따른, 5% 밀도의 비아 패턴에 대조적으로 300mm 웨이퍼 상에 50% 밀도로 일반적인/통상의 레이아웃을 패터닝하기 위해 전송될 정보를 나타내는 샘플 계산을 제공한다.
도 8은 본 발명의 실시예에 따른, 컷 시작/스톱 및 비아들에 대한 단순화된 설계 규칙 위치들을 위한 그리드형 레이아웃 접근법을 예시한다.
도 9는 본 발명의 실시예에 따른 컷들의 허용가능한 배치를 예시한다.
도 10은 본 발명의 실시예에 따른 라인 A와 B 간의 비아 레이아웃을 예시한다.
도 11은 본 발명의 실시예에 따른 라인 A 내지 E 간의 컷 레이아웃을 예시한다.
도 12는 본 발명의 실시예에 따른, 단일 컬럼의 웨이퍼 필드를 표현하는 상부 파선 박스 및 복수의 다이 위치를 위에 갖는 웨이퍼를 예시한다.
도 13은 본 발명의 실시예에 따른, 즉각적인 보정을 위해 증가된 주변 영역, 및 단일 컬럼의 상부의 실제 타겟 웨이퍼 필드 및 복수의 다이 위치를 위에 갖는 웨이퍼를 예시한다.
도 14는 본 발명의 실시예에 따른, 오리지널 타겟 영역(내측의 옅고 두꺼운 파선)에 대한 인쇄될 영역(내측의 짙고 얇은 파선)의 수 도(few degree)의 웨이퍼 회전의 영향을 입증한다.
도 15는 본 발명의 실시예에 따른, 이전 금속화 층에서의 수직 금속 라인들에 오버레이하는 것으로 표현된 바와 같은 수평 금속 라인들의 평면도를 예시한다.
도 16은 본 발명의 실시예에 따른, 이전 금속화 층에서의 수직 금속 라인들에 오버레이하는 것으로 표현된 바와 같은 수평 금속 라인들의 평면도를 예시하며, 여기서 상이한 폭/피치의 금속 라인들은 수직 방향에서 중첩한다.
도 17은 이전 금속화 층에서의 수직 금속 라인들에 오버레이하는 것으로 표현된 바와 같은 통상의 금속 라인들의 평면도를 예시한다.
도 18은 라인이 애퍼처 아래에서 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 라인(우측)에 대한 BAA의 애퍼처(좌측)를 예시한다.
도 19는 2개의 라인이 애퍼처들 아래에서 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 2개의 라인(우측)에 대한 BAA의 2개의 비스태거형 애퍼처(좌측)를 예시한다.
도 20은 본 발명의 실시예에 따른, 복수의 라인이 애퍼처들 아래에서 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 복수의 라인(우측)에 대한 BAA의 스태거형 애퍼처들의 2개의 컬럼(좌측)을 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 21a는 본 발명의 실시예에 따른, 스태거형 BAA를 이용하여 패터닝된 비아들(채움 박스들(filled-in boxes)) 또는 컷들(수평 라인들에서의 파단부들(breaks))을 갖는 복수의 라인(우측)에 대한 BAA의 스태거형 애퍼처들의 2개의 컬럼(좌측)을 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 21b는 본 발명의 실시예에 따른, 도 21a에 예시된 타입의 금속 라인 레이아웃들에 기초한 집적 회로에서의 금속화 층들의 스택의 단면도를 예시한다.
도 22는 본 발명의 실시예에 따른 3개의 상이한 스태거형 어레이의 레이아웃을 갖는 BAA의 애퍼처들을 예시한다.
도 23은 본 발명의 실시예에 따른 3개의 상이한 스태거형 어레이의 레이아웃을 갖는 BAA의 애퍼처들을 예시하며, 여기서 e 빔은 이러한 어레이들 중 하나만을 커버한다.
도 24a는 본 발명의 실시예에 따른 빔을 시프트하기 위한 편향기를 갖는 전자 빔 리소그래피 장치의 e 빔 컬럼의 개략적인 단면 표현을 포함한다.
도 24b는 본 발명의 실시예에 따른 피치 #1, 컷 #1, 피치 #2, 컷 #2 및 피치 #N, 컷 #N을 갖는 BAA(2450)에 대한 3개(또는 최대 n개)의 피치 어레이를 예시한다.
도 24c는 본 발명의 실시예에 따른 e 빔 컬럼 상에 포함하기 위한 줌인 슬릿을 예시한다.
도 25는 본 발명의 실시예에 따른 3개의 상이한 피치의 스태거형 어레이의 레이아웃을 갖는 BAA의 애퍼처들을 예시하며, 여기서 e 빔은 이러한 어레이들 전부를 커버한다.
도 26은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 복수의 큰 라인(우측)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(좌측)를 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 27은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 복수의 중간 크기의 라인(우측)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(좌측)를 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 28은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 복수의 작은 라인(우측)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(좌측)를 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 29a는 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 가변 크기의 복수의 라인(우측)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(좌측)를 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 29b는 본 발명의 실시예에 따른, 도 29a에 예시된 타입의 금속 라인 레이아웃들에 기초한 집적 회로에서의 금속화 층들의 스택의 단면도를 예시한다.
도 30은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 가변 크기의 복수의 라인(우측)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(좌측)를 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 31은 본 발명의 실시예에 따른, 각각의 라인 상의 상부의 대응하는 애퍼처들을 갖는 상이한 피치의 라인들의 3개의 세트를 예시한다.
도 32는 본 발명의 실시예에 따른, 공통의 그리드 상의 빔 애퍼처 어레이들의 수직 피치 레이아웃(3개의 어레이) 및 하나의 매우 큰 라인을 포함하는 복수의 상이한 크기의 라인(우측)을 예시한다.
도 33은 본 발명의 실시예에 따른 복수의 상이한 크기의 라인(우측) 및 범용 커터 피치 어레이(좌측)를 예시한다.
도 34는 본 발명의 실시예에 따른 2개의 라인(우측)에 대해 참조되는 바와 같은 범용 커터(좌측)에 대한 2*EPE 규칙을 입증한다.
도 35는 본 발명의 실시예에 따른 이전 층 금속화 구조체의 평면도 및 대응하는 단면도를 예시한다.
도 36a는 본 발명의 실시예에 따른 핀들을 갖는 비평면 반도체 디바이스의 단면도를 예시한다.
도 36b는 본 발명의 실시예에 따른 도 36a의 반도체 디바이스의 a-a' 축을 따라 취해진 평면도를 예시한다.
도 37은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
도 38은 본 발명의 실시예에 따른 예시적인 컴퓨터 시스템의 블록도를 예시한다.
도 39는 본 발명의 하나 이상의 실시예를 구현하는 인터포저이다.
도 40은 본 발명의 실시예에 따라 구축된 컴퓨팅 디바이스이다.
상보적 e 빔 리소그래피(CEBL)에 적합한 리소그래피 장치들 및 이러한 리소그래피를 수반하는 방법론들이 설명되어 있다. 다음의 설명에서, 본 발명의 실시예들의 철저한 이해를 제공하기 위해서, 특정 툴링, 집적 및 재료 체제들과 같은 다수의 특정 상세가 제시된다. 본 발명의 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해서 싱글 또는 듀얼 다마신 처리와 같은 잘 알려진 피처들은 상세하게 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 일정한 비례로 드로잉되는 것은 아니라는 점이 이해되어야 한다. 일부 경우들에서, 다양한 동작들은 다수의 별개의 동작으로서, 결국, 본 발명을 이해하는데 가장 도움이 되는 방식으로 설명될 것이지만, 설명 순서는 이러한 동작들이 반드시 순서 종속적이라는 것을 암시하는 것으로 해석되어서는 안 된다. 구체적으로, 이러한 동작들은 제시 순서로 수행될 필요는 없다.
본 명세서에 설명된 하나 이상의 실시예는 상보적 e 빔 리소그래피(CEBL)에 적합하거나 이러한 리소그래피를 수반하는 리소그래피 접근법들 및 툴링에 관련되며, 이는 이러한 접근법들 및 툴링을 구현할 때의 반도체 처리 고려사항들을 포함한다.
상보적 리소그래피는, 대용량 제조(high-volume manufacturing)(HVM)에 있어서 20nm 절반-피치 이하로 로직 디바이스들에서의 임계 층들을 패터닝하는 비용을 저하시키기 위해 협력하여 작동하는 2가지 리소그래피 기술의 강도에 의지한다. 상보적 리소그래피를 구현하는 가장 비용 효과적인 방식은 광학 리소그래피와 e 빔 리소그래피(EBL)를 결합하는 것이다. 웨이퍼로 집적 회로(IC) 설계를 전사하는 프로세스는 다음의 것을 수반한다: 미리 정의된 피치로 단방향(엄격하게 단방향 또는 우세하게 단방향 중 어느 하나) 라인들을 인쇄하는 광학 리소그래피, 라인 밀도를 증가시키는 피치 분할 기술, 및 라인들을 "커팅"하는 EBL. EBL은 다른 임계 층들, 특히 콘택 및 비아 홀들을 패터닝하는데 또한 이용된다. 광학 리소그래피는 다른 층들을 패터닝하기 위해 단독으로 이용될 수 있다. 광학 리소그래피를 보완하기 위해 이용될 때, EBL은 CEBL 또는 상보적 EBL로 지칭된다. CEBL은 라인들 및 홀들을 커팅하는 것에 관련된다. 모든 층들을 패터닝하려고 시도하지 않는 것에 의해, CEBL은 진보된(더 작은) 기술 노드들(예를 들어, 10nm 이하, 예컨대 7nm 또는 5nm 기술 노드들)에서의 산업의 패터닝 요구를 충족시키는데 있어서 상보적이지만 중대한 역할을 한다. CEBL은 현재의 광학 리소그래피 기술, 툴 및 인프라스트럭처의 이용을 또한 확장한다.
위에서 언급된 바와 같이, EBL을 이용하여 이러한 라인들을 커팅하기 이전에 라인 밀도를 증가시키기 위해 피치 분할 기술들이 이용될 수 있다. 제1 예에서, 제조된 격자 구조체의 라인 밀도를 2배로 하기 위해 피치 이등분이 구현될 수 있다. 도 1a는 층간 유전체(ILD) 층 상에 형성된 하드마스크 재료 층의 퇴적 다음이지만 패터닝 이전의 시작 구조체의 단면도를 예시한다. 도 1b는 피치 이등분에 의한 하드마스크 층의 패터닝 다음의 도 1a의 구조체의 단면도를 예시한다.
도 1a를 참조하면, 시작 구조체(100)는 층간 유전체(ILD) 층(102) 상에 형성된 하드마스크 재료 층(104)을 갖는다. 하드마스크 재료 층(104) 위에 패터닝된 마스크(106)가 배치된다. 패터닝된 마스크(106)는 그것의 피처들(라인들)의 측벽들을 따라 하드마스크 재료 층(104) 상에 형성된 스페이서들(108)을 갖는다.
도 1b를 참조하면, 하드마스크 재료 층(104)은 피치 이등분 접근법으로 패터닝된다. 구체적으로는, 패터닝된 마스크(106)가 먼저 제거된다. 스페이서들(108)의 결과적인 패턴은 마스크(106)의 피처들이나 피치의 절반 또는 밀도의 2배를 갖는다. 스페이서들(108)의 패턴은 도 1b에 도시된 바와 같이 패터닝된 하드마스크(110)를 형성하기 위해 예를 들어 에칭 프로세스에 의해 하드마스크 재료 층(104)으로 전사된다. 하나의 이러한 실시예에서, 패터닝된 하드마스크(110)는 단방향 라인들을 가지는 격자 패턴을 갖도록 형성된다. 패터닝된 하드마스크(110)의 격자 패턴은 조밀 피치 격자 구조(tight pitch grating structure)일 수 있다. 예를 들어, 조밀 피치는 통상의 리소그래피 기술들을 통해 직접적으로 달성가능하지 않을 수 있다. 더욱이, 도시되지는 않았지만, 오리지널 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 사등분될 수 있다. 따라서, 도 1b의 패터닝된 하드마스크(110)의 격자-유사 패턴은, 서로에 대하여 일정한 폭을 가지며 일정한 피치로 이격되는 하드마스크 라인들을 가질 수 있다. 달성되는 치수들은 이용된 리소그래피 기술의 임계 치수보다 훨씬 더 작을 수 있다.
따라서, CEBL 집적 스킴의 제1 부분으로서, 예를 들어 스페이서 기반 2배 패터닝(spacer-based-double-patterning)(SBDP)이나 피치 이등분 또는 스페이서 기반 4배 패터닝(spacer-based-quadruple-patterning)(SBQP)이나 피치 사등분(pitch quartering)을 수반할 수 있는 리소그래피 및 에칭 처리를 이용하여 블랭킷 막이 패터닝될 수 있다. 다른 피치 분할 접근법들도 또한 구현될 수 있다는 점이 인식되어야 한다.
예를 들어, 도 2는 6의 팩터에 의한 피치 분할을 수반하는 스페이서 기반 6배 패터닝(SBSP) 처리 스킴에서의 단면도들을 예시한다. 도 2를 참조하면, 동작 (a)에서, 리소그래피, 슬림 및 에칭 처리 다음의 희생 패턴 X가 도시되어 있다. 동작 (b)에서, 퇴적 및 에칭 다음의 스페이서 A 및 B가 도시되어 있다. 동작 (c)에서, 스페이서 A 제거 다음의 동작 (b)의 패턴이 도시되어 있다. 동작 (d)에서, 스페이서 C 퇴적 다음의 동작 (c)의 패턴이 도시되어 있다. 동작 (e)에서, 스페이서 C 에칭 다음의 동작 (d)의 패턴이 도시되어 있다. 동작 (f)에서, 희생 패턴 X 제거 및 스페이서 B 제거 다음에 피치/6 패턴이 달성된다.
다른 예에서, 도 3은 9의 팩터에 의한 피치 분할을 수반하는 스페이서 기반 9배 패터닝(SBNP) 처리 스킴에서의 단면도들을 예시한다. 도 3을 참조하면, 동작 (a)에서, 리소그래피, 슬림 및 에칭 처리 다음의 희생 패턴 X가 도시되어 있다. 동작 (b)에서, 퇴적 및 에칭 다음의 스페이서 A 및 B가 도시되어 있다. 동작 (c)에서, 스페이서 A 제거 다음의 동작 (b)의 패턴이 도시되어 있다. 동작 (d)에서, 스페이서 C 및 D의 퇴적 및 에칭 다음의 동작 (c)의 패턴이 도시되어 있다. 동작 (e)에서, 스페이서 C 제거 다음에 피치/9 패턴이 달성된다.
임의의 경우에, 실시예에서, 본 명세서에 설명된 바와 같은 상보적 리소그래피는 193nm 액침 리소그래피(193i)와 같은 통상의 또는 최신의 리소그래피에 의해 그리드형 레이아웃을 먼저 제조하는 것을 수반한다. 피치 분할은 n의 팩터만큼 그리드형 레이아웃에서의 라인들의 밀도를 증가시키기 위해 구현될 수 있다. 193i 리소그래피와 n의 팩터에 의한 피치 분할을 이용한 그리드형 레이아웃 형성은 193i + P/n 피치 분할로서 지정될 수 있다. 다음에, 피치 분할된 그리드형 레이아웃의 패터닝은 아래에 더 상세하게 설명되는 바와 같이 전자 빔 다이렉트 라이팅(electron beam direct write)(EBDW) "컷들"을 이용하여 패터닝될 수 있다. 하나의 이러한 실시예에서, 193nm 액침 스케일링은 비용 효과적인 피치 분할을 이용하여 많은 세대에 걸쳐 확장될 수 있다. 격자 연속성(gratings continuity)을 파단시키고 비아들을 패터닝하기 위해 상보적 EBL이 이용된다.
더 구체적으로, 본 명세서에 설명된 실시예들은 집적 회로의 제조 중에 피처들을 패터닝하는 것에 관련된다. 일 실시예에서, CEBL은 비아들을 형성하기 위한 개구들을 패터닝하는데 이용된다. 비아들은 비아들 위에 있는 금속 라인들을 비아들 아래에 있는 금속 라인들에 전기적으로 접속시키는데 이용되는 금속 구조체들이다. 다른 실시예에서, 금속 라인들을 따라 비전도성 스페이스들 또는 중단부들(interruptions)을 형성하기 위해 CEBL이 이용된다. 통상적으로, 이러한 중단부들은 "컷들"로 지칭되었는데, 그 이유는 프로세스가 금속 라인들의 부분들의 제거 또는 커팅을 수반하였기 때문이다. 그러나, 다마신 접근법에서, 중단부들은, 실제로 제조 스킴의 임의의 스테이지에서 금속이 아니라 오히려 금속이 형성될 수 없는 보존된 영역들인 금속 라인 궤적을 따른 영역들인 "플러그들"로 지칭될 수 있다. 그러나, 어느 경우에도, 컷들 또는 플러그들이라는 용어들의 이용은 그렇게 상호교환가능하게 행해질 수 있다. 비아 개구 및 금속 라인 컷 또는 플러그 형성은 일반적으로 집적 회로를 위한 BEOL(back end of line) 처리로 지칭된다. 다른 실시예에서, FEOL(front end of line) 처리를 위해 CEBL이 이용된다. 예를 들어, 활성 영역 치수들(예컨대 핀 치수들) 및/또는 연관된 게이트 구조체들의 스케일링은 본 명세서에 설명된 바와 같이 CEBL 기술들을 이용하여 수행될 수 있다.
위에서 설명된 바와 같이, 집적 회로 제조를 위해 피처들의 원하는 스케일링을 달성하기 위해 표준 리소그래피 기술들을 보완하도록 전자 빔(e 빔) 리소그래피가 구현될 수 있다. e 빔 리소그래피를 수행하기 위해 전자 빔 리소그래피 툴이 이용될 수 있다. 예시적인 실시예에서, 도 4는 전자 빔 리소그래피 장치의 e 빔 컬럼의 개략적인 단면 표현이다.
도 4를 참조하면, e 빔 컬럼(400)은 전자 빔(404)을 제공하기 위한 전자 소스(402)를 포함한다. 전자 빔(404)은 제한 애퍼처(406)를 통과하고, 후속하여 높은 종횡비 조명 광학계(408)를 통과한다. 다음에, 출력 빔(outgoing beam)(410)이 슬릿(412)을 통과하고, 예를 들어 자기적일 수 있는 슬림 렌즈(414)에 의해 제어될 수 있다. 궁극적으로, 빔(404)은 (일차원(1-D) 성형 애퍼처일 수 있는) 성형 애퍼처(416)를 통과하고, 다음에 블랭커 애퍼처 어레이(blanker aperture array)(BAA)(418)를 통과한다. BAA(418)는 얇은 실리콘 슬라이스에 형성된 개구들과 같은 복수의 물리적 애퍼처를 내부에 포함한다. 그것은 BAA(418)의 일부만이 주어진 시간에 e 빔에 노출되는 경우일 수 있다. 대안적으로 또는 결합하여, BAA(418)를 통과하는 e 빔(404)의 일부(420)만이 최종 애퍼처(422)(예를 들어, 빔 부분(421)은 차단되는 것으로서 도시되어 있음) 그리고 가능하게는 스테이지 피드백 편향기(424)를 통과하는 것이 허용된다.
도 4를 다시 참조하면, 결과적인 e 빔(426)은 궁극적으로 IC 제조에서 이용되는 실리콘 웨이퍼와 같은 웨이퍼(430)의 표면 상에 스폿(428)으로서 충돌한다. 구체적으로, 결과적인 e 빔은 웨이퍼 상의 포토레지스트 층에 충돌할 수 있지만, 실시예들은 그렇게 제한되지는 않는다. 스테이지 스캔(432)이 도 4에 도시된 화살표(434)의 방향을 따라 빔(426)에 대하여 웨이퍼(430)를 이동시킨다. 완전히 e 빔 툴은 도 4에 도시된 타입의 다수의 컬럼(400)을 포함할 수 있다는 점이 인식되어야 한다. 또한, 아래에 일부 실시예들에서 설명되는 바와 같이, e 빔 툴은 연관된 베이스 컴퓨터를 가질 수 있으며, 각각의 컬럼은 대응하는 컬럼 컴퓨터를 더 가질 수 있다.
최신의 e 빔 리소그래피의 하나의 결점은, 진보된 집적 회로 제조를 위한 대용량 제조(HVM) 환경에 손쉽게 채택가능하지 않다는 점이다. 오늘날의 e 빔 툴링 및 연관된 방법론은 HVM 웨이퍼 처리를 위한 스루풋 요건들과 관련하여 너무 느린 것으로 증명되었다. 본 명세서에 설명된 실시예들은 HVM 환경에서의 EBL의 이용을 가능하게 하는 것에 관련된다. 구체적으로, 본 명세서에 설명된 많은 실시예는 EBL 툴에서의 개선된 스루풋이 HVM 환경에서의 EBL의 이용을 허용하는 것을 가능하게 한다.
EBL을 그것의 현재 능력을 넘어 개선할 수 있는 실시예들의 7개의 상이한 양태가 아래에 설명된다. 실시예들의 7개의 별개의 양태로서 나누어지지만, 아래에 설명되는 실시예들은 HVM 환경에 대한 EBL 스루풋에서의 개선을 달성하기 위해 독립적으로 또는 임의의 적합한 조합으로 이용될 수 있다는 점이 인식되어야 한다. 아래에 더 상세하게 설명되는 바와 같이, 제1 양태에서, e 빔 툴 상에서 e 빔 패터닝을 겪는 웨이퍼에 대한 정렬 고려사항들이 처리된다. 제2 양태에서, e 빔 툴 단순화를 위한 데이터 압축 또는 데이터 감소가 설명된다. 제3 양태에서, 집적 회로 레이아웃을 위한 균일한 금속 또는 다른 격자 패턴 밀도의 영역들의 구현이 설명된다. 제4 양태에서, e 빔 툴을 위한 스태거형 블랭커 애퍼처 어레이(BAA)가 설명된다. 제5 양태에서, e 빔 툴을 위한 3 빔 애퍼처 어레이가 설명된다. 제6 양태에서, e 빔 툴을 위한 비범용 커터(non-universal cutter)가 설명된다. 제7 양태에서, e 빔 툴을 위한 범용 커터가 설명된다.
모든 양태들에 대해, 실시예에서, 블랭커 애퍼처 어레이(BAA)에서의 애퍼처들 또는 개구들을 아래에서 참조할 때, BAA의 애퍼처들 또는 개구들의 전부 또는 일부는 웨이퍼/다이가 웨이퍼 진행 또는 스캔 방향을 따라 아래에서 이동함에 따라 (예를 들어, 빔 편향에 의해) 개방 또는 "폐쇄"로 스위칭될 수 있다. 일 실시예에서, BAA는, 각각의 개구가 샘플로 e 빔을 통과시키는지 또는 빔을 예를 들어 패러데이 컵 또는 블랭킹 애퍼처 내로 편향시키는지에 관하여 독립적으로 제어될 수 있다. 이러한 BAA를 포함하는 e 빔 컬럼 또는 장치는 BAA의 일부로만 전체 빔 커버리지를 편향시키도록 구축될 수 있으며, 다음에 BAA에서의 개별 개구들은 e 빔을 통과시키거나("온") 또는 통과시키지 않도록("오프") 전기적으로 구성된다. 예를 들어, 편향되지 않은 전자들은 웨이퍼로 통과되어 레지스트 층을 노출시키는 한편, 편향된 전자들은 패러데이 컵 또는 블랭킹 애퍼처에서 캐치된다. "개구들" 또는 "개구 높이들"에 대한 언급은 수취 웨이퍼 상에 충돌한 스폿 크기를 지칭하고, BAA에서의 물리 개구를 지칭하지는 않는데, 그 이유는 물리 개구들이 BAA로부터 궁극적으로 발생된 스폿 크기(예를 들어, 나노미터 스케일)보다 실질적으로 더 크기 때문(예를 들어, 마이크로미터 스케일)이라는 점이 인식되어야 한다. 따라서, BAA에서의 개구들의 컬럼 또는 BAA의 피치가 금속 라인들의 피치에 "대응"한다고 본 명세서에서 설명될 때, 이러한 설명은 BAA로부터 발생된 바와 같은 충돌 스폿들의 피치와 커팅되는 라인들의 피치 사이의 관계를 실제로 지칭한다. 아래에 제공되는 예로서, BAA(2110)로부터 발생된 스폿들은 (BAA 개구들의 양쪽 컬럼들이 함께 고려될 때) 라인들(2100)의 피치와 동일한 피치를 갖는다. 한편, BAA(2110)의 스태거형 어레이의 하나의 컬럼으로부터만 발생된 스폿들은 라인들(2100)의 피치의 2배의 피치를 갖는다.
모든 양태들에 대해, 일부 실시예들에서, 위에서 설명된 바와 같은 e 빔 컬럼은 도 4와 연관하여 설명된 것들에 추가하여 다른 피처들을 또한 포함할 수 있다는 점이 또한 인식되어야 한다. 예를 들어, 실시예에서, 샘플 스테이지는 서로에 대해 직교로 인쇄될 수 있는 교호하는 금속화 층들을 수용하기 위해 90도만큼 회전(예를 들어, X 스캔 방향과 Y 스캔 방향 사이에 회전)될 수 있다. 다른 실시예에서, e 빔 툴은 스테이지 상에 웨이퍼를 로딩하기 이전에 90도만큼 웨이퍼를 회전시킬 수 있다. 다른 부가적인 실시예들이 도 24a 내지 도 24c와 연관하여 아래에 설명된다.
본 발명의 실시예들의 제1 양태에서, e 빔 툴 상에서 e 빔 패터닝을 겪는 웨이퍼에 대한 정렬 고려사항들이 처리된다.
아래에 설명되는 접근법들은, 이미징 툴(예를 들어, 광학 스캐너)에 의해 층이 패터닝될 때 층간 물리적 오버레이(layer to layer physical overlay)로부터의 에지 배치 에러(edge placement error)(EPE)에 대한 과도한 기여를 극복하도록 구현될 수 있다. 실시예에서, 아래에 설명되는 접근법들은, 처리된 웨이퍼에 대한 웨이퍼 처리 유도 평면내 그리드 왜곡 파라미터들을 추정하기 위해 웨이퍼 좌표계 마커들(즉, 정렬 마크들)의 사전 선택된 샘플링을 다른 방식으로 이용하는 이미징 툴에 적용가능하다. 수집된 정렬 정보(예를 들어, 샘플링된 웨이퍼 평면내 그리드 왜곡)는 전형적으로 사전 정의된 차수의 다항식에 피팅된다. 다음에, 피팅은, 다양한 스캐너 인쇄 파라미터들을 조정하고 하부 층과 인쇄 층 간의 최상의 가능한 오버레이를 달성하기 위해 왜곡된 그리드의 표현으로서 전형적으로 이용된다.
대신에, 실시예에서, 패터닝을 위한 e 빔의 이용은 단지 모든 다이 상은 아니지만 하부 층 피처들을 포함하는 패턴 상의 임의의 포인트에서의 라이팅 동안의 정렬 정보의 수집을 허용한다("즉각적인 정렬"). 예를 들어, 정렬 마크들 또는 다른 하부의 패터닝된 피처로부터 후방산란된 전자들을 수집하기 위해 e 빔 컬럼 하부에 전자 검출기가 배치된다. 간단한 선형 모델은 스테이지가 다이 노출 동안 컬럼 아래에서 스캔되고 있는 동안에 e 빔 컬럼이 라이팅할 때(그리고 검출기가 검출할 때) 모든 다이 내에서의 이러한 정보의 수백회의 수집을 허용한다. 하나의 이러한 실시예에서, 다항식을 피팅하고 고차의 복잡한 보정 파라미터들을 추정할 필요성은 존재하지 않는다. 오히려, 단순한 선형 보정들만이 이용될 수 있다.
실시예에서, 실제로는, e 빔의 다수(수백)회 시간 포지션들이 다이들의 내부 활성 영역들뿐만 아니라 스크라이브 라인들에서 이전 층 상에 패터닝된 정렬 마크들에 대해 레지스터링될 수 있으며 레지스터링될 것이다. 레지스터링은 COO(cost of ownership)의 툴 스루풋의 손실 없이 노출될 층 패턴의 패터닝 특성들을 특성화하기 위해 일반적으로 존재하는 셀들에서의 드롭을 이용하여 수행될 수 있다.
위에서 설명된 바와 같이, 즉각적인 정렬이 구현되지 않는 경우에, 대안책은 고차 다항식들을 이용하는 것이다. 그러나, 고차 다항식들에 기초한 정렬은 비교적 희소한 정렬 정보를 피팅하기 위해 이용되는 한편(예를 들어, 패터닝된 다이 위치들의 10-15%만이 웨이퍼 상의 평면내 그리드 왜곡들을 수집하기 위해 이용됨), 모델링되지 않은(잔여) 피팅 에러들은 최대 전체 오버레이 예측 에러들의 약 50%를 구성한다. 훨씬 더 조밀한 정렬 정보를 수집하는 것 및 피팅과 패터닝 보정을 위해 훨씬 더 고차 다항식을 이용하는 것은 오버레이를 다소 개선할 수 있지만, 이것은 상당한 스루풋 및 소유 비용 손실로 달성될 것이다.
컨텍스트를 제공하기 위해서, 웨이퍼 처리 유도 평면내 그리드 왜곡이 다수의 소스로부터 발생하는데, 이는 인쇄되고 있는 패턴 아래에서의 금속/다른 층들로 인한 후방산란/필드 변위 에러들, 패턴 라이팅 가열 영향들(pattern writing heat effects)로 인한 웨이퍼 보잉/국소화된 증분 웨이퍼 팽창(wafer bowing/localized incremental wafer expansion), 및 EPE에 크게 기여하는 다른 부가적인 영향들을 포함하지만 이에 제한되지는 않는다. 보정들이 이루어지지 않는 경우, 국소화된 총 패터닝 오정렬(localized gross patterning misalignment)을 가지면서 웨이퍼를 패터닝할 가능성이 매우 높다.
도 5는 평면내 그리드 왜곡들(IPGD)을 모델링하는 능력에 의해 제한된 광학 스캐너 오버레이를 입증하는 개략도이다. 도 5의 좌측 부분(502)을 참조하면, 웨이퍼 처리에 의해 웨이퍼(506) 상의 다이 그리드(504)가 왜곡된다. 벡터들은 초기 포지셔닝(예를 들어, 제1 층 인쇄)에 대한 모든 다이의 코너 변위를 표시한다. 도 5의 우측 부분(510)을 참조하면, 통상의 스테퍼는 점들(512)에 의해 표현된 바와 같이 이 층에 대한 비교적 희소한 왜곡된 그리드 정보를 수집할 것이다. 따라서, 고차 다항식들을 이용하는 것은 비교적 희소한 정렬 정보의 피팅을 허용한다. 샘플링된 위치들에서의 그리드 좌표 정보로부터 획득된 그리드 표현에 모델이 피팅된 이후에 "수락가능한" 잔여들에 대해 위치들의 개수가 최적화된다. 이러한 정보를 수집하는데 오버헤드 시간이 필요하다.
도 5에 표현된 바와 같이 수집되는 비교적 희소한 왜곡된 그리드 정보에 대조적으로, 도 6은 본 발명의 실시예에 따른, 즉각적인 정렬 접근법을 이용하여 왜곡된 그리드 정보를 입증하는 개략도이다. 도 6을 참조하면, e 빔이 모든 다이를 라이팅함에 따라, 컬럼 하부에 있는 검출기는 하부 층의 위치 좌표에 대한 정보를 수집한다. 라이팅 포지션에 대한 필요한 조정은 오버헤드 시간 증가 또는 스루풋 손실이 최소이거나 전혀 없는 상태에서 웨이퍼 상의 모든 곳에서 실시간으로 스테이지 포지션 제어를 통해 수행될 수 있다. 구체적으로, 도 6은 도 5에서 제공된 것과 동일한 플롯(602)을 예시한다. 줌인된 예시적인 다이 영역(604)은 다이 영역(604) 내의 스캔 방향들(606)을 예시한다.
본 발명의 실시예들의 제2 양태에서, e 빔 툴 단순화를 위한 데이터 압축 또는 데이터 감소가 설명된다.
본 명세서에 설명된 접근법들은 대규모 데이터 압축을 허용하기 위해 데이터를 한정하는 것, 데이터 경로를 감소시키는 것, 및 궁극적으로 훨씬 더 단순한 e 빔 라이팅 툴을 제공하는 것을 수반한다. 더 구체적으로는, 설명된 실시예들은 e 빔 툴의 e 빔 컬럼에 전달되어야 하는 데이터의 양에서의 상당한 감소를 가능하게 한다. 물리 하드웨어의 전기적 대역폭 제한들 내에 유지하면서, 컬럼 필드를 라이팅하고 필드 에지 배치 에러에 대해 컬럼 필드를 조정하는데 충분한 양의 데이터를 허용하기 위한 실용적인 접근법이 제공된다. 이러한 실시예들을 구현하지 않는 경우, 요구된 대역폭은 오늘날의 전자기기들에 의해 가능한 것의 대략 100배이다. 실시예에서, 본 명세서에 설명된 데이터 감소 또는 압축 접근법들은 EBL 툴의 스루풋 능력들을 실질적으로 증가시키도록 구현될 수 있다. 스루풋 능력들을 증가시킴으로써, EBL은 HVM 환경에서, 예컨대 집적 회로 제조 환경에서 더 손쉽게 채택될 수 있다.
도 7은 본 발명의 실시예에 따른, 5% 밀도의 비아 패턴에 대조적으로 300mm 웨이퍼 상에 50% 밀도로 일반적인/통상의 레이아웃을 패터닝하기 위해 전송될 정보를 나타내는 샘플 계산을 제공한다. 도 7을 참조하면, 전송될 정보는 수학식 (A)에 따른다. 정보 전송은 수학식 (B)에 따르며, 여기서 에지 배치 에러(EPE) 불확실성으로 인한 정보 손실(Ap)은 최소 분해 피처(minimal resolved feature)이며, APV는 2EPE와 동일하다. AP의 EBDW 툴 분해능이 10nm와 동일하고, EPE가 2.5nm와 동일하다고 가정하면, 1㎡(50% 패턴 밀도를 가정함)에서 이러한 범용 이미징 시스템에 의해 전송될 정보 용량은 수학식 (C)에 따를 것이다. 300mm 웨이퍼 면적은 0.0706㎡인 706㎠이다. 이에 대응하여, 300mm 웨이퍼 상에 50% 밀도로 일반적인 레이아웃을 패터닝하기 위해서, 전송될 필요가 있는 바이트 수는 수학식 (D)에 따른다. 결과는 194.4GB/s의 전송 레이트에 대해 10wph TPT를 가정하여 6분 내에 전송될 70TB이다. 본 발명의 실시예에 따르면, 대략 10%의 패턴 밀도로 비아들(및/또는 컷들)을 인쇄하도록 설계되는 EBDW 툴은 이에 대응하여 예를 들어 실제적인 40GB/s 전송 레이트로 더 작은 정보가 전송되는 것을 요구할 것이다. 특정 실시예에서, EBDW 툴은 대략 5%의 패턴 밀도로 비아들(및/또는 컷들)을 인쇄하도록 설계되고, 이에 대응하여 더 작은 정보, 예를 들어 실제적인 20GB/s 전송 레이트로 7TB가 전송되는 것을 요구한다.
도 7을 다시 참조하면, 정보 전송은 절대적인 64 비트 좌표들을 전송하는 대신에 상대적인(정수화된) 거리로 감소된다. 예를 들어, 50% 밀도의 일반적인 레이아웃 패턴에 비해, 대략 10% 미만의 밀도로 그리고 심지어는 5%만큼 낮은 밀도로 단지 비아들을 패터닝하기 위해 e 빔 툴을 이용하는 것에 의해, 6분 내의 70+TB로부터 6분 내의 7TB 미만으로 데이터 전송 양에서의 감소가 실현될 수 있으며, 이는 e 빔 장치가 대용량 생산에 필요한 제조 스루풋을 달성하는 것을 허용할 수 있다.
실시예에서, 다음의 4가지 접근법 중 하나 이상이 데이터 감소를 위해 구현된다: (1) 비아가 점유할 수 있으며 라인 컷의 시작 및 스톱이 가능하게 위치되는 포지션들의 개수를 감소시키기 위해 비아들 및 컷들에 대한 모든 설계 규칙들이 단순화되고; (2) 비아들 간의 거리들뿐만 아니라 컷 시작들 및 스톱들의 배치의 암호화가 n*min 거리로서 암호화되고(이것은 비아 위치들에 대한 것뿐만 아니라 컷에 대한 각각의 시작 및 스톱 위치에 대해 64 비트 어드레스를 송신할 필요성을 제거함); (3) 툴에서의 각각의 컬럼에 대해, 웨이퍼의 이 섹션 내에 있는 컷들 및 비아들을 제조하기 위해 요구되는 데이터만이 컬럼 컴퓨터로 포워딩되고(각각의 컬럼은 부분 2에서와 같이 암호화된 형태로 필요한 데이터만을 수신함); 그리고/또는 (4) 툴에서의 각각의 컬럼에 대해, 전송되는 영역은 상부, 하부에서 n개의 라인만큼 증가되고, x의 부가적인 너비가 또한 허용된다(따라서, 연관된 컬럼 컴퓨터는 전체 웨이퍼 데이터가 전송되게 하지 않으면서 웨이퍼 온도 및 정렬에서의 변경들에 대해 즉각적으로 조정할 수 있음). 실시예에서, 하나 이상의 이러한 데이터 감소 접근법의 구현은 적어도 소정 정도로 e 빔 툴의 단순화를 가능하게 한다. 예를 들어, 다중-컬럼 e 빔 툴에서의 단일 전용 컬럼과 통상적으로 연관되는 전용 컴퓨터 또는 프로세서가 단순화되거나 또는 심지어 완전히 제거될 수 있다. 즉, 온보드 전용 로직 능력이 구비된 단일 컬럼은 e 빔 툴의 각각의 개별 컬럼에 대해 요구되는 온보드 로직 능력의 양을 감소시키거나 로직 능력을 보드 밖으로 이동시키기 위해 단순화될 수 있다.
전술한 접근법 (1)과 관련하여, 도 8은 본 발명의 실시예에 따른, 컷 시작/스톱 및 비아들에 대한 단순화된 설계 규칙 위치들을 위한 그리드형 레이아웃 접근법을 예시한다. 수평 그리드(800)는 라인 포지션들의 규칙적인 배열을 포함하는데, 여기서 실선들(802)은 실제 라인들을 표현하며 파선들(804)은 점유되지 않은 라인 포지션들을 표현한다. 이러한 기술에 대한 핵심사항은, 비아들(채움 박스들(806))이 (도 8에서 수직 그리드(808)로서 도시된) 규칙적인 그리드 상에 있으며, 비아들 아래에 있는 금속 라인들(실선 윤곽을 갖는 수평 직사각형들)과 평행한 스캔 방향(810)으로 인쇄된다는 점이다. 이러한 설계 시스템에 대한 요건은, 단지 수직 그리드(808)와 정렬하여 비아 위치들(806)이 형성되는 것이다.
컷들과 관련하여, 컷들은 비아 그리드보다 더 미세한 그리드로 제조된다. 도 9는 본 발명의 실시예에 따른 컷들의 허용가능한 배치를 예시한다. 도 9를 참조하면, 라인들(902)의 어레이는 그리드(906)에 따라 내부에 포지셔닝된 비아들(904)을 갖는다. 컷들(예를 들어, 라벨링된 컷들(908, 910 및 912))의 허용가능한 배치는 수직 파선들(914)에 의해 표시되는데, 비아 위치들은 수직 실선들(906)로서 계속된다. 컷들은 정확히 그리드(914) 상에서 항상 시작 및 스톱하는데, 이는 베이스 컴퓨터로부터 컬럼 컴퓨터로 전송되는 데이터 양을 감소시키는데 있어서 중요하다. 그러나, 파선 수직 라인들(914)의 포지션은 규칙적인 그리드인 것처럼 보이지만, 요건은 아니라는 점이 인식되어야 한다. 대신에, 비아 컷 라인들에 중심을 둔 라인들의 쌍은 비아 위치에 대한 -xn 및 +xn의 알려진 거리이다. 비아 위치들은 컷 방향을 따라 m개의 유닛마다 이격되는 규칙적인 그리드이다.
전술한 접근법 (2)와 관련하여, 64 비트 전체 어드레스들을 송신할 필요성을 제거하기 위해 컷들 및 비아들의 거리 기반 암호화가 이용될 수 있다. 예를 들어, x 및 y 포지션들에 대해 절대적인 64 비트(또는 128 비트) 어드레스들을 송신하는 것보다는 오히려, (우측으로 이동하는 방향으로 인쇄하는 웨이퍼 라인들에 대해서는) 좌측 에지로부터의 또는 (좌측으로 이동하는 방향으로 인쇄하는 웨이퍼 라인들에 대해서는) 우측 에지로부터의 진행 방향을 따른 거리가 암호화된다. 비아 라인들에 중심을 둔 라인들의 쌍은 비아 위치에 대한 -xn 및 +xn의 알려진 거리이고, 비아 위치들은 컷 방향을 따라 m개의 유닛마다 이격되는 규칙적인 그리드이다. 따라서, 임의의 비아 인쇄 위치는 제로로부터 넘버링된 비아 위치(m개의 유닛만큼 이격됨)까지의 거리로서 암호화될 수 있다. 이것은 전송되어야 하는 포지셔닝 데이터의 양을 상당히 감소시킨다.
정보의 양은 이전 비아로부터의 비아들의 상대적인 카운트를 머신에 제공함으로써 더 감소될 수 있다. 도 10은 본 발명의 실시예에 따른 라인 A와 B 간의 비아 레이아웃을 예시한다. 도 10을 참조하면, 도시된 바와 같은 2개의 라인은 다음과 같이 감소될 수 있다: 라인 A: +1, +4, +1, +2의 비아(1002) 간격; 라인 B: +9의 비아(1004) 간격. 비아(1002/1004) 간격은 그리드(1006)에 따른다. 가장 가능성이 높은 용어들의 할당의 부가적인 통신 이론이 추가로 수행되어 데이터 공간을 감소시킬 수 있다는 점이 인식되어야 한다. 그렇기는 하지만, 심지어 이러한 추가 감소를 무시하는 것은 단지 소수의 비트로 64 비트 포지션의 4개의 비아를 감소시키는데 간단한 압축을 이용하여 우수한 개선을 산출한다.
유사하게, 컷들의 시작 및 스톱은 각각의 컷에 대한 64 비트(또는 128 비트)의 위치 정보를 송신할 필요성을 제거하기 위해 감소될 수 있다. 광 스위치와 같이, 컷의 시작은, 다음 데이터 포인트가 컷의 끝이고, 유사하게 다음 위치가 다음 컷의 시작임을 의미한다. 비아 위치들로부터의 진행 방향에 있어서 +xn에서 컷들이 끝난다(그리고 유사하게 -xn에서 시작함)고 알려져 있기 때문에, 컷 시작/스톱에 종속하여, 비아 위치가 인코딩될 수 있으며, 비아 위치로부터의 오프셋을 재적용하도록 로컬 컬럼 컴퓨터에 지시될 수 있다. 도 11은 본 발명의 실시예에 따른 라인 A 내지 E 간의 컷 레이아웃을 예시한다. 도 11을 참조하면, 절대적인 64(또는 128) 비트 위치들을 송신하는 것에 비해 상당한 감소가 일어난다: 이전 컷으로부터의 간격: A: +5(공간(1102)으로서 도시됨), +1; B: x <컷들 없음>(x는 거리에 대해 컷들 없음으로서 암호화됨); C: +1(좌측의 컷의 스톱 포인트), +4(컷(1102)의 시작과 수직으로 정렬된 큰 컷의 시작), +3(큰 컷의 끝); D: +3, +4; E: +3, +2, +1, +4.
전술한 접근법 (3)과 관련하여, 각각의 컬럼에 대해, 컷들 및 비아들에 대해 전송되는 데이터는 단지 주어진 컬럼 아래에 있는 웨이퍼 필드에 대해 요구되는 것으로 한정된다. 예에서, 도 12는 본 발명의 실시예에 따른, 단일 컬럼의 웨이퍼 필드를 표현하는 상부 파선 박스(1204) 및 복수의 다이 위치(1202)를 위에 갖는 웨이퍼(1200)를 예시한다. 도 12를 참조하면, 로컬 컬럼 컴퓨터로 전송되는 데이터는 박스(1204)의 점선들로 도시된 인쇄 영역에서 발생하는 라인들로만 제한된다.
전술한 접근법 (4)와 관련하여, 웨이퍼 보잉, 가열 및 각도 세타만큼의 척 오정렬에 대한 보정이 즉각적으로 행해져야 하기 때문에, 컬럼 컴퓨터로 전송되는 실제 영역은 더 큰 상부 및 하부에서의 소수의 라인일 뿐만 아니라 좌측 및 우측에 대한 부가적인 데이터이다. 도 13은 단일 컬럼의 상부의 실제 타겟 웨이퍼 필드(1304) 및 복수의 다이 위치(1302)를 위에 갖는 웨이퍼(1300)를 예시한다. 도 13에 도시된 바와 같이, 본 발명의 실시예에 따라 즉각적인 보정을 고려하기 위해 증가된 주변 영역(1306)이 제공된다. 도 13을 참조하면, 증가된 주변 영역(1306)은 컬럼 컴퓨터로 전송되는 데이터의 양을 약간 증가시키지만, 그것은 컬럼이 그것의 통상 영역 외부에 인쇄하는 것을 허용함으로써 무수한 이슈로부터 기인하는 웨이퍼 오정렬을 컬럼 인쇄가 보정하는 것을 또한 허용한다. 이러한 이슈들은 웨이퍼 정렬 이슈들 또는 로컬 가열 이슈들 등을 포함할 수 있다.
도 14는 본 발명의 실시예에 따른, 도 13으로부터의 오리지널 타겟 영역(내측의 옅고 두꺼운 파선 박스(1304))에 대한 인쇄될 영역(내측의 짙고 얇은 파선 박스(1402))의 수 도의 웨이퍼 회전의 영향을 입증한다. 도 14를 참조하면, 컬럼 컴퓨터는 (인쇄 속도를 다른 방식으로 제한하는) 머신 상의 복잡한 회전 척을 요구하지 않으면서 필요한 인쇄 변경을 이루기 위해 부가적인 전송 데이터를 이용할 수 있다.
본 발명의 실시예들의 제3 양태에서, 집적 회로 레이아웃을 위한 균일한 금속 또는 다른 격자 패턴 밀도의 영역들의 구현이 설명된다.
실시예에서, e 빔 장치의 스루풋을 개선하기 위해서, 인터커넥트 층들에 대한 설계 규칙들은 다이 상의 로직, SRAM 및 아날로그/IO 영역들에 이용될 수 있는 피치들의 고정된 세트를 가능하게 하도록 단순화된다. 하나의 이러한 실시예에서, 금속 레이아웃은, 통상의 e 빔이 아닌 리소그래피 프로세스들에서의 비아 랜딩들을 가능하게 하기 위해 현재 이용되는 바와 같이 와이어들은 단부들 상의 후크들, 직교 방향 와이어들 또는 조그들 없이 단반향인 것을 추가로 요구한다.
특정 실시예에서, 단방향 와이어의 3개의 상이한 와이어 폭이 각각의 금속화 층 내에서 허용된다. 와이어들에서의 갭들은 정밀하게 커팅되고, 모두 비아들에 대해 최대 허용 크기로 자체-정렬된다. 후자의 것은 극도로 미세한 피치 배선을 위해 비아 저항을 최소화하는데 있어서 이점이다. 본 명세서에 설명된 접근법은 기존의 e 빔 솔루션들에 비해 수 자릿수만큼의 개선을 달성하는 e 빔을 이용한 효율적인 e 빔 라인 컷 및 비아 인쇄를 허용한다.
도 15는 본 발명의 실시예에 따른, 이전 금속화 층에서의 수직 금속 라인들(1504)에 오버레이하는 것으로 표현된 바와 같은 수평 금속 라인들(1502)의 평면도를 예시한다. 도 15를 참조하면, 와이어들의 3개의 상이한 피치/폭(1506, 1508 및 1510)이 허용된다. 상이한 라인 타입들은 도시된 바와 같이 칩 영역들(1512, 1514 및 1516)로 각각 분리될 수 있다. 영역들은 일반적으로 도시된 것보다 더 크지만, 일정한 비례로 드로잉하는 것은 와이어들에 대한 상세를 비교적 작게 할 것이라는 점이 인식되어야 한다. 동일한 층 상의 이러한 영역들은 먼저 통상의 리소그래피 기술들을 이용하여 제조될 수 있다.
본 명세서에서의 실시예들에 설명된 진보들은 층들 간의 완전히 자체-정렬된 비아들 및 정밀한 와이어 트리밍을 허용한다. 트림들은 필요에 따라 발생하는데, 어떠한 트림-트림(플러그) 규칙들도 현재의 리소그래피 기반 프로세스들에서와 같이 요구되지 않는다는 점이 인식되어야 한다. 또한, 실시예에서, 비아-비아 규칙들은 상당히 제거된다. 도시된 관계 및 밀도의 비아들은 현재의 광학 근접 보정(OPC) 가능 리소그래피 능력을 이용하여 인쇄하기가 어렵거나 불가능할 것이다. 유사하게, 도시된 컷들의 일부를 다른 방식으로 배제하는 플러그/컷 규칙들은 이러한 기술의 이용을 통해 제거된다. 이와 같이, 인터커넥트/비아 층들은 회로들의 설계에 대해 덜 제한적이다.
도 15를 다시 참조하면, 수직 방향에 있어서, 상이한 피치들 및 폭들의 라인들은 중첩하지 않는데, 즉 각각의 영역은 수직 방향으로 분리된다. 대조적으로, 도 16은 본 발명의 실시예에 따른, 이전 금속화 층에서의 수직 금속 라인들(1604)에 오버레이하는 것으로 표현된 바와 같은 수평 금속 라인들(1602)의 평면도를 예시하며, 여기서 상이한 폭/피치의 금속 라인들은 수직 방향에서 중첩한다. 예를 들어, 라인 쌍(1606)은 수직 방향에서 중첩하고, 라인 쌍(1608)은 수직 방향에서 중첩한다. 도 16을 다시 참조하면, 영역들은 완전히 중첩할 수 있다. 모든 3개의 크기의 와이어들은 라인 제조 방법에 의해 가능하게 되는 경우에 상호 맞물릴 수 있지만, 컷들 및 비아들은 본 발명의 실시예들의 다른 양태와 연관하여 아래에 설명되는 바와 같이 범용 커터에 의해 계속해서 완전히 가능하게 된다.
컨텍스트를 제공하기 위해서, 도 17은 이전 금속화 층에서의 수직 금속 라인들에 오버레이하는 것으로 표현된 바와 같은 통상의 금속 라인들(1702)의 평면도를 예시한다. 도 17을 참조하면, 도 15 및 도 16의 레이아웃들과 대조적으로, 양방향 와이어들이 통상적으로 이용된다. 이러한 배선은, 라인 풀백이 비아들을 침입하지 않도록 비아를 배치하기 위해 와이어들의 끝에 있는 "후크들", 레인들을 변경하기 위한 트랙들 간의 짧은 조그들, 및 긴 직교 와이어들의 형태의 직교 배선을 추가한다. 이러한 구성들의 예들이 도 17에서 X 포지션들에 도시되어 있다. 이러한 직교 구성들의 허용오차는 소정의 작은 밀도 이점(특히 상부 X에서의 트랙 조그)을 제공하지만, 이들은 툴, 예컨대 e 빔 방법론이 필요한 스루풋을 달성하는 것을 배제할 뿐만 아니라 설계 규칙 복잡도/설계 규칙 체킹을 상당히 추가한다고 주장될 수 있다. 도 17을 다시 참조하면, 통상의 OPC/리소그래피는 좌측에 도시된 비아들 중 일부가 실제로 제조되는 것을 배제할 것이라는 점이 인식되어야 한다.
본 발명의 실시예들의 제4 양태에서, e 빔 툴을 위한 스태거형 블랭커 애퍼처 어레이(BAA)가 설명된다.
실시예에서, 최소 와이어 피치를 또한 가능하게 하면서 e 빔 머신의 스루풋을 해결하기 위해 스태거형 빔 애퍼처 어레이가 구현된다. 스태거가 없는 경우, 에지 배치 에러(EPE)의 고려사항은, 단일 스택에서 수직으로 적층할 가능성이 없기 때문에 와이어 폭의 2배인 최소 피치가 커팅될 수 없는 것을 의미한다. 예를 들어, 도 18은 라인이 애퍼처(1800) 아래에서 화살표(1804) 방향을 따라 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 라인(1802)에 대한 BAA의 애퍼처(1800)를 예시한다. 도 18을 참조하면, 커팅될 주어진 라인(1802) 또는 배치될 비아들에 대해, 커터 개구(애퍼처)의 EPE(1806)는 라인의 피치인 BAA 그리드에서의 직사각형 개구를 초래한다.
도 19는 2개의 라인이 애퍼처들(1900 및 1902) 아래에서 화살표(1908) 방향을 따라 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 2개의 라인(1904 및 1906) 각각에 대한 BAA의 2개의 비스태거형 애퍼처(1900 및 1902)를 예시한다. 도 19를 참조하면, 도 18의 직사각형 개구(1800)가 다른 이러한 직사각형 개구들(예를 들어, 이하 1900 및 1902)을 갖는 수직 단일 컬럼에 배치될 때, 커팅될 라인들의 허용 피치는, 하나의 와이어(1904 또는 1906)의 폭과 BAA 개구들(1900 및 1902) 사이의 거리 요건(1912)과 2xEPE(1910)를 더한 것으로 제한된다. 결과적인 간격(1914)이 도 19의 가장 우측에 화살표로 도시되어 있다. 이러한 선형 어레이는 수락가능하지 않을 수 있는 와이어들의 폭의 3-4x보다 실질적으로 더 큰 것으로 배선의 피치를 엄격하게 제한할 것이다. 다른 수락가능하지 않은 대안책은 약간 오프셋된 와이어 위치들에 대한 2개(또는 그 이상)의 패스에서 더 조밀한 피치의 와이어들을 커팅하는 것이며; 이러한 접근법은 e 빔 머신의 스루풋을 엄격하게 제한할 수 있다.
도 19와 대조적으로, 도 20은 본 발명의 실시예에 따른, 복수의 라인(2008)이 애퍼처들(2006) 아래에서 방향(2010)을 따라 스캔되는 동안에 타겟화된 위치들에 배치된 비아들을 갖거나 커팅될 이러한 복수의 라인(2008)에 대한 BAA(2000)의 스태거형 애퍼처들(2006)의 2개의 컬럼(2002 및 2004)을 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다. 도 19를 참조하면, 스태거형 BAA(2000)는 도시된 바와 같이 공간적으로 스태거링되는 2개의 선형 어레이(2002 및 2004)를 포함한다. 2개의 스태거형 어레이(2002 및 2004)는 교호 라인들(2008)을 커팅(하거나 이러한 라인들에 비아들을 배치)한다. 라인들(2008)은 일 실시예에서 와이어 폭의 2배로 조밀 그리드 상에 배치된다. 본 개시내용 전체에 걸쳐 이용되는 바와 같이, 스태거형 어레이라는 용어는, 하나의 방향(예를 들어, 수직 방향)으로 스태거링되며, 직교 방향(예를 들어, 수평 방향)으로의 스캔에 따라 보여질 때 어떠한 중첩도 갖지 않거나 소정의 중첩을 갖는 개구들(2006)의 스태거링을 지칭할 수 있다. 후자의 경우에, 효과적인 중첩은 오정렬에서의 허용오차를 제공한다.
스태거형 어레이가 단순성을 위해 2개의 수직 컬럼으로서 본 명세서에 도시되지만, 단일 "컬럼"의 개구들 또는 애퍼처들은 수직 방향으로 컬럼형일 필요는 없다는 점이 인식되어야 한다. 예를 들어, 실시예에서, 제1 어레이가 집합적으로 수직 방향으로 피치를 갖고 제1 어레이로부터 스캔 방향으로 스태거링되는 제2 어레이가 집합적으로 수직 방향으로 피치를 갖는 한, 스태거형 어레이가 달성된다. 따라서, 본 명세서에서의 수직 컬럼에 대한 언급 또는 수직 컬럼의 도시는 개구들 또는 애퍼처들의 단일 컬럼으로서 특정되지 않는 한 실제로는 하나 이상의 컬럼으로 이루어질 수 있다. 일 실시예에서, 개구들의 "컬럼"이 개구들의 단일 컬럼이 아닌 경우에, "컬럼" 내의 임의의 오프셋은 스트로브 타이밍으로 보상될 수 있다. 실시예에서, 중대 포인트는, BAA의 스태거형 어레이의 개구들 또는 애퍼처들이 제1 방향에 있어서 특정 피치에 놓이지만, 제1 방향에서 컷들 또는 비아들 간의 임의의 갭 없이 컷들 또는 비아들을 배치하는 것을 허용하기 위해 제2 방향에 있어서 오프셋된다는 점이다.
따라서, 하나 이상의 실시예는, EPE 기술 요구를 수용할 수 없는 인라인 배열과는 대조적으로 EPE 컷들 및/또는 비아 요건들의 충족을 허용하기 위해 개구들이 스태거링되는 스태거형 빔 애퍼처 어레이에 관련된다. 대조적으로, 스태거가 없는 경우, 에지 배치 에러(EPE)의 문제점은, 단일 스택에서 수직으로 적층할 가능성이 없기 때문에 와이어 폭의 2배인 최소 피치가 커팅될 수 없는 것을 의미한다. 대신에, 실시예에서, 스태거형 BAA의 이용은 개별적으로 e 빔이 각각의 와이어 위치를 라이팅하는 것보다 4000배 초과만큼 훨씬 더 빠른 것을 가능하게 한다. 또한, 스태거형 어레이는 와이어 피치가 와이어 폭의 2배인 것을 허용한다. 특정 실시예에서, 어레이는 컷 및 비아 위치들 각각에 대한 EPE가 이루어질 수 있도록 2개의 컬럼에 걸쳐 4096개의 스태거형 개구를 갖는다. 본 명세서에서 고려되는 바와 같이, 스태거형 어레이는 스태거형 개구들의 2개 이상의 컬럼을 포함할 수 있다는 점이 인식되어야 한다.
실시예에서, 스태거형 어레이의 이용은, e 빔을 웨이퍼로 전달하거나 조종하기 위한 또는 패러데이 컵이나 블랭킹 애퍼처로 조종하기 위한 1개 또는 2개의 전극을 포함하는 BAA의 애퍼처들 주위에 금속을 포함하기 위한 공간을 남긴다. 즉, 각각의 개구는 e 빔을 전달하거나 편향시키기 위해 전극들에 의해 별개로 제어될 수 있다. 일 실시예에서, BAA는 4096개의 개구를 가지며, e 빔 장치는 4096개의 개구의 전체 어레이를 커버하고, 각각의 개구는 전기적으로 제어된다. 두꺼운 흑색 화살표들로 도시된 바와 같이 개구들 아래에서 웨이퍼를 스위핑함으로써 스루풋 개선이 가능하게 된다.
특정 실시예에서, 스태거형 BAA는 스태거형 BAA 개구들의 2개의 로우를 갖는다. 이러한 어레이는 조밀 피치 와이어들을 허용하는데, 여기서 와이어 피치는 와이어 폭의 2x일 수 있다. 또한, 모든 와이어들은 단일 패스에서 커팅될 수 있고(또는 비아들은 단일 패스에서 제조될 수 있음), 그에 의해 e 빔 머신 상에서의 스루풋을 가능하게 할 수 있다. 도 21a는 본 발명의 실시예에 따른, 스태거형 BAA를 이용하여 패터닝된 비아들(채움 박스들) 또는 컷들(수평 라인들에서의 파단부들)을 갖는 복수의 라인(우측)에 대한 BAA의 스태거형 애퍼처들의 2개의 컬럼(좌측)을 예시하는데, 여기서 스캔 방향은 화살표로 도시되어 있다.
도 21a를 참조하면, 단일의 스태거형 어레이로부터의 라인 결과는 도시된 바와 같을 수 있으며, 여기서 라인들은 단일 피치를 가지며, 컷들 및 비아들은 패터닝된다. 구체적으로, 도 21a는 어떠한 라인들도 존재하지 않는 개방 라인 포지션들(2102) 또는 복수의 라인(2100)을 도시한다. 라인들(2100)을 따라 비아들(2104) 및 컷들(2106)이 형성될 수 있다. 라인들(2100)은 스캔 방향(2112)을 갖는 BAA(2110)에 대해 도시되어 있다. 따라서, 도 21a는 단일의 스태거형 어레이에 의해 생성되는 전형적인 패턴으로서 보여질 수 있다. 점선들은 컷들이 패터닝된 라인들에서 발생한 곳을 도시한다(전체 라인 또는 라인 부분을 제거하기 위한 전체 컷을 포함함). 비아 위치들(2104)은 와이어들(2100)의 상부에 랜딩하는 패터닝된 비아들이다.
실시예에서, BAA(2110)의 개구들 또는 애퍼처들의 전부 또는 일부는 웨이퍼 진행 방향(2112)을 따라 웨이퍼/다이가 아래에서 이동할 때 개방 또는 "폐쇄"로 스위칭될 수 있다(예를 들어, 빔 편향). 실시예에서, BAA는, 각각의 개구가 샘플로 e 빔을 통과시키는지 또는 빔을 예를 들어 패러데이 컵 또는 블랭킹 애퍼처 내로 편향시키는지에 관하여 독립적으로 제어될 수 있다. 장치는 BAA의 일부로만 전체 빔 커버리지를 편향시키도록 구축될 수 있으며, 다음에 BAA에서의 개별 개구들은 e 빔을 통과시키거나("온") 또는 통과시키지 않도록("오프") 전기적으로 구성된다. "개구들" 또는 "개구 높이들"에 대한 언급은 수취 웨이퍼 상에 충돌한 스폿 크기를 지칭하고, BAA에서의 물리 개구를 지칭하지는 않는데, 그 이유는 물리 개구들이 BAA로부터 궁극적으로 발생된 스폿 크기(예를 들어, 나노미터 스케일)보다 실질적으로 더 크기 때문(예를 들어, 마이크로미터 스케일)이라는 점이 인식되어야 한다. 따라서, BAA에서의 개구들의 컬럼 또는 BAA의 피치가 금속 라인들의 피치에 "대응"한다고 본 명세서에서 설명될 때, 이러한 설명은 BAA로부터 발생된 바와 같은 충돌 스폿들의 피치와 커팅되는 라인들의 피치 사이의 관계를 실제로 지칭한다. 예로서, BAA(2110)로부터 발생된 스폿들은 (BAA 개구들의 양쪽 컬럼들이 함께 고려될 때) 라인들(2100)의 피치와 동일한 피치를 갖는다. 한편, BAA(2110)의 스태거형 어레이의 하나의 컬럼으로부터만 발생된 스폿들은 라인들(2100)의 피치의 2배의 피치를 갖는다.
위에서 설명된 바와 같은 스태거형 빔 애퍼처 어레이(스태거형 BAA)를 포함하는 e 빔 컬럼은 도 4와 연관하여 설명된 것들에 추가하여 다른 피처들을 또한 포함할 수 있으며, 그들 중 일부 예들은 도 24a 내지 도 24c와 연관하여 아래에 더 상세하게 추가로 설명된다는 점이 또한 인식되어야 한다. 예를 들어, 실시예에서, 샘플 스테이지는 서로에 대해 직교로 인쇄될 수 있는 교호하는 금속화 층들을 수용하기 위해 90도만큼 회전(예를 들어, X 스캔 방향과 Y 스캔 방향 사이에 회전)될 수 있다. 다른 실시예에서, e 빔 툴은 스테이지 상에 웨이퍼를 로딩하기 이전에 90도만큼 웨이퍼를 회전시킬 수 있다.
도 21b는 본 발명의 실시예에 따른, 도 21a에 예시된 타입의 금속 라인 레이아웃들에 기초한 집적 회로에서의 금속화 층들(2152)의 스택(2150)의 단면도를 예시한다. 도 21b를 참조하면, 예시적인 실시예에서, 인터커넥트 스택(2150)에 대한 금속 단면은 하부의 8개의 매칭된 금속 층들(2154, 2156, 2158, 2160, 2162, 2164, 2166 및 2168)에 대한 단일의 BAA 어레이로부터 도출된다. 상부의 더 두꺼운/더 넓은 금속 라인들(2170 및 2172)은 단일 BAA로 제조되지 않을 것이라는 점이 인식되어야 한다. 비아 위치들(2174)은 하부의 8개의 매칭된 금속 층들(2154, 2156, 2158, 2160, 2162, 2164, 2166 및 2168)을 접속하는 것으로서 도시되어 있다.
본 발명의 실시예들의 제5 양태에서, e 빔 툴을 위한 3 빔 애퍼처 어레이가 설명된다.
실시예에서, 최소 와이어 피치를 또한 가능하게 하면서 e 빔 머신의 스루풋을 해결하기 위해 빔 애퍼처 어레이가 구현된다. 위에서 설명된 바와 같이, 스태거가 없는 경우, 에지 배치 에러(EPE)의 문제점은, 단일 스택에서 수직으로 적층할 가능성이 없기 때문에 와이어 폭의 2배인 최소 피치가 커팅될 수 없는 것을 의미한다. 아래에 설명되는 실시예들은, 3개의 패스를 통해 또는 단일 패스에서 동시에 모든 3개의 빔 애퍼처 어레이를 조명/제어하는 것에 의해, 3개의 별개의 피치가 웨이퍼 상에 노출되는 것을 허용하도록 스태거형 BAA 개념을 확장한다. 후자의 접근법은 최상의 스루풋을 달성하기에 바람직할 수 있다.
일부 구현들에서, 단일 빔 애퍼처 어레이 대신에 3 스태거형 빔 애퍼처 어레이가 이용된다. 3개의 상이한 어레이의 피치들은 관련(예를 들어, 10-20-30) 또는 비관련 피치들 중 어느 하나일 수 있다. 3개의 피치는 타겟 다이 상의 3개의 별개의 영역들에서 이용될 수 있거나, 또는 3개의 피치는 동일한 국소화된 영역에서 동시에 발생할 수 있다.
컨텍스트를 제공하기 위해서, 2개 이상의 단일 어레이의 이용은 별개의 e 빔 장치를 요구하거나 각각의 상이한 홀 크기/와이어 피치에 대해 빔 애퍼처 어레이의 변경을 요구할 것이다. 결과는 스루풋 리미터 및/또는 소유 비용 이슈일 것이다. 대신에, 본 명세서에 설명된 실시예들은 하나보다 많은(예를 들어 3개의) 스태거형 어레이를 갖는 BAA들에 관련된다. 하나의 이러한 실시예에서(하나의 BAA 상에 3개의 어레이를 포함하는 경우에), 피치들의 3개의 상이한 어레이는 스루풋 손실 없이 웨이퍼 상에 패터닝될 수 있다. 또한, 빔 패턴은 3개의 어레이 중 하나를 커버하도록 조종될 수 있다. 필요에 따라 모든 3개의 어레이에서의 블랭커 홀들을 턴 온 및 오프하는 것에 의해 상이한 피치들의 임의의 혼합물을 패터닝하기 위해 이러한 기술의 확장이 이용될 수 있다.
예로서, 도 22는 본 발명의 실시예에 따른 3개의 상이한 스태거형 어레이의 레이아웃을 갖는 BAA(2200)의 애퍼처들을 예시한다. 도 22를 참조하면, 3-컬럼(2202, 2204 및 2206) 블랭커 애퍼처 어레이(2200)는, 웨이퍼/다이가 웨이퍼 진행 방향(2210)을 따라 아래에서 이동함에 따라 개방 또는 "폐쇄"로 스위칭되는(빔 편향) 애퍼처들(2208)의 전부 또는 일부에 의해 비아들을 커팅하거나 제조하기 위해 3개의 상이한 라인 피치에 이용될 수 있다. 하나의 이러한 실시예에서, 디바이스에서 BAA 플레이트를 변경하지 않고 다수의 피치가 패터닝될 수 있다. 또한, 특정 실시예에서, 다수의 피치는 동시에 인쇄될 수 있다. 이러한 기술들 양쪽 모두는 BAA 아래에서의 웨이퍼의 연속적인 패스 동안에 많은 스폿이 인쇄되는 것을 허용한다. 본 설명은 상이한 피치들의 3개의 별개의 컬럼에 포커싱하지만, 실시예들은 장치 내에 피팅될 수 있는 임의의 개수, 예를 들어 1개, 2개, 3개, 4개, 5개 등의 피치를 포함하도록 확장될 수 있다는 점이 인식되어야 한다.
실시예에서, BAA는, 각각의 개구가 e 빔을 통과시키는지 또는 빔을 패러데이 컵 또는 블랭킹 애퍼처 내로 편향시키는지에 관하여 독립적으로 제어될 수 있다. 장치는 단일 피치 컬럼으로만 전체 빔 커버리지를 편향시키도록 구축될 수 있으며, 다음에 이 피치 컬럼에서의 개별 개구들은 e 빔을 통과시키거나("온") 또는 통과시키지 않도록("오프") 전기적으로 구성된다. 예로서, 도 23은 본 발명의 실시예에 따른 3개의 상이한 스태거형 어레이(2302, 2304 및 2306)의 레이아웃을 갖는 BAA(2300)의 애퍼처들(2308)을 예시하며, 여기서 e 빔은 이러한 어레이들 중 하나(예를 들어, 어레이(2304))만을 커버한다. 이러한 장치 구성에서, 단일 피치만을 포함하는 다이 상의 특정 영역들에 대해 스루풋이 얻어질 수 있다. 하부 웨이퍼의 진행 방향은 화살표(2310)로 표시되어 있다.
일 실시예에서, 피치 어레이들 간에 스위칭하기 위해서, e 빔이 BAA 피치 어레이 상으로 조종가능한 것을 허용하도록 e 빔 컬럼에 편향기가 추가될 수 있다. 예로서, 도 24a는 본 발명의 실시예에 따른 빔을 시프트하기 위한 편향기를 갖는 전자 빔 리소그래피 장치의 e 빔 컬럼의 개략적인 단면 표현을 포함한다. 도 24a를 참조하면, 도 4와 연관하여 설명된 바와 같은 e 빔 컬럼(2400)은 편향기(2402)를 포함한다. 편향기는 다수의 피치 어레이를 갖는 BAA(2404)의 적절한 어레이에 대응하는 성형 애퍼처에서의 적절한 피치/컷 로우 상으로 빔을 시프트하기 위해 이용될 수 있다. 예로서, 도 24b는 피치 #1, 컷 #1(2452), 피치 #2, 컷 #2(2454) 및 피치 #N, 컷 #N(2456)을 갖는 BAA(2450)에 대한 3개(또는 최대 n개)의 피치 어레이를 예시한다. 컷 #n의 높이는 컷 #n+m의 높이와 동일하지 않다는 점이 인식되어야 한다.
e 빔 컬럼(2400)에 다른 피처들이 또한 포함될 수 있다. 예를 들어, 도 24a를 추가로 참조하면, 실시예에서, 스테이지는, 서로에 대해 직교로 인쇄될 수 있는 교호하는 금속화 층들을 수용하기 위해 90도만큼 회전(예를 들어, X 스캔 방향과 Y 스캔 방향 사이에 회전)될 수 있다. 다른 실시예에서, e 빔 툴은 스테이지 상에 웨이퍼를 로딩하기 이전에 웨이퍼를 90도만큼 회전시킬 수 있다. 또 다른 예에서, 도 24c는 e 빔 컬럼 상에 포함하기 위한 줌인 슬릿(2460)을 예시한다. 컬럼(2400) 상의 이러한 줌인 슬릿(2460)의 포지셔닝은 도 24a에 도시되어 있다. 줌인 슬릿(2460)은 상이한 컷 높이들에 대해 효율을 유지하도록 포함될 수 있다. 위에서 설명된 피처들 중 하나 이상이 단일 e 빔 컬럼에 포함될 수 있다는 점이 인식되어야 한다.
다른 실시예에서, e 빔은 BAA 상의 피치들의 다수의 컬럼 또는 모든 컬럼을 완전히 조명한다. 이러한 구성에서, 조명되는 BAA 개구들 전부는 e 빔을 다이로 전달하도록 "개방"으로 또는 e 빔이 다이에 도달하는 것을 방지하도록 "오프"로 전기적으로 제어될 것이다. 이러한 배열의 이점은, 스루풋을 감소시키지 않으면서 라인 컷들 또는 비아 위치들을 인쇄하기 위해 홀들의 임의의 조합이 이용될 수 있다는 점이다. 도 23 및 도 24a 내지 도 24c와 연관하여 설명된 배열이 유사한 결과를 생성하기 위해 또한 이용될 수 있지만, 피치 어레이들 각각에 대한 웨이퍼/다이에 걸친 별개의 패스가 요구될 것이다(1/n의 팩터만큼 스루풋을 감소시킬 것이며, 여기서 n은 인쇄를 요구하는 BAA 상의 피치 어레이들의 개수임).
도 25는 본 발명의 실시예에 따른 3개의 상이한 피치의 스태거형 어레이의 레이아웃을 갖는 BAA의 애퍼처들을 예시하며, 여기서 e 빔은 이러한 어레이들 전부를 커버한다. 도 25를 참조하면, BAA(2500)의 애퍼처들(2508)은 본 발명의 실시예에 따라 3개의 상이한 스태거형 어레이(2502, 2504 및 2506)의 레이아웃을 갖고, e 빔은 이러한 어레이들 전부를 커버할 수 있다(예를 들어, 어레이들(2502, 2504 및 2506)을 커버함). 하부 웨이퍼의 진행 방향은 화살표(2510)로 표시되어 있다.
도 23 또는 도 25 중 어느 하나의 경우에, 개구들의 3개의 피치를 갖는 것은 3개의 상이한 라인 또는 와이어 폭에 대한 커팅 또는 비아 생성을 허용한다. 그러나, 라인들은 대응하는 피치 어레이의 애퍼처들과 정렬하여야 한다(대조적으로, 범용 커터가 아래에 개시되어 있음). 도 26은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들(2606)) 또는 컷들(예를 들어, 수평 라인들에서의 파단부들(2604))을 갖는 복수의 큰 라인(2602)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(2600)를 예시하는데, 여기서 스캔 방향은 화살표(2608)로 도시되어 있다. 도 26을 참조하면, 로컬 영역에서의 모든 라인들은 동일한 크기를 갖는다(이 경우, BAA의 우측의 최대 애퍼처들(2610)에 대응함). 따라서, 도 26은 3개의 스태거형 빔 애퍼처 어레이 중 하나에 의해 생성된 전형적인 패턴을 예시한다. 점선들은 패터닝된 라인들에서 컷들이 발생한 곳을 도시한다. 짙은 직사각형들은 라인들/와이어들(2602)의 상부에 랜딩하는 패터닝된 비아들이다. 이 경우, 최대 블랭커 어레이만이 가능하게 된다.
도 27은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들(2706)) 또는 컷들(예를 들어, 수평 라인들에서의 파단부들(2704))을 갖는 복수의 중간 크기의 라인(2702)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(2700)를 예시하는데, 여기서 스캔 방향은 화살표(2708)로 도시되어 있다. 도 27을 참조하면, 로컬 영역에서의 모든 라인들은 동일한 크기를 갖는다(이 경우, BAA의 중간의 중간 크기의 애퍼처들(2710)에 대응함). 따라서, 도 27은 3개의 스태거형 빔 애퍼처 어레이 중 하나에 의해 생성된 전형적인 패턴을 예시한다. 점선들은 패터닝된 라인들에서 컷들이 발생한 곳을 도시한다. 짙은 직사각형들은 라인들/와이어들(2702)의 상부에 랜딩하는 패터닝된 비아들이다. 이 경우, 중간 블랭커 어레이만이 가능하게 된다.
도 28은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들(2806)) 또는 컷들(예를 들어, 수평 라인들에서의 파단부들(2804))을 갖는 복수의 작은 라인(2802)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(2800)를 예시하는데, 여기서 스캔 방향은 화살표(2808)로 도시되어 있다. 도 28을 참조하면, 로컬 영역에서의 모든 라인들은 동일한 크기를 갖는다(이 경우, BAA의 좌측의 최소 애퍼처들(2810)에 대응함). 따라서, 도 28은 3개의 스태거형 빔 애퍼처 어레이 중 하나에 의해 생성된 전형적인 패턴을 예시한다. 점선들은 패터닝된 라인들에서 컷들이 발생한 곳을 도시한다. 짙은 직사각형들은 라인들/와이어들(2802)의 상부에 랜딩하는 패터닝된 비아들이다. 이 경우, 작은 블랭커 어레이만이 가능하게 된다.
다른 실시예에서, 3개의 피치의 조합들이 패터닝될 수 있는데, 여기서 애퍼처 정렬은 이들의 포지션들에서 이미 라인들에 대해 가능하다. 도 29a는 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들(2906)) 또는 컷들(예를 들어, 수평 라인들에서의 파단부들(2904))을 갖는 가변 크기의 복수의 라인(2902)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(2900)를 예시하는데, 여기서 스캔 방향은 화살표(2908)로 도시되어 있다. 도 29a를 참조하면, 3-스태거형 BAA에서 발생하는 고정된 그리드들(2950) 상에서 3개의 상이한 금속 폭이 패터닝될 수 있다. BAA의 짙은 컬러의 애퍼처들(2910)은 스캔 동안 턴 온/오프된다. 옅은 컬러의 BAA 애퍼처들(2912)은 오프로 유지된다. 따라서, 도 29a는 모든 3개의 스태거형 빔 애퍼처 어레이의 동시적인 이용에 의해 생성된 전형적인 패턴을 예시한다. 점선들은 패터닝된 라인들에서 컷들이 발생한 곳을 도시한다. 짙은 직사각형들은 라인들/와이어들(2902)의 상부에 랜딩하는 패터닝된 비아들이다. 이 경우, 작은 블랭커 어레이, 중간 블랭커 어레이 및 큰 블랭커 어레이가 모두 가능하게 된다.
도 29b는 본 발명의 실시예에 따른, 도 29a에 예시된 타입의 금속 라인 레이아웃들에 기초한 집적 회로에서의 금속화 층들의 스택(2960)의 단면도를 예시한다. 도 29b를 참조하면, 예시적인 실시예에서, 인터커넥트 스택에 대한 금속 단면은 하부의 8개의 매칭된 금속 층들(2962, 2964, 2966, 2968, 2970, 2972, 2974 및 2976)에 대한 1x, 1.5x 및 3x 피치/폭의 3개의 BAA 피치 어레이로부터 도출된다. 예를 들어, 레벨(2962)에서, 1x의 예시적인 라인들(2980), 1.5x의 예시적인 라인(2982) 및 3x의 예시적인 라인(2984)이 동원된다. 금속들에 대한 가변 폭은 페이지로부터 나오는 라인들을 갖는 그러한 층들에 대해서만 보여질 수 있다는 점이 인식되어야 한다. 동일한 층에서의 모든 금속들은 금속 폭에 관계없이 동일한 두께이다. 상부의 더 두꺼운/더 넓은 금속들은 동일한 3 피치 BAA로 제조되지 않을 것이라는 점이 인식되어야 한다.
다른 실시예에서, 어레이 내의 상이한 라인들은 폭을 변경할 수 있다. 도 30은 본 발명의 실시예에 따른, BAA를 이용하여 패터닝된 비아들(채움 박스들(3006)) 또는 컷들(예를 들어, 수평 라인들에서의 파단부들(3004))을 갖는 가변 크기의 복수의 라인(3002)에 대한 BAA의 3 빔 스태거형 애퍼처 어레이(3000)를 예시하는데, 여기서 스캔 방향은 화살표(3008)로 도시되어 있다. 도 30을 참조하면, 라인들(3002)의 어레이의 하부로부터의 제3 수평 라인(3050)은 좁은 라인(3054)과 동일한 그리드 라인(3056) 상에 넓은 라인(3052)을 갖는다. 상이한 크기의 라인들에서 비아들을 제조하거나 커팅하기 위해 이용되는 대응하는 상이한 크기의 그러나 수평으로 정렬된 애퍼처들(3060 및 3062)은 하이라이트되고, 2개의 라인(3052 및 3054)에 대해 수평으로 중심을 둔다. 따라서, 도 30은 상이한 영역들 내에서 그리고 패터닝 동안 라인 폭들을 변경하는 부가적인 가능성을 갖는 시나리오를 예시한다.
본 발명의 실시예들의 제6 양태에서, e 빔 툴을 위한 비범용 커터가 설명된다.
실시예에서, 동일한 영역에서의 와이어들의 다수의 피치의 커팅이 가능하게 된다. 특정 구현에서, 미리 결정된 값들과 동일한 개구 높이들을 각각 갖는 2개의 BAA 어레이로 컷들을 정의하기 위해 고스루풋 e 빔 처리가 이용된다. 예시적인 예로서, N(20nm-최소 레이아웃 피치) 및 M(30nm)은 다수의 피치 레이아웃(N[20], M[30], N*2[40], N*3 또는 M*2[60], N*4[80], M*3[90]nm) 등을 커팅할 수 있는데, 여기서 컷/플러그 트랙들이 그리드들 상에 배치된다면 최소 피치/4(N/4)의 EPE 허용오차가 요구된다.
도 31은 본 발명의 실시예에 따른, 각각의 라인 상의 상부의 대응하는 애퍼처들(3100)을 갖는 상이한 피치의 라인들(3102, 3104 및 3106)의 3개의 세트를 예시한다. 도 31을 참조하면, 40nm, 30nm 및 20nm 어레이 수직 피치가 도시되어 있다. 40nm 피치 라인들(3102)에 있어서, 스태거형 BAA(예를 들어, 2048개의 개구를 가짐)는 라인들을 커팅하기 위해 이용가능하다. 30nm 피치 라인들(3104)에 있어서, 스태거형 BAA(예를 들어, 2730개의 개구를 가짐)는 라인들을 커팅하기 위해 이용가능하다. 20nm 피치 라인들(3106)에 있어서, 스태거형 BAA(예를 들어, 4096개의 개구를 가짐)는 라인들을 커팅하기 위해 이용가능하다. 이러한 예시적인 경우에, 20nm, 30nm 및 40nm의 피치들로 10nm 스텝 단방향 그리드(3150) 상에 드로잉되는 평행 라인들이 커팅될 필요가 있다. 도 31에 도시된 바와 같이, BAA는 3개의 피치(즉, 3개의 서브어레이)를 가지며, 드로잉되는 트랙들(3160)과 축 방향으로 정렬된다.
도 31의 3개의 서브어레이 각각 상의 각각의 애퍼처가 그 자신의 드라이버를 갖는다면, 도시된 단방향 그리드와 일치하는 레이아웃 상의 트랙들을 갖는 복합 레이아웃들의 커팅은 레이아웃에 존재하는 피치들의 개수 및 혼합에 독립적인 툴 스루풋으로 수행될 수 있다. 그 결과는, 임의의 단일 피치보다 큰 폭들의 컷들, 상이한 폭들의 다수의 동시적인 컷 및 다수의 컷이 가능하게 된다는 것이다. 설계는 피치 불가지론적 스루풋(pitch agnostic throughput)으로 지칭될 수 있다. 컨텍스트를 제공하기 위해서, 이러한 결과는, 웨이퍼의 다수의 패스가 각각의 피치에 대해 요구되는 경우에는 가능하지 않다. 이러한 구현은 3개의 BAA 개구 크기에 한정되지는 않는다는 점이 인식되어야 한다. 다양한 BAA 피치들 사이에 일반적인 그리드 관계가 존재하는 한 부가적인 조합들이 생성될 수 있다.
또한, 실시예에서, 동시에 제조되는 다수의 컷은 다수의 피치로 가능하고, 더 넓은 라인들은 컷 거리를 완전히 커버하는 상이한 개구들의 조합들에 의해 수용된다. 예를 들어, 도 32는 본 발명의 실시예에 따른, 공통의 그리드(3214) 상의 빔 애퍼처 어레이들의 수직 피치 레이아웃(3206)(3개의 어레이(3208, 3210 및 3212)) 및 하나의 매우 큰 라인(3204)을 포함하는 복수의 상이한 크기의 라인(3202)을 예시한다. 매우 넓은 라인(3204)은 수직 방향으로 추가되는 3개의 큰 애퍼처(3216)의 조합에 의해 커팅된다. 도 32를 참조하면, 와이어들(3202)은 파선 박스들(예를 들어, 애퍼처들(3216)에 대응하는 파선 박스들(3218))로서 도시되는 다양한 개구들에 의해 커팅되는 것으로 도시되어 있다는 점이 인식되어야 한다.
본 발명의 실시예들의 제7 양태에서, e 빔 툴을 위한 범용 커터가 설명된다.
실시예에서, 미리 결정된 값들과 동일한 개구 높이들을 갖는 단일(범용) BAA가 다양한 라인 피치들/폭들을 위해 이용될 수 있도록 컷들을 정의하는 것에 의해 고스루풋 e 빔 처리가 가능하게 된다. 하나의 이러한 실시예에서, 개구 높이들은 최소 피치 레이아웃의 절반으로 타겟화된다. "개구 높이들"에 대한 언급은 수취 웨이퍼 상에 충돌한 스폿 크기를 지칭하고, BAA에서의 물리 개구를 지칭하지는 않는데, 그 이유는 물리 개구들이 BAA로부터 궁극적으로 발생된 스폿 크기(예를 들어, 나노미터 스케일)보다 실질적으로 더 크기 때문(예를 들어, 마이크로미터 스케일)이라는 점이 인식되어야 한다. 특정 예에서, 개구들의 높이는 N=20nm의 최소 레이아웃 피치에 대해 10nm이다. 이러한 경우에, 다수의 피치 레이아웃(N[20], M[30], N*2[40], N*3 또는 M*2[60], N*4[80], M*3[90]nm) 등이 커팅될 수 있다. 컷들은, 컷/플러그 트랙들이 미리 결정된 그리드 상에 배치된다면 - 여기서, 트랙들은 2개의 BAA 개구 사이의 중간과 일치하는 미리 결정된 일차원(1D) 그리드 상에 정렬됨 - 최소 피치/4(N/4)의 요구된 EPE 허용오차로 수행될 수 있다. 각각의 금속 트랙 인접성은 EPE 요건 = 피치/4를 만족시키기 위해 최소로 2개의 개구를 노출시킴으로써 중단된다.
예에서, 도 33은 본 발명의 실시예에 따른 복수의 상이한 크기의 라인(3302) 및 범용 커터 피치 어레이(3304)를 예시한다. 도 33을 참조하면, 특정 실시예에서, 예를 들어 8192개의 개구(그 중 소수 개만 도시되어 있음)를 구비한 10nm 피치 어레이(3304)를 갖는 BAA가 범용 커터로서 이용된다. 공통의 그리드(3306) 상에 있는 것으로 도시되었지만, 일 실시예에서, 라인들은 실제로는 전혀 그리드에 대해 정렬될 필요는 없다는 점이 인식되어야 한다. 그러한 실시예에서, 간격은 커터 개구들에 의해 구분된다.
더 일반적으로, 도 33을 다시 참조하면, 빔 애퍼처 어레이(3304)는, 수평 방향(3310)을 따라 스캔이 수행되는 동안에 수직 방향으로 개구들 중 하나 이상을 결합하여 이용함으로써 임의의 폭 라인/와이어(3302)를 커팅하도록 구현될 수 있는 스태거형 정사각형 빔 개구들(3308)(예를 들어, 8192개의 스태거형 정사각형 빔 개구들)의 어레이를 포함한다. 유일한 한정사항은 인접 와이어들이 임의의 개별 와이어를 커팅하기 위해 2*EPE라는 점이다. 일 실시예에서, 와이어들은 BAA(3304)로부터 즉각적으로 선택된 범용 커터 개구들(3308)의 조합들에 의해 커팅된다. 예로서, 라인(3312)은 BAA(3304)로부터의 3개의 개구(3314)에 의해 커팅된다. 다른 예로서, 라인(3316)은 BAA(3304)로부터의 11개의 개구(3318)에 의해 커팅된다.
비범용 커터와의 비교를 위해, 도 33에는 어레이들(3320)의 그룹화가 예시되어 있다. 어레이들(3320)의 그룹화는 범용 커터에는 존재하지 않지만, 어레이들(3320)의 그룹화에 기초한 비범용 커터와 범용 커터의 비교를 위해 도시되어 있다는 점이 인식되어야 한다.
컨텍스트를 제공하기 위해서, 다른 빔 애퍼처 어레이 배열들은 커팅될 라인들의 중심선 상에 구체적으로 정렬되는 개구들을 요구한다. 대신에, 본 명세서에서의 실시예에 따르면, 범용 애퍼처 어레이 기술은 정렬되지 않은 라인 중심선들 상에서의 임의의 폭 라인/와이어의 범용 커팅을 허용한다. 또한, 다른 기술들의 BAA에 의해 다른 방식으로 고정되는 라인 폭들(및 간격들)에서의 변경들이 범용 커터에 의해 수용된다. 따라서, 개별 회로의 RC 요구에 대해 구체적으로 맞춤화되는 라인들/와이어들 또는 제조 프로세스에 대한 최근의 변경들이 허용될 수 있다.
피치/4의 EPE 커버리지 요건이 충족되는 한, 다양한 라인들/와이어들은 범용 커터 시나리오에서 정확히 정렬되어야 할 필요는 없다는 점이 인식되어야 한다. 유일한 한정사항은, 다음과 같이 EPE/4로 라이닝되는 커터로 라인들 간에 EPE/2 거리를 갖도록 라인들 사이에 충분한 공간이 제공된다는 점이다. 도 34는 본 발명의 실시예에 따른 2개의 라인(3402 및 3404)에 대해 참조되는 바와 같은 범용 커터(3400)에 대한 2*EPE 규칙을 입증한다. 도 34를 참조하면, 상부 라인의 EPE(3406) 및 하부 라인의 EPE(3408)는 범용 커터 홀들(3410)의 피치에 대응하는 2*EPE 폭을 제공한다. 따라서, 개구 피치에 대한 규칙은 2개의 라인 사이의 최소 공간에 대응한다. 거리가 이것 초과인 경우, 커터는 임의의 폭 라인을 커팅할 것이다. 최소 홀 크기 및 피치는 라인들에 대해 2*EPE와 정확히 동일하다는 점에 유의한다.
실시예에서, 범용 커터를 이용함으로써, 결과적인 구조체들은 e 빔 생성된 반도체 샘플에서 랜덤 와이어 폭들 및 배치를 가질 수 있다. 그러나, 랜덤 배치는 여전히 단방향으로서 설명되는데, 그 이유는 어떠한 직교 라인들 또는 후크들도 이러한 접근법에서 제조되지 않기 때문이다. 범용 커터는 많은 상이한 피치 및 폭, 예를 들어 컷들 및 비아들을 위해 이용되는 e 빔 패터닝 이전에 패터닝하는 것에 의해 제조될 수 있는 것을 커팅하기 위해 구현될 수 있다. 비교로서, 위에서 설명된 스태거형 어레이 및 3-스태거형 어레이 BAA는 피치들에 대한 고정된 위치들과 연관된다.
더 일반적으로, 본 발명의 실시예들의 전술한 양태들 전부를 참조하면, 라인 컷들(또는 플러그들)을 구비한 라인들을 가지며 연관된 비아들을 갖는 금속화 층이 기판 위에 제조될 수 있으며, 일 실시예에서는 이전 금속화 층 위에 제조될 수 있다는 점이 인식되어야 한다. 예로서, 도 35는 본 발명의 실시예에 따른 이전 층 금속화 구조체의 평면도 및 대응하는 단면도를 예시한다. 도 35를 참조하면, 시작 구조체(3500)는 층간 유전체(ILD) 라인들(3504)과 금속 라인들(3502)의 패턴을 포함한다. 시작 구조체(3500)는, 도 35에 도시된 바와 같이, 일정한 폭을 가지며 일정한 피치로 이격된 금속 라인들을 갖는 격자-유사 패턴으로 패터닝될 수 있다. 도시되지 않았지만, 라인들(3502)은 라인들을 따라 다양한 위치들에서 중단부들(즉, 컷들 또는 플러그들)을 가질 수 있다. 예를 들어, 패턴은 위에서 설명된 바와 같이 피치 이등분 또는 피치 사등분 접근법에 의해 제조될 수 있다. 라인들 중 일부는 단면도에서 예로서 도시된 라인(3502')과 같이 하부 비아들과 연관될 수 있다.
실시예에서, 도 35의 이전 금속화 구조체 상의 금속화 층의 제조는 구조체(3500) 위에 층간 유전체(ILD) 재료를 형성하는 것으로 시작한다. 다음에, ILD 층 상에 하드마스크 재료 층이 형성될 수 있다. 하드마스크 재료 층은 3500의 라인들(3502)에 직교하는 단방향 라인들의 격자를 형성하도록 패터닝될 수 있다. 일 실시예에서, 단방향 하드마스크 라인들의 격자는 통상의 리소그래피(예를 들어, 포토레지스트 및 다른 연관된 층들)를 이용하여 제조되며, 위에서 설명된 바와 같은 피치 이등분, 피치 사등분 등의 접근법에 의해 정의된 라인 밀도를 가질 수 있다. 하드마스크 라인들의 격자는 하부 ILD 층의 격자 영역을 노출시킨 채로 둔다. 이것은 금속 라인 형성, 비아 형성 및 플러그 형성을 위해 궁극적으로 패터닝되는 ILD 층의 노출된 부분들이다. 예를 들어, 실시예에서, 위에서 설명된 바와 같이 EBL을 이용하여 노출된 ILD의 영역들에서 비아 위치들이 패터닝된다. 패터닝은 레지스트 층을 형성하는 것, 및 ILD 영역들 내로 에칭될 수 있는 비아 개구 위치들을 제공하기 위해 EBL에 의해 레지스트 층을 패터닝하는 것을 수반할 수 있다. 상부 하드마스크의 라인들은 노출된 ILD의 영역들로만 비아들을 국한시키기 위해 이용될 수 있으며, 여기서 에칭 스톱으로서 효과적으로 이용될 수 있는 하드마스크 라인들에 의해 중첩이 수용된다. 별개의 EBL 처리 동작에서 상부 하드마스크 라인들에 의해 국한된 바와 같이, ILD의 노출된 영역들에서 플러그(또는 컷) 위치들이 또한 패터닝될 수 있다. 컷들 또는 플러그들의 제조는 여기서 제조된 금속 라인들을 궁극적으로 중단시키는 ILD의 영역들을 효과적으로 보존한다. 다음에, 다마신 접근법을 이용하여 금속 라인들이 제조될 수 있는데, 여기서 ILD의 노출된 부분들("커팅" 동안 패터닝되는 레지스트 층과 같이 플러그 보존 층에 의해 보호되지 않으며 하드마스크 라인들 사이에 있는 부분들)은 부분적으로 리세싱된다. 리세싱은 하부 금속화 구조체로부터 금속 라인들을 개방하기 위해 비아 위치들로 추가로 확장할 수 있다. 다음에, 부분적으로 리세싱된 ILD 영역들은, 상부 하드마스크 라인들 사이에 금속 라인들을 제공하기 위해 예를 들어 도금 및 CMP 처리에 의해 금속으로 충전된다(비아 위치들을 충전하는 것을 또한 수반할 수 있는 프로세스). 하드마스크 라인들은 궁극적으로 금속화 구조체의 완성을 위해 제거될 수 있다. 라인 컷들, 비아 형성 및 궁극적인 라인 형성의 전술한 순서화는 예로서만 제공된다는 점이 인식되어야 한다. 본 명세서에 설명된 바와 같이, EBL 컷들 및 비아들을 이용하는 다양한 처리 스킴들이 수용될 수 있다.
실시예에서, 본 설명 전체에 걸쳐 이용되는 바와 같이, 층간 유전체(ILD) 재료는 유전체 또는 절연성 재료의 층으로 구성되거나 이러한 층을 포함한다. 적합한 유전체 재료들의 예들은 실리콘의 산화물(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘의 산화물, 플루오린화된 실리콘의 산화물, 탄소 도핑된 실리콘의 산화물, 본 기술분야에 알려진 다양한 로우-k 유전체 재료, 및 이들의 조합을 포함하지만, 이에 제한되지는 않는다. 층간 유전체 재료는, 예를 들어 화학 기상 증착(CVD), 물리 기상 증착(PVD)과 같은 통상의 기술들에 의해 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
실시예에서, 본 설명 전체에 걸쳐 또한 이용되는 바와 같이, 인터커넥트 재료는 하나 이상의 금속 또는 다른 전도성 구조체로 구성된다. 일반적인 예는, 구리와 주변 ILD 재료 사이에 장벽 층들을 포함할 수도 있고 포함하지 않을 수도 있는 구조체들과 구리 라인들의 이용이다. 본 명세서에서 이용되는 바와 같이, 금속이라는 용어는 다수의 금속의 합금들, 스택들 및 다른 조합들을 포함한다. 예를 들어, 금속 인터커넥트 라인들은 장벽 층들, 상이한 금속들이나 합금들의 스택들 등을 포함할 수 있다. 인터커넥트 라인들은 때때로 본 기술분야에서 트레이스들, 와이어들, 라인들, 금속 또는 단순히 인터커넥트로 또한 지칭된다.
실시예에서, 본 설명 전체에 걸쳐 또한 이용되는 바와 같이, 하드마스크 재료들은 층간 유전체 재료와는 상이한 유전체 재료들로 구성된다. 일부 실시예들에서, 하드마스크 층은 실리콘의 질화물(예를 들어, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층 또는 이들 양쪽 모두, 또는 이들의 조합을 포함한다. 다른 적합한 재료들은 탄소계 재료들을 포함할 수 있다. 다른 실시예에서, 하드마스크 재료는 금속 종(metal species)을 포함한다. 예를 들어, 하드마스크 또는 다른 상부 재료는 티타늄이나 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 잠재적으로 더 적은 양의 다른 재료들, 예컨대 산소가 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 본 기술분야에 알려진 다른 하드마스크 층들이 특정 구현에 종속하여 이용될 수 있다. 이러한 하드마스크 층들은 CVD, PVD에 의해 또는 다른 퇴적 방법들에 의해 형성될 수 있다.
도 35와 연관하여 설명된 층들 및 재료들은 전형적으로 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 위에 형성된다는 점이 인식되어야 한다. 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하기 위해 이용되는 일반적인 워크피스 오브젝트(workpiece object)를 표현한다. 반도체 기판은 실리콘이나 다른 반도체 재료의 웨이퍼 또는 다른 부분을 종종 포함한다. 적합한 반도체 기판들은 단결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator)뿐만 아니라, 다른 반도체 재료들로 형성된 유사한 기판을 포함하지만, 이에 제한되지는 않는다. 반도체 기판은 제조 스테이지에 종속하여 트랜지스터, 집적 회로 등을 종종 포함한다. 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 일반적으로 발견되는 다른 재료들을 또한 포함할 수 있다. 또한, 도 35에 도시된 구조체는 하부의 하위 레벨 인터커넥트 층들 상에 제조될 수 있다.
다른 실시예에서, EBL 컷들은 집적 회로의 PMOS 또는 NMOS 디바이스들과 같은 반도체 디바이스들을 제조하기 위해 이용될 수 있다. 하나의 이러한 실시예에서, EBL 컷들은 핀 기반 또는 트라이게이트 구조체들을 형성하기 위해 궁극적으로 이용되는 활성 영역들의 격자를 패터닝하는데 이용된다. 다른 이러한 실시예에서, EBL 컷들은 게이트 전극 제조를 위해 궁극적으로 이용되는 폴리 층과 같은 게이트 층을 패터닝하는데 이용된다. 완성된 디바이스의 예로서, 도 36a 및 도 36b는 본 발명의 실시예에 따른, 복수의 핀을 갖는 비평면 반도체 디바이스의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를 각각 예시한다.
도 36a를 참조하면, 반도체 구조체 또는 디바이스(3600)는 기판(3602)으로부터 그리고 격리 영역(3606) 내에 형성된 비평면 활성 영역(예를 들어, 돌출 핀 부분(3604) 및 서브핀 영역(3605)을 포함하는 핀 구조체)을 포함한다. 격리 영역(3606)의 부분 위에 뿐만 아니라 비평면 활성 영역의 돌출 부분들(3604) 위에 게이트 라인(3608)이 배치된다. 도시된 바와 같이, 게이트 라인(3608)은 게이트 전극(3650) 및 게이트 유전체 층(3652)을 포함한다. 일 실시예에서, 게이트 라인(3608)은 유전체 캡 층(3654)을 또한 포함할 수 있다. 이 관점에서, 상부 금속 인터커넥트(3660)와 함께, 게이트 콘택(3614) 및 상부 게이트 콘택 비아(3616)가 또한 보여지는데, 이들 모두는 층간 유전체 스택들 또는 층들(3670)에 배치된다. 도 36a의 관점으로부터 또한 보여지는 바와 같이, 게이트 콘택(3614)은 일 실시예에서 격리 영역(3606) 위에 배치되지만, 비평면 활성 영역들 위에는 배치되지 않는다.
도 36b를 참조하면, 게이트 라인(3608)은 돌출 핀 부분들(3604) 위에 배치된 것으로서 도시되어 있다. 이 관점으로부터 돌출 핀 부분들(3604)의 소스 영역(3604A) 및 드레인 영역(3604B)이 보여질 수 있다. 일 실시예에서, 소스 영역(3604A) 및 드레인 영역(3604B)은 돌출 핀 부분들(3604)의 오리지널 재료의 도핑된 부분들이다. 다른 실시예에서, 돌출 핀 부분들(3604)의 재료는 제거되고, 예를 들어 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우에도, 소스 영역(3604A) 및 드레인 영역(3604B)은 유전체 층(3606)의 높이 아래로, 즉 서브핀 영역(3605) 내로 연장될 수 있다.
실시예에서, 반도체 구조체 또는 디바이스(3600)는, 핀-FET 또는 트라이-게이트 디바이스와 같지만 이에 제한되지는 않는 비평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 구성되거나 이러한 바디에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(3608)의 게이트 전극 스택들은 3차원 바디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
본 명세서에 개시된 실시예들은 매우 다양한 상이한 타입의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하기 위해 이용될 수 있다. 이러한 집적 회로들의 예들은 프로세서, 칩셋 컴포넌트, 그래픽 프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함하지만, 이에 제한되지는 않는다. 다른 실시예들에서, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 기술분야에 알려진 매우 다양한 전자 디바이스들에서 이용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 퍼스널 전자기기들 등에서, 집적 회로들은 이러한 시스템들에서의 다른 컴포넌트들 및 버스와 결합될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스에 의해 메모리, 칩셋 등에 결합될 수 있다. 프로세서, 메모리 및 칩셋 각각은 본 명세서에 개시된 접근법들을 이용하여 잠재적으로 제조될 수 있다.
도 37은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(3700)를 예시한다. 컴퓨팅 디바이스(3700)는 보드(3702)를 하우징한다. 보드(3702)는, 프로세서(3704) 및 적어도 하나의 통신 칩(3706)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(3704)는 보드(3702)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(3706)도 또한 보드(3702)에 물리적으로 그리고 전기적으로 결합된다. 추가 구현들에서, 통신 칩(3706)은 프로세서(3704)의 일부이다.
그 애플리케이션들에 종속하여, 컴퓨팅 디바이스(3700)는, 보드(3702)에 물리적으로 그리고 전기적으로 결합될 수도 있고 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(3706)은 컴퓨팅 디바이스(3700)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(3706)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(3700)는 복수의 통신 칩(3706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(3706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(3706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(3700)의 프로세서(3704)는 프로세서(3704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(3706)도 통신 칩(3706) 내에 패키징된 집적 회로 다이를 또한 포함한다. 본 발명의 실시예들의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(3700) 내에 하우징된 다른 컴포넌트는 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(3700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(3700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 발명의 실시예들은, 본 발명의 실시예들에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그램하는데 이용될 수 있는 명령어들이 저장되어 있는 머신 판독가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 4 및/또는 도 24a 내지 도 24c와 연관하여 설명된 바와 같은 e 빔 툴과 결합된다. 머신 판독가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장하거나 전송하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신 판독가능(예를 들어, 컴퓨터 판독가능) 매체는 머신(예를 들어, 컴퓨터) 판독가능 저장 매체(예를 들어, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등), 머신(예를 들어, 컴퓨터) 판독가능 전송 매체(전기, 광학, 음향 또는 다른 형태의 전파 신호(예를 들어, 적외선 신호, 디지털 신호 등)) 등을 포함한다.
도 38은 머신으로 하여금 (종단점 검출과 같은) 본 명세서에 설명된 방법론들 중 임의의 하나 이상을 수행하게 하기 위한 명령어들의 세트가 실행될 수 있는 컴퓨터 시스템(3800)의 예시적인 형태의 머신의 도식적인 표현을 예시한다. 대안적인 실시예들에서, 머신은 로컬 영역 네트워크(LAN), 인트라넷, 익스트라넷 또는 인터넷에서 다른 머신들에 접속될(예를 들어, 네트워킹될) 수 있다. 머신은 클라이언트-서버 네트워크 환경에서의 서버 또는 클라이언트 머신으로서, 또는 피어-투-피어(또는 분산형) 네트워크 환경에서의 피어 머신으로서 동작할 수 있다. 머신은 퍼스널 컴퓨터(PC), 태블릿 PC, 셋톱 박스(STB), PDA(Personal Digital Assistant), 셀룰러 전화기, 웹 어플라이언스, 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 그 머신에 의해 취해질 액션들을 특정하는 명령어들의 세트(순차적 또는 다른 방식)를 실행할 수 있는 임의의 머신일 수 있다. 또한, 단일 머신만이 예시되어 있지만, "머신"이라는 용어는 본 명세서에 설명된 방법론들 중 임의의 하나 이상을 수행하도록 명령어들의 세트(또는 다수의 세트)를 개별적으로 또는 공동으로 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 집합을 포함하는 것으로 또한 간주되어야 한다.
예시적인 컴퓨터 시스템(3800)은, 버스(3830)를 통해 서로 통신하는, 프로세서(3802), 메인 메모리(3804)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(3806)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등) 및 이차 메모리(3818)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(3802)는 마이크로프로세서, 중앙 처리 유닛 등과 같은 하나 이상의 범용 처리 디바이스를 표현한다. 더 구체적으로, 프로세서(3802)는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 다른 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 또한, 프로세서(3802)는 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 디바이스일 수 있다. 프로세서(3802)는 본 명세서에 설명된 동작들을 수행하기 위한 처리 로직(3826)을 실행하도록 구성된다.
컴퓨터 시스템(3800)은 네트워크 인터페이스 디바이스(3808)를 더 포함할 수 있다. 컴퓨터 시스템(3800)은 비디오 디스플레이 유닛(3810)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED) 또는 CRT(cathode ray tube)), 영숫자 입력 디바이스(3812)(예를 들어, 키보드), 커서 제어 디바이스(3814)(예를 들어, 마우스) 및 신호 발생 디바이스(3816)(예를 들어, 스피커)를 또한 포함할 수 있다.
이차 메모리(3818)는, 본 명세서에 설명된 방법론들 또는 기능들 중 임의의 하나 이상을 구현하는 명령어들의 하나 이상의 세트(예를 들어, 소프트웨어(3822))가 저장되어 있는 머신 액세스가능 저장 매체(또는 더 구체적으로는 컴퓨터 판독가능 저장 매체)(3832)를 포함할 수 있다. 또한, 소프트웨어(3822)는 컴퓨터 시스템(3800)에 의한 소프트웨어의 실행 동안 완전하게 또는 적어도 부분적으로 메인 메모리(3804) 내에 그리고/또는 프로세서(3802) 내에 상주할 수 있으며, 메인 메모리(3804) 및 프로세서(3802)는 머신 판독가능 저장 매체를 또한 구성한다. 소프트웨어(3822)는 네트워크 인터페이스 디바이스(3808)를 통해 네트워크(3820)를 경유하여 또한 전송되거나 수신될 수 있다.
예시적인 실시예에서는 머신 액세스가능 저장 매체(3832)가 단일의 매체인 것으로 도시되어 있지만, "머신 판독가능 저장 매체"라는 용어는 명령어들의 하나 이상의 세트를 저장하는 단일의 매체 또는 다수의 매체(예를 들어, 중앙집중형 또는 분산형 데이터베이스 및/또는 연관된 캐시들 및 서버들)를 포함하는 것으로 간주되어야 한다. "머신 판독가능 저장 매체"라는 용어는, 머신에 의한 실행을 위해 명령어들의 세트를 저장하거나 인코딩할 수 있으며 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 또한 간주되어야 한다. 따라서, "머신 판독가능 저장 매체"라는 용어는 고체 상태 메모리와 광학 및 자기 매체를 포함하지만 이에 제한되지는 않는 것으로 간주되어야 한다.
본 발명의 실시예들의 구현들은 반도체 기판과 같은 기판 상에서 수행되거나 형성될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 SOI(silicon-on-insulator) 기판을 이용하여 형성된 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은, 게르마늄, 인듐 안티몬화물, 납 텔루르화물(lead telluride), 인듐 비화물, 인듐 인화물, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들의 다른 조합을 포함하지만 이에 제한되지는 않는, 실리콘과 결합될 수도 있고 결합되지 않을 수도 있는 대안적인 재료들을 이용하여 형성될 수 있다. 기판을 형성할 수 있는 재료들의 소수의 예가 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료는 본 발명의 사상 및 범위 내에 있다.
금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들 또는 단순히 MOS 트랜지스터들)과 같은 복수의 트랜지스터가 기판 상에 제조될 수 있다. 본 발명의 다양한 구현들에서, MOS 트랜지스터들은 평면 트랜지스터들, 비평면 트랜지스터들 또는 이들 양쪽 모두의 조합일 수 있다. 비평면 트랜지스터들은 FinFET 트랜지스터들, 예컨대 더블-게이트 트랜지스터들 및 트라이-게이트 트랜지스터들, 및 랩-어라운드(wrap-around) 또는 올-어라운드(all-around) 게이트 트랜지스터들, 예컨대 나노리본 및 나노와이어 트랜지스터들을 포함한다. 본 명세서에 설명된 구현들은 평면 트랜지스터들만을 예시할 수 있지만, 본 발명은 비평면 트랜지스터들을 이용하여 또한 수행될 수 있다는 점에 유의해야 한다.
각각의 MOS 트랜지스터는, 적어도 2개의 층, 즉 게이트 유전체 층 및 게이트 전극 층으로 형성된 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO2) 및/또는 하이-k 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는, 하프늄, 실리콘, 산소, 티타늄, 탄탈룸, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에 이용될 수 있는 하이-k 재료들의 예들은, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈룸 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물 및 납 아연 니오베이트(lead zinc niobate)를 포함하지만, 이에 제한되지는 않는다. 일부 실시예들에서, 하이-k 재료가 이용될 때 품질을 개선하기 위해서 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다.
게이트 전극 층은 게이트 유전체 층 상에 형성되고, 트랜지스터가 PMOS 트랜지스터로 되어야 하는지 또는 NMOS 트랜지스터로 되어야 하는지에 종속하여, 적어도 하나의 P형 일함수 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현들에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층들이며, 적어도 하나의 금속 층은 충전 금속 층(fill metal layer)이다.
PMOS 트랜지스터에 있어서, 게이트 전극에 이용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈 및 전도성 금속 산화물, 예를 들어 루테늄 산화물을 포함하지만, 이에 제한되지는 않는다. P형 금속 층은 약 4.9 eV 내지 약 5.2 eV의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 있어서, 게이트 전극에 이용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 이러한 금속들의 합금, 및 이러한 금속들의 탄화물, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N형 금속 층은 약 3.9 eV 내지 약 4.2 eV의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 구현들에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U" 형상 구조체로 구성될 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행한 평면 층일 수 있으며, 기판의 상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는다. 본 발명의 추가 구현들에서, 게이트 전극은 U 형상 구조체들과 평면의 U 형상이 아닌 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은, 하나 이상의 평면의 U 형상이 아닌 층의 꼭대기에 형성된 하나 이상의 U 형상 금속 층으로 구성될 수 있다.
본 발명의 일부 구현들에서, 게이트 스택을 브라케팅하는 게이트 스택의 대향 측부들 상에 한 쌍의 측벽 스페이서가 형성될 수 있다. 측벽 스페이서들은, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서들을 형성하기 위한 프로세스들은 본 기술분야에 잘 알려져 있으며, 일반적으로 퇴적 및 에칭 프로세스 단계들을 포함한다. 대안적인 구현에서, 복수의 스페이서 쌍이 이용될 수 있는데, 예를 들어 2 쌍, 3 쌍 또는 4 쌍의 측벽 스페이서가 게이트 스택의 대향 측부들 상에 형성될 수 있다.
본 기술분야에 잘 알려져 있는 바와 같이, 각각의 MOS 트랜지스터의 게이트 스택에 인접하여 기판 내에 소스 영역과 드레인 영역이 형성된다. 소스 영역 및 드레인 영역은 일반적으로 주입/확산 프로세스 또는 에칭/퇴적 프로세스 중 어느 하나를 이용하여 형성된다. 전자의 프로세스에서, 붕소, 알루미늄, 안티모니, 인 또는 비소와 같은 도펀트들이 기판 내로 이온 주입되어, 소스 영역 및 드레인 영역을 형성할 수 있다. 이온 주입 프로세스 다음에, 도펀트들을 활성화하고 이들이 기판 내로 추가로 확산하게 하는 어닐링 프로세스가 전형적으로 이어진다. 후자의 프로세스에서, 기판은 먼저 소스 영역 및 드레인 영역의 위치들에서 리세스들을 형성하도록 에칭될 수 있다. 다음에, 소스 영역 및 드레인 영역을 제조하기 위해 이용되는 재료로 리세스들을 충전하도록 에피택셜 퇴적 프로세스가 수행될 수 있다. 일부 구현들에서, 소스 영역 및 드레인 영역은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 이용하여 제조될 수 있다. 일부 구현들에서, 에피택셜 퇴적된 실리콘 합금은 붕소, 비소 또는 인과 같은 도펀트들로 인시튜로 도핑될 수 있다. 추가 실시예들에서, 소스 영역 및 드레인 영역은, 게르마늄이나 Ⅲ-Ⅴ족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 이용하여 형성될 수 있다. 또한, 추가 실시예들에서, 소스 영역 및 드레인 영역을 형성하기 위해 금속 및/또는 금속 합금의 하나 이상의 층이 이용될 수 있다.
MOS 트랜지스터들 위에 하나 이상의 층간 유전체(ILD)가 퇴적된다. ILD 층들은 로우-k 유전체 재료들과 같이 집적 회로 구조체들에 적용가능한 것으로 알려진 유전체 재료들을 이용하여 형성될 수 있다. 이용될 수 있는 유전체 재료들의 예들은 실리콘 이산화물(SiO2), 탄소 도핑된 산화물(CDO), 실리콘 질화물, 유기 폴리머들, 예컨대 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene), 플루오로실리케이트 유리(FSG), 및 오가노실리케이트들, 예컨대 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 오가노실리케이트 유리를 포함하지만, 이에 제한되지는 않는다. ILD 층들은 그들의 유전 상수를 추가로 감소시키기 위해 구멍들 또는 에어 갭들을 포함할 수 있다.
도 39는 본 발명의 하나 이상의 실시예를 포함하는 인터포저(3900)를 예시한다. 인터포저(3900)는 제1 기판(3902)을 제2 기판(3904)에 브리지하는데 이용되는 개재 기판이다. 제1 기판(3902)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(3904)은 예를 들어 메모리 모듈, 컴퓨터 마더보드 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(3900)의 목적은 더 넓은 피치로의 접속의 확장 또는 상이한 접속으로의 접속의 재라우팅이다. 예를 들어, 인터포저(3900)는 집적 회로 다이를 볼 그리드 어레이(BGA)(3906)에 결합할 수 있으며, 이는 후속하여 제2 기판(3904)에 결합될 수 있다. 일부 실시예들에서, 제1 및 제2 기판(3902/3904)은 인터포저(3900)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판(3902/3904)은 인터포저(3900)의 동일한 측부에 부착된다. 또한, 추가 실시예들에서, 인터포저(3900)로 3개 이상의 기판이 상호접속된다.
인터포저(3900)는 에폭시 수지, 섬유유리 강화 에폭시 수지, 세라믹 재료 또는 폴리머 재료, 예컨대 폴리이미드로 형성될 수 있다. 추가 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 Ⅲ-Ⅴ족 및 Ⅳ족 재료와 같이, 반도체 기판에서 이용하기 위해 위에서 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(3908) 및 비아들(3910)을 포함할 수 있으며, 이 비아들은 실리콘 관통 비아들(through-silicon vias)(TSV들)(3912)을 포함하지만 이에 제한되지는 않는다. 인터포저(3900)는 수동 디바이스와 능동 디바이스 양쪽 모두를 포함하는 임베디드 디바이스들(3914)을 더 포함할 수 있다. 이러한 디바이스들은 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서 및 정전기 방전(ESD) 디바이스를 포함하지만, 이에 제한되지는 않는다. 라디오 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 MEMS 디바이스와 같은 더 복잡한 디바이스가 인터포저(3900) 상에 또한 형성될 수 있다.
본 발명의 실시예들에 따르면, 인터포저(3900)의 제조 시에 본 명세서에 개시된 장치들 또는 프로세스들이 이용될 수 있다.
도 40은 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(4000)를 예시한다. 컴퓨팅 디바이스(4000)는 다수의 컴포넌트를 포함할 수 있다. 일 실시예에서, 이러한 컴포넌트들은 하나 이상의 마더보드에 부착된다. 대안적인 실시예에서, 이러한 컴포넌트들은 마더보드보다는 오히려 단일의 시스템 온 칩(SoC) 다이 상에 제조된다. 컴퓨팅 디바이스(4000)에서의 컴포넌트들은 집적 회로 다이(4002) 및 적어도 하나의 통신 칩(4008)을 포함하지만, 이에 제한되지는 않는다. 일부 구현들에서, 통신 칩(4008)은 집적 회로 다이(4002)의 일부로서 제조된다. 집적 회로 다이(4002)는 CPU(4004)뿐만 아니라, 캐시 메모리로서 종종 이용되며 임베디드 DRAM(eDRAM) 또는 스핀 전달 토크 메모리(STTM 또는 STTM-RAM)과 같은 기술들에 의해 제공될 수 있는 온다이 메모리(4006)를 포함할 수 있다.
컴퓨팅 디바이스(4000)는, 마더보드에 물리적으로 그리고 전기적으로 결합되거나 SoC 다이 내에 제조될 수도 있고 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은 휘발성 메모리(4010)(예를 들어, DRAM), 비휘발성 메모리(4012)(예를 들어, ROM 또는 플래시 메모리), 그래픽 처리 유닛(4014)(GPU), 디지털 신호 프로세서(4016), 암호 프로세서(4042)(하드웨어 내에서 암호 알고리즘들을 실행하는 전문 프로세서), 칩셋(4020), 안테나(4022), 디스플레이 또는 터치스크린 디스플레이(4024), 터치스크린 제어기(4026), 배터리(4029) 또는 다른 전원, 전력 증폭기(도시되지 않음), 글로벌 포지셔닝 시스템(GPS) 디바이스(4028), 나침반(4030), 모션 코프로세서 또는 센서들(4032)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(4034), 카메라(4036), 사용자 입력 디바이스들(4038)(예컨대, 키보드, 마우스, 스타일러스 및 터치패드) 및 대용량 저장 디바이스(4040)(예컨대, 하드 디스크 드라이브, 컴팩트 디스크(CD), DVD(digital versatile disk) 등)를 포함하지만, 이에 제한되지는 않는다.
통신 칩(4008)은 컴퓨팅 디바이스(4000)로의/로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 이 용어는, 연관된 디바이스들이 어떠한 와이어도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 그렇지 않을 수도 있다. 통신 칩(4008)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정된 임의의 다른 무선 프로토콜들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(4000)는 복수의 통신 칩(4008)을 포함할 수 있다. 예를 들어, 제1 통신 칩(4008)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(4008)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(4000)의 프로세서(4004)는 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 포함한다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(4008)도 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 또한 포함할 수 있다.
추가 실시예들에서, 컴퓨팅 디바이스(4000) 내에 하우징된 다른 컴포넌트는 본 발명의 실시예들의 구현들에 따라 CEBL을 이용하여 제조된 하나 이상의 구조체를 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(4000)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(4000)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 설명된 것을 포함하여 본 발명의 실시예들의 예시된 구현들의 전술한 설명은 모든 것을 망라하는 것으로 의도되지 않고, 또는 개시된 정밀한 형태들로 본 발명을 제한하는 것으로 의도되지 않는다. 본 발명의 특정 구현들 및 본 발명에 대한 예들은 예시의 목적으로 본 명세서에 설명되지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 전술한 상세한 설명에 비추어 본 발명에 대해 이루어질 수 있다. 다음의 청구항들에 이용되는 용어들은 본 발명을 본 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는 전적으로 다음의 청구항들에 의해 결정되어야 하며, 이는 청구항 해석의 확립된 원칙들에 따라 해석되어야 한다.
실시예에서, e-빔 툴을 위한 블랭커 애퍼처 어레이(BAA)는 제1 방향을 따라 개구들의 제1 컬럼을 포함한다. BAA는 또한 제1 방향을 따라 그리고 개구들의 제1 컬럼로부터 스태거링된 개구들의 제2 컬럼을 포함한다. 개구들의 제1 및 제2 컬럼들은 함께 제1 방향에서 피치를 갖는 어레이를 형성한다. BAA의 스캔 방향은 제1 방향과 직교하는 제2 방향을 따른다. 어레이의 피치는 제2 방향과 평행한 배향을 위한 라인들의 타겟 패턴의 최소 피치 레이아웃의 절반에 해당한다.
한 실시예에서, 개구들의 제1 컬럼은 제1 방향으로 정렬된 개구들의 제1 단일 컬럼이고, 개구들의 제2 컬럼은 제1 방향으로 정렬된 개구들의 제2 단일 컬럼이다.
한 실시예에서, 제2 방향을 따라 스캔될 때, 개구들의 제1 컬럼의 개구들은 개구들의 제2 컬럼의 개구들과 중첩되지 않는다.
한 실시예에서, 제2 방향을 따라 스캔될 때, 개구들의 제1 컬럼의 개구들은 개구들의 제2 컬럼의 개구들과 약간 중첩된다.
한 실시예에서, 개구들의 제1 및 제2 컬럼들은 실리콘의 얇은 슬라이스에 형성된 애퍼처들의 제1 및 제2 컬럼들이다.
한 실시예에서, 애퍼처들의 제1 및 제2 컬럼들 중 하나 이상의 애퍼처들은 그 주위에 금속을 갖는다.
한 실시예에서, 어레이의 피치는 대략 10 나노미터 e-빔 스폿 크기 피치에 해당하고, 라인들의 타겟 패턴의 최소 피치 레이아웃은 대략 20 나노미터이다.
한 실시예에서, 개구들의 제1 및 제2 컬럼들의 수량은 실리콘의 얇은 슬라이스에 형성된 총 8192개의 애퍼처들에 이른다.
실시예에서, 반도체 구조체에 대한 패턴을 형성하는 방법은 기판 위에 평행 라인들의 패턴을 형성하는 것을 수반한다. 평행 라인들의 패턴은 최소 피치 레이아웃을 갖는다. 이 방법은 또한, e 빔 툴의 스캔 방향과 평행한 평행 라인들의 패턴을 제공하기 위해 e 빔 툴에서 기판을 정렬하는 것을 수반한다. e-빔 툴은 어레이 방향을 따라 개구들의 제1 어레이를 갖고 어레이 방향을 따라 그리고 개구들의 제1 어레이로부터 스태거링된 개구들의 제2 어레이를 갖는 블랭커 애퍼처 어레이(BAA)를 포함한다. 개구들의 제1 및 제2 어레이들은 어레이 방향으로 피치를 갖는 어레이를 형성한다. 어레이 방향은 스캔 방향과 직교한다. 어레이의 피치는 평행 라인들의 패턴의 최소 피치 레이아웃의 절반에 해당된다. 방법은 또한 스캔 방향을 따라 기판을 스캔함으로써 평행 라인들의 패턴에 대한 라인 파단부들(line breaks)을 제공하기 위해 평행 라인들의 패턴 내에 또는 위에 컷들 또는 비아들의 패턴을 형성하는 것을 수반한다.
한 실시예에서, 평행 라인들의 패턴을 형성하는 것은 피치 이등분 또는 피치 사등분 기술을 이용하는 것을 수반한다.
한 실시예에서, 컷들 또는 비아들의 패턴을 형성하는 것은 포토레지스트 재료의 층의 영역들을 노출하는 것을 수반한다.
한 실시예에서, e-빔 툴을 위한 컬럼은 전자들의 빔을 제공하기 위한 전자 소스를 포함한다. 제한 애퍼처는 전자들의 빔의 빔의 경로를 따라 전자 소스와 결합된다. 높은 종횡비 조명 광학은 전자들의 빔의 빔의 경로를 따라 제한 애퍼처와 결합된다. 성형 애퍼처는 전자들의 빔의 빔의 경로를 따라 높은 종횡비 조명 광학과 결합된다. 블랭커 애퍼처 어레이(BAA)는 전자들의 빔의 빔의 경로를 따라 성형 애퍼처와 결합된다. BAA는 제1 방향을 따라 개구들의 제1 어레이를 포함한다. BAA는 또한 제1 방향을 따라 그리고 개구들의 제1 어레이로부터 스태거링된 개구들의 제2 어레이를 포함한다. 개구들의 제1 및 제2 어레이들은 함께 제1 방향에서 피치를 갖는 어레이를 형성한다. 컬럼은 전자들의 빔의 빔의 경로를 따라 BAA와 결합된 최종 애퍼처를 더 포함한다. 컬럼은 또한 전자들의 빔을 수신하기 위한 샘플 스테이지를 포함한다. 샘플 스테이지의 스캔 방향은 BAA의 제1 방향과 직교하는 제2 방향을 따른다. BAA의 어레이의 피치는 제2 방향과 평행한 배향을 위한 라인들의 타겟 패턴의 최소 피치 레이아웃의 절반에 해당한다.
한 실시예에서, 샘플 스테이지가 제2 방향을 따라 스캔될 때, BAA의 개구들의 제1 어레이의 개구들은 BAA의 개구들의 제2 어레이의 개구들과 중첩되지 않는다.
한 실시예에서, 샘플 스테이지가 제2 방향을 따라 스캔될 때, BAA의 개구들의 제1 어레이의 개구들은 BAA의 개구들의 제2 어레이의 개구들과 약간 중첩된다.
한 실시예에서, BAA는 실리콘의 얇은 슬라이스에 배치된 물리적 애퍼처들의 어레이이다.
한 실시예에서, BAA의 개구들의 제1 및 제2 어레이들의 개구들 중 하나 이상은 그 주위에 금속을 갖는다.
한 실시예에서, 금속은 전자들의 빔의 일부를 컬럼 내의 패러데이 컵 또는 블랭킹 애퍼처로 전달하거나 조종하기 위한 하나 이상의 전극들을 포함한다.
한 실시예에서, BAA의 어레이의 피치는 대략 10 나노미터 e-빔 스폿 크기 피치에 해당하고, 라인들의 타겟 패턴의 최소 피치 레이아웃은 대략 20 나노미터이다.
한 실시예에서, BAA는 8192개의 애퍼처들을 갖는다.
한 실시예에서, 성형 애퍼처는 1차원 성형 애퍼처이다.
한 실시예에서, 샘플 스테이지는 교호 직교층 패터닝을 수용하기 위해 90도만큼 회전 가능하다.

Claims (21)

  1. e 빔 툴을 위한 블랭커 애퍼처 어레이(BAA)로서, 상기 BAA는,
    제1 방향을 따르는 개구들의 제1 컬럼; 및
    상기 제1 방향을 따르고 상기 개구들의 제1 컬럼로부터 스태거링되는 개구들의 제2 컬럼 - 개구들의 상기 제1 및 제2 컬럼들은 상기 제1 방향에서 피치를 갖는 어레이를 함께 형성함 -을 포함하고,
    상기 BAA의 스캔 방향은 상기 제1 방향과 직교하는 제2 방향을 따르고,
    상기 어레이의 상기 피치는 상기 제2 방향과 평행한 배향을 위한 라인들의 타겟 패턴의 최소 피치 레이아웃의 절반에 해당하며,
    상기 제2 방향을 따라 스캔될 때, 상기 개구들의 제1 컬럼의 상기 개구들은 상기 개구들의 제2 컬럼의 상기 개구들과 중첩되는, 블랭커 애퍼처 어레이(BAA).
  2. 제1항에 있어서, 상기 개구들의 제1 컬럼은 상기 제1 방향으로 배열된 개구들의 제1 단일 컬럼이고, 상기 개구들의 제2 컬럼은 상기 제1 방향으로 배열된 개구들의 제2 단일 컬럼인, 블랭커 애퍼처 어레이(BAA).
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 개구들의 상기 제1 및 제2 컬럼들은 실리콘의 얇은 슬라이스에 형성된 애퍼처들의 제1 및 제2 컬럼들인, 블랭커 애퍼처 어레이(BAA).
  6. 제5항에 있어서, 상기 애퍼처들의 제1 및 제2 컬럼들의 상기 애퍼처들 중 하나 이상은 그 주위에 금속을 갖는, 블랭커 애퍼처 어레이(BAA).
  7. 제1항에 있어서, 상기 어레이의 상기 피치는 10 나노미터 e-빔 스폿 크기 피치에 해당하고, 라인들의 상기 타겟 패턴의 상기 최소 피치 레이아웃은 20 나노미터인, 블랭커 애퍼처 어레이(BAA).
  8. 제1항에 있어서, 개구들의 상기 제1 및 제2 컬럼들의 수량은 실리콘의 얇은 슬라이스에 형성된 총 8192개의 애퍼처들에 이르는, 블랭커 애퍼처 어레이(BAA).
  9. 반도체 구조체를 위한 패턴을 형성하는 방법으로서,
    기판 위에 평행 라인들의 패턴을 형성하는 단계 - 상기 평행 라인들의 패턴은 최소 피치 레이아웃을 가짐 -;
    e 빔 툴의 스캔 방향과 평행한 상기 평행 라인들의 패턴을 제공하기 위해 상기 e 빔 툴에서 상기 기판을 정렬하는 단계 - 상기 e 빔 툴은 어레이 방향을 따르는 개구들의 제1 어레이 및 상기 어레이 방향을 따르고 개구들의 상기 제1 어레이로부터 스태거링되는 개구들의 제2 어레이를 포함하는 블랭커 애퍼처 어레이(BAA)를 포함하고, 개구들의 상기 제1 및 제2 어레이들은 상기 어레이 방향에서 피치를 갖는 어레이를 형성하고, 상기 어레이 방향은 상기 스캔 방향과 직교하고, 상기 어레이의 상기 피치는 상기 평행 라인들의 패턴의 상기 최소 피치 레이아웃의 절반에 해당함 -; 및
    상기 스캔 방향을 따라 상기 기판을 스캔함으로써 상기 평행 라인들의 패턴에 대한 라인 파단부들을 제공하기 위해 상기 평행 라인들의 패턴 내에 또는 위에 컷들 또는 비아들의 패턴을 형성하는 단계를 포함하고,
    상기 스캔 방향을 따라 스캔될 때, 상기 개구들의 제1 어레이의 상기 개구들은 상기 개구들의 제2 어레이의 상기 개구들과 중첩되는, 방법.
  10. 제9항에 있어서, 상기 평행 라인들의 패턴을 형성하는 단계는 피치 이등분 또는 피치 사등분 기술을 이용하는 단계를 포함하는, 방법.
  11. 제9항에 있어서, 상기 컷들 또는 비아들의 패턴을 형성하는 단계는 포토레지스트 재료의 층의 영역들을 노출시키는 단계를 포함하는 방법.
  12. e 빔 툴을 위한 컬럼으로서, 상기 컬럼은,
    전자들의 빔을 제공하기 위한 전자 소스;
    상기 전자들의 빔의 상기 빔의 경로를 따라 상기 전자 소스와 결합된 제한 애퍼처;
    상기 전자들의 빔의 상기 빔의 상기 경로를 따라 상기 제한 애퍼처와 결합된 높은 종횡비 조명 광학계;
    상기 전자들의 빔의 상기 빔의 상기 경로를 따라 상기 높은 종횡비 조명 광학계와 결합된 성형 애퍼처;
    상기 전자들의 빔의 상기 빔의 상기 경로를 따라 상기 성형 애퍼처와 결합된 블랭커 애퍼처 어레이(BAA) - 상기 BAA는,
    제1 방향을 따르는 개구들의 제1 어레이; 및
    상기 제1 방향을 따르고 상기 개구들의 제1 어레이로부터 스태거링되는 개구들의 제2 어레이 - 개구들의 상기 제1 및 제2 어레이들은 상기 제1 방향에서 피치를 갖는 어레이를 함께 형성함 -을 포함함 -;
    상기 전자들의 빔의 상기 빔의 상기 경로를 따라 상기 BAA와 결합된 최종 애퍼처; 및
    상기 전자들의 빔을 수신하기 위한 샘플 스테이지 - 상기 샘플 스테이지의 스캔 방향은 상기 BAA의 상기 제1 방향과 직교하는 제2 방향을 따르고, 상기 BAA의 상기 어레이의 상기 피치는 상기 제2 방향과 평행한 배향을 위한 라인들의 타겟 패턴의 최소 피치 레이아웃의 절반에 해당함 -;
    를 포함하고,
    상기 샘플 스테이지는 상기 제2 방향을 따라 스캔되고, 상기 BAA의 상기 개구들의 제1 어레이의 상기 개구들은 상기 BAA의 상기 개구들의 제2 어레이의 상기 개구들과 중첩되는, e 빔 툴을 위한 컬럼.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 BAA는 실리콘의 얇은 슬라이스에 배치된 물리적 애퍼처들의 어레이인, e 빔 툴을 위한 컬럼.
  16. 제15항에 있어서, 상기 BAA의 애퍼처들의 상기 제1 및 제2 어레이들의 상기 애퍼처들 중 하나 이상은 그 주위에 금속을 갖는, e 빔 툴을 위한 컬럼.
  17. 제16항에 있어서, 상기 금속은 상기 전자들의 빔의 일부를 상기 컬럼 내에 하우징된 패러데이 컵 또는 블랭킹 애퍼처로 전달하거나 조종하기 위한 하나 이상의 전극들을 포함하는, e 빔 툴을 위한 컬럼.
  18. 제12항에 있어서, 상기 BAA의 상기 어레이의 상기 피치는 10 나노미터 e-빔 스폿 크기 피치에 해당하고, 라인들의 상기 타겟 패턴의 상기 최소 피치 레이아웃은 20 나노미터인, e 빔 툴을 위한 컬럼.
  19. 제18항에 있어서, 상기 BAA는 8192개의 애퍼처들을 갖는, e 빔 툴을 위한 컬럼.
  20. 제12항에 있어서, 상기 성형 애퍼처는 1차원 성형 애퍼처인, e 빔 툴을 위한 컬럼.
  21. 제12항에 있어서, 상기 샘플 스테이지는 교호 직교층 패터닝을 수용하기 위해 90도만큼 회전 가능한, e 빔 툴을 위한 컬럼.
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