KR102384309B1 - 상-변화 랜덤 액세스 메모리 쓰기 교란 완화 - Google Patents

상-변화 랜덤 액세스 메모리 쓰기 교란 완화 Download PDF

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Abstract

본 발명의 실시 예에 따른 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법은 타겟 워드라인에 프로그램 펄스 전압을 인가하는 단계, 제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계, 비선택된 비트라인들의 비트라인 전압을 설정하는 단계, 및 비선택된 워드라인들의 워드라인 전압을 설정하는 단계를 수행하고, 타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계, 제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계, 변경되지 않는 메모리 셀들 상의 최대 전압 강하의 피크가 제2 값보다 크거나 같은 경우, 상기 비선택 워드라인들의 상기 워드라인 전압을 제1 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 워드라인 전압을 0으로 설정하는 단계, 및 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 크거나 같은 경우, 상기 비선택 비트라인들의 상기 비트라인 전압을 제3 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 비트라인 전압을 0으로 설정하는 단계를 수행한다.

Description

상-변화 랜덤 액세스 메모리 쓰기 교란 완화{PHASE-CHANGE RANDOM ACCESS MEMORY (PRAM) WRITE DISTURB MITIGATION}
본 발명은 불휘발성 메모리 장치들의 쓰기 방법에 관한 것으로, 좀 더 상세하게는 감소된 쓰기 교란을 갖는 불휘발성 메모리 장치 쓰기 방법에 관한 것이다.
상-변화 랜덤 액세스 메모리(PRAM: phase-change random access memory)는 종래의 메모리 기술들과 비교하여 향상된 스케일링 가능성을 갖는다. 수직 적층들(vertical stacks)을 통해 용량을 증가시키고, 피쳐 크기를 작게하기 위해, 적절한 수직 3차원 아키텍쳐(vertical three-dimensional architecture)가 요구된다. 구분된 워드라인 및 비트라인 와이어 바들(또는 V-PRAM과 같은 평면들)이 가변-저항 물질들과 연결된 크로스-포인트 구조들은 PRAM의 내재된 특징들을 가능하게 할 수 있고, 고온을 견딜 수 있는 공정 수직 빌드업(process vertical buildup)의 이점을 갖는다. 그러나 크로스-포인트 구성은 신뢰성 및 전력 소비의 문제점을 갖는다.
쓰기 교란 현상(write disturb phenomenon)은 크로스-포인트 형태에서 타겟 셀에 대한 쓰기 전압이 인가될 때 발생한다. 로우의 모든 셀들이 동일한 워드라인을 공유하기 때문에, 전압이 모든 셀에 인가된다. SET 동작(예를 들어, 양의 상하 전극들에 의해 낮은-저항을 설정하는 것), 변경될 셀들은 그것들의 연관된 비트라인들과 접지 연결을 갖는다. 저항 쉘(resistance shell)을 유지해야 하는 셀들은 비트라인 전압 강하를 최소화하는 비트라인 전압을 갖고, 이는 교란을 유발한다. 이러한 셀들의 비트라인들이 쓰기 전압으로 설정된 경우, 그것들의 전압 강하 및 교란은 "0(zero)"으로 감소된다. 그러나 동일한 비트라인 및 비선택된 워드라인들에 위치한 대응하는 셀들은 그것들의 하부 전극에 쓰기 전압을 갖기 때문에, 그것들의 워드라인 전압이 같아야 비선택된 셀들에서 낮은-저항이 설정된다.
종래의 쓰기 방식은 V/2 또는 V/3에 의해 쓰기 전압 교란을 해결한다. V/2에서, 비선택된 워드라인들 및 비트라인들은 쓰기 전압의 절반으로 바이어스된다. 도 1a는 5×5 어레이 매트릭스를 갖는 구조를 보여준다. 워드라인(WL) 로우들은 비트라인들(BL) 상에 위치되고, 각 교차점은 PRAM 장치 내에서 WL 및 BL을 연결한다. 중앙의 셀이 기입될 셀이고, 흑색 원으로 표시된다. 백색 원은 쓰기 교란에 의해 영향을 받는 셀들이다. 기입된 셀과 비트라인을 공유하는 셀들 및 동일한 워드라인 상의 셀들은 기입될 셀들이 아니며, V/2 크기에서 전압 강하 교란을 갖는다. 제한된 SET/RESET 내구성 사이클로 인해, 그리고 효율적인 에러 정정 방식들이 바이너리 시메트릭 채널에 대하여 존재하기 때문에, 데이터가 각 비트에 대하여 바이너리 IID Bernoulli-1/2 가능성으로 스크램블될 수 있음이 가정될 수 있다. 이 경우, 각 워드라인의 거의 절반은 고-저항 셀들을 포함하고, 이에 따라, 어레이 매트릭스의 대략 절반은 쓰기 교란을 겪을 수 있다. V/3에서, 도 1b에 도시된 바와 같이, 비선택된 워드라인들은 V/3으로 바이어스되고, 비선택된 비트라인들은 2V/3으로 바이어스된다. 이러한 방식은 전압의 교란 크기를 V/3의 절대값으로 감소시키기 위한 것이나, 거의 모든 어레이 셀들이 단일 비트 플립 및 랜덤 워드라인 데이터 교란의 영향을 받는다. 기입된 셀과 동일한 행의 의도하지 않은 셀들은 +V/3으로 바이어스되고, 다른 워드라인의 다른 셀들은 -V/3에 의해 영향을 받는다.
본 발명의 목적은 감소된 쓰기 교란을 갖는 불휘발성 메모리 장치 쓰기 방법을 제공하는 데 있다.
본 발명의 예시적인 실시 예에 따르면, 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법이 제공된다. 상기 방법은 제1 단계에서: 타겟 워드라인에 프로그램 펄스 전압을 인가하는 단계; 제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계; 비선택된 비트라인들의 비트라인 전압을 설정하는 단계; 및 비선택된 워드라인들의 워드라인 전압을 설정하는 단계를 수행하고, 제2 단계에서: 타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계; 제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계; 변경되지 않는 메모리 셀들 상의 최대 전압 강하의 피크가 제2 값보다 크거나 같은 경우, 상기 비선택 워드라인들의 상기 워드라인 전압을 제1 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 워드라인 전압을 0으로 설정하는 단계; 및 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 크거나 같은 경우, 상기 비선택 비트라인들의 상기 비트라인 전압을 제3 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 비트라인 전압을 0으로 설정하는 단계를 수행한다.
상기 제1 단계는 셋(SET) 단계이고, 상기 제2 단계는 리셋(RESET) 단계이다.
상기 불휘발성 메모리 장치는 상-변화 랜덤 액세스 메모리(phase-change random access memory)이다.
상기 제1 저항 상태는 저 저항 상태이고, 상기 제2 저항 상태는 고 저항 상태이다.
상기 워드라인들 및 상기 비트라인들은 MxN 어레이를 형성하고, 단, M 및 N 각각은 1보다 큰 정수이고, 상기 비선택된 비트라인들의 상기 비트라인 전압은 하기의 수학식으로 표현되고,
Figure 112020036634985-pat00001
상기 수학식의 VBL은 상기 비선택된 비트라인들의 상기 비트라인 전압이고, VPP는 상기 프로그램 펄스 전압이다.
상기 워드라인들 및 상기 비트라인들은 MxN 어레이를 형성하고, 단, M 및 N 각각은 1보다 큰 정수이고, 상기 비선택된 워드라인들의 상기 워드라인 전압은 하기의 수학식으로 표현되고,
Figure 112020036634985-pat00002
상기 수학식의 VWL은 상기 비선택된 워드라인들의 상기 워드라인 전압이고, 상기 VPP는 상기 프로그램 펄스 전압이다.
상기 제1 값은 (0.9965-0.9934α)와 상기 프로그램 펄스 전압의 곱이고, 상기 α는 0과 1 사이의 값이다.
상기 제3 값은 (0.4982-0.4967α)와 상기 프로그램 펄스의 곱이고, 상기 α는 0과 1 사이의 값이다.
상기 제2 값은 상기 프로그램 펄스를 3으로 나눈 값이다.
본 발명의 예시적인 실시 예에 따르면, 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법이 제공된다. 상기 방법은 제1 단계에서: 타겟 워드라인으로 프로그램 펄스 전압을 인가하는 단계; 제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계; 비선택된 비트라인들 및 워드라인들을 접지하는 단계를 수행하고, 제2 단계에서: 타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계; 제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계; 상기 비선택된 워드라인들의 워드라인 전압을 설정하는 단계; 및 상기 비선택된 비트라인들의 비트라인 전압을 설정하는 단계를 수행한다.
상기 제1 단계는 셋(SET) 단계이고, 상기 제2 단계는 리셋(RESET) 단계이다.
상기 불휘발성 메모리 장치는 상-변화 랜덤 액세스 메모리(phase-change random access memory)이다.
상기 제1 저항 상태는 저 저항 상태이고, 상기 제2 저항 상태는 고 저항 상태이다.
상기 워드라인 전압은 하기의 수학식으로 표현되고,
Figure 112020036634985-pat00003
상기 수학식의 VWL은 상기 워드라인 전압이고, VPP는 상기 프로그램 펄스 전압이다.
상기 비트라인 전압은 하기의 수학식으로 표현되고,
Figure 112020036634985-pat00004
상기 수학식의 VBL은 상기 비트라인 전압이고, VPP는 상기 프로그램 펄스 전압이다.
본 발명의 예시적인 실시 예들에 따르면, 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법이 제공된다. 상기 방법은: 타겟 워드라인으로 프로그램 펄스를 인가하는 단계; 제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계; 비선택된 비트라인들의 비트라인 전압을 설정하는 단계; 비선택된 워드라인들의 워드라인 전압을 설정하는 단계; 타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계; 제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계; 및 변경되지 않는 메모리 셀들의 피크 최대 전압 강하가 제2 값보다 크거나 같은 경우, 상기 비선택된 워드라인들의 상기 워드라인 전압을 제1 값으로 설정하는 단계를 포함한다.
상기 방법은 피크 최대 전압 강하가 상기 제2 값보다 작은 경우, 상기 워드라인 전압을 0으로 설정하는 단계를 더 포함한다.
상기 방법은 상기 피크 최대 전압 강하가 상기 제2 값보다 큰 경우 상기 비선택된 비트라인들의 상기 비트라인 전압을 설정하는 단계를 더 포함한다.
상기 방법은 상기 피크 최대 전압 강하가 상기 제2 값보다 작은 경우, 상기 비트라인 전압을 0으로 설정하는 단계를 더 포함한다.
상기 불휘발성 메모리 장치는 상-변화 랜덤 액세스 메모리(phase-change random access memory)이다.
본 발명에 따르면, 감소된 쓰기 교란을 갖는 불휘발성 메모리 장치 쓰기 방법이 제공된다. 따라서, 불휘발성 메모리 장치의 신뢰성이 향상된다.
본 발명의 상술된 또는 다른 특징들은 첨부된 도면들과 함께 이하의 상세한 설명으로부터 명확해질 것이다.
도 1a는 종래의 쓰기 방식을 보여준다.
도 1b는 종래의 다른 쓰기 방식을 보여준다.
도 2는 본 발명의 예시적인 실시 예에 따라, 크로스-포인트 상-변화 랜덤 액세스 메모리(cross-point PRAM; cross-point phase-change random access memory)의 쓰기 동작동안, 어레이 셀 전압-강하의 매개변수 모델링(parametric modeling)을 보여준다.
도 3은 비선택된 워드라인 및 비트라인 전압들에 대한, 본 발명의 예시적인 실시 예에 따른 전력 함수 연산을 보여준다.
도 4a는 본 발명의 예시적인 실시 예에 따른 최소 평균 교란들 및 전력 소모에 대한 최적화 결과들을 보여준다
도 4b는 도 4a에 대한 추가적인 테이블 데이터이다.
도 5a 및 도 5b는 본 발명의 예시적인 실시 예에 따른, 평균 전압 교란 및 전력을 최소화하는 쓰기 방식을 보여준다.
도 6은 본 발명의 예시적인 실시 예에 따른, 셀당 최소 피크 교란을 위한 쓰기 절차를 보여준다.
도 7은 V/2 및 V/3의 종래의 쓰기 방식들과 비교한 본 발명의 예시적인 실시 예에 따른 알고리즘 1 및 알고리즘 2의 이득 분석 결과를 보여준다.
도 8은 알고리즘 1 및 알고리즘 2 및 V/2 및 V/3의 쓰기 방식들 사이의 이득 차이를 보여준다.
도 9는 본 발명의 예시적인 실시 예에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도면의 값들은 예시적인 실시 예를 위해 제공되나, 본 발명이 이에 제한되지 않음이 이해될 것이다.
본 발명의 예시적인 실시 예에 따르면, 전압 교란 및 누설 전류 손실이 감소될 수 있는 쓰기 알고리즘이 제공되고, 이에 따라 신뢰성이 향상되고, 비용이 감된다.
이하에서, 함수 또는 워드라인/비트라인 전압들로서 PRAM(phase-change random access memory) 크로스-포인트 매트릭스의 전력 소모 및 교란이 모델링되고, 셀당 제한된 피크 전압으로 전력 최적화가 수행된다. 본 발명의 예시적인 실시 예에 따른 전력-효율적인 쓰기 알고리즘이 설명된다.
제한된 전력-최적화 쓰기 동작(Constrained Power-Optimized Write Operation)
A. 기호들(Nations)
기호 1; M×N 어레이 매트릭스에서 쓰기 동작((Write operation in MxN array matrix): 메모리 셀 어레이는 M개의 로우들 및 N개의 컬럼들을 포함하는 것으로 표기된다. 각 쓰기 동작은 워드라인 단위로 수행되고, 2개의 단계들먼저 낮은-저항 상태로 설정 (워드라인에서 비트라인으로 정방향의 전압), 그리고 다음으로 높은 저항 셀들로 기입하는 것을 포함한다. 이러한 쓰기 순서는 리셋-이전-셋(SET-before-RESET)이라 칭하고, 반대 순서는 셋-이전-리셋(RESET-before-SET)이다.
기호 2; 프로그램 펄스 전압(Program pulse voltage): 프로그램(SET 기입, 낮은 저항 상태(LRS; low resistance state)) 펄스를 위해 요구되는 전압 크기는 VPP 또는 단순히 V로 표기된다. 동일한 값의 음 전압(negative voltage)은 RESET(높은 저항 상태(HRS; high resistance state)로 설정하는 것)을 위해 사용된다.
기호 3; 비선택된 워드라인/비트라인 전압(Unselected wordline/bitline voltage): 비선택된 워드라인들 및 비트라인들로 인가되는 전압은 VWL 및 VBL로 표기된다. 워드라인 및 비트라인에 대한 약어는 각각 WL 및 BL이다.
기호 4; 불필요한 전력 소모(Redundant power dissipation): 쓰기 동작을 수행할 때, 의도하지 않은 전압 강하들(VU로 표기됨.)은 변경되지 않는 메모리 셀들에 인가된다. 이러한 전압이 장치를 통해 흐르는 전류(IU)와 곱해진 것은 쓰기 동안의 불필요한 전력 소비를 가리키며, PU로 표기된다. 다른 가능한 VU 값들의 S={V U1 , V U2 , …}의 세트에 대하여, R={R 0 , R 1 , …R L-1 } 외의 각 저항 Rj에 대하여, 대응하는 영향을 받는 셀들의 개수는 G(V Ui ,R j )로 표기된다. 즉, PU는 수학식 1과 같을 수 있다.
Figure 112020036634985-pat00005
데이터는 바이너리 IID Bernoulli-1/2 분포로 랜덤화되고, 이에 따라, 전압 강하(VUi)를 갖는 셀들의 개수(G(VUi)로 표기됨)는 저항 레벨들에 따라 동등하게 분산된다: 각 레벨당 G(VUi)/L개의 셀들. L개의 레벨들을 갖는 셀들을 포함하는 메모리에서는 수학식 2와 같이 불필요한 전력 소모(PU)가 나타날 수 있다.
Figure 112020036634985-pat00006
상수(Req/L)는 쓰기 알고리즘에 종속되지 않으며, 평준화(normalization)을 위해 1의 값으로 할당될 것이다.
기호 5; 최대 전압 교란(Maximal voltage disturb): 변경되지 않는 어레이 셀 상에서의 최대 전압 강하는 VMD로 표기되고 수학식 3과 같을 수 있다.
Figure 112020036634985-pat00007
기호 6; 셀 교란 및 어레이 크기 제한(Cell disturb and array size constraints): 워드라인 쓰기는 전압 교란에 의해 발상하는 저항 드리프트(resistance drift)의 제한된 크기를 용인할 수 있다. 그러므로, 변경되지 않는 셀들 상에서의 최대 전압 강하는 VPEAK까지로 제한된다. 메모리 어레이 크기는 불필요한 전력 소모의 피크치(PPEAK로 표기됨.)에 의해 제한된다. 이는 수학식 4와 같을 수 있다.
Figure 112020036634985-pat00008
제한은 전력 및 교란 최적화를 수행할 때 언급된 바와 같이 서로 의존한다.
B. 쓰기 동작의 전기적 모델(Electric Model of Write Operation)
셋 동작(SET operation)에서, 타겟 워드라인은 VPP(V)로 바이어스되고, LRS로 기입될 셀들의 비트라인들은 접지된다. 비선택된 WL/BL은 도 2에 도시된 바와 같이, VWL/VBL 파라미터들로 인가된다. 리셋 동작(RESET operation)에서, 동일한 전압이 WL을 BL로 교체하거나 그 반대로 (같은 워드 라인에서 HRS에 셀을 기록 할 때) 할당된다.
도 2는 본 발명의 실시 예에 따른 크로스-포인트 상-변화 메모리(PRAM)의 쓰기 동작안 어레이 셀 전압-강하의 매개변수 모델링을 보여준다. LRS로 SET될 선택된 셀들은 전압 강하(V)를 갖고, 변수들 VWL/VBL이 비선택된 워드라인들 및 비트라인들로 인가된다. 분석은 어레이 셀들 상에서의 4가지 타입들의 전압 강하들을 보여준다. I. 타겟 셀들의 전압 강하(V), II. 타겟 셀과 동일한 비트라인 상의 셀들의 전압 강하(VWL), III. 기입된 셀들과 동일한 워드라인 상의 셀들의 전압 강하(V-VBL), 및 IV. 이전 그룹들 중 하나에 속하지 않는 셀들의 전압 강하(VWL-VBL). 리셋 절차(RESET process)는 유시한 분석을 갖는다.
어레이 셀들 상의 전압 강하의 프레임웨크를 분석하면, 4가지 가능성들이 존재한다.
I. LRS로의 타겟 셀들
V1=VPP
II. 타겟 LRS 셀과 동일한 비트 라인을 공유하는 셀들
V2=VWL
III. HRS를 위한 타겟 WL 상의 셀들
V3=VPP-VBL
IV. LRS 셀들과 WL/BL을 공유하지 않는 다른 셀들
V4=VWL-VBL
각 타입의 셀들의 총량은 전력을 위해 평가된다. 따라서, HRS의 셀들의 개수가 LRS의 셀들의 개수와 같은 것으로 가정하고 간략화하는 것이 충분할 것이다. (랜더마이저를 통한 IID Bernoulli-1/2 분산). 그러므로, 워드라인 셀들의 절반의 쓰기 SET 어드레스들은 수학식 5와 같을 수 있다.
Figure 112020036634985-pat00009
C. 최저 평균 교란 및 전력을 위한 최적화(Optimization for Minimum Average Disturb and Power)
의도하지 않은 셀들 상의 평균 전압 교란 및 전력 소모는 상관되며, 이에 따라 두가지 모두는 불필요한 전력을 최소화함으로써 최적화될 수 있다. 전압 타입들(I~IV)의 세트(S) 및 연산된 영향을 받는 셀들의 전력 함수는 수학식 6과 같을 수 있다.
Figure 112020036634985-pat00010
전력 함수는 V1 내지 V4가 VPEAK를 초과하지 않거나 또는 -VPEAK 미만인 제약 조건에 따라 최소화되어야 한다. 이는 수학식 7로 표현될 수 있다.
Figure 112020036634985-pat00011
주어진 함수의 최적화는 최대/최소 지점들을 찾음으로써 수행될 수 있다. 이는 수학식 8로 표현될 수 있다.
Figure 112020036634985-pat00012
VWL에 의한 유도를 0으로 하면, 수학식 9로 표현될 수 있다.
Figure 112020036634985-pat00013
VBL에 의한 유도에 대하여 동일하게 분석하면, 수학식 10으로 표현될 수 있다.
Figure 112020036634985-pat00014
다시, VBL의 유도를 0으로 균등화하면, 수학식 11로 표현될 수 있다.
Figure 112020036634985-pat00015
극점(extremum point)는 수학식 12와 같을 수 있다.
Figure 112020036634985-pat00016
극한 타입의 분석은 수학식 13과 같을 수 있다.
Figure 112020036634985-pat00017
따라서, 포인트는 안장점(saddle point)가 아니며, 최대 또는 최소 중 하나일 수 있다.
따라서, 수학식 14가 표현될 수 있다.
Figure 112020036634985-pat00018
M, N은 1보다 큰 정수이고, 이 때 최소이다.
M의 값은 큰 것으로 예상되고, 제한된 피크 값들 밖으로 최적 포인트를 이동시킬 수 있다. VPEAK를 VPP의 일부인 α로 매개변수화하면 수학식 15로 표현될 수 있다.
Figure 112020036634985-pat00019
대응하는 제한 조건은 수학식 16으로 표현될 수 있다.
Figure 112020036634985-pat00020
큰 M을 갖는
Figure 112020036634985-pat00021
의 필요조건은 VPP와 가까운 피크 전압을 요구할 수 있고, 현재 최적화는 이웃 셀들의 저항을 변화시킬 수 있다. 그러나
Figure 112020036634985-pat00022
의 필요조건은 RESET 동안, HRS로 기입될 동일한 워드라인의 셀들을 유지한다. 그러므로, 이러한 셀들에 대한 교란은 후속 쓰기 단계에서 그것을 정정할 것이므로, SET 단계에서 용인될 수 있다.
이후의 RESET 단계 전압들은 교란을 용인할 수 없기 때문에, 다시 최적화되어야 한다. 비선택된 WL 및 BL 전압들은 αVPP 값에 의존한다. 최적의 비선택된 WL 및 BL의 전압들을 얻기 위해 VPP와 곱해지는 계수들(CWL, CBL)을 얻기 위해 α에 기반된 전력 함수가 분석된다. 이는 수학식 17로 표현될 수 있다.
Figure 112020036634985-pat00023
제한된 최적화의 결과들은 수학식 18과 같을 수 있다.
Figure 112020036634985-pat00024
도 3은 전력 함수(PU) 대 비선택된 WL/BL 전압들을 보여준다. α=1/2임.
최적화 결과들은 시뮬레이션에 의해 검증되고, 도 4a 및 도 4b에서 설명된다. 예를 들어, 쓰기 전압 VPP=1[V], VPEAK=VPP/2인 경우, 대응하는 전압들은 VWL=CWL=0.5[V] 그리고 VBL=CBL=2.25[V]이다.
좀 더 상세하게, 도 4a는 본 발명의 예시적인 실시 예에 따른 최소 평균 교란들 및 전력 소모에 대한 최적화 결과들을 보여준다. 도 4a의 그래프 및 도 4b의 표는 쓰기 동작 동안 α 대비 비선택된 WL들 및 BL들에 대한 최적화 전압 계수들을 보여준다.
Figure 112020036634985-pat00025
<
Figure 112020036634985-pat00026
,의 제한에서, 의도한 전압들은 0임을 확인할 수 있다. 값들은 공칭 전압(nominal voltage)를 위해 VPP와 곱해져야 한다. 예를 들어, VPP=2V이고, VPEAK=1V인 경우, 비선택된 VWL=1V이고, VBL=0.5V이다.
본 발명의 예시적인 실시 예에 따른 평균 전압 교란 및 전력을 최소화하는 쓰기 방식은 도 5a 및 도 5b에 도시된다.
도 5a는 쓰기 방식의 SET 단계를 보여준다. 도 5a에 도시된 바와 같이, VPP는 타겟 워드라인으로 인가되고(505), LRS로 기입될 셀들의 비트라인들은 접지된다(510). 다음으로, 비선택된 비트라인들의 전압들은 수학식 19로 설정되고(515), 비선택된 워드라인들은 수학식 20으로 설정된다(520)
Figure 112020036634985-pat00027
Figure 112020036634985-pat00028
도 5b는 쓰기 방식의 RESET 단계를 보여준다. 도 5b에 도시된 바와 같이, VPP는 타겟 비트라인으로 인가되고(525), HRS로 기입될 셀들의 워드라인들은 접지된다(530). 이후에, VPEAK≥VPP/3인지 판별된다(535). VPEAK≥VPP/3인 경우, 비선택된 워드라인들의 전압은 VWL=(0.9965 - 0.9934α)VPP로 설정된다(540). 또한, VPEAK≥VPP/3인 경우, 비선택된 비트라인들의 전압은 VBL=(0.4982 - 0.4967 α)VPP로 설정된다(545). VPEAK≥VPP/3가 아닌 경우, 비선택된 워드라인 전압들은 0으로 설정되고(550), 비선택된 비트라인들의 전압들은 0으로 설정된다(555).
D. 최소 피크 교란을 위한 최적화(Optimization for Minimum Peak Disturb)
최소 피크 교란 방식은 VMD(S)를 가능한 만큼 감소시킴 것을 제공한다. VMD(S)는 전압들의 세트(S)에 의존하고, 이하의 수학식 21과 같은 제한된 최적화가 고려된다.
Figure 112020036634985-pat00029
해는 α의 전압에 의존한다. α<1/3이면, 제한을 만족하는 WL/BL이 존재하지 않는다. α≥1/3이면, 해는 수학식 22와 같을 수 있다.
Figure 112020036634985-pat00030
Figure 112020036634985-pat00031
이 경우, VMD(S)는 수학식 23과 같을 수 있다.
Figure 112020036634985-pat00032
리셋 동안, HRS로 변경될 것이기 때문에, SET 단계 동안, -αVPP≤VPP-VBL≤αVPP인 타입 III의 셀들에서 피크 교란이 요구되지 않음이 관찰된다. 그러므로, SET 동작 동안 타겟 워드라인 상이 아닌 모든 셀들에서 쓰기 교란을 0으로 감소될 수 있고, RESET 단계에서 상술된 전압 최적화가 사용될 수 있다. 이러한 방식에서, 쓰기 교란(write disturb)은 50% 감소될 수 있다.
본 발명의 예시적인 실시 예에 따른 셀 당 최소 피크 교란을 위한 쓰기 절차가 도 6에 도시된다.
도 6에 도시된 바와 같이, SET 단계에서: VPP가 타겟 워드라인으로 인가되고(605), LRS로 기입될 셀들의 비트라인들이 접지되고(610), 비선택된 워드라인들 및 비트라인들이 접지된다(615). RESET 단계에서: VPP가 타겟 비트라인으로 인가되고(620), HRS로 기입될 셀들의 워드라인들이 접지되고(625), 비선택된 워드라인들 전압들이 VWL=2VPP/3으로 설정되고(630), 비선택된 비트라인들의 전압들이 VBL=VPP/3으로 설정된다(635).
E. 이득 분석 및 구현(Gain Analysis and Implementations
이하에서, 도 5a, 도 5b, 및 도 6에 도시되고, 상술된 쓰기 방식이 종래의 쓰기 방식들과 비교될 것이다. 도 5a 및 도 5b의 쓰기 방식은 알고리즘1(Algorithm 1)로 지칭되고, 도 6의 쓰기 방식은 알고리즘2(Algorithm 2)로 지칭될 것이다.
전력 소비 관점에서 비교하면, 알고리즘 1은 피크 쓰기 교란 VPP/2에 대하여 α=1/2를 사용(V/2 방식과 동일)하고, 알고리즘 2는 VPP/3의 피크(V/3 방식과 유사)을 사용하나 RESET 단계에서만 적용된다. 전력은 상술된 쓰기 동작(Write Operation) 섹션의 전기 모델에서 설명된 바와 같이 산출된다.
결과들은 도 7에 도시된다. 도 7을 참조하면, α=1/2을 사용하는 알고리즘 1은 V/2 및 V/3 쓰기 방식들과 비교하여, 각각 쓰기 교란에서 50% 및 25%의 감소를 갖고, 70% 및 80%의 전력 감소를 갖는다. 알고리즘 2는 V/2 및 V/3 쓰기 방식들과 비교하여, 각각 66% 및 50%의 쓰기 교란 감소 및 55% 및 70%의 전력 감소를 갖는다. 종래 방식과의 이득 차이는 도 8에 도시된다.
알고리즘 1 및 2의 구현은 전력 공급 칩 모듈의 WL/BL 전압 레귤레이터를 필요로 한다. 알고리즘 1 및 2는 쓰기 동작을 관리하는 칩-내장형 마이크로컨트롤러(chip embedded microcontroller)에서의 적절한 프로그램 소프트웨어를 필요로 한다.
도 9는 본 발명의 예시적인 실시 예에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
본 발명의 예시적인 실시 예들에 따라 사용되는 상변화 메모리 장치들 및 시스템의 예시들은 발명의 명칭이 " Phase Change Memory Devices and Systems, and Related Programming Methods"인 미국등록특허공보 US 8,134,866에 개시되어 있으며, 본 발명의 레퍼런스로 첨부된다.
도 9를 참조하면, 상 변화 메모리 장치(200)는 메모리 셀 어레이(210)를 포함한다. 각 메모리 셀은 N-비트(N은 0보다 큰 정수)를 저장한다. 도 9에서 상세하게 도시되지는 않았으나, 메모리 셀 어레이(210)는 워드라인들과 대응되는 복수의 로우들 및 비트라인들과 대응되는 복수의 컬럼들, 및 비트라인들 및 워드라인들 사이의 교차점에서 매트릭스 형태로 배열된 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(210)의 메모리 셀들 각각은 일반적으로 저항 및 스위칭 장치를 포함한다. 일반적으로 스위칭 장치는 MOS(metal-oxide semiconductor) 트랜지스터 또는 다이오드 와 같은 다양한 소자들에 의해 구현될 수 있다. 더욱이, 메모리 셀 어레이(210)의 각 메모리 셀은 오버-라이트 가능한 메모리 셀일 수 있다. 메모리 셀 어레이(210)에서 사용될 수 있는 메모리 셀들의 예시들은 발명의 명칭이 "Write Drive Circuit in Phase Change Memory Device and Method for Applying Write Current"인 미국등록특허공보 U.S. Pat. No. 6,928,022, 발명의 명칭이 " Low-Current and High-Speed Phase-Change Memory Devices and Methods of Driving The Same"인 미국등록특허공보 U.S. Pat. No. 6,967,865, 발명의 명칭이 " Data Read Circuit for Use in a Semiconductor Memory and a Memory Thereof"인 미국등록특허공보 U.S. Pat. No. 6,982,913에 개시되어 있으며, 본 발명의 레퍼런스들로 첨부된다.
로우 선택 회로(220)는 로우 어드레스(RA)에 응답하여 복수의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있고, 컬럼 선택 회로(230)는 컬럼 어드레스(CA)에 응답하여 복수의 비트라인들의 일부를 선택할 수 있다. 제어 로직 회로(240)는 외부 소스로부터의 쓰기/읽기 커맨드에 응답하여, 상 변화 메모리 장치(200)의 전반적인 동작을 제어하도록 구성될 수 있다. 고 전압 발생 회로(250)는 제어 로직 회로(240)에 의해 제어되고, 로우 선택 회로(220), 컬럼 선택 회로(230), 및 쓰기 드라이버 회로(290)에 의해 사용되는 고전압을 생성하도록 구성된다. 그러나 당업자는 고전압 발생 회로(250)가 전하 펌프 외의 다양한 다른 구성 요소들에 의해 구현될 수 있음을 이해할 것이다.
RSA로 표기된 제1 감지 증폭기 회로(260)는 제어 로직 회로(240)에 의해 제어되고, 노멀 읽기 동작에서 컬럼 선택 회로(230)에 의해 선택된 비트라인들을 통해 셀 데이터를 감지한다. 감지된 데이터는 데이터 입력/출력 버퍼 회로(270)를 통해 출력된다. 제1 감지 증폭 회로(260)는 데이터 버퍼(RDL)과 연결되고, 노멀 읽기 동작에서 감지 전류(I_SENSE)를 데이터 버스(RDL)로 인가한다. VSA로 표기된 제2 감지 증폭기(280)는 제어 로직 회로(240)에 의해 제어되고, 검증 읽기 동작동안, 데이터 입력/출력 버퍼 회로(270)에 저장된 프로그램 데이터를 사용하여 컬럼 선택 회로(230)에 의해 선택된 비트라인들을 통해 셀 데이터를 감지한다. 제2 감지 증폭기 회로(280)는 데이터 입력/출력 버퍼 회로(270)에 임시적으로 저장된 프로그램 데이터에 따라 검증 전류(I_SET 또는 I_RESET)를 선택된 비트라인들로 가변적으로 인가한다.
제2 감지 증폭기 회로(280)에 의해 감지된 셀 데이터는 제어 로직 회로(240)로 제공된다. 제어 로직 회로(240)는 제2 감지 증폭기 회로(240)에 의해 감지된 셀 데이터가 데이터 입력/출력 회로(270)에 저장된 프로그램 데이터와 동일한지 판별한다. 제어 로직 회로(240)는 판별 결과에 따라 쓰기 드라이버 회로(290)를 제어한다. 예를 들어, 프로그램 데이터가 감지된 데이터와 동일한 것으로 판별된 경우, 제어 로직 회로(240)는 프로그램 데이터에 대응하는 셋 및 리셋 펄스 신호들을 생성하지 않는다. 반면에, 프로그램 데이터 값이 감지된 데이터와 동일하지 않은 것으로 판별된 경우, 제어 로직 회로(240)는 프로그램 데이터에 대응하는 셋 및 리셋 펄스 신호들을 생성하거나 또는 프로그램 루프를 반복한다.
프로그램 루프의 각 반복에 따라, 제어 로직 회로(240)는 프로그램 루프에서 선택된 비트라인들로 제공되는 쓰기 전류 (I_SET_W 또는 I_RESET_W)의 총량이 점진적으로(gradually) 증가 또는 감소하도록 쓰기 드라이버 회로(290)를 제어한다. 바이어스 전압 생성 회로(300)는 제어 로직 회로(240)에 의해 제어되고, 제1 및 제2 감지 증폭기 회로들(260, 280) 및 쓰기 드라이버 회로(290)로 각각 제공되는 바이어스 전압들을 생성하도록 구성된다.
상 변화 메모리 장치(200)는 메모리 컨트롤러를 포함하는 메모리 시스템의 일부일 수 있다.
메모리 컨트롤러는 마이크로프로세서, 읽기-전용 메모리(ROM; read-only memory), 랜덤 액세스 메모리(RAM; random access memory), 메모리 인터페이스, 및 버스를 포함할 수 있다. 메모리 컨트롤러의 구성들은 버스를 통해 서로 전기적으로 연결될 수 있다.
마이크로프로세서는 메모리 컨트롤러를 포함하는 메모리 시스템의 전체 동작을 제어한다. 마이크로프로세서는 제어 신호들을 생성함으로써, 다른 구성 요소들을 제어하는 회로이다. 전원이 메모리 시스템으로 제공될 때, 마이크로프로세서는 메모리 시스템을 동작시키기 위한 펌웨어(예를 들어, ROM에 저장됨.)를 램에서 구동하고, 그에 따라, 메모리 시스템의 전체 동작을 제어한다. 본 발명의 예시적인 실시 예에 따르면, 마이크로프로세서는, 예를 들어, ROM, RAM, 메모리 인터페이스, 및 버스 중 일부 또는 전체를 포함하는 메모리 컨트롤러의 다른 구성들의 동작을 제어하는 명령어들을 발행할 수 있다. 본 발명의 예시적인 실시 예들에 따르면, 메모리 컨트롤러에 의해 수행되는 것으로 본문에 기재된 다양한 동작들은 마이크로프로세서의 제어에 따라 수행될 수 있다. 본 발명의 예시적인 실시 예에 따르면, 메모리 컨트롤러에 의해 수행되는 것으로 본문에 기재된 다양한 동작들은 동작들에 대응하고, 프로그램 코드(예를 들어, ROM에 저장됨.)에 포함된 명령어들을 실행하는 마이크로프로세서의 제어에 따라 수행될 수 있다.
메모리 시스템의 구동 펌웨어 코드가 ROM에 저장되나, 본 발명의 예시적인 실시 예들이 이에 제한되는 것은 아니다. 펌웨어 코드는 ROM과 다른 메모리 장치(200)의 일 부분에 저장될 수 있다. 그러므로, 마이크로프로세서의 제어 또는 간섭(intervention)은 마이크로프로세서의 직접 제어뿐만 아니라, 마이크로프로세서에 의해 구동되는 소프트웨어인 펌웨어의 간섭을 포함할 수 있다.
버퍼(buffer)로서 제공되는 메모리인 RAM은 호스트 또는 마이크로프로세서로부터 입력된 초기 커맨드, 데이터, 및 다양한 변수들 또는 메모리 장치(200)로부터 출력된 데이터를 저장할 수 있다. RAM은 메모리 장치(200)로부터 출력되거나 또는 메모리 장치로 입력되는 다양한 파라미터들 및 변수들 및 데이터를 저장할 수 있다.
메모리 인터페이스는 메모리 컨트롤러 및 메모리 장치(200) 사이의 인터페이스를 제공할 수 있다. 메모리 인터페이스는 메모리 장치(200)의 I/O 패드와 연결되고, I/O 패드를 통해 데이터를 교환할 수 있다. 더욱이, 메모리 인터페이스는 메모리 장치에 적합한 커맨드를 생성하고, 생성된 커맨드를 메모리 장치(200)의 I/O 패드로 제공할 수 있다. 메모리 인터페이스는 메모리 장치(200)에 의해 실행될 커맨드 및 메모리 장치(200)의 어드레스를 제공한다.
본 발명의 상술된 방법들은 컨트롤러 및 메모리 장치(200)의 상술된 구성 요소들의 하나 또는 그 이상에 의해 수행될 수 있음이 이해될 것이다.
본문에 기재되고 도면에 도시된 구성 요소들은 소프트웨어, 하드웨어, 또는 그것들의 조합에 의해 구현될 수 있음이 이해될 것이다. 본 발명의 예시적인 실시 예에서, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및/또는 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 또는 그것들의 조합을 포함할 수 있다.
도 5a, 도 5b, 및 도 6dp 도시되고 설명된 쓰기 방식들은 싱글-레벨 셀(SLC; single-level cell) 아키텍쳐를 다룬다. 그러나, 멀티-레벨 셀(MLC; multi-level cell), 4 또는 8 레벨들 또는 다른 레벨에 대한 적용은 관련된 전압들을 인가하거나 또는 셋-이전-리셋(SET-before-SET) 또는 전압 크기에 추가적으로 쓰기 시간을 고려한 구성과 같은 다른-단계의 시나리오들을 제공함으로써 간단하게 구현될 수 있음이 이해될 것이다.
결론
PRAM들은 제품 사양에서 장치 동작을 반영하기 위해 효율적인 어레이 구조로 패키징되어야 한다. 데이터 스토리지 애플리케이션들에서, 비트-당-비용(cost-per-bit)는 매우 중요하며, 최근의 가장 높은 밀집도를 갖는 토폴로지는 크로스-포인트 구조들이다.
비록 크로스-포인트 구조들이 경쟁력있는 셀 크기를 가지나, 그것들은 단점을 갖는다. 하나의 단점은 쓰기 동작 동안의 셀 교란 및 불필요한 전력 소비이다. 교란들은 셀들의 저항 상태가 유지되어야 할 셀들 상에서 전압 강하들이며, 이는 데이터 에러들을 발생시킨다. 불필요한 전력은 기생 전류들에 의해 소비되며, 어레이 크기를 제한하고, 이로 인하여 크로스-포인트 어레이가 높은 밀집도가 달성되기 어렵다.
쓰기 절차를 최적화하는 것은 본질적인 문제점을 갖는다. 특정 전압 구성들에 의해 낮은 피크 쓰기 교란을 설정하는 것은 셀의 저항 변화를 제한하고, 에러를 방지하지만, 쓰기 메커니즘에 포함되지 않은 셀들에 분산된 불필요한 전력 소모를 증가시킨다. 이것의 다른 양상은 전력 소모를 감소시키기 위해 다른 세트의 전압들을 사용하면, 교란이 증가하고, 데이터 무결성이 손상될 수 있다는 것이다.
본 발명에서, 종래의 쓰기 방식들보다 더 나은 특성을 갖는 2가지의 새로운 쓰기 알고리즘들이 제안된다. 쓰기 알고리즘들 전부에서, 쓰기는 적어도 2개의 단계들을 포함하고, 결과적으로, 제1 단계에서 동일한 워드라인 상의 셀들의 교란들은 제2 단계에서 정정된다. 그러므로, 이전 단계가 전력 감소를 위해 최적화된다. 제1 알고리즘에서, 최소 전력을 위해, PRAM 크로스-포인트 토폴로지로 모델링되고, 최적의 전압들이 검토되었다. 제2 알고리즘에서, 피크 교란이 제한되었다. 분석은 쓰기 알고리즘은 종래 쓰기 방식보다 66%까지 교란을 감소시키고, 80%까지 전력을 감소시키는 것을 보여준다.
본문에서 제시된 새로운 쓰기 알고리즘은 PRAM 어레이 크기가 커지고, PRAM 신뢰성이 향상되게 할 수 있다.
상술된 예시적인 실시 예들을 참조하여 본 발명의 사상이 설명되었으나, 다양한 변화들 및 변형들은, 첨부된 특허청구범위에 의해 정의된 바와 같은 본 발명의 사상 및 범위로부터의 벗어남 없이 당업자에 의해 행해질 수 있음이 이해될 것이다.

Claims (10)

  1. 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법에 있어서,
    제1 단계에서:
    타겟 워드라인에 프로그램 펄스 전압을 인가하는 단계;
    제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계;
    비선택된 비트라인들의 비트라인 전압을 설정하는 단계; 및
    비선택된 워드라인들의 워드라인 전압을 설정하는 단계를 수행하고,
    제2 단계에서:
    타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계;
    제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계;
    변경되지 않는 메모리 셀들 상의 최대 전압 강하의 피크가 제2 값보다 크거나 같은 경우, 상기 비선택된 워드라인들의 상기 워드라인 전압을 제1 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 워드라인 전압을 0으로 설정하는 단계; 및
    상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 크거나 같은 경우, 상기 비선택된 비트라인들의 상기 비트라인 전압을 제3 값으로 설정하고, 상기 최대 전압 강하의 상기 피크가 상기 제2 값보다 작은 경우, 상기 비트라인 전압을 0으로 설정하는 단계를 수행하는 방법.
  2. 제 1 항에 있어서,
    상기 제1 단계는 셋(SET) 단계이고, 상기 제2 단계는 리셋(RESET) 단계인 방법.
  3. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치는 상-변화 랜덤 액세스 메모리(phase-change random access memory)인 방법.
  4. 제 1 항에 있어서,
    상기 제1 저항 상태는 저 저항 상태이고, 상기 제2 저항 상태는 고 저항 상태인 방법.
  5. 제 1 항에 있어서,
    상기 워드라인들 및 상기 비트라인들은 MxN 어레이를 형성하고, 단, M 및 N 각각은 1보다 큰 정수이고,
    상기 비선택된 비트라인들의 상기 비트라인 전압은 하기의 수학식으로 표현되고,
    Figure 112020036634985-pat00033

    상기 수학식의 VBL은 상기 비선택된 비트라인들의 상기 비트라인 전압이고, VPP는 상기 프로그램 펄스 전압인 방법.
  6. 제 1 항에 있어서,
    상기 워드라인들 및 상기 비트라인들은 MxN 어레이를 형성하고, 단, M 및 N 각각은 1보다 큰 정수이고,
    상기 비선택된 워드라인들의 상기 워드라인 전압은 하기의 수학식으로 표현되고,
    Figure 112020036634985-pat00034

    상기 수학식의 VWL은 상기 비선택된 워드라인들의 상기 워드라인 전압이고, 상기 VPP는 상기 프로그램 펄스 전압인 방법.
  7. 제 1 항에 있어서,
    상기 제1 값은 (0.9965-0.9934α)와 상기 프로그램 펄스 전압의 곱이고, 상기 α는 0과 1 사이의 값인 방법.
  8. 제 7 항에 있어서,
    상기 제3 값은 (0.4982-0.4967α)와 상기 프로그램 펄스의 곱이고, 상기 α는 0과 1 사이의 값인 방법.
  9. 제 8 항에 있어서,
    상기 제2 값은 상기 프로그램 펄스를 3으로 나눈 값인 방법.
  10. 워드라인들 및 비트라인들을 포함하는 불휘발성 메모리 장치의 메모리 셀들을 기입하는 방법에 있어서,
    제1 단계에서:
    타겟 워드라인으로 프로그램 펄스 전압을 인가하는 단계;
    제1 저항 상태로 기입될 메모리 셀들의 비트라인들을 접지하는 단계;
    비선택된 비트라인들 및 비선택된 워드라인들을 접지하는 단계를 수행하고,
    제2 단계에서:
    타겟 비트라인으로 상기 프로그램 펄스 전압을 인가하는 단계;
    제2 저항 상태로 기입될 메모리 셀들의 워드라인들을 접지하는 단계;
    비선택된 워드라인들의 워드라인 전압을 설정하는 단계; 및
    비선택된 비트라인들의 비트라인 전압을 설정하는 단계를 수행하는 방법.

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