KR102382432B1

KR102382432B1 - 비트 에러를 검출하기 위한 방법 및 장치

Info

Publication number: KR102382432B1
Application number: KR1020207021616A
Authority: KR
Inventors: 리 쉬; 치원 중; 민 자; 르신 리
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2017-12-27
Filing date: 2018-12-22
Publication date: 2022-04-08
Also published as: EP3723326A1; JP7171732B2; CN109981382B; KR20200102481A; EP3723326B1; US11290131B2; US20200328760A1; CN109981382A; WO2019128891A1; JP2021508980A; EP3723326A4

Abstract

본 출원의 실시예들은 비트 에러 검출 방법 및 장치를 개시한다. 방법은 다음을 포함한다: 전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하는 단계; 수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하는 단계- 제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신된 비트 스트림임 -; 제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 단계; 제1 결과, 제2 결과, 및 제3 결과를 비교하는 단계; 및 제1 결과가 제2 결과와 상이하고, 제1 결과가 제3 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계. 본 출원에 따르면, BIP 비트 에러 검출의 적용가능성 및 정확도가 개선될 수 있다.

Description

비트 에러를 검출하기 위한 방법 및 장치

본 발명은 이더넷 기술들의 분야에 관한 것이며, 특히, 비트 에러 검출 방법 및 장치에 관한 것이다.

디지털 통신 디바이스에서의 물리 계층의 에러 성능은 디지털 네트워크 송신 품질을 결정할 때 중요한 인자 및 표시자이다. ITU-전기통신 표준화 섹터(ITU-Telecommunication standardization sector, ITU-T)는 에러 검출 코드(Error Detection Code, EDC)가 테스트된 채널에 삽입되는 블록 에러 검출 원리를 정의하는 것을 포함하여, 에러 파라미터들 및 타깃 값들에 관한 복수의 추천을 제정한다. 비트 인터리빙 패리티(Bit Interleaving Parity, BIP)는 비트-레벨 링크 에러 모니터링을 수행하기 위한 EDC이다. BIP-8은 일반적으로 사용되는 EDC들 중 하나이다. BIP-8은 8 비트 시퀀스들의 일련의 코드 그룹들을 형성하기 위해 8 비트당 사용자의 비트 스트림의 모든 체크된 부분들을 그룹화한다. 8 비트 시퀀스의 각각의 코드 그룹에 대해, 코드 그룹에 대한 체크 보호를 수행하기 위해 하나의 8 비트 모니터링 코드가 생성된다. 일반적으로, BIP 계산이 한번 수행되는 8 비트 시퀀스의 코드 그룹에서 발생하는 단일 비트 에러는 코드 그룹의 에러로서 간주된다. 비트 에러율(Bit Error Rate, BER)은 시간 기간에 수신된 비트들의 수량에 대한 비트 스트림에서의 에러 비트들의 총 수량의 비율을 지칭한다. 에러들이 하나의 체크된 코드 블록에서의 복수의 비트에서 발생하였더라도, BIP-8은 단지 체크된 코드 블록에서의 단일 비트에서 송신 에러가 발생한 것을 검출할 수 있다.

종래 기술에서, 전송 디바이스는 비트 스트림의 세그먼트에 대해 BIP-8 체크를 수행하고, 결과를 비트 스트림에 삽입하고 비트 스트림을 수신 디바이스에 전송한다. 비트 스트림의 세그먼트를 수신한 후에, 수신 디바이스는 비트 스트림의 세그먼트에 대해 BIP-8 체크를 다시 수행하고, 결과를 수신된 BIP-8 결과와 비교한다. BER 계산 및 링크 품질 평가는 결과가 수신된 BIP-8 결과와 일치하는지에 기초하여 수행된다. 비트 스트림에 대해 코드 블록을 추가하거나 삭제하는 동작이 기존의 IEEE 802.3 이더넷 물리 인터페이스 상에서 수행되지 않기 때문에, 종래의 BIP-8 방법은 비트 에러 수집에 적용가능하다. 그러나, 이더넷 물리 계층(X-Ethernet, X-E)에서의 비트 블록들의 교환에 기초한 기술 시스템 또는 플렉서블 이더넷(Flexible Ethernet, FLexE)의 엔드-투-엔드 서비스의 경우, 블록의 추가 또는 삭제는 수신 디바이스에 의해 획득된 BIP 체크 결과와 전송 디바이스에 의해 전송된 BIP 체크 결과 사이의 불일치를 야기할 수 있고, 이는 비트 에러가 발생하는 실수로 간주될 수 있다. 따라서, BIP 비트 에러 검출 및 수집을 위한 종래의 방법은 더 이상 적용가능하지 않다.

본 출원의 실시예들에서 해결되어야 할 기술적 문제는 현재의 BIP 비트 에러 검출에서의 불충분한 적용가능성 및 정확도의 문제를 해결하기 위해 비트 에러 검출 방법 및 장치를 제공하는 것이다.

제1 양태에 따르면, 본 출원의 실시예는 비트 에러 검출 방법을 제공하고, 이 방법은 다음을 포함한다:

전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하는 단계;

수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하는 단계- 제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신된 비트 스트림임 -;

제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 단계;

제1 결과, 제2 결과, 및 제3 결과를 비교하는 단계; 및

제1 결과가 제2 결과와 상이하고, 제1 결과가 제3 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계.

가능한 구현에서, 방법은 다음을 추가로 포함한다:

무효 블록 또는 에러 블록이 제2 체크될 비트 스트림에서 검출되는 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계.

가능한 구현에서, 제어 블록의 타입은 로컬 고장 블록, 원격 고장 블록, 유휴 블록, 및 저전력 유휴 블록을 포함한다.

가능한 구현에서, 제2 체크될 비트 스트림의 제어 블록의 타입이 로컬 고장 블록이고 제2 체크될 비트 스트림이 연속 로컬 고장 블록들인 것이 검출되는 경우, 미리 결정된 결과는 00000000 또는 01010010이다.

가능한 구현에서, 제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록이고 제2 체크될 비트 스트림이 연속 원격 고장 블록들인 것이 검출되는 경우, 미리 결정된 결과는 00000000 또는 10010010이다.

가능한 구현에서, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 다음을 포함한다:

제2 체크될 비트 스트림에서의 제어 블록의 타입이 로컬 고장 블록인 것이 검출되고 로컬 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제2, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하는 것.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록인 것이 검출되고, 원격 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제1, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하는 것.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 유휴 블록 또는 저전력 유휴 블록인 것이 검출되는 경우, 제2 결과에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하는 것.

가능한 구현에서, 방법은 다음을 추가로 포함한다:

전송 디바이스에 의해 수집된 제1 패리티 값을 수신하는 단계- 제1 패리티 값은 제1 체크될 비트 스트림에서의 블록들의 수량을 표시함 -;

수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성하는 단계; 및

제1 결과가 제3 결과와 동일하고 제1 패리티 값이 제2 패리티 값과 동일한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계.

가능한 구현에서, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한 후에, 방법은 다음을 추가로 포함한다:

미리 설정된 시간 기간에서 발생하는 비트 에러들의 수량을 누적하고, 미리 설정된 시간 기간에서 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 비트 에러율을 계산하는 단계.

가능한 구현에서, 방법은 다음을 추가로 포함한다:

비트 에러들의 총 수량 또는 비트 에러율을 전송 디바이스에 전송하는 단계.

제2 양태에 따르면, 본 출원의 실시예는 비트 에러 검출 장치를 제공하고, 이 장치는 다음을 포함한다:

전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하도록 구성된 송수신기 유닛; 및

수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하고- 제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신되는 비트 스트림임 -; 제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하고; 제1 결과, 제2 결과, 및 제3 결과를 비교하고; 제1 결과가 제2 결과와 상이하고, 제1 결과가 제3 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 구성된 처리 유닛.

가능한 구현 방식에서, 처리 유닛은:

무효 블록 또는 에러 블록이 제2 체크될 비트 스트림에서 검출되는 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 추가로 구성된다.

가능한 구현에서, 처리 유닛이 제2 체크될 비트 스트림에서 제어 블록의 타입이 로컬 고장 블록이고 제2 체크될 비트 스트림이 연속 로컬 고장 블록들인 것을 검출하는 경우, 미리 결정된 결과는 00000000 또는 01010010이다.

가능한 구현에서, 처리 유닛이 BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 구체적으로:

제2 체크될 비트 스트림에서의 제어 블록의 타입이 로컬 고장 블록인 것이 검출되고 로컬 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제2, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하도록 구성된다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록인 것이 검출되고, 원격 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제1, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하도록 구성된다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 유휴 블록 또는 저전력 유휴 블록인 것이 검출되는 경우, 제2 결과에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들을 반전시켜 제3 결과를 획득하도록 구성된다.

가능한 구현에서,

송수신기 유닛은 전송 디바이스에 의해 수집된 제1 패리티 값을 수신하도록 추가로 구성되고- 제1 패리티 값은 제1 체크될 비트 스트림에서의 블록들의 수량을 표시함 -; 및

처리 유닛은: 수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성하고; 제1 결과가 제3 결과와 동일하고 제1 패리티 값이 제2 패리티 값과 동일한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 추가로 구성된다.

가능한 구현에서, 처리 유닛이 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한 후에, 처리 유닛은:

미리 설정된 시간 기간에서 발생하는 비트 에러들의 수량을 누적하고, 미리 설정된 시간 기간에서 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 비트 에러율을 계산하도록 추가로 구성된다.

가능한 구현에서, 송수신기 유닛은:

비트 에러들의 총 수량 또는 비트 에러율을 전송 디바이스에 전송하도록 추가로 구성된다.

제3 양태에 따르면, 본 출원의 실시예는 비트 에러 검출 장치를 제공하고, 이 장치는:

프로세서, 메모리, 인터페이스 회로 및 버스를 포함하고, 프로세서, 메모리, 및 인터페이스 회로는 버스를 사용하여 서로 접속되고 통신하고; 메모리는 프로그램 코드의 세트를 저장하도록 구성되고; 프로세서는, 메모리에 저장되는 프로그램 코드를 호출하여, 본 출원의 실시예들에서의 제1 양태 또는 제1 양태의 구현들 중 임의의 하나에 따른 단계들을 수행하도록 구성된다.

제4 양태에 따르면, 본 출원의 실시예는 컴퓨터 저장 매체를 제공하고, 컴퓨터 저장 매체는 본 출원의 실시예들에서의 제1 양태의 임의의 구현에 따른 방법을 수행하기 위해 사용되는 프로그램 코드의 세트를 포함한다.

본 출원의 실시예들 또는 종래 기술에서의 기술적 해결책들을 더 명확하게 설명하기 위해, 다음은 실시예들을 설명하기 위해 요구되는 첨부 도면들을 간단히 설명한다.
도 1은 본 출원의 실시예에 따른 비트 에러 검출의 응용 시나리오의 개략도이다;
도 2는 본 출원의 실시예에 따른 비트 에러 검출 방법의 개략 흐름도이다;
도 3a 및 도 3b는 본 출원의 실시예에 따른 다른 비트 에러 검출 방법의 개략적인 흐름도이다;
도 4는 본 출원의 실시예에 따른 또 다른 비트 에러 검출 방법의 개략적인 흐름도이다;
도 5는 BIP 체크 결과에 대한 로컬 고장 블록/원격 고장 블록의 영향의 개략도이다;
도 6은 로컬 고장 블록/원격 고장 블록의 추가 또는 삭제로 인한 비트 반전 후에 획득된 체크 결과의 개략도이다;
도 7은 BIP 체크 결과에 대한 유휴 블록/저전력 유휴 블록의 영향의 개략도이다;
도 8은 유휴 블록/저전력 유휴 블록의 추가 또는 삭제로 인한 비트 반전 후에 획득된 체크 결과의 개략도이다;
도 9는 본 출원의 실시예에 따른 비트 에러 검출 장치의 구성의 개략도이다;
도 10은 본 출원의 실시예에 따른 다른 비트 에러 검출 장치의 구성의 개략도이다;
도 11은 로컬 고장 블록의 포맷의 개략도이다;
도 12는 원격 고장 블록의 포맷의 개략도이다;
도 13은 유휴 블록의 포맷의 개략도이다; 및
도 14는 저전력 유휴 블록의 포맷의 개략도이다.

다음은 본 출원의 실시예들에서의 첨부 도면들을 참조하여 본 출원의 실시예들에서의 기술적 해결책들을 명확하고 완전히 설명한다. 명백히, 설명된 실시예들은 본 출원의 실시예들의 전부가 아니라 단지 일부일 뿐이다. 창의적 노력 없이도 본 출원의 실시예들에 기초하여 본 기술분야의 통상의 기술자에 의해 획득되는 모든 다른 실시예들은 본 출원의 보호 범주 내에 있어야 한다.

본 출원의 실시예들에 관련된 일부 개념들이 먼저 설명된다.

M/N 비트 블록: M 비트(Bit) 사용자 데이터, N 비트(M + 수 개의 동기 비트) 코딩/디코딩 방법, 및 블록(Block). 이 M/N 비트 블록 스트림은 이더넷(Ethernet) 물리 계층 링크 상에서 송신된다. 예를 들어, 1G 이더넷(1GE)은 8/10 비트 코딩을 사용하고, 8/10 비트 블록 스트림은 1GE 물리 계층 링크 상에서 송신된다; 10GE/40GE/100GE는 64/66 비트 코딩을 사용하고, 64/66 비트 블록 스트림은 10GE/40GE/100GE 물리 계층 링크 상에서 송신된다. 이더넷 기술들이 장래에 개발될 때, 다른 코딩/디코딩 방법들이 나타날 수 있다. 예를 들어, 128/130 비트 코딩, 256/258 비트 코딩, 및 블록과 같은 가능한 코딩/디코딩 스킴들이 나타날 수 있다.

BIPs: BIPs는 비트 스트림의 세그먼트에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 BIP 체크 결과의 값을 나타내고, BIPs는 전송 디바이스에 의해 수신단에 전송된다.

BIPd: BIPd는 전송 디바이스가 BIP 체크를 수행하는 수신된 비트 스트림에 대해 BIP 체크를 다시 수행함으로써 수신 디바이스에 의해 획득된 BIP 체크 결과의 값을 나타낸다.

Numr: Numr은 전송 디바이스가 BIP 체크를 수행하는 비트 스트림의 세그먼트에서의 블록들의 총 수량의 패리티를 나타내고, 여기서 0은 짝수 수량을 나타내고 1은 홀수 수량을 나타낸다.

Numc: Numc는 수신 디바이스에 의해 수신되고 전송 디바이스가 BIP 체크를 수행하는 비트 스트림에서의 블록들의 총 수량의 패리티를 나타내고, 여기서 0은 짝수 수량을 나타내고 1은 홀수 수량을 나타낸다.

이더넷 로컬 고장(Local False, LF)/원격 고장(Remote False, RF) 블록: LF 블록 및 RF 블록의 64/66 비트 블록 코딩 포맷들은 각각 다음과 같다:

도 11에 도시된 LF 블록: LF 블록은 64/66 비트 블록의 타입이고, 여기서 동기화 헤더 필드는 10이고, 제1 제어 블록의 바이트는 0x4B이고, 제4 제어 블록은 0x01이고, 후속하는 4개의 연속 8-비트 데이터 비트(총 32 비트)는 모두 0x00이다.

도 12에 도시된 RF 블록: RF 블록은 64/66 비트 블록의 타입이고, 여기서 동기화 헤더 필드는 10이고, 제1 제어 블록의 바이트는 0x4B이고, 제4 제어 블록은 0x02이고, 후속하는 4개의 연속 8-비트 데이터 비트(총 32 비트)는 모두 0x00이다.

도 13에 도시된 유휴(Idle) 블록: 유휴 블록은 64/66 비트 블록의 타입이고, 동기화 헤더 필드는 10이고, 제1 제어 블록의 바이트는 0x1E이고, 후속하는 8개의 연속 7-비트 데이터 비트(총 56 비트)는 모두 0x00이다.

도 14에 도시된 저전력 유휴(Low Power Idle, LPI) 블록: 저전력 유휴 블록은 64/66 비트 블록의 타입이고, 여기서 동기화 헤더 필드는 10이고, 제1 제어 블록의 바이트는 0x1E이고, 후속하는 8개의 연속 7-비트 데이터 비트(총 56 비트)는 모두 0x06이다.

본 출원의 실시예들에서의 제어 블록은 전술한 4개 타입의 블록들을 포함하지만 이에 제한되는 것은 아니다. 후속하여, 다른 제어 블록이 있을 때, 본 출원의 실시예들에서의 방법과 유사한 방법이 비트 에러를 검출하기 위해 또한 사용될 수 있다. 이것은 본 출원의 실시예들에서 제한되지 않는다.

본 출원의 실시예들에서의 방법은, BIP가 비트 에러를 검출하고, FlexE, 동기식 디지털 계층구조(Synchronous Digital Hierarchy, SDH)/광학 수송 네트워크(Optical Transport Network, OTN), 또는 산업용 이더넷과 같은, 링크 품질을 평가하기 위해 사용되는 임의의 애플리케이션 네트워크에 적용될 수 있다.

도 1은 본 출원의 실시예에 따른 비트 에러 검출의 응용 시나리오의 개략도이다. 이 전형적인 응용 시나리오는 전송 디바이스 및 수신 디바이스를 포함한다.

전송 디바이스는 데이터(DATE)를 전송하고, 비트 스트림을 분할하고, 예를 들어, 일반적으로 알려진 BIP-8, BIP16, 또는 BIP2와 같은 BIP 알고리즘에 기초하여 비트 스트림에 대해 BIP 체크를 수행하도록 구성될 수 있다. BIP-8은 비트 스트림이 8개의 블록의 세그먼트당 분할되고 체크되는 것을 의미하고, 비트 스트림의 각각의 세그먼트의 체크 결과의 값은 BIP-8 체크가 비트 스트림의 각각의 세그먼트에 대해 수행된 후에 수신 디바이스로 전송된다. 설명의 용이함을 위해, BIP-8은 본 출원의 이 실시예에서의 설명을 위한 예로서 사용된다. 본 출원에서의 검출 방법은 또한 다른 BIP 체크 방법들에 대해 사용될 수 있다. 이것은 본 출원의 이러한 실시예에 제한되지 않는다. 전송 디바이스에 의해 계산되고 전송된 BIP 체크 결과(BIP result calculated on the source end, BIPs)는 BIPs로서 표시될 수 있다.

수신 디바이스에는 비트 에러 검출 장치가 구비된다. 수신 디바이스는 데이터를 수신하고, BIP 알고리즘에 기초하여 수신된 비트 스트림에 대해 BIP 체크를 수행하고; 수신 디바이스에 의해 획득된 체크 결과를 전송 디바이스에 의해 전송된 수신된 체크 결과와 비교하고; 비교 결과에 기초하여, 송신 동안 비트 스트림의 세그먼트에서 비트 에러가 발생하는지를 결정할 수 있다. 수신 디바이스에 의해 계산된 BIP 체크 결과(BIP result calculated on the receiving/destination node, BIPd)는 BIPd로서 표시될 수 있다.

도 1에 도시된 바와 같이, 전송 디바이스와 수신 디바이스 사이의 송신 방향에서의 수평 라인 상의 작은 박스는 비트 스트림을 나타내고, 구름 모양의 것은 네트워크를 나타내고, 전송 디바이스로부터 수신 디바이스로의 비트 스트림의 송신 프로세스에서, 블록의 추가 또는 삭제가 발생할 수 있다. 예를 들어, FlexE 클라이언트(Client) 서비스가 FlexE 인터페이스에 매핑될 때, 캐리어의 슬롯(slot)에 송신 비트 레이트의 조정을 적응시키기 위해 유휴(Idle) 블록이 추가되거나 삭제될 필요가 있다. 대안적으로, 64/66 비트 블록 비트 스트림들에 기초한 교차 접속이 도입된 후에 그리고 64/66 비트 블록 비트 스트림들이 상이한 클록들의 네트워크들을 통과할 때, 복수의 노드 상의 인바운드 인터페이스로부터 아웃바운드 인터페이스로의 교차 접속을 위해, 유휴 블록이 또한 비트 레이트의 조정을 구현하기 위해 추가 또는 삭제될 필요가 있다. 다른 예를 들어, 데이터를 송신할 때, 링크의 송신단 및 수신단은 LPI, LF, 및 RF와 같은 블록을 전송함으로써 링크 상태에 대한 실시간 모니터링 및 동적 조정을 수행한다.

종래의 BIP-8 계산 방법에서, 이러한 블록들의 추가 또는 삭제는 처리 및 고려되지 않고, 이러한 블록들의 추가 또는 삭제는 종래의 BIP-8 체크 방법의 적용불가능성을 야기한다. 따라서, 링크에서의 비트 에러를 검출하고 BER을 수집하기 위한 더 강한 적용가능성을 갖는 방법이 제공될 필요가 있다.

도 2 내지 도 6을 참조하여, 이하에서는 본 출원에서의 비트 에러 검출 방법을 상세히 설명한다.

도 2는 본 출원의 실시예에 따른 비트 에러 검출 방법의 개략적인 흐름도이다. 이러한 실시예에서, 방법은 다음의 단계들을 포함한다.

S201: 전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과(BIP)를 수신한다.

S202: 수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과(BIPd)를 획득한다.

제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신된 비트 스트림이다. 제2 체크될 비트 스트림은 제1 체크될 비트 스트림과 동일할 수 있고, 제2 체크될 비트 스트림은 송신 동안 블록의 추가 또는 삭제로 인해 제1 체크될 비트 스트림과 상이할 수 있다.

S203: 제2 체크될 비트 스트림에서 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정한다.

선택적으로, 제어 블록의 타입은 로컬 고장 블록, 원격 고장 블록, 유휴 블록, 및 저전력 유휴 블록을 포함할 수 있지만, 이들로 제한되지 않는다.

각각의 타입의 제어 블록의 추가 또는 삭제는 2개의 BIP 체크 결과 사이의 차이를 야기한다. 제1 결과와 비교하여, BIP 체크의 제2 결과에 대한 제어 블록의 영향은 다음을 포함할 수 있지만 이에 제한되지 않는다:

미리 결정된 비트 위치에서 비트 값을 반전시키게 하거나 또는 제2 결과가 미리 결정된 결과가 되게 하는 것.

예를 들어, 제2 체크될 비트 스트림에서의 제어 블록의 타입이 로컬 고장 블록이고 제2 체크될 비트 스트림이 연속 로컬 고장 블록들인 것이 검출되는 경우, 미리 결정된 결과는 00000000 또는 01010010이다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록이고 제2 체크될 비트 스트림이 연속 원격 고장 블록들인 것이 검출되는 경우, 미리 결정된 결과는 00000000 또는 10010010이다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 로컬 고장 블록인 것이 검출되고 로컬 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제2, 제4, 및 제7 비트 위치들에서의 비트 값들은 반전되어 제3 결과를 획득한다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록인 것이 검출되고 원격 고장 블록들의 수량이 1인 경우, 제2 결과에서의 제1, 제4, 및 제7 비트 위치들에서의 비트 값들은 반전되어 제3 결과를 획득한다.

제2 체크될 비트 스트림에서의 제어 블록의 타입이 유휴 블록 또는 저전력 유휴 블록인 것이 검출되는 경우, 제2 결과에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들은 반전되어 제3 결과를 획득한다.

따라서, 블록의 추가 또는 삭제가 발생할 때, 비트 에러를 결정하는 것은 제1 결과와 제2 결과를 비교하는 것을 포함할 뿐만 아니라, 제1 결과와 제3 결과를 비교하는 것을 포함하고, 제2 결과와 미리 결정된 결과를 비교하는 것을 포함한다.

S204: 제1 결과, 제2 결과 및 제3 결과를 비교한다.

S205: 제1 결과가 제2 결과와 상이하고, 제1 결과가 제3 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한다.

구체적으로, 어떠한 블록도 추가되거나 삭제되지 않거나, 또는 짝수 수량의 유휴/LPI 블록이 추가되거나 삭제되지 않을 때 제2 결과가 제1 결과와 동일한 경우, 어떠한 비트 에러도 발생하지 않는 것으로 결정될 수 있다.

그러나, 홀수 수량의 유휴/LPI 블록이 추가되거나 삭제되고 제2 결과가 제1 결과와 상이할 수 있을 때, 이 경우에 비트 에러가 발생하지 않을 수 있다. 이 경우, 제1 결과는 제3 결과와 비교될 수 있고, 제1 결과가 제3 결과와 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정된다.

그러나, 하나의 LF/RF 블록이 추가되고 제2 결과가 제1 결과와 상이할 수 있을 때, 이 경우에 비트 에러가 발생하지 않을 수 있다. 이 경우, 제1 결과는 제3 결과와 비교될 수 있고, 제1 결과가 제3 결과와 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정된다.

그러나, 체크될 비트 스트림이 연속 LF/RF 블록들이고 제2 결과가 제1 결과와 상이할 수 있는 경우, 이 경우에 비트 에러가 발생하지 않을 수 있다. 이 경우, 제2 결과는 미리 결정된 결과와 비교될 수 있고, 제2 결과가 미리 결정된 결과와 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정된다.

전술한 경우들로부터, 다음 조건들: 제2 결과가 제1 결과와 동일하거나, 제3 결과와 동일하거나, 또는 미리 결정된 결과와 동일한 것 중 임의의 것이 충족되는 경우 어떠한 비트 에러도 발생하지 않는 것으로 결정될 수 있다는 것을 알 수 있다. 3개의 조건 중 어느 것도 충족되지 않는 경우, 비트 에러가 발생한 것으로 결정된다.

비트 에러가 발생할 때, 미리 설정된 시간 기간, 예를 들어, 15분 내에 발생하는 비트 에러들의 수량이 누적될 수 있고, 비트 에러율은 미리 설정된 시간 기간에 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 계산된다.

선택적으로, 수신 디바이스는 비트 에러들의 총 수량 또는 비트 에러율을 전송 디바이스에 추가로 전송하여, 전송 디바이스는 또한 비트 에러율을 계산하거나 학습할 수 있다.

이 실시예에서, 제어 블록의 추가 또는 삭제의 분석 및 처리가 BIP 계산 프로세스에 추가되어, 수신단은 종래의 BIP 방식으로 스크리닝 아웃될 수 없고 실수로 결정되는 BIP 체크 결과를 스크리닝 아웃할 수 있어서, 하드웨어 구현을 변경하지 않고서 BIP 체크 방법의 적용가능성을 개선한다. 또한, 이것은 올바른 블록을 폐기하는 것 및 대역폭 낭비를 회피할 수 있어, 링크 품질 모니터링이 더 정확하고 링크의 비트 에러 상태가 더 정확히 반영될 수 있다.

본 출원의 이 실시예에서, 각각의 단계의 일련 번호는 실행 순서를 나타내지 않는다는 점에 유의해야 한다. 예를 들어, 제어 블록의 타입이 검출될 수 있고 제3 결과가 먼저 결정될 수 있고, 다음으로 포괄적인 비교 및 결정이 각각의 결과에 대해 수행된다. 대안적으로, 제1 결과는 제2 결과와 먼저 비교될 수 있고, 2개의 결과가 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정되고, 후속 단계들이 더 이상 수행되지 않는다. 제1 결과가 제2 결과와 상이한 경우, 단계 S203에서의 검출 단계가 추가로 수행되고, 제3 결과가 결정되고, 이어서 제1 결과가 제3 결과와 비교된다. 제1 결과가 제3 결과와 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정되고, 후속 단계들이 더 이상 수행되지 않는다. 제1 결과가 제3 결과와 상이한 경우, 제2 결과는 미리 결정된 결과와 추가로 비교될 수 있다. 제2 결과가 미리 결정된 결과와 동일할 때, 비트 에러가 발생하지 않는 것으로 결정될 수 있다. 미리 결정된 결과는 제2 체크될 비트 스트림이 연속 LF/RF 블록들인지에 기초하여 결정될 수 있다.

전술한 비교 방법들에 더하여, 대안적으로, 제2 체크될 비트 스트림에서의 제어 블록은 먼저 검출될 수 있고, 다음으로 이론적 제3 결과는 BIP 체크의 제1 결과에 대한 제어 블록의 영향에 기초하여 결정되고, 실제 계산을 통해 수신단에 의해 획득되는 제2 결과는 이론적 제3 결과와 비교된다. 제2 결과가 제1 결과와 상이하고 제2 결과가 제3 결과와 상이한 경우, 비트 에러가 발생한 것으로 결정된다. 제2 결과가 제1 결과 또는 제3 결과와 동일한 경우, 비트 에러가 발생하지 않는 것으로 결정된다. 제3 결과는 제1 결과에서의 미리 결정된 비트를 반전시킴으로써 획득된 결과 및 제2 체크될 비트 스트림이 연속 LF/RF 블록들인지에 기초하여 결정된 미리 결정된 결과를 포함한다. 특정 비교 프로세스 및 비교 방법은 본 출원의 이 실시예에서 제한되지 않는다.

다음은 일부 가능한 구현들을 상세히 설명한다.

도 3a 및 도 3b는 본 출원의 실시예에 따른 다른 비트 에러 검출 방법의 개략 흐름도이다. 도 5는 BIP 체크 결과에 대한 로컬 고장 블록/원격 고장 블록의 영향의 개략도이다. 도 6은 로컬 고장 블록/원격 고장 블록의 추가 또는 삭제로 인한 비트 반전 후에 획득된 체크 결과의 개략도이다. 도 7은 BIP 체크 결과에 대한 유휴 블록/저전력 유휴 블록의 영향의 개략도이다. 도 8은 유휴 블록/저전력 유휴 블록의 추가 또는 삭제로 인한 비트 반전 후에 획득된 체크 결과의 개략도이다.

상이한 제어 블록들에 대해, 본 출원의 이 실시예에서, 대응하는 처리 방법 및 비트 에러율 BER 수집 및 BIP 체크 결과에 대한 유휴 블록, LPI 블록, LF 블록, 및 RF 블록의 추가 또는 삭제의 영향이 고려될 수 있다. 전술한 4개 타입의 블록들 이외의 블록에 의해 야기되는 비트 에러 또는 무효 블록이 수신단에서 유효성 체크를 통과할 수 없고, 에러 블록으로 변경될 때, 본 출원의 이 실시예에서, 무효 블록 또는 에러 블록은 비트 에러 이벤트로서 표시되고, 비트 에러율 BER 수집이 수행된다. 또한, 일반적으로, LF 블록 또는 RF 블록이 링크 상에서 발생하면, 링크는 서비스 송신을 중단하고 연속 LF/RF 블록들을 송신하기 시작한다. 그러나, 링크의 하나의 전송 방향에서, LF 블록들만이 송신되거나 또는 RF 블록들만이 송신된다. 일반적으로, LF 블록들 및 RF 블록들은 동시에 송신되지 않는다. BIP-8 체크 결과에 대한 각각의 타입의 제어 블록의 특정한 영향에 기초하여, 이하의 더 세분화된 검출 및 비교 절차가 수행될 수 있다. 세부사항들은 다음과 같다:

S301: 전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과(BIPs)를 수신한다.

S302: 수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과(BIPd)를 획득하고, 여기서 제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신되는 비트 스트림이다.

S3031: 제2 체크될 비트 스트림이 LF 블록을 포함하는 것을 검출하고, 단계들 S3041 및 S3042를 수행한다.

S3032: 제2 체크될 비트 스트림이 RF 블록을 포함하는 것을 검출하고, 단계들 S3043 및 S3044를 수행한다.

S3033: 제2 체크될 비트 스트림이 유휴/LPI 블록을 포함하는 것을 검출하고, 단계 S3055를 수행한다.

S3034: 제2 체크될 비트 스트림이 무효 블록 또는 에러 블록을 포함하는 것을 검출하고, 단계 S307을 수행한다.

S3041: LF 블록이 단일인 것을 검출하고, 단계 S3051을 수행한다.

S3042: LF 블록들이 복수의 연속 블록인 것을 검출하고, 단계 S3052를 수행한다.

S3043: RF 블록들이 복수의 연속 블록인 것을 검출하고, 단계 S3053을 수행한다.

S3044: RF 블록이 단일인 것을 검출하고, 단계 S3054를 수행한다.

S3051: BIPs가 BIPd와 동일한지 또는 BIPd에서 제2, 제4, 및 제7 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한지를 결정한다. BIPs가 BIPd 또는 BIPd에서의 제2, 제4, 및 제7 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한 경우, 단계 S306이 수행된다; 그렇지 않으면, 단계 S307이 수행된다.

S3052: BIPd가 00000000(짝수 수량의 LF 블록)인지 또는 01010010(홀수 수량의 LF 블록)인지를 결정한다. BIPd가 00000000 또는 01010010인 경우, 단계 S306이 수행된다; 그렇지 않으면, 단계 S307이 수행된다.

S3053: BIPs가 BIPd와 동일한지 또는 BIPd에서의 제1, 제4, 및 제7 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한지를 결정한다. BIPs가 BIPd 또는 BIPd에서의 제1, 제4, 및 제7 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한 경우, 단계 S306이 수행된다; 그렇지 않으면, 단계 S307이 수행된다.

구체적으로, 도 5 및 도 6에 도시된 바와 같이, 도 5의 좌측으로부터의 제1 도면은 체크될 데이터 스트림 시퀀스를 나타낸다; 좌측으로부터의 제2 도면은 데이터 스트림의 실제 송신에서의 이진 형태, 및 전송 디바이스에 의해 수행되는 BIP-8 체크의 결과를 나타낸다; 우측으로부터의 제1 도면은 실제 송신에서의 단일 LF 블록의 포맷을 나타내고(옅은 회색은 LF 블록에서의 비트 값 1을 갖는 비트 위치를 나타냄) 종래의 BIP-8 체크 결과에 대해 영향을 미친다(하부 라인에서의 어두운 회색은 BIPd에서의 비트 반전을 야기하는 위치를 나타냄); 우측으로부터의 제2 도면은 실제 송신에서 단일 RF 블록의 포맷을 나타내고(옅은 회색은 RF 블록에서의 비트 값 1을 갖는 비트 위치를 나타냄) 종래의 BIP-8 체크 결과에 대해 영향을 미친다(하부 라인에서의 어두운 회색은 BIPd에서의 비트 반전을 야기하는 위치를 나타냄).

도 5에 도시된 바와 같이, 원래의 데이터 스트림은 제1 체크될 비트 스트림의, 10000000인, 체크 결과 BIPs이다. 그러나, LF/RF 블록은 실제 요구로 인해 송신 동안에 추가되거나 삭제되고, 수신 디바이스는 원래의 데이터 및 LF/RF 블록을 함께 체크하고, 결과가 도 6에 도시된다. 도 6에서, 좌측 도면에서, 원래의 데이터 및 LF 블록이 함께 체크되고, 체크 결과는 11010010이다; 구체적으로, 원래의 체크 결과에서의 제2, 제4 및 제7 비트 위치들에서 비트 반전이 발생한다; 우측 도면에서, 원래의 데이터 및 RF 블록은 함께 체크되고, 체크 결과는 00010010이다; 구체적으로, 원래의 체크 결과에서의 제1, 제4, 및 제7 비트 위치들에서 비트 반전이 발생한다.

종래의 BIP 비트 에러 체크 방법에 기초하여, 블록의 추가 또는 삭제는 에러 비트들의 수량 m의 누적을 야기하고, 비트 에러율을 더 증가시키고, 결과적으로, 링크 품질 평가는 부정확하다. 또한, 비트 에러가 없는 현재 수신된 데이터는 에러 데이터로서 간주되고, 완전히 폐기되어, 대역폭 낭비를 추가로 야기한다. 따라서, 본 출원의 이 실시예에서, 제1 결과 및 제2 결과에서의 미리 결정된 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과들이 비교되어, 비트 에러 검출의 정확성 백분율을 개선할 수 있다.

S3054: BIPd가 00000000(짝수 수량의 RF 블록)인지 또는 10010010(홀수 수량의 RF 블록)인지를 결정한다. BIPd가 00000000 또는 10010010인 경우, 단계 S306이 수행된다; 그렇지 않으면, 단계 S307이 수행된다.

S3055: BIPs가 BIPd와 동일한지 또는 BIPd에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한지를 결정한다. BIPs가 BIPd 또는 BIPd에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과와 동일한 경우, 단계 S306이 수행된다; 그렇지 않으면, 단계 S307이 수행된다.

구체적으로, 도 7 및 도 8에 도시된 바와 같이, M/N 비트 블록 비트 스트림이 상이한 클록들을 통과하기 때문에, 유휴 블록과 같은 블록이 클록 동기화(레이트 적응)를 구현하기 위해 추가 또는 삭제될 필요가 있다. 유휴 블록은 체크 결과에서 4 비트의 반전을 야기한다. 구체적으로, 유휴/LPI 블록은 도 7에 도시된 바와 같이, BIPd에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들의 반전을 야기한다. 좌측으로부터의 제1 도면은 체크될 데이터 스트림 시퀀스, 즉 제1 체크될 비트 스트림을 나타낸다; 좌측으로부터의 제2 도면은 데이터 스트림의 실제 송신에서의 이진 형태, 및 전송 디바이스에 의해 수행되는 BIP-8 체크의 결과를 나타낸다; 우측으로부터의 제1 도면은 실제 송신에서의 단일 LPI 블록의 포맷을 나타내고(옅은 회색은 LPI 블록에서 비트 값 1을 갖는 비트 위치를 나타냄) 종래의 BIP-8 체크 결과에 영향을 미친다(하부 라인에서의 어두운 회색은 BIPd에서의 비트 반전을 야기하는 위치를 나타냄); 우측으로부터의 제2 도면은 실제 송신에서의 단일 유휴 블록의 포맷을 나타내고(옅은 회색은 유휴 블록에서의 비트 값 1을 갖는 비트 위치를 나타냄), 종래의 BIP-8 체크 결과에 영향을 미친다(하부 라인에서의 어두운 회색은 BIPd에서의 비트 반전을 야기하는 위치를 나타냄).

도 7에 도시된 바와 같이, 원래의 데이터 스트림의 체크 결과 BIPs는 10000000이다. 그러나, 도 8에 도시된 바와 같이, 유휴 블록이 클록 동기화의 필요성으로 인해 송신 동안 추가되거나 삭제되고, 수신 디바이스는 원래의 데이터 및 유휴 블록을 체크한다. 마지막으로, 수신 디바이스에 의해 획득된 체크 결과 BIPd는 11111000이다; 구체적으로, 비트 값들의 반전은 제2, 제3, 제4, 및 제5 비트 위치들에서 발생한다. LPI 블록의 추가 또는 삭제는 유사한 상황을 야기한다.

이 상황은 링크에 대한 비트 에러율 BER 수집에서 에러 비트들의 수량 m의 누적을 야기하고, 결과적으로 비트 에러율을 증가시킨다. 또한, 비트 에러가 없는 현재 수신된 데이터는 에러 데이터로서 간주되고, 완전히 폐기되어, 대역폭 낭비를 추가로 야기한다. 따라서, 본 출원의 이 실시예에서, 제1 결과 및 제2 결과에서의 미리 결정된 비트 위치들에서의 비트 값들의 반전 후에 획득된 결과들이 비교되어, 비트 에러 검출의 정확성 백분율을 개선할 수 있다.

S306: 비트 에러가 없는 것으로 결정하고, 비트 에러들의 수량을 누적하지 않는다.

S307: 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하고, 비트 에러들의 수량을 누적하고, 미리 설정된 시간 기간에 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 비트 에러율을 계산한다.

예를 들어, 계산은 다음의 수학식에 기초하여 수행될 수 있다:

EBR = (m/n) * 100%

수학식에서, EBR은 미리 설정된 시간 기간에서의 비트 에러율을 나타내고, m은 미리 설정된 시간 기간에서 발생하는 비트 에러들의 수량을 나타내고, n은 미리 설정된 시간 기간에서 수신된 비트들의 총 수량을 나타낸다.

선택적으로, 수신 디바이스는 EBR 또는 m의 수집된 값을 전송 디바이스에 추가로 전송할 수 있다.

이 실시예에서, 수신단에 의해 비트 에러를 결정하는 방식이 사용된다. 상이한 제어 블록들에 기초하여 상이한 처리 절차들이 수행될 수 있다. 수신단은 먼저 제어 블록의 특정 타입을 결정하고, 이어서 대응하는 처리 절차를 수행한다. 구체적으로, 제2 체크될 비트 스트림의 제어 블록에 대해, 수신단은 먼저 제어 블록의 타입을 결정한다. 제어 블록이 LF 또는 RF 블록인 경우, BIP-8 체크에 대한 LF 또는 RF 블록의 영향을 결정하는 절차가 수행된다. 제어 블록이 유휴 또는 LPI 블록인 경우, BIP-8 체크에서 대응하는 유휴 또는 LPI 블록의 영향을 결정하는 절차가 수행된다. 제어 블록이 다른 블록인 경우, 제어 블록은 무효 블록으로서 결정되고, 비트 에러로서 마킹되고, 비트 에러율 BER 수집이 수행된다.

이더넷 기술들의 지속적인 개발로, 다른 새로운 제어 블록이 나타날 수 있다는 것에 유의해야 한다. 이 경우, 본 출원의 이 실시예에서의 방법이 또한 사용될 수 있다. 새로운 제어 블록은 무효 블록으로서 결정되지 않고, 대신에, 대응하는 제3 결과는 BIP 체크 결과에 대한 이러한 타입의 제어 블록의 영향을 결정함으로써 결정되고, 제3 결과는 제1 결과와 비교된다. 제3 결과가 제1 결과와 동일할 때, 비트 에러가 발생하지 않는 것으로 결정된다. 이것은 본 출원의 이러한 실시예에 제한되지 않는다.

블록의 추가 또는 삭제는 일부 미리 결정된 비트 위치들에서의 비트 값들의 반전을 야기할 수 있고, BIPs와 BIPd 사이의 차이를 추가로 야기한다. 그러나, 링크 상에서 실제로 발생하는 복수의 비트 에러의 가능성을 고려한 경우, 실제로 생성된 비트 에러는 또한 전술한 결과를 야기할 수 있다. 따라서, BIPs와 BIPd 사이의 차이가 블록의 추가 또는 삭제에 의해 야기되거나, 실제로 생성된 비트 에러에 의해 야기된 것으로 추가로 결정될 수 있다.

도 4는 본 출원의 실시예에 따른 또 다른 비트 에러 검출 방법의 개략적 흐름도이다. 비트 에러 검출 방법은 도 2, 도 3a 및 도 3b에 도시된 실시예들에서의 방법들과 조합될 수 있다. 도 2, 도 3a, 및 도 3b에 도시된 방법들이 수행될 때, 다음의 단계들이 추가로 수행될 수 있고, 이는 구체적으로 다음을 포함한다:

S401: 전송 디바이스에 의해 수집된 제1 패리티 값을 수신하고, 제1 패리티 값은 제1 체크될 비트 스트림의 블록들의 수량을 표시한다.

S402: 수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성한다.

S403: 제1 결과가 제3 결과와 동일하고 제1 패리티 값이 제2 패리티 값과 동일한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하거나;

제1 결과가 제3 결과와 상이하고, 제1 결과가 제2 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 비트 에러가 발생한 것으로 결정하거나; 또는

제1 결과가 제3 결과와 동일하고, 제1 패리티 값이 제2 패리티 값과 상이한 경우, 어떠한 비트 에러도 발생하지 않는 것으로 결정한다.

선택적으로, 제1 결과를 수신 디바이스에 전송할 때, 전송 디바이스는 제1 체크될 비트 스트림에서의 블록들의 수량을 표시하는 패리티 값 Numr을 제1 결과와 함께 송신할 수 있다. 제1 결과, 즉 BIPs는 독립적인 64B/64B에서 전송될 수 있고, 여기서 1 비트는 Numr을 송신하기 위해 선택될 수 있고, 이 비트의 특정 위치는, BIP 체크 결과를 송신하는 64B/66B 블록이 Numr을 포함한다면, 제한되지 않는다. 수신 디바이스는 BIP-8 값을 재계산하고, 수신된 Numr이 제2 체크될 비트 스트림에서의 블록들의 수량을 표시하는 수집된 패리티 값 Numc와 일치하는지를 체크할 필요가 있다.

BIPd와 BIPs 사이의 비교, 및 BIPd와 제3 결과 사이의 비교에 기초하여, 특정 타입의 블록을 추가하거나 삭제하는 동작이 수행되는 것으로 결정될 때, Numr과 Numc 사이의 비교에 기초하여, 비트 에러가 실제로 링크 상에서 발생한다는 것, 또는 비트 에러가 실제로 블록의 추가 또는 삭제에 의해 야기되는 것이 추가로 결정될 수 있다.

예를 들어, 수신단에서, BIPd에서의 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들의 반전 후에, BIPd는 BIPs와 일치하고, 홀수 수량의 유휴/LPI 블록을 추가하거나 삭제하는 동작이 데이터 송신 동안 수행되었다는 것이 먼저 결정될 수 있다. 이어서, 이 결정이 추가로 확인될 수 있다. 구체적으로, 송신 동안 제2, 제3, 제4, 및 제5 비트 위치들에서 비트 에러가 발생하는지가 추가로 결정된다.

(1) Numr이 Numc와 일치하는 경우, 즉 이들이 홀수 수량 또는 짝수 수량 둘 다인 경우, 이것은 짝수 수량의 유휴 또는 LPI 블록의 추가 또는 삭제가 송신 프로세스에서 수행되지 않거나 또는 수행되었음(올바른 상황)을 표시한다. 구체적으로, 링크 상에서 실제로 발생하는 비트 에러에 의해 BIPd와 BIPs 사이의 값 불일치가 야기된다. 그 후, 비트 에러 수집이 수행되고, 비트 에러들의 수량이 1만큼 증가하고, 수신된 비트들의 수량이 비트들의 총 수량에 누적된다.

(2) Numr이 Numc와 불일치한 경우, 이것은 홀수 수량의 유휴 또는 LPI 블록을 추가하거나 삭제하는 동작이 송신 프로세스에서 수행되었다는 것을 표시한다. 구체적으로, BIPd와 BIPs 사이의 값 불일치는 유휴 또는 LPI 블록의 추가 또는 삭제에 의해 야기된다. 링크 상에서 비트 에러가 발생하지 않는다. 따라서, 비트 에러 수집이 수행되지 않고, 수신된 비트들의 총 수량만이 누적된다.

이러한 방식으로, BIP 체크 결과에 대한 블록의 추가 또는 삭제의 영향을 고려하는 것에 기초하여, 복수의 비트 에러가 블록의 추가 또는 삭제에 의해 야기되는지, 또는 실제로 링크 상에서 발생하는지가 더 정확하게 결정될 수 있다. 이것은 비트 에러율 BER 수집을 더 정확하게 수행하고, 링크 상태를 더 정확히 반영할 수 있다.

도 9는 본 출원의 실시예에 따른 비트 에러 검출 장치의 구성의 개략도이다. 장치는 이더넷 포트 또는 스위치에 적용될 수 있고, 원래의 스위치 또는 네트워크 인터페이스 카드에 대한 물리 계층의 하드웨어를 업그레이드하는 것(새로운 칩을 적용하거나 새로운 FPGA 코드를 로딩하는 것을 포함함)에 의해 구현될 수 있다. 이 실시예에서, 장치는 다음을 포함한다:

전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하도록 구성된 송수신기 유닛(100); 및

수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하고- 제2 체크될 비트 스트림은 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신되는 비트 스트림임 -; 제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하고; 제1 결과, 제2 결과, 및 제3 결과를 비교하고; 제1 결과가 제2 결과와 상이하고, 제1 결과가 제3 결과와 상이하고, 제2 결과가 미리 결정된 결과와 상이한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 구성된 처리 유닛(200).

선택적으로, 처리 유닛(200)은:

선택적으로, 제어 블록의 타입은 로컬 고장 블록, 원격 고장 블록, 유휴 블록, 및 저전력 유휴 블록을 포함한다.

선택적으로, 처리 유닛(200)이 제2 체크될 비트 스트림에서 제어 블록의 타입이 로컬 고장 블록이고 제2 체크될 비트 스트림이 연속 로컬 고장 블록들인 것을 검출하는 경우, 미리 결정된 결과는 00000000 또는 01010010이다.

선택적으로, 처리 유닛(200)이 제2 체크될 비트 스트림에서의 제어 블록의 타입이 원격 고장 블록이고 제2 체크될 비트 스트림이 연속 원격 고장 블록들인 것을 검출하는 경우, 미리 결정된 결과는 00000000 또는 10010010이다.

선택적으로, 처리 유닛(200)이 BIP 체크 결과에 대한 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 구체적으로:

선택적으로, 송수신기 유닛(100)은 전송 디바이스에 의해 수집된 제1 패리티 값을 수신하도록 추가로 구성되고- 제1 패리티 값은 제1 체크될 비트 스트림에서의 블록들의 수량을 표시함 -; 및

처리 유닛(200)은: 수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성하고; 제1 결과가 제3 결과와 동일하고 제1 패리티 값이 제2 패리티 값과 동일한 경우, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 추가로 구성된다.

선택적으로, 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한 후에, 처리 유닛(200)은:

선택적으로, 송수신기 유닛(100)은:

도 10은 본 출원의 실시예에 따른 다른 비트 에러 검출 장치의 구성의 개략도이다. 장치는 프로세서(110), 메모리(120), 및 버스(130)를 포함할 수 있다. 프로세서(110)는 버스(130)를 사용하여 메모리(120)에 접속된다. 메모리(120)는 명령어를 저장하도록 구성된다. 프로세서(110)는 메모리(120)에 저장되는 명령어를 실행하여, 도 2 내지 도 4에 대응하는 방법들에서의 단계들을 구현하도록 구성된다.

또한, 장치는 입력 포트(140) 및 출력 포트(150)를 포함할 수 있다. 프로세서(110), 메모리(120), 입력 포트(140), 및 출력 포트(150)는 버스(130)를 사용하여 접속될 수 있다.

프로세서(110)는 메모리(120)에 저장되는 명령어를 실행하여, 신호를 수신하기 위해 입력 포트(140)를 제어하고, 신호를 전송하기 위해 출력 포트(150)를 제어하고, 전술한 방법들에서 장치에 의해 수행되는 단계들을 완료하도록 구성된다. 입력 포트(140) 및 출력 포트(150)는 동일한 물리적 엔티티 또는 상이한 물리적 엔티티들일 수 있다. 입력 포트(140) 및 출력 포트(150)가 동일한 물리적 엔티티일 때, 입력 포트(140) 및 출력 포트(150)는 집합적으로 입력/출력 포트로서 지칭될 수 있다. 메모리(120)는 프로세서(110)에 통합될 수 있거나, 프로세서(110)로부터 분리될 수 있다.

구현에서, 입력 포트(140) 및 출력 포트(150)의 기능들은 송수신기 회로 또는 전용 송수신기 칩을 사용하여 구현될 수 있다. 프로세서(110)는 전용 처리 칩, 전용 처리 회로, 전용 프로세서, 또는 범용 칩을 사용하여 구현될 수 있다.

다른 구현에서, 본 출원의 이 실시예에서 제공되는 장치는 범용 컴퓨터를 사용하여 구현될 수 있다. 구체적으로, 프로세서(110), 입력 포트(140), 및 출력 포트(150)의 기능들을 구현하기 위해 사용되는 프로그램 코드는 메모리에 저장된다. 범용 프로세서는 메모리에서의 코드를 실행하여 프로세서(110), 입력 포트(140), 및 출력 포트(150)의 기능들을 구현한다.

본 출원의 실시예들에서 제공되는 기술적 해결책들과 관련되고 장치와 관련되는 개념들, 설명들, 상세한 설명들, 및 다른 단계들에 대해서는, 다른 실시예들에서의 이러한 내용에 관한 전술한 방법들 또는 설명들을 참조한다. 세부 사항들은 본 명세서에서 다시 설명되지 않는다.

본 기술분야의 통상의 기술자는, 설명의 용이함을 위해, 도 10이 단지 하나의 메모리 및 단지 하나의 프로세서를 도시함을 이해할 수 있다. 실제로, 제어기는 복수의 프로세서 및 복수의 메모리를 포함할 수 있다. 메모리는 또한 저장 매체, 저장 디바이스 등으로 지칭될 수 있다. 이것은 본 출원의 이러한 실시예에 제한되지 않는다.

본 출원의 실시예에서, 프로세서는 중앙 처리 유닛(Central Processing Unit, 줄여서 "CPU")일 수 있고, 또는 프로세서는 다른 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 통합 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 또는 다른 프로그램가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 디바이스, 이산 하드웨어 컴포넌트 등일 수 있음을 이해해야 한다. 범용 프로세서는 마이크로프로세서일 수 있거나, 프로세서는 임의의 종래의 프로세서 등일 수 있다.

메모리는 판독 전용 메모리 및 랜덤 액세스 메모리를 포함하고, 명령어 및 데이터를 프로세서에 제공할 수 있다. 메모리의 일부는 비휘발성 랜덤 액세스 메모리를 추가로 포함할 수 있다.

버스는, 데이터 버스 외에도, 전력 버스, 제어 버스, 상태 신호 버스 등을 추가로 포함할 수 있다. 그러나, 명확한 설명을 위해, 도면에서 다양한 타입들의 버스들이 버스로서 마킹된다.

구현 프로세스에서, 전술한 방법의 단계들은 프로세서에서의 하드웨어 통합 로직 회로를 사용하는 것에 의해, 또는 소프트웨어 형태의 명령어들을 사용하는 것에 의해 구현될 수 있다. 본 출원의 실시예들을 참조하여 개시된 방법들의 단계들은 하드웨어 프로세서에 의해 직접 수행될 수 있거나, 프로세서에서의 하드웨어와 소프트웨어 모듈의 조합을 사용하는 것에 의해 수행될 수 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리, 플래시 메모리, 판독-전용 메모리, 프로그램가능 판독-전용 메모리, 전기적으로 소거가능 프로그램가능 메모리, 레지스터 등과 같은, 본 기술분야에서의 발달된(mature) 저장 매체에 위치될 수 있다. 이러한 저장 매체는 메모리 내에 위치되고, 프로세서는 메모리에서의 정보를 판독하고 프로세서의 하드웨어와 조합하여 전술한 방법들의 단계들을 완료한다. 반복을 피하기 위해, 세부 사항들은 본 명세서에 다시 설명되지 않는다.

본 출원의 실시예들에서 제공되는 방법들에 기초하여, 본 출원의 실시예는 비트 에러 검출 시스템을 추가로 제공한다. 비트 에러 검출 시스템은 전술한 수신 디바이스 및 전송 디바이스를 포함한다. 특정 구성 및 기능들에 대해서는, 도 1 및 도 9에서의 관련 설명들을 참조한다. 세부 사항들은 본 명세서에서 다시 설명되지 않는다.

본 명세서에서의 "제1", "제2", "제3", "제4", 및 다양한 수치적 심벌들은 단지 설명의 용이성을 위한 구별을 위해 사용되고, 본 출원의 실시예들의 범위에 대한 제한으로서 해석되지 않는다는 것이 추가로 이해되어야 한다.

전술한 프로세스들의 시퀀스 번호들은 본 출원의 다양한 실시예들에서 실행 시퀀스들을 의미하지 않는다는 점이 이해되어야 한다. 프로세스들의 실행 시퀀스들은 프로세스들의 기능들 및 내부 로직에 따라 결정되어야 하며, 본 출원의 실시예들의 구현 프로세스들에 대한 임의의 제한으로서 해석되어서는 안 된다.

본 기술분야의 통상의 기술자는, 본 명세서 및 단계들(step)에 개시된 실시예들에서 설명된 예시적 논리 블록(illustrative logical block)들과 조합하여, 전자 하드웨어 또는 컴퓨터 소프트웨어와 전자 하드웨어의 조합에 의해 구현될 수 있다는 것을 인식할 수 있다. 기능들이 하드웨어 또는 소프트웨어에 의해 수행되는지는 기술적 해결책들의 설계 제약들 및 특정 애플리케이션들에 따라 좌우된다. 본 기술분야에서의 통상의 기술자는 각각의 특정 애플리케이션에 대해 설명되는 기능들을 구현하기 위해 상이한 방법들을 사용할 수 있지만, 이 구현이 본 발명의 범위를 벗어나는 것으로 고려되어서는 안 된다.

본 출원에 제공된 몇몇 실시예들에서, 개시된 시스템, 장치 및 방법은 다른 방식들로 구현될 수 있다는 것을 이해해야 한다. 예를 들어, 설명된 장치 실시예는 단지 예이다. 예를 들어, 유닛 분할은 단순히 논리적 기능 분할이고 실제의 구현에서는 다른 분할일 수도 있다. 예를 들어, 복수의 유닛 또는 컴포넌트가 조합되거나 다른 시스템에 통합되거나, 일부 특징들이 무시되거나 수행되지 않을 수 있다. 또한, 표시되는 또는 논의되는 상호 결합들 또는 직접 결합들 또는 통신 접속들은 일부 인터페이스를 사용하여 구현될 수 있다. 장치들 또는 유닛들 사이의 간접적인 결합들 또는 통신 접속들은 전자적, 기계적 또는 기타의 형태들로 구현될 수도 있다.

전술된 실시예들의 전부 또는 일부는, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 임의의 조합을 사용하는 것에 의해 구현될 수 있다. 소프트웨어가 실시예들을 구현하기 위해 사용될 때, 실시예들은 컴퓨터 프로그램 제품의 형태로 완전히 또는 부분적으로 구현될 수 있다. 컴퓨터 프로그램 제품은 하나 이상의 컴퓨터 명령어를 포함한다. 컴퓨터 프로그램 명령어들이 컴퓨터 상에서 로딩되고 실행될 때, 본 출원의 실시예들에 따른 절차 또는 기능들은 전부 또는 부분적으로 생성된다. 컴퓨터는, 범용 컴퓨터, 특수 목적 컴퓨터, 컴퓨터 네트워크, 또는 다른 프로그램가능 장치들일 수 있다. 이러한 컴퓨터 명령어들은 컴퓨터 판독가능 저장 매체에 저장될 수 있거나 또는 컴퓨터 판독가능 저장 매체로부터 다른 컴퓨터 판독가능 저장 매체로 송신될 수 있다. 예를 들어, 이러한 컴퓨터 명령어들은 유선(예를 들어, 동축 케이블, 광 섬유 또는 디지털 가입자 회선(DSL) 또는 무선(예를 들어, 적외선, 라디오, 또는 마이크로웨이브) 방식으로, 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로부터 다른 웹사이트, 컴퓨터, 서버, 또는 데이터 센터로 송신될 수 있다. 이러한 컴퓨터 판독가능 저장 매체는 컴퓨터에 의해 액세스가능한 임의의 사용가능 매체, 또는, 하나 이상의 사용가능 매체를 통합하는, 서버 또는 데이터 센터와 같은, 데이터 저장 디바이스일 수 있다. 사용가능 매체는, 자기 매체(예를 들어, 플로피 디스크, 하드 디스크, 또는 자기 테이프), 광학 매체(예를 들어, DVD), 반도체 매체(예를 들어, 솔리드 스테이트 드라이브 solid state disk(SSD)) 등일 수 있다.

전술한 설명들은 단지 본 출원의 구체적인 구현들이지, 본 출원의 보호 범위를 제한하도록 의도되는 것은 아니다. 본 출원에서 개시되는 기술적 범위 내에서 본 기술분야의 통상의 기술자에 의해 용이하게 도출되는 임의의 변형 또는 대체는 본 출원의 보호 범위 내에 있을 것이다. 따라서, 본 출원의 보호 범위는 청구항들의 보호 범위에 종속될 것이다.

Claims

수신 디바이스에 의해 수행되는 비트 에러 검출 방법으로서,
전송된 제1 체크될 비트 스트림에 대해 비트 인터리빙 패리티(BIP) 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하는 단계;
수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하는 단계- 상기 제2 체크될 비트 스트림은 상기 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신된 비트 스트림임 -;
상기 제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 단계- 상기 제3 결과는 상기 제2 결과에서의 미리 결정된 비트 위치들에서의 비트 값들을 반전시킴으로써 획득됨 -;
상기 제1 결과, 상기 제2 결과, 및 상기 제3 결과를 비교하는 단계; 및
상기 제1 결과가 상기 제2 결과와 상이하고, 상기 제1 결과가 상기 제3 결과와 상이하고, 상기 제2 결과가 미리 결정된 결과와 상이한 경우, 상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계를 포함하고, 상기 미리 결정된 결과는 상기 제2 체크될 비트 스트림이 연속 로컬 고장/원격 고장 블록들인지에 기초하여 결정되는 방법.
제1항에 있어서,
상기 제어 블록의 타입은 로컬 고장 블록, 원격 고장 블록, 유휴 블록, 및 저전력 유휴 블록을 포함하는 방법.
제2항에 있어서,
BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 상기 로컬 고장 블록인 것이 검출되고 로컬 고장 블록들의 수량이 1인 경우, 상기 제2 결과에서의 상기 제2, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하는 것을 포함하는 방법.
제2항에 있어서,
BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 상기 원격 고장 블록인 것이 검출되고, 원격 고장 블록들의 수량이 1인 경우, 상기 제2 결과에서의 상기 제1, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하는 것을 포함하는 방법.
제2항에 있어서,
BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 상기 유휴 블록 또는 상기 저전력 유휴 블록인 것이 검출되는 경우, 상기 제2 결과에서의 상기 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하는 것을 포함하는 방법.
제1항에 있어서,
상기 전송 디바이스에 의해 수집된 제1 패리티 값을 수신하는 단계- 상기 제1 패리티 값은 상기 제1 체크될 비트 스트림에서의 블록들의 수량을 표시함 -;
상기 수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성하는 단계; 및
상기 제1 결과가 상기 제3 결과와 동일하고 상기 제1 패리티 값이 상기 제2 패리티 값과 동일한 경우, 상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하는 단계를 추가로 포함하는 방법.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한 후에,
미리 설정된 시간 기간에서 발생하는 비트 에러들의 수량을 누적하고, 상기 미리 설정된 시간 기간에서 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 비트 에러율을 계산하는 단계; 및
상기 비트 에러들의 총 수량 또는 상기 비트 에러율을 상기 전송 디바이스에 전송하는 단계를 추가로 포함하는 방법.
비트 에러 검출 장치로서,
전송된 제1 체크될 비트 스트림에 대해 BIP 체크를 수행함으로써 전송 디바이스에 의해 획득된 제1 결과를 수신하도록 구성된 송수신기 유닛; 및
수신된 제2 체크될 비트 스트림에 대해 BIP 체크를 수행하여 제2 결과를 획득하고- 상기 제2 체크될 비트 스트림은 상기 제1 체크될 비트 스트림이 송신된 후에 수신 디바이스에 의해 수신되는 비트 스트림임 -; 상기 제2 체크될 비트 스트림에서의 제어 블록의 타입을 검출하고, BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하고- 상기 제3 결과는 상기 제2 결과에서의 미리 결정된 비트 위치들에서의 비트 값들을 반전시킴으로써 획득됨 -; 상기 제1 결과, 상기 제2 결과, 및 상기 제3 결과를 비교하고; 상기 제1 결과가 상기 제2 결과와 상이하고, 상기 제1 결과가 상기 제3 결과와 상이하고, 상기 제2 결과가 미리 결정된 결과와 상이한 경우, 상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 구성된 처리 유닛을 포함하고, 상기 미리 결정된 결과는 상기 제2 체크될 비트 스트림이 연속 로컬 고장/원격 고장 블록들인지에 기초하여 결정되는 장치.
제8항에 있어서,
상기 제어 블록의 타입은 로컬 고장 블록, 원격 고장 블록, 유휴 블록, 및 저전력 유휴 블록을 포함하는 장치.
제9항에 있어서,
상기 처리 유닛이 BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 구체적으로:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 로컬 고장 블록인 것이 검출되고 로컬 고장 블록들의 수량이 1인 경우, 상기 제2 결과에서의 상기 제2, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하도록 구성되는 장치.
제9항에 있어서,
상기 처리 유닛이 BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 구체적으로:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 원격 고장 블록인 것이 검출되고, 원격 고장 블록들의 수량이 1인 경우, 상기 제2 결과에서의 상기 제1, 제4, 및 제7 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하도록 구성되는 장치.
제9항에 있어서,
상기 처리 유닛이 BIP 체크 결과에 대한 상기 제어 블록의 타입의 영향에 기초하여 제3 결과를 결정하는 것은 구체적으로:
상기 제2 체크될 비트 스트림에서의 상기 제어 블록의 타입이 유휴 블록 또는 저전력 유휴 블록인 것이 검출되는 경우, 상기 제2 결과에서의 상기 제2, 제3, 제4, 및 제5 비트 위치들에서의 비트 값들을 반전시켜 상기 제3 결과를 획득하도록 구성되는 장치.
제8항에 있어서,
상기 송수신기 유닛은 상기 전송 디바이스에 의해 수집된 제1 패리티 값을 수신하도록 추가로 구성되고- 상기 제1 패리티 값은 상기 제1 체크될 비트 스트림에서의 블록들의 수량을 표시함 -; 및
상기 처리 유닛은: 상기 수신된 제2 체크될 비트 스트림에서의 블록들의 수량을 수집하고 제2 패리티 값을 생성하고; 상기 제1 결과가 상기 제3 결과와 동일하고 상기 제1 패리티 값이 상기 제2 패리티 값과 동일한 경우, 상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정하도록 추가로 구성되는 장치.
제8항 내지 제13항 중 어느 한 항에 있어서,
상기 처리 유닛이 상기 제1 체크될 비트 스트림이 송신될 때 비트 에러가 발생한 것으로 결정한 후에, 상기 처리 유닛은:
미리 설정된 시간 기간에서 발생하는 비트 에러들의 수량을 누적하고, 상기 미리 설정된 시간 기간에서 누적된 비트 에러들의 총 수량 및 수신된 비트들의 총 수량에 기초하여 비트 에러율을 계산하고;
상기 비트 에러들의 총 수량 또는 상기 비트 에러율을 상기 전송 디바이스에 전송하도록 추가로 구성되는 장치.
비트 에러 검출 장치로서,
프로세서, 메모리, 및 버스를 포함하고, 상기 프로세서는 상기 버스를 사용하여 상기 메모리에 접속되고, 상기 메모리는 프로그램 코드의 세트를 저장하도록 구성되고, 상기 프로세서는 상기 메모리에 저장되는 상기 프로그램 코드를 호출하여 제1항 내지 제6항 중 어느 한 항에 따른 단계들을 수행하도록 구성되는 장치.
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