KR102379847B1 - 픽셀 당 초병렬 3 차원 단일 기울기 아날로그 디지털 변환기 - Google Patents

픽셀 당 초병렬 3 차원 단일 기울기 아날로그 디지털 변환기 Download PDF

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Abstract

이미지 검출기는 복수의 유닛 셀들을 포함하는 검출기 유닛 셀들의 어레이; 및 복수의 단일 기울기 아날로그 디지털 변환기(SSADC)를 포함한다. 상기 복수의 단일 기울기 아날로그 디지털 변환기 각각은, 상기 유닛 셀들 중 상이한 하나의 유닛 셀의 출력에 연결된다. 상기 복수의 SSADC 각각은, 포지티브 입력 및 네거티브 입력 및 비교기 출력을 갖는 비교기 - 상기 비교기는 제1 층에 포함됨 -; 및 제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터를 포함한다. 상기 카운터는 관통 실리콘 비아로 상기 비교기에 전기적으로 연결된다.

Description

픽셀 당 초병렬 3 차원 단일 기울기 아날로그 디지털 변환기
본 개시는 아날로그 디지털 변환기(ADC: analog-to-digital converter)에 관한 것으로, 구체적으로, 초병렬 단일 기울기(massively parallel single slope) ADC(SS-ADC)에 관한 것이다.
지난 몇 년 동안, 전자 광학 센서(electro-optical sensors)는 점점 더 높은 해상도를 갖는 것으로 개발되어 왔다. 이러한 검출기는 저장 또는 변경될 필요가 있는 상이한 동작 모드 또는 설정을 가질 수 있다.
구체적으로, 이러한 센서는 판독 통합 회로(ROIC: read-out integrated circuit), 카운터(counter), 및 픽셀과 같은 센서에 대한 입력과 관련된 카운터 값(counter value)을 저장하는 래치(latch)로 구성된 ADC를 포함할 수 있다. 보다 상세하게는, 통상적인 SS-ADC 설계는 카운터 값이 메모리 소자(memory element)에 저장되게 하도록 카운터 메모리 소자(예를 들어, 래치)에 연결되는 비교기 출력(comparator output)을 갖는 ROIC를 사용한다. 통합 중 판독(read-while-integrating) 유형의 ROIC에서, 저장 커패시터(storage capacitor)는 미리 결정된 양(predetermined amount)의 시간 동안 주기적으로 충전된다(charged). 이러한 시간 후에, 램프 전압(ramp voltage)이 저장 커패시터 상의 전압과 결합된다(combined). 비교기는 커패시터에 걸친 증가하는 전압을 기준 전압과 비교하고, 커패시터에 걸친 전압이 기준 전압 임계치를 초과하여 증가할 때, 비교기의 출력은 상태를 변경하거나, 또는 구성에 따라 펄스를 출력할 수 있다.
그레이코드 카운터(greycode counter)는 카운팅을 시작하고, 램프 전압이 증가함에 따라 카운팅 업한다(counts up). 비교기에 대한 다른 입력은 디지털 값으로 변환될 필요가 있는 아날로그 값(analog value)이다. 래치 또는 다른 메모리 디바이스는 비교기로부터 펄스를 수신하고, 이는 그레이코드 카운터 값이 래치에 저장되게 한다. 이러한 회로들은 일반적으로 그들의 의도된 목적들을 위해 동작하지만, 아래에서 더 상세하게 논의되는 바와 같이, 이러한 회로들은 저전력 환경들에서 사용될 때 단점들을 가질 수 있다.
이미징 애플리케이션에 대한 ROIC에서의 아날로그 디지털 변환은, 일반적으로 달성가능한 최대 프레임 레이트(maximum frame rate)를 제한하는 컬럼 레벨(column level)에서 행해진다. 1 개(또는 2 개) 로우(row)의 픽셀들이 동시에 변환된다. 풀 프레임 변환(Full frame conversion)은 어레이 크기에 의존하는 다수의 로우 시간(row times)을 필요로 하며, 따라서 최대 풀 프레임(더 큰 어레이 크기에 대해 더 감소됨)을 제한한다. 즉, 풀 프레임 변환에 걸리는 시간은 어레이의 크기가 증가됨에 따라 증가한다.
일 실시예에 따라서, 단일 기울기 아날로그 디지털 변환기(ADC: Analog to Digital Converter)가 개시된다. SSADC는 포지티브 입력(positive input) 및 네거티브 입력(negative input) 및 비교기 출력을 갖는 비교기 - 상기 비교기는 제1 층(layer)에 포함됨 -; 상기 제1 레벨 아래에 있고, 비-ITAR 컴플라이언트 프로세스(non-ITAR compliant process)에 의해 형성된 제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터를 포함한다. 상기 카운터는, 관통 실리콘 비아(through-silicon via)로 상기 비교기에 전기적으로 연결된다.
다른 실시예에 따라서, 단일 기울기 아날로그 디지털 변환기(ADC: Analog to Digital Converter)를 형성하는 방법이 개시된다. 상기 방법은, 제1 층(layer)에 포지티브 입력(positive input) 및 네거티브 입력(negative input) 및 비교기 출력을 갖는 비교기를 형성하는 단계; 제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터를 형성하는 단계; 및 관통 실리콘 비아(through-silicon via)로 상기 카운터 및 상기 비교기를 전기적으로 연결하는 단계를 포함한다.
다른 실시예에 따라서, 복수의 유닛 셀들을 포함하는 검출기 유닛 셀들의 어레이를 포함하는 이미지 검출기가 개시된다. 상기 검출기는 또한 복수의 단일 기울기 아날로그 디지털 변환기(SSADC: Single Slope Analog to Digital Converter)를 포함하고, 상기 복수의 단일 기울기 아날로그 디지털 변환기 각각은, 상기 유닛 셀들 중 상이한 하나의 유닛 셀의 출력에 연결된다(coupled). 이러한 실시예에서, 상기 복수의 단일 기울기 아날로그 디지털 변환기 각각은, 포지티브 입력(positive input) 및 네거티브 입력(negative input) 및 비교기 출력을 갖는 비교기 - 상기 비교기는 제1 층(layer)에 포함됨 -; 및 제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터를 포함한다. 이러한 실시예에서, 상기 카운터는, 관통 실리콘 비아(through-silicon via)로 상기 비교기에 전기적으로 연결된다.
추가적인 특징 및 장점은 본 발명의 기술을 통해 실현된다. 본 발명의 다른 실시예들 및 측면들은 본 명세서에서 상세히 설명되며, 청구되는 발명의 일부로 간주된다.
본 개시의 더 완전한 이해를 위해, 이제 첨부 도면 및 상세한 설명과 관련하여 다음의 간단한 설명을 참조하며, 같은 참조 번호는 같은 부분을 나타낸다.
도 1은 실시예에 따른 이미지 검출기를 도시하는 개략도이다.
도 2는 일 실시예에 따른 SS-ADC를 도시하는 개략도이다.
도 3은 도 2의 SS-ADC의 동작 중 타이밍 다이어그램(timing diagram)을 도시한다.
도 4는 일 실시예에 따른 SS-ADC를 형성하는 방법의 흐름도이다.
후술하는 바와 같이, 각 픽셀은 그 자신의 SS-ADC를 포함한다. 일 실시예에서, SS-ADC는 2 개의 부분, 즉 판독 집적 회로(ROIC: Read Out Integrated Circuit) 및 신호 프로세싱부(signal processing portion)로 분할된다. 2 개의 부분은 상이한 디바이스 층에 형성된다. ROIC는 제1 층에 포함되고, 신호 프로세싱부는 제2 층에 포함된다. 일 실시예에서, 제1 층은 제2 층의 상부에 배치되고, 2 개의 층들 내의 컴포넌트들은 관통 실리콘 비아(TSV: Through-Silicon Via)를 사용하여 서로 전기적으로 연결된다. 일 실시예에서, 제1 및 제2 층들은 다이렉트 본드 통합(DBI: Direct Bond Integration)에 의해 서로 물리적으로 연결된다.
도 1은 실시예에 따른 이미지 검출기(100)를 도시하는 개략도이다. 이러한 검출기(100)는 예를 들어, 프레임 레이트가 어레이 크기에 의해 제한되지 않는 요건인 항공기 또는 임의의 육상 또는 해상 기반(land- or sea-based) 전술 응용(tactical application)과 같은 위성 또는 다른 비행 장치(airborne apparatus) 상에 배치될 수 있다. 이미지 검출기(100)는 FPA(Focal Plane Array), APS(Active Pixel Sensor)또는 임의의 다른 적절한 에너지 파장 감지 디바이스(energy wavelength sensing device)일 수 있다. 이미지 검출기(100)는, 디지털 카메라, 비디오 카메라 또는 다른 유사한 디바이스와 같은 사진 및/또는 이미지 캡처 디바이스의 컴포넌트로서 사용될 수 있다. 이미지 검출기(100)는 검출 디바이스(120) 및 아날로그 디지털 변환기(ADC)(140)를 포함할 수 있다.
검출 장치(120)는 X×Y 매트릭스로 배치된 감광(photosensitive)/에너지 파장 민감성 검출기 유닛 셀(energy wavelength sensitive detector unit cells)(160)의 어레이를 포함한다. 검출기 유닛 셀(160) 각각은 검출기 유닛 셀(160) 상에 입사하는 광에 응답하여 전하를 축적하거나, 또는 전류 및/또는 전압을 생성할 수 있고, 캡처된 전자 이미지 내의 픽셀에 대응할 수 있다. 검출기 유닛 셀(160) 중 하나 이상은 광전압 검출기(photovoltaic detector)(예를 들어, 광전압 단일 흡수기 검출기(photovoltaic single absorber detector) 또는 광전압 다중 흡수기(photovoltaic multi-absorber)(다중-접합(multi-junction)) 검출기), 배리어 디바이스 검출기(barrier device detector), 위치 감지 검출기(PSD: Position Sensitive Detector) 또는 다른 적합한 검출기를 포함한다.
ADC(140)는 (예를 들어, 입사광을 나타내는 이미지를 생성하기 위해) 입사광의 프로세싱을 위해 사용될 수 있다. 예를 들어, ADC(140)는 검출기 유닛 셀(160) 상에 입사하는 광에 응답하여 생성된 축적된 전하 또는 전류 및/또는 전압과 같은 신호를 수신하도록 검출 디바이스(120)와 인터페이싱한다(interfaces). 일 실시예에서, 전압/전류를 축적하고 임계치(threshold)에 도달될(crossed) 때 디지털 출력(digital output)을 생성하는 판독 집적 회로(ROIC)(200)가 제공된다. 디지털 출력은 카운터가 인터럽트되게 하거나, 또는 값이 래치에 저장되게 하는데 사용될 수 있다. 카운터 값은 유닛 셀(160)에 의해 수신되는 신호에 대응한다.
ADC(140)는 검출기 유닛 셀(160)의 X×Y 매트릭스의 오리엔테이션(orientation)에 대응하는 X×Y 매트릭스로 배치된 ADC 유닛 셀의 어레이를 포함할 수 있다. 따라서, 각각의 ADC 유닛 셀은 다이렉트 금속 대 금속 상호 연결(direct metal-to-metal interconnects) 또는 인듐 상호 연결(indium interconnects)과 같은 하나 이상의 다이렉트 본드 상호 연결(direct bond interconnects) 방식으로 대응하는 검출기 유닛 셀(160)과 상호 연결될 수 있다.
종래 기술의 시스템에서, 이미징 애플리케이션(imaging applications)을 위한 아날로그 디지털 변환은 보통 컬럼 레벨에서 행해진다. 하나의 로우(또는 2 개의 로우까지)의 픽셀들은 동시에 변환된다. 예를 들어, 1024 로우에 대해, 전체 어레이를 변환하기 위해 1024 로우 시간(up to 1024 row times)까지 필요할 것이다. 표 1은 8 개의 컬럼마다 초당 2 메가샘플(megasamples)(MSPS)를 갖는 14-비트(14-bit) ADC를 사용할 때 지정된 수의 로우를 갖는 8 개의 컬럼 어레이마다 ADC를 위한 변환 시간을 나타낸다.
어레이 크기(로우) 변환 시간
14비트 ADC (2MSPS)
8 컬럼마다 1 ADC 		최대 프레임 레이트(IWR)
1024 4.096ms 240Hz
2048 8.2ms 120Hz
4096 16.4ms 60Hz
표 1에서, 최대 풀 프레임 레이트는 ADC 변환 시간에 의해 제한되며, 어레이 크기에 의존한다.
본 명세서에서 일 실시예에서, 각각의 유닛 셀(160)은 고유 ADC(140)에 연결된다. 이는 모든 픽셀이 실질적으로 동시에 판독될 수 있게 한다. 이는 표 2로 아래에 나타낸 변환 시간을 초래할 수 있다.
최대 풀 프레임 레이트
16비트 SSADC 100MHz
(변환 시간) 		최대 풀 프레임 레이트
14비트 SSADC 100MHz
(변환 시간)
1.52 kHz (656us) 6.1 kHz (164us)
일 실시예에서, 유닛 셀(160)은 하나의 레벨(one level)에 있고, ADC(140)는 아래에 충분히 설명되는 바와 같이 2 개의 개별 제조 레벨들(separate fabrication levels)로 분리된다.
도 2는 예를 들어, 2 개의 상이한 픽셀 또는 유닛 셀(160)과 같은 2 개의 상이한 전압 소스(voltage sources)로부터의 값을 판독하는데 사용될 수 있는 예시적인 SS-ADC(140)를 도시한다. 일반적으로, 램프 전압, 및 개별 픽셀에 대해 저장된(예를 들어, 통합된(integrated)) 전압의 결합(combination)은 비교기에 인가되고(applied), 결합된 전압이 임계 전압을 초과할 때, 비교기는 상태를 변경한다(이러한 경우, 로우(low)에서 하이(high)로). 상태의 변화는 카운터가 카운팅(counting)을 중지하게(stop) 하는데 사용될 수 있다. 램프 전압은 시간에 따라 선형적으로 증가한다. 이와 같이, 카운터 값과 저장된 전압 사이에 선형 관계가 존재한다. 이러한 방식으로, 비교기에 입력되는 전압(램프 전압과 반대로)은 아날로그 값으로부터 디지털 값으로 변환된다.
도 2 및 도 3을 참조하여, 픽셀(202)과 같은 각각의 유닛 셀에 대해, 고유의(unique) SS-ADC(200)가 제공된다. SS-ACD(200)는 ROIC(220)및 신호 프로세싱부(signal processing portion)(222)을 포함한다. 신호 프로세싱부(222)는 적어도 카운터(240)를 포함한다. 일 실시예에서, 카운터(240)는 그레이 카운터(grey counter)이다. 그레이 코드는 2 개의 연속적인 값이 단지 하나의 비트(바이너리 디지트(binary digit))에서 상이한 경우의 바이너리 숫자 시스템(binary numeral system)이다. 물론, 카운터(240)는 다른 디지털 카운팅 방식을 이용할 수 있다. 이러한 카운터의 비트의 수는 가변적이지만, 일 실시예에서는 16 비트이고 다른 실시예에서는 14 비트이다.
이해되는 바와 같이, 카운터(240) 및 ROIC(220)는 이들이 동기화되는 것을 보장하기 위해 공통 리셋(common reset)을 공유할 수 있다. 리셋 신호는 리셋 스위치(222)를 개방(opening)함으로써 ROIC를 리셋할 것이다.
ROIC(220)는 통합 스위치(226)에 의해 픽셀(202)에 선택적으로 연결될(coupled) 수 있는 통합 커패시터(224)를 포함한다. 통합 커패시터(224)는 통합 스위치(226)와 기준 라인(reference line)(228) 사이에서 연결된다. 통합 커패시터(224)의 하나의 플레이트(plate)(예를 들어, 일 측(one side))는 비교기(230)에 대한 입력에 연결된다. 비교기(230)로의 다른 입력은 임계 전압(232)에 연결된다.
동작에서, 도 3의 시간(Tint)으로 도시된 통합 윈도우(integration window) 중에, 통합 스위치(226)는 폐쇄되고(closed) 리셋 스위치(222)는 개방된다. 그 시간 중에, 픽셀(202)에 대한 그 연결로 인한 통합 커패시터에 걸친 전압(224)(vint)이 형성된다(builds). 시간(Tint)이 만료된(expires) 후에, 통합 스위치(226)는 개방된다. 통합된 값(integrated value)은 이하에서 보다 상세히 설명하는 바와 같이 판독된다. 이와 같이, 도 2의 ROIC(220)를 형성하는 회로는 ROIC의 통합 후 판독 유형(integration then read type)인 것으로 간주될 수 있다.
통합 스위치(226)가 개방된 후에, 전압 램프는 도 3에서 (vramp) 생성되고, 통합 커패시터(224)의 하부 플레이트(bottom plate)(예를 들어, 기준 라인(228))에 주입된다(injected). 어레이의 각각의 픽셀(202)은 그 자신의 ADC(200)를 포함하는 반면에, 리셋 신호(Rst), 통합 신호(Int) 및 램프 신호(vramp) 중 어느 것은 시스템 와이드 신호(system wide signals)일 수 있다는 것을 이해할 것이다. 또한, vramp가 시작될 때, 카운터(240)가 시작된다.
vramp의 주입은 vint이 증가하도록 한다. 비교기(230)는 vint가 임계 전압(232)을 초과할 때 출력 상태를 변화시킨다. 비교기는 vint에 연결된 포지티브 입력(+) 및 임계 전압(232)에 연결된 네거티브 입력(-)을 포함한다. (펄스(234)로 도시된) 상태의 변화는 카운터(240)를 인터럽트한다(interrupts). 이전과 같이, 램프 전압은 시간에 따라 선형적으로 증가한다. 이와 같이, 카운터 값과 저장된 전압 사이에서 선형 관계가 존재한다. 이러한 방식으로, (램프 전압과 반대로) 비교기(230)의 포지티브(+) 입력에 제공되는 전압은 아날로그 값에서 카운터(240)의 값으로 표현되는 디지털 값으로 변환된다. 또한, 비교기(230)의 출력의 상태의 변화의 형태(shape)는 도 2 및 도 3에서 펄스로서 도시되는 반면에, 이는 ROIC(220)가 리셋될 때까지 일정한 값(constant value)(예를 들어, 0에서 1로의 변화)일 수 있다. 리셋(reset)은 Rst(도 3)가 높게(high) 유지되는 동안 리셋 스위치를 폐쇄(closing)함으로써 발생할 수 있다.
Vint는 임계 전압(232)을 초과한 후에 계속 증가할 수 있거나, 또는 당업자에 의해 이해되는 바와 같이 도 3에 도시된 0으로 리셋될 수 있다는 것을 이해할 것이다.
대안적인 실시예에서, 카운터 값은 비교기(230)의 상태가 변할 때 카운터에 인터럽트를 생성하는 것이 아니라 래치에 저장될 수 있다.
일 실시예에서, SSADC(200)는 이미징 애플리케이션을 위해 이종(heterogeneous) 3D 웨이퍼 스태킹(wafer stacking)을 사용하여 픽셀마다 구현된다. ROIC는 제1 층(212)에서 구현된다. 일 실시예에서, 제1 층(212)은 180nm 프로세스에 의해 형성될 수 있다. 180nm 프로세스는 잘 알려진 반도체 프로세스 기술이며, ITAR을 준수(compliant)한다. 특정 프로세스에 의해 형성된 층 또는 다른 구성 요소(element)는 또한 특정 프로세스를 식별하는 프로세스 노드로 지칭될 수 있다. 예를 들어, 180nm 프로세스에 의해 형성되는, 본 명세서에서 형성되는 소자를 갖는 층 또는 층(layer)은 180nm 노드(180nm node)로 지칭될 수 있다.
카운터(240)는 제2 하부 층(214)에서 형성될 수 있다. 제2 층(214)은 65nm(또는 하부) 프로세스 노드로 형성될 수 있다. 65nm 프로세스는 진보된 반도체 제조 프로세스이며, ITAR을 준수(compliant)할 필요는 없다.
제2 하부 층(214)은 통합 스위치(226), 리셋 스위치(222)를 개방 및 폐쇄하고 카운터(240)를 리셋하기 위한 컨트롤러와 같이 도 2에 도시되지 않은 다른 신호 프로세싱 소자(signal processing elements)를 포함할 수 있다. 제1 및 제2 층(212, 214)은 관통-실리콘 비아(250)를 사용하여 서로 전기적으로 연결된다(connected).
일 실시예에서, 제1 및 제2 층은 다이렉트 본드 통합(DBI: direct bond integration)를 사용하여 3D 스태킹된다(3D stacked). DBI는 웨이퍼 본드 프로세스(wafer bonding process)이다.
상기 관점에서, 어레이 크기에 독립적으로 초고프레임 레이트(ultra-high frame rate)를 가능하게 하는 픽셀 당(per-pixel) 초병렬(massively parallel) ADC가 개시된다. 모든 픽셀 변환은 총 변환 시간(total conversion time)을 크게 감소시키도록 병렬로 수행되는데, 예를 들면, 100MHz에서의 16비트 카운터(16-bit counter)에 대한 변환 시간은 어레이 크기와 독립적으로 전체 어레이에 대해 656μs이다. 상당히 빠른 프레임 속도(즉, 1.5kHz)는 어레이 크기와 독립적으로 달성될 수 있다. 다른 예로서, 100MHz에서 14비트 카운터(14-bit counter)에 대해, 변환 시간은 어레이 크기와는 독립적으로 전체 어레이에 대해 164μs이며, 6.1kHz 프레임 레이트를 달성한다.
일 실시예에서, 이미징 프론트-엔드 ROIC(imaging front-end ROIC)를 더 작은 노드 디지털 프로세싱(smaller node digital processing)과 결합하는 모어 댄 무어 이종 3D 통합(More-than-Moore heterogeneous 3D integration)이 개시된다. 각 픽셀의 신호는, SS-ADC 그레이-코드 카운터(SS-ADC grey-code counter), 디지털 신호 프로세싱(digital signal processing) 등으로 제1 층(212)에서 로컬로(locally) 변환된다. 물론, 픽셀(202)은 일 실시예에서 개별적인 센서 층(separate sensor layer)(210)에 포함될 수 있다.
일 실시예에서, SS-ADC를 형성하는 방법이 개시된다. 상기 방법은, 도 4를 참조하면, 비교기를 포함하는 제1 층을 형성하는 단계(블록(402)) 및 제2 층에 카운터를 형성하는 단계(블록(404))를 포함한다. 제1 층 및 제2 층은 관통-실리콘 비아로 서로 전기적으로 연결될 수 있고(블록(406)), 서로 다이렉트 본드될(directed bonded) 수 있다(블록(408)).
일 실시예에서, 도 2의 층(212)에 도시된 구성 요소들 중 임의의 구성 요소는 블록(402)의 프로세스에서 형성될 수 있다. 이러한 실시예에서, 구성 요소들은 도 2에 도시된 바와 같이 연결될 수 있다.
다음의 청구항에서의 모든 수단 또는 스텝 플러스 펑션(step plus function) 구성 요소의 대응하는 구조, 재료, 동작 및 등가물은 구체적으로 청구된 다른 청구된 구성 요소와 결합하여 기능을 수행하기 위한 임의의 구조, 재료 또는 동작을 포함하도록 의도된다. 본 발명의 설명은 예시 및 설명의 목적으로 제시되었지만, 개시된 형태로 본 발명을 완전하게 하거나 제한하려는 것은 아니다. 본 발명의 범위 및 사상을 벗어나지 않고 많은 수정 및 변형이 당업자에게 명백할 것이다. 실시예는 본 발명의 원리 및 실제 적용을 가장 잘 설명하고, 당업자가 고려되는 특정 용도에 적합한 다양한 변형을 갖는 다양한 실시예에 대해 본 발명을 이해할 수 있게 하도록 선택되고 설명되었다.
본 발명의 바람직한 실시예가 설명된 반면에, 현재와 미래의 당업자는 다음의 청구항의 범위에 속하는 다양한 개선 및 향상을 시킬 수 있음을 이해할 것이다. 이러한 청구항은 먼저 설명된 본 발명에 대해 적절한 보호를 유지하도록 해석되어야 한다.

Claims (18)

  1. 이미지 검출기(detector)를 형성하는 방법에 있어서,
    복수의 유닛 셀을 포함하는 검출기 유닛 셀들의 어레이를 형성하는 단계;
    복수의 단일 기울기 아날로그 디지털 변환기(single slope analog to digital converters: SSADCs)를 형성하는 단계; 및
    상기 복수의 단일 기울기 아날로그 디지털 변환기 각각을 상기 복수의 유닛 셀 중 서로 다른 어느 하나의 출력과 연결하는 단계 - 각 유닛 셀은 고유의(unique) 단일 기울기 아날로그 디지털 변환기에 연결됨 -;
    를 포함하고,
    상기 복수의 단일 기울기 아날로그 디지털 변환기를 형성하는 단계는,
    제1 층(layer)에 포지티브 입력(positive input) 및 네거티브 입력(negative input) 및 비교기 출력을 갖는 비교기를 형성하는 단계;
    제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터를 형성하는 단계;
    관통 실리콘 비아(through-silicon via)로 상기 카운터 및 상기 비교기를 전기적으로 연결하는 단계; 및
    상기 제1 층에 포함되고, 상기 비교기의 상기 포지티브 입력에 연결되는 통합 커패시터(integration capacitor)를 형성하는 단계
    를 포함하며,
    저장된(stored) 전압과 상기 비교기로 인가되는 램프 전압의 컴비네이션(combination)을 포함하는 컴바인된(combined) 전압을 인가하고, 상기 램프 전압이 상기 비교기로 인가될 때, 상기 카운터를 스타트하며, 상기 컴바인된 전압이 임계 전압을 초과할 때, 상기 비교기의 출력 상태를 변경하는,
    이미지 검출기를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 층 및 상기 제2 층은,
    서로 다른 프로세스 노드들을 사용하여 형성된,
    이미지 검출기를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 층은,
    ITAR 180nm 또는 90nm 프로세스 노드에 의해 형성된,
    이미지 검출기를 형성하는 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제2 층은,
    비-ITAR 65nm 또는 그보다 낮은 프로세스 노드에 의해 형성된,
    이미지 검출기를 형성하는 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    다이렉트 본드 통합(direct bond integration)에 의해 형성된 다이렉트 웨이퍼 본드(direct wafer bond)에 의해, 상기 제1 층을 상기 제2 층에 물리적으로 연결하는 단계
    를 더 포함하는,
    이미지 검출기를 형성하는 방법.
  6. 이미지 검출기에 있어서,
    복수의 유닛 셀들을 포함하는 검출기 유닛 셀들의 어레이; 및
    복수의 단일 기울기 아날로그 디지털 변환기(SSADC: Single Slope Analog to Digital Converter) - 상기 복수의 단일 기울기 아날로그 디지털 변환기 각각은 상기 복수의 유닛 셀 중 서로 다른 어느 하나의 출력과 연결되고, 각 유닛 셀은 고유의(unique) 단일 기울기 아날로그 디지털 변환기에 연결됨 -
    를 포함하고,
    상기 복수의 단일 기울기 아날로그 디지털 변환기 각각은,
    포지티브 입력(positive input) 및 네거티브 입력(negative input) 및 비교기 출력을 갖는 비교기 - 상기 비교기는 제1 층(layer)에 포함됨 -;
    상기 제1 층에 포함되고, 상기 비교기의 상기 포지티브 입력에 연결되는 통합 커패시터(integration capacitor); 및
    제2 층에 포함되고, 상기 비교기 출력에 연결된 카운터
    를 포함하며,
    상기 카운터는, 관통 실리콘 비아(through-silicon via)로 상기 비교기에 전기적으로 연결되고,
    컴바인된(combined) 전압은, 저장된(stored) 전압과 상기 비교기로 인가되는 램프 전압의 컴비네이션(combination)을 포함하고,
    상기 카운터는 상기 램프 전압이 상기 비교기로 인가될 때 스타트하도록 구성되고,
    상기 비교기는 상기 컴바인된 전압이 임계 전압을 초과할 때 출력 상태를 변경하도록 구성되고,
    상기 비교기의 상태 변경은 상기 카운터에서 카운팅을 중지하도록 하는.
    이미지 검출기.
  7. 제6항에 있어서,
    상기 제1 층 및 상기 제2 층은,
    서로 다른 프로세스 노드들을 사용하여 형성된,
    이미지 검출기.
  8. 제7항에 있어서,
    상기 제1 층은,
    ITAR 180nm 또는 90nm 프로세스 노드에 의해 형성된,
    이미지 검출기.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제2 층은,
    비-ITAR 65nm 또는 그보다 낮은 프로세스 노드에 의해 형성된,
    이미지 검출기.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 층은 다이렉트 본드 통합(direct bond integration)에 의해 형성된 다이렉트 웨이퍼 본드(direct wafer bond)에 의해, 상기 제2 층에 물리적으로 연결되는,
    이미지 검출기.
  11. 제6항의 이미지 검출기의 동작 방법에 있어서,
    저장된(stored) 전압과 상기 비교기로 인가되는 램프 전압의 컴비네이션(combination)을 포함하는 컴바인된(combined) 전압을 인가하는 단계;
    상기 램프 전압이 상기 비교기로 인가될 때, 상기 카운터를 스타트하는 단계; 및
    상기 컴바인된 전압이 임계 전압을 초과할 때, 상기 비교기의 출력 상태를 변경하는 단계
    를 포함하고,
    상기 비교기의 상태 변경은 상기 카운터에서 카운팅을 중지하도록 하는,
    이미지 검출기의 동작 방법.
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101512905B (zh) 2006-08-31 2012-06-20 皇家飞利浦电子股份有限公司 单斜率模数转换器
US8310580B2 (en) * 2009-07-27 2012-11-13 Sony Corporation Solid-state imaging device and camera system for suppressing occurrence of quantization vertical streaks
JP5685898B2 (ja) * 2010-01-08 2015-03-18 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム
US8988111B2 (en) * 2011-01-31 2015-03-24 SK Hynix Inc. Cascoded comparator with dynamic biasing for column parallel single slope ADCs
JP5734121B2 (ja) * 2011-07-15 2015-06-10 ルネサスエレクトロニクス株式会社 固体撮像装置
JP6056126B2 (ja) * 2011-10-21 2017-01-11 ソニー株式会社 固体撮像装置およびカメラシステム
EP2696506A1 (en) * 2012-08-09 2014-02-12 Innovaciones Microelectronicas S.L. Two-stage analog-to-digital converter for high-speed image sensor
US9197233B2 (en) * 2013-09-30 2015-11-24 Black Forest Engineering, LLC Low power ADC for high dynamic range integrating pixel arrays
US9967496B2 (en) * 2016-06-30 2018-05-08 Sony Corporation Active reset circuit for reset spread reduction in single-slope ADC
US10205463B1 (en) * 2018-07-18 2019-02-12 Teledyne Scientific & Imaging, Llc Dual-gain single-slope ADC with digital CDS

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1/4-inch 8Mpixel back-illuminated stacked CMOS image sensor (ISSCC 2013)*
128×96 pixel-parallel three-dimensional integrated CMOS inage sensors with 16-bit A/D converters by direct bonding with embedded Au electrodes (IEEE SOI-3D-Subthreshold Microelectronics Technology Uni*

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