KR102373732B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

반도체 디바이스를 형성하는 방법은 테스트되었고 양호한 것으로 알려진 반완성된 기판을 캐리어 기판 상에 배열하는 단계를 포함한다. 반완성된 기판을 제1 인캡슐런트 내에 캡슐화하고 반완성된 기판 위에 적어도 하나의 반도체 다이를 배열하는 단계를 포함한다. 적어도 하나의 반도체 다이의 적어도 하나의 반도체 컴포넌트를 반완성된 기판에 전기적으로 결합시키고 적어도 하나의 반도체 다이 및 제1 인캡슐런트의 일부분들을 제2 인캡슐런트 내에 수용시키는 단계를 포함한다. 반완성된 기판으로부터 캐리어 기판을 제고하고 복수의 외부 콘택트들을 반완성된 기판에 접합시키는 단계를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 "Semiconductor Device and Method of Manufacture"이라는 명칭으로 2018년 6월 29일에 출원된 미국 가특허 출원 62/692,166의 우선권과 이익을 청구하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
일반적으로, 반도체 다이는 솔더 범프를 사용하는 패키징 유형을 통해 반도체 다이 외부의 다른 디바이스들에 연결될 수 있다. 솔더 범프는 반도체 다이의 도전부와 접촉하는 언더 범프 금속화층을 초기에 형성하고, 그런 후, 언더 범프 금속화부 상에 솔더를 배치함으로써 형성될 수 있다. 솔더가 배치된 후, 솔더를 원하는 범프 형태로 형상화시키기 위해 리플로우(reflow) 동작이 수행될 수 있다. 그런 후, 솔더 범프는 외부 디바이스와 물리적으로 접촉될 수 있고, 솔더 범프를 외부 디바이스와 접합시키기 위해 다른 리플로우 동작이 수행될 수 있다. 이러한 방식으로, 반도체 다이와, 인쇄 회로 기판, 다른 반도체 다이 등과 같은 외부 디바이스 간에 물리적 및 전기적 연결이 이루어질 수 있다.
그러나, 언더 범프 금속화부를 구성하는 물질은, 유전체 물질, 금속화 물질, 에칭 정지 물질, 배리어층 물질, 및 반도체 다이의 형성에서 이용되는 다른 물질들과 같은, 많은 상이한 물질들의 스택 상에 배치된 하나보다 많은 유형의 물질일 뿐이다. 이들 상이한 물질들 각각은 다른 물질들과는 상이한 고유한 열 팽창 계수를 가질 수 있다. 이러한 유형의 열팽창 계수 불일치로 인해, 이후의 처리, 테스트, 또는 사용 중에 반도체 다이가 가열될 때, 상기 물질들 각각은 상이한 거리로 팽창된다. 이와 같이, 승온에서는, 상이한 물질들, 따라서 반도체 다이의 상이한 부분들 간에 응력이 형성되게 하는 열팽창 계수 불일치가 존재한다. 이러한 응력들은, 제어되지 않으면, 특히 사용된 물질들이 구리 및 로우 k 유전체층을 포함할 때, 다양한 물질층들 간에 박리를 유발시킬 수 있다. 이러한 박리는 제조 공정 동안 또는 의도된 사용 동안 반도체 다이를 손상시키거나 또는 심지어 파괴할 수 있다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 캐리어 기판 상에 복수의 상호연결 구조물들을 배열하고, 복수의 상호연결 구조물들을 제1 인캡슐런트 내에 캡슐화하는 단계; 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계; 복수의 반도체 다이들 및 제1 인캡슐런트의 일부분들을 제2 인캡슐런트 내에 봉입(encase)하는 단계; 복수의 상호연결 구조물들로부터 캐리어 기판을 제거하는 단계; 및 복수의 외부 콘택트들을 복수의 상호연결 구조물들의 제1 측면들에 접합시키는 단계를 포함한다. 실시예에서, 상기 방법은 또한, 복수의 상호연결 구조물들 각각의 제2 측면들 상에서 복수의 제1 콘택트 영역들을 노출시키는 단계를 포함하고, 복수의 상호연결 구조물들의 제2 측면들은 복수의 상호연결 구조물들의 제1 측면들의 반대편에 있다. 실시예에서, 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 복수의 상호연결 구조물들 중 인접해 있는 상호연결 구조물들의 쌍 위에 복수의 반도체 다이들 중 적어도 하나의 반도체 다이를 배치시키는 단계를 포함한다. 실시예에서, 복수의 제1 콘택트 영역들을 노출시키는 단계는 화학적 기계적 폴리싱 공정을 수행하는 단계를 포함한다. 실시예에서, 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 상호연결 구조물들 각각 위에 반도체 다이들 각각을 배치시키는 단계를 포함한다. 실시예에서, 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 상호연결 구조물들 중 제1 상호연결 구조물 상에 메모리 큐브를 배치시키는 단계를 포함한다. 실시예에서, 복수의 반도체 다이들을 제2 인캡슐런트 내에 봉입하는 단계는 메모리 큐브 및 메모리 큐브를 제어하기 위한 인접해 있는 프로세서를 제2 인캡슐런트 내에 봉입하는 단계를 포함하며, 제2 인캡슐런트는 메모리 큐브와 프로세서의 측벽들 사이에 있고 이들과 접촉한다. 실시예에서, 복수의 상호연결 구조물들을 제1 인캡슐런트 내에 캡슐화하는 단계는 인접해 있는 상호연결 구조물들의 측벽들 사이에 있고 이들과 접촉하는 제1 인캡슐런트를 형성하는 단계, 및 웨이퍼 레벨 상호연결 구조물의 측벽과 캐리어 기판의 주변부 사이에 있는 제1 인캡슐런트를 형성하는 단계를 포함한다.
실시예에 따르면, 반도체 디바이스를 형성하는 방법은, 캐리어 기판 상에 상호연결 구조물을 배열하는 단계; 제1 인캡슐런트 내에 상호연결 구조물을 매립하는 단계; 상호연결 구조물 위에 일련의 재배선층들을 형성하는 단계 - 재배선층들 각각은 유전체층 내에 매립된 복수의 도전층들을 포함함 -; 일련의 재배선층들에 복수의 반도체 다이들을 접합시키는 단계 - 복수의 반도체 다이들 중 적어도 하나는 일련의 재배선층들을 통해 상호연결 구조물에 전기적으로 연결됨 -; 및 복수의 반도체 다이들 및 캐리어 기판과는 반대편에 있는 제1 인캡슐런트의 표면의 일부분들을 제2 인캡슐런트 내에 봉입하는 단계를 포함한다. 실시예에서, 복수의 반도체 다이들을 접합시키는 단계는 직접적 금속 대 금속 접합을 포함한다. 다른 실시예에서, 복수의 반도체 다이들을 접합시키는 단계는 솔더 접합을 포함한다. 실시예에 따르면, 제1 인캡슐런트 내에 상호연결 구조물을 매립하는 단계는 상호연결 구조물의 측벽들과 캐리어 기판의 주변부 사이에 있고 이들과 접촉하는 제1 인캡슐런트를 형성하는 단계를 포함한다. 실시예에서, 상호연결 구조물 위에 일련의 재배선층들을 형성하는 단계는 상호연결 구조물의 측벽들과 캐리어 기판의 주변부 사이의 영역에서 제1 인캡슐런트 위에 있고 제1 인캡슐런트와 접촉하는 일련의 재배선층들을 형성하는 단계를 포함한다.
실시예에 따르면, 반도체 디바이스는, 제1 인캡슐런트 내에 매립된 복수의 반완성된 기판들; 복수의 반완성된 기판들 중 하나 이상에 전기적으로 연결된 복수의 반도체 다이들; 제1 인캡슐런트 위에서 복수의 반도체 다이들을 봉입하는 제2 인캡슐런트; 및 복수의 반완성된 기판들에 접합된 복수의 외부 콘택트들을 포함하고, 복수의 외부 콘택트들은 복수의 반도체 다이들의 적어도 하나의 반도체 컴포넌트에 전기적으로 결합된다. 실시예에서, 제1 인캡슐런트는 인접해 있는 반완성된 기판들의 측벽들과 접촉하고 이 측벽들을 분리시킨다. 실시예에서, 제1 인캡슐런트의 일부분은 제1 반완성된 기판의 측벽과 접촉하고 제1 반완성된 기판의 측벽으로부터 반도체 디바이스의 외부 측면까지 실질적으로 수직한 방향으로 연장된다. 실시예에 따르면, 제2 인캡슐런트는 메모리 큐브 및 메모리 큐브를 제어하기 위한 인접해 있는 프로세서의 측벽들과 접촉하고 이 측벽들과 이격되어 있다. 실시예에 따르면, 반도체 디바이스는 또한 복수의 반완성된 기판들 위에 배치된 일련의 재배선층들을 포함하고, 각각의 재배선층들은 유전체층 내에 매립된 도전층을 포함한다. 실시예에서, 복수의 외부 콘택트들의 접합은 직접적 금속 대 금속 접합이다. 다른 실시예에서, 반도체 디바이스는 또한 복수의 외부 콘택트들에 접합된 인쇄 회로 기판을 포함한다.
본 명세서에 기술된 바와 같이 패키지 컴포넌트들을 형성함으로써, 패키지 컴포넌트들은 더 단품화되지 않고서 추가의 디바이스들(예를 들어, 인쇄 회로 기판)에 접합될 수 있다. 본 명세서에서 개시된 초대형 패키지 컴포넌트들의 실시예들은 고급 네트워크 컴포넌트들 및 서버들 상에 배치되는 높은 데이터 레이트, 큰 대역폭, 및 낮은 레이턴시에 대한 막대한 요구사항을 지원하면서 더 큰 컴포넌트 레벨 및 보드 레벨 신뢰성과 함께 우수한 전기적 성능(예를 들어, > 1TbE)을 제공할 수 있다. 예를 들어, 제조 중에 컴포넌트 레벨 및 보드 레벨 테스팅으로 인해 컴포넌트 레벨 및 보드 레벨 신뢰성 문제가 크게 감소된다. 이 테스트를 통해, 패키징 동안 양호한 것으로 알려진 컴포넌트들(예컨대, 반완성된 기판 패키지)만이 사용되므로, 컴포넌트들과 상호연결부들의 신뢰성과 성능을 크게 증가시킨다. 상술한 바와 같이, 솔더 접합 및/또는 저온 Cu 대 Cu 접합을 사용함으로써 빌드 업 동안 비교적 낮은 온도를 사용할 수 있도록 하는 것에 의해 더 큰 보드 레벨 신뢰성이 추가로 달성된다. 또한, 상술한 바와 같이, 초대형 패키지 컴포넌트들이 인쇄 회로 기판(PCB)의 열팽창 계수(CTE)에 가깝거나 또는 이에 근사한 등가 열팽창 계수(CTE)를 갖도록 형성될 수 있어서, 처리 동안 물질들 간의 응력을 최소화시킴으로써, 보드 레벨 신뢰성을 더욱 증가시킬 수 있다. 또한, 본 명세서에서 개시된 실시예들에 따라, 웨이퍼 형태로 집적되는 초대형 패키지 컴포넌트들을 형성하는 공정은 훨씬 더 간단한 공정 흐름을 가능하게 한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 복수의 기판들을 캐리어에 부착하는 것을 나타낸다.
도 2는 일부 실시예들에 따라, 캐리어에 부착된 복수의 기판들을 제1 패키지 내에 몰딩하고 시닝(thinning)하는 것을 나타낸다.
도 3은 일부 실시예들에 따라, 복수의 집적형 팬 아웃(integrated fan-out; InFO) 컴포넌트들을 제1 패키지의 복수의 기판들에 접합시키는 것을 나타낸다.
도 4는 일부 실시예들에 따라, 제1 패키지의 복수의 InFO 컴포넌트들에 대한 언더필(underfill)을 제공하는 것을 나타낸다.
도 5는 일부 실시예들에 따라, 복수의 InFO 컴포넌트들 및 복수의 기판들을 캡슐화하여 멀티 칩 모듈(multi-chip module; MCM)(예를 들어, 멀티 다이 InFO 패키지, 대형 패키지 컴포넌트 등)을 형성하는 것을 나타낸다.
도 6은 일부 실시예들에 따라, 캐리어로부터 멀티 칩 모듈(MCM)(예를 들어, 멀티 다이 InFO 패키지)을 제거하고 멀티 칩 모듈(MCM)의 볼 마운트를 형성하는 것을 나타낸다.
도 7은 실시예에 따라, 인접한 상호연결 구조물들 위에 배열되고 이를 가교화(bridging)하는 복수의 패키지화된 반도체 디바이스들을 포함하는 멀티 칩 모듈(MCM)을 나타낸다.
도 8a는 실시예에 따라, 범용 상호연결 구조물 위에 배열되고 이를 공유하는 복수의 패키지화된 반도체 디바이스들을 포함하는 멀티 칩 모듈(MCM)을 나타낸다.
도 8b와 도 8c는 실시예들에 따라, 단일 범용 상호연결 구조물을 제조하고 캡슐화하는 공정을 나타낸다.
도 9 내지 도 18은 일부 실시예들에 따라, 단일 범용 상호연결 구조물을 포함하는 멀티 칩 모듈(MCM)(예를 들어, 멀티 다이 InFO 패키지, 대형 패키지 컴포넌트 등)을 형성하는 중간 스테이지들을 나타낸다.
도 19는 일부 실시예들에 따라, 캐리어 기판의 접합해제, 및 단일 범용 상호연결 구조물을 포함하는 멀티 칩 모듈(MCM) 상에 외부 콘택트들을 형성하는 것을 나타낸다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
이제 도 1을 참조하면, 재구축된 웨이퍼(예를 들어, 재구축된 웨이퍼)를 형성하는 중간 단계의 중간 구조물(100)이 도시되어 있다. 중간 구조물(100)은 예를 들어, 접착막(107)을 사용하여 캐리어 기판(103)의 윗면에 접합된 복수의 상호연결 구조물들(101)(예를 들어, 반완성된(semi-finished) 기판)을 포함한다. 이와 같이, 복수의 상호연결 구조물들(101) 각각은 테스트될 수 있고, 캐리어 기판(103)에 접합되기 전에 양호한 것으로 알려져 있다. 캐리어 기판(103)은 처리 동안 일시적인 기계적 및 구조적 지지를 제공하고 복수의 상호연결 구조물들(101)에 대한 손상을 감소시키거나 방지하기 위해 상호연결 구조물들(101)의 대향 측면을 처리하는 동안 복수의 상호연결 구조물들(101)의 일 측면에 부착될 수 있다.
실시예에서, 복수의 상호연결 구조물들(101)은, 초기에 기판 웨이퍼(도시되지 않음) 내에서 (예를 들어, 복수의 반완성된 기판들로서) 제조되고, 복수의 상호연결 구조물들(101) 각각이 상호연결 기판(105)을 관통하여 연장되는 하나 이상의 기판 관통 비아(through-substrate via; TSV)(109)를 갖는 기판(105)을 포함하도록 형성된다. 일부 실시예들에 따르면, 하나 이상의 상호연결 구조물(101)은 복수의 유전체층들 내에 형성된 복수의 금속화층들과 함께 상호연결 기판(105)의 제1 측면 위에 형성되는 복수의 유전체층들을 포함한다. 유전체층들은 임의의 적절한 유전체 물질일 수 있다. 실시예에서, 하나 이상의 유전체층은 예를 들어, CVD 블랙 다이아몬드-I, SOD SILK 등과 같은, 저 유전상수 값(LK 값), 예를 들어, 약 3.5미만의 k 값을 갖는 물질로 형성된다. 다른 실시예에서, 하나 이상의 유전체층은 CVD 블랙 다이아몬드-II와 같은, 극저 유전상수(ELK 값), 예를 들어, 약 2.5미만의 k 값을 갖는 물질로 형성된다.
실시예에 따르면, 상호연결 기판(105)은 예를 들어, 실리콘 또는 유리 인터포저, 유기 기판, 세라믹 기판, 고밀도 상호연결부 등일 수 있다. 일부 실시예들에서, 상호연결 기판(105)은 커패시터, 저항기, 신호 분배 회로부 등과 같은, 전기 엘리먼트들을 포함할 수 있다. 이들 전기 엘리먼트들은 능동 엘리먼트, 수동 엘리먼트, 또는 능동 엘리먼트와 수동 엘리먼트의 조합일 수 있다. 다른 실시예들에서, 상호연결 기판(105)은 커패시터, 저항기, 인덕터, 버랙터 등과 같은 수동 엘리먼트를 비롯하여, 전기 엘리먼트가 없을 수 있다.
하나 이상의 상호연결 구조물(101)의 금속화층들과 비아들은 임의의 적절한 공정을 사용하여 임의의 적절한 도전성 물질로 형성될 수 있다. 예를 들어, 실시예에서, 금속화층들 및/또는 비아들의 원하는 패턴에 대응하는 트렌치를 형성하기 위해 포토리소그래피 기술을 이용하여 각각의 유전체층이 패터닝되고 에칭되는 다마신 공정이 이용된다. 선택적인 확산 배리어 및/또는 선택적인 접착층이 퇴적될 수 있고 트렌치들은 도전성 물질로 채워질 수 있다. 배리어층을 위한 적절한 물질은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 또는 다른 대안물들을 포함하고, 도전성 물질을 위한 적절한 물질은 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 실시예에서, 금속화층은 구리 또는 구리 합금의 시드층을 퇴적하고, 전기도금에 의해 트렌치를 채우는 것에 의해 형성될 수 있다. 각각의 유전체층의 표면으로부터 과잉 도전성 물질을 제거하고 후속 처리를 위해 표면을 평탄화하기 위해 화학적 기계적 평탄화(chemical mechanical planarization; CMP)가 사용될 수 있다.
하나 이상의 기판 관통 비아(TSV)(109)는 전기 엘리먼트와 상호연결 기판(105)의 대향 측면들 상에 형성된 외부 연결부 간의 전기적 연결을 제공한다. 하나 이상의 TSV(109)는 임의의 적절한 기술 및 임의의 적절한 물질(들)에 의해 형성될 수 있다. 예를 들어, 하나 이상의 TSV(109)는 상호연결 기판(105)을 관통하여 비아를 부분적으로 에칭하고 그 내부에 도전성 물질을 퇴적함으로써 형성될 수 있고, 그 후 상호연결 기판(105)의 후면 상의 하나 이상의 TSV(109)를 노출시키도록 상호연결 기판(105)의 후면은 시닝될 수 있다. 다른 기술에서, 하나 이상의 TSV(109)는 상호연결 기판(105)을 관통하여 비아를 부분적으로 에칭하고 비아 내에 유전체층을 퇴적함으로써 형성될 수 있다. 이 실시예에서, 비아 내의 유전체층은, 비아 내의 유전체층을 노출시키기 위해 상호연결 기판(105)의 후면이 시닝된 후에 제거되고, 비아 내에서 유전체 물질이 재퇴적되어 하나 이상의 TSV(109)의 형성을 완료한다.
하나 이상의 기판 관통 비아(109)는 Al, Cu, 다른 금속, 합금, 도핑된 폴리실리콘, 이들의 조합 등과 같은 도전성 물질로 채워질 수 있다. 또한, 하나 이상의 TSV(109)는 유전체 물질, 도전성 물질, 또는 이들의 조합으로 형성된 배리어층, 접착층 등과 같은 하나 이상의 라이너(liner)를 가질 수 있다.
시닝 공정은 CMP 공정과 같은, 평탄화 공정 및/또는 에칭 공정을 사용하여 수행될 수 있다. 예를 들어, 초기에 하나 이상의 TSV(109)의 라이너를 노출시키기 위해, 초기에 CMP와 같은 평탄화 공정이 수행될 수 있다. 그 후, 라이너의 물질과 상호연결 기판(105) 간에 높은 에칭률 선택비를 갖는 하나 이상의 습식 에칭 공정이 수행될 수 있고, 이에 의해 상호연결 기판(105)의 후면으로부터 돌출된 하나 이상의 TSV(109)를 남긴다. 상호연결 기판(105)이 실리콘을 포함하는 실시예들에서, 에칭 공정은 예를 들어, HBr/O2, HBr/Cl2/O2, SF6/CL2, SF6 플라즈마 등을 사용하는 건식 에칭 공정일 수 있다.
하나 이상의 상호연결 구조물(101)은 제1 재배선층(111) 및 제1 보호층(113)을 더 포함할 수 있다. 제1 재배선층(111)은 전기 화학 도금(electro-chemical plating; ECP), 무전해 도금, 스퍼터링, 프린팅, 및 화학적 기상 증착(chemical vapor deposition; CVD) 방법과 같은 다른 퇴적 방법 등과 같은, 임의의 적절한 기술에 의해 형성된, 구리, 구리 합금, 알루미늄, 은, 금, 및 이들의 조합 등과 같은, 임의의 적절한 도전성 물질로 형성될 수 있다. 마스크(미도시됨)가 또한 사용될 수 있다.
제1 보호층(113)은 블랭킷(blanket) 형성되고 패터닝되어 개구를 형성하고, 개구 내에는 재배선층 도전성 구조물들(115)이 형성된다. 제1 보호층(113)은 질화물, 산화물, 폴리이미드, 저온 폴리이미드, 솔더 레지스트 등으로 형성될 수 있다. 제1 보호층(113) 내의 개구는, 개구가 제1 재배선층(111)의 일부분들을 노출시키도록 포토리소그래피 기술을 사용하여 형성될 수 있다. 재배선층 도전성 구조물들(115)은 하나 이상의 도전성 물질층으로 형성되고, 후속 처리 단계들에서 제1 재배선층(111)과 재배선층 도전성 구조물들(115) 상에 형성될 상부 구조물들 간에 전기적 연결을 제공한다. 재배선층 도전성 구조물들(115)은 예를 들어, 구리, 금, 티타늄, 티타늄 텅스텐, 니켈, 또는 이들의 조합 등의 하나 이상의 층으로 형성될 수 있다. 제1 보호층(113)은 전기적 연결부들에서의 응력의 양을 감소시키기 위해 응력 버퍼층으로서 작용할 수 있음에 유의해야 한다.
패시베이션층(117)이 제1 보호층(113) 위에 그리고 재배선층 도전성 구조물들(115) 위에 폴리이미드 형성될 수 있다. 패시베이션층(117)은, 일단 형성되면, 재배선층 도전성 구조물들(115)의 일부분들을 노출시키도록 패터닝될 수 있다.
제1 재배선층(111), 제1 보호층(113), 및 재배선층 도전성 구조물들(115)과 유사한 층들이, 전술한 바와 같은 유사한 공정들 및 물질들을 사용하여 최상위 금속화층(도시되지 않음)의 콘택트들에 대한 전기적 연결을 제공하기 위해, 하나 이상의 상호연결 구조물들(101)의 상호연결 기판(105) 위에 형성될 수 있다. 상호연결 기판(105) 위에 형성된 재배선층 도전성 구조물들(115)은, 일단 형성되면, 상호연결 구조물들(101)의 제1 재배선층(111) 및 하나 이상의 TSV(109)를 통해 상호연결 기판(105)의 대향 측면 상에 형성된 재배선층 도전성 구조물들(115)에 전기적으로 연결될 수 있다.
또한, 외부 커넥터(203)(예를 들어, 콘택트 패드)가 하나 이상의 상호연결 구조물(101)의 상호연결 기판(105) 위에 형성된 재배선층 도전성 구조물들(115) 위에 형성될 수 있다. 실시예에 따라, 외부 커넥터(203)(예를 들어, 콘택트 패드)는 나중에 배치될 반도체 다이(301)(도 1에서는 도시되지 않았지만 도 3과 관련하여 아래에서 도시되고 설명됨)에 대한 전기적 연결을 제공하도록 형성된다. 다른 실시예들에서, 외부 커넥터(203)는 나중에 형성될 제1 범용 재배선층(universal redistribution layer; URDL)(1105)(도 1에서는 도시되지 않았지만 도 11과 관련하여 아래에서 도시되고 설명됨)에 대한 전기적 연결을 제공하도록 형성된다. 실시예에서는, 외부 커넥터(203)가 알루미늄과 같은 도전성 물질로 형성되지만, 구리, 텅스텐 등과 같은 다른 적절한 물질들이 이용될 수 있다. 외부 커넥터(203)는 CVD 또는 PVD와 같은 공정을 사용하여 형성될 수 있지만, 다른 적절한 물질들과 방법들이 이용될 수 있다. 외부 커넥터(203)를 위한 물질이 퇴적되면, 이러한 물질은 예컨대, 포토리소그래피 마스킹 및 에칭 공정을 사용하여 외부 커넥터(203)로 형상화될 수 있다.
일부 실시예들에서, 상호연결 기판(105) 위에 형성된 하나 이상의 상호연결 구조물(101)의 제1 재배선층(111), 제1 보호층(113), 재배선층 도전성 구조물들(115), 및 외부 커넥터(203)의 구축화는 형성 동안 상호연결 구조물들(101)에 가해지는 응력의 양을 감소시킬 수 있다. 예를 들어, TSV(109)의 물질과 상호연결 기판(105)의 물질 간의 CTE 불일치에 기인한 응력은 상호연결 구조물들(101)의 물질들이 온도 사이클을 경험함에 따라 감소될 수 있다. 감소된 응력 레벨은 기판 관통 비아 팝핑(popping)과 같은 문제를 감소시키고 및/또는 방지할 수 있으며, 이는 결국 전기적 개방/단락 고장 상태를 방지할 수 있고 및/또는 하나 이상의 유전체층의 박리를 방지할 수 있다.
복수의 상호연결 구조물들(101)은, 일단 제조되면, 캐리어 기판(103) 상에 배치되기 전에 복수의 상호연결 구조물들(101) 중 유효한 개별 상호연결 구조물을 식별하기 위해 테스트되어, 공지된 양호한 상호연결 구조물들(101)만이 사용될 수 있어서, 반도체 디바이스들의 생산 동안 결함들을 감소시킬 수 있다. 예를 들어, 기판 웨이퍼 내에 제조된 복수의 상호연결 구조물들(101) 각각은 프로브 카드(미도시됨)에 의해 테스트될 수 있다. 그러나, 당업자는 폭넓게 다양한 디바이스 테스트 방법이 존재하고, 임의의 적절한 디바이스 테스트 공정이 사용될 수 있음을 이해할 것이다. 이러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함된 것으로 의도된다.
복수의 상호연결 구조물들(101)의 개별 상호연결 구조물들은, 일단 테스트되면, 기판 웨이퍼로부터 단품화된다. 복수의 유효한 개별 상호연결 구조물들(101)은, 단품화되면, 예를 들어, 픽 앤드 플레이스(pick and place) 머신에 의해, 도 1에서 도시된 바와 같이 복수의 상호연결 구조물들(101)로서 캐리어 기판(103) 상에 배열된다. 그러나, 캐리어 기판(103) 상에 복수의 상호연결 구조물들(101)을 배열하는 임의의 다른 방법이 사용될 수도 있다.
캐리어 기판(0033)은 유리 또는 실리콘 산화물과 같은 실리콘계 물질들, 또는 알루미늄 산화물과 같은 다른 물질들, 이러한 물질들의 임의의 조합 등을 포함할 수 있다. 캐리어 기판(103)은 복수의 상호연결 구조물들(101)의 접합을 도모하기 위해 평면일 수 있다. 그러나, 복수의 상호연결 구조물들(101)의 접합을 도모하기 위해 캐리어 기판(103)의 임의의 적절한 물질들 및 임의의 원하는 고도화(elevation)가 사용될 수 있다.
도 1에서 더 도시된 바와 같이, 접착막(107)이 복수의 상호연결 구조물들(101)과 캐리어 기판(103) 사이에 배치되어 복수의 상호연결 구조물들(101)을 캐리어 기판(103)에 접합시킨다. 실시예에서, 접착막(107)은 자외선 광에 노출될 때 자신의 접착 특성을 잃어버리는 자외선 아교를 포함할 수 있다. 그러나, 압력 감응 접착제, 복사선 경화성 접착제, 에폭시, 이들의 조합 등과 같은 다른 유형의 접착제가 또한 사용될 수 있다. 실시예에서, 접착막(107)은 반액체 또는 겔 형태(이는 압력 하에서 쉽게 변형될 수 있음)로 캐리어 기판(103) 상에 배치될 수 있다.
접착막(107)이 겔, 막, 또는 테이프로서 일부 실시예들과 관련하여 본 명세서에서 설명되었지만, 본 발명개시의 사상과 범위를 벗어나지 않고서 임의의 적절한 접합 물질들이 상호연결 구조물들(101)을 캐리어 기판(103)에 접합시키는데 사용될 수 있다는 것이 이해될 것이다. 또한, 복수의 상호연결 구조물들(101)을 캐리어 기판(103)에 접합시키기 위한 모든 적절한 공정들이 본 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다.
도 2를 참조하면, 본 도면은 일부 실시예들에 따라 캐리어 기판(103)에 부착된 복수의 상호연결 구조물들(101)을 재구축된 웨이퍼(200)로 형성하기 위한 몰딩 및 시닝 공정을 나타낸다. 복수의 상호연결 구조물들(101)의 캡슐화가 몰딩 디바이스(도 2에서는 개별적으로 도시되지 않음)에서 수행될 수 있으며, 이 몰딩 디바이스는 최상부 몰딩 부분, 및 최상부 몰딩 부분으로부터 분리가능한 바닥부 몰딩 부분을 포함할 수 있다. 최상부 몰딩 부분이 바닥부 몰딩 부분에 인접해 있도록 하강될 때, 캐리어 기판(103), 접착막(107), 및 복수의 상호연결 구조물들(101)을 위한 몰딩 공동(cavity)이 형성될 수 있다.
그러나, 재구축된 웨이퍼(200)의 형성이 중간 구조물(100)을 사용하여 위에서 설명되고 하나의 예시적인 실시예로서 제시되지만, 본 실시예들로 한정시키려고 의도한 것은 아니다. 캐리어 구조물(103) 상의 임의의 다른 적절한 웨이퍼(예를 들어, 단품화되지 않은 웨이퍼)가 재구축된 웨이퍼(200)를 형성하는데 사용될 수 있으며, 이러한 모든 웨이퍼들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
캡슐화 공정 동안, 최상부 몰딩 부분은 바닥부 몰딩 부분에 인접하게 배치될 수 있으며, 이에 의해 몰딩 공동 내에서, 캐리어 기판(103), 접착막(107), 및 복수의 상호연결 구조물들(101)을 둘러쌀 수 있다. 최상부 몰딩 부분과 바닥부 몰딩 부분은, 일단 둘러싸여지면, 몰딩 공동으로부터의 가스의 유입 및 유출을 제어하기 위해 기밀 밀봉을 형성할 수 있다. 밀봉이 되면, 제1 인캡슐런트(201)가 몰딩 공동 내에 배치될 수 있다. 제1 인캡슐런트(201)는 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 수지일 수 있다. 제1 인캡슐런트(201)는 최상부 몰딩 부분과 바닥부 몰딩 부분의 정렬 전에 몰딩 공동 내에 배치될 수 있거나, 또는 그렇지 않고 주입 포트를 통해 몰딩 공동 내로 주입될 수 있다.
제1 인캡슐런트(201)가 캐리어 기판(103), 접착막(107), 및 복수의 상호연결 구조물들(101)을 캡슐화하도록 제1 인캡슐런트(201)가 몰딩 공동 내에 배치되면, 제1 인캡슐런트(201)를 최적의 보호를 위해 경화시키도록 제1 인캡슐런트(201)는 경화될 수 있다. 정확한 경화 공정은 제1 인캡슐런트(201)용으로 선택된 특정 물질에 적어도 부분적으로 의존하지만, 몰딩 화합물이 제1 인캡슐런트(201)로서 선택된 실시예에서, 경화는 제1 인캡슐런트(201)를 약 600초와 같이, 약 60초 내지 약 3000초 동안에, 약 125℃와 같이, 약 100℃와 약 130℃ 사이까지 가열시키는 것과 같은 공정을 통해 일어날 수 있다. 추가적으로, 경화 공정을 보다 잘 제어하기 위해 개시제들 및/또는 촉매들이 제1 인캡슐런트(201) 내에 포함될 수 있다.
하지만, 본 발명분야의 당업자라면, 상술한 경화 공정은 단순히 예시적인 공정에 불과하며, 이것은 본 실시예들을 제한시키는 것을 의미하지 않는다는 것을 알 것이다. 복사선 조사, 또는 심지어 제1 인캡슐런트(201)를 상온에서도 경화시킬 수 있도록 해주는 다른 경화 공정들이 사용될 수 있다. 임의의 적절한 경화 공정이 이용될 수 있으며, 이러한 공정들 모두는 여기서 논의된 실시예들의 범위 내에 완전히 포함되는 것으로 한다.
도 2는 또한 추가적인 처리를 위해, 캐리어 기판(103)의 반대쪽에서 재구축된 웨이퍼(200)의 평면을 제공하기 위해 그리고 상기 평면에서 복수의 상호연결 구조물들(101)의 외부 커넥터(203)를 노출시키기 위한 제1 인캡슐런트(201)의 시닝을 나타낸다. 시닝은, 예를 들어, 기계적 그라인딩 또는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행될 수 있으며, 이에 의해, 복수의 상호연결 구조물들(101)의 외부 커넥터(203)가 노출될 때까지 화학 에천트 및 연마제가 제1 인캡슐런트(201)와 반응하여 제1 인캡슐런트(201)를 마멸시키는데 이용된다. 이와 같이, 복수의 상호연결 구조물들(101)은 평면을 가질 수 있으며, 이 평면은 제1 인캡슐런트(201)와 또한 평면을 이룬다.
그러나, 전술한 CMP 공정이 하나의 예시적인 실시예로서 제시되지만, 본 실시예들로 한정되는 것은 아니다. 재구축된 웨이퍼(200)의 제1 인캡슐런트(201)를 시닝하고 재구축된 웨이퍼(200)의 평면에서 외부 커넥터(203)를 노출시키기 위해 임의의 다른 적절한 제거 공정이 사용될 수 있다. 예를 들어, 일련의 화학 에칭들이 이용될 수 있다. 이 공정 및 임의의 다른 적절한 공정은 대안적으로 제1 인캡슐런트(201)를 시닝하는데 이용될 수 있으며, 그러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
도 3을 참조하면, 이 도면은, 실시예에 따라, 테스트되고, 유효한 것으로 밝혀져서, 재구축된 웨이퍼(200) 상에 배열된 복수의 패키지화된 반도체 디바이스들(301)을 나타낸다. 실시예에 따라, 복수의 패키지화된 반도체 디바이스들(301)은 예를 들어, 재구축된 웨이퍼(200)의 복수의 상호연결 구조물들(101) 각각 위에, 픽 앤드 플레이스 머신(도시되지 않음)에 의해 배열될 수 있다. 그러나, 재구축된 웨이퍼(200) 상에 복수의 패키지화된 반도체 디바이스들(301)을 배열하는 임의의 다른 대안적인 방법이 사용될 수 있다.
실시예에서, 패키지화된 반도체 디바이스들(301)은 중앙 처리 장치(central processing unit; CPU), 마이크로 제어 장치(micro control unit; MCU), 그래픽 처리 장치(graphics processing unit; GPU), 응용 프로세서(application processor; AP) 등과 같은, 프로세서 다이(303)(예를 들어, xPU)를 포함할 수 있다. 패키지화된 반도체 디바이스들(301)은 또한, 메모리 제어기 다이(307)(예컨대, 하이브리드 메모리 큐브(hybrid memory cube; HMC) 제어기 다이 또는 로직 다이)와 결합된 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이들(예컨대, 3D 적층형 DRAM)에 연결된 실리콘 관통 비아(TSV)의 스택 등과 같은, 메모리 큐브(305)를 포함할 수 있다. 프로세서 다이(303), 메모리 큐브(305), 및 메모리 제어기 다이(307)는 HMC 링크, TSV, 및 마이크로범프의 조합을 통해 서로 링크될 수 있고, 인캡슐레이션 물질(312)에 매립될 수 있다. 패키지화된 반도체 디바이스(301)의 외부 콘택트들은 반도체 패키 지(301)의 시닝된 후면인 제2 표면의 반대측인 반도체 패키지(301)의 제1 표면 상에 배치될 수 있다.
또한, 패키지화된 반도체 디바이스(301)는 외부 콘택트(311)를 갖는 집적형 팬 아웃(InFO)층(309)을 포함할 수 있다. InFO층(309)은 InFO층(309)의 제1 측면 상에 배열된 패키지화된 반도체 디바이스(301)의 외부 콘택트를 InFO층(309)의 제1 측면의 반대편인 InFO층(309)의 제2 측면의 외부 콘택트(311)에 상호연결시키기 위한 복수의 유전체층들 및 재배선층(redistribution layer; RDL)을 포함할 수 있다.
실시예에서, 외부 콘택트(311)는, 예를 들어, 구리 필라(copper pillar) 또는 구리 포스트(copper post)와 같은 도전성 필라일 수 있다. 그러나, 실시예들은 이들로 제한되지 않으며, 또한 예컨대, 상호연결 구조물(101)을 통해, 패키지화된 반도체 디바이스(301)로부터 다른 외부 디바이스들로의 전기적 연결을 제공하도록 제조될 수 있는 솔더 범프, 구리 범프, 또는 다른 적절한 외부 콘택트(311)일 수 있다. 이러한 외부 콘택트들은 모두 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
외부 콘택트(311)가 구리 필라인 실시예에서, 외부 콘택트(311)는 시드층(도 3에서는 개별적으로 도시되지 않음)을 초기에 형성함으로써 형성될 수 있다. 시드층은 후속 처리 단계들 동안 더 두꺼운 층의 형성을 돕는 도전성 물질의 얇은 층이며, 약 500Å 두께의 티타늄층, 및 이어서 약 3,000Å 두께의 구리층을 포함할 수 있다. 시드층은 원하는 물질들에 따라, 스퍼터링, 증착, 또는 PECVD 공정들과 같은 공정들을 사용하여, 약 0.3㎛와 같이, 약 0.1㎛와 약 1㎛ 사이의 두께로 생성될 수 있다.
외부 콘택트(311)는 구리, 텅스텐, 다른 도전성 금속 등과 같은 하나 이상의 도전성 물질을 포함하고, 예를 들어, 전기도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 포토리소그래피 및 전기도금 공정이 사용되며, 여기서는 패키지화된 반도체 디바이스(301)가 전기도금 용액 내에 담궈지거나 또는 침수된다. 패키지화된 반도체 디바이스(301) 표면은, 패키지화된 반도체 디바이스(301)가 전기도금 공정에서 캐소드로서 기능하도록, 외부 DC 전력 공급기의 음극측에 전기적으로 연결된다. 구리 애노드와 같은 고체 도전성 애노드가 또한 용액 내에 침수되고 전력 공급기의 양극측에 부착된다. 애노드로부터의 원자들이 용액 내에서 용해되고, 이로부터 캐소드, 예를 들어, 패키지화된 반도체 디바이스(301)는 용해된 원자들을 획득하여, 개구 내의 패키지화된 반도체 디바이스(301)의 노출된 도전성 영역, 예를 들어, 시드층의 노출된 부분을 도금시킨다.
도 3에서 도시된 바와 같이, 실시예에서, 복수의 패키지 반도체 디바이스들(301)의 외부 콘택트(311)가 복수의 상호연결 구조물들(101)의 각각의 상호연결 구조물들의 외부 콘택트(203)와 정렬되고 이와 접촉하도록, 복수의 패키지화된 반도체 디바이스들(301)은 재구축된 웨이퍼(200) 상에 정렬될 수 있다. 일단 배열되면, 복수의 패키지화된 반도체 디바이스들(301)을 복수의 상호연결 구조물들(101)에 접합시키기 위해 접합 프로시저가 수행될 수 있다.
일부 실시예들에서, 외부 콘택트(311)는 직접적 구리 대 구리(Cu 대 Cu) 접합을 통해 외부 콘택트(203)에 접합될 수 있다. 일 실시예에서, 외부 콘택트(311)와 외부 콘택트(203) 간의 Cu 대 Cu 접합은 100psi(0.69MPa)의 압축 응력을 사용하여 150~250℃ 사이의 온도에서 달성될 수 있으며, 이는 10-3torr에서 10~60분의 기간 동안 유지된다. Cu 대 Cu 접합 동안 사용된 온도는 다른 접합 방법(예를 들어, 솔더 리플로우)에 비해 낮을 수 있다. 또한, 재구축된 웨이퍼(200)의 상호연결 구조물들(101) 및/또는 제1 인캡슐런트(201)는 패키지화된 반도체 디바이스들(301)의 열 팽창 계수(CTE)(예를 들어, 약 7~8ppm)와 유사한 등가 열팽창 계수(CTE)(예를 들어, 약 10ppm)를 갖도록 형성될 수 있다. 이와 같이, 멀티 칩 모듈(MCM)(예를 들어, 멀티 다이 InFO 패키지, 대형 패키지 컴포넌트, 또는 초대형 패키지 컴포넌트(예를 들어, 패키지 크기 > 70㎜×70㎜를 갖는 컴포넌트))이, Cu 대 Cu 접합에 의해 달성되는 비교적 낮은 온도에서 재구축된 웨이퍼(200)를 포함하도록 형성될 수 있다. 또한, 멀티 칩 모듈은 인쇄 회로 기판(PCB)의 열팽창 계수(CTE)에 가깝거나 또는 이에 근사한 등가 열팽창 계수(CTE)를 갖도록 형성될 수 있는데, 이는 처리, 접합, 및 캡슐화 동안 물질들 간의 응력을 최소화시킨다. 예를 들어, 컴포넌트들의 접합 동안의 온도 상승으로 인해, 비유사한 CTE들을 갖는 컴포넌트들에 의해 물질 변형(strain) 및 응력이 경험될 수 있는데, 이는 컴포넌트들 및/또는 PCB에서 균열(crack) 및 박리가 형성되게 할 수 있다. 그러나, Cu 대 Cu 접합과 관련된 비교적 낮은 온도 및/또는 PCB의 CTE와 유사하거나 또는 이에 근사한 CTE를 갖도록 형성된 멀티 칩 모듈에 부여된 최소 물질 응력으로 인해, 보드 레벨 신뢰성 증가가 달성될 것이다.
다른 실시예들에서, 외부 콘택트(311)가 솔더 접합을 통해 외부 콘택트(203)에 접합될 수 있다. 실시예에서, 예컨대, 외부 콘택트(311)를 사용하는 솔더 접합은 마이크로범프들 또는 제어된 붕괴형 칩 연결부(controlled collapse chip connection; C4) 범프들과 같은 콘택트 범프들을 포함할 수 있고, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질들을 포함할 수 있다. 외부 콘택트(311)가 주석 솔더 범프들(구체적으로 도시되지는 않음)를 포함하는 실시예에서, 솔더 범프들은, 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 임의의 적절한 방법을 통해 약 100㎛의 두께로 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 외부 콘택트(311) 상에 형성되면, 물질을 원하는 범프 형상으로 형상화시키기 위해 리플로우(reflow)가 수행된다.
주석 솔더 범프가 형성되면, 패키지화된 반도체 디바이스들(301)의 외부 콘택트(311)는 복수의 상호연결 구조물들(101)의 각각의 상호연결 구조물의 외부 콘택트(203) 중 대응하는 외부 콘택트와 정렬되고 이와 물리적으로 접촉한다. 서로 물리적으로 접촉된 후, 패키지화된 반도체 디바이스들(301)을 복수의 상호연결 구조물들(101)의 각각의 상호연결 구조물에 접합시키기 위해 솔더 접합 프로시저가 수행된다. 예를 들어, 외부 콘택트(311)가 주석 솔더 범프를 포함하는 실시예에서, 접합 공정은, 외부 콘택트(311)의 온도가 주석 솔더 범프가 액화되고 유동되는 포인트까지 상승하고, 이에 의해 주석 솔더 범프의 솔더가 재응고되면 상호연결 구조물들(101)의 각각의 외부 콘택트(311)에 패키지화된 반도체 디바이스들(301)의 외부 콘택트(311)를 접합시키는 리플로우 공정을 포함할 수 있다.
도 4는 패키지화된 반도체 디바이스들(301)의 InFO층(309)의 저면과 재구축된 웨이퍼(200)의 평면 사이의 개구에 언더필 물질(401)을 공급하기 위한 언더필 공정을 나타낸다. 일부 실시예들에서, 언더필 물질(401)은 복수의 상호연결 구조물들(101)의 외부 콘택트(203)와 외부 콘택트(311)의 접합된 연결부들을 둘러싸면서, 재구축된 웨이퍼(200)의 평면과 패키지화된 반도체 디바이스들(301) 사이에 형성될 수 있다. 언더필 물질(401)은 패키지화된 반도체 디바이스들(301)이 부착된 후 모세관 언더필(capillary underfill; CUF) 흐름 공정에 의해 형성될 수 있다. 다른 실시예에서, 언더필 물질(401)은 패키지화된 반도체 디바이스들(301)이 부착되기 전에 적절한 퇴적 공정에 의해 제공될 수 있다.
또다른 실시예들에서, 언더필은 재구축된 웨이퍼(200)의 평면에 접합된 패키지화된 반도체 디바이스들(301)을 캡슐화하면서 언더필을 제공하기 위해 단일 단계가 수행되도록 해주는 몰딩가능 언더필(Moldable Underfill; MUF)에 의해 제공될 수 있다. 언더필(MUF)은 응력을 감소시키고, 솔더 접합 및/또는 Cu 대 Cu 접합을 보호할 수 있다. 패키지화된 반도체 디바이스들(301)을 위한 언더필을 제공하기 위해 CUF 및 MUF 공정들이 설명되었지만, 언더필을 제공하기 위한 임의의 적절한 물질 및 임의의 적절한 공정이 본 명세서에서 설명된 실시예들의 사상과 범위를 벗어나지 않고서 사용될 수 있다.
도 5는 일부 실시예들에 따라, 웨이퍼 레벨 패키지(500)를 형성하기 위해 재구축된 웨이퍼(200)의 평면에 접합된 패키지화된 반도체 디바이스들(301)의 캡슐화를 나타낸다. 캡슐화는 몰딩 디바이스(도시되지 않음)에서 수행될 수 있으며, 이 몰딩 디바이스는 최상부 몰딩 부분, 및 최상부 몰딩 부분으로부터 분리가능한 바닥부 몰딩 부분을 포함할 수 있다. 최상부 몰딩 부분이 바닥부 몰딩 부분에 인접해 있도록 하강될 때, 캐리어 기판(103), 재구축된 웨이퍼(200), 및 복수의 패키지화된 반도체 디바이스들(301)을 위한 몰딩 공동이 형성될 수 있다.
캡슐화 공정 동안, 최상부 몰딩 부분은 바닥부 몰딩 부분에 인접하게 배치될 수 있으며, 이에 의해 몰딩 공동 내에서, 캐리어 기판(103), 재구축된 웨이퍼(200), 및 복수의 패키지화된 반도체 디바이스들(301)을 둘러쌀 수 있다. 최상부 몰딩 부분과 바닥부 몰딩 부분은, 일단 둘러싸여지면, 몰딩 공동으로부터의 가스의 유입 및 유출을 제어하기 위해 기밀 밀봉을 형성할 수 있다. 밀봉이 되면, 인캡슐런트(501)가 몰딩 공동 내에 배치될 수 있다. 인캡슐런트(501)는 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 수지일 수 있다. 인캡슐런트(501)는 최상부 몰딩 부분과 바닥부 몰딩 부분의 정렬 전에 몰딩 공동 내에 배치될 수 있거나, 또는 그렇지 않고 주입 포트를 통해 몰딩 공동 내로 주입될 수 있다.
실시예에서, 인캡슐런트(501)는 또한 복수의 패키지화된 반도체 디바이스들(301)과 재구축된 웨이퍼(200)의 평면 사이의 갭을 채우기 위한 몰딩 언더필(MUF) 물질로서 기능할 수 있다. 그러나, 임의의 적절한 MUF 인캡슐런트 물질들이 사용될 수 있다.
인캡슐런트(501)가 캐리어 기판(103), 재구축된 웨이퍼(200), 및 복수의 패키지화된 반도체 디바이스들(301)을 캡슐화하도록 인캡슐런트(501)가 몰딩 공동 내에 배치되면, 인캡슐런트(501)를 최적의 보호를 위해 경화시키도록 인캡슐런트(501)는 경화될 수 있다. 정확한 경화 공정은 인캡슐런트(501)용으로 선택된 특정 물질에 적어도 부분적으로 의존하지만, 몰딩 화합물이 인캡슐런트(501)로서 선택된 실시예에서, 경화는 인캡슐런트(501)를 약 600초와 같이, 약 60초 내지 약 3000초 동안에, 약 125℃와 같이, 약 100℃와 약 130℃ 사이까지 가열시키는 것과 같은 공정을 통해 일어날 수 있다. 추가적으로, 경화 공정을 보다 잘 제어하기 위해 개시제들 및/또는 촉매들이 인캡슐런트(501) 내에 포함될 수 있다.
하지만, 본 발명분야의 당업자가 인식할 바와 같이, 상술한 경화 공정은 단순히 경화 공정의 실시예에 불과하며, 본 명세서에서 상기 다른 실시예들을 제한시키는 것을 의미하지 않는다. 복사선 조사, 또는 심지어 인캡슐런트(501)를 상온에서도 경화시킬 수 있도록 해주는 다른 경화 공정들이 사용될 수 있다. 임의의 적절한 경화 공정이 이용될 수 있으며, 이러한 공정들 모두는 여기서 논의된 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다.
도 5는 또한 얇은 패키지를 제공하기 위해 및/또는 추가적인 처리를 위해 패키지화된 반도체 디바이스들(301)의 표면들을 노출시키기 위한 인캡슐런트(501)의 시닝을 나타낸다. 시닝은, 예를 들어, 기계적 그라인딩 또는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행될 수 있으며, 이에 의해, 추가적인 처리를 위해 인캡슐런트(501) 및/또는 패키지화된 반도체 디바이스들(301)의 후면들의 희망하는 시닝이 달성될 때 까지 화학 에천트 및 연마제가 인캡슐런트(501)와 반응하여 인캡슐런트(501)를 마멸시키는데 이용된다. 이와 같이, 복수의 패키지화된 반도체 디바이스들(301)의 후면들은 평면을 가질 수 있으며, 이 평면은 인캡슐런트(501)와 또한 평면을 이룬다.
그러나, 전술한 CMP 공정이 하나의 예시적인 실시예로서 제시되지만, 본 실시예들로 한정되는 것은 아니다. 인캡슐런트(501) 및 복수의 패키지화된 반도체 디바이스들(301)의 후면들을 시닝하기 위해 임의의 다른 적절한 제거 공정이 또한 사용될 수 있다. 예를 들어, 일련의 화학 에칭들이 이용될 수 있다. 이 공정 및 임의의 다른 적절한 공정은 대안적으로 인캡슐런트(501) 및 복수의 패키지화된 반도체 디바이스들(301)을 시닝하는데 이용될 수 있으며, 그러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다.
도 6은 일부 실시예들에 따라, 웨이퍼 레벨 패키지(500)로부터의 캐리어 기판(103)의 접합해제 및 외부 콘택트(601)의 형성 후의 멀티 다이 InFO 패키지(600)의 실시예를 나타낸다. 일부 실시예들에서, 캐리어 기판(103)을 접합해제하기 위해, 인캡슐레이션 물질(501)의 평탄화되고 시닝된 후면에 핸들링 웨이퍼(도시되지 않음)가 접착될 수 있다. 다른 실시예들에서, 접합해제 공정 동안 및 그 후에 캡슐화된 복수의 InFO 패키지화된 반도체 디바이스들(301)에 대한 지지 및 안정성을 제공하기 위해 웨이퍼 핸들링 링(도시되지 않음) 및 자외선 테이프(도시되지 않음)가 사용될 수 있다. 실시예에서, 인캡슐레이션 물질(501)의 평탄화되고 시닝된 후면은, 예를 들어, 자외선 테이프(도시되지 않음)를 사용하여 링 구조물에 부착되지만, 임의의 다른 적절한 접착제 또는 부착물이 대안적으로 사용될 수 있다.
핸들링 웨이퍼 또는 링 구조물 및 테이프가 캡슐화된 복수의 패키지화된 반도체 디바이스들(301)의 시닝된 후면에 적절하게 부착되면, 캐리어 기판(103)은, 예를 들어, 접착막(107)의 접착 특성을 변경시키기 위한 열 공정을 사용하여, 재구축된 웨이퍼(200)의 표면들 및 상호연결 구조물들(101)로부터 접합해제될 수 있다. 예를 들어, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지원이, 접착 특성들 중 적어도 일부가 손실될 때까지 접착제(107)를 조사하고 가열하는데 사용될 수 있다. 일단 수행되면, 캐리어 기판(103) 및 접착제층(107)은 복수의 상호연결 구조물들(101) 및 제1 인캡슐런트(201)를 포함하는 재구축된 웨이퍼(200)의 표면들로부터 물리적으로 분리 및 제거될 수 있다.
캐리어 기판(103)으로부터 접합해제되면, 복수의 외부 연결부들(601)이 매립된 상호연결 기판(101)의 재배선층 도전성 구조물들(115)의 노출된 부분 상에 형성될 수 있다. 이러한 외부 연결부들(601)은 멀티 다이 InFO 패키지(600)를 외부 디바이스들에 전기적으로 연결시키기 위한 외부 연결점을 제공한다. 실시예에서, 외부 연결부들(601)은 예를 들어, 콘택트 범프일 수 있지만, 임의의 적절한 연결부가 이용될 수 있다. 외부 연결부들(601)이 콘택트 범프인 실시예에서, 외부 연결부들(601)은 주석과 같은 물질, 또는 은, 납이 없는 주석, 또는 구리와 같은 기타의 적절한 물질들을 포함할 수 있다. 외부 연결부들(601)이 주석 솔더 범프인 실시예에서, 외부 연결부들(601)은 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 이러한 통상적으로 사용되는 방법을 통해, 예컨대, 약 100㎛의 두께로 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 일부 실시예들에서, 외부 연결부들(601)은 솔더 범프/볼일 수 있고; 다른 실시예들에서, 외부 연결부들(601)은 도전성 필라를 포함한다. 그러나, 외부 연결부들(601)을 형성하기 위해 임의의 적절한 물질 및 적절한 연결부가 사용될 수 있다.
고성능 컴퓨팅(high performance computing; HPC) 응용들은, 특히 높은 데이터 레이트, 큰 대역폭, 및 낮은 레이턴시를 필요로 하는 인공 지능(AI) 관련 응용들에 대한 수요 증가에 비추어볼 때, 고급 네트워킹 및 서버 응용들에서 보다 인기를 끌고 있고 널리 사용되고 있다. 그러나, 컴포넌트 패키지 크기가 점점 커짐에 따라(예컨대, > 100㎜×100㎜), 기존 플립 칩 패키징은 컴포넌트 신뢰성 위험뿐만 아니라 보드 레벨 신뢰성과 관련된 심각한 칩 패키지 집적(chip package integration; CPI) 문제에 직면한다.
본 명세서에서 개시된이 이러한 멀티 다이 InFO 패키지 컴포넌트(600) 및 다른 실시예들은 고성능 컴퓨팅(HPC) 응용들을 지원하는데 필요한 초대형 패키지 컴포넌트 크기를 만족시키도록 제조될 수 있다. 예를 들어, 멀티 다이 InFO 패키지 컴포넌트(600)는 HPC 응용들에서 요구되는 70㎜×70㎜보다 큰 패키지 크기를 지원할 수 있다. 또한, 제조 중에 컴포넌트 레벨 및 보드 레벨 테스팅으로 인해 컴포넌트 레벨 및 보드 레벨 신뢰성 문제가 크게 감소된다. 이 테스트를 통해, 패키징 동안 양호한 것으로 알려진 컴포넌트들(예컨대, 반완성된 기판 패키지)만이 사용되므로, 컴포넌트들과 상호연결부들의 신뢰성과 성능을 크게 증가시킨다. 한편, 웨이퍼 형태로 집적된 멀티 다이 InFO 패키지 컴포넌트(600)를 형성하는 공정은 훨씬 더 간단한 공정 흐름을 가능케 해준다.
도 7은 실시예에 따라, 예를 들어, 픽 앤드 플레이스 머신(도시되지 않음)에 의해, 재구축된 웨이퍼(200)의 복수의 상호연결 구조물들(101) 중 두 개의 인접해 있는 상호연결 구조물들(101) 위에 배열되고 이들을 가교화시키는 복수의 패키지화된 반도체 디바이스들(301)을 포함하는 멀티 다이 InFO 패키지(700)의 실시예를 나타낸다. 예를 들어, 패키지화된 반도체 디바이스들(301a)은 인접한 상호연결 구조물(101a)과 상호연결 구조물(101b) 사이를 가교화시킬 수 있다. 또한, 패키지화된 반도체 디바이스들(301b)은 인접한 상호연결 구조물(101b)과 상호연결 구조물(101c) 사이를 가교화시킬 수 있다. 도 7은 인접한 패키지화된 반도체 디바이스들(301)이 상호연결 구조물(101b)을 공유할 수 있다는 것을 추가로 나타낸다. 예를 들어, 패키지화된 반도체 디바이스들(301a) 및 패키지화된 반도체 디바이스들(301b)은 상호연결 구조물(101b)을 공유한다.
도 7에서 나타난 예시에서, 패키지화된 반도체 디바이스(301a)는 외부 콘택트(311)를 갖는 집적형 팬 아웃(InFO)층(309)을 포함한다. 도 7에서 도시된 바와 같이, 실시예에서, 패키지화된 반도체 디바이스들(301a)은, 패키지화된 반도체 디바이스(301a)의 외부 콘택트들(311)의 제1 세트가 상호연결 구조물(101a)의 외부 콘택트들(203) 중 대응하는 외부 콘택트와 접촉하도록 하고, 그리고 패키지화된 반도체 디바이스(301a)의 외부 콘택트들(311)의 제2 세트가 상호연결 구조물(101b)의 외부 콘택트들(203) 중 대응하는 외부 콘택트와 접촉하도록, 재구축된 웨이퍼(200) 상에 배열될 수 있다. 또한, 패키지화된 반도체 디바이스(301b)는, 패키지화된 반도체 디바이스(301b)의 외부 콘택트들(311)의 제1 세트가 상호연결 구조물(101b)의 외부 콘택트들(203) 중 대응하는 외부 콘택트와 접촉하도록 하고, 그리고 패키지화된 반도체 디바이스(301b)의 외부 콘택트들(311)의 제2 세트가 상호연결 구조물(101c)의 외부 콘택트들(203) 중 대응하는 외부 콘택트와 접촉하도록, 재구축된 웨이퍼(200) 상에 배열될 수 있다. 일단 배열되면, 전술한 바와 같이, 복수의 패키지화된 반도체 디바이스들(301a, 301b)의 외부 콘택트들(311)의 제1 및 제2 세트들을 상호연결 구조물들(101)의 외부 콘택트들(203) 중 대응하는 외부 콘택트에 접합시키기 위해 접합 프로시저가 수행될 수 있다.
또한, 도 7은 패키지화된 반도체 디바이스(301a)와 상호연결 구조물(101a)과 상호연결 구조물(101b) 사이에 제공된 모세관 언더필(CUF) 물질(401)의 예시들을 추가로 나타낸다. 도 7에서 나타난 추가적인 예시로서, 패키지화된 반도체 디바이스(301b)와 상호연결 구조물(101b)과 상호연결 구조물(101c) 사이에 모세관 언더필(CUF) 물질(401)이 제공된다. 또한, 패키지화된 반도체 디바이스(301a) 및 패키지화된 반도체 디바이스(301b)의 노출된 표면들을 캡슐화하고, 이와 물리적으로 접촉하며, 이들에 순응화된(conform) 인캡슐런트 물질(701)이 도 7에서 도시되어 있다. 또한, 인캡슐런트 물질(701)은, 상호연결 구조물(101a), 상호연결 구조물(101b), 및 상호연결 구조물(101c)의 노출된 표면들, CUF 물질(401)의 노출된 표면, 및 캐리어 기판(103)을 등지고 있는 재구축된 웨이퍼(200)의 측면의 제1 인캡슐런트(201)의 노출된 표면들, 및 재구축된 웨이퍼(200)의 평면화된 면의 외부 콘택트들(203)의 노출된 표면들을 덮고, 이들과 물리적으로 접촉하며, 이들에 순응화된다.
도 8a는 실시예에 따라, 예를 들어, 픽 앤드 플레이스 머신(도시되지 않음)에 의해, 재구축된 웨이퍼(200)의 범용 상호연결 구조물(801) 위에 배열된 복수의 패키지화된 반도체 디바이스들(301)을 포함하는 멀티 다이 InFO 패키지(800)의 실시예를 나타낸다. 도 6에서 도시된 바와 같이, 복수의 개별 상호연결 구조물들(101) 대신에, 이 실시예에서, 재구축된 웨이퍼(200)는 제1 인캡슐런트(201) 내에 매립된 단일의 범용 상호연결 구조물(801)을 포함한다. 실시예에서, 범용 상호연결 구조물(801)의 측벽들 및 패시베이션층(117)의 최외곽 부분들의 측벽들은 제1 인캡슐런트(201)와 물리적으로 접촉할 수 있고 이에 의해 덮혀질 수 있다. 일부 실시예들에서, 범용 상호연결 구조물(801)의 외부 콘택트들(203)과 외부 콘택트들(203)의 측벽들 사이의 영역들은 제1 인캡슐런트(201)와 물리적으로 접촉할 수 있고 이에 의해 덮혀질 수 있다. 또한, 범용 상호연결 구조물(801)은 복수의 패키지화된 반도체 디바이스들(301)에 의해 공유된다.
도 8a에서 나타난 예시에서, 패키지화된 반도체 디바이스들(301)은 외부 콘택트들(311)을 갖는 집적형 팬 아웃(InFO)층(309)을 포함한다. 도 8a에서 도시된 바와 같이, 실시예에서, 제1 패키지화된 반도체 디바이스(301a)는, 제1 패키지화된 반도체 디바이스(301a)의 외부 콘택트들(311)이 범용 상호연결 구조물(801)의 외부 콘택트들(203) 중의 대응하는 외부 콘택트들의 제1 세트와 접촉하도록, 재구축된 웨이퍼(200) 상에 배열될 수 있다. 또한, 제2 패키지화된 반도체 디바이스(301b)는, 제2 패키지화된 반도체 디바이스(301b)의 외부 콘택트들(311)이 범용 상호연결 구조물(801)의 외부 콘택트들(203) 중의 대응하는 외부 콘택트들의 제2 세트와 접촉하도록, 재구축된 웨이퍼(200) 상에 배열될 수 있다. 또한, 제3 패키지화된 반도체 디바이스(301c)는, 제3 패키지화된 반도체 디바이스(301c)의 외부 콘택트들(311)이 범용 상호연결 구조물(801)의 외부 콘택트들(203) 중의 대응하는 외부 콘택트들의 제3 세트와 접촉하도록, 재구축된 웨이퍼(200) 상에 배열될 수 있다. 일단 배열되면, 상술한 바와 같이, 범용 상호연결 구조물들(801)의 외부 콘택트들(203) 중 대응하는 외부 콘택트들의 제1, 제2, 및 제3 세트들을, 대응하는 복수의 패키지화된 반도체 디바이스들(301a, 301b, 301c)의 각각의 외부 콘택트들(311)에 접합시키기 위한 접합 프로시저가 수행될 수 있다.
이제 도 8b를 참조하면, 복수의 개별 상호연결 구조물들 대신에, 도 8b는 캐리어 기판(103)의 윗면에 접합된 단일의 범용 상호연결 구조물(801)(예를 들어, 반완성된 기판)의 실시예를 나타낸다. 캐리어 기판(103)은 처리 동안 일시적인 기계적 및 구조적 지지를 제공하고 상호연결 구조물(801)에 대한 손상을 감소시키거나 방지하기 위해 범용 상호연결 구조물(801)의 대향 측면을 처리하는 동안 범용 상호연결 구조물(801)의 일 측면에 부착될 수 있다. 실시예에서, 범용 상호연결 구조물(801)은 약 200㎜와 같이, 약 150㎜와 약 450㎜ 사이인 전체 길이(L)를 갖도록 제조될 수 있고, 약 200㎜와 같이, 약 150㎜와 약 450㎜ 사이인 전체 폭(W)을 가질 수 있다. 하지만, 임의의 적절한 치수들이 사용될 수 있다.
도 8b는 또한 일부 실시예들에 따라 캐리어 기판(103)에 부착된 범용 상호연결 구조물(801)을 (도 8a에서 도시된) 재구축된 웨이퍼(200)로 형성하기 위한 몰딩 및 시닝 공정을 나타낸다. 범용 상호연결 구조물(801)의 캡슐화 및 시닝은 도 1과 관련하여 전술한 바와 같이 복수의 상호연결 구조물들(101)을 재구축된 웨이퍼(200) 내에 캡슐화하는데 사용되는 방법 및 물질을 사용하여 수행될 수 있다. 그러나, 이들 공정들 및 임의의 다른 적절한 공정이 또한 범용 상호연결 구조물(801)을 캡슐화하고 인캡슐런트(201)를 시닝하기 위해 이용될 수 있으며, 이러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함되는 것으로 의도된다. 실시예에서, 인캡슐런트(201)는 약 150㎜와 같이, 약 150㎜와 약 230㎜ 사이인 반경(R201)을 갖도록 제조될 수 있고, 약 1.5㎜와 같이, 약 0.2㎜와 약 5.0㎜ 사이인 전체 높이(H201)로 시닝될 수 있다. 하지만, 임의의 적절한 치수들이 사용될 수 있다.
도 8c는 캐리어 기판(103)의 윗면에 접합된 단일의 범용 상호연결 구조물(801)(예를 들어, 반완성된 기판)의 다른 실시예를 나타낸다. 캐리어 기판(103)은 처리 동안 일시적인 기계적 및 구조적 지지를 제공하고 상호연결 구조물(801)에 대한 손상을 감소시키거나 방지하기 위해 범용 상호연결 구조물(801)의 대향 측면을 처리하는 동안 범용 상호연결 구조물(801)의 일 측면에 부착될 수 있다. 범용 상호연결 구조물(801)의 제조 및 캡슐화와, 제1 인캡슐런트(201)의 시닝은 도 8b와 관련하여 전술한 바와 같이 범용 상호연결 구조물(801)을 재구축된 웨이퍼(200)로 제조하고, 캡슐화하고, 시닝하는데 사용되는 방법 및 물질을 사용하여 수행될 수 있다. 그러나, 이들 공정들 및 임의의 다른 적절한 공정이 또한 범용 상호연결 구조물(801)을 제조하고, 캡슐화하고 제1 인캡슐런트(201)를 시닝하기 위해 이용될 수 있으며, 이러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
실시예에서, 제1 인캡슐런트(201)는 약 150㎜와 같이, 약 150㎜와 약 230㎜ 사이인 외경(R201A)을 갖도록 제조될 수 있고, 제1 인캡슐런트(201)는 약 149㎜와 같이, 약 149㎜와 약 229㎜ 사이인 내경(R201B)을 가질 수 있다. 실시예에서, 제1 인캡슐런트(201)는 약 1.5㎜와 같이, 약 0.2㎜와 약 5.0㎜ 사이인 전체 높이(H201)로 시닝될 수 있다. 하지만, 임의의 적절한 치수들이 사용될 수 있다.
도 9는 실시예에 따라, 범용 집적형 팬 아웃(InFO) 컴포넌트를 형성하는 중간 단계에서의 제1 유전체층(901)의 형성을 나타낸다. 실시예에서, 제1 유전체층(901)은 재구축된 웨이퍼(200)의 평면을 보호하기 위한 폴리이미드(PI) 코팅일 수 있다. 제1 유전체층(901)은, 재구축된 웨이퍼(200)의 평면에, 폴리이미드, 폴리벤즈옥사졸(polybenzoxazole; PBO), 또는 에폭시와 같은 절연 물질을, 약 4㎛와 같이, 약 2.5㎛와 약 12㎛ 사이의 두께로 코팅시킴으로써 형성될 수 있다. 또한, 제1 유전체층(901)은 폴리이미드 용액을 분사시키거나 또는 재구축된 웨이퍼(200)의 평면을 폴리이미드 용액 내에 침수시킴으로써 형성될 수 있다. 임의의 적절한 형성 방법이 이용될 수 있다.
도 10은 실시예에 따라, 범용 집적형 팬 아웃(InFO) 컴포넌트를 형성하는 중간 단계에서 제1 유전체층(901) 내에 개구(1002)를 형성하기 위해 적절한 포토리소그래픽 마스크 및 에칭 공정을 사용하는 제1 유전체층(901)의 패터닝을 나타낸다. 그러나, 일련의 유전체층들 중에서 제1 유전체층(901)을 패터닝하기 위해 다른 적절한 공정 또는 공정들의 조합이 사용될 수 있다. 개구(1002)는 재구축된 웨이퍼(200)의 평면에서 이미 노출된 복수의 상호연결 구조물들(101)의 외부 커넥터들(203)의 이러한 일부분들을 노출시키도록 제1 유전체층(901) 내에 배열된다. 개구(1002)는 하부 외부 커넥터들(203)에 대한 연결이 이루어질 수 있게 한다.
도 11은 제1 도전층(1103) 및 제1 유전체층(901)을 포함하는 제1 범용 재배선층(URDL)(1105)을 형성하는 것을 나타낸다. 실시예에 따라, 제1 도전층(1103)은 범용 집적형 팬 아웃(InFO) 컴포넌트를 형성하는 중간 단계에서, 제1 유전체층(901)의 개구(1002) 내에 형성된 일련의 도전층들로서 형성될 수 있다. 일련의 유전체층들 중의 제1 유전체층(901)이 형성되고 패터닝되면, 제1 도전층(1103)은, 복수의 상호연결 구조물들(101)의 외부 커넥터들(203)의 노출된 부분들과 접촉하도록, 제1 유전체층(901) 위에 그리고 개구(1002)를 관통하여 형성될 수 있다. 실시예에서, 일련의 도전층들 중의 제1 도전층(1103)은 CVD 또는 스퍼터링과 같은 적절한 형성 공정을 통해 티타늄 구리 합금의 시드층(미도시)을 초기에 형성함으로써 형성될 수 있다. 그런 후, 시드층을 덮도록 포토레지스트(미도시)가 형성될 수 있고, 그런 후, 일련의 도전층들 중의 제1 도전층(1103)이 위치되기를 희망하는 곳에 위치해 있는 시드층의 이러한 부분들을 노출시키도록 포토레지스트가 패터닝된다.
포토레지스트가 형성되고 패터닝되면, 구리와 같은 도전성 물질이 도금과 같은 퇴적 공정을 통해 시드층 상에 형성될 수 있다. 도전성 물질은 약 5㎛와 같이, 약 1㎛와 약 10㎛ 사이의 두께를 갖도록 형성될 수 있다. 하지만, 상술한 방법들 및 물질들이 도전성 물질을 형성하는데에 적절하지만, 이러한 물질들은 단지 예시에 불과하다. AlCu 또는 Au와 같은 임의의 다른 적절한 물질들과, CVD 또는 PVD와 같은 임의의 다른 적절한 형성 공정들이 일련의 도전층들 중의 제1 도전층(1103)을 형성하는데 사용될 수 있다. 도전성 물질이 형성되면, 포토레지스트는 애싱과 같은 적절한 제거 공정을 통해 제거될 수 있다. 추가적으로, 포토레지스트의 제거 이후, 포토레지스트에 의해 덮혀있었던 시드층의 이러한 부분들은 예컨대, 도전성 물질을 마스크로서 사용하는 적절한 에칭 공정을 통해 제거될 수 있다.
도 12는 실시예에 따라, 범용 집적형 팬 아웃(InFO) 컴포넌트를 형성하는 중간 단계에서의, 제2 범용 재배선층(URDL)(1205), 제3 범용 재배선층(URDL)(1305)의 형성을 나타낸다. 제2 범용 재배선층(URDL)(1205) 및 제3 범용 재배선층(URDL)(1305)은 일련의 유전체층들 중의 제1 유전체층(901)을 형성하는 것과 유사하고, 일련의 도전층들 중의 제1 도전층(1103)을 형성하는 것과 유사한 단계들을 반복함으로써 형성될 수 있다. 이들 단계들은 일련의 도전층들 각각을 아래에 있는 일련의 도전층들에 전기적으로 연결시키기 위해 희망하는 바 대로 반복될 수 있고, 일련의 도전층들 중 최상부 도전층(예를 들어, 제3 도전층(1303))과 일련의 유전체층들 중 최상부 유전체층(예를 들어, 제3 유전체층(1301))이 형성될 때 까지 희망하는 바 대로 종종 반복될 수 있다. 실시예에서, 재배선층들이 3개 층들 또는 4개 층들과 같은, 원하는 개수의 층들을 가질 때까지 일련의 도전층들과 일련의 유전체층들의 퇴적 및 패터닝이 계속될 수 있지만, 임의의 적절한 개수의 개별 층들이 사용될 수 있다.
도 13은 제3 범용 재배선층(URDL)(1305) 및 다른 하부 구조물들에 대한 보호 및 격리를 제공하기 위해 제3 범용 재배선층(URDL)(1305) 위에 형성된 제1 패시베이션층(1307)을 나타낸다. 실시예에서, 제1 패시베이션층(1307)은 폴리벤즈옥사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적절한 물질이 또한 이용될 수 있다. 제1 패시베이션층(1307)은 예를 들어, 스핀 코팅 공정을 사용하여, 약 7㎛와 같이, 약 5㎛와 약 25㎛ 사이의 두께로 배치될 수 있지만, 임의의 적절한 방법 및 두께가 사용될 수 있다.
도 14는 도 13의 제1 패시베이션층(1307)의 패터닝을 나타낸다. 제1 패시베이션층(1307)이 제위치에 놓이면, 아래에 있는 제3 도전층(1303)의 콘택트 영역들의 일부분들이 제1 패시베이션층(1307) 내에 형성된 개구(1402)를 통해 노출될 수 있다. 개구(1402)는 포토리소그래픽 마스킹 및 에칭과 같은 공정을 통해 제1 패시베이션층(1307)의 일부분들을 제거함으로써 형성될 수 있지만, 임의의 적절한 제거 공정이 대안적으로 이용될 수 있다.
도 15는 도 14에서 도시된 제1 패시베이션층(1307) 위에 그리고 개구(1402) 내에서의 디바이스 연결부들(1501)의 형성을 나타낸다. 디바이스 연결부들(1501)은 도전성 필라와 콘택트 범프를 포함할 수 있다. 제3 도전층(1303)의 콘택트 영역들의 일부분들이 노출되면, 디바이스 연결부들(1501)의 언더 범프 금속화부(under bump metallization; UBM)가 이들 노출된 부분들과 접촉하도록 형성될 수 있다. 실시예에서, 디바이스 연결부들(1501)의 UBM은 티타늄층, 구리층, 및 니켈층과 같은 3개의 도전성 물질층들을 포함할 수 있다. 하지만, 본 발명분야의 당업자는, 크롬/크롬 구리 합금/구리/금의 배열, 티타늄 텅스텐/구리/니켈의 배열, 또는 티타늄/구리/니켈/금의 배열과 같은, UBM의 형성에 적절한 많은 적절한 물질들 및 층들의 배열들이 존재한다는 것을 알 것이다. 디바이스 연결부들(1501)의 UBM을 위해 사용될 수 있는 임의의 적절한 물질들 및 상이한 물질층들의 조합이 본 출원의 범위 내에 완전히 포함되는 것으로 의도된다.
디바이스 연결부들(1501)의 콘택트 범프가 UBM과 관련하여 형성된다. 실시예에서, 디바이스 연결부들(1501)의 콘택트 범프는 예를 들어, 마이크로범프일 수 있고, 예를 들어, 주석과 같은 물질, 또는 은 또는 구리와 같은 다른 적절한 물질을 포함할 수 있다. 디바이스 연결부들(1501)의 콘택트 범프가 주석 솔더 범프인 실시예에서, 디바이스 연결부들(1501)의 콘택트 범프는 전기도금, 증착, 프린팅, 솔더 전사, 볼 배치 등과 같은 임의의 적절한 방법을 통해 약 100㎛의 두께로 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 구조물 상에서 형성되면, 물질을 원하는 범프 형상으로 쉐이핑하기 위해 리플로우가 수행된다.
도 16은 도 15에서 도시된 디바이스 연결부들(1501)에 복수의 개별 반도체 컴포넌트들(1601)을 접합(예를 들어, 플립 칩 접합)시키는 것을 나타낸다. 실시예에서, 복수의 개별 반도체 컴포넌트들(1601)은 예를 들어, 프로세서 xPU(303), 및 집적형 메모리 제어기(307)를 갖는 메모리 큐브(305)를 포함할 수 있다. 복수의 개별 반도체 컴포넌트들(1601)은, 개별 반도체 컴포넌트들(1601)의 콘택트 패드들(예를 들어, xPU(303)의 콘택트 패드들 및 직접형 메모리 제어기(307)를 갖는 메모리 큐브(305)의 콘택트 패드)이 디바이스 연결부들(1501) 각각과 접촉하도록, 예를 들어, 픽 앤드 플레이스 머신(도시되지 않음)에 의해, 제1 패시베이션층(1307) 위에 배열될 수 있다. 그런 후, 정렬되고 물리적으로 접촉되면, 디바이스 연결부들(1501)의 콘택트 범프의 물질을 리플로우시키고 복수의 개별 반도체 컴포넌트들(1601)의 콘택트 패드를 제1 패시베이션(1307)에서 형성된 디바이스 연결부들(1501)에 접합시키기 위해 리플로우가 수행될 수 있다. 그러나, 임의의 다른 적절한 접합 방법이 대안적으로 사용될 수 있다. 개별 반도체 컴포넌트들이 논의되었지만, 개별 반도체 컴포넌트들 대신에, 또는 이와 조합하여, 멀티 디바이스 컴포넌트들이 또한 사용될 수 있다.
도 17은 언더필 물질(401)을 복수의 개별 반도체 컴포넌트들(예를 들어, xPU(303), 및 집적형 메모리 제어기(307)를 갖는 메모리 큐브(305))의 저면과 제1 패시베이션층(1307)의 평면 사이의 개구에 공급하기 위한 언더필 공정을 나타낸다. 일부 실시예들에서, 언더필 물질(401)은 개별 반도체 컴포넌트들과 제1 패시베이션층(1307)의 평면 사이에 형성되어, 개별 반도체 컴포넌트들(1601)의 콘택트들(예를 들어, xPU(303)의 콘택트 패드, 및 집적형 메모리 제어기(307)를 갖는 메모리 큐브(305)의 콘택트 패드)의 접합된 연결부들과 제1 패시베이션층(1307)의 디바이스 연결부들(1501)을 둘러싼다. 언더필 물질(401)은 개별 반도체 컴포넌트들(1601)이 부착된 후 모세관 언더필(CUF) 흐름 공정에 의해 형성될 수 있다. 다른 실시예에서, 언더필 물질(401)은 개별 반도체 컴포넌트들(1601)이 부착되기 전에 적절한 퇴적 공정에 의해 제공될 수 있다. 언더필 물질(401)이 제공되면, 개별 반도체 컴포넌트들(1601)은 제1 패시베이션층(1307)의 평면에 접합될 수 있다.
다른 실시예들에서, 언더필은 제1 패시베이션층(1307)의 평면에 접합된 개별 반도체 컴포넌트들(1601)을 캡슐화하면서 언더필을 제공하기 위해 단일 단계가 수행되도록 해주는 몰딩가능 언더필(MUF)(도 17에서는 따로 도시되어 있지 않음)에 의해 제공될 수 있다. 몰딩가능 언더필(MUF)은 응력을 감소시키고 접합을 보호할 수 있다. 개별 반도체 컴포넌트들(1601)을 위한 언더필을 제공하기 위해 CUF 및 MUF 공정들이 설명되었지만, 언더필을 제공하기 위한 임의의 적절한 물질 및 임의의 적절한 공정이 본 명세서에서 설명된 실시예들의 사상과 범위를 벗어나지 않고서 사용될 수 있다.
도 18은 일부 실시예들에 따라, 다른 웨이퍼 레벨 패키지(1800)를 형성하기 위해 제1 패시베이션층(1307)의 평면에 접합된 개별 반도체 컴포넌트들(1601)(예를 들어, xPU(303), 및 집적형 메모리 제어기(307)를 갖는 메모리 큐브(305))의 캡슐화를 나타낸다. 캡슐화는 몰딩 디바이스(도시되지 않음)에서 수행될 수 있으며, 이 몰딩 디바이스는 최상부 몰딩 부분, 및 최상부 몰딩 부분으로부터 분리가능한 바닥부 몰딩 부분을 포함할 수 있다. 최상부 몰딩 부분이 바닥부 몰딩 부분에 인접해 있도록 하강되면, 몰딩 공동이 형성될 수 있다.
캡슐화 공정 동안, 최상부 몰딩 부분은 바닥부 몰딩 부분에 인접하게 배치될 수 있으며, 이에 의해 몰딩 공동 내에서 도 17의 중간 생산물을 둘러싼다. 최상부 몰딩 부분과 바닥부 몰딩 부분은, 일단 둘러싸여지면, 몰딩 공동으로부터의 가스의 유입 및 유출을 제어하기 위해 기밀 밀봉을 형성할 수 있다. 밀봉이 되면, 인캡슐런트(501)가 몰딩 공동 내에 배치될 수 있다. 인캡슐런트(501)는 폴리이미드, PPS, PEEK, PES, 내열성 결정 수지, 이들의 조합 등과 같은 몰딩 화합물 수지일 수 있다. 인캡슐런트(501)는 최상부 몰딩 부분과 바닥부 몰딩 부분의 정렬 전에 몰딩 공동 내에 배치될 수 있거나, 또는 그렇지 않고 주입 포트를 통해 몰딩 공동 내로 주입될 수 있다.
실시예에서, 인캡슐런트(501)는 또한 복수의 패키지화된 반도체 디바이스들(301)과 재구축된 웨이퍼(200)의 평면 사이의 갭을 채우기 위한 몰딩 언더필(MUF) 물질로서 기능할 수 있다. 그러나, 임의의 적절한 MUF 인캡슐런트 물질들이 사용될 수 있다.
인캡슐런트(501)가 몰딩 공동 내에 배치되면, 인캡슐런트(501)는 최적의 보호를 위해 인캡슐런트(501)를 경화시키도록 경화될 수 있다. 정확한 경화 공정은 인캡슐런트(501)용으로 선택된 특정 물질에 적어도 부분적으로 의존하지만, 몰딩 화합물이 인캡슐런트(501)로서 선택된 실시예에서, 경화는 인캡슐런트(501)를 약 600초와 같이, 약 60초 내지 약 3000초 동안에, 약 125℃와 같이, 약 100℃와 약 130℃ 사이까지 가열시키는 것과 같은 공정을 통해 일어날 수 있다. 추가적으로, 경화 공정을 보다 잘 제어하기 위해 개시제들 및/또는 촉매들이 인캡슐런트(501) 내에 포함될 수 있다.
하지만, 본 발명분야의 당업자가 인식할 바와 같이, 상술한 경화 공정은 단순히 경화 공정의 실시예에 불과하며, 본 명세서에서 상기 다른 실시예들을 제한시키는 것을 의미하지 않는다. 복사선 조사, 또는 심지어 인캡슐런트(501)를 상온에서도 경화시킬 수 있도록 해주는 다른 경화 공정들이 대안적으로 사용될 수 있다. 임의의 적절한 경화 공정이 이용될 수 있으며, 이러한 공정들 모두는 여기서 논의된 실시예들의 범위 내에 완전히 포함되는 것으로 한다.
도 18은 또한 얇은 패키지를 제공하기 위해 및/또는 추가적인 처리를 위해 개별 반도체 디바이스들(1601)의 하나 이상의 표면을 노출시키기 위한 인캡슐런트(501)의 시닝을 나타낸다. 시닝은, 예를 들어, 기계적 그라인딩 또는 화학적 기계적 폴리싱(CMP) 공정을 사용하여 수행될 수 있으며, 이에 의해, 추가적인 처리를 위해 인캡슐런트(501) 및/또는 개별 반도체 디바이스들(1601)(예컨대, xPU(303))의 후면들의 희망하는 시닝이 달성될 때 까지 화학 에천트 및 연마제가 인캡슐런트(501)와 반응하여 인캡슐런트(501)를 마멸시키는데 이용된다. 이와 같이, 복수의 개별 반도체 디바이스들(1601)(예컨대, xPU(303))의 후면들 중 하나 이상은 평면을 가질 수 있으며, 이 평면은 인캡슐런트(501)와 또한 평면을 이룬다.
그러나, 전술한 CMP 공정이 하나의 예시적인 실시예로서 제시되지만, 본 실시예들로 한정되는 것은 아니다. 인캡슐런트(501) 및 복수의 개별 반도체 디바이스들(1601)(예컨대, xPU(303))의 후면들 중 하나 이상을 시닝하기 위해 임의의 다른 적절한 제거 공정이 대안적으로 사용될 수 있다. 예를 들어, 일련의 화학 에칭들이 이용될 수 있다. 이 공정 및 임의의 다른 적절한 공정은 대안적으로 인캡슐런트(501) 및 복수의 개별 반도체 디바이스들(1601)(예컨대, xPU(303)) 중 하나 이상을 시닝하는데 이용될 수 있으며, 그러한 모든 공정들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
도 19는 일부 실시예들에 따라, 다른 웨이퍼 레벨 패키지(1800)로부터의 캐리어 기판(103)의 접합해제, 및 멀티 다이 InFO 패키지(1900)의 외부 콘택트(601)의 형성을 나타낸다. 일부 실시예들에서, 캐리어 기판(103)을 접합해제하기 위해, 인캡슐레이션 물질(501)의 평탄화되고 시닝된 후면에 핸들링 웨이퍼(도시되지 않음)가 접착될 수 있다. 다른 실시예들에서, 접합해제 공정 동안 및 그후에 캡슐화된 복수의 개별 반도체 디바이스들(1601)에 대한 지지 및 안정성을 제공하기 위해 웨이퍼 핸들링 링(handling ring)(도시되지 않음) 및 자외선 테이프(도시되지 않음)가 사용될 수 있다. 실시예에서, 인캡슐레이션 물질(501)의 평탄화되고 시닝된 후면은, 예를 들어, 자외선 테이프(도시되지 않음)를 사용하여 링 구조물에 부착되지만, 임의의 다른 적절한 접착제 또는 부착물이 대안적으로 사용될 수 있다.
핸들링 웨이퍼 또는 대안적으로 링 구조물(미도시됨)의 테이프가 캡슐화된 복수의 개별 반도체 디바이스들(1601)의 시닝된 후면에 적절하게 부착되면, 캐리어 기판(103)은, 예를 들어, 접착막(107)의 접착 특성을 변경시키기 위한 열 공정을 사용하여, 재구축된 웨이퍼(200)의 표면들 및 상호연결 구조물들(101)로부터 접합해제될 수 있다. 예를 들어, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지원이, 테이프의 접착 특성들 중 적어도 일부가 손실될 때까지 테이프의 접착제를 조사하고 가열하는데 사용될 수 있다. 일단 수행되면, 캐리어 기판(103) 및 임의의 연관된 접착제층은 복수의 상호연결 구조물들(101) 및 제1 인캡슐런트(201)를 포함하는 재구축된 웨이퍼(200)의 표면들로부터 물리적으로 분리 및 제거될 수 있다.
캐리어 기판(103)으로부터 접합해제되면, 복수의 외부 연결부들(601)이 매립된 상호연결 기판(101)의 재배선층 도전성 구조물들(115)의 노출된 부분 상에 형성될 수 있다. 이러한 외부 연결부들(601)은 멀티 다이 InFO 패키지(1900)를 외부 디바이스들에 전기적으로 연결시키기 위한 외부 연결점을 제공한다. 실시예에서, 외부 연결부들(601)은 예를 들어, 콘택트 범프일 수 있지만, 임의의 적절한 연결부가 이용될 수 있다. 외부 연결부들(601)이 콘택트 범프인 실시예에서, 외부 연결부들(601)은 주석과 같은 물질, 또는 은, 납이 없는 주석, 또는 구리와 같은 기타의 적절한 물질들을 포함할 수 있다. 외부 연결부들(601)이 주석 솔더 범프인 실시예에서, 외부 연결부들(601)은 증착, 전기도금, 프린팅, 솔더 전사, 볼 배치 등과 같은 이러한 통상적으로 사용되는 방법을 통해, 예컨대, 약 100㎛의 두께로 주석층을 초기에 형성함으로써 형성될 수 있다. 주석층이 구조물 상에서 형성되면, 원하는 범프 형상으로 물질을 형상화하기 위해 리플로우가 수행될 수 있다. 일부 실시예들에서, 외부 연결부들(601)은 솔더 범프/볼일 수 있고; 다른 실시예들에서, 외부 연결부들(601)은 도전성 필라를 포함한다. 그러나, 외부 연결부들(601)을 형성하기 위해 임의의 적절한 물질 및 적절한 연결부가 사용될 수 있다.
본 명세서에서 논의된 실시예들의 특징들, 예를 들어, 재구축된 웨이퍼(200)가 복수의 상호연결 구조물들(101)의 중간 구조물(100)로부터 또는 단품화되지 않은 웨이퍼로부터 형성되는 것, 집적형 팬 아웃(InFO) 기술, 및 빌드 업 동안 사용되는 솔더 접합 및/또는 저온 Cu 대 Cu 접합은 초대형 패키지 컴포넌트 크기가 달성될 수 있게 한다. 이러한 초대형 패키지 크기(예컨대, > 70㎜×70㎜)는 인공 지능(AI) 의존적 응용들에 의존하는 네트워크 서비스와 같은 응용들을 비롯한 고급 네트워킹 및 서버 응용들에서 사용되는 고성능 컴퓨팅(HPC) 응용들을 지원하는데 이용된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
재구축된 웨이퍼를 형성하기 위해 복수의 상호연결 구조물들을 캐리어 기판 상에 배열하는 단계;
상기 복수의 상호연결 구조물들을 제1 인캡슐런트(encapsulant) 내에 캡슐화(encapsulate)하는 단계;
복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 상기 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계;
웨이퍼 레벨 패키지를 형성하기 위해 상기 복수의 반도체 다이들 및 상기 제1 인캡슐런트의 일부분들을 제2 인캡슐런트 내에 봉입(encase)하는 단계;
상기 복수의 상호연결 구조물들로부터 상기 캐리어 기판을 제거하는 단계; 및
복수의 외부 콘택트들을 상기 복수의 상호연결 구조물들의 제1 측면들에 접합시키는 단계를 포함하는 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 복수의 상호연결 구조물들 각각의 제2 측면들 상에서 복수의 제1 콘택트 영역들을 노출시키는 단계를 더 포함하고, 상기 복수의 상호연결 구조물들의 제2 측면들은 상기 복수의 상호연결 구조물들의 제1 측면들의 반대편에 있는 것인 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 상기 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 상기 복수의 상호연결 구조물들 중 인접해 있는 상호연결 구조물들의 쌍 위에 상기 복수의 반도체 다이들 중 적어도 하나의 반도체 다이를 배치시키는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 2에 있어서, 상기 복수의 제1 콘택트 영역들을 노출시키는 단계는 화학적 기계적 폴리싱 공정을 수행하는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 2에 있어서, 상기 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 상기 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 상기 상호연결 구조물들 각각 위에 상기 반도체 다이들 각각을 배치시키는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 2에 있어서, 상기 복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 상기 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계는 상기 복수의 상호연결 구조물들 중 하나의 상호연결 구조물 상에 메모리 큐브를 배치시키는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 6에 있어서, 상기 복수의 반도체 다이들 및 상기 제1 인캡슐런트의 일부분들을 제2 인캡슐런트 내에 봉입하는 단계는 상기 메모리 큐브 및 상기 메모리 큐브를 제어하기 위한 인접해 있는 프로세서를 상기 제2 인캡슐런트 내에 봉입하는 단계를 포함하며, 상기 제2 인캡슐런트는 상기 메모리 큐브와 상기 프로세서의 측벽들 사이에 있고 이들과 접촉해 있는 것인 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 1에 있어서, 상기 복수의 상호연결 구조물들을 제1 인캡슐런트 내에 캡슐화하는 단계는, 인접해 있는 상호연결 구조물들의 측벽들 사이에 있고 이들과 접촉해 있는 상기 제1 인캡슐런트를 형성하는 단계, 및 웨이퍼 레벨 상호연결 구조물의 측벽과 상기 캐리어 기판의 주변부 사이에 있는 상기 제1 인캡슐런트를 형성하는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 9. 반도체 디바이스를 형성하는 방법에 있어서,
캐리어 기판 상에 상호연결 구조물을 배열하는 단계;
재구축된 웨이퍼를 형성하기 위해 제1 인캡슐런트 내에 상기 상호연결 구조물을 매립(embed)하는 단계;
상기 상호연결 구조물 위에 일련의 재배선층들을 형성하는 단계 - 상기 재배선층들 각각은 유전체층 내에 매립된 복수의 도전층들을 포함함 -;
상기 일련의 재배선층들에 복수의 반도체 다이들을 접합시키는 단계 - 상기 복수의 반도체 다이들 중 적어도 하나는 상기 일련의 재배선층들을 통해 상기 상호연결 구조물에 전기적으로 연결됨 -; 및
웨이퍼 레벨 패키지를 형성하기 위해 상기 복수의 반도체 다이들 및 상기 캐리어 기판과는 반대편에 있는 상기 제1 인캡슐런트의 표면의 일부분들을 제2 인캡슐런트 내에 봉입하는 단계를 포함하는 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 9에 있어서, 상기 복수의 반도체 다이들을 접합시키는 단계는 직접적 금속 대 금속 접합을 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 9에 있어서, 상기 복수의 반도체 다이들을 접합시키는 단계는 솔더 접합을 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 9에 있어서, 상기 제1 인캡슐런트 내에 상호연결 구조물을 매립하는 단계는 상기 상호연결 구조물의 측벽들과 상기 캐리어 기판의 주변부 사이에 있고 이들과 접촉해 있는 상기 제1 인캡슐런트를 형성하는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 13. 실시예 12에 있어서, 상기 상호연결 구조물 위에 일련의 재배선층들을 형성하는 단계는 상기 상호연결 구조물의 측벽들과 상기 캐리어 기판의 주변부 사이의 영역에서 상기 제1 인캡슐런트 위에 있고 상기 제1 인캡슐런트와 접촉해 있는 상기 일련의 재배선층들을 형성하는 단계를 포함한 것인 반도체 디바이스를 형성하는 방법.
실시예 14. 반도체 디바이스에 있어서,
재구축된 웨이퍼를 형성하기 위해 제1 인캡슐런트 내에 매립된 복수의 반완성된(semi-finished) 기판들;
상기 복수의 반완성된 기판들 중 하나 이상에 전기적으로 연결된 복수의 반도체 다이들;
웨이퍼 레벨 패키지를 형성하기 위해 상기 제1 인캡슐런트 위에서 상기 복수의 반도체 다이들을 봉입하는 제2 인캡슐런트; 및
상기 복수의 반완성된 기판들에 접합된 복수의 외부 콘택트들을 포함하고, 상기 복수의 외부 콘택트들은 상기 복수의 반도체 다이들의 적어도 하나의 반도체 컴포넌트에 전기적으로 결합된 것인 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 제1 인캡슐런트는 인접해 있는 반완성된 기판들의 측벽들과 접촉해 있고 이 측벽들을 분리시킨 것인 반도체 디바이스.
실시예 16. 실시예 14에 있어서, 상기 제1 인캡슐런트의 일부분은 제1 반완성된 기판의 측벽과 접촉해 있고, 상기 제1 반완성된 기판의 측벽으로부터 상기 반도체 디바이스의 외부 측면까지 실질적으로 수직한 방향으로 연장된 것인 반도체 디바이스.
실시예 17. 실시예 14에 있어서, 상기 제2 인캡슐런트는 메모리 큐브 및 상기 메모리 큐브를 제어하기 위한 인접해 있는 프로세서의 측벽들과 접촉해 있는 것인 반도체 디바이스.
실시예 18. 실시예 14에 있어서,
상기 복수의 반완성된 기판들 위에 배치된 일련의 재배선층들을 더 포함하고, 상기 재배선층들 각각은 유전체층 내에 매립된 도전층을 포함한 것인 반도체 디바이스.
실시예 19. 실시예 14에 있어서, 상기 복수의 외부 콘택트들의 접합은 직접적 금속 대 금속 접합인 것인 반도체 디바이스.
실시예 20. 실시예 14에 있어서, 상기 복수의 외부 콘택트들에 접합된 인쇄 회로 기판을 더 포함하는 반도체 디바이스.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    재구축된 웨이퍼를 형성하기 위해 복수의 상호연결 구조물들을 캐리어 기판 상에 배열하는 단계 - 상기 복수의 상호연결 구조물들 각각은,
    기판; 및
    유전체층 내에 매립된 도전층을 포함하고, 상기 유전체층은 상기 기판과 상기 캐리어 기판 사이에 배열되고 상기 캐리어 기판과 직접 접촉함 -;
    상기 복수의 상호연결 구조물들을 제1 인캡슐런트(encapsulant) 내에 캡슐화(encapsulate)하는 단계;
    복수의 반도체 다이들 각각의 적어도 하나의 반도체 컴포넌트를 상기 복수의 상호연결 구조물들 중 하나 이상에 전기적으로 결합시키는 단계;
    웨이퍼 레벨 패키지를 형성하기 위해 상기 복수의 반도체 다이들 및 상기 제1 인캡슐런트의 일부분들을 제2 인캡슐런트 내에 봉입(encase)하는 단계;
    상기 복수의 상호연결 구조물들로부터 상기 캐리어 기판을 제거하는 단계; 및
    복수의 외부 콘택트들을 상기 복수의 상호연결 구조물들의 제1 측면들에 접합시키는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 복수의 상호연결 구조물들 각각의 제2 측면들 상에서 복수의 제1 콘택트 영역들을 노출시키는 단계
    를 더 포함하고,
    상기 복수의 상호연결 구조물들의 제2 측면들은 상기 복수의 상호연결 구조물들의 제1 측면들의 반대편에 있는 것인 반도체 디바이스를 형성하는 방법.
  3. 반도체 디바이스를 형성하는 방법에 있어서,
    캐리어 기판 상에 상호연결 구조물을 배열하는 단계 - 상기 상호연결 구조물은,
    기판; 및
    유전체층 내에 매립된 도전층을 포함하고, 상기 유전체층은 상기 기판과 상기 캐리어 기판 사이에 배열되고 상기 캐리어 기판과 직접 접촉함 -;
    재구축된 웨이퍼를 형성하기 위해 제1 인캡슐런트 내에 상기 상호연결 구조물을 매립(embed)하는 단계;
    상기 상호연결 구조물 위에 일련의 재배선층들을 형성하는 단계 - 상기 재배선층들 각각은 유전체층 내에 매립된 복수의 도전층들을 포함함 -;
    상기 일련의 재배선층들에 복수의 반도체 다이들을 접합시키는 단계 - 상기 복수의 반도체 다이들 중 적어도 하나는 상기 일련의 재배선층들을 통해 상기 상호연결 구조물에 전기적으로 연결됨 -; 및
    웨이퍼 레벨 패키지를 형성하기 위해 상기 복수의 반도체 다이들 및 상기 캐리어 기판과는 반대편에 있는 상기 제1 인캡슐런트의 표면의 일부분들을 제2 인캡슐런트 내에 봉입하는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
  4. 반도체 디바이스에 있어서,
    재구축된 웨이퍼를 형성하기 위해 제1 인캡슐런트 내에 매립된 복수의 반완성된(semi-finished) 기판들 - 상기 복수의 반완성된 기판들 각각은,
    제1 기판; 및
    유전체층 내에 매립된 도전층을 포함함 -;
    상기 복수의 반완성된 기판들 중 하나 이상에 전기적으로 연결된 복수의 반도체 다이들;
    웨이퍼 레벨 패키지를 형성하기 위해 상기 제1 인캡슐런트 위에서 상기 복수의 반도체 다이들을 봉입하는 제2 인캡슐런트; 및
    상기 복수의 반완성된 기판들에 접합된 복수의 외부 콘택트들
    을 포함하고,
    상기 복수의 외부 콘택트들은 상기 복수의 반도체 다이들의 적어도 하나의 반도체 컴포넌트에 전기적으로 결합되고,
    상기 복수의 반완성된 기판들 및 상기 제1 인캡슐런트, 중 적어도 하나는 상기 복수의 반도체 다이들의 열팽창 계수와 등가 열팽창 계수를 갖도록 형성된 것인 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 인캡슐런트는 인접해 있는 반완성된 기판들의 측벽들과 접촉해 있고 이 측벽들을 분리시킨 것인 반도체 디바이스.
  6. 제4항에 있어서,
    상기 제1 인캡슐런트의 일부분은 제1 반완성된 기판의 측벽과 접촉해 있고, 상기 제1 반완성된 기판의 측벽으로부터 상기 반도체 디바이스의 외부 측면까지 수직한 방향으로 연장된 것인 반도체 디바이스.
  7. 제4항에 있어서,
    상기 제2 인캡슐런트는 메모리 큐브 및 상기 메모리 큐브를 제어하기 위한 인접해 있는 프로세서의 측벽들과 접촉해 있는 것인 반도체 디바이스.
  8. 제4항에 있어서,
    상기 복수의 반완성된 기판들 위에 배치된 일련의 재배선층들
    을 더 포함하고,
    상기 재배선층들 각각은 유전체층 내에 매립된 도전층을 포함한 것인 반도체 디바이스.
  9. 제4항에 있어서,
    상기 복수의 외부 콘택트들의 접합은 직접적 금속 대 금속 접합인 것인 반도체 디바이스.
  10. 제4항에 있어서,
    상기 복수의 외부 콘택트들에 접합된 인쇄 회로 기판을 더 포함하는 반도체 디바이스.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804195B2 (en) * 2018-08-08 2020-10-13 Qualcomm Incorporated High density embedded interconnects in substrate
US20200115224A1 (en) * 2018-10-12 2020-04-16 Stmicroelectronics S.R.L. Mems device having a rugged package and fabrication process thereof
US11171006B2 (en) 2019-12-04 2021-11-09 International Business Machines Corporation Simultaneous plating of varying size features on semiconductor substrate
US11239167B2 (en) * 2019-12-04 2022-02-01 International Business Machines Corporation Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate
US11404337B2 (en) * 2019-12-27 2022-08-02 Apple Inc. Scalable extreme large size substrate integration
US20210217707A1 (en) * 2020-01-10 2021-07-15 Mediatek Inc. Semiconductor package having re-distribution layer structure on substrate component
KR20210142465A (ko) 2020-05-18 2021-11-25 삼성전자주식회사 반도체 패키지
US11664350B2 (en) 2020-05-20 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
DE102021100338A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11296065B2 (en) * 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming same
US11424191B2 (en) 2020-06-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11282756B2 (en) * 2020-08-17 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Organic interposer including stress-resistant bonding structures and methods of forming the same
US20220199461A1 (en) 2020-12-18 2022-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method
CN112992699B (zh) * 2021-02-01 2024-03-22 上海易卜半导体有限公司 半导体封装方法、半导体组件以及包含其的电子设备
US11996371B2 (en) 2021-02-12 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Chiplet interposer
US11842935B2 (en) 2021-02-18 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a reconstructed package substrate comprising substrates blocks
US11756873B2 (en) 2021-02-26 2023-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same
US11721685B2 (en) * 2021-05-26 2023-08-08 Avago Technologies International Sales Pte. Limited Copper-bonded memory stacks with copper-bonded interconnection memory systems
TWI786698B (zh) * 2021-06-25 2022-12-11 力晶積成電子製造股份有限公司 半導體封裝
TWI805235B (zh) * 2021-08-31 2023-06-11 財團法人工業技術研究院 封裝結構、天線模組以及探針卡
CN117116776B (zh) * 2023-10-24 2024-01-23 甬矽电子(宁波)股份有限公司 扇出型封装结构及其制作方法和电子设备

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
US20060060980A1 (en) * 2004-09-22 2006-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Ic package having ground ic chip and method of manufacturing same
US20070246821A1 (en) * 2006-04-20 2007-10-25 Lu Szu W Utra-thin substrate package technology
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8648470B2 (en) 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8466544B2 (en) * 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
KR20130015885A (ko) 2011-08-05 2013-02-14 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9418949B2 (en) * 2013-09-17 2016-08-16 Nanya Technology Corporation Semiconductor device having voids between top metal layers of metal interconnects
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9659907B2 (en) 2015-04-07 2017-05-23 Apple Inc. Double side mounting memory integration in thin low warpage fanout package
US10068862B2 (en) * 2015-04-09 2018-09-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a package in-fan out package
US9601471B2 (en) * 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
US9761571B2 (en) * 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module

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