KR102367625B1 - 자기 액세스 선택기 장치를 갖는 메모리 셀 - Google Patents
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Abstract
집적 칩은 자기 터널 접합(MTJ) 디바이스 및 액세스 선택기 장치를 포함하는 메모리 셀을 구비한다. MTJ 디바이스는 자유 층 및 고정된 층을 포함한다. 액세스 선택기 장치는, 하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체 및 제2 금속 구조체를 포함한다. 제1 금속 구조체는 분극된 자기 층을 포함한다. 분극된 자기 층은, 자신의 자기장을 기울이고 그에 의해 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키는, 자유 층을 통해 연장되는 자기장을 생성한다. 액세스 선택기 장치는 바이폴라 선택기일 수도 있다. 분극된 자기 층은 바이폴라 선택기의 전극에 통합될 수도 있다. 액세스 선택기 장치 및 MTJ 디바이스 둘 모두는 재료 층의 스택에 의해 형성될 수도 있다. 결과적으로 나타나는 메모리 셀은 소형이고 양호한 기록 속도를 가질 수도 있다.
Description
많은 전자 장치는 데이터를 저장하도록 구성되는 전자 메모리를 포함한다. 전자 메모리는 휘발성 또는 불휘발성일 수도 있다. 휘발성 전자 메모리는 전력을 사용하여 데이터를 유지하고, 반면, 불휘발성 메모리는 전력 없이 데이터를 저장할 수 있다. 자기 저항 랜덤 액세스 메모리(magneto-resistive random-access memory; MRAM)는, 오랫동안 활발한 관심을 가져왔던 불휘발성 메모리의 타입이다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1은, 본 개시의 몇몇 실시형태에 따른, 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층(polarized magnetic layer)을 구비하는 액세스 선택기 장치(access selector apparatus)를 포함하는 메모리 셀을 구비하는 메모리 회로의 개략도이다.
도 2a는 스위칭 동안 MTJ 디바이스의 자유 층에 대한 자기장 방위 벡터(magnetic field orientation vector)의 자취(trace)를 도시한다.
도 2b는 스위칭 동안 MTJ 디바이스의 자유 층에 대한 자기장 방위 벡터의 다른 자취를 도시하는데, 도 2a와 비교하여, 초기 경사 각도(tilt angle)가 스위칭 동작에서 세차(precession) 운동 사이클의 수를 어떻게 감소시키는지를 도시한다.
도 3a 내지 도 3d는, MTJ 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 갖는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 본 개시에 따른 집적 회로의 몇몇 실시형태의 단면도를 예시한다.
도 4는 바이폴라 선택기를 포함하는 액세스 선택기 장치를 각각 포함하는 복수의 메모리 셀을 구비하는 메모리 어레이를 포함하는 메모리 회로의 블록도를 예시한다.
도 5는, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩(integrated chip)의 몇몇 실시형태의 단면도를 예시한다.
도 6 내지 도 14는, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 실시형태를 예시한다.
도 15 내지 도 16은, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 다른 실시형태를 예시한다.
도 17은, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 실시형태에 대한 흐름도를 제공한다.
도 1은, 본 개시의 몇몇 실시형태에 따른, 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층(polarized magnetic layer)을 구비하는 액세스 선택기 장치(access selector apparatus)를 포함하는 메모리 셀을 구비하는 메모리 회로의 개략도이다.
도 2a는 스위칭 동안 MTJ 디바이스의 자유 층에 대한 자기장 방위 벡터(magnetic field orientation vector)의 자취(trace)를 도시한다.
도 2b는 스위칭 동안 MTJ 디바이스의 자유 층에 대한 자기장 방위 벡터의 다른 자취를 도시하는데, 도 2a와 비교하여, 초기 경사 각도(tilt angle)가 스위칭 동작에서 세차(precession) 운동 사이클의 수를 어떻게 감소시키는지를 도시한다.
도 3a 내지 도 3d는, MTJ 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 갖는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 본 개시에 따른 집적 회로의 몇몇 실시형태의 단면도를 예시한다.
도 4는 바이폴라 선택기를 포함하는 액세스 선택기 장치를 각각 포함하는 복수의 메모리 셀을 구비하는 메모리 어레이를 포함하는 메모리 회로의 블록도를 예시한다.
도 5는, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩(integrated chip)의 몇몇 실시형태의 단면도를 예시한다.
도 6 내지 도 14는, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 실시형태를 예시한다.
도 15 내지 도 16은, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 다른 실시형태를 예시한다.
도 17은, 자기 터널 접합(MTJ) 디바이스 및 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법의 몇몇 실시형태에 대한 흐름도를 제공한다.
하기의 개시는, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
자기 터널 접합(MTJ) 디바이스는, 전도성 전극 사이에 수직으로 배열되는 MTJ를 포함하는 하나의 유형의 MRAM 디바이스이다. MTJ는 터널 배리어 층에 의해 자유 층으로부터 분리되는 고정된 층(pinned layer)을 포함한다. 고정된 층은 정적인(즉, 고정된) 방위를 갖는 자성을 띠고, 한편, 자유 층은, 고정된 층과 평행한 구성과, 고정된 층과 역평행한 구성 사이를 전환 가능한 방위를 갖는 자성을 띤다. 평행 구성은 데이터를 제1 데이터 상태(예를 들면, 논리 "1")로서 디지털적으로 저장하는 저 저항 상태를 제공한다. 역평행 구성은 데이터를 제2 데이터 상태(예를 들면, 논리 "0")로서 디지털적으로 저장하는 고 저항 상태를 제공한다.
통상적으로, MTJ 디바이스는 메모리 어레이 내에서 행 및 열로 배열된다. 선택된 MTJ 디바이스에 전압 및/또는 전류를 제공하기 위해 워드 라인 및 비트 라인을 활성화하는 것에 의해 메모리 어레이 내의 MTJ 디바이스에 대한 판독 또는 기록 동작이 수행된다. MTJ 디바이스를 위한 액세스 선택기 장치는, 두 개의 반대 방향 중 어느 하나에서의 선택된 MTJ 디바이스를 통한 전류의 선택적 흐름을 허용한다. 이것은, MTJ 디바이스에서의 자유 층의 분극의 방위가, 인가된 전류의 방향에 따라, 고 또는 저 저항 상태 중 어느 하나를 제공하도록 역평행 구성과 평행 구성 사이를 스위칭하기 때문이다. 예를 들면, 하부(bottom) 전극으로부터 상부 전극으로 이동하는 전류는 MTJ 디바이스에게 역평행 구성을 제공하여 고 저항 상태를 초래할 수도 있고, 한편, 상부 전극으로부터 하부 전극으로 이동하는 전류는 MTJ 디바이스에게 평행 구성을 제공하여 저 저항 상태를 초래할 수도 있다.
MTJ 디바이스를 위한 액세스 선택기 장치의 하나의 타입은 MOSFET 트랜지스터이다. MOSFET 트랜지스터가 우수한 성능을 제공하지만, MTJ 디바이스의 기록 동작 동안 사용되는 상대적으로 높은 전압 및/또는 전류는, MOSFET 트랜지스터의 사이즈로 하여금, MTJ 디바이스에 비해, 상대적으로 커지게 할 수 있다. MOSFET 트랜지스터의 큰 사이즈는, 메모리 배열 내에 얼마나 작은 메모리 셀이 있을 수 있는지를 제한한다. 액세스 선택기 장치의 다른 타입은 두 개의 유니폴라 선택기(unipolar selector)(즉, 정상 동작 동안 단일의 방향에서만 전류를 각각 통과시키는 디바이스)를 포함한다. 액세스 선택기 장치의 다른 타입은 바이폴라 선택기이다. 박막의 스택에 의해 형성되는 바이폴라 선택기는 MOSFET보다 훨씬 더 작은 사이즈를 가질 수 있다.
본 개시에 따른 집적 칩은, 자기 터널 접합(MTJ) 디바이스 및 액세스 선택기 장치를 포함하는 메모리 셀을 구비한다. MTJ 디바이스는 자유 층 및 고정된 층을 포함한다. 액세스 선택기 장치는, 하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체와 제2 금속 구조체를 포함한다. 본 교시에 따르면, 제1 금속 구조체는 분극된 자기 층(polarized magnetic layer)을 포함한다. 고정된 층과 마찬가지로, 분극된 자기 층은 정적인 또는 고정된 자기 방위를 갖는다. 분극된 자기 층의 자기 방위는 고정된 층의 자기 방향과는 일반적으로 상이하다. 몇몇 실시형태에서, 분극된 자기 층의 자기 방위는 고정된 층의 자기 방향에 거의 직교한다. 분극된 자기 층에 의해 생성되는 자기장은 자유 층을 통해 연장되어, 자신의 자기 방위를 전류 흐름의 방향으로부터 멀어지게 기울이고 그에 의해 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시킨다. 이들 교시 중 일부에서, 액세스 선택기 장치는 바이폴라 선택기이다. 이들 교시 중 일부에서, 분극된 자기 층은 바이폴라 선택기의 전극에 통합된다. 이들 교시 중 일부에서, 바이폴라 선택기는 분극된 자기 층의 일부를 산화시키는 것에 의해 형성되는 유전체 층을 포함한다. 분극된 자기 층을 산화시키는 것에 의해 유전체 층을 형성하는 것은, 단순한 프로세스로 귀결되고 바이폴라 선택기를 MTJ 디바이스와 통합하는 것을 용이하게 한다. 이들 교시 중 일부에서, 액세스 선택기 장치와 MTJ 디바이스 둘 모두는 재료 층의 스택에 의해 형성된다. 본 교시에 따른 집적 칩 내의 메모리 셀은 효율적으로 제조될 수도 있고, 소형일 수도 있고, 양호한 기록 속도를 가질 수도 있다.
도 1은, 액세스 선택기 장치(101) 및 자기 터널 접합(MTJ) 디바이스(109)를 구비하는 본 개시의 몇몇 실시형태에 따른 메모리 셀(100)의 개략도를 예시한다. 액세스 선택기 장치(101)는 MTJ 디바이스를 위한 스위칭 시간을 실질적으로 감소시키도록 구성되는 분극된 자기 층(104a)을 포함한다.
MTJ 디바이스(109)는 제1 전극(108)과 제2 전극(105) 사이에 배치되는 MTJ(107)를 포함한다. 제1 전극(108)은 워드 라인(word-line; WL)에 커플링되고, 제2 전극(105)은 MTJ 디바이스(109)에 대한 액세스(예를 들면, 판독 액세스 및/또는 기록 액세스)를 조절하는 액세스 선택기 장치(101)에 커플링된다. 액세스 선택기 장치(101)는 또한 비트 라인(bit-line; BL)에 커플링된다. 몇몇 실시형태에서, 액세스 선택기 장치(101)는 BL과 MTJ 디바이스(109) 사이에 배치된다. 몇몇 대안적인 실시형태에서, 액세스 선택기 장치(101)는 WL과 MTJ 디바이스(109) 사이에 배치된다.
몇몇 실시형태에서, MTJ(107)는 유전체 터널 배리어(107b)에 의해 자유 층(107a)으로부터 분리되는 고정된 층(107c)을 포함한다. 고정된 층(107c)은, 고정된 자기 분극(magnetic polarization)을 가지고, 한편, 자유 층(107a)은, 고정된 층(107c)의 자기 분극에 대해 평행(즉, 'P' 상태) 또는 역평행(즉, 'AP' 상태) 중 어느 하나가 되도록 스위칭 동작에 의해 변경될 수 있는 자기 분극을 갖는다. 스위칭 동작은 터널 자기 저항(tunnel magnetoresistance; TMR) 효과를 통해 동작할 수도 있다. 고정된 층(107c)과 자유 층(107a)의 자기 분극 사이의 관계는 MTJ(107)의 저항 상태를 정의하고, 그에 의해, MTJ(107)가 데이터 상태를 저장하는 것을 가능하게 한다.
몇몇 실시형태에서, 고정된 층(107c)의 분극은 (제1 방향(110) 또는 제2 방향(112)에서) 수직이다. 몇몇 실시형태에서, 고정된 층(107c)은 코발트(Co), 철(Fe), 붕소(B), 니켈(Ni), 루테늄(Ru), 이리듐(Ir), 백금(Pt), 또는 등등을 포함한다. 몇몇 실시형태에서, 유전체 터널 배리어(107b)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 또는 등등을 포함한다. 몇몇 실시형태에서, 자유 층(107a)은 코발트(Co), 철(Fe), 붕소(B), 또는 등등을 포함한다. 몇몇 실시형태에서, 제1 전극(108) 및 제2 전극(105)은 티타늄, 탄탈룸, 텅스텐, 티타늄 질화물(titanium nitride), 탄탈룸 질화물(tantalum nitride), 또는 등등 중 하나 이상을 포함한다.
액세스 선택기 장치(101)는, 비금속 구조체(103)에 의해 분리되는, 금속 구조체인 제1 전극(104)와, 다른 금속 구조체인 제2 전극(102)을 포함하는 바이폴라 선택기일 수도 있다. 비금속 구조체(103)는 적절한 절연체 및/또는 반도체의 하나 이상의 층일 수도 있다. 몇몇 실시형태에서, 비금속 구조체(103)는, 코발트의 산화물(CoOX), 니켈의 산화물(NiOX), 철의 산화물(FeOX), 또는 등등과 같은 강자성 금속(ferromagnetic metal)의 산화물인 절연체를 포함한다. 몇몇 실시형태에서, 비금속 구조체(103)는 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3), 또는 등등 중의 산화물과 같은 진성 산화물인 절연체를 포함한다. 몇몇 실시형태에서, 비금속 구조체(103)는 절연체인 하나의 층을 포함하고 액세스 선택기 장치(101)는 금속-절연체-금속(metal-insulator-metal; MIM) 바이폴라 선택기이다. 몇몇 실시형태에서, 비금속 구조체(103)는 제1 절연체(103a) 및 제2 절연체(103b)를 포함하고, 액세스 선택기 장치(101)는 (MIIM) 바이폴라 선택기이다. 몇몇 실시형태에서, 제1 절연체(103a)는 제1 밴드 갭 에너지를 가지며, 제2 절연체(103b)는 제1 밴드 갭 에너지와는 상이한 제2 밴드 갭 에너지를 갖는다. 이들 실시형태 중 일부에서, 제1 절연체(103a)는 티타늄 산화물(TiO2), 또는 등등이다. 이들 실시형태 중 일부에서, 제2 절연체(103b)는 자성 금속의 산화물이다. 이들 실시형태 중 일부에서, 자성 금속의 산화물은 코발트의 산화물(CoOX), 철의 산화물(FeOX), 니켈의 산화물(NiOX), 또는 등등이다. 예를 들면, 자성 금속의 산화물은 Co3O4일 수도 있다.
몇몇 실시형태에서, 비금속 구조체(103)는 반도체인 하나의 층을 포함하고, 액세스 선택기 장치(101)는 금속-반도체-금속(metal-semiconductor-metal; MSM) 바이폴라 선택기이다. 액세스 선택기 장치(101)를 위한 적절한 반도체는, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO)과 같은 산화물 반도체, 인듐 갈륨 비화물(indium gallium arsenide; InGaAS)와 같은 III-V 족 재료, 또는 등등을 포함할 수도 있다. 몇몇 실시형태에서, 비금속 구조체(103)는 복수의 반도체 층을 포함한다. 몇몇 실시형태에서, 비금속 구조체(103)는 절연체 및 반도체 층의 혼합물을 포함한다. 상이한 재료의 다수의 층은, 액세스 선택기 장치(101)에 대한 소망되는 정류 특성을 제공하는 것을 용이하게 할 수도 있다.
동작 동안, 액세스 선택기 장치(101)는 상대적으로 큰 전압 차이에 의해 구동되는 전류가 상대적으로 적은 저항을 가지고 통과하는 것을 허용한다. 전류는 (예를 들면, 워드 라인(WL)으로부터 비트 라인(BL)으로의) 제1 방향(110) 또는 제1 방향(110)과 반대인 (예를 들면, 비트 라인(BL)으로부터 워드 라인(WL)으로의) 제2 방향(112) 중 어느 하나에서 MTJ 디바이스(109)를 통과할 수도 있다. 제1 방향(110)을 따라 MTJ 디바이스(109)를 통과하는 전류는 MTJ 디바이스(109)에 제1 데이터 상태(예를 들면, 논리 "0")를 기록하기 위해 사용된다. 제2 방향(112)을 따라 MTJ 디바이스(109)를 통과하는 전류는 MTJ 디바이스(109)에 제2 데이터 상태(예를 들면, 논리 "1")를 기록하기 위해 사용된다. 액세스 선택기 장치(101)는 더 작은 전압 차이에 의해 구동되는 전류에 대해 상당히 더 큰 저항을 나타낸다. 따라서, 액세스 선택기 장치(101)는, 메모리 셀(100)이 선택되지 않은 경우, MTJ 디바이스(109)를 통한 누설 전류를 감소시킨다.
액세스 선택기 장치(101)의 제1 전극(104) 및 제2 전극(102)은, 티타늄(Ti), 탄탈룸(Ta), 텅스텐(W), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 코발트(Co), 구리(Cu)와 같은 하나 이상의 금속을 포함할 수도 있다. 본 발명의 몇몇 양태에 따르면, 제1 전극(104) 및 제2 전극(102) 중 하나는 분극된 자기 층을 포함한다. 분극된 자기 층은 강자성 층일 수도 있다. 강자성 층은 코발트(Co), 철(Fe), 니켈(Ni), 또는 등등, 또는 코발트 철 붕소(CoFeB) 또는 등등과 같은 합금, 또는 코발트 철/니켈 철(CoFe/NiFe) 또는 등등과 같은 다층 강자성 구조체일 수도 있다. 몇몇 실시형태에서, 분극된 자기 층은, 제1 방향(110) 및 제2 방향(112) 둘 모두에 직교하는 분극인 평면내 분극(in plane polarization)을 갖는다. 몇몇 실시형태에서, 액세스 선택기 장치(101)의 제1 전극(104) 및 제2 전극(102) 중 하나는 분극된 강자성 층 및 금속을 포함한다. 예를 들면, 제1 전극(104)은 분극된 자기 층(104a) 및 금속인 비자기 층(104b)을 포함할 수도 있다. 더욱 특정한 예에서, 분극된 자기 층(104a)은 코발트(Co) 또는 등등일 수도 있고 비자기 층(104b)은 티타늄(Ti) 또는 등등일 수도 있다.
분극된 자기 층(104a)은, 자유 층(107a)에서의 자기장을 전류 흐름 방향으로부터 멀어지게 기울이도록 동작하는 자기장(114)을 생성하고, 그에 의해, MTJ 디바이스(109)에 대한 기록 시간(스위칭 시간)을 감소시킨다. 도 2a 및 도 2b는 이 효과를 설명한다. 도 2a의 플롯(200a)에 의해 도시되는 바와 같이, 자유 층(107a)의 자기장에 대한 분극(201a)의 방향은, 그것이 제1 방향(203a)으로부터 제2 방향(205a)으로 전이함에 따라 직접 경로 상에서 이동하지 않지만, 그러나 축(209)을 중심으로 세차 운동하여 나선의 자취를 따른다. 이 나선의 축(209)은 전류 흐름의 방향으로 배향되는데, 전류 흐름의 방향은 제1 방향(110) 또는 제2 방향(112)일 수도 있다. 세차 운동이 발생하는 시간은 기록 동작을 위한 인큐베이션 기간(incubation period)으로 지칭된다. 예를 들면, 인큐베이션 기간은 약 5 나노초에서부터 약 10 나노초까지의 범위에 있을 수도 있다. 도 2b에서 도시되는 바와 같이, 분극의 시작 방향이 축으로부터 소량 멀어지게 기울어지는 경우, 세차 운동의 횟수 및, 결과적으로, 인큐베이션 기간은 상당히 감소될 수 있다.
실제로, 분극된 자기 층(104a)이 없으면, 자유 층(107a)의 자기장은 축(209)에 대략적으로 평행하고, 초기에, 매우 느리게 축(209)으로부터 멀어지게 그리고 많은 세차 운동을 가지면서 이동된다. 분극된 자기 층(104a)은, 자유 층(107a)의 자기장으로 하여금, 초기에 기울어지게 하여, 인큐베이션 시간을 크게 감소시킬 수도 있다. 몇몇 실시형태에서, 분극된 자기 층(104a)은 자유 층(107a)의 자기장을 약 1 도로부터 약 5 도까지 기울인다. 몇몇 실시형태에서, 분극된 자기 층(104a)은 인큐베이션 시간을 절반만큼 또는 그 이상 감소시키기 위해, 자유 층(107a)의 자기장을 충분하게 기울인다. 몇몇 실시형태에서, 경사는 인큐베이션 시간을 8 배 또는 그 이상만큼 감소시킨다. 이들 결과를 달성하는 데 작은 경사가 충분할 수도 있다.
도 3a 내지 도 3d는, 두 개의 금속 구조체 사이에 배치되는 중간 구조체를 구비하는 액세스 선택기 장치 및 MTJ 디바이스를 포함하는 메모리 셀을 각각 특징으로 하는 본 개시의 다양한 실시형태에 따른 집적 칩의 단면도(300, 320, 340, 및 360)를 도시하는데, 두 개의 금속 구조체 중 하나는, 스위칭 동안 MTJ 디바이스의 자유 층에 의해 겪게 되는 세차 운동 사이클의 수를 감소시키는 데 효과적인 자기장을 생성한다.
도 3a는 기판(302) 위에 배열되는 유전체 구조체(304)를 갖는 집적 칩의 단면도(300)를 예시한다. 유전체 구조체(304)는 복수의 적층된 레벨간 유전체(inter-level dielectric; ILD) 층을 포함하고, 제1 메모리 셀(305a) 및 횡방향에서(laterally) 제1 메모리 셀(305a)에 인접하는 제2 메모리 셀(305b)을 둘러싼다. 제1 메모리 셀(305a) 및 제2 메모리 셀(305b) 각각은, 데이터 상태를 저장하도록 구성되는 MTJ 디바이스(109) 및 액세스 선택기 장치(101)를 포함한다. 제1 메모리 셀(305a) 및 제2 메모리 셀(305b)의 각각 내에서, 박막 또는 층의 단일의 수직 스택에 의해, 액세스 선택기 장치(101) 및 MTJ 디바이스(109) 둘 모두가 형성된다. 액세스 선택기 장치(101)는, (제1 방향(110) 또는 제2 방향(112) 중 어느 하나에서) 전류 흐름의 방향으로부터 멀어지게 자유 층(107a)의 분극을 기울이는 데 효과적인 자기장(114a)을 생성하는 분극된 자기 층(104a)을 포함하는 바이폴라 선택기이다. 이 효과는 자유 층(107a)이 평행 구성에 있는지 또는 역평행 구성에 있는지의 여부에 관계없이 발생할 수도 있다. 제1 전극(104)의 비자기 층(104b)은 MTJ 디바이스(109)의 제2 전극(105)에 인접한다. 이들 인접 층은 하나의 재료의 단일의 층에 의해 형성될 수도 있다.
유전체 구조체(304)는 또한, 인접하는, 인터커넥트 층(306a) 및 인터커넥트 층(306b)을 포함하는 복수의 금속 인터커넥트 층을 둘러싼다. 제1 메모리 셀(305a) 및 제2 메모리 셀(305b)은 인터커넥트 층(306a 및 306b) 사이에 배치된다. 인터커넥트 층(306a 및 306b)은 인터커넥트 와이어 및 인터커넥트 비아를 포함할 수도 있다. 인터커넥트 와이어 및 인터커넥트 비아는 전도성 재료(예를 들면, 구리, 알루미늄, 텅스텐, 또는 등등)를 포함한다. 인터커넥트 와이어 및 인터커넥트 비아는 확산 배리어 층 및/또는 전도성 재료를 둘러싸는 접착제 층(glue layer)을 더 포함할 수도 있다.
도 3b는 본 개시의 몇몇 다른 실시형태에 따른 집적 칩의 단면도(320)를 예시한다. 단면도(320)에서, 제1 메모리 셀(305c) 및 제2 메모리 셀(305d)은 유전체 구조체(304) 내에 배치된다. 각각은 액세스 선택기 장치(101) 및 MTJ 디바이스(109)를 포함한다. 액세스 선택기 장치(101)의 분극된 자기 층(104a)은, 자유 층(107a)이 평행 구성에 있든 또는 역평행 구성에 있든 간에, 자유 층(107a)의 분극을 전류 흐름의 방향으로부터 멀어지게 기울이는 데 효과적인 자기장(114b)을 생성한다. 제1 메모리 셀(305c) 및 제2 메모리 셀(305d)은, MTJ 디바이스(109)가 액세스 선택기 장치(101) 위에 배치된다는 점에서 도 3a의 단면도(300)의 제1 메모리 셀(305a) 및 제2 메모리 셀(305b)과는 상이하다. 단면도(320)에 의해 예시되는 디바이스에서, MTJ 디바이스(109)의 제2 전극(102)은 액세스 선택기 장치(101)의 제1 전극(108)에 인접한다. 이들 전극은 하나의 재료의 단일의 층에 의해 형성될 수도 있다. 바꿔 말하면, 하나의 디바이스를 위한 상부 전극은 다른 디바이스를 위한 하부 전극을 제공할 수도 있다.
단면도(300) 및 단면도(320)의 비교에 의해 예시되는 바와 같이, 액세스 선택기 장치(101)의 층은, MTJ 디바이스(109)의 층의 상부 또는 MTJ 디바이스(109)의 층 아래 중 어느 하나에 형성될 수도 있다. 액세스 선택기 장치(101)의 분극된 자기 층(104a)은 비금속 구조체(103)의 MTJ 디바이스(109) 측 또는 반대 측 상에 있을 수도 있다. MTJ 디바이스(109)의 자유 층(107a)은 고정된 층(107c)보다 액세스 선택기 장치(101)에 더 가까울 수도 있거나 또는 더 멀 수도 있다. 이들 대안예에도 불구하고, 기록 속도를 증가시키기 위한 분극된 자기 층(104a)의 효과는, 분극된 자기 층(104a)이 자유 층(107a)에 더 가까이 배치됨에 따라 증가될 수도 있다.
도 3c는, MTJ 디바이스(109) 및 액세스 선택기 장치(101)를 각각 포함하는 횡방향으로 배치된 메모리 셀(305e 및 305f)을 갖는 다른 집적 칩의 단면도(340)를 예시한다. 액세스 선택기 장치(101)는 메모리 셀(305e 및 305f)의 각각에서 MTJ 디바이스(109)로부터 횡방향으로 오프셋될 수도 있다. 또한, MTJ 디바이스(109)가 인터커넥트 층(306a 및 306b) 사이에 배치되는 반면, 본 실시형태에서 액세스 선택기 장치(101)는 인터커넥트 층(306b 및 306c) 사이에 배치된다. 액세스 선택기 장치(101)는, (제1 방향(110) 또는 제2 방향(112) 중 어느 하나에서) 전류 흐름의 방향으로부터 멀어지게 자유 층(107a)의 분극을 기울이는 데 효과적인 자기장(114c)을 생성하는 분극된 자기 층(104a)을 포함하는 바이폴라 선택기이다.
도 3d는, MTJ 디바이스(109) 및 액세스 선택기 장치(361)를 각각 포함하는 횡방향으로 배치된 메모리 셀(305g 및 305h)을 구비하는 다른 집적 칩의 단면도(360)를 예시한다. 액세스 선택기 장치(361)는 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365)를 포함한다. 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365)는, (예를 들면, 고장 이외의) 정상 동작 동안 단일의 방향을 따라 전류가 통과하는 것을 허용하도록 각각 구성된다. 예를 들면, 제1 유니폴라 선택기(377)는 (예를 들면, 제1 워드 라인(WL1)으로부터 비트 라인(BL1)으로의) 제1 방향(110)을 따라 전류가 MTJ 디바이스(109)를 통과하는 것을 허용하도록 구성되고, 제2 유니폴라 선택기(365)는 제1 방향(110)과는 반대인 (예를 들면, 비트 라인(BL1)으로부터 제2 워드 라인(WL2)으로의) 제2 방향(112)을 따라 전류가 MTJ 디바이스(109)를 통과하는 것을 허용하도록 구성된다. 전류가 제1 방향(110)을 따라 MTJ 디바이스(109)를 통과할 때, 제1 데이터 상태(예를 들면, 논리 "0")가 MTJ 디바이스(109)에 기록될 수도 있다. 전류가 제2 방향(112)을 따라 MTJ 디바이스(109)를 통과할 때, 제2 데이터 상태(예를 들면, 논리 "1")가 MTJ 디바이스(109)에 기록될 수도 있다.
몇몇 실시형태에서, 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365)는 다이오드(예를 들면, PN 다이오드, PiN 다이오드, 쇼트키(Schottky) 다이오드, 산화물 반도체-산화물 다이오드, 또는 등등)이다. 그러한 실시형태에서, MTJ 디바이스(109)는 다이오드의 임계 값보다 더 큰 인가된 전압 차이를 사용하여 판독 및 기록 동작을 위해 액세스된다. 다른 실시형태에서, 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365) 중 하나 또는 둘 모두는 필라멘트 기반의 선택기, 정류기, 배리스터 타입 선택기(varistor-type selector), 오보닉 임계 스위치(ovonic threshold switch; OTS), 도핑된 칼코겐화물 기반의 선택기(doped-chalcogenide-based selector), 모트 효과 기반의 선택기(Mott effect based selector), 혼합 이온 전자 전도성(mixed-ionic-electronic-conductive; MIEC) 기반의 선택기, 필드 지원 수퍼라이너 임계(Field-assisted-superliner-threshold; FAST) 선택기, 또는 등등이다. 몇몇 실시형태에서, 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365)는 동일한 타입의 유니폴라 선택기이다. 다른 실시형태에서, 제1 유니폴라 선택기(377) 및 제2 유니폴라 선택기(365)는 상이한 타입의 유니폴라 선택기이다. 예를 들면, 몇몇 실시형태에서, 제1 유니폴라 선택기(377)는 다이오드일 수도 있고 제2 유니폴라 선택기는 필라멘트 기반의 선택기일 수도 있다.
제1 유니폴라 선택기(377)를 위한 전극은, (제1 방향(110) 또는 제2 방향(112) 중 어느 하나에서) 전류 흐름의 방향으로부터 멀어지게 자유 층(107a)의 분극을 기울이고, 그에 의해, MTJ 디바이스(109)를 기록하기 위한 인큐베이션 기간을 감소시키는 데 효과적인 자기장(114d)을 생성하는 분극된 자기 층(375)을 갖는 전극을 포함한다. 다른 실시형태에서, 자기 층(375)은 액세스 선택기 장치(361) 내의 다른 곳에 배치된다. 예를 들면, 자기 층(375)은 제1 유니폴라 선택기(377)의 하부 전극(379), 크로스바(371), MTJ 디바이스(109)를 크로스바(371)에 연결하는 비아(373), 제2 유니폴라 선택기(365)를 크로스바(371)에 연결하는 비아(369), 제2 유니폴라 선택기(365)를 위한 하부 전극(367), 또는 제2 유니폴라 선택기(365)를 위한 상부 전극(363)의 일부 또는 모두일 수도 있다.
도 4는, 복수의 바이폴라 선택기를 갖는 액세스 선택기 장치를 각각 포함하는 복수의 메모리 셀을 구비하는 메모리 어레이를 포함하는 메모리 회로(400)의 몇몇 실시형태의 블록도를 예시한다.
메모리 회로(400)는 복수의 메모리 셀(404a,1-404c,4)을 구비하는 메모리 어레이(402)를 포함한다. 복수의 메모리 셀(404a,1-404c,4)은 메모리 어레이(402) 내에서 행 및/또는 열로 배열된다. 예를 들면, 메모리 셀의 제1 행은 메모리 셀(404a,1-404c,1)을 포함하고, 한편, 메모리 셀의 제1 열은 메모리 셀(404a,1-404a,4)을 포함한다. 복수의 메모리 셀(404a,1-404c,4) 각각은, 각각의 MTJ 디바이스(109)를 위한 기록 시간을 감소시키는 분극된 자기 층(104a)을 구비하는 액세스 선택기 장치(101)에 커플링되는 MTJ 디바이스(109)를 포함한다. 액세스 선택기 장치(101)는, 선택되지 않은 메모리 셀(404a,1-404c,4)을 통한 누설 전류를 방지하면서 선택된 메모리 셀(404a,1-404c,4)을 통해 전류가 흐르는 것을 허용하는 것에 의해, 복수의 메모리 셀(404a,1-404c,4) 중 하나 이상 내의 MTJ 디바이스(109)에 대한 액세스를 선택적으로 제공하도록 구성된다.
메모리 어레이(402)는 복수의 비트 라인(BL1-BL4) 및 복수의 워드 라인(WL1-WL3)을 통해 제어 회로부(control circuitry)에 커플링된다. 몇몇 실시형태에서, 제어 회로부는 복수의 비트 라인(BL1-BL4)에 연결되는 비트 라인 디코더(406) 및 복수의 워드 라인(WL1-WL3)에 커플링되는 워드 라인 디코더(408)를 포함한다. 몇몇 실시형태에서, 제어 회로부는 복수의 워드 라인(WL1-WL3)을 통해 메모리 어레이(402)에 커플링되는 감지 증폭기(410)를 더 포함할 수도 있다. 감지 증폭기(410)는 복수의 메모리 셀(404a,1-404c,4)로부터 데이터를 판독하도록 구성된다.
메모리 셀(404a,1-404c,4)의 MTJ 디바이스(109)에 액세스하기 위해, 비트 라인 디코더(406)는 제어 회로(412)로부터 수신되는 제1 어드레스(SADDR1)에 기초하여 비트 라인(BL1-BL4) 중 하나 이상에 제1 전압을 선택적으로 인가하도록 구성되고, 한편 워드 라인 디코더(408)는 제어 회로(412)로부터 수신되는 제2 어드레스(SADDR2)에 기초하여 워드 라인(WL1-WL3) 중 하나 이상에 제2 전압을 선택적으로 인가하도록 구성된다. 인가된 전압은, 전류로 하여금, 선택된 메모리 셀(404a,1-404c,4)의 MTJ 디바이스(109) 및 액세스 선택기 장치(101)를 통해 흐르게 한다.
도 5는 복수의 메모리 셀을 포함하는 메모리 어레이를 구비하는 본 교시의 몇몇 다른 양태에 따른 집적 칩(500)의 단면도를 예시하는데, 복수의 메모리 셀의 각각은 MTJ 디바이스 및 MTJ를 위한 기록 시간을 감소시키는 분극된 자기 층을 구비하는 액세스 선택기 장치를 포함한다. 메모리 셀 중 임의의 하나의 분극된 자기 층은 또한, 하나 이상의 인접한 셀의 MTJ를 위한 기록 시간에서의 감소에 기여할 수도 있다. 집적 칩(500)은, 도 3a의 단면도(300), 도 3b의 단면도(320), 도 3c의 단면도(340), 및 도 3d의 단면도(360) 중 임의의 것과 관련하여 설명되는 개념을 통합하도록 수정될 수도 있다.
집적 칩(500)은 임베딩된 메모리 영역(508) 및 로직 영역(510)을 포함하는 기판(202)을 포함한다. 유전체 구조체(204)가 기판(202) 위에 배열된다. 유전체 구조체(204)는 에칭 정지 층(513a-513e)에 의해 수직으로 분리되는 복수의 적층된 레벨간 유전체(ILD) 층(512a-512f)을 포함한다. 몇몇 실시형태에서, 복수의 적층된 ILD 층(512a-512f)은, 실리콘 이산화물(silicon dioxide), SiCOH, 플로오르실리케이트 글래스(fluorosilicate glass), 포스페이트 글래스(phosphate glass)(예를 들면, 보로포스페이트 실리케이트 글래스(borophosphate silicate glass)), 또는 등등 중 하나 이상을 포함한다. 몇몇 실시형태에서, 에칭 정지 층(513a-513e)은 질화물(예를 들면, 실리콘 질화물), 탄화물(예를 들면, 실리콘 탄화물(silicon carbide)), 또는 등등을 포함한다.
내장된 메모리 영역(508) 내에는, MTJ 디바이스(109)에 커플링되는 액세스 선택기 장치(505)를 각각 포함하는 복수의 메모리 셀(305i)이 배치된다. 액세스 선택기 장치(505)는 하나 이상의 비금속 층(506)에 의해 분리되는 상부 전극(501) 및 제1 금속 구조체(509)를 포함한다. 제1 금속 구조체(509)는 평면내 분극을 갖는 분극된 자기 층(504)을 포함한다. 몇몇 실시형태에서, 하나 이상의 비금속 층(506)은, 분극된 자기 층(504)에 인접하며 분극된 자기 층(504)의 산화 생성물인 제1 유전체 층(503)을 포함한다. 몇몇 실시형태에서, 하나 이상의 비금속 층(506)은, 제1 유전체 층(503)과는 상이한 밴드 갭 에너지를 갖는 제2 유전체 층(502)을 더 포함한다. 몇몇 실시형태에서, 액세스 선택기 장치(505)는 바이폴라 선택기이다.
MTJ 디바이스(109)는 제1 전극(511)과 제2 전극(507) 사이에 배치되는 MTJ(107)를 구비한다. 몇몇 실시형태에서, 측벽 스페이서(530)는 MTJ(107)의 대향하는 측면을 따라 배치된다. 몇몇 실시형태에서, 측벽 스페이서(530)는 액세스 선택기 장치(505)의 측벽에 접하도록 연장된다. 측벽 스페이서(530)는 MTJ(107)로부터 멀어지게 대향하는 굴곡된 최외측 측벽을 가질 수도 있다. 다양한 실시형태에서, 측벽 스페이서(530)는 실리콘 질화물, 실리콘 이산화물(SiO2), 실리콘 산질화물(silicon oxy-nitride)(예를 들면, SiON), 또는 등등을 포함한다. 몇몇 실시형태에서, 캡슐화 층(534)이 측벽 스페이서(530) 위에 배치된다. 몇몇 실시형태에서, 캡슐화 층(534)은 산화물(예를 들면, 실리콘 리치 산화물(silicon rich oxide)), 질화물(예를 들면, 실리콘 질화물), 탄화물(예를 들면, 실리콘 탄화물), 또는 등등을 포함한다.
몇몇 실시형태에서, 상부 전극 비아(536)는 메모리 셀(305i)의 상부 전극(501)과 접촉하도록 캡슐화 층(534)을 통해 연장된다. 상부 전극 비아(536)는 제2 전극(105)을 인터커넥트 와이어(514c)에 커플링한다. 몇몇 실시형태에서, 상부 전극 비아(536)는 알루미늄, 구리, 텅스텐, 또는 등등을 포함한다. 몇몇 실시형태에서, 제2 인터커넥트 와이어(514b)가 메모리 셀(305i) 아래에 배치되고, 하부 절연 구조체(lower insulating structure)(520) 및 제4 에칭 정지 층(513d)에 의해 메모리 셀(305i)로부터 분리된다. 하부 전극 비아(524)는, 제1 전극(511)을 제2 인터커넥트 와이어(514b)에 커플링하도록 하부 절연 구조체(520)를 통해 연장될 수도 있다.
하부 절연 구조체(520)는 다양한 절연체의 하나 이상의 층을 포함할 수도 있다. 몇몇 실시형태에서, 하부 절연 구조체(520)는 실리콘 리치 산화물 층 또는 등등을 포함한다. 몇몇 실시형태에서, 하부 절연 구조체(520)는 임베딩된 메모리 영역(508)보다 로직 영역(510)에서 더 두꺼운(즉, 더 큰) 두께를 갖는다. 몇몇 실시형태에서, 하부 절연 구조체(520)는 실리콘 탄화물, 실리콘 질화물, 또는 등등의 층을 포함한다. 몇몇 실시형태에서, 하부 절연 구조체(520)는 캡슐화 층(534)을 포함한다. 몇몇 실시형태에서, 하부 절연 구조체(520)는 테트라에틸 오르쏘실리케이트(tetraethyl orthosilicate; TEOS) 또는 등등의 층을 포함한다.
몇몇 실시형태에서, 제2 인터커넥트 와이어(514b)는 워드 라인(WL)에 커플링된다. 대안적으로, 제2 인터커넥트 와이어(514b)는 워드 라인일 수도 있다. 몇몇 실시형태에서, 제2 인터커넥트 와이어(514c)는 비트 라인(BL1 또는 BL2)에 커플링된다. 몇몇 실시형태에서, 제2 인터커넥트 와이어(514c) 그 자체는 비트 라인을 제공한다. 메모리 셀(305i)은 제5 ILD 층(512e) 내에서 형성된다. 대안적으로, 메모리 셀(305i)은 제5 ILD 층(512) 위 또는 아래의 다른 ILD 층 내에서 형성될 수도 있다.
로직 영역(510) 내에서, 하나 이상의 추가적인 인터커넥트 층이 유전체 구조체(204) 내에 배치된다. 하나 이상의 추가적인 인터커넥트 층은 전도성 콘택(540), 인터커넥트 와이어(542), 및 인터커넥트 비아(544)를 포함한다. 하나 이상의 추가적인 인터커넥트 층은 기판(202) 내에 배열되는 로직 디바이스(538)에 커플링된다. 몇몇 실시형태에서, 로직 디바이스(538)는 트랜지스터 디바이스(예를 들면, MOSFET, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT), 또는 등등)를 포함할 수도 있다.
도 6 내지 도 14는, 본 개시의 몇몇 실시형태에 따른, 관련된 MTJ를 위한 기록 시간을 감소시키도록 동작하는 분극된 자기 층을 포함하는 바이폴라 선택기를 포함하는 액세스 선택기 장치를 구비하는 집적 칩을 형성하는 방법을 예시하는 단면도(600-1400)를 도시한다. 도 6 내지 도 14가 방법과 관련하여 설명되지만, 도 6 내지 도 14에서 개시되는 구조체는 그러한 방법으로 제한되는 것이 아니라, 그 방법에 무관한 구조체로서 독립할 수도 있다는 것이 인식될 것이다. 더구나, 도 6 내지 도 14가 MTJ 디바이스 및 액세스 선택기 장치에 대한 특정한 구조체 및 구성을 예시하지만, 방법은 본 개시의 범위 내에서 다른 구조체 및 구성으로 용이하게 확장 가능하다.
도 6의 단면도(600)에서 도시되는 바와 같이, 하부 절연 구조체(605)는, 기판(220) 위에 그 자체가 형성되는 금속 인터커넥트 구조체(601) 위에 형성된다. 다양한 실시형태에서, 기판(202)은, 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 타입의 반도체 본체(예를 들면, 실리콘, SiGe, SOI, 등등)뿐만 아니라, 그와 관련되는, 임의의 다른 타입의 반도체 및/또는 에피택셜 층일 수도 있다. 금속 인터커넥트 구조체(601)는 에칭 정지 층에 의해 분리되며 및 전도성 와이어, 비아, 및 등등을 둘러싸는 하나 이상의 ILD 층을 포함할 수도 있다. ILD 층은 하나 이상의 유전체 재료, 예컨대 실리콘 이산화물(SiO2), SiCOH, 플로오르실리케이트 글래스, 포스페이트 글래스(예를 들면, 보로포스페이트 실리케이트 글래스), 또는 등등을 포함할 수도 있다. 금속 인터커넥트 구조체(601) 내에서 와이어, 비아, 및 등등을 형성하는 전도성 재료는, 퇴적 프로세스(예를 들면, CVD, PVD, PE-CVD, ALD)를 통해 형성되는 금속(예를 들면, 알루미늄, 구리, 텅스텐)을 포함할 수도 있다.
몇몇 실시형태에서, 하부 절연 구조체(605)는 형성되고, 그 다음, 선택적으로 패턴화되어, 금속 인터커넥트 구조체(601) 내의 인터커넥트 와이어(514b) 또는 유사한 전도성 피쳐 위의 개구(602)를 통해 하부 전극을 정의한다. 몇몇 실시형태에서, 하부 절연 구조체(605)는 제4 에칭 정지 층(513d) 또는 어떤 다른 에칭 정지 층 및 그 에칭 정지 층 위에 배치되는 제1 유전체 층(522)을 포함한다. 제1 유전체 층(522)은 실리콘 탄화물, 실리콘 리치 산화물, TEOS(테트라에틸 오르쏘실리케이트), 또는 등등 중 하나 이상을 포함할 수도 있다.
도 7의 단면도(700)에서 도시되는 바와 같이, MTJ 디바이스 스택(717)이 하부 절연 구조체(605) 위에 형성될 수도 있다. MTJ 디바이스 스택(717)은 하부 전극 구조체(715), MTJ 스택(709), 및 상부 전극 층(701)을 포함할 수도 있다. 몇몇 실시형태에서, 하부 전극 구조체(715)는, 하부 전극 비아 층(713) 위에 놓이는 하부 전극 층(711)을 포함한다. 하부 전극 비아 층(713)은 하부 절연 구조체(605) 위에 놓이고 개구(602)를 채울 수도 있다. MTJ 스택(709)은 고정된 층(707), 유전체 배리어 터널 층(705), 및 자유 층(703)을 포함할 수도 있다. 몇몇 실시형태에서, 고정된 층(707)은 자유 층(703)과 하부 전극 구조체(715) 사이에 배치된다. 다른 실시형태(도시되지 않음)에서, 자유 층(703)은 고정된 층(707)과 하부 전극 구조체(715) 사이에 배치된다. 상부 전극 층(701)은 MTJ 스택(709) 위에 형성된다.
도 8의 단면도(800)에서 도시되는 바와 같이, 강자성 층(801)은 MTJ 디바이스 스택(717) 위에 퇴적될 수도 있다. 몇몇 실시형태에서, 강자성 층(801)의 두께는 대략 5 nm와 대략 200 nm 사이이다. 몇몇 실시형태에서, 강자성 층(801)의 두께는 대략 15 nm와 대략 50 nm 사이이다. 몇몇 실시형태에서, 강자성 층(801)은 결정 성장 프로세스 또는 등등을 사용하여 분극을 가지고 형성된다. 다른 실시형태에서, 강자성 층(801)은 형성 이후에 분극화된다. 몇몇 실시형태에서, 강자성 층(801)은, 자신을, 임의의 결과적으로 나타나는 디바이스의 수명 전체에 걸쳐 자신의 분극을 유지하는 정적인 층으로 만드는 것을 용이하게 하기 위해 높은 보자력(coercivity)을 갖는다.
도 9의 단면도(900)에서 도시되는 바와 같이, 강자성 층(801)은 부분적으로 산화되어 제1 유전체 층(901)을 형성할 수도 있다. 몇몇 실시형태에서, 제1 유전체 층(901)은 대략 2 nm와 대략 40 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 제1 유전체 층(901)은 대략 5 nm와 대략 20 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 산화 프로세스는 강자성 층(801)을 대략 5 nm와 대략 60 nm 사이의 두께로 감소시킨다. 몇몇 실시형태에서, 산화 프로세스는 강자성 층(801)을 대략 10 nm와 대략 30 nm 사이의 두께로 감소시킨다. 임의의 적절한 산화 프로세스가 사용될 수도 있다. 몇몇 실시형태에서, 산화는 강자성 층(801)을 산소에 노출시키는 것에 의해 달성된다. 몇몇 실시형태에서, 산화는, 강자성 층(801)을, 산소 함유 이온 또는 분자를 포함하는 플라즈마에 노출시키는 것에 의해 달성된다. 몇몇 실시형태에서, 산화는 강자성 층(801)이 강자성 층(801) 위에 배치되는 산화물 층으로부터 산소를 제거하는 것을 허용하는 것에 의해 달성된다.
도 10의 단면도(1000)에서 도시되는 바와 같이, 바이폴라 선택기 스택(1007)을 형성하기 위해, 추가적인 층이 도 9의 단면도(900)에서 도시되는 구조체 위에 퇴적될 수도 있다. 바이폴라 선택기 스택(1007)은 강자성 층(801), 비금속 층(1005), 및 상부 전극 층(1003)을 포함할 수도 있다. 비금속 층(1005)은 제1 유전체 층(901) 및 제2 유전체 층(1001)을 포함할 수도 있는데, 여기서 제2 유전체 층은 제1 유전체 층(901)의 밴드 갭 에너지와는 별개의 밴드 갭 에너지를 갖는다. 몇몇 실시형태에서, 제2 유전체 층(1001)은 대략 2 nm와 대략 40 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 제2 유전체 층(1001)은 대략 5 nm와 대략 20 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 상부 전극 층(1003)은 대략 5 nm와 대략 60 nm 사이의 두께를 갖는다. 몇몇 실시형태에서, 상부 전극 층(1003)은 대략 10 nm와 대략 30 nm 사이의 두께를 갖는다.
도 11의 단면도(1100)에서 도시되는 바와 같이, 마스크 층(1101)이 형성될 수도 있고, 바이폴라 선택기 스택(1007)은 마스크 층(1101)에 따라 선택적으로 에칭되어 메모리 셀(305i)을 정의할 수도 있다. 마스크 층(1101)은, 예를 들면, 실리콘 질화물, 실리콘 탄화물, 또는 등등일 수도 있다. 에칭은 바이폴라 선택기 스택(1007)으로부터 액세스 선택기 장치(505)를 정의한다. 액세스 선택기 장치(505)를 정의하기 위한 패턴화는, 상부 전극 층(1003)으로부터 상부 전극(501)을, 제2 유전 층(1001)으로부터 제2 유전체 층(502)을, 그리고 및 제1 유전 층(901)으로부터 제1 유전 층(503)을 정의하는 것을 포함한다. 액세스 선택기 장치(505)는 또한, 강자성 층(801)으로부터 정의되는 분극된 자기 층(504)을 포함하는 제1 금속 구조체(509)를 포함한다. 제1 금속 구조체(509)는 또한, 상부 전극 층(701)으로부터 정의되는 제2 전극(507)의 모두 또는 일부를 포함하는 것으로 고려될 수도 있다. 마스크 층(1101)을 사용한 에칭은 상부 전극 층(701)으로부터 제2 전극(507)을, 그리고 MTJ 스택(709)으로부터 MTJ(107)의 모두 또는 일부를 정의하는 것을 포함하는 MTJ 디바이스(109)의 부분을 추가로 정의할 수도 있다. 도 11의 에칭에 의해 MTJ 스택(709)으로부터 형성되는 MTJ(107)의 부분은 자유 층(107a), 유전체 터널 배리어(107b), 및/또는 고정된 층(107c)을 포함할 수도 있다.
도 12의 단면도(1200)에서 도시되는 바와 같이, 측벽 스페이서(530)는 도 11의 단면도(1100)에서 도시되는 바와 같이 메모리 셀(305i)에 인접하여 형성된다. 측벽 스페이서(530)는 액세스 선택기 장치(505)에 접하고 적어도 유전체 터널 배리어(107b)을 포함하는 MTJ(107)의 부분에 접하도록 연장된다. 도 12의 단면도(1200)에서 또한 도시되는 바와 같이, 측벽 스페이서(530)는, MTJ 스택(709)으로부터 MTJ 디바이스(109)의 정의를 완료하는 선택적 에칭을 위한 마스킹 기능을 제공한다. 선택적 에칭은 하부 전극 비아 층(713)으로부터 하부 전극 비아(524)를 그리고 하부 전극 층(711)으로부터 제1 전극(511)을 정의한다. 결과적으로, 제1 전극(511)의 에지는 측벽 스페이서(530)와 정렬될 수도 있다. 에칭은 마스크 층(1101)을 제거할 수도 있다.
도 13의 단면도(1300)에서 도시되는 바와 같이, 캡슐화 층(534)이 메모리 셀(305i) 및 측벽 스페이서(530) 위에 형성된다. 캡슐화 층(534)은 MTJ 디바이스(109)와 액세스 선택기 장치(505) 둘 모두의 측면에 접한다. 도 14의 단면도(1400)에서 도시되는 바와 같이, 제4 ILD 층(512d)이 캡슐화 층(534) 위에 형성될 수도 있다. 제4 ILD 층(512d)은, 후속하여 금속으로 채워져 전극 비아(536) 및 인터커넥트 와이어(514c)를 정의하는 개구를 정의하도록 패턴화될 수도 있다. 결과적으로 나타나는 구조체는 도 5에서 도시되는 집적 칩(500)의 일부를 형성할 수도 있다.
집적 칩(500)의 예에서, 메모리 셀(305i)은 단일 세트의 측벽 스페이서(530) 및 단일의 캡슐화 층(534)과 함께 도시된다. 다양한 실시형태에서, 패턴화 동안 바이폴라 선택기 스택(1007)의 층 및/또는 MTJ 디바이스 스택(717)의 층 사이의 교차 오염을 방지하는 것, 바이폴라 선택기 스택(1007) 및/또는 MTJ 디바이스 스택(717)의 패턴화를 용이하게 하는 것, 및 비아(536)가 단락을 야기하지 않으면서 상부 전극(501) 상에 랜딩되는 것을 보장하는 것과 같은 목적을 위해 추가적인 측벽 스페이서, 추가적인 캡슐화 층, 및 하나 이상의 캐핑 층이 사용될 수도 있다.
도 15 및 도 16은, 관련된 MTJ 디바이스를 위한 기록 시간을 감소시키도록 동작되는 분극된 자기 층을 포함하는 바이폴라 선택기를 포함하는 액세스 선택기 장치를 구비하는 집적 칩을 형성하는 다른 방법의 몇몇 실시형태의 단면도(1500 및 1600)를 예시한다. 도 15의 단면도(1500)에서 도시되는 바와 같이, 바이폴라 선택기의 형성은 MTJ 디바이스 스택(717) 위에 제3 유전체 층(1501) 및 강자성 층(1503)을 형성하는 것으로 시작할 수도 있다. 제3 유전체 층(1501)은 산화물을 포함한다. 도 16의 단면도(1600)에서 도시되는 바와 같이, 그 다음, 강자성 층(1503)을 부분적으로 산화시키는 것에 의해 제4 유전체 층(1601)이 형성될 수도 있다. 산화는 제3 유전체 층(1501)으로부터 산소를 제거하는 것에 의해 발생할 수도 있다. 결과적으로 나타나는 바이폴라 선택기 스택(1605)에서, MTJ 스택(709)의 상부 전극 층(701)은 하부 전극으로서 역할을 할 수도 있고, 강자성 층(1503)은 상부 전극으로서 역할을 할 수도 있으며, 제3 유전체 층(1501) 및 제4 유전체 층(1601)은 하부 전극으로부터 상부 전극을 분리하는 비금속 층(1005)일 수도 있다.
도 17은 MTJ 디바이스 및 액세스 선택기 장치를 포함하는 메모리 셀을 구비하는 집적 칩을 형성하는 방법(1700)의 몇몇 실시형태의 플로우차트를 제공하는데, 여기서 액세스 선택기 장치는 관련된 메모리 셀을 위한 기록 시간을 감소시키도록 동작하는 분극된 자기 층을 포함한다. 방법(1700)이 이하에서 일련의 액트 또는 이벤트로서 예시되고 설명되지만, 그러한 액트 또는 이벤트의 예시된 순서화는 제한적인 의미로 해석되지 않아야 한다는 것이 인식될 것이다. 예를 들면, 몇몇 액트는 상이한 순서로 및/또는 본원에서 예시 및/또는 설명되는 것과는 별개로 다른 액트 또는 이벤트와 동시에 발생할 수도 있다. 또한, 본원에서의 설명의 하나 이상의 양태 또는 실시형태를 구현하기 위해 예시된 모든 액트가 필요하지는 않을 수도 있다. 게다가, 본원에서 묘사되는 액트 중 하나 이상은 하나 이상의 별개의 액트 및/또는 단계에서 수행될 수도 있다.
액트(1701)는 기판 위에 MTJ 디바이스 스택을 형성하는 것이다. 도 7의 단면도(700)는, MTJ 디바이스 스택(717)이 기판(220) 위에 형성되는 액트(1701)에 대응하는 실시형태를 도시한다.
액트(1703)는 자기 층을 포함하는 바이폴라 선택기 스택을 위한 전극 층을 형성하는 것이다. 도 8의 단면도(800)는 액트(1703)에 대응하는 실시형태를 도시하는데, 여기서 자기 층은 강자성 층(801)이다. 도 15의 단면도(1500)는 자기 층이 강자성 층(1503)인 다른 예를 도시한다. 바이폴라 선택기 스택의 층은 도 8 내지 도 10 및 도 15 및 도 16의 단면도(800 내지 도 1000 및 1500 및 1600)에서 도시되는 바와 같이 MTJ 디바이스 스택(717)의 층 위에 직접적으로 형성될 수도 있다. 몇몇 대안적인 실시형태에서, MTJ 디바이스 스택(717)의 층은 바이폴라 선택기의 층 위에 형성된다. 다른 실시형태에서, MTJ 디바이스 스택 및 액세스 선택기 장치는 상이한 공간 관계를 가질 수도 있다.
액트(1705)는 자기 층의 일부를 산화시켜 바이폴라 선택기 스택을 위한 유전체 층을 형성하는 것이다. 도 9의 단면도(900)는 제1 유전체 층(901)이 강자성 층(801)을 부분적으로 산화시키는 것에 의해 형성되는 예를 도시한다. 도 16의 단면도(1600)는 강자성 층(1503)을 부분적으로 산화시키는 것에 의해 제4 유전체 층(1601)이 형성되는 다른 예를 도시한다.
액트(1707)는 바이폴라 선택기 스택의 임의의 나머지 층을 형성하는 것이다. 도 10의 단면도(1000)는 제1 유전체 층(901) 위에 제2 유전체 층(1001) 및 상부 전극 층(1003)을 형성하는 것에 의해 바이폴라 선택기 스택(1007)이 완성되는 예를 도시한다. 도 16의 단면도(1600)는 강자성 층(1503)의 일부를 산화시켜 제4 유전체 층(1601)을 형성할 때 바이폴라 선택기 스택(1007)이 완료될 수도 있는 다른 예를 도시한다.
액트(1709)는 바이폴라 선택기 스택 및 MTJ 디바이스 스택으로부터 개개의 디바이스를 형성하기 위한 패턴화이다. 도 11의 단면도(1100)는, 패턴화가 액세스 선택기 장치(505)를 정의하고 각각의 메모리 셀(305i)을 위한 MTJ 디바이스(109)를 부분적으로 정의한 예를 도시한다.
액트(1711)는 액트(1709)의 패턴화에 의해 형성되는 개개의 디바이스에 인접하는 측벽 스페이서를 형성하는 것이다. 도 12의 단면도(1200)는, 측벽 스페이서(530)가, 각각의 메모리 셀(305i)을 위한 유전체 터널 배리어(107b)를 포함하는 MTJ 디바이스(109)의 일부 및 액세스 선택기 장치(505)에 인접하여 형성되는 예를 도시한다.
액트(1713)는 액트(1711)에 의해 형성되는 측벽 스페이서를 사용하여 메모리 셀을 위한 하부 전극 층을 패턴화하는 것이다. 도 12의 단면도(1200)는, 측벽 스페이서(530)가 각각의 메모리 셀(305i)을 위한 제1 전극(511) 및 하부 전극 비아(524)를 패턴화하기 위해 사용된 예를 도시한다.
액트(1715)는 각각의 메모리 셀의 MTJ 디바이스 및 바이폴라 선택기의 측면을 피복하는 캡슐화 층을 형성하는 것이다. 도 13의 단면도(1300)는, 캡슐화 층(534)이 각각의 메모리 셀(305i)의 MTJ 디바이스(109) 및 액세스 선택기 장치(505)의 측면을 피복하는 예를 도시한다.
액트(1715)는 메모리 셀의 상부 전극에 연결되는 비아를 형성하는 것이다. 도 14의 단면도(1400)는, 비아(536)가 각각의 메모리 셀(305i)의 상부 전극(501)과 접촉하도록 된 예를 도시한다.
본 교시의 몇몇 양태는, 자기 터널 접합(MTJ) 디바이스 및 액세스 선택기 장치를 포함하는 집적 칩에 관한 것이다. 디바이스는 제1 전극 및 제2 전극을 구비한다. 액세스 선택기 장치는, 하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체 및 제2 금속 구조체를 포함한다. 제1 금속 구조체 및 제2 금속 구조체 중 하나는 제2 전극에 커플링된다. 본 교시에 따르면, 액세스 선택기 장치의 제1 금속 구조체는 분극된 강자성 층을 포함한다.
이들 교시 중 일부에서, 제1 금속 구조체는 액세스 선택기 장치를 위한 전극이다. 이들 교시 중 일부에서, 액세스 선택기 장치는 바이폴라 선택기이다. 이들 교시 중 일부에서, 하나 이상의 비금속 층은 상이한 밴드 갭 에너지를 갖는 두 개의 절연체를 포함한다. 이들 교시 중 일부에서, 상이한 밴드 갭 에너지를 갖는 두 개의 절연체 중 하나는 분극된 강자성 층의 금속의 산화물이다. 이들 교시 중 일부에서, MTJ 및 액세스 선택기 장치는 재료 층의 스택에 의해 형성된다. 이들 교시 중 일부에서, 하나 이상의 비금속 층 중 하나는 분극된 강자성 층의 산화물이다. 이들 교시 중 일부에서, 분극된 강자성 층은 평면내 분극을 갖는다. 이들 교시에서, MTJ 디바이스는 수직 자기 분극을 갖는 고정된 층을 포함할 수도 있다. 이들 교시 중 일부에서, 제1 금속 구조체는 분극된 강자성 층과는 별개의 전극 층을 포함한다. MTJ 디바이스는 자유 층 및 고정된 층을 포함한다. 분극된 강자성 층은 자유 층을 통해 연장되는 자기장을 생성한다. 자기장은, MTJ 디바이스를 위한 스위칭 시간을 감소시키기 위해 MTJ 디바이스의 자유 층의 분극의 방향을 기울인다.
본 교시의 몇몇 양태는 기판 위의 유전체 구조체 내에 배치되는 자기 터널 접합(MTJ) 디바이스를 구비하는 집적 칩에 관한 것이다. MTJ 디바이스는 제1 MTJ 전극과 제2 MTJ 전극 사이에 배치되는 MTJ를 포함한다. 집적 칩은 또한, 제1 BS 전극과 제2 BS 전극 사이에 배치되는 중간 구조체를 포함하는 바이폴라 선택기(bipolar selector; BS)를 구비한다. 제2 BS 전극은 제1 MTJ 전극에 커플링되거나 또는 그와 일체화된다. 중간 구조체는 절연체 및/또는 반도체의 하나 이상의 층이다. 제1 BS 전극 및 제2 BS 전극 중 하나는 분극된 자기 층을 포함한다.
이들 교시 중 일부에서, 분극된 자기 층은 평면내 분극을 갖는다. 이들 교시 중 일부에서, 제1 BS 전극은 분극된 자기 층을 제공한다. 이들 교시 중 일부에서, MTJ 디바이스는 자유 층 및 고정된 층을 포함하고, 분극된 자기 층은 MTJ 디바이스의 스위칭 동안 자유 층이 받게 되는 세차 사이클의 수를 감소시키는 데 효과적인 자기장을 갖는다.
본 교시의 몇몇 양태는 집적 칩을 형성하는 방법에 관한 것이다. 방법은 반도체 기판 위에 자기 터널 접합(MTJ) 디바이스를 형성하는 것 및 MTJ 디바이스를 위한 바이폴라 선택기를 형성하는 것을 포함한다. MTJ 디바이스는 제1 전극과 제2 전극 사이에 배치되는 MTJ를 구비한다. 바이폴라 선택기는 반도체 기판 위에 평면내 분극을 갖는 강자성 재료의 층을 포함하고 제2 전극에 커플링된다.
이들 교시 중 일부에서, 바이폴라 선택기는 MTJ 디바이스 바로 위 또는 아래에 형성된다. 이들 교시 중 일부에서, 강자성 재료의 층은 MTJ 디바이스의 기록 전압을 감소시키도록 구성된다. 이들 교시 중 일부에서, 바이폴라 선택기(BS)는 제1 BS 전극과 제2 BS 전극 사이에 배치되는 하나 이상의 비금속 층을 포함한다. 이들 교시 중 일부에서, 바이폴라 선택기는 강자성 재료의 층의 일부를 산화시켜 하나 이상의 비금속 층 중 하나를 형성하는 것에 의해 부분적으로 형성된다.
본 교시의 몇몇 양태는 자기 터널 접합(MTJ) 디바이스에서 자유 층의 분극을 스위칭하는 방법에 관한 것이다. 방법은 반도체 기판 위에 자기 터널 접합(MTJ) 디바이스를 형성하는 것을 포함하는데, MTJ 디바이스는 제1 전극과 제2 전극 사이에 배치되는 MTJ를 갖는다. 방법은 또한, 강자성 재료가 자유 층에서의 분극 방향을 전류 흐름의 방향으로부터 멀어지게 기울이고 그에 의해 MTJ 디바이스의 기록 시간을 감소시키도록 하는 구성으로 반도체 기판 위에 평면내 분극을 갖는 강자성 재료의 층을 구비하는 바이폴라 선택기를 형성하는 것을 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 하는 여러 실시형태의 피쳐를 개략적으로 나타낸다. 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 집적 칩으로서,
제1 전극 및 제2 전극을 구비하는 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스; 및
하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체와 제2 금속 구조체를 포함하는, 상기 MTJ 디바이스를 위한 액세스 선택기 장치(access selector apparatus)
를 포함하고;
상기 제1 금속 구조체와 상기 제2 금속 구조체 중 하나는 상기 제2 전극에 커플링되며;
상기 제1 금속 구조체는 분극된 강자성 층(polarized ferromagnetic layer)을 포함하는 것인, 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 제1 금속 구조체는 상기 액세스 선택기 장치를 위한 전극인 것인, 집적 칩.
실시예 3. 실시예 2에 있어서,
상기 액세스 선택기 장치는 바이폴라 선택기인 것인, 집적 칩.
실시예 4. 실시예 3에 있어서,
상기 하나 이상의 비금속 층은 상이한 밴드 갭 에너지들을 갖는 두 개의 절연체들을 포함하는 것인, 집적 칩.
실시예 5. 실시예 4에 있어서,
상기 상이한 밴드 갭 에너지들을 갖는 두 개의 절연체들 중 하나는 상기 분극된 강자성 층의 금속의 산화물인 것인, 집적 칩.
실시예 6. 실시예 3에 있어서,
상기 MTJ 디바이스와 상기 액세스 선택기 장치는 재료 층들의 스택에 의해 형성되는 것인, 집적 칩.
실시예 7. 실시예 6에 있어서,
상기 하나 이상의 비금속 층 중 하나는 상기 분극된 강자성 층의 산화물인 것인, 집적 칩.
실시예 8. 실시예 6에 있어서,
상기 분극된 강자성 층은 평면내 분극(in-plane polarization)을 갖는 것인, 집적 칩.
실시예 9. 실시예 8에 있어서,
상기 MTJ 디바이스는 수직 자기 분극을 갖는 고정된 층(pinned layer)을 포함하는 것인, 집적 칩.
실시예 10. 실시예 1에 있어서,
상기 제1 금속 구조체는 상기 분극된 강자성 층과는 별개의 전극 층을 포함하는 것인, 집적 칩.
실시예 11. 실시예 1에 있어서,
상기 분극된 강자성 층은 상기 MTJ 디바이스의 자유 층의 분극의 방향을 기울이는 것인, 집적 칩.
실시예 12. 실시예 1에 있어서,
상기 MTJ 디바이스는 자유 층 및 고정된 층을 포함하며;
상기 분극된 강자성 층은 상기 MTJ 디바이스를 위한 스위칭 시간을 감소시키기 위해 상기 자유 층을 통해 연장되는 자기장을 갖는 것인, 집적 칩.
실시예 13. 집적 칩으로서,
기판 위의 유전체 구조체 내에 배치되는 자기 터널 접합(MTJ) 디바이스 - 상기 MTJ 디바이스는 제1 MTJ 전극과 제2 MTJ 전극 사이에 배치되는 MTJ를 포함함 - ; 및
바이폴라 선택기(bipolar selector; BS) - 상기 BS는 제1 BS 전극과 제2 BS 전극 사이에 배치되는 중간 구조체를 포함함 -
를 포함하고;
상기 제2 BS 전극은 상기 제1 MTJ 전극에 커플링되거나 또는 상기 제1 MTJ 전극과 일체화되고;
상기 중간 구조체는 절연체 및/또는 반도체의 하나 이상의 층이며;
상기 제1 BS 전극과 상기 제2 BS 전극 중 하나는 분극된 자기 층을 포함하는 것인, 집적 칩.
실시예 14. 실시예 13에 있어서,
상기 분극된 자기 층은 평면내 분극을 갖는 것인, 집적 칩.
실시예 15. 실시예 13에 있어서,
상기 제1 BS 전극은 상기 분극된 자기 층을 포함하는 것인, 집적 칩.
실시예 16. 실시예 13에 있어서,
상기 MTJ 디바이스는 자유 층 및 고정된 층을 포함하며;
상기 분극된 자기 층은, 상기 MTJ 디바이스의 스위칭 동안 상기 자유 층이 받게 되는 세차(precession) 사이클의 수를 감소시키는 데 효과적인 자기장을 갖는 것인, 집적 칩.
실시예 17. 집적 칩을 형성하는 방법으로서,
반도체 기판 위에 자기 터널 접합(MTJ) 디바이스 - 상기 MTJ 디바이스는 제1 전극과 제2 전극 사이에 배치되는 MTJ를 가짐 - 를 형성하는 단계; 및
상기 MTJ 디바이스를 위한 바이폴라 선택기를 형성하는 단계
를 포함하고;
상기 바이폴라 선택기는 고정된 분극을 갖는 강자성 재료의 층을 포함하며;
상기 바이폴라 선택기는 상기 제2 전극에 커플링되는 것인, 집적 칩을 형성하는 방법.
실시예 18. 실시예 17에 있어서,
상기 바이폴라 선택기는 상기 MTJ 디바이스 바로 위 또는 아래에 형성되는 것인, 집적 칩을 형성하는 방법.
실시예 19. 실시예 17에 있어서,
상기 MTJ 디바이스는 상기 강자성 재료의 층의 분극에 거의 직교하는 분극을 갖는 고정된 층을 포함하는 것인, 집적 칩을 형성하는 방법.
실시예 20. 실시예 17에 있어서,
상기 바이폴라 선택기(BS)는 제1 BS 전극과 제2 BS 전극 사이에 배치되는 하나 이상의 비금속 층을 포함하며;
상기 바이폴라 선택기를 형성하는 단계는, 상기 강자성 재료의 층의 일부를 산화시켜 상기 하나 이상의 비금속 층 중 하나를 형성하는 단계를 포함하는 것인, 집적 칩을 형성하는 방법.
Claims (10)
- 집적 칩으로서,
제1 전극 및 제2 전극을 구비하는 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스; 및
하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체와 제2 금속 구조체를 포함하는, 상기 MTJ 디바이스를 위한 액세스 선택기 장치(access selector apparatus)
를 포함하고;
상기 제1 금속 구조체와 상기 제2 금속 구조체 중 하나는 상기 제2 전극에 커플링되며;
상기 제1 금속 구조체는 분극된 강자성 층(polarized ferromagnetic layer)을 포함하고,
상기 분극된 강자성 층은 상기 MTJ 디바이스의 자유 층의 분극의 방향을 기울이는 것인, 집적 칩. - 제1항에 있어서,
상기 제1 금속 구조체는 상기 액세스 선택기 장치를 위한 전극인 것인, 집적 칩. - 제2항에 있어서,
상기 액세스 선택기 장치는 바이폴라 선택기인 것인, 집적 칩. - 제3항에 있어서,
상기 하나 이상의 비금속 층은 상이한 밴드 갭 에너지들을 갖는 두 개의 절연체들을 포함하는 것인, 집적 칩. - 제1항에 있어서,
상기 제1 금속 구조체는 상기 분극된 강자성 층과는 별개의 전극 층을 포함하는 것인, 집적 칩. - 삭제
- 집적 칩으로서,
제1 전극 및 제2 전극을 구비하는 자기 터널 접합(magnetic tunnel junction; MTJ) 디바이스; 및
하나 이상의 비금속 층에 의해 분리되는 제1 금속 구조체와 제2 금속 구조체를 포함하는, 상기 MTJ 디바이스를 위한 액세스 선택기 장치(access selector apparatus)
를 포함하고;
상기 제1 금속 구조체와 상기 제2 금속 구조체 중 하나는 상기 제2 전극에 커플링되며;
상기 제1 금속 구조체는 분극된 강자성 층(polarized ferromagnetic layer)을 포함하고,
상기 MTJ 디바이스는 자유 층 및 고정된 층을 포함하며;
상기 분극된 강자성 층은 상기 MTJ 디바이스를 위한 스위칭 시간을 감소시키기 위해 상기 자유 층을 통해 연장되는 자기장을 갖는 것인, 집적 칩. - 집적 칩으로서,
기판 위의 유전체 구조체 내에 배치되는 자기 터널 접합(MTJ) 디바이스 - 상기 MTJ 디바이스는 제1 MTJ 전극과 제2 MTJ 전극 사이에 배치되는 MTJ를 포함함 - ; 및
바이폴라 선택기(bipolar selector; BS) - 상기 BS는 제1 BS 전극과 제2 BS 전극 사이에 배치되는 중간 구조체를 포함함 -
를 포함하고;
상기 제2 BS 전극은 상기 제1 MTJ 전극에 커플링되거나 또는 상기 제1 MTJ 전극과 일체화되고;
상기 중간 구조체는 절연체와 반도체, 중 적어도 하나의 하나 이상의 층이며;
상기 제1 BS 전극과 상기 제2 BS 전극 중 하나는 분극된 자기 층을 포함하고, 상기 분극된 자기 층은 상기 MTJ 디바이스의 자유 층의 분극의 방향을 기울이는 것인, 집적 칩. - 집적 칩으로서,
기판 위의 유전체 구조체 내에 배치되는 자기 터널 접합(MTJ) 디바이스 - 상기 MTJ 디바이스는 제1 MTJ 전극과 제2 MTJ 전극 사이에 배치되는 MTJ를 포함함 - ; 및
바이폴라 선택기(bipolar selector; BS) - 상기 BS는 제1 BS 전극과 제2 BS 전극 사이에 배치되는 중간 구조체를 포함함 -
를 포함하고;
상기 제2 BS 전극은 상기 제1 MTJ 전극에 커플링되거나 또는 상기 제1 MTJ 전극과 일체화되고;
상기 중간 구조체는 절연체와 반도체, 중 적어도 하나의 하나 이상의 층이며;
상기 제1 BS 전극과 상기 제2 BS 전극 중 하나는 분극된 자기 층을 포함하고,
상기 MTJ 디바이스는 자유 층 및 고정된 층을 포함하며;
상기 분극된 자기 층은, 상기 MTJ 디바이스의 스위칭 동안 상기 자유 층이 받게 되는 세차(precession) 사이클의 수를 감소시키는 데 효과적인 자기장을 갖는 것인, 집적 칩. - 집적 칩을 형성하는 방법으로서,
반도체 기판 위에 자기 터널 접합(MTJ) 디바이스 - 상기 MTJ 디바이스는 제1 전극과 제2 전극 사이에 배치되는 MTJ를 가짐 - 를 형성하는 단계; 및
상기 MTJ 디바이스를 위한 바이폴라 선택기를 형성하는 단계
를 포함하고;
상기 바이폴라 선택기는 고정된 분극을 갖는 강자성 재료의 층을 포함하며;
상기 바이폴라 선택기는 상기 제2 전극에 커플링되고,
상기 강자성 재료의 층은 상기 MTJ 디바이스의 자유 층의 분극의 방향을 기울이는 것인, 집적 칩을 형성하는 방법.
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