KR102359160B1 - 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 x-선 검출기 - Google Patents
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Abstract
본 발명은, 전압 디바이더에서 발생되는 전류소모를 줄임으로써, 검출기의 에너지 분해능을 개선시키고, 펠티어 쿨러 등의 냉각 소자를 제거함으로써 패키지 비용을 저감할 수 있는, 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기를 제공한다. 본 발명의 일 실시예에 의하면, 상기 반도체 드리프트 검출기는, 제1 면과 제2 면을 가지는 n형 반도체 본체; 상기 n형 반도체 본체의 상기 제1 면에 배치된 애노드 영역; 상기 n형 반도체 본체의 상기 제2 면에 배치된 캐소드 영역; 상기 n형 반도체 본체의 상기 제1 면에 배치되고, 상기 애노드 영역으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들; 및 상기 제1 p+ 반도체 영역들 사이에 배치되어, 서로 인접한 두 개의 상기 제1 p+ 반도체 영역들과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들;을 포함한다.
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 X-선 검출기에 관한 것이다.
종래부터, 예를 들면 화상용이나 분광학용 X-선 검출 장치에 이용되는 반도체 검출기로서 PIN 검출기가 있다. 그에 이용되는 검출 소자는 역바이어스가 인가된 PIN 다이오드이며, 한쪽의 전극이 전계효과 트랜지스터(FET)의 게이트 전극에 접속되어 있다. PIN 다이오드에 충돌한 X선의 광자는 광전 효과를 일으켜, 반도체 재료 중의 공지층 영역에 다수의 자유전자와 정공을 생성한다. PIN 다이오드에 인가되는 역바이어스에 의해, 이동 전하 캐리어를 전극에 끌어들일 수 있어 그것에 의해 전극의 전위가 변화한다.
드리프트 검출기는 보다 진화한 검출기 타입으로, 드리프트 타입 검출기의 고체 반도체 검출 소자는 대부분이 공통되고 실리콘으로 형성된다. 따라서, 이러한 드리프트 타입 검출기는 실리콘 드리프트 검출기(silicon drift detector, SDD)라고 지칭된다. 상기 실리콘 드리프트 검출기는 1983년 Gatti와 Rehak에 의해 제안된 후, 응용분야에 따라 다양한 버전으로 개발되었고, 예를 들어, 원형타입 실리콘 드리프트 검출기, 멀티레벨 실리콘 드리프트 검출기, 물방울타입 실리콘 드리프트 검출기 및 멀티채널 실리콘 드리프트 검출기 등이 있다.
이중에서, 원형타입 실리콘 드리프트 검출기는 드리프트 고리를 구성하는 필드 전극(field strips) 배치 및 다이오드 성분에 통합되고, 예를 들어 전계효과 트랜지스터로 구성된 앰프를 가지고 있다고 하는 점에서, 통상의 실리콘을 베이스로 한 PIN 다이오드 검출기와는 상이하다. 그러나, 종래의 원형타입 실리콘 드리프트 검출기는, 대략 100V 이상의 높은 전압이 인가될 필요가 있고, 전압 디바이더에서 발생되는 전류로 인해 실리콘 드리프트 검출기의 에너지 분해능이 저하되며, 여기서 발생된 열을 완화시키기 위해 실리콘 드리프트 검출기의 패키지는 부피가 큰 열전소자를 장착해야 하는 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 전압 디바이더에서 발생되는 전류소모를 줄임으로써, 검출기의 에너지 분해능을 개선시키고, 펠티어 쿨러 등의 냉각 소자를 제거함으로써 패키지 비용을 저감할 수 있는, 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 X-선 검출기를 제공하는 것이다.
그러나 이러한 과제는 예시적인 것으로, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
본 발명의 일 관점에 의하면, 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 X-선 검출기를 제공한다.
본 발명의 일 실시예에 의하면, 상기 반도체 드리프트 검출기는, 제1 면과 제2 면을 가지는 n형 반도체 본체; 상기 n형 반도체 본체의 상기 제1 면에 배치된 애노드 영역; 상기 n형 반도체 본체의 상기 제2 면에 배치된 캐소드 영역; 상기 n형 반도체 본체의 상기 제1 면에 배치되고, 상기 애노드 영역으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들; 및 상기 제1 p+ 반도체 영역들 사이에 배치되어, 서로 인접한 두 개의 상기 제1 p+ 반도체 영역들과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들;을 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 캐패시터형 전압 디바이더들 각각은, 상기 제1 p+ 반도체 영역들 중 하나와 전기적으로 연결된 제1 캐패시터 전극 부재; 상기 제1 p+ 반도체 영역들 중 인접한 다른 하나와 전기적으로 연결되고, 상기 제1 캐패시터 전극 부재와 대향하여 배치된 제2 캐패시터 전극 부재; 및 상기 제1 캐패시터 전극 부재와 상기 제2 캐패시터 전극 부재 사이에 개재되어 배치된 절연 부재;를 포함하여 구성될 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 p+ 반도체 영역들 중 하나와 상기 제1 캐패시터 전극 부재를 전기적으로 연결하는 제1 관통 전극; 및 상기 제1 p+ 반도체 영역들 중 인접한 다른 하나와 상기 제2 캐패시터 전극 부재를 전기적으로 연결하는 제2 관통 전극;을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 p+ 반도체 영역들과 상기 제1 캐패시터 전극 부재 사이에 개재되고, 상기 제1 관통 전극 및 상기 제2 관통 전극이 형성된 제1 절연층; 상기 제1 절연층 상에 상기 제1 캐패시터 전극 부재를 덮도록 배치되고, 상기 제2 관통 전극이 연장되어 형성된 제2 절연층; 및 상기 제2 절연층 상에 상기 제2 캐패시터 전극 부재를 덮도록 배치된 제3 절연층;을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제2 캐패시터 전극 부재와 전기적으로 연결된 제3 관통 전극; 상기 제3 절연층 상에 배치되고, 상기 제3 관통 전극과 전기적으로 연결된 외부 전극; 및 상기 제3 절연층 상에 상기 외부 전극을 덮도록 배치된 제4 절연층;을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 n형 반도체 본체는 원통형 형상을 가지고, 상기 애노드 영역은 고리형 형상을 가질 수 있다.
본 발명의 일 실시예에 의하면, 상기 복수의 제1 p+ 반도체 영역들은 동심원으로 연속되어 배치된 고리형 형상을 가질 수 있다.
본 발명의 일 실시예에 의하면, 상기 복수의 제1 p+ 반도체 영역들과 상기 캐소드 영역은 상기 n형 반도체 본체를 기준으로 서로 마주보도록 배치될 수 있다.
본 발명의 일 실시예에 의하면, 상기 캐소드 영역의 일측 단부는 상기 애노드 영역의 내측 단부와 대응되고, 상기 캐소드 영역의 타측 단부는 상기 복수의 제1 p+ 반도체 영역들 중의 최외각의 제1 p+ 반도체 영역의 외측 단부에 대응되도록 배치될 수 있다.
본 발명의 일 실시예에 의하면, 상기 애노드 영역을 기준으로 상기 제1 p+ 반도체 영역들에 대하여 대향하여 배치된 전계효과 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 전계효과 트랜지스터는 각각 고리형 형상을 가지는 소스 전극, 게이트 전극, 및 드레인 전극을 포함하여 구성될 수 있다.
본 발명의 일 실시예에 의하면, 상기 n형 반도체 본체의 상기 제1 면에 상기 애노드 영역으로부터 최외각으로 이격되어 배치되고, 접지된 제1 n+ 반도체 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 n형 반도체 본체의 상기 제2 면에 상기 애노드 영역으로부터 최외각으로 이격되어 상기 제1 n+ 반도체 영역과 마주보도록 배치되는, 접지된 제2 n+ 반도체 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 n형 반도체 본체의 상기 제1 면과 상기 제2 면에 각각 배치되고, 상기 제1 p+ 반도체 영역들을 기준으로 상기 애노드 영역에 대하여 대향하여 서로 마주보도록 배치된 제2 p+ 반도체 영역들을 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 n형 반도체 본체는 실리콘 또는 게르마늄을 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 반도체 드리프트 검출기의 제조 방법은, 복수의 p+ 반도체 영역들이 형성된 n형 반도체 본체를 제공하는 단계; 상기 n형 반도체 본체 상에 상기 p+ 반도체 영역들을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제1 캐패시터 전극 부재를 형성하는 단계; 상기 제1 절연층 상에 상기 제1 캐패시터 전극 부재를 덮고, 절연 부재를 제공하는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제2 캐패시터 전극 부재를 형성하는 단계;를 포함하고, 상기 제1 캐패시터 전극 부재, 상기 제2 캐패시터 전극 부재, 및 상기 제1 캐패시터 전극 부재와 상기 제2 캐패시터 전극 부재 사이에 개재된 상기 절연부재는 캐패시터형 전압 디바이더를 구성할 수 있다.
본 발명의 일 실시예에 의하면, 상기 제1 캐패시터 전극 부재를 형성하는 단계에서, 상기 제1 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제1 관통전극을 형성하여 상기 p+ 반도체 영역들과 상기 제1 캐패시터 전극 부재를 전기적으로 연결하고, 상기 제2 캐패시터 전극 부재를 형성하는 단계에서, 상기 제2 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제2 관통전극을 형성하여 상기 p+ 반도체 영역들과 상기 제2 캐패시터 전극 부재를 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 의하면, 상기 반도체 드리프트 검출기의 제조 방법은, 상기 제2 캐패시터 전극 부재를 형성하는 단계를 수행한 후에, 상기 제2 절연층 상에 상기 제2 캐패시터 전극 부재를 덮는 제3 절연층을 형성하는 단계; 상기 제3 절연층 상에 상기 제2 캐패시터 전극 부재와 전기적으로 연결된 제1 외부 전극을 형성하는 단계; 및 상기 제3 절연층 상에 상기 외부 전극의 일부 영역을 덮는 제4 절연층을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일 실시예에 의하면, 상기 외부 전극을 형성하는 단계에서, 상기 제3 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제3 관통전극을 형성하여 상기 제2 캐패시터 전극 부재와 상기 외부 전극을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 의하면, 상기 X-선 검출기는, 반도체 드리프트 검출기를 포함하여 구성된 X-선 검출기로서, 상기 반도체 드리프트 검출기는, 제1 면과 제2 면을 가지는 n형 반도체 본체; 상기 n형 반도체 본체의 상기 제1 면에 배치된 애노드 영역; 상기 n형 반도체 본체의 상기 제2 면에 배치된 캐소드 영역; 상기 n형 반도체 본체의 상기 제1 면에 배치되고, 상기 애노드 영역으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들; 및 상기 제1 p+ 반도체 영역들 사이에 배치되어, 서로 인접한 두 개의 상기 제1 p+ 반도체 영역들과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들;을 포함할 수 있다.
본 발명의 기술적 사상에 의할 경우, 반도체 드리프트 검출기는 전압 디바이더를 저항을 대신하여 캐패시터를 사용함으로써, 저항 값을 감소시켜, 전력소모를 감소시킬 수 있다. 또한, 열잡음이 줄어들어 에너지 분해능을 개선시키고, 펠티어 쿨러등의 냉각 소자를 제거할 수 있어 패키지 비용을 저감할 수 있다. 또한, 외부 주파수 제어를 통해 대기 전력을 감소시킬 수 있으며, 애노드 영역에 축적된 전하를 리셋하기 위한 피드백 캐패시터를 내부에 집적화 함으로써, 노이즈를 줄이고, 패키지 비용을 저감할 수 있다. 또한, 외부 전극을 이용하여 와이어 본딩을 용이하게 함으로써 후공정에서 발생되는 생산성을 증가시킬 수 있다.
상기 반도체 드리프트 검출기를 포함하여 구성된 X-선 검출기는 특성 X-선이 입사되어 발생되는 전류소모를 획기적으로 줄임으로써, 동작을 안정화시키고, 패키지를 단순화시킴으로써, 종래의 X-선 검출기들에 비하여 보다 향상된 X선 검출 성능을 제공할 수 있다.
상술한 본 발명의 효과들은 예시적으로 기재되었고, 이러한 효과들에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 드리프트 검출기를 도시하는 개략도이다.
도 2는 본 발명의 일실시예에 따른 도 1의 반도체 드리프트 검출기의 A 영역을 확대하여 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 드리프트 검출기에서 캐패시터형 전압 디바이더들을 설명하는 단면도이다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 제조방법을 공정 별로 도시하는 단면도들이다.
도 13은 본 발명의 일실시예에 따른 반도체 드리프트 검출기와 비교예에 대한 회로도이다.
도 14는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전압 디바이더에 인가되는 전압 분포를 나타내는 그래프들이다.
도 15는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 입력 주파수에 따른 전압 디바이더에 인가되는 전압을 나타내는 그래프들이다.
도 16은 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전력 소모를 비교예와 비교하여 나타내는 그래프이다.
도 2는 본 발명의 일실시예에 따른 도 1의 반도체 드리프트 검출기의 A 영역을 확대하여 도시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 반도체 드리프트 검출기에서 캐패시터형 전압 디바이더들을 설명하는 단면도이다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 제조방법을 공정 별로 도시하는 단면도들이다.
도 13은 본 발명의 일실시예에 따른 반도체 드리프트 검출기와 비교예에 대한 회로도이다.
도 14는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전압 디바이더에 인가되는 전압 분포를 나타내는 그래프들이다.
도 15는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 입력 주파수에 따른 전압 디바이더에 인가되는 전압을 나타내는 그래프들이다.
도 16은 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전력 소모를 비교예와 비교하여 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일실시예에 따른 반도체 드리프트 검출기(100)를 도시하는 개략도이다.
도 2는 본 발명의 일실시예에 따른 도 1의 반도체 드리프트 검출기(100)의 A 영역을 확대하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 드리프트 검출기(100)는, 제1 면(111)과 제2 면(112)을 가지는 n형 반도체 본체(110); n형 반도체 본체(110)의 제1 면(111)에 배치된 애노드 영역(120); n형 반도체 본체(110)의 제2 면(111)에 배치된 캐소드 영역(130); n형 반도체 본체(110)의 제1 면(111)에 배치되고, 애노드 영역(120)으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들(140); 및 제1 p+ 반도체 영역들(140) 사이에 배치되어, 서로 인접한 두 개의 제1 p+ 반도체 영역들(140)과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들(150);을 포함한다.
또한, 반도체 드리프트 검출기(100)는, 애노드 영역(120)을 기준으로 제1 p+ 반도체 영역들(140)에 대하여 대향(對向)하여 배치된 전계효과 트랜지스터(160)를 더 포함할 수 있다.
또한, 반도체 드리프트 검출기(100)는, n형 반도체 본체(110)의 제1 면(111)에 애노드 영역(120)으로부터 최외각으로 이격되어 배치되고, 접지된 제1 n+ 반도체 영역(170)을 더 포함할 수 있다.
또한, 반도체 드리프트 검출기(100)는, n형 반도체 본체(110)의 제2 면(112)에 애노드 영역(120)으로부터 최외각으로 이격되어 제1 n+ 반도체 영역(170)과 마주보도록 배치되는, 제2 n+ 반도체 영역(172)을 더 포함할 수 있다.
또한, 반도체 드리프트 검출기(100)는, n형 반도체 본체(110)의 제1 면(111)과 제2 면(112)에 각각 배치되고, 제1 p+ 반도체 영역들(140)을 기준으로 애노드 영역(120)에 대하여 대향하여 서로 마주보도록 배치된 제2 p+ 반도체 영역들(180)을 더 포함할 수 있다.
n형 반도체 본체(110)는 원통형 형상을 가질 수 있다. 그러나, 이는 예시적이며 본 발명의 기술적 사상은 이에 한정되지 않고, 다양한 형상을 가질 수 있다. n형 반도체 본체(110)는 실리콘 또는 게르마늄을 포함할 수 있다.
상기 "n형"의 의미는 실리콘이나 게르마늄 등과 같은 진성 반도체 물질에 질소(N), 인(P), 비소(As), 안티몬(Sb), 및 비스무트(Bi) 등과 같은 V족 물질을 도핑하여 형성된 영역을 의미한다. 상기 n형에서는 과잉 전자가 존재하며, 상기 과잉 전자가 주 캐리어로서 작동하게 된다.
애노드 영역(120)은 금속과 같은 전도성 물질로 형성될 수 있고, 고리형 형상을 가질 수 있다. 캐소드 영역(130)은 금속과 같은 전도성 물질로 형성될 수 있고, 고리형 형상을 가질 수 있다.
복수의 제1 p+ 반도체 영역들(140)은 동심원으로 연속되어 배치된 고리형 형상을 가질 수 있다. 상기 "p+"의 의미는 실리콘이나 게르마늄 등과 같은 진성 반도체 물질에 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 및 탈륨(Tl) 등과 같은 III족 물질을 도핑하어 형성된 영역을 의미한다. 상기 n형에서는 과잉 정공이 존재하며, 상기 과잉 정공이 주 캐리어로서 작동하게 된다.
복수의 제1 p+ 반도체 영역들(140)과 캐소드 영역(130)은 n형 반도체 본체(110)를 기준으로 서로 마주보도록 배치될 수 있다. 구체적으로, 캐소드 영역(130)의 일측 단부는 애노드 영역의 내측 단부와 대응되고, 캐소드 영역(130)의 타측 단부는 복수의 제1 p+ 반도체 영역들(140) 중의 최외각의 제1 p+ 반도체 영역(140)의 외측 단부에 대응되도록 배치될 수 있다.
복수의 캐패시터형 전압 디바이더들(150)은 제1 p+ 반도체 영역들(140) 사이에 배치되어, 서로 인접한 두 개의 제1 p+ 반도체 영역들(140)과 전기적으로 연결될 수 있다. 복수의 캐패시터형 전압 디바이더들(150) 또한 동심원으로 연속되어 배치된 고리형 형상을 가질 수 있다. 도 2에서는 복수의 캐패시터형 전압 디바이더들(150)이 회로로서 간략하게 도시되어 있으며, 캐패시터형 전압 디바이더들(150)의 형상에 대하여는 하기의 도 3을 참조하여 상세하게 설명하기로 한다.
상기 제1 p+ 반도체 영역들(140)이 구현하는 고리형 바이어스는 X-선에 의해 여기된 전자를 애노드 영역(120)으로 드리프트 시키기 위해 사용된다. 캐패시터형 전압 디바이더들(150)로 구성된 전압 디바이더는 가장 안쪽의 고리에 제1 전압(V1)을 인가하고, 가장 바깥쪽 고리에 제2 전압(Vx)를 인가함으로써, 그 내부의 제1 p+ 반도체 영역들(140)에 의한 고리들이 선형적인 전압 분포를 유지하는데 사용된다
전계효과 트랜지스터(160)는 소스 전극(S), 게이트 전극(G), 및 드레인 전극(D)을 포함하여 구성될 수 있다. 소스 전극(S), 게이트 전극(G), 및 드레인 전극(D)은 각각 고리형 형상을 가질 수 있다.
제1 n+ 반도체 영역(170)은 n형 반도체 본체(110)의 제1 면(112)에 애노드 영역(120)으로부터 최외각으로 이격되어 배치되고, 접지될 수 있다. 제1 n+ 반도체 영역(170)은 고리형 형상을 가질 수 있다. 여기에서, "n+"의 의미는 "n형"에 비하여 상기 V족 물질의 도핑 수준이 높은 영역을 의미한다. 제1 n+ 반도체 영역(170)는 접지되어 반도체 드리프트 검출기(100)의 상측 영역에 대하여 노이즈를 제거하는 기능을 수행할 수 있다.
제2 n+ 반도체 영역(172)은 n형 반도체 본체(110)의 제2 면(112)에 애노드 영역(120)으로부터 최외각으로 이격되어 제1 n+ 반도체 영역(170)과 마주보도록 배치될 수 있다. 제2 n+ 반도체 영역(172)은 고리형 형상을 가질 수 있다. 제2 n+ 반도체 영역(172)는 접지되어 반도체 드리프트 검출기(100)의 하측 영역에 대하여 노이즈를 제거하는 기능을 수행할 수 있다.
제2 p+ 반도체 영역들(180)은 n형 반도체 본체(110)의 제1 면(111)과 제2 면(112)에 각각 배치되고, 제1 p+ 반도체 영역들(140)을 기준으로 애노드 영역(120)에 대하여 대향하여 서로 마주보도록 배치될 수 있다. 제2 p+ 반도체 영역들(180)은 항복 전압을 최대화하여, 반도체 드리프트 검출기(100)의 보호하는 기능을 수행할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 드리프트 검출기(100)에서 캐패시터형 전압 디바이더들(150)을 설명하는 단면도이다.
도 3에서, 네 개의 캐패시터형 전압 디바이더들(150)이 도시되어 있으나, 이는 간명화를 위하여 생략된 것이며, 본 발명의 기술적 사상은 이러한 갯수에 한정되는 것은 아니다.
도 3을 참조하면, 캐패시터형 전압 디바이더들(150) 각각은, 제1 p+ 반도체 영역들(140) 중 하나(141)와 전기적으로 연결된 제1 캐패시터 전극 부재(151); 제1 p+ 반도체 영역들(140) 중 인접한 다른 하나(142)와 전기적으로 연결되고, 제1 캐패시터 전극 부재(151)와 대향하여 배치된 제2 캐패시터 전극 부재(152); 및 제1 캐패시터 전극 부재(151)와 상기 제2 캐패시터 전극 부재(152) 사이에 개재되어 배치된 절연 부재(153);를 포함하여 구성될 수 있다.
제1 캐패시터 전극 부재(151)와 제2 캐패시터 전극 부재(152)는 도전물로 형성될 수 있고, 예를 들어 금속을 포함할 수 있다. 제1 캐패시터 전극 부재(151)와 제2 캐패시터 전극 부재(152)는, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 팔라듐(Pd), 마그네슘(Mg), 아연(Zn), 니켈(Ni), 주석(Sn), 백금(Pt), 크롬(Cr), 티타늄(Ti), 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있다.
절연 부재(153)는 절연물로 형성될 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.
반도체 드리프트 검출기(100)는, 제1 p+ 반도체 영역들(140) 중 하나(141)와 제1 캐패시터 전극 부재(151)를 전기적으로 연결하는 제1 관통 전극(154); 및 제1 p+ 반도체 영역들(140) 중 인접한 다른 하나(142)와 제2 캐패시터 전극 부재(152)를 전기적으로 연결하는 제2 관통 전극(155);을 더 포함할 수 있다.
또한, 반도체 드리프트 검출기(100)는, 제1 p+ 반도체 영역들(140)과 제1 캐패시터 전극 부재(151) 사이에 개재되고, 제1 관통 전극(154) 및 제2 관통 전극(155)이 형성된 제1 절연층(191); 제1 절연층(191) 상에 제1 캐패시터 전극 부재(151)를 덮도록 배치되고, 제2 관통 전극이 연장되어 형성된 제2 절연층(192); 및 제2 절연층(192) 상에 제2 캐패시터 전극 부재(152)를 덮도록 배치된 제3 절연층(193);을 더 포함할 수 있다. 여기에서, 제2 절연층(192)은 절연 부재(153)를 포함하도록 구성할 수 있다.
또한, 반도체 드리프트 검출기(100)는, 제2 캐패시터 전극 부재(152)와 전기적으로 연결된 제3 관통 전극(156), 제3 절연층(193) 상에 배치되고, 제3 관통 전극(156)과 전기적으로 연결된 외부 전극(157); 및 제3 절연층(193) 상에 외부 전극(157)을 덮도록 배치된 제4 절연층(194);을 더 포함할 수 있다.
제1 관통 전극(154)은 제1 절연층(191)을 관통하여 배치될 수 있다. 제2 관통 전극(155)은 제1 절연층(191) 및 제2 절연층(192)을 관통하여 배치될 수 있다. 제3 관통 전극(156)은 제3 절연층(193)을 관통하여 배치될 수 있다.
제3 관통 전극(156)은 복수의 캐패시터형 전압 디바이더들(150)의 적어도 일부와 전기적으로 연결될 수 있다.
제4 절연층(194)은 외부 전극(157)을 보호하는 보호층의 기능을 수행하며, 패시베이션층으로 지칭될 수 있다. 외부 전극(157)의 일부는 제4 절연층(194)으로부터 노출되어 외부와 전기적으로 연결될 수 있다.
제1 관통 전극(154), 제2 관통 전극(155), 및 제3 관통 전극(156)은 도전물로 형성될 수 있고, 예를 들어 금속을 포함할 수 있다. 제1 관통 전극(154), 제2 관통 전극(155), 및 제3 관통 전극(156)은, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 팔라듐(Pd), 마그네슘(Mg), 아연(Zn), 니켈(Ni), 주석(Sn), 백금(Pt), 크롬(Cr), 티타늄(Ti), 및 이들의 합금 중 적어도 어느 하나를 포함할 수 있다. 제1 관통 전극(154), 제2 관통 전극(155), 및 제3 관통 전극(156)은 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다.
제1 절연층(191), 제2 절연층(192), 제3 절연층(193), 및 제4 절연층(194)은 절연물로 형성될 수 있고, 예를 들어 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 절연층(191), 제2 절연층(192), 제3 절연층(193), 및 제4 절연층(194)은 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다.
이하에서는, 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 제조방법을 설명하기로 한다.
상기 반도체 드리프트 검출기의 제조방법은, 복수의 p+ 반도체 영역들이 형성된 n형 반도체 본체를 제공하는 단계; 상기 n형 반도체 본체 상에 상기 p+ 반도체 영역들을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제1 캐패시터 전극 부재를 형성하는 단계; 상기 제1 절연층 상에 상기 제1 캐패시터 전극 부재를 덮고, 절연 부재를 제공하는 제2 절연층을 형성하는 단계; 및 상기 제2 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제2 캐패시터 전극 부재를 형성하는 단계;를 포함하고, 상기 제1 캐패시터 전극 부재, 상기 제2 캐패시터 전극 부재, 및 상기 제1 캐패시터 전극 부재와 상기 제2 캐패시터 전극 부재 사이에 개재된 상기 절연부재는 캐패시터형 전압 디바이더를 구성한다.
도 4 내지 도 12는 본 발명의 일실시예에 따른 반도체 드리프트 검출기(100)의 제조방법을 공정 별로 도시하는 단면도들이다.
도 4 내지 도 12에 도시된 공정에서, 도전층이나 절연층을 제거하는 방법은 다양한 방법으로 수행될 수 있고, 예를 들어 포토레지스트를 이용한 리소그래피를 이용할 수 있다.
도 4를 참조하면, 복수의 제1 p+ 반도체 영역들(140)이 형성된 n형 반도체 본체(110)를 제공한다. n형 반도체 본체(110) 상에 제1 p+ 반도체 영역들(140)을 덮는 제1 절연층(191)을 형성한다. 이어서, 제1 절연층(191)의 일부 영역을 제거하여, 제1 p+ 반도체 영역들(140)의 일부 영역을 노출하는 제1 관통홀(H1)을 형성한다. 하나의 제1 p+ 반도체 영역(140)에 대하여 적어도 두 개의 제1 관통홀(H1)이 형성될 수 있다. 상기 두 개의 제1 관통홀(H1)은 도전물로 충진된 후에, 하나의 제1 관통홀(H1)은 제1 캐패시터 전극 부재(151)와 전기적으로 연결되고, 다른 하나의 제1 관통홀(H1)은 제2 캐패시터 전극 부재(152)와 전기적으로 연결될 수 있다.
도 5를 참조하면, 제1 절연층(191) 상에 제1 도전층(197)을 형성한다. 제1 도전층(197)은 제1 절연층(191)에 형성된 제1 관통홀(H1)을 충진할 수 있고, 이에 따라 제1 p+ 반도체 영역들(140)과 와 전기적으로 연결된 제1 관통 전극(154) 및 제2 관통 전극부재(155a)를 형성할 수 있다.
도 6을 참조하면, 제1 도전층(197)의 일부 영역을 제거하여, 제1 캐패시터 전극 부재(151)를 형성한다. 제1 캐패시터 전극 부재(151)는 제1 관통 전극(154)과 전기적으로 연결될 수 있다. 제2 관통 전극부재(155a)는 제1 캐패시터 전극 부재(151)와 전기적으로 연결되지 않는다.
도 7을 참조하면, 제1 절연층(191) 상에 제1 캐패시터 전극 부재(151)를 덮는 제2 절연층(192)을 형성한다. 이어서, 제2 절연층(192)의 일부 영역을 제거하여, 제1 캐패시터 전극 부재(151)와 연결되지 않는 제2 관통 전극부재(155a)를 노출하는 제2 관통홀(H2)을 형성한다.
도 8을 참조하면, 제2 절연층(192) 상에 제2 도전층(198)을 형성한다. 제2 도전층(198)은 제2 절연층(192)에 형성된 제2 관통홀(H2)을 충진할 수 있고, 이에 따라 제1 p+ 반도체 영역들(140)과 와 전기적으로 연결된 제2 관통 전극(155)을 형성할 수 있다.
도 9를 참조하면, 제2 도전층(198)의 일부 영역을 제거하여, 제2 캐패시터 전극 부재(152)를 형성한다. 이에 따라, 제1 캐패시터 전극 부재(151), 제2 캐패시터 전극 부재(152), 및 절연 부재(153)는 캐패시터형 전압 디바이더(150)를 구성할 수 있다.
도 10을 참조하면, 제2 절연층(192) 상에 제2 캐패시터 전극 부재(152)를 덮는 제3 절연층(193)을 형성한다. 이어서, 제3 절연층(193)의 일부 영역을 제거하여, 제2 캐패시터 전극 부재(152)의 일부 영역을 노출하는 제3 관통홀(H3)을 형성한다.
도 11을 참조하면, 제3 절연층(193) 상에 제3 도전층(199)을 형성한다. 제3 도전층(199)은 제3 절연층(193)에 형성된 제3 관통홀(H3)을 충진할 수 있고, 이에 따라 제2 캐패시터 전극 부재(152)와 전기적으로 연결된 제3 관통 전극(156)을 형성할 수 있다.
도 12를 참조하면, 제3 도전층(199)의 일부 영역을 제거하여, 외부 전극(157)을 형성한다. 또한, 외부 전극(157) 상에 제4 절연층(194)을 형성한다. 이에 따라, 도 3의 반도체 드리프트 검출기(100)를 완성한다.
이하에서는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 동작 특성에 대하여 상세하게 설명하기로 한다.
원형 타입의 반도체 드리프트 검출기에서, 상기 제1 p+ 반도체 영역에 상응하는 p+ 접합 링 바이어스는 X-선에 의해 여기된 전자를 애노드 영역 영역으로 드리프트시키기 위해 사용될 수 있다. 상기 반도체 드리프트 검출기의 내부에 설치된 전압 디바이더는 가장 바깥쪽과 안쪽에 전압을 인가함으로써, 그 내부의 P+ 링들이 선형적인 전압 분포를 유지하는데 사용된다. 상기 반도체 드리프트 검출기에서, X-선이 인입되는 수광부의 경우에는, 낮은 이온주입공정에 의해 형성된 p+ 접합을 형성하여, 상기 반도체 드리프트 검출기의 전체 영역에 대해 일정한 감도를 유지할 수 있게 한다.
상기 반도체 드리프트 검출기는 완전한 공핍층을 형성하고 있으므로, 입사된 X-선에 반응하게 된다. 상기 캐소드 영역은 n형 반도체 본체를 완전히 공핍시키기 위해서 음의 전위가 인가되며, 이를 통해 표면과 수직한 방향으로 전계를 형성시키게 된다.
상기 애노드 영역은 면적이 작아, 수십 피코 패럿(pF) 수준의 낮은 캐패시터 값을 지니고 있어, 고속동작에 유리하다. 상기 반도체 드리프트 검출기의 주요한 장점은 상기 애노드 영역 영역의 낮은 캐패시터 값으로 인하여, 높은 분해능과 짧은 펄스 폭을 가지는 것이다.
또한, 반도체 드리프트 검출기는 n형 실리콘 웨이퍼에 N채널 JFET를 집적화하여 구성될 수 있다. 내부에 탑재된 상기 트랜지스터(N-JFET)는 고리 형상의 상기 애노드 영역 안쪽에 배치되며, 얇은 배선 스트립이 상기 애노드 영역과 상기 트랜지스터의 게이트를 연결시킬 수 있다. 내부에 집적화된 상기 트랜지스터를 사용하여 전체 캐패시터를 줄이고, 기계적인 연결에 기인한 노이즈를 감소시킬 수 있다.
이하에서는, 비교예로서, 상술한 캐패시터형 전압 디바이더들을 대신하여 제1 p+ 반도체 영역들 사이에 저항을 배치한 반도체 드리프트 검출기를 설명하기로 한다.
상기 저항은 실리콘 직접회로에서 통상적으로 n 영역에 도핑된 p+ 실리콘 또는 인을 도핑한 폴리실리콘을 사용할 수 있다. 상기 p+ 저항의 시트저항(Sheet resistance)은 저항의 크기와 콘택 저항에 의해 결정될 수 있다. 그러나 고립된 p-n 접합의 사용은 두 가지 단점이 있다. 상기 p-n 접합에 대한 공핍은 바이어스에 의존적이며, 역바이어스가 증가될수록 저항의 값은 증가될 수 있다. 또한, p-n 접합의 공핍층은 기생 캐패시터를 발생실 수 있다. 메가 옴 수준의 저항을 구현하고, 낮은 기생 캐패시터를 유지하기 위해서는 대략 수백 kΩ의 시트저항 값이 요구된다. 이러한 공핍 접합층의 효과를 줄이기 위한 해결 방법은 산화막 상에 폴리실리콘 저항을 사용하는 것이다. 그러나 저항 값의 재현성과 신뢰성을 충분히 활성화시키는 높은 도핑이 필요하다. 낮은 농도로 도핑된 폴리 저항체나 확산된 결정질 실리콘 저항체를 사용하는 경우에는, 산화층과의 계면에 발생된 결함 사이트에서의 충방전 효과로 인해 저항 값이 심한 변동폭을 가질 수 있다. 또한, 반도체 드리프트 검출기의 안정적인 동작을 위해서는 저항체의 전압, 온도 파라미터가 중요하다. 예를 들어 결정질 실리콘에 형성된 저항체는 양의 TCR을 가지는 반면, 폴리실리콘 저항체는 음의 TCR을 가지며, 공정 변수에 취약한 특성을 지니고 있다. 또한 저항체의 양단에는 대략 100V 이상의 높은 전압이 인가되며, 이러한 전압 디바이더에서 발생되는 전류로 인해 반도체 드리프트 검출기의 에너지 분해능이 열화되며, 여기서 발생된 열을 완화시키기 위하여 반도체 드리프트 검출기의 패키지는 부피가 큰 열전소자를 장착해야 한다.
도 13은 본 발명의 일실시예에 따른 반도체 드리프트 검출기와 비교예에 대한 회로도이다.
도 13을 참조하면, (a)는 비교예로서 저항형 전압 디바이더를 구비한 경우이고, 저항 값은 5.2 kΩ이고, 치수는 폭 2 μm, 길이 10 μm 이다. 반면, (b)는 실시예로서 캐패시터형 전압 디바이더를 구비한 경우이고, 캐패시터 값은 115 pF이고, 치수는 폭 10 μm, 길이 10 μm 이다. 비교예와 실시예는 저항과 캐패시터를 각각 15개씩 구비한 경우를 예시적으로 도시하고 있다. 일단부는 전지에 연결되어 있고, 타단부는 전원에 연결되어 있다. 비교예의 경우에는 직류 전원을 이용하고, 실시예의 경우에는 직류 전압과 작은 교류 전원을 함께 이용하는 상이점이 있다.
비교예의 경우, 상기 저항으로서 임플란트 저항이나, 고저항 폴리 실리콘을 사용할 수 있다. 이러한 저항에 의하여 반도체 드리프트 검출기의 전압 디바이더에서 전류소모가 크게 발생할 수 있고, 이에 따라 열이 방사되고, 이러한 열을 외부로 빼내기 위해 냉각소자(Thermo Electric Cooler, TEC)를 사용할 수 있다.
반면, 실시예의 경우에는 전압 디바이더로서 저항을 대신하여 캐패시터를 사용함으로써, 동작 시 발생되는 전류소모를 크게 줄여, 열잡음을 개선함으로써, 에너지 분해능을 증가시키고, 냉각소자를 제거함으로써 패캐지 비용을 감소시킬 수 있다.
이하에서는, 상기 도 13의 회로도를 이용하여 시뮬레이션을 수행한 결과를 설명하기로 한다.
도 14는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전압 디바이더에 인가되는 전압 분포를 나타내는 그래프들이다.
도 14를 참조하면, (a)는 비교예로서 저항형 전압 디바이더를 구비한 경우의 결과이고, (b)는 실시예로서 캐패시터형 전압 디바이더를 구비한 경우의 결과로서, 교류 전원의 입력 주파수는 10 kHz이다. 비교예와 실시예의 경우 모두 우수한 전압 디바이더들에 인가되는 전압에 대하여 우수한 선형성을 나타내었다. 따라서, 본 발명의 실시예에 따른 캐패시터형 전압 디바이더를 구비한 반도체 드리프트 검출기의 동작 신뢰성을 확보할 수 있다.
도 15는 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 입력 주파수에 따른 전압 디바이더에 인가되는 전압을 나타내는 그래프들이다.
도 15를 참조하면, 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 캐패시터형 전압 디바이더에는 교류를 인가하므로, 교류 주파수를 제어하여 저항 값을 최적할 필요가 있다. 입력 주파수가 최소 1 kHz 이상은 되어야, 안정적인 전압 디바이더로서 동작할 수 있다고 분석된다. 또한, 교류 주파수를 제어하면, 상기 실리콘 드리프트 검출기가 미동작 시 전류소모를 차단시킬 수 있다.
도 16은 본 발명의 일실시예에 따른 반도체 드리프트 검출기의 전력 소모를 비교예와 비교하여 나타내는 그래프이다.
도 16을 참조하면, 비교예의 경우에는 수 mA의 전류 소모가 반도체 드리프트 검출기 내부에서 계속 발생됨을 나타낸다. 이러한 전력 소모는 주파수와 무관하게 거의 일정한 수치를 보였다. 반면, 실시예의 경우에는 상기 전력 소모가 없거나 수 μA 수준의 매우 낮은 값을 나타내었다. 또한 주파수의 변화에 거의 변화가 없었다. 따라서, 실시예는 비교예에 비하여 전력 소모를 매우 감소시킬 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 드리프트 검출기,
110: n형 반도체 본체,
111: 제1 면, 112: 제2 면,
120: 애노드 영역,
130: 캐소드 영역,
140: 제1 p+ 반도체 영역,
150: 캐패시터형 전압 디바이더,
151: 제1 캐패시터 전극 부재, 152: 제2 캐패시터 전극 부재,
153: 절연 부재, 154: 제1 관통 전극,
155, 155a: 제2 관통 전극, 156: 제3 관통 전극,
157: 외부 전극,
160: 전계효과 트랜지스터,
170: 제1 n+ 반도체 영역, 172: 제2 n+ 반도체 영역,
180: 제2 p+ 반도체 영역,
191: 제1 절연층, 192: 제2 절연층,
193: 제3 절연층, 194: 제4 절연층,
197: 제1 도전층, 198: 제2 도전층,
199: 제3 도전층,
S: 소스 전극, G, 게이트 전극, D: 드레인 전극,
H1, H2, H3: 관통홀,
110: n형 반도체 본체,
111: 제1 면, 112: 제2 면,
120: 애노드 영역,
130: 캐소드 영역,
140: 제1 p+ 반도체 영역,
150: 캐패시터형 전압 디바이더,
151: 제1 캐패시터 전극 부재, 152: 제2 캐패시터 전극 부재,
153: 절연 부재, 154: 제1 관통 전극,
155, 155a: 제2 관통 전극, 156: 제3 관통 전극,
157: 외부 전극,
160: 전계효과 트랜지스터,
170: 제1 n+ 반도체 영역, 172: 제2 n+ 반도체 영역,
180: 제2 p+ 반도체 영역,
191: 제1 절연층, 192: 제2 절연층,
193: 제3 절연층, 194: 제4 절연층,
197: 제1 도전층, 198: 제2 도전층,
199: 제3 도전층,
S: 소스 전극, G, 게이트 전극, D: 드레인 전극,
H1, H2, H3: 관통홀,
Claims (20)
- 제1 면과 제2 면을 가지는 n형 반도체 본체;
상기 n형 반도체 본체의 상기 제1 면에 배치된 애노드 영역;
상기 n형 반도체 본체의 상기 제2 면에 배치된 캐소드 영역;
상기 n형 반도체 본체의 상기 제1 면에 배치되고, 상기 애노드 영역으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들; 및
상기 제1 p+ 반도체 영역들 사이에 배치되어, 서로 인접한 두 개의 상기 제1 p+ 반도체 영역들과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들;을 포함하는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 캐패시터형 전압 디바이더들 각각은,
상기 제1 p+ 반도체 영역들 중 하나와 전기적으로 연결된 제1 캐패시터 전극 부재;
상기 제1 p+ 반도체 영역들 중 인접한 다른 하나와 전기적으로 연결되고, 상기 제1 캐패시터 전극 부재와 대향하여 배치된 제2 캐패시터 전극 부재; 및
상기 제1 캐패시터 전극 부재와 상기 제2 캐패시터 전극 부재 사이에 개재되어 배치된 절연 부재;를 포함하여 구성된,
반도체 드리프트 검출기. - 제 2 항에 있어서,
상기 제1 p+ 반도체 영역들 중 하나와 상기 제1 캐패시터 전극 부재를 전기적으로 연결하는 제1 관통 전극; 및
상기 제1 p+ 반도체 영역들 중 인접한 다른 하나와 상기 제2 캐패시터 전극 부재를 전기적으로 연결하는 제2 관통 전극;을 더 포함하는,
반도체 드리프트 검출기. - 제 3 항에 있어서,
상기 제1 p+ 반도체 영역들과 상기 제1 캐패시터 전극 부재 사이에 개재되고, 상기 제1 관통 전극 및 상기 제2 관통 전극이 형성된 제1 절연층;
상기 제1 절연층 상에 상기 제1 캐패시터 전극 부재를 덮도록 배치되고, 상기 제2 관통 전극이 연장되어 형성된 제2 절연층; 및
상기 제2 절연층 상에 상기 제2 캐패시터 전극 부재를 덮도록 배치된 제3 절연층;을 더 포함하는,
반도체 드리프트 검출기. - 제 4 항에 있어서,
상기 제2 캐패시터 전극 부재와 전기적으로 연결된 제3 관통 전극;
상기 제3 절연층 상에 배치되고, 상기 제3 관통 전극과 전기적으로 연결된 외부 전극; 및
상기 제3 절연층 상에 상기 외부 전극을 덮도록 배치된 제4 절연층;을 더 포함하는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 n형 반도체 본체는 원통형 형상을 가지고,
상기 애노드 영역은 고리형 형상을 가지는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 복수의 제1 p+ 반도체 영역들은 동심원으로 연속되어 배치된 고리형 형상을 가지는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 복수의 제1 p+ 반도체 영역들과 상기 캐소드 영역은 상기 n형 반도체 본체를 기준으로 서로 마주보도록 배치되는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 캐소드 영역의 일측 단부는 상기 애노드 영역의 내측 단부와 대응되고, 상기 캐소드 영역의 타측 단부는 상기 복수의 제1 p+ 반도체 영역들 중의 최외각의 제1 p+ 반도체 영역의 외측 단부에 대응되도록 배치된,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 애노드 영역을 기준으로 상기 제1 p+ 반도체 영역들에 대하여 대향하여 배치된 전계효과 트랜지스터를 더 포함하는,
반도체 드리프트 검출기. - 제 10 항에 있어서,
상기 전계효과 트랜지스터는 각각 고리형 형상을 가지는 소스 전극, 게이트 전극, 및 드레인 전극을 포함하여 구성된,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 n형 반도체 본체의 상기 제1 면에 상기 애노드 영역으로부터 최외각으로 이격되어 배치되고, 접지된 제1 n+ 반도체 영역을 더 포함하는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 n형 반도체 본체의 상기 제2 면에 상기 애노드 영역으로부터 최외각으로 이격되어 상기 제1 n+ 반도체 영역과 마주보도록 배치되는, 제2 n+ 반도체 영역을 더 포함하는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 n형 반도체 본체의 상기 제1 면과 상기 제2 면에 각각 배치되고, 상기 제1 p+ 반도체 영역들을 기준으로 상기 애노드 영역에 대하여 대향하여 서로 마주보도록 배치된 제2 p+ 반도체 영역들을 더 포함하는,
반도체 드리프트 검출기. - 제 1 항에 있어서,
상기 n형 반도체 본체는 실리콘 또는 게르마늄을 포함하는,
반도체 드리프트 검출기. - 복수의 p+ 반도체 영역들이 형성된 n형 반도체 본체를 제공하는 단계;
상기 n형 반도체 본체 상에 상기 p+ 반도체 영역들을 덮는 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제1 캐패시터 전극 부재를 형성하는 단계;
상기 제1 절연층 상에 상기 제1 캐패시터 전극 부재를 덮고, 절연 부재를 제공하는 제2 절연층을 형성하는 단계; 및
상기 제2 절연층 상에 상기 p+ 반도체 영역들과 전기적으로 연결된 제2 캐패시터 전극 부재를 형성하는 단계;를 포함하고,
상기 제1 캐패시터 전극 부재, 상기 제2 캐패시터 전극 부재, 및 상기 제1 캐패시터 전극 부재와 상기 제2 캐패시터 전극 부재 사이에 개재된 상기 절연부재는 캐패시터형 전압 디바이더를 구성하는,
반도체 드리프트 검출기의 제조 방법. - 제 16 항에 있어서,
상기 제1 캐패시터 전극 부재를 형성하는 단계에서, 상기 제1 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제1 관통전극을 형성하여 상기 p+ 반도체 영역들과 상기 제1 캐패시터 전극 부재를 전기적으로 연결하고,
상기 제2 캐패시터 전극 부재를 형성하는 단계에서, 상기 제2 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제2 관통전극을 형성하여 상기 p+ 반도체 영역들과 상기 제2 캐패시터 전극 부재를 전기적으로 연결하는,
반도체 드리프트 검출기의 제조 방법. - 제 16 항에 있어서,
상기 제2 캐패시터 전극 부재를 형성하는 단계를 수행한 후에,
상기 제2 절연층 상에 상기 제2 캐패시터 전극 부재를 덮는 제3 절연층을 형성하는 단계;
상기 제3 절연층 상에 상기 제2 캐패시터 전극 부재와 전기적으로 연결된 제1 외부 전극을 형성하는 단계; 및
상기 제3 절연층 상에 상기 외부 전극의 일부 영역을 덮는 제4 절연층을 형성하는 단계;를 더 포함하는,
반도체 드리프트 검출기의 제조 방법. - 제 18 항에 있어서,
상기 외부 전극을 형성하는 단계에서, 상기 제3 절연층의 일부 영역을 제거하고 도전물로 충진하여 형성한 제3 관통전극을 형성하여 상기 제2 캐패시터 전극 부재와 상기 외부 전극을 전기적으로 연결하는,
반도체 드리프트 검출기의 제조 방법. - 반도체 드리프트 검출기를 포함하여 구성된 X-선 검출기로서,
상기 반도체 드리프트 검출기는,
제1 면과 제2 면을 가지는 n형 반도체 본체;
상기 n형 반도체 본체의 상기 제1 면에 배치된 애노드 영역;
상기 n형 반도체 본체의 상기 제2 면에 배치된 캐소드 영역;
상기 n형 반도체 본체의 상기 제1 면에 배치되고, 상기 애노드 영역으로부터 이격되어 배치된 복수의 제1 p+ 반도체 영역들; 및
상기 제1 p+ 반도체 영역들 사이에 배치되어, 서로 인접한 두 개의 상기 제1 p+ 반도체 영역들과 전기적으로 연결된 복수의 캐패시터형 전압 디바이더들;을 포함하는,
X-선 검출기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200126342A KR102359160B1 (ko) | 2020-09-28 | 2020-09-28 | 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 x-선 검출기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200126342A KR102359160B1 (ko) | 2020-09-28 | 2020-09-28 | 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 x-선 검출기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102359160B1 true KR102359160B1 (ko) | 2022-02-08 |
Family
ID=80252644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200126342A KR102359160B1 (ko) | 2020-09-28 | 2020-09-28 | 캐패시터형 전압 디바이더를 포함한 반도체 드리프트 검출기, 그 제조 방법, 및 이를 포함하는 x-선 검출기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102359160B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115132875A (zh) * | 2022-07-26 | 2022-09-30 | 核芯光电科技(山东)有限公司 | 一种用于减少电容的Si-PIN探测装置及方法 |
| CN115498063A (zh) * | 2022-07-25 | 2022-12-20 | 核芯光电科技(山东)有限公司 | 一种基于栅极结构的Si-PIN探测装置及其制造方法 |
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| KR101749920B1 (ko) * | 2016-03-02 | 2017-06-22 | 한국과학기술원 | 실리콘 드리프트 디텍터를 이용한 엑스선 검출용 방사선 검출기 |
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2020
- 2020-09-28 KR KR1020200126342A patent/KR102359160B1/ko active IP Right Grant
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| CN115132875B (zh) * | 2022-07-26 | 2024-02-06 | 核芯光电科技(山东)有限公司 | 一种减少Si-PIN探测装置的电容的方法及Si-PIN探测装置 |
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