KR102352520B1 - 내산 층을 가지는 반도체 장치 구조물 및 그 형성 방법 - Google Patents

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Abstract

반도체 장치 구조물 및 그 형성 방법이 제공된다. 반도체 장치 구조물은 기판 위에 형성된 상호연결 구조물 및 그러한 상호연결 구조물 위에 형성된 패시베이션 층을 포함한다. 반도체 장치 구조물은 또한 패시베이션 층 내에 형성된 내산 층, 그리고 내산 층 및 패시베이션 층 위에 형성된 본딩 층을 포함한다. 내산 층은, 약 140 nm보다 큰 두께를 갖는다.

Description

내산 층을 가지는 반도체 장치 구조물 및 그 형성 방법{SEMICONDUCTOR DEVICE STRUCTURE WITH ANTI-ACID LAYER AND METHOD FOR FORMING THE SAME}
반도체 장치가 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 적용예에서 이용되고 있다. 반도체 장치는 전형적으로 물질로 이루어진 절연 또는 유전체 층, 전도성 층, 및 반도체 층을 반도체 기판 위에 순차적으로 침착(depositing)하는 것, 그리고 회로 구성요소 및 요소를 상부에 형성하기 위해서 리소그래피를 이용하여 여러 가지 물질 층을 패터닝하는 것(patterning)에 의해서 제조된다. 많은 집적 회로가 전형적으로 단일 반도체 웨이퍼 상으로 제조되고, 웨이퍼 상의 개별적인 다이(die)가 스크라이브 라인(scribe line)을 따른 집적 회로들 사이의 톱작업(sawing)에 의해서 싱귤레이트된다(singulated). 개별적인 다이가 전형적으로 예를 들어 다중-칩 모듈로, 또는 다른 유형의 패키징으로 별개로 패키지화된다.
이미지 센서가 그러한 이미지 센서 상으로 포커스된 광학적 이미지를 전기 신호로 변환하기 위해서 이용된다. 이미지 센서는 포토다이오드와 같은 광-검출 요소의 어레이를 포함하고, 광-검출 요소는 광-검출 요소 상으로 충돌하는 광의 세기에 상응하는 전기 신호를 생성하도록 구성된다. 전기 신호를 이용하여 상응하는 이미지를 모니터 상에서 디스플레이하거나 광학적 이미지에 관한 정보를 제공한다.
비록 기존의 이미지 센서 장치 구조물 및 그 형성 방법이 그들의 의도된 목적에 일반적으로 적합하지만, 그들이 모든 양태에서 전체적으로 만족스럽지는 않다.
반도체 장치 구조물 및 그 형성 방법이 제공된다. 반도체 장치 구조물은 기판 위에 형성된 상호연결 구조물 및 그러한 상호연결 구조물 위에 형성된 패시베이션 층을 포함한다. 반도체 장치 구조물은 또한 패시베이션 층 내에 형성된 내산 층, 그리고 내산 층 및 패시베이션 층 위에 형성된 본딩 층을 포함한다. 내산 층은, 약 140 nm보다 큰 두께를 갖는다.
본 개시 내용의 양태는, 첨부 도면과 함께 읽을 때, 이하의 상세한 설명으로부터 가장 잘 이해될 수 있다. 산업에서의 표준 실무에 따라서, 여러 가지 특징부가 실제 축척으로(scale) 도시되지 않았다는 것을 주목하여야 할 것이다. 사실상, 여러 가지 특징부의 치수가 설명의 명료함을 위해서 임의적으로 증가 또는 감소될 수 있을 것이다.
도 1a 내지 도 1f는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다.
도 2a 내지 도 2e는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 여러 스테이지의 사시도적 표상을 도시한다.
도 3a 내지 도 3d는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다.
도 4a 내지 도 4e는, 개시 내용의 일부 실시예에 따른, 반도체 장치 구조물을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다.
이하의 개시 내용은 제공된 청구 대상의 여러 가지 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해서, 구성요소 및 배열에 관한 구체적인 예가 이하에서 설명된다. 물론, 이들은 단지 예시적인 것이고 제한적인 것은 아니다. 예를 들어, 이하의 설명에서 제2특징부 상에 또는 그 위에 제1 특징부를 형성하는 것이, 제1 및 제2 특징부가 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 특징부가 제1 및 제2 특징부들 사이에 형성되어 제1 및 제2 특징부들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본 개시 내용이 여러 가지 예에서 참조 번호 및/또는 문자를 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 설명된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 자체적으로 나타내기 위한 것이 아니다.
실시예의 일부 변경예가 설명되어 있다. 여러 도면 또는 예시적인 실시예 전반을 통해서, 유사한 참조 번호가 유사한 요소를 나타내기 위해서 이용되었다. 방법의 이전, 도중, 및 이후에 부가적인 동작이 제공될 수 있다는 것, 그리고 방법의 다른 실시예를 위해서, 설명된 동작 중 일부가 대체되거나 제거될 수 있다는 것을 이해하여야 할 것이다.
반도체 장치 구조물 및 그 형성 방법에 대한 실시예가 제공된다. 도 1a 내지 도 1f는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물(300a)을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다. 구조물(300a)이 후방측면 조명형(backside illuminated)(BSI) 이미지 센서 구조물이다. 도 2a 내지 도 2e는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물(300a)을 형성하는 여러 스테이지의 사시도적 표상을 도시한다.
도 1a를 참조하면, 반도체 장치 구조물(100a)이 기판(102)을 포함한다. 일부 실시예에서, 기판(102)이 웨이퍼의 일부이다. 기판(102)이 전방측면(102a) 및 후방측면(102b)을 구비한다.
기판(102)이 규소 또는 다른 반도체 물질로 제조될 수 있을 것이다. 대안적으로 또는 부가적으로, 기판(102)이 게르마늄과 같은 다른 원소 반도체 물질을 포함할 수 있을 것이다. 일부 실시예에서, 기판(102)이 규소 탄화물, 갈륨 비소, 인듐 비화물, 또는 인듐 인화물과 같은 화합물 반도체로 제조된다. 일부 실시예에서, 기판(102)이 규소 게르마늄, 규소 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물과 같은 합금 반도체로 제조된다. 일부 실시예에서, 기판(102)이 에피택셜 층을 포함한다. 예를 들어, 기판(102)이 벌크(bulk) 반도체 위에 놓이는 에피택셜 층을 구비한다.
기판(102)이 쉘로우 트렌치 아이솔레이션(STI) 피쳐(feature) 또는 규소의 부분적인 산화(LOCOS) 피쳐와 같은 격리 피쳐(108)를 더 포함할 수 있을 것이다. 격리 피쳐가 여러 가지 장치 요소를 형성하고 격리시킬 수 있을 것이다.
기판(102)이 도핑된 영역(미도시)을 더 포함할 수 있을 것이다. 도핑되는 영역이 붕소 또는 BF2, 및/또는 인(P)이나 비소(As)와 같은 n-타입 도펀트로 도핑될 수 있을 것이다. 도핑되는 영역이, P-웰(well) 구조물, N-웰 구조물, 또는 이중-웰 구조물 내에서, 기판(102) 상에 직접적으로 형성될 수 있을 것이다.
게이트 유전체 층(112) 및 게이트 전극 층(114)을 포함하는 트랜지스터가 기판(102)의 전방측면(102a)에 형성된다. 이격부재(116)가 게이트 전극 층(114)의 대향 측벽들 상에 형성된다. 소오스/드레인(S/D) 구조물(118)이 기판(102) 내에 형성된다.
트랜지스터를 포함하는 다른 장치 요소(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적인 금속 산화물 반도체(CMOS) 트랜지스터, 양극 접합 트랜지스터(bipolar junction transistor)(BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(PFET/NFET), 등), 다이오드, 및/또는 다른 적용 가능한 요소가 기판(102) 위에 형성될 수 있을 것이다. 침착, 에칭, 주입, 포토리소그래피, 어닐링, 및/또는 다른 적용 가능한 프로세스와 같은, 여러 가지 프로세스가 실시되어 장치 요소를 형성한다. 일부 실시예에서, 장치 요소가 전공정(front-end-of-line)(FEOL) 프로세스에서 기판(102) 내에 형성된다.
그 후에, 개시 내용의 일부 실시예에 따라, 도 1a에 도시된 바와 같이, 층간 유전체(ILD) 층(110)이 기판(102)의 전방측면(102a) 위에 형성된다. ILD 층(110)이 다중층을 포함할 수 있을 것이다. ILD 층(110)이 규소 산화물(SiOx), 규소 질화물(SixNy), 규소 산질화물(SiON) 또는 로우-k 유전체 물질, 다른 적용 가능한 유전체 물질로 제조된다.
콘택 구조물(120)이 ILD 층(110) 내에 그리고 S/D 구조물(118) 위에 형성된다. 콘택 구조물(120)이, 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 텅스텐 합금, 티탄(Ti), 티탄 합금, 탄탈(Ta), 탄탈 합금, 또는 다른 적용 가능한 물질과 같은 전도성 물질로 제조된다.
상호연결 구조물(130)이 ILD 층(110) 위에 형성된다. 상호연결 구조물(130)이 금속간 유전체(IMD) 층(132), 전도성 비아 플러그(134), 및 전도성 라인(136)을 포함한다. IMD 층(132) 이 단일 층 또는 다중 층일 수 있을 것이다. 전도성 비아 플러그(134) 및 전도성 라인(136)이 IMD 층(132) 내에 형성된다. 전도성 라인(136)이 전도성 비아 플러그(134)를 통해서 다른 인접한 전도성 라인(136)으로 전기적으로 연결된다. 상호연결 구조물(130)이 후공정(back-end-of-line(BEOL)) 프로세스에서 형성된다.
IMD 층(132)이 규소 산화물(SiOx), 규소 질화물(SixNy), 규소 산질화물(SiON), 저 유전 상수(로우-k)의 유전체 물질, 또는 그 조합으로 제조된다. 일부 실시예에서, IMD 층(132)이, 약 2.5 미만의 유전 상수(k)를 가지는 극로우-k(ELK) 유전체 물질로 제조된다. 일부 실시예에서, ELK 유전체 물질이 탄소 도핑된 규소 산화물, 비정질 불화 탄소, 패릴렌(parylene), 비스-벤조시클로부텐(BCB), 폴리테트라플루오로에틸렌(PTFE)(Teflon), 또는 규소 옥시카바이드 중합체(SiOC)를 포함한다. 일부 실시예에서, ELK 유전체 물질이, 수소 실세스퀴옥산(hydrogen silsesquioxane)(HSQ), 다공성 메틸 실세스퀴옥산(MSQ), 다공성 폴리아릴에테르(PAE), 다공성 SiLK, 또는 다공성 규소 산화물(SiO2)과 같은, 기존 유전체 물질의 다공성 버전(porous version)을 포함한다. 일부 실시예에서, IMD 층(132)이 플라즈마 증강 화학기상퇴적(PECVD) 프로세스에 의해서 또는 스핀 코팅 프로세스에 의해서 침착된다.
전도성 비아 플러그(134) 및 전도성 라인(136)이 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 텅스텐 합금, 티탄(Ti), 티탄 합금, 탄탈(Ta) 또는 탄탈 합금으로 독립적으로 제조된다. 일부 실시예에서, 전도성 비아 플러그(134) 및 전도성 라인(136)이 도금 방법에 의해서 형성된다.
도 1a에 도시된 바와 같이, 전도성 라인(136)의 상단 표면이 IMD 층(132)의 상단 표면과 같은 높이이다(level). 다시 말해서, 전도성 라인(136) 및 IMD 층(132)이 공통 평면적이다. 도 1a에 도시된 전도성 피쳐의 금속 라우팅(routing)은 단지 예이다. 대안적으로, 전도성 피쳐의 금속 라우팅의 다른 디자인이 실제 적용예에 따라서 이용될 수 있을 것이다.
도 2a는, 개시 내용의 일부 실시예에 따른, 기판(102) 위의 상호연결 구조물(130)의 사시도적인 표상을 도시한다. 상호연결 구조물(130)이 기판(102)의 전방측면(102a) 위에 형성된다.
상호연결 구조물(130)을 형성한 후에, 개시 내용의 일부 실시예에 따라서, 도 1b에 도시된 바와 같이, 내산 층(146)이 전도성 라인(136)의 상단 표면 및 IMD 층(132)의 상단 표면 위에 형성된다. 산 용액이 하부 층 내로 확산하는 것을 방지하기 위한 양호한 산 저항을 제공하도록 내산 층(146)이 구성된다. 산 용액이 후속 프로세스에서 이용될 수 있을 것이다. 일부 실시예에서, 산 용액이 표면 세정을 위해서 또는 바람직하지 못한 오염물질을 제거하기 위해서 이용된다.
일부 실시예에서, 기판(102)이 웨이퍼의 일부이고, 웨이퍼의 상단 표면이 내산 층(146)으로 완전히 커버된다. 상호연결 구조물(130)의 상단 표면이 내산 층(146)에 의해서 완전히 커버된다. 보다 구체적으로, 패시베이션 층이 상호연결 구조물(130)의 상단 표면과 내산 층(146)의 하단 표면 사이에 형성되지 않는다. 내산 층(146)이 금속 질화물 층(142) 및 금속 층(144)을 포함한다. 금속 질화물 층(142)이 상호연결 구조물(130)의 상단 표면과 직접적으로 접촉한다. 금속 질화물 층(142)이, 금속 층(144)의 금속 원소와 동일한 금속 원소를 포함한다. 일부 실시예에서, 금속 질화물 층(142)이 탄탈 질화물(TaN)이고, 금속 층(144)이 탄탈(Ta)이다. 일부 실시예에서, 탄탈(Ta)이 β 상 탄탈(Ta)이다. β 상 탄탈(Ta)이 α 상 보다 큰 내식성을 갖는다. 일부 다른 실시예에서, 금속 질화물 층(142)이 티탄 질화물(TiN)이고, 금속 층(144)이 티탄(Ti)이다.
일부 실시예에서, 금속 질화물 층(142)이 물리기상퇴적(PVD) 프로세스로 제조된다. 일부 실시예에서, 질소(N2) 및 아르곤(Ar) 가스를 이용하는 것에 의해서 PVD 프로세스가 실시된다. 일부 실시예에서, 질소 가스가 약 20 sccm 내지 약 100 sccm 범위의 유량을 갖는다. 일부 실시예에서, 질소 가스의 유량 대 아르곤(Ar) 가스의 유량의 비율이 0.2 내지 1의 범위이다. 질소 가스의 유량이 20 sccm 보다 작다면 또는 비율이 0.2 보다 작다면, 확산 장벽 성질이 열등할 수 있을 것이다. 질소 가스의 유량이 100 sccm 보다 크다면 또는 비율이 1 보다 크다면, 금속 질화물 층의 형성이 어려워지기 시작할 수 있을 것이다.
일부 실시예에서, 금속 질화물 층(142)이 약 5 nm 내지 약 10 nm 범위의 제1 두께(T1)를 갖는다. 일부 실시예에서, 금속 질화물 층(142)이 약 135 nm 내지 약 240 nm 범위의 제2 두께(T2)를 갖는다. 내산 층(146)의 두께(Tt)가 제1 두께(T1)와 제2 두께(T2)의 합이다. 일부 실시예에서, 내산 층(146)의 두께(Tt)가 약 140 nm 내지 약 250 nm 범위이다. 만약 두께(Tt)가 140 nm 보다 얇다면, 내산 능력 또는 산 저항 성질이 열등할 수 있을 것이고, 그에 따라 하부 층이 에칭될 수 있을 것이다. 만약 내산 층(146)의 두께(Tt)가 250 nm 보다 두껍다면, 오염 위험이 증가될 수 있는데, 이는 침착 시간이 너무 길기 때문이다. 또한, 제조 시간 및 비용이 증가된다.
또한, 내산 층(146)이 확산 장벽 층으로서 이용되도록 구성된다. 확산 장벽 층을 이용하여, 추후에 형성될 본딩 층(150)이 하부 층으로 이동하는 것을 방지한다.
일부 다른 실시예에서, 만약 전도성 구조물 아래의 확산 장벽 층이 140 nm 미만의 두께를 갖는다면, 그러한 두께는 전도성 물질의 이동에 대한 장벽을 형성하기에 충분할 수 있을 것이나, 그 두께는 하부 층이 산 용액에 의해서 에칭되는 것을 방지하기에는 너무 얇다. 산 용액이 얇은 확산 장벽 층을 통해서 용이하게 침투할 수 있을 것이다. 그에 따라, 양호한 내산 성질을 가지기 위해서, 140 nm 보다 두꺼운 두께(Tt)를 가지는, 금속 질화물 층(142) 및 금속 층(144)을 포함하는 내산 층(146)이 제공된다.
도 2b는, 개시 내용의 일부 실시예에 따른, 기판(102) 위의 내산 층(146)의 사시도적인 표상을 도시한다. 보다 구체적으로, 금속 층(144)이 기판(102)의 모든 상단 표면을 커버한다.
내산 층(146)을 형성한 후에, 개시 내용의 일부 실시예에 따라, 도 1c에 도시된 바와 같이, 본딩 층(150)이 내산 층(146) 위에 형성된다. 본딩 층(150)이 다른 층으로 전기적으로 연결되도록 구성된다.
본딩 층(150)이 전도성 물질로 제조된다. 일부 실시예에서, 본딩 층(150)이 알루미늄 구리(AlCu) 합금, 및 95 % 내지 99.5 % 알루미늄 및 0.5% 내지 5% 구리를 포함하는 알루미늄 구리 합금으로 제조된다. 일부 다른 실시예에서, 본딩 층(150)이 알루미늄(Al), 티탄(Ti), 탄탈(Ta), 구리(Cu), 텅스텐(W), 그 합금으로 제조된다. 일부 실시예에서, 본딩 층(150)이 화학기상퇴적(CVD), 물리기상퇴적(PVD), 도금, 또는 다른 적용 가능 프로세스, 등과 같은 침착 프로세스에 의해서 형성된다. 일부 실시예에서, 본딩 층(150)이 약 1200 nm 내지 약 1500 nm 범위의 두께를 갖는다. 일부 실시예에서, 내산 층(146) 대 본딩 층(150)의 비율이 약 4 내지 약 11의 범위이다. 그러한 비율이 전술한 범위 내에 있을 때, 내산 성질이 개선된다.
본딩 층(150)이 형성된 후에, 반도체 장치 구조물(100a)에 대해서 품질 테스트를 실시하였다는 것을 주목하여야 할 것이다. 일부 실시예에서, 품질 테스트가 본딩 능력 테스트 및 내산 테스트를 포함한다. 본딩 층(150)을 형성한 후에, 본딩 능력 테스트를 실시하여, 본딩 층이 큰 힘을 견딜 수 있는지의 여부를 체크한다. 본딩 능력 테스트 이후에, 본딩 층(150)을 제거하여 후속 내산 테스트를 계속 실시할 것이다. 내산 층(146)이 산 용액으로 노출된다. 내산 테스트를 이용하여, 전도성 비아 플러그(134) 및 전도성 라인(136)이 산 용액에 의해서 에칭되는지 또는 그렇지 않는지의 여부를 테스트한다. 일부 실시예에서, 산 용액이, 1:3의 부피비로 농축된 질산(HNO3)과 염산(HCl)을 혼합하는 것에 의해서 형성된 아쿠아 레지아(또한 "왕수"로 지칭된다)이다.
만약 내산 층(146)의 두께가 충분히 두껍지 않다면, 산 용액이 내산 층(146)을 통과하거나 침투할 수 있을 것이고 전도성 비아 플러그(134) 및 전도성 라인(136)의 일부를 에칭할 수 있을 것이다. 140 nm 보다 두꺼운 두께(Tt)를 가지는 내산 층(146)을 형성하는 것에 의해서, 반도체 장치 구조물(100a)이 내산 테스트를 통과한다. 그에 따라, 내산 층(146)은 하부 층을 에칭으로부터 보호한다. 또한, 반도체 장치 구조물(100a)의 신뢰성이 추가적으로 개선된다.
통상적인 품질 테스트는 내산 테스트를 포함하지 않고, 내산 층의 두께를 제어할 필요가 없을 수 있다는 것을 주목하여야 한다. 그러나, 일부 실시예에서, 내산 층(146)의 품질을 보장하기 위해서 내산 테스트가 요구된다. 그에 따라, 내산 테스트를 통과하기 위해서, 개시 내용의 내산 층(146)의 두께가 140 nm 이상으로 양호하게 제어되어야 한다. 만약 내산 층(146)의 두께가 140 nm 보다 얇다면, 하부 층이 용이하게 에칭되고 박층될 수 있을 것이다.
내산 층(146) 및 본딩 층(150)이 동일한 CMP 스테이션에서 순차적으로 실시된다는 것을 주목하여야 한다. 다시 말해서, 침착 프로세스가, 편의 및 효율을 위해서, 다른 스테이션으로 이송되지 않고 현장(in-situ)에서 실시된다.
보호 층(152)이 본딩 층(150) 위에 형성되어 반도체 장치 구조물(100a)을 이송하는 동안에 본딩 층(150)을 일시적으로 보호한다. 보호 층이 형성될 때, 반도체 장치 구조물(100a)이 챔버로부터 제거되고 본딩을 위해서 준비된다. 보호 층(152)이 불활성 금속 물질로 제조된다. 일부 실시예에서, 보호 층(152)이 탄탈(Ta), 티탄(Ti), 철(Fe), 구리(Cu), 또는 그 조합으로 제조된다.
본딩 프로세스에 앞서서, 보호 층(152)이 패시베이션 층(154)에 의해서 대체된다. 일부 실시예에서, 패시베이션 층(154)이 규소 산화물, 도핑되지 않은 규산염 유리, 규소 산질화물, 솔더 레지스트(solder resist)(SR), 규소 질화물, HMDS(헥사메틸디실라잔)과 같은 비-유기성 물질로 제조된다. 일부 다른 실시예에서, 패시베이션 층(154)이, 폴리이미드(PI), 에폭시, 또는 불소(F)-함유 중합체와 같은 중합체 물질로 제조된다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 1c에 도시된 바와 같이, 평탄화 프로세스를 기판(102)의 후방측면(102b) 상에서 실시하여 기판(102)의 후방측면(102b)을 얇게 한다. 일부 실시예에서, 평탄화 프로세스가 화학적 기계적 폴리싱(CMP) 프로세스이다. 평탄화 프로세스는 반도체 장치 구조물(100a)의 높이를 감소시키도록 구성된다.
도 2c는, 개시 내용의 일부 실시예에 따른, 기판(102)의 전방측면(102a) 위의 보호 층(152)의 사시도적인 표상을 도시한다. 보다 구체적으로, 보호 층(152)이 본딩 층(150) 위에 형성된다. 본딩 층(150)의 상단 표면이 보호 층(152)에 의해서 완전히 커버된다.
평탄화 프로세스 이후에, 기판(102)이, 제3 두께(T3)(도 1c에 도시됨) 보다 얇은 제4 두께(T4)(도 1d에 도시됨)를 갖는다.
그 후에, 개시 내용의 일부 실시예에 따라, 이미지 센서 장치 구조물(200a)이 도 1d에 도시된 바와 같이 준비된다. 이미지 센서 장치 구조물(200a)이 기판(202)을 포함한다. 많은 수의 픽셀 영역(210)이 기판(202) 내에 형성된다. 일부 실시예에서, 이미지 센서 장치 구조물(200a)이 로직 장치(예를 들어, 로직 트랜지스터)를 가지지 않거나, 실질적으로 가지지 않는다.
픽셀 영역(210)이 특정의 파장에 상응하는 픽셀(210R, 210G 및 210B)을 포함할 수 있을 것이다. 예를 들어, 픽셀(210R, 210G 및 210B)이 각각 적색, 녹색, 및 청색의 파장 범위에 상응한다. 그에 따라, 픽셀(210R, 210G 및 210B)의 각각이 각각의 파장 범위의 세기(밝기)를 검출할 수 있을 것이다. "픽셀"이라는 용어는, 전자기적 복사선을 전기 신호로 변환하기 위한 피쳐(예를 들어, 광검출기 및 다양한 반도체 장치를 포함하는 회로망)를 포함하는 단위 셀을 지칭한다. 일부 실시예에서, 픽셀(210R, 210G 및 210B)이 광-감지 영역을 포함하는 포토다이오드와 같은 광검출기이다. 광-감지 영역이 장치 기판(102) 내에 형성된 n-타입 및/또는 p-타입 도펀트를 가지는 도핑된 영역일 수 있을 것이다. 광-감지 영역이 이온 주입 프로세스, 확산 프로세스, 또는 다른 적용 가능한 프로세스에 의해서 형성될 수 있을 것이다.
도 2d는, 개시 내용의 일부 실시예에 따른, 본딩 프로세스를 실시하기 이전의 반도체 장치 구조물(100a) 및 이미지 센서 장치 구조물(200a)의 사시도적인 표상을 도시한다. 본딩 프로세스 전에 기판(102)의 후방측면(102b)이 기판(202)의 상단 표면과 대면한다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 1e에 도시된 바와 같이, 반도체 장치 구조물(100a) 및 이미지 센서 장치 구조물(200a)을 함께 본딩하여 3DIC 적층 구조물(300a)을 형성한다. 일부 실시예에서, 기판(102) 및 기판(202) 모두가 규소로 제조되고, 기판(102) 및 기판(202)의 본딩을 위한 본딩 프로세스가 열 및 압력 하에서 실시된다.
그 후에, 일부 실시예에서, 많은 수의 개구부(미도시)가 패시베이션 층(154) 내에 형성되고, 전도성 범프 구조물(156)이 개구부 내에 형성된다. 전도성 범프 구조물(156)이 본딩 층(150)으로 전기적으로 연결된다.
도 2e는, 개시 내용의 일부 실시예에 따른, 본딩 프로세스를 실시한 이후의 반도체 장치 구조물(100a) 및 이미지 센서 장치 구조물(200a)의 사시도적인 표상을 도시한다. 3DIC 적층 구조물(300a)이 반도체 장치 구조물(100a) 및 이미지 센서 장치 구조물(200a)을 포함한다. 픽셀(210R, 210G 및 210B)이 기판(102)의 후방측면(102b) 아래에 형성된다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 1f에 도시된 바와 같이, 도핑된 층(212)이 노출된 픽셀(210R, 210G 및 210B) 위에 형성된다. 일부 실시예에서, 도핑된 층(212)이 픽셀(210R, 210G 및 210B) 상에 직접적으로 형성된다. 도핑된 층(212)이 기판(102)의 후방측면(102b) 위에 형성된다. 도핑된 층(212)이 이미지 센서의 이미지 품질을 개선하도록 구성된다. 일부 실시예에서, 도핑된 영역(212)이 붕소 또는 BF2 와 같은 p-타입 도펀트 및/또는 인(P)이나 비소(As)와 같은 n-타입 도펀트로 도핑된다.
그 후에, 반사방지 층(214)이 도핑된 층(212) 위에 형성된다. 반사방지 층(214)이, 규소 질화물, 규소 산질화물, 또는 다른 적용 가능한 물질과 같은 유전체 물질로 제조된다.
다음에, 컬러 필터 층(216)이 반사방지 층(214) 위에 형성된다. 입사 광이 컬러 필터 층(216)에 의해서 필터링될 수 있을 것이고, 적색 광으로 변형된 바와 같은, 필터링된 입사 광이 픽셀(210R, 210G 및 210B)에 도달할 수 있을 것이다. 일부 실시예에서, 특정의 주파수 대역을 필터링하기 위해서 컬러 필터 층(216)이 염료-계(또는 색소-계) 중합체로 제조된다. 일부 실시예에서, 컬러 필터 층(216)이 컬러 색소를 가지는 수지 또는 다른 유기-계 물질로 제조된다.
그 후에, 마이크로렌즈 층(218)이 컬러 필터 층(216) 위에 형성된다. 각각의 마이크로렌즈가 상응하는 컬러 필터 층(216) 중 하나와 정렬되고, 그에 따라 상응하는 픽셀(210R, 210G 및 210B) 중 하나와 정렬된다. 그러나, 마이크로렌즈가 다양한 적용예에서 다양한 위치에 배열될 수 있다는 것을 주목하여야 할 것이다.
그에 따라, CMOS 이미지 센서 구조물(300a)이 얻어진다. 내산 층(146)이 기판(102)의 후방측면(102b) 위에 형성된다. 다시 말해서, 내산 층(146)이 픽셀(210R, 210G 및 210B) 위에 형성된다. 140 nm 초과의 두께를 가지는 내산 층(146)이 양호한 내산성 성질을 갖는다.
도 3a 내지 도 3d는, 개시 내용의 일부 실시예에 따른, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물(300b)을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다. 구조물(300b)이 전방측면 조명형(BSI) 이미지 센서 구조물이다.
전도성 구조물(156)이 패시베이션 층(154) 내에 형성된다는 것을 제외하고, 도 3a에 도시된 반도체 장치 구조물(100b)이 도 1c에 도시된 반도체 장치 구조물(100a)과 유사하거나 동일하다. 전도성 구조물(156)의 상단 표면이 패시베이션 층(154)의 상단 표면과 같은 높이이다.
그 후에, 개시 내용의 일부 실시예에 따라, 도 3b에 도시된 바와 같이, 이미지 센서 장치 구조물(200b)이 준비된다. 이미지 센서 장치 구조물(200b)이 기판(202) 내에 형성된 픽셀(210R, 210G 및 210B)을 포함한다. 기판(202)이 전방측면(202a) 및 후방측면(202b)을 포함한다. 상호연결 구조물(204)이 기판(202)의 전방측면(202a) 위에 형성된다. 상호연결 구조물(204)이 금속간 유전체(IMD) 층(205), 전도성 라인(206), 및 전도성 비아 플러그(208)를 포함한다. 전도성 라인(206) 및 전도성 비아 플러그(208)가 IMD 층(205) 내에 형성된다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 3c에 도시된 바와 같이, 반도체 장치 구조물(100b) 및 이미지 센서 장치 구조물(200b)을 하이브리드 본딩에 의해서 함께 본딩하여 3DIC 적층 구조물(300b)을 형성한다.
하이브리드 본딩은, 금속-대-금속 본딩 및 비금속-대-비금속 본딩을 포함하는, 적어도 2가지 유형의 본딩을 포함한다. 도 3c에 도시된 바와 같이, 하이브리드 본딩 구조물(305)이 반도체 장치 구조물(100b)과 이미지 센서 장치 구조물(200b) 사이에 형성된다. 하이브리드 본딩 구조물(305)이 금속-대-금속 본딩에 의해서 본딩된 전도성 범프 구조물(156) 및 전도성 라인(206) 그리고 비금속-대-비금속 본딩에 의해서 본딩된 패시베이션 층(154) 및 IMD 층(205)을 포함한다. 일부 실시예에서, 하이브리드 본딩이 N2, Ar, He, 또는 그 조합을 포함하는 불활성 가스로 충진된 분위기와 같은 불활성 분위기 내에서 실시될 수 있을 것이다.
도 3c에 도시된 바와 같이, 본딩 구조물(305)이 전도성 범프 구조물(156)과 전도성 라인(206) 사이에 금속 본딩 계면(305a)를 구비하나, 리플로우(reflow) 프로세스로 인해서 패시베이션 층(154)과 IMD 층(205) 사이에 깨끗한(clear) 비금속 계면을 가지지 않을 수 있을 것이다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 3d에 도시된 바와 같이, 도핑된 층(212)이 노출된 픽셀(210R, 210G 및 210B) 위에 형성된다. 도핑된 층(212)이 기판(202)의 후방측면(202b) 위에 형성된다. 도핑된 층(212)이 이미지 센서의 이미지 품질을 개선하도록 구성된다.
그 후에, 반사방지 층(214)이 도핑된 층(212) 위에 형성된다. 다음에, 컬러 필터 층(216)이 반사방지 층(214) 위에 형성된다. 입사 광이 컬러 필터 층(216)에 의해서 필터링될 수 있을 것이고, 적색 광으로 변형된 바와 같은, 필터링된 입사 광이 픽셀(210R, 210G 및 210B)에 도달할 수 있을 것이다.
그 후에, 마이크로렌즈 층(218)이 컬러 필터 층(216) 위에 형성된다. 마이크로렌즈 층이 상응하는 컬러 필터 층(216) 중 하나와 정렬되고, 그에 따라 상응하는 픽셀(210R, 210G 및 210B) 중 하나와 정렬된다.
그에 따라, CMOS 이미지 센서 구조물(300b)이 얻어진다. 내산 층(146)이 기판(102)의 전방측면(102a) 위에 형성된다. 다시 말해서, 내산 층(146)이 픽셀(210R, 210G 및 210B) 아래에 형성된다. 140 nm 초과의 두께를 가지는 내산 층(146)이 양호한 내산성 성질을 갖는다. 그에 따라, CMOS 이미지 센서 구조물(300b)의 신뢰성이 개선된다.
도 4a 내지 도 4e는, 개시 내용의 일부 실시예에 따른, 반도체 장치 구조물(100c)을 형성하는 여러 스테이지의 횡단면적 표상을 도시한다. 패시베이션 층(160)이 상호연결 구조물(130) 위에 형성되는 것을 제외하고, 반도체 장치 구조물(100c)이 도 1a에 도시된 반도체 장치 구조물(100a)과 유사하거나, 동일하다. 반도체 장치 구조물(100c)을 형성하기 위해서 이용된 프로세스 및 물질이, 반도체 장치 구조물(100a)을 형성하기 위해서 이용된 것과 유사하거나 동일할 수 있고, 여기에서 반복하지 않는다.
도 4a에 도시된 바와 같이, 패시베이션 층(160)이 상호연결 구조물(130) 위에 형성되고, 개구부(162)가 패시베이션 층(160) 내에 형성된다. 개구부(162)가 패터닝 프로세스에 의해서 형성된다.
개구부(162) 형성 후에, 개시 내용의 일부 실시예에 따라서, 도 4b에 도시된 바와 같이, 금속 질화물 층(142) 및 금속 층(144)이 개구부(162) 내에 그리고 패시베이션 층(160) 위에 후속하여 형성된다.
금속 질화물 층(142)이 개구부(162)의 하단 및 측벽 상에 등각적으로(conformally) 형성된다. 금속 질화물 층(142) 및 금속 층(144)이 내산 층(146)으로서 통칭된다. 내산 층(146)은 하부 층이 후속 프로세스에서 침식되는 것을 방지하기 위해서 이용된다.
금속 질화물 층(142)이, 금속 층(144)의 금속 원소와 동일한 금속 원소를 포함한다. 일부 실시예에서, 금속 질화물 층(142)이 탄탈 질화물(TaN)이고, 금속 층(144)이 탄탈(Ta)이다. 일부 다른 실시예에서, 금속 질화물 층(142)이 티탄 질화물(TiN)이고, 금속 층(144)이 티탄(Ti)이다.
금속 층(144)을 형성한 후에, 개시 내용의 일부 실시예에 따라, 도 4c에 도시된 바와 같이, 본딩 층(150)이 개구부(162) 내에 그리고 금속 층(144) 상에 형성된다. 일부 실시예에서, 본딩 층(150)이 AlCu 합금으로 제조된다.
그 후에, 개시 내용의 일부 실시예에 따라서, 도 4d에 도시된 바와 같이, 금속 질화물 층(142), 금속 층(144), 및 본딩 층(150)이 패터닝된다.
그 후에, 전도성 범프 구조물(156)이 본딩 층(150) 상에 형성된다. 개시 내용의 일부 실시예에 따라서, 도 4e에 도시된 바와 같이, 전도성 범프 구조물(156)이 본딩 층(150)으로 전기적으로 연결된다.
내산 층(146) 및 본딩 층(150)이 동일한 CMP 스테이션에서 순차적으로 제공된다는 것을 주목하여야 한다. 다시 말해서, 침착 프로세스가, 편의 및 효율을 위해서, 다른 스테이션으로 이송되지 않고 현장에서 실시된다.
하부 층을 에칭으로부터 또는 제거되는 것으로부터 보호하기 위해서, 개시 내용의 내산 층(146)의 두께가 140 nm 이상으로 양호하게 제어되어야 한다는 것을 주목하여야 할 것이다. 만약 내산 층(146)의 두께가 140 nm 보다 얇다면, 하부 층이 용이하게 에칭되고 박층될 수 있을 것이다.
반도체 장치 구조물 형성 및 그 형성 방법에 대한 실시예가 제공된다. 반도체 장치 구조물이 기판, 및 그러한 기판 위에 형성된 상호연결 구조물을 포함한다. 내산 층이 상호연결 구조물 위에 형성된다. 본딩 층이 내산 층 위에 형성되고 많은 수의 픽셀 영역이 기판의 후방측면 위에 또는 본딩 층 위에 형성된다. 내산 층이, 후속 프로세스에서 이용될 수 있는 산 용액에 의한 손상으로부터 하부 층을 보호하도록 구성된다. 일부 실시예에서, 내산 층이 패시베이션 층 내에 형성된다. 일부 실시예에서, 산의 에칭을 효과적으로 차단하기 위해서, 내산 층이 약 140 nm 초과의 두께를 갖는다. 그에 따라, 반도체 장치 구조물의 신뢰성이 개선된다.
일부 실시예에서, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물이 제공된다. CMOS 이미지 센서 구조물이 전방측면 및 후방측면을 가지는 기판, 그리고 그러한 기판의 전방측면 위에 형성된 상호연결 구조물을 포함한다. CMOS 이미지 센서 구조물이 또한 상호연결 구조물 위에 형성된 내산 층 및 그러한 내산 층 위에 형성된 본딩 층을 포함한다. CMOS 이미지 센서 구조물이 기판의 후방측면 위에 또는 본딩 층 위에 형성된 많은 수의 픽셀을 더 포함한다.
일부 실시예에서, 반도체 장치 구조물이 제공된다. 반도체 장치 구조물이 기판 위에 형성된 상호연결 구조물 및 그러한 상호연결 구조물 위에 형성된 패시베이션 층을 포함한다. 반도체 장치 구조물이 또한 패시베이션 층 내에 형성된 내산 층 및 내산 층 및 패시베이션 층 위에 형성된 본딩 층을 포함한다. 내산 층이, 약 140 nm 초과의 두께를 갖는다.
일부 실시예에서, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하기 위한 방법이 제공된다. 그러한 방법은, 전방측면 및 후방측면을 가지는 기판을 제공하는 단계 그리고 그러한 기판의 전방측면 위에 상호연결 구조물을 형성하는 단계를 포함한다. 그러한 방법은 또한 내산 층을 상호연결 구조물 위에 형성하는 단계 및 본딩 층을 내산 층 위에 형성하는 단계를 포함한다. 그러한 방법은 많은 수의 픽셀을 기판의 후방측면 위에 또는 본딩 층 위에 형성하는 단계를 더 포함한다.
당업자가 본 개시 내용의 양태를 보다 잘 이해할 수 있도록, 전술한 내용이 몇몇 실시예의 특징을 개략적으로 설명하였다. 당업자들이 본원에서 소개된 실시예와 동일한 목적을 달성하고 및/또는 동일한 장점을 성취하기 위해서 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시 내용을 용이하게 이용할 수 있다는 것을, 당업자는 이해하여야 할 것이다. 또한, 당업자는, 그러한 균등한 구성이 본원 개시 내용의 사상 및 범위를 벗어나지 않는다는 것을, 그리고 본원 개시 내용의 사상 및 범위를 벗어나지 않고도 당업자가 여러 가지 변화, 치환, 대안을 안출할 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서 구조물을 형성하는 방법에 있어서,
    전방측면 및 후방측면을 구비하는 기판을 제공하는 단계;
    상기 기판의 상기 전방측면 위에 상호연결 구조물을 형성하는 단계;
    상기 상호연결 구조물 위에 내산(anti-acid) 층을 형성하는 단계;
    상기 내산 층 위에 본딩 층을 형성하는 단계;
    상기 본딩 층의 제1 부분과 접하는 제1 전도성 범프 구조물 및 상기 본딩 층의 제2 부분과 접하는 제2 전도성 범프 구조물을 제공하는 단계 - 상기 내산 층은 상기 제1 전도성 범프 구조물 아래에서부터 상기 제2 전도성 범프 구조물 아래까지 연속적으로 연장됨 -; 및
    상기 기판의 상기 후방측면 위에 또는 상기 본딩 층 위에 복수의 픽셀들을 형성하는 단계
    를 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  2. 제1항에 있어서,
    상기 내산 층을 형성하는 단계 및 상기 본딩 층을 형성하는 단계는 동일한 챔버 내에서 수행되는 것인,
    상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  3. 제1항에 있어서,
    상기 상호연결 구조물 위에 내산 층을 형성하는 단계는
    상기 상호연결 구조물 위에 금속 질화물 층을 형성하는 단계; 및
    상기 금속 질화물 층 위에 금속 층을 형성하는 단계
    를 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  4. 제1항에 있어서,
    상기 상호연결 구조물 위에 내산 층을 형성하는 단계는
    상기 상호연결 구조물의 상단 표면을 커버하는 단계
    를 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  5. 제1항에 있어서,
    상기 상호연결 구조물 위에 내산 층을 형성하는 단계 전에
    상기 상호연결 구조물 위에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 복수의 개구부들을 가지며, 상기 내산 층은 상기 개구부들 내에 형성됨 -
    를 더 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  6. 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 이미지 센서 구조물을 형성하는 방법에 있어서,
    전방측면 및 후방측면을 구비하는 기판을 제공하는 단계;
    상기 기판의 상기 전방측면 위에 상호연결 구조물을 형성하는 단계 - 상기 상호연결 구조물은, 금속 층의 제1 부분, 상기 금속 층의 제2 부분 및 상기 금속 층의 상기 제1 부분과 상기 제2 부분 사이에서 연장되는 유전체 층을 제공하는 상부 표면을 구비함 -;
    상기 상호연결 구조물 위에 내산 층을 형성하는 단계 - 상기 내산 층은 상기 금속 층의 상기 제1 부분 및 상기 제2 부분과 물리적으로 접함 -;
    상기 내산 층 위에 본딩 층을 형성하는 단계; 및
    상기 본딩 층 위에 또 다른 피처를 형성하는 단계 - 상기 또 다른 피처는 또 다른 상호연결 구조물 및 그 위에 배치된 복수의 픽셀들을 구비하는 또 다른 기판 또는 전도성 구조물 중의 하나임 -
    를 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  7. 제6항에 있어서,
    상기 본딩하는 단계는 금속-대-금속 본딩 및 비금속-대-비금속 본딩을 포함하는 하이브리드 본딩하는 단계인 것인,
    상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  8. 제6항에 있어서,
    상기 본딩하는 단계 후에 상기 또 다른 기판 위에 복수의 마이크로렌즈들을 제공하는 단계
    를 더 포함하는, 상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  9. 제6항에 있어서,
    상기 또 다른 피처를 형성하는 단계는, 상기 기판 상의 상기 본딩 층 위에 범프 구조물을 형성하는 단계를 포함하는 것인,
    상보형 금속 산화물 반도체(CMOS) 이미지 센서 구조물을 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    트랜지스터를 구비하는 기판, 기판 위에 배치되며 상기 트랜지스터의 피처들을 상호연결하는 상호연결 구조물을 제공하는 단계;
    상기 상호연결 구조물 위에 금속 층 및 금속 질화물 층을 포함하는 내산 층을 형성하는 단계로서, 상기 내산 층은 상기 상호연결 구조물의 제1 금속 피처 위로부터 상기 상호연결 구조물의 제2 금속 피처 위까지 연속적으로 연장되며, 상기 제1 금속 피처 및 상기 제2 금속 피처는 동일 평면에 있고, 상기 내산 층은 상기 제1 금속 피처 및 상기 제2 금속 피처와 물리적으로 접하는 것인, 내산 층을 형성하는 단계;
    상기 내산 층 위에 전도성 본딩 층을 형성하는 단계;
    내부에 전도성 구조물을 갖는 패시베이션 층을 형성하는 단계; 및
    상기 전도성 구조물 위에 전도성 범프를 퇴적하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
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