KR102347433B1

KR102347433B1 - 채널, 이를 포함하는 회로 보드 및 전자 디바이스

Info

Publication number: KR102347433B1
Application number: KR1020150117547A
Authority: KR
Inventors: 밍후이 한
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-08-20
Filing date: 2015-08-20
Publication date: 2022-01-05
Also published as: TWI689763B; US10153238B2; US20160057852A1; CN105391661A; TW201608302A; CN105391661B; KR20160023594A

Abstract

수신기의 입력에 커플링되는 채널로서, 채널은, 제 1 트레이스; 및 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하는 제 1 기준 평면을 포함하는 제 1 송신 라인을 포함한다.

Description

채널, 이를 포함하는 회로 보드 및 전자 디바이스{CHANNEL, CIRCUIT BOARD AND ELECTRONIC DEVICE INCLUDING THE CHANNEL}

본 기재는 수신 신호들의 품질을 증가시키기 위한 채널, 채널을 포함하는 회로 보드, 및 채널을 포함하는 전자 디바이스와 관련된다.

전기 신호들을 멀티-Gbps 데이터 레이트들로 먼 거리에 걸쳐 송신할 때, 채널 손실 및 심볼간 간섭이 두개의 주요 제한 요인들이다. 기존의 솔루션들은, 유한 임펄스 응답 필터들(FIR들), 연속 시간 선형 등화기들(CTLE들) 및 판정 피드백 등화기들(DFE들)과 같이, 송신기 및 수신기 칩들 내의 등화 방식들에 촛점을 맞춘다. 그러나, 이러한 칩-레벨 솔루션들은, 프로세스 기술 의존적이고, 비교적 높은 전력 소모를 갖고, 상이한 프로세스, 전압 및 온도(PVT) 코너들에 걸쳐 큰 성능 변동들을 갖는다.

한편, 보드(예를 들어, 인쇄 회로 보드 "PCB") 레벨 솔루션들은, 특히 칩-레벨 솔루션들이 예상되는 대로 양호하게 동작하지 않는 경우 칩-레벨 솔루션들을 보완할 수 있다. 예를 들어, 보드 레벨 솔루션들은, 칩-레벨 솔루션들을 재설계하는 것과 연관된 경제적 비용 및 시간을 경감시킬 수 있고, 실리콘 프로세스 기술들과는 독립적일 수 있고, 추가적인 전력 소모 오버헤드를 거의 또는 전혀 갖지 않을 수 있고, 더 작은 성능 변동들을 가질 수 있다.

본 배경 섹션에 개시된 상기 정보는 오직 본 발명의 배경에 대한 이해의 강화를 위한 것이고, 따라서, 종래 기술을 형성하지 않는 정보를 포함할 수 있다.

본 발명의 하나 이상의 실시예들은 수신 신호들의 품질을 증가시키기 위한 채널, 채널을 포함하는 회로 보드 및 채널을 포함하는 전자 디바이스를 제공하는 것이다.

본 발명의 실시예에 따르면, 전자 디바이스는, 송신기; 송신기에 커플링되는 수신기; 및 송신기와 수신기 사이에 커플링되는 제 1 송신 라인을 포함하고, 제 1 송신 라인은, 제 1 트레이스, 및 제 1 트레이스와 중첩하는 복수의 제 1 패턴보이드(void)들을 포함하는 제 1 기준 평면을 포함한다.

복수의 제 1 패턴 보이드들 각각은 제 1 기준 평면을 통해 연장될 수 있다.

제 1 송신 라인의 제 1 말단은 송신기에 커플링될 수 있고, 제 1 송신 라인의 제 2 말단은 수신기에 커플링될 수 있다.

전자 디바이스는, 제 2 송신 라인을 더 포함할 수 있고, 제 2 송신 라인의 제 1 말단은 송신기에 커플링될 수 있고, 제 2 송신 라인의 제 2 말단은 수신기에 커플링될 수 있고, 제 1 송신 라인은 수신기의 입력에서 제 2 송신 라인의 제 2 말단에 커플링될 수 있다.

제 2 송신 라인은, 제 2 트레이스; 및 제 2 트레이스와 중첩하는 복수의 제 2 패턴 보이드들을 포함하는 제 2 기준 평면을 포함할 수 있다.

제 2 송신 라인은, 제 2 트레이스; 및 제 2 트레이스를 따라 연속적인 두께를 갖는 제 2 기준 평면을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 회로 보드는, 송신기에 커플링되는 제 1 단자; 수신기에 커플링되는 제 2 단자; 및 송신기와 수신기 사이에 커플링되는 제 1 송신 라인을 포함하고, 제 1 송신 라인은, 제 1 트레이스; 및 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하는 제 1 기준 평면을 포함한다.

회로 보드는, 제 2 송신 라인을 더 포함할 수 있고, 제 2 송신 라인의 제 1 말단은 송신기에 커플링될 수 있고, 제 2 송신 라인의 제 2 말단은 수신기에 커플링될 수 있고, 제 1 송신 라인은 수신기의 입력에서 제 2 송신 라인의 제 2 말단에 커플링될 수 있다.

본 발명의 다른 실시예에 따르면, 수신기의 입력에 커플링되는 채널은, 제 1 트레이스; 및 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하는 제 1 기준 평면을 포함하는 제 1 송신 라인을 포함한다.

제 1 송신 라인의 제 1 말단은 송신기에 커플링되고, 제 1 송신 라인의 제 2 말단은 수신기에 커플링될 수 있다.

채널은, 제 2 송신 라인을 더 포함할 수 있고, 제 2 송신 라인의 제 1 말단은 송신기에 커플링될 수 있고, 제 2 송신 라인의 제 2 말단은 수신기에 커플링될 수 있고, 제 1 송신 라인은 수신기의 입력에서 제 2 송신 라인의 제 2 말단에 커플링될 수 있다.

제 1 송신 라인의 제 1 말단은 제 2 송신 라인의 제 2 말단에 커플링될 수 있고, 제 1 송신 라인의 제 2 말단은 저항기로 종단될 수 있다.

복수의 제 1 패턴 보이드들 각각은 제 1 기준 평면을 통해 연장될 수 있고, 복수의 제 2 패턴 보이드들 각각은 제 2 기준 평면을 통해 연장될 수 있다.

본 발명의 하나 이상의 실시예들에 따르면 수신 신호들의 품질을 증가시키기 위한 채널, 채널을 포함하는 회로 보드 및 채널을 포함하는 전자 디바이스가 제공된다.

도 1a는, 본 발명의 몇몇 실시예들에 따라, 트레이스의 위치 아래에서 기준 평면에 패턴 보이드들을 포함하는 송신 라인의 사시도를 예시한다.
도 1b는, 본 발명의 몇몇 실시예들에 따라, 트레이스의 위치 위에서 기준 평면에 패턴 보이드들을 포함하는 송신 라인의 사시도를 예시한다.
도 2a는, 도 1a에 도시된 송신 라인의 평면도를 예시한다.
도 2b는, 도 2a에 도시된 송신 라인의 라인 A-A'을 따라 취해진 단면도를 예시한다.
도 2c는, 도 2a에 도시된 송신 라인의 라인 B-B'을 따라 취해진 단면도를 예시한다.
도 3a는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수들에서 송신 라인을 통해 전파하는 신호들의 송신을 억제하기 위해, 디바이스들 사이에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시한다.
도 3b는, 본 발명의 몇몇 실시예들에 따라, 패턴 보이드들이 없는 송신 라인 및 패턴 보이드들을 포함하는 송신 라인을 통해 수신기에서 수신된 신호들을 비교하는 그래프를 예시한다.
도 4a는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수에서 송신 라인을 통해 전파하는 신호들의 송신을 강화시키기 위해, 디바이스들 사이에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시한다.
도 4b는, 본 발명의 몇몇 실시예들에 따라, 패턴 보이드들이 없는 송신 라인 및 패턴 보이드들을 포함하는 송신 라인을 통해 수신기에서 수신된 신호들을 비교하는 그래프를 예시한다.
도 5는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수들에서 송신 라인을 통해 전파하는 신호들의 송신을 강화 및 억제하기 위해, 송신기 및 수신기에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시한다.
도 6은, 본 발명의 몇몇 실시예들에 따라, 전자 디바이스의 상황에서, 트레이스의 위치에 대응하는 패턴 보이드들을 갖는 기준 평면을 포함하는 송신 라인의 예시적인 적용을 예시한다.

이후, 예시적인 실시예들은 첨부된 도면들을 참조하여 더 상세히 설명될 것이고, 도면에서 유사한 참조 부호들은 도면들에 걸쳐 유사한 요소들을 지칭한다. 그러나, 본 발명은 다양한 상이한 형태들로 구현될 수 있고, 본 명세서에서 예시된 실시예들에만 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예들은, 본 개시가 철저하고 완전해지도록, 그리고 본 발명의 양상들 및 특징들을 당업자들에게 완전히 전달하도록 예시들로서 제공된다. 따라서, 본 발명의 양상들 및 특징들의 완전한 이해를 위해 당업자들에게 필수적이지는 않은 프로세스들, 요소들 및 기술들은 설명되지 않을 수 있다. 달리 언급되지 않으면, 첨부된 도면들 및 기재된 설명 전반에 걸쳐 유사한 참조 부호들은 유사한 요소들을 나타내고, 따라서 이들의 설명들은 반복되지 않을 것이다. 도면들에서, 요소들, 층들 및 영역들의 상대적 크기들은 명확화를 위해 과장될 수 있다.

용어들, "제 1", "제 2", "제 3" 등은 본 명세서에서 다양한 요소들, 컴포넌트들, 영역들, 층들 및/또는 부분들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 컴포넌트들, 영역들, 층들 및/또는 부분들이 이러한 용어들에 의해 제한되어서는 안됨을 이해할 것이다. 이러한 용어들은, 하나의 요소, 컴포넌트, 영역, 층 또는 부분을 다른 요소, 컴포넌트, 영역, 층 또는 부분과 구별하기 위해 사용된다. 따라서, 본 발명의 사상 및 범위를 벗어남이 없이, 아래에서 설명되는 제 1 요소, 컴포넌트, 영역, 층 또는 부분은 제 2 요소, 컴포넌트, 영역, 층 또는 부분으로 지칭될 수 있다.

공간적으로 상대적인 용어들, 예를 들어, "밑", "아래", "하부", "하", "위", "상부" 등은, 본 명세서에서 설명의 용이함을 위해, 도면들에 도시된 바와 같은 하나의 요소 또는 특징의, 다른 요소(들) 또는 특징(들)에 대한 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 이용되는 또는 동작되는 디바이스의 상이한 배향들을 포함하도록 의도됨을 이해할 것이다. 예를 들어, 도면들의 디바이스가 뒤집어지면, 다른 요소들 또는 특징들의 "아래" 또는 "밑" 또는 "하"로 설명된 요소들은 그 다른 요소들 또는 특징들의 "위"로 배향될 것이다. 따라서, 예시적인 용어들 "아래" 및 "하"는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 달리 배향될 수 있고(예를 들어, 90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 해석되어야 한다.

요소 또는 층이 다른 요소 또는 층 "위에 있는 것", "그에 접속된 것" 또는 "그에 커플링된 것"으로 지칭되는 경우, 요소 또는 층은, 다른 요소 또는 층의 바로 위에 있거나, 그에 접속되거나, 그에 커플링될 수 있거나, 또는 하나 이상의 개입 요소들 또는 층들이 존재할 수 있음을 이해할 것이다. 또한, 요소 또는 층이 2개의 요소들 또는 층들 "사이"에 있는 것으로 지칭되는 경우, 요소 또는 층은 2개의 요소들 또는 층들 사이의 유일한 요소 또는 층일 수 있거나, 또는 하나 이상의 개입 요소들 또는 층들이 또한 존재할 수 있음을 또한 이해할 것이다.

본 명세서에서 사용되는 용어는, 오직 특정 실시예들을 설명하기 위한 목적이며, 본 발명의 제한으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수형 형태들은, 문맥에서 달리 명시적으로 나타내기 않으면, 복수형 형태들을 포함하도록 의도된다. 용어들 "포함하다", "포함하는", "구비하다" 및/또는 "구비하는"은, 본 명세서에서 사용되는 경우, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지 않음을 추가로 이해할 것이다. 본 명세서에서 사용되는 바와 같이, 용어 "및/또는"은 연관된 나열된 항목들 중 하나 이상의 임의의 그리고 모든 조합들을 포함한다. "적어도 하나"와 같은 표현들은, 요소들의 리스트에 선행되는 경우, 요소들의 전체 리스트를 수정하지만, 리스트의 개별적인 요소들을 수정하지는 않는다.

본 명세서에서 사용되는 바와 같이, 용어 "실질적으로", "약" 및 유사한 용어들은, 정도의 용어로 사용되지는 것이 아니라, 근사치의 용어로 사용되며, 측정된 또는 계산된 값들에서, 당업자들에게 인식될 고유의 편차들을 설명하는 것으로 의도된다. 본 발명의 실시예들을 설명하는 경우 "수 있다"의 이용은 "본 발명의 하나 이상의 실시예들"을 지칭한다. 본 명세서에서 이용되는 바와 같이, 용어들 "이용하다", "이용하는" 및 "이용되는"은 "활용하다", "활용하는" 및 "활용되는"과 동의어로 고려될 수 있다. 또한, 용어 "예시적인"은 예 또는 예증을 지칭하도록 의도된다.

본 명세서에서 설명되는 본 발명의 실시예들에 따른 전자 또는 전기 디바이스들 및 컴포넌트들 및/또는 임의의 다른 관련 디바이스들 또는 컴포넌트들은 임의의 적절한 하드웨어, 펌웨어(예를 들어, 주문형 집적 회로), 소프트웨어, 또는 소프트웨어, 펌웨어 및 하드웨어의 조합을 활용하여 구현될 수 있다. 예를 들어, 이러한 디바이스들의 다양한 컴포넌트들은 하나의 집적 회로(IC) 칩 상에 또는 별개의 IC 칩들 상에 형성될 수 있다. 추가로, 이러한 디바이스들의 다양한 컴포넌트들은, 플렉서블 인쇄 회로 필름, 테이프 캐리어 패키지(TCP), 인쇄 회로 보드(PCB) 등 상에 구현될 수 있다.

달리 정의되지 않으면, 본 명세서에서 이용되는 (기술적 및 과학적 용어들을 포함하는) 모든 용어들은, 본 발명이 속하는 분야의 당업자에게 통상적으로 이해되는 의미과 동일한 의미를 갖는다. 통상적으로 이용되는 사전에 정의된 용어들과 같은 용어들은, 관련 분야 및/또는 본 명세서의 문맥에서 그러한 용어들의 의미와 일치하는 의미를 갖도록 해석되어야 하며, 본 명세서에서 명백하게 그렇게 정의되지 않는 한, 이상화되거나 과도하게 형식적인 관점에서 해석되지 않아야 함을 추가로 이해할 것이다.

일반적으로, 고속 시그널링을 위한 트레이스들(예를 들어, 인쇄 회로 보드 트레이스들)은 균일한 기준 평면(예를 들어, 전력 평면 또는 접지 평면)을 참조한다. 기준 평면 상의 보이드들은 일반적으로 회피되는데, 이는, 보이드들이 트레이스들의 특성 임피던스에서 불연속들을 초래하여, 원치않는 반사들을 초래할 수 있기 때문이다.

그러나, 본 발명의 몇몇 실시예들에 따르면, 패턴 보이드들이 트레이스들에 대응하는 위치들의 기준 평면에 포함되고, 결과적인 반사들은 강한 주파수 의존성을 나타낼 수 있어서, 시그널링의 품질을 증가시킬 수 있다. 예를 들어, 몇몇 실시예들에서, 저주파수에서의 송신이 억제될 수 있어서, 심볼간 간섭을 감소시키는 것을 도울 수 있다. 몇몇 실시예들에서, 고주파수에서의 송신이 강화될 수 있어서, 금속 및 유전체 손실들로부터의 신호 감쇠를 보상할 수 있다. 몇몇 실시예들에서, 저주파수에서의 송신은 억제될 수 있고, 고주파수에서의 송신은 강화될 수 있다.

아래에서 더 상세히 설명될 바와 같이, 기준 평면에 포함된 패턴 보이드들에 의해 유발되는 반사들은 특정 주파수들(예를 들어, 미리 결정된 또는 원하는 주파수들)에서 제어될 수 있어서, 시그널링의 품질이 증가될 수 있다.

도 1a는, 본 발명의 몇몇 실시예들에 따라, 트레이스의 위치 아래에서 기준 평면에 패턴 보이드들을 포함하는 송신 라인의 사시도를 예시하고, 도 1b는, 본 발명의 몇몇 실시예들에 따라, 트레이스의 위치 위에서 기준 평면에 패턴 보이드들을 포함하는 송신 라인의 사시도를 예시한다.

도 1a 및 도 1b를 참조하면, 송신 라인(100)은 하나 이상의 트레이스들(110a 및 110b), 절연 기판(예를 들어, 유전체층)(120) 및 하나 이상의 기준 평면들(예를 들어, 전력 또는 접지 평면)(130 및 130')을 포함할 수 있다. 절연 기판(120)은 임의의 적절한 절연 또는 유전체 재료를 포함할 수 있다. 트레이스(110) 및 기준 평면들(130 및 130')은 임의의 적절한 금속 또는 도전성 재료를 포함할 수 있다.

설명의 편의를 위해, 달리 특정되지 않으면, 하나 이상의 트레이스들(110a 및 110b)은 이하 트레이스(110)로 설명될 것이고, 하나 이상의 기준 평면들(130 및 130')은 이하 기준 평면(130)으로 설명될 것이다.

절연 기판(120)은 기준 평면(130) 상에 형성될 수 있고, 트레이스(110)는 절연 기판(120)에 의해 기준 평면(130)으로부터 절연(예를 들어, 분리)될 수 있다. 기준 평면(130)은, 트레이스(110)의 아래 및/또는 위에 위치되고 트레이스(110)와 중첩하는 하나 이상의 패턴 보이드들(140a, 140b, 140c 및 140d)을 포함할 수 있다. 설명의 편의를 위해, 달리 특정되지 않으면, 하나 이상의 패터닝된 보이드들(140a, 140b, 140c 및 140d)은 이하, 패터닝된 보이드들(140)로 설명될 것이다.

도 1a에 도시된 바와 같이, 송신 라인(100)은, 예를 들어, 마이크로스트립 송신 라인일 수 있고, 따라서, 기준 평면(130)은 트레이스(110) 아래에 있을 수 있다. 그러나, 본 발명은 이에 제한되지 않고, 도 1b에 도시된 바와 같이, 송신 라인(100')은, 예를 들어, 트레이스(110) 위의 기준 평면(130) 및 트레이스(110) 아래의 기준 평면(130')을 포함하는 스트립라인일 수 있다. 따라서, 설명의 편의를 위해, 달리 특정되지 않으면, 송신 라인(100) 및 송신 라인(100')은 이하, 송신 라인(100)으로 설명될 것이다.

패턴 보이드들(140)을 포함하는 송신 라인(100)은 임의의 적절한 제조 프로세스를 이용하여 형성될 수 있다. 예를 들어, 패턴 보이드들(140)은, 트레이스(110)와 중첩하는 기준 평면(130)의 일부를 적어도 부분적으로 에칭함으로써 기준 평면(130)에 형성될 수 있다. 절연 기판(120)은 기준 평면(130) 상에 형성될 수 있고, 패턴 보이드들(140)은 절연 기판(120)으로 채워질 수 있다. 트레이스(110)는 절연 기판(120) 상에 형성될 수 있다.

아래에서 더 상세히 설명될 바와 같이, 패턴 보이드들(140)은, 특정 주파수들(예를 들어, 미리 결정된 또는 원하는 주파수들)의 신호들을 강화 및/또는 억제하기 위해, 트레이스(110)를 통해 전파하는 신호들의 반사들을 제어하도록 활용될 수 있다.

도 2a는, 도 1a에 도시된 송신 라인(100)의 평면도를 예시하고, 도 2b는, 도 2a에 도시된 송신 라인의 라인 A-A'을 따라 취해진 단면도를 예시하고, 도 2c는, 도 2a에 도시된 송신 라인의 라인 B-B'을 따라 취해진 단면도를 예시한다. 설명의 용이함을 위해, 도 2a 내지 도 2c는, 예를 들어, 마이크로스트립 송신 라인에서와 같이, 상기 도 1a에 도시된 바와 같이, 트레이스(110)의 아래에만 기준 평면(130)을 포함하는 송신 라인(100)의 상황에서 도시 및 설명된다. 그러나, 본 발명은 이에 제한되지 않고, 상기 도 1b를 참조하여 설명된 바와 같이, 기준 평면들(130 및 130')은, 예를 들어, 스트립라인 송신 라인의 경우에서와 같이, 트레이스(110) 위 및 아래에 포함될 수 있다. 송신 라인(100)이 트레이스(110)의 위 및 아래에 기준 평면들(130 및 130')을 포함하는 경우, 패턴 보이드들(140)은 트레이스(110) 위의 기준 평면(130) 및/또는 트레이스(110) 아래의 기준 평면(130') 상에 포함될 수 있다.

도 2a 내지 도 2c를 참조하면, 기준 평면(130)은, 트레이스(110)와 중첩하는 기준 평면에 주기적으로 배열되는 패턴 보이드들(140)을 포함할 수 있다. 도 2a에서, 일례로 4개의 보이드들이 도시되지만, 본 발명은 이에 제한되지 않는다. 트레이스(110)는 제 1 방향으로 연장될 수 있고, 패턴 보이드들(140)은 제 1 방향을 따라 배열될 수 있고, 제 1 방향과 교차하는 제 2 방향으로 연장될 수 있다.

각각의 주기는 주기 길이 Λ(예를 들어, 제 1 방향에 평행한 물리적 길이)를 포함할 수 있고, 주기들 각각의 주기 길이 Λ는 서로 동일할 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 그리고 또는 하나 이상의 주기들의 하나 이상의 주기 길이들 Λ는 하나 이상의 다른 주기들의 길이와는 상이할 수 있다.

주기 길이 Λ는, 대응하는 패턴 보이드의 길이 L1(예를 들어, 제 1 방향에 평행한 전체 길이), 및 대응하는 패턴 보이드와 인접 패턴 보이드 사이의 기준 평면의 일부의 길이 L2(예를 들어, 제 1 길이에 평행한 전체 길이)를 포함할 수 있다. 길이 L1 및 길이 L2는 서로 동일할 수 있거나 서로 상이할 수 있다. 길이 L2가 길이 L1보다 큰 경우, 대응하는 반사의 강도가 감소될 수 있다.

도 2b에 도시된 바와 같이, 트레이스(110)는 절연 기판(120)에 의해 기준 평면(130)으로부터 분리될 수 있고, 도 2a 및 도 2c에 도시된 바와 같이, 패턴 보이드들(140a, 140b, 140c 및 140d) 각각은 트레이스(110)와 중첩될 수 있고, 트레이스(110)와 교차할 수 있다.

도 2c에 도시된 바와 같이, 패턴 보이드들(140)의 깊이 D는, 트레이스(110)와 중첩하는 기준 평면(130) 부분의 두께와 동일할 수 있다. 즉, 패턴 보이드들(140)은 기준 평면(130)의 두께 방향에서 기준 평면(130)을 완전히 관통하여 연장될 수 있다. 그러나, 본 발명은 이에 제한되지 않으며, 예를 들어, 몇몇 실시예들에서, 패턴 보이드들(140)의 두께 D는, 트레이스(110)와 중첩하는 기준 평면(130) 부분의 두께보다 작을 수 있고, 그리고/또는 패턴 보이드들(140)은 기준 평면(130)의 두께 방향에서 기준 평면(130)을 완전히 관통하여 연장되지 않을 수 있다.

본 발명의 몇몇 실시예들에 따르면, 패턴 보이드들(140)의 (예를 들어, 평면도에서 관측되는 경우의) 형상은 실질적으로 직사각형일 수 있다.그러나, 본 발명은 이에 제한되지 않으며, 몇몇 실시예들에서, 패턴 보이드들(140)의 (예를 들어, 평면도에서 관측되는 경우의) 형상은, 예를 들어, 정사각형들, 원형들, 육각형들, 삼각형들, 사다리꼴 등과 같은 임의의 적절한 형상일 수 있다. 추가로, 몇몇 실시예들에서, 하나 이상의 패턴 보이드들(140)의 (예를 들어, 평면도에서 관측되는 경우의) 형상은 하나 이상의 다른 패턴 보이드들(140)의 형상과는 상이할 수 있다. 그러나, 형상과는 무관하게, 패턴 보이드들(140)은 트레이스(110)와 주기적으로 중첩하도록 배열될 수 있고, 각각의 주기는 앞서 논의된 바와 같이 주기 길이 Λ를 가질 수 있다.

본 발명의 몇몇 실시예들에 따르면, 주기들의 총 반사는, 각각의 주기로부터 개별적인 반사들이 서로 동위상인 경우, 아래의 방정식 (1)에 의해 정의되는 주파수 f에서 피크일 수 있다.

(1)

위 방정식 (1)에서, Λ는 각각의 주기의 물리적 길이이고, V_eff는 각각의 주기에서 유효 신호 전파 속력이고, n은 0 이상(n>=0)의 정수이다.

도 3a 내지 도 5를 참조하여 추가로 상세히 설명될 바와 같이, 패턴 보이드들(140)을 갖는 기준 평면(130)을 포함하는 송신 라인(100)은, 패턴 보이드들(140)이 없는 송신 라인에 비해, 방정식 (1)에 따라 특정(예를 들어 미리 결정된 또는 원하는) 주파수들(예를 들어, 저주파수)을 억제함으로써 그리고/또는 특정(예를 들어, 미리 결정된 또는 원하는) 주파수들(예를 들어, 고주파수)을 강화시킴으로써 수신기에 의해 수신되는 신호의 품질을 강화시킬 수 있다.

도 3a는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수들에서 송신 라인을 통해 전파하는 신호들의 송신을 억제하기 위해, 디바이스들 사이에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시하고, 도 3b는, 본 발명의 몇몇 실시예들에 따라, 패턴 보이드들이 없는 송신 라인 및 패턴 보이드들을 포함하는 송신 라인을 통해 수신기에서 수신된 신호들을 비교하는 그래프를 예시한다.

도 3a를 참조하면, 회로 또는 회로 보드(300)는, 송신기(310)에 커플링되는 제 1 단자, 수신기(320)에 커플링되는 제 2 단자, 및 도 1a 내지 도 2c를 참조하여 앞서 설명된 바와 같이, 패턴 보이드들을 포함하는 송신 라인(100)을 포함하는 채널(예를 들어, 데이터 채널, 데이터 버스, 데이터 경로 등)을 포함한다. 회로 보드(300)는, 예를 들어, 인쇄 회로 보드(PCB), 플렉서블 인쇄 회로 보드(FPCB) 등과 같은 임의의 적절한 회로 구조를 포함할 수 있다.

송신 라인(100)은, 송신기(310)와 수신기(320) 사이에 커플링되고, 송신기(310)와 수신기(320) 사이에서 신호들을 송신한다. 즉, 송신 라인(100)의 제 1 말단(102)은 송신기(310)의 출력(312a 및 312b)에 커플링되고, 송신 라인(100)의 제 2 말단(104)은 수신기(320)의 입력(322a 및 322b)에 커플링된다. 패턴 보이드들을 갖는 송신 라인(100)이 도 3a에 도시된 바와 같이 송신기(310)와 수신기(320) 사이에 커플링되는 경우, 송신 라인(100)을 통해 전파하는 신호는 특정 주파수들(예를 들어, 미리 결정된 또는 원하는 주파수들)에서 억제될 수 있다.

예를 들어, 도 3b를 참조하면, 점선은, 패턴 보이드들이 없는 송신 라인을 통해 수신된 신호를 표현하고, 실선은, 도 3a에 도시된 것과 같은 패턴 보이드들을 포함하는 송신 라인(100)을 통해 수신되는 신호를 표현한다.

예시의 목적으로, 도 3b는, 600 밀리미터(mm) 길이 트레이스(예를 들어, 더블-데이터 레이트 동작)를 통해 20 기가비트/초(Gb/s)의 레이트로 데이터를 송신하는 것이 설계 목적이라고 가정한다. 수신기에서 신호의 아이 오프닝(eye opening)은, 10 기가헤르쯔(GHz) 주파수의 신호 성분들과 간섭하는 10 GHz 미만의 주파수의 신호 성분들에 의해 제한된다. 따라서, 송신기 및 수신기에서 구현되는 등화 방법들과 같은 기존의 기술들과 함께, 10 GHz 미만의 주파수들의 신호 성분들을 억제함으로써, 수신기에서 아이 오프닝의 개선이 달성될 수 있다.

도 3b에 도시된 바와 같이, 송신 라인(100)에 16 주기의 패턴 보이드들을 포함함으로써 (각각의 주기는 약 15 mm의 주기 길이 Λ를 가짐), 5 GHz의 송신은, 패턴 보이드들이 없는 송신 라인에 비해, 약 7 dB만큼 감소될 수 있다. 그러나, 도 3b는 오직 예로서 제공되고, 따라서, 본 발명은 이에 제한되지 않는다. 예를 들어, 주기들의 수를 조정하는 것은, 감소의 크기 또는 기울기를 조정할 수 있고, 주기 길이 Λ를 조정하는 것은 억제의 위치(예를 들어, 억제될 원하는 주파수)를 조정할 수 있다.

도 4a는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수에서 송신 라인을 통해 전파하는 신호들의 송신을 강화시키기 위해, 디바이스들 사이에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시하고, 도 4b는, 본 발명의 몇몇 실시예들에 따라, 패턴 보이드들이 없는 송신 라인 및 패턴 보이드들을 포함하는 송신 라인을 통해 수신기에서 수신된 신호들을 비교하는 그래프를 예시한다.

도 4a를 참조하면, 회로 또는 회로 보드(400)는, 송신기(410)에 커플링되는 제 1 단자, 수신기(420)에 커플링되는 제 2 단자, 및 도 1a 내지 도 2c를 참조하여 앞서 설명된 바와 같은 패턴 보이드들을 포함하는 제 1 송신 라인(100)과 패턴 보이드들이 없는 제 2 송신 라인(430)을 포함하는 채널을 포함한다. 즉, 제 1 송신 라인(100)은, 제 1 트레이스, 및 제 1 트레이스와 중첩하는 복수의 제 1 보이드들을 갖는 제 1 기준 평면을 포함할 수 있다. 제 2 송신 라인(430)은, 제 2 트레이스, 및 제 2 트레이스를 따라 연속적인(예를 들어, 균일한 또는 실질적으로 균일한) 두께를 갖는 제 2 기준 평면을 포함할 수 있다. 회로 보드(400)는 임의의 적절한 회로 구조, 예를 들어, PCB, FPCB 등을 포함할 수 있다.

제 1 및 제 2 송신 라인들(100 및 430)은 송신기(410)와 수신기(420) 사이에 커플링되고, 송신기(410)와 수신기(420) 사이에서 신호들을 송신한다. 즉, 제 2 송신 라인(430)의 제 1 말단(432)은 송신기(410)의 출력(412a 및 412b)에 커플링되고, 제 2 송신 라인(430)의 제 2 말단(434)은 수신기(420)의 입력(422a 및 422b)에 커플링된다. 패턴 보이드들을 포함하는 제 1 송신 라인(100)은, 수신기(420)의 입력(422a 및 422b)에 커플링되는 제 2 송신 라인(430)의 제 2 말단(434) 근처에서 (또는 제 2 말단(434)에서) 제 2 송신 라인(430)에 커플링된다. 즉, 제 1 송신 라인(100)의 제 1 말단(102)은, 수신기(420)의 입력(422a 및 422b)에 커플링되는 제 2 송신 라인(430)의 제 2 말단(434) 근처에서 (또는 제 2 말단(434)에서) 커플링된다.

제 1 송신 라인(100)의 제 2 말단(104)은, 반사 제어를 위해, 그리고 수신기(420)의 입력(422a 및 422b)의 DC 바이어스를 설정하기 위해 종단될 수 있다. 예를 들어, 제 1 송신 라인(100)의 제 2 말단(104)은 저항기 R로 종단될 수 있다. 저항기 R은, 제 2 송신 라인(430)의 임피던스 값과 동일하거나 실질적으로 동일한 임피던스 값을 가질 수 있고, 수신기(420)의 입력(422a 및 422b)은 도 4a에 도시된 바와 같이 종단되지 않고 유지될 수 있다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들어, 저항기 R의 임피던스는 임의의 적절한 임피던스일 수 있고, 수신기(420)의 입력(422a 및 422b)은 수신기 칩 내에서 또한 종단될 수 있다. 예를 들어, 저항기 R의 임피던스는, 제 1 송신 라인(100)의 원하는 반사 특성에 기초하여 실험적으로 결정될 수 있다. 수신기(420)의 입력이 또한 수신기 칩 내에서 종단되면, 제 1 송신 라인(100)의 반사 특성들은 저항기 R의 임피던스 값 및 수신기 칩 내의 종단된 입력의 임피던스 값의 다양한 여러 조합들로 미세-튜닝될 수 있다.

도 4a에 도시된 바와 같이, 제 1 및 제 2 송신 라인들(100 및 430)이 송신기(410)와 수신기(420) 사이에 커플링되는 경우, 제 1 송신 라인(100)은 특정 주파수들(예를 들어, 미리 결정된 또는 원하는 주파수들)에서 제 1 송신 라인을 통해 전파하는 신호의 반사들을 강화시킬 수 있다.

예를 들어, 도 4b를 참조하면, 점선은, 제 1 송신 라인에 커플링된 패턴 보이드들을 포함하는 제 1 송신 라인(100) 없이, 제 2 송신 라인(430)을 통해 수신된 신호를 표현하고, 실선은, 도 4a에 도시된 것과 유사하게, 제 2 송신 라인(430)에 커플링된 패턴 보이드들을 포함하는 제 1 송신 라인(100) 및 제 2 송신 라인(430)을 통해 수신된 신호를 표현한다.

예시의 목적으로, 도 4b는, 설계 목적이 도 3b의 설계 목적과 동일하다고, 즉, 600 mm 길이 트레이스(예를 들어, 더블-데이터 레이트 동작)를 통해 20 Gb/s의 레이트로 데이터를 전송하는 것이 설계 목적이라고 가정한다. 수신기에서 신호의 아이 오프닝은, 10 GHz와 동일한 주파수에서 신호 성분의 감쇠(예를 들어, 심각한 감쇠)에 의해 제한될 수 있다. 따라서, 10 GHz와 동일한 주파수에서 신호 성분을 강화시킴으로써, 수신기에서의 아이 오프닝의 개선이 달성될 수 있다.

도 4b에 도시된 바와 같이, 수신기(420)의 입력 근처에서 제 2 송신 라인(430)에 커플링된 제 1 송신 라인(100)에 16 주기의 패턴 보이드들을 포함함으로써 (각각의 주기는 약 9 mm의 주기 길이 Λ를 가짐), 10 GHz의 송신은, 제 2 송신 라인에 커플링된 제 1 송신 라인(100)이 없는 제 2 송신 라인(430)에 비해, 4dB 초과만큼 강화될 수 있다. 그러나, 도 4b는, 오직 예로 제공되며, 따라서, 본 발명은 그에 제한되지 않는다. 예를 들어, 주기들의 수를 조정하는 것은, 강화의 크기 또는 기울기를 조정할 수 있고, 주기 길이 Λ를 조정하는 것은 강화의 위치(예를 들어, 강화될 원하는 주파수)를 조정할 수 있다.

도 5는, 본 발명의 몇몇 실시예들에 따라, 특정 주파수들에서 송신 라인을 통해 전파하는 신호들의 송신을 강화 및 억제하기 위해, 송신기 및 수신기에 커플링되는 패턴 보이드들을 포함하는 송신 라인의 예를 예시한다.

도 5를 참조하면, 회로 또는 회로 보드(500)는, 송신기(510)에 커플링되는 제 1 단자, 수신기(520)에 커플링되는 제 2 단자, 및 도 1a 내지 도 2c를 참조하여 앞서 설명된 바와 같은 패턴 보이드들을 포함하는 제 1 송신 라인(100-1)과 도 1a 내지 도 2c를 참조하여 앞서 설명된 바와 같이 패턴 보이드들을 포함하는 제 2 송신 라인(100-2)을 포함하는 채널을 포함한다. 회로 보드(500)는, 임의의 적절한 회로 구조, 예를 들어, PCB, FPCB 등을 포함할 수 있다.

제 1 및 제 2 송신 라인들(100-1 및 100-2)은 송신기(510)와 수신기(520) 사이에 커플링되고, 송신기(510)와 수신기(520) 사이에서 신호들을 송신한다. 즉, 제 1 송신 라인(100-1)의 제 1 말단(102-1)은 송신기(510)의 출력(512a 및 512b)에 커플링되고, 제 1 송신 라인(100-1)의 제 2 말단(104-1)은 수신기(520)의 입력(522a 및 522b)에 커플링된다. 제 2 송신 라인(100-2)은, 수신기(520)의 입력(522a 및 522b)에 커플링되는 제 1 송신 라인(100-1)의 제 2 말단(104-1) 근처에서 (또는 제 2 말단(104-1)에서) 제 1 송신 라인(100-1)에 커플링된다. 즉, 제 2 송신 라인(100-2)의 제 1 말단(102-2)은, 수신기(520)의 입력(522a 및 522b)에 커플링되는 제 1 송신 라인(100-1)의 제 2 말단(104-1) 근처에서 (또는 제 2 말단(104-1)에서) 커플링된다.

제 2 송신 라인(100-2)의 제 2 말단(104-2)은 반사 제어를 위해, 그리고 수신기(520)의 입력(522a 및 522b)의 DC 바이어스를 설정하기 위해 종단될 수 있다. 예를 들어, 제 2 송신 라인(100-2)의 제 2 말단(104-2)은 저항기 R로 종단될 수 있다.

제 1 송신 라인(100-1)은, 제 1 트레이스, 및 제 1 트레이스와 중첩하는 복수의 제 1 보이드들을 포함하는 제 1 기준 평면을 포함할 수 있다. 제 2 송신 라인(100-2)은 제 2 트레이스, 및 제 2 트레이스와 중첩하는 복수의 제 2 보이드들을 포함하는 제 2 기준 평면을 포함할 수 있다. 제 1 송신 라인(100-1) 및 제 2 송신 라인(100-2)은, 앞서 설명된 도 1 내지 도 4a의 송신 라인과 각각 동일하거나 실질적으로 동일할 수 있고, 따라서, 그에 대한 상세한 설명은 생략될 것이다. 따라서, 도 5에 도시된 바와 같이, 제 1 및 제 2 송신 라인들(100-1 및 100-2)이 송신기(510)와 수신기(520) 사이에 커플링되는 경우, 제 1 송신 라인(100-1)은, 제 1 주파수(예를 들어, 미리 결정된 또는 원하는 주파수)로 제 1 송신 라인을 통해 전파하는 신호의 반사들을 억제할 수 있고, 제 2 송신 라인(100-2)은, 제 1 주파수와는 상이한 제 2 주파수(예를 들어, 미리 결정된 또는 원하는 주파수)로 제 2 송신 라인을 통해 전파하는 신호의 반사들을 강화할 수 있다. 몇몇 실시예들에 따르면, 제 1 주파수는 제 2 주파수보다 낮을 수 있다.

도 6은, 본 발명의 몇몇 실시예들에 따라, 전자 디바이스의 상황에서, 트레이스의 위치에 대응하는 패턴 보이드들을 갖는 기준 평면을 포함하는 송신 라인의 예시적인 적용을 예시한다.

도 6을 참조하면, 전자 디바이스(600)는, 도 1a 내지 도 5를 참조하여 앞서 설명된 바와 같은 패턴 보이드들을 포함하는 하나 이상의 송신 라인들(100)을 포함할 수 있다. 전자 디바이스(600)는, 예를 들어, 디스플레이 디바이스, 모바일 디바이스, 터치 패드, 컴퓨터, 블레이드 서버, 데이터 저장 클러스터 등과 같은 임의의 적절한 전자 디바이스일 수 있다.

전자 디바이스(600)가 디스플레이 디바이스이면, 디스플레이 디바이스는, 타이밍 제어기(610), 스캔 드라이버(620), 데이터 드라이버(630) 및 디스플레이 영역(640) 내의 복수의 픽셀들 Px를 포함할 수 있다. 복수의 픽셀들 Px 각각은, 스캔 라인들 SL1 내지 SLn과 데이터 라인들 DL1 내지 DLj의 교차 구역들에서, 스캔 라인들 SL1 내지 SLn(여기서 n은 양의 정수임) 및 데이터 라인들 DL1 내지 DLj(여기서 j는 양의 정수임) 중 각각의 라인들에 커플링된다. 픽셀들 Px 각각은, 스캔 신호가 스캔 라인들 SL1 내지 SLn의 각각의 라인을 통해 스캔 드라이버(620)로부터 수신되는 경우, 데이터 라인들 DL1 내지 DLj의 각각의 라인을 통해 데이터 드라이버(630)로부터 데이터 신호를 수신한다.

타이밍 제어기(610)는 외부 소스(예를 들어, 타이밍 제어기 외부의 소스)로부터 이미지 신호 Image, 동기화 신호 Sync 및 클럭 신호 CLK를 수신한다. 타이밍 제어기(610)는 이미지 데이터 DATA, 데이터 드라이버 제어 신호 DCS 및 스캔 드라이버 제어 신호 SCS를 생성한다. 동기화 신호 Sync는 수직 동기화 신호 Vsync 및 수평 동기화 신호 Hsync를 포함할 수 있다.

타이밍 제어기(610)는, 송신 라인들(100)을 포함하는 각각의 채널들을 통해 데이터 드라이버(630) 및 스캔 드라이버(620)에 커플링된다 (예를 들어, 접속된다). 타이밍 제어기(610)는 각각의 송신 라인들(100)을 통해, 이미지 데이터 DATA 및 데이터 드라이버 제어 신호 DCS를 데이터 드라이버(630)에 송신하고, 스캔 드라이버 제어 신호 SCS를 스캔 드라이버(620)에 송신한다. 본 발명의 실시예들에 따른 송신 라인들(100) 각각은, 앞서 도 1a 내지 도 5를 참조하여 상세히 설명된 송신 라인들 중 임의의 송신 라인과 동일한 또는 실질적으로 동일한 구조를 갖는 송신 라인들을 포함할 수 있고, 따라서, 그에 대한 상세한 설명은 생략될 것이다.

따라서, 본 발명의 몇몇 실시예들에 따른 송신 라인은, 트레이스 위 및/또는 아래에 위치되고 트레이스와 중첩하는 기준 평면에 하나 이상의 패턴 보이드들을 포함할 수 있다. 패턴 보이드들은, 특정 주파수들(예를 들어, 미리 결정된 또는 원하는 주파수들)의 신호들을 강화 및/또는 억제하기 위해, 트레이스를 통해 전파하는 신호들의 반사들을 제어하도록 활용될 수 있다.

몇몇 실시예들에서, 패턴 보이드들을 포함하는 송신 라인의 일 말단은 송신기에 커플링될 수 있고, 패턴 보이드들을 포함하는 송신 라인의 다른 말단은 수신기에 커플링될 수 있어서, 저주파수에서의 송신을 억제하여, 심볼간 간섭을 감소시키는 것을 도울 수 있다.

몇몇 실시예들에서, 패턴 보이드들을 포함하는 송신 라인은, 수신기의 입력에서 (또는 그 근처에서) 균일한 또는 실질적으로 균일한 기준 평면을 포함하는 송신 라인에 커플링되어, 고주파수에서의 송신을 강화할 수 있고, 이는, 금속 및 유전체 손실들로부터의 신호 감쇠를 보상할 수 있다.

몇몇 실시예들에서, 패턴 보이드들을 포함하는 제 1 송신 라인은 송신기를 수신기에 커플링시킬 수 있고, 패턴 보이드들을 포함하는 제 2 송신 라인은 수신기의 입력에서 (또는 그 근처에서) 제 1 송신 라인에 커플링되어, 저주파수에서의 송신을 억제하고 고주파수에서의 송신을 강화할 수 있다.

본 발명은 예시적인 실시예들을 참조하여 설명되었지만, 본 발명의 사상 및 범위를 모두 벗어남이 없이, 설명된 실시예들에 대한 다양한 변화들 및 변형들이 수행될 수 있음을 당업자들은 인식할 것이다. 게다가, 다양한 분야의 당업자들은, 본 명세서에서 설명된 본 발명이 다른 작업들에 대한 솔루션들 및 다른 애플리케이션들에 대한 적응들을 제시할 것을 인식할 것이다. 본 발명의 사상 및 범위를 모두 벗어남이 없이, 본 명세서의 청구항들에 의해, 본 발명의 모든 이러한 이용들, 및 본 개시의 목적을 위해 본 명세서에서 선택된 본 발명의 예시적인 실시예들에 대해 행해질 수 있는 이러한 변화들 및 변형들을 커버하는 것이 본 출원인의 의도이다. 따라서, 본 발명의 예시적인 실시예들은 모든 양상들에서 제한적인 것이 아니라 예시적인 것으로 고려되어야 하며, 본 발명의 사상 및 범위는 첨부된 청구항들 및 이들의 균등물들에 의해 나타난다.

Claims

전자 디바이스로서,
송신기;
상기 송신기에 커플링되는 수신기;
상기 송신기와 상기 수신기 사이에 커플링되는 제 1 송신 라인; 및
제2 송신 라인을 포함하고,
상기 제 1 송신 라인은,
절연 기판;
제 1 트레이스;
제 2 트레이스; 및
상기 절연 기판 위에 위치하는 제 1 기준 평면을 포함하고,
상기 제 1 기준 평면은 상기 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하고,
상기 복수의 제 1 패턴 보이드들은 상기 절연 기판으로 채워져 있고,
상기 제 2 송신 라인의 제 1 말단은 상기 송신기에 커플링되고, 상기 제 2 송신 라인의 제 2 말단은 상기 수신기에 커플링되고,
상기 제 1 송신 라인의 제 1 말단은 상기 수신기의 입력에서 상기 제 2 송신 라인의 상기 제 2 말단에 커플링되어 상기 송신기와 상기 수신기 사이에서 전송되는 신호의 반사들을 강화하고,
상기 제 1 송신 라인은, 상기 제 1 트레이스를 상기 제 2 트레이스에 직접 연결하는 저항기를 더 포함하여, 상기 제 1 송신 라인의 제 2 말단에서 상기 저항기의 제 1 말단은 상기 제 1 트레이스에 직접 연결되고, 상기 저항기의 제 2 말단은 상기 제 2 트레이스에 직접 연결되는,
전자 디바이스.
제 1 항에 있어서,
상기 복수의 제 1 패턴 보이드들 각각은 상기 제 1 기준 평면을 통해 연장되는,
전자 디바이스.
제 1 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스와 중첩하는 복수의 제 2 패턴 보이드들을 포함하는 제 2 기준 평면을 포함하는,
전자 디바이스.
제 3 항에 있어서,
상기 제 1 송신 라인은 제 1 주파수에서 상기 신호의 반사들을 강화하도록 구성되고,
상기 제 2 송신 라인은 상기 제 1 주파수와 다른 제 2 주파수에서 상기 신호의 반사들을 억제하도록 구성되는,
전자 디바이스.
제 1 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스를 따라 연속적인 두께를 갖는 제 2 기준 평면을 포함하는,
전자 디바이스.
제 1 항에 있어서,
상기 신호의 강화된 반사들은 상기 복수의 제 1 패턴 보이드들 사이의 주기에 의해 정의되는 소정의 주파수를 포함하는,
전자 디바이스.
회로 보드로서,
송신기에 커플링되는 제 1 단자;
수신기에 커플링되는 제 2 단자;
상기 제 1 단자와 상기 제 2 단자 사이에 커플링되는 제 1 송신 라인; 및
제 2 송신 라인을 포함하고,
상기 제 1 송신 라인은,
절연 기판;
제 1 트레이스;
제 2 트레이스; 및
상기 절연 기판 위에 위치하는 제 1 기준 평면을 포함하고,
상기 제 1 기준 평면은 상기 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하고,
상기 복수의 제 1 패턴 보이드들은 상기 절연 기판으로 채워져 있고,
상기 제 2 송신 라인의 제 1 말단은 상기 제 1 단자에 커플링되고, 상기 제 2 송신 라인의 제 2 말단은 상기 제 2 단자에 커플링되고,
상기 제 1 송신 라인의 제 1 말단은 상기 제 1 단자의 입력에서 상기 제 2 송신 라인의 상기 제 2 말단에 커플링되어 상기 제 1 단자와 상기 제 2 단자 사이에서 전송되는 신호의 반사들을 강화하고,
상기 제 1 트레이스를 상기 제 2 트레이스에 연결하는 저항기를 더 포함하여, 상기 제 1 송신 라인의 제 2 말단에서 상기 저항기의 제 1 말단은 상기 제 1 트레이스에 직접 연결되고, 상기 저항기의 제 2 말단은 상기 제 2 트레이스에 직접 연결되는,
회로 보드.
제 7 항에 있어서,
상기 복수의 제 1 패턴 보이드들 각각은 상기 제 1 기준 평면을 통해 연장되는,
회로 보드.
제 7 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스와 중첩하는 복수의 제 2 패턴 보이드들을 포함하는 제 2 기준 평면을 포함하는,
회로 보드.
제 9 항에 있어서,
상기 제 1 송신 라인은 제 1 주파수에서 상기 신호의 반사들을 강화하도록 구성되고,
상기 제 2 송신 라인은 상기 제 1 주파수와 다른 제 2 주파수에서 상기 신호의 반사들을 억제하도록 구성되는,
회로 보드.
삭제
제 7 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스를 따라 연속적인 두께를 갖는 제 2 기준 평면을 포함하는,
회로 보드.
수신기의 입력에 커플링되는 채널로서,
상기 채널은 제 1 송신 라인 및 제 2 송신 라인을 포함하고,
상기 제 1 송신 라인은,
절연 기판;
제 1 트레이스;
제 2 트레이스; 및
상기 절연 기판 위에 위치하는 제 1 기준 평면을 포함하고,
상기 제 1 기준 평면은 상기 제 1 트레이스와 중첩하는 복수의 제 1 패턴 보이드들을 포함하고,
상기 복수의 제 1 패턴 보이드들은 상기 절연 기판으로 채워져 있고,
상기 제 2 송신 라인의 제 1 말단은 송신기에 커플링되고, 상기 제 2 송신 라인의 제 2 말단은 상기 수신기에 커플링되고,
상기 제 1 송신 라인의 제 1 말단은 상기 수신기의 입력에서 상기 제 2 송신 라인의 상기 제 2 말단에 커플링되어 상기 송신기와 상기 수신기 사이에서 전송되는 신호의 반사들을 강화하고,
상기 제 1 송신 라인의 제 2 말단은, 상기 제 1 트레이스를 상기 제 2 트레이스에 연결하는 저항기로 종단되고, 상기 저항기의 제 1 말단은 상기 제 1 트레이스에 직접 연결되고, 상기 저항기의 제 2 말단은 상기 제 2 트레이스에 직접 연결되는,
채널.
제 13 항에 있어서,
상기 복수의 제 1 패턴 보이드들 각각은 상기 제 1 기준 평면을 통해 연장되는,
채널.
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제 13 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스를 따라 연속적인 두께를 갖는 제 2 기준 평면을 포함하는,
채널.
제 13 항에 있어서,
상기 제 2 송신 라인은,
제 3 트레이스; 및
상기 제 3 트레이스와 중첩하는 복수의 제 2 패턴 보이드들을 포함하는 제 2 기준 평면을 포함하는,
채널.
제 19 항에 있어서,
상기 복수의 제 1 패턴 보이드들 각각은 상기 제 1 기준 평면을 통해 연장되고,
상기 복수의 제 2 패턴 보이드들 각각은 상기 제 2 기준 평면을 통해 연장되는,
채널.
제 13 항에 있어서,
상기 제 1 송신 라인은 제 1 주파수에서 상기 신호의 반사들을 강화하도록 구성되고,
상기 제 2 송신 라인은 상기 제 1 주파수와 다른 제 2 주파수에서 상기 신호의 반사들을 억제하도록 구성되는,
채널.