TWI689763B - 包含圖案空隙之電性通道及包含該電性通道之電子裝置及電路板 - Google Patents

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TWI689763B
TWI689763B TW104127132A TW104127132A TWI689763B TW I689763 B TWI689763 B TW I689763B TW 104127132 A TW104127132 A TW 104127132A TW 104127132 A TW104127132 A TW 104127132A TW I689763 B TWI689763 B TW I689763B
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Abstract

一種用以耦合至一接收器之一輸入端之通道，該通道包含一第一傳輸線，該第一傳輸線包含：一第一軌跡線；以及一第一基準平面，該第一基準平面包含與該第一軌跡線交疊之複數個第一圖案空隙。

Description

包含圖案空隙之電性通道及包含該電性通道之電子裝置及 電路板
[優先權聲明]
本發明專利申請案主張於2014年8月20日提出申請且名稱為「在一印刷電路板之基準平面上具有圖案空隙的電性傳訊(ELECTRICAL SIGNALING WITH PATTERN VOIDS ON A PCB’S REFERENCE PLANES)」之美國第62/039,866號臨時專利申請案之優先權及權利，該美國臨時專利申請案之全部內容以引用方式併入本文中。
本發明是關於一種電性通道及包含該電性通道之電子裝置及電路板。更具體而言，本發明是關於一種包含圖案空隙之電性通道及包含該電性通道之電子裝置及電路板。
以每秒數十億位元(Gbps)之資料速率在長距離傳輸電性訊號時，通道損失(channel loss)及符碼間干擾(inter-symbol interference)是兩個主要限制因素。現有解決方案集中於傳送器晶片及接收器晶片內的等化方案， 例如有限脈衝響應濾波器(finite impulse response filters；FIRs)、連續時間線性等化器(continuous time linear equalizers；CTLEs)、以及決策回饋等化器(decision feedback equalizers；DFEs)。然而，該等晶片級解決方案依賴於製程技術、具有相對高的功耗且在不同製程、電壓及溫度(PVT)情況下的效能變化大。
另一方面，電路板(例如，印刷電路板「PCB」)級解決方案可補充晶片級解決方案，尤其是在晶片級解決方案無法如所預期般具有良好表現時。舉例而言，電路板級解決方案可有助於降低與重新設計晶片級解決方案相關聯的財務成本及時間、可獨立於矽製程技術、可具有很少的額外功耗開銷或無額外功耗開銷且可具有較小的效能變化。
在先前技術部分中所揭示之上述資訊僅用於增強對本發明技術背景之理解，因此其可包含不形成先前技術之資訊。
本發明之一或多個實施例之態樣是關於一種用於提高所接收訊號之品質之通道、一種包含該通道之電路板以及一種包含該通道之電子裝置。
根據本發明之一實施例，一種電子裝置包含：一傳送器；一接收器，耦合至該傳送器；以及一第一傳輸線，耦合於該傳送器與該接收器之間，該第一傳輸線包含：一第一軌跡線；以及一第一基準平面，包含與該第一軌跡線交疊之複數個第一圖案空隙。
各該第一圖案空隙可延伸貫穿該第一基準平面。
該第一傳輸線之一第一端可耦合至該傳送器，且該第一傳輸線之一第二端可耦合至該接收器。
該電子裝置可更包含一第二傳輸線，該第二傳輸線之一第一端可耦合至該傳送器，該第二傳輸線之一第二端可耦合至該接收器，且該第一傳輸線可在該接收器之一輸入端耦合至該第二傳輸線之該第二端。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
根據本發明之另一實施例，一種電路板包含：一第一端子，用以耦合至一傳送器；一第二端子，用以耦合至一接收器；以及一第一傳輸線，耦合於該傳送器與該接收器之間，該第一傳輸線包含：一第一軌跡線；以及一第一基準平面，包含與該第一軌跡線交疊之複數個第一圖案空隙。
各該第一圖案空隙可延伸貫穿該第一基準平面。
該第一傳輸線之一第一端可耦合至該傳送器，且該第一傳輸線之一第二端可耦合至該接收器。
該電路板可更包含一第二傳輸線，該第二傳輸線之一第一端可耦合至該傳送器，該第二傳輸線之一第二端可耦合至該接收器，且該第一傳輸線可在該接收器之一輸入端耦合至該第二傳輸線之該第二端。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
根據本發明之另一實施例，一種用以耦合至一接收器之一輸入端之通道包含一第一傳輸線，該第一傳輸線包含：一第一軌跡線；以及一第一基準平面，包含與該第一軌跡線交疊之複數個第一圖案空隙。
各該第一圖案空隙可延伸貫穿該第一基準平面。
該第一傳輸線之一第一端可耦合至一傳送器，且該第一傳輸線之一第二端可耦合至該接收器。
該通道可更包含一第二傳輸線，該第二傳輸線之一第一端可耦合至一傳送器，該第二傳輸線之一第二端可耦合至該接收器，且該第一傳輸線可在該接收器之一輸入端耦合至該第二傳輸線之該第二端。
該第一傳輸線之一第一端可耦合至該第二傳輸線之該第二端，且該第一傳輸線之一第二端可被一電阻器端接(terminated)。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
該第二傳輸線可包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
各該第一圖案空隙可延伸貫穿該第一基準平面，且各該第二圖案空隙可延伸貫穿該第二基準平面。
100:傳輸線
100’:傳輸線
100-1:第一傳輸線
100-2:第二傳輸線
102:傳輸線100之第一端
102-1:第一傳輸線100-1之第一端
102-2:第二傳輸線100-2之第一端
104:傳輸線100之第二端
104-1:第一傳輸線100-1之第二端
104-2:第二傳輸線100-2之第二端
110:軌跡線
110a:軌跡線
110b:軌跡線
120:絕緣基板
130:基準平面
130’:基準平面
140:圖案空隙
140a:圖案空隙
140b:圖案空隙
140c:圖案空隙
140d:圖案空隙
300:電路/電路板
310:傳送器
312a:傳送器之輸出端
312b:傳送器之輸出端
320:接收器
322a:接收器之輸入端
322b:接收器之輸入端
400:電路/電路板
410:傳送器
412a:傳送器之輸出端
412b:傳送器之輸出端
420:接收器
422a:接收器之輸入端
422b:接收器之輸入端
430:第二傳輸線
432:第二傳輸線之第一端
434:第二傳輸線之第二端
500:電路/電路板
510:傳送器
512a:傳送器之輸出端
512b:傳送器之輸出端
520:接收器
522a:接收器之輸入端
522b:接收器之輸入端
600:電子裝置
610:定時控制器
620:掃描驅動器
630:資料驅動器
640:顯示區域
A-A’:線
B-B’:線
CLK:時脈訊號
D:深度
DATA:影像資料
DCS:資料驅動器控制訊號
DL1~DLj:資料線
Image:影像訊號
L1:長度
L2:長度
Px:畫素
R:電阻器
SCS:掃描驅動器控制訊號
SL1~SLn:掃描線
Sync:同步訊號
Λ:週期長度
藉由以下參照圖式對各實例實施例之詳細說明，本發明之上述及其他態樣與特徵對於熟習此項技術者將變得顯而易見。
第1A圖例示根據本發明之某些實施例，在位於軌跡線位置之下的一基準平面中包含圖案空隙的一傳輸線之透視圖。
第1B圖例示根據本發明之某些實施例，在位於軌跡線位置之上的一基準平面中包含圖案空隙的一傳輸線之透視圖。
第2A圖例示第1A圖所示傳輸線之平面圖。
第2B圖例示第2A圖所示傳輸線沿線A-A’截取之剖視圖。
第2C圖例示第2A圖所示傳輸線沿線B-B’截取之剖視圖。
第3A圖例示根據本發明某些實施例之包含圖案空隙之一傳輸線之一實例，其中該傳輸線耦合於裝置之間以抑制經由該傳輸線傳播的某些頻率的訊號之傳輸。
第3B圖例示根據本發明某些實施例之一曲線圖，其比較在一接收器處經由不包含圖案空隙之一傳輸線所接收的訊號與經由包含圖案空隙之一傳輸線所接收的訊號。
第4A圖例示根據本發明某些實施例包含圖案空隙之一傳輸線之一實例，其中該傳輸線耦合於裝置之間以增強經由該傳輸線傳播的某些頻率的訊號之傳輸。
第4B圖例示根據本發明某些實施例之一曲線圖，其比較在一接收器處經由不包含圖案空隙之一傳輸線所接收的訊號與經由包含圖案空隙之一傳輸線所接收的訊號。
第5圖例示根據本發明某些實施例包含圖案空隙之一傳輸線之一實例，該傳輸線耦合至一傳送器及一接收器以增強及抑制經由該傳輸線傳播的某些頻率的訊號之傳輸。
第6圖例示根據本發明某些實施例，在一電子裝置之環境中，包含一基準平面之一傳輸線之實例應用，該基準平面具有與一軌跡線之位置對應之圖案空隙。
以下，將參照圖式來更詳細地闡述各實例實施例，在本文中相同 之參考編號代表相同之元件。然而，本發明可實施為諸多不同形式，而不應被視為僅限於本文中所例示之實施例。更確切而言，提供該等實施例作為實例是為了使本發明之揭露內容透徹及完整，並向熟習此項技術者充分傳達本發明之態樣及特徵。因此，對於使此項技術中具有通常知識者完全理解本發明之態樣及特徵而言並非必要的製程、元件及技術可能不再予以闡述。除非另有說明，否則在圖式及本書面說明通篇中相同之參考編號代表相同之元件，因此對其不再予以贅述。在圖式中，為清晰起見，可誇大各元件、層、及區域之相對尺寸。
應理解，儘管本文中可能使用用語「第一」、「第二」、「第三」等來描述各種元件、組件、區域、層、及/或區段，然而該等元件、組件、區域、層、及/或區段不應受限於該等用語。該等用語是用於區分各個元件、組件、區域、層、或區段。因此，在不背離本發明之精神及範圍之條件下，下文中所論述之一第一元件、組件、區域、層、或區段亦可被稱為一第二元件、組件、區域、層、或區段。
在本文中，為便於解釋，可使用空間相對關係用語，例如「在...下面(beneath)」、「在...之下(below)」、「下方的(lower)」、「在...以下(under)」、「在...之上(above)」、「上方的(upper)」等來闡述圖式所例示之一元件或特徵與另一(其他)元件或特徵之關係。應理解，該等空間相對關係用語旨在除圖式中所示取向(orientations)以外亦包含該裝置在使用或操作過程中之各種不同取向。舉例而言，若圖式中之該裝置被翻轉，則被描述為在其他元件或特徵「之下」或「下面」或「以下」之元件此時將被取向為在其他元件或特徵「之上」。因此，實例性用語「在...之下」及「在...以下」可既包含上方亦包含下方之取向。該裝置亦可具有其他取向(例如，旋轉90度或其他取向)，且因此本文中所用之空間相對關係描述語應相應地進行解釋。
應理解，當闡述一元件或層是位於另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，該元件或層可直接位於該另一元件或層上、直接連接或耦合至該另一元件或層，抑或可存在中間元件或層。此外，亦應理解，當闡述一元件或層是位於二個元件或層「之間」時，該元件或層可為該二個元件或層之間的僅有元件或層，抑或亦也存在中間元件或層。
本文所用用語僅僅是用於闡述特定實施例，而並非旨在限制本發明。除非上下文中清楚地另外指明，否則本文所用之單數形式「一(a及an)」旨在亦包含複數形式。更應理解，當在本說明書中使用用語「包含(comprises、comprising)」及「包括(includes、including)」時，是用於指明所述特徵、整數、步驟、操作、元件、及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。本文中所用之用語「及/或」包含相關列出項其中之一或多個項之任意及所有組合。當例如「…中至少其中之一」等表達位於一系列元件之前時，該表達是修飾整個系列元件而非修飾該系列中之單個元件。
本文中所用之用語「實質上」、「大約」及類似用語是用作近似用語而非程度用語，且旨在解釋此項技術中具有通常知識者所能識別之量測值或計算值中之固有偏差。此外，在闡述本發明之各實施例時所使用之「可」是指「本發明之一或多個實施例」。本文中所用之用語「使用(use、using、及used)」可被視為分別與用語「利用(utilize、utilizing、及utilized)」同義。此外，用語「實例性」旨在代表一實例或例證。
根據本文中所述本發明各實施例之電子或電性裝置及組件及/或任何其他相關裝置或組件可利用任何適當硬體、韌體(例如，應用專用積體電路)、軟體、時軟體、韌體及硬體之一組合來實作。舉例而言，該等裝置之各 種組件可形成於一個積體電路(integrated circuit；IC)晶片上或分別形成於單獨之積體電路晶片上。此外，該等裝置之各種組件可實作於一撓性印刷電路膜、一帶載封裝(tape carrier package；TCP)、一印刷電路板(printed circuit board；PCB)等上。
除非另外定義，否則本文所用之全部用語(包括技術及科學用語)之意義皆與本發明所屬技術領域中之通常知識者所通常理解之意義相同。更應理解，該等用語(例如在常用字典中所定義之用語)應被解釋為具有與其在相關技術背景及/或本說明書中之意義一致之意義，且除非本文中進行明確定義，否則不應將其解釋為具有理想化或過於正式之意義。
一般而言，用於高速傳訊之軌跡線(例如：印刷電路板軌跡線)是以一均勻基準平面(例如：電源平面或接地平面)為基準。通常會避免在基準平面上形成空隙，乃因空隙可導致軌跡線之特性阻抗出現不連續性，而此可造成不需要的反射。
然而，根據本發明之某些實施例，在基準平面中對應於軌跡線之位置處包含有圖案空隙，且作為結果所產生之反射可表現出強烈的頻率依賴性，而此可提高傳訊之品質。舉例而言，在某些情形中，可抑制低頻率之傳輸，此可有助於減少符碼間干擾。在某些實施例中，可增強高頻率傳輸，此可補償緣於金屬之訊號衰減及介電損耗。在某些實施例中，可抑制低頻率傳輸並可增強高頻率傳輸。
如以下將更詳細闡述，由基準平面中所包含之圖案空隙造成之反射可被控制在某些頻率(例如：預定頻率或所期望頻率)，以使得可提高傳訊之品質。
第1A圖例示根據本發明某些實施例，在位於軌跡線位置之下的一基準平面中包含圖案空隙之一傳輸線之透視圖，且第1B圖例示根據本發明某些實施例，在位於軌跡線位置之上的一基準平面中包含圖案空隙之一傳輸線之透視圖。
參照第1A圖及第1B圖，傳輸線100可包含一或多個軌跡線110a及110b、一絕緣基板(例如：一介電層)120以及一或多個基準平面(例如：一電源平面或一接地平面)130及130’。絕緣基板120可包含任意適當絕緣或介電材料。軌跡線110及基準平面130及130’可包含任意適當金屬或導電材料。
除非另外指明，否則為便於說明，以下將該一或多個軌跡線110a及110b闡述為軌跡線110，並將該一或多個基準平面130及130’闡述為基準平面130。
絕緣基板120可形成於基準平面130上，且軌跡線110可藉由絕緣基板120而自基準平面130絕緣(例如：分隔開)。基準平面130可包含位於軌跡線110之下及/或之上並與軌跡線110交疊之一或多個圖案空隙140a、140b、140c及140d。除非另外指明，否則為便於說明，以下將該一或多個圖案空隙140a、140b、140c及140d闡述為圖案空隙140。
如第1A圖所示，傳輸線100可為例如一微帶(microstrip)傳輸線，且因此基準平面130可位於軌跡線110之下。然而，本發明並非僅限於此，且如第1B圖所示，傳輸線100’可為例如包含位於軌跡線110之上的基準平面130以及位於軌跡線110之下的基準平面130’的一帶狀傳輸線(stripline)。因此，除非另外指明，否則為便於說明，以下將傳輸線100及傳輸線100’闡述為傳輸線100。
可使用任何適當製程來形成包含圖案空隙140之傳輸線100。舉例 而言，可藉由至少局部地蝕刻掉基準平面130之與軌跡線110交疊之一部分而在基準平面130中形成圖案空隙140。可於基準平面130上形成絕緣基板120，且絕緣基板120可以被填充圖案空隙140。絕緣基板120上可形成軌跡線110。
如以下將更詳細闡述，可利用圖案空隙140來控制經由軌跡線110傳播之訊號之反射，以增強及/或抑制某些頻率(例如：預定頻率或所期望頻率)之訊號。
第2A圖例示第1A圖所示傳輸線100之平面圖，第2B圖例示第2A圖所示傳輸線沿線A-A’截取之剖視圖，且第2C圖例示第2A圖所示傳輸線沿線B-B’截取之剖視圖。為便於說明，第2A圖至第2C圖是在如以上第1A圖所示僅於軌跡線110之下包含一基準平面130之一傳輸線100(例如，如在微帶傳輸線中一般)的環境中被示出及加以闡述。然而，本發明並非僅限於此，且如以上參照第1B圖所闡述，可於軌跡線110之上及之下包含基準平面130及130’，例如在帶狀傳輸線之情形中。當傳輸線100包含位於軌跡線110之上及之下的基準平面130及130’時，圖案空隙140可包含於位於軌跡線110之上的基準平面130上及/或位於軌跡線110之下的基準平面130’上。
參照第2A至第2C圖，基準平面130可包含週期性地排列於基準平面中之圖案空隙140以與軌跡線110交疊。在第2A圖中，顯示四個空隙作為一實例，但本發明並非僅限於此。軌跡線110可在一第一方向上延伸，且圖案空隙140可沿該第一方向排列且可在與該第一方向相交之一第二方向上延伸。
每一週期可包含一週期長度Λ(例如：平行於第一方向之一物理長度)，且各該週期之週期長度Λ可彼此相等。然而，本發明並非僅限於此，且一或多個週期之一或多個週期長度Λ可不同於一或多個其他週期之週期長度Λ。
週期長度Λ可包含一相應圖案空隙之一長度L1(例如，平行於第一方向之整個長度)以及基準平面的位於該相應圖案空隙與一相鄰圖案空隙之間的一部分之一長度L2(例如：平行於第一方向之整個長度)。長度L1與長度L2可彼此相等或可彼此不同。當長度L2大於長度L1時，相應反射之強度可減小。
如第2B圖所示，軌跡線110可藉由絕緣基板120而自基準平面130分隔開，且如第2A圖及第2C圖所示，各該圖案空隙140a、140b、140c及140d可與軌跡線110交疊並可與軌跡線110相交。
如第2C圖所示，圖案空隙140之一深度D可相等於基準平面130的與軌跡線110交疊之一部分之厚度。換言之，圖案空隙140可在基準平面130之一厚度方向上完全延伸貫穿基準平面130。然而，本發明並非僅限於此，舉例而言，在某些實施例中，圖案空隙140之深度D可小於基準平面130的與軌跡線110交疊之一部分之厚度，及/或圖案空隙140可在基準平面130之厚度方向上不完全延伸貫穿基準平面130。
根據本發明之某些實施例，圖案空隙140之形狀(例如：在平面圖中觀察時)可實質上為矩形。然而，本發明並非僅限於此，且在某些實施例中，圖案空隙140之形狀(例如：在平面圖中觀察時)可為任何適當形狀，例如：正方形、圓形、六邊形、三角形、梯形等。此外，在某些實施例中，一或多個圖案空隙140之形狀(例如：在平面圖中觀察時)可不同於一或多個其他圖案空隙140之形狀。然而，無論圖案空隙之形狀如何，圖案空隙140皆可週期性地排列成與軌跡線110交疊，且每一週期可具有如上所論述之一週期長度Λ。
根據本發明之某些實施例，當來自各週期之各別反射彼此同相時，該等週期之總反射可在由以下方程式(1)所定義之頻率f處達到峰值：
Figure 104127132-A0305-02-0014-1
 在方程式(1)中，Λ是每一週期之物理長度，Veff是在每一週期中的有效訊號傳播速度，且n是大於或等於0之整數(
Figure 104127132-A0305-02-0014-13
)。
如以下將參照第3A圖至第5圖進一步詳細闡述，相較於不具有圖案空隙140之傳輸線，包含具有圖案空隙140之基準平面130之傳輸線100可根據方程式(1)藉由抑制某些(例如：預定或所期望)頻率(例如：低頻率)及/或藉由增強某些(例如：預定或所期望)頻率(例如：高頻率)而增強由一接收器所接收之訊號之品質。
第3A圖例示根據本發明某些實施例包含圖案空隙之一傳輸線之一實例，該傳輸線耦合於裝置之間以抑制經由該傳輸線傳播的某些頻率的訊號之傳輸，且第3B圖例示根據本發明某些實施例之一曲線圖，其比較在一接收器處經由不包含圖案空隙之一傳輸線所接收的訊號與經由包含圖案空隙之一傳輸線所接收的訊號。
參照第3A圖，一電路或電路板300包含：一第一端子，用以耦合至一傳送器310；一第二端子，用以耦合至一接收器320；以及一通道(例如：一資料通道、一資料匯流排、一資料路徑等)，該通道包含如以上參照第1A圖至第2C圖所述包含圖案空隙之傳輸線100。電路板300可包含任意適當電路結構，例如：一印刷電路板(PCB)、一撓性印刷電路板(flexible printed circuit board；FPCB)等。
傳輸線100耦合於傳送器310與接收器320之間，並於傳送器310與接收器320之間傳送訊號。亦即，傳輸線100之一第一端102耦合至傳送器310之輸出端312a及312b，且傳輸線100之一第二端104耦合至接收器320之輸入端322a 及322b。當如第3A圖所示將具有圖案空隙之傳輸線100耦合於傳送器310與接收器320之間時，可抑制某些頻率(例如：預定頻率或所期望頻率)之訊號經由傳輸線100傳播。
舉例而言，參照第3B圖，虛線表示經由不包含圖案空隙之一傳輸線所接收之訊號，而實線表示經由包含圖案空隙之傳輸線100(如同第3A圖中所示者一樣)所接收之訊號。
出於例示目的，第3B圖假定設計目標是以每秒20十億位元(Gb/s)之一速率在600毫米(mm)長的軌跡線上發送資料(例如：雙倍資料速率運作)。接收器處之訊號之眼圖張開度(eye opening)可因小於10吉赫(GHz)頻率之訊號分量對10吉赫頻率之訊號分量造成干擾而受到限制。因此，藉由抑制小於10吉赫頻率之訊號分量並結合現有技術(例如在傳送器及接收器處實施之等化方法)，可達成對接收器處之眼圖張開度之改良。
如第3B圖所示，相較於不包含圖案空隙之傳輸線，藉由在傳輸線100中包含16個週期之圖案空隙並使每一週期具有約15毫米之一週期長度Λ，在5吉赫下之傳輸可降低約7分貝(dB)。然而，第3B圖僅供作為一實例，因此本發明並非僅限於此。舉例而言，調整週期之數目便可調整降低之大小或銳度(sharpness)，而調整週期長度Λ便可調整抑制之位置(例如：期望抑制之頻率)。
第4A圖例示根據本發明某些實施例包含圖案空隙之一傳輸線之一實例，該傳輸線耦合於裝置之間以增強經由該傳輸線傳播的某些頻率的訊號之傳輸，且第4B圖例示根據本發明某些實施例之一曲線圖，其比較在一接收器處經由不包含圖案空隙之一傳輸線所接收的訊號與經由包含圖案空隙之一傳輸線所接收的訊號。
參照第4A圖，一電路或電路板400包含：一第一端子，用以耦合至一傳送器410；一第二端子，用以耦合至一接收器420；以及一通道，包含如以上參照第1A圖至第2C圖所述包含圖案空隙之一第一傳輸線100、以及不具有圖案空隙之一第二傳輸線430。換言之，第一傳輸線100可包含：一第一軌跡線；以及一第一基準平面，該第一基準平面具有與該第一軌跡線交疊之複數個第一空隙。第二傳輸線430可包含：一第二軌跡線；以及一第二基準平面，該第二基準平面具有一沿該第二軌跡線之連續(例如：均勻或實質上均勻)厚度。電路板400可包含任意適當電路結構，例如：一印刷電路板(PCB)、一撓性印刷電路板(FPCB)等。
第一傳輸線100及第二傳輸線430耦合於傳送器410與接收器420之間，並於傳送器410與接收器420之間傳輸訊號。亦即，第二傳輸線430之一第一端432耦合至傳送器410之輸出端412a及412b，且第二傳輸線430之一第二端434耦合至接收器420之輸入端422a及422b。包含圖案空隙之第一傳輸線100在第二傳輸線430之耦合至接收器420之輸入端422a及422b之第二端434附近(或第二端434處)耦合至第二傳輸線430。換言之，第一傳輸線100之第一端102被耦合於第二傳輸線430之耦合至接收器420之輸入端422a及422b之第二端434附近(或第二端434處)。
第一傳輸線100之第二端104可被端接以進行反射控制，並用於設定接收器420之輸入端422a及422b之一直流偏壓。舉例而言，第一傳輸線100之第二端104可被一電阻器R端接。如第4A圖所示，電阻器R可具有與第二傳輸線430之阻抗值相同或實質上相同之阻抗值，而接收器420之輸入端422a及422b可不被端接。然而，本發明並非僅限於此。舉例而言，電阻器R之阻抗可為任何適當阻抗，且接收器420之輸入端422a及422b亦可在接收器晶片內被端接。舉例而 言，電阻器R之阻抗可基於第一傳輸線100之所期望反射性質而以實驗方式確定。若接收器420之輸入端亦在接收器晶片內被端接，則可以電阻器R之阻抗值與在接收器晶片中被端接之輸入端之阻抗值之各種不同組合來微調第一傳輸線100之反射性質。
當如第4A圖所示第一傳輸線100及第二傳輸線430耦合於傳送器410與接收器420之間時，第一傳輸線100可增強經由其傳播的某些頻率(例如：預定頻率或所期望頻率)的訊號之反射。
舉例而言，參照第4B圖，虛線表示經由第二傳輸線430所接收之訊號，其中包含圖案空隙之第一傳輸線100未被耦合至該第二傳輸線430，而實線表示經由第二傳輸線430(如同第4A圖中所示者一樣)所接收之訊號，其中包含圖案空隙之第一傳輸線100耦合至該第二傳輸線430。
出於例示目的，第4B圖假定設計目標與第3B圖之設計目標相同，亦即以每秒20十億位元之一速率在600毫米長的軌跡線上發送資料(例如：雙倍資料速率運作)。接收器處之訊號之眼圖張開度亦可因頻率等於10吉赫之訊號分量之衰減(例如：嚴重衰減)而受到限制。因此，藉由增強等於10吉赫頻率之訊號分量，可達成對接收器處之眼圖張開度之改良。
如第4B圖所示，相較於未與第一傳輸線100耦合之第二傳輸線430，藉由在靠近接收器420之輸入端處耦合至第二傳輸線430之第一傳輸線100中包含16個週期之圖案空隙並使每一週期具有約9毫米之一週期長度Λ，在10吉赫頻率下之傳輸可增強超過4分貝。然而，第4B圖僅供作為一實例，因此本發明並非僅限於此。舉例而言，調整週期之數目便可調整增強之大小或銳度，而調整週期長度Λ便可調整增強之位置(例如：期望增強之頻率)。
第5圖例示根據本發明某些實施例包含圖案空隙之一傳輸線之一實例，該傳輸線耦合至一傳送器及一接收器以增強及抑制經由該傳輸線傳播的某些頻率的訊號之傳輸。
參照第5圖，一電路或電路板500包含：一第一端子，用以耦合至一傳送器510；一第二端子，用以耦合至一接收器520；以及一通道，該通道包含如以上參照第1A圖至第2C圖所述包含圖案空隙之一第一傳輸線100-1、以及如以上參照第1A圖至第2C圖所述包含圖案空隙之一第二傳輸線100-2。電路板500可包含任意適當電路結構，例如：一印刷電路板(PCB)、一撓性印刷電路板(FPCB)等。
第一傳輸線100-1及第二傳輸線100-2耦合於傳送器510與接收器520之間，並於傳送器510與接收器520之間傳送訊號。亦即，第一傳輸線100-1之一第一端102-1耦合至傳送器510之輸出端512a及512b，且第一傳輸線100-1之一第二端104-1耦合至接收器520之輸入端522a及522b。第二傳輸線100-2在第一傳輸線100-1之耦合至接收器520之輸入端522a及522b之第二端104-1附近(或第二端104-1處)耦合至第一傳輸線100-1。換言之，第二傳輸線100-2之第一端102-2被耦合於第一傳輸線100-1之耦合至接收器520之輸入端522a及522b之第二端104-1附近(或第二端104-1處)。
第二傳輸線100-2之第二端104-2可被端接以進行反射控制，並用於設定接收器520之輸入端522a及522b之一直流偏壓。舉例而言，第二傳輸線100-2之第二端104-2可被一電阻器R端接。
第一傳輸線100-1可包含：一第一軌跡線；以及一第一基準平面，該第一基準平面包含與該第一軌跡線交疊之複數個第一空隙。第二傳輸線100-2 可包含：一第二軌跡線；以及一第二基準平面，該第二基準平面包含與該第二軌跡線交疊之複數個第二空隙。第一傳輸線100-1及第二傳輸線100-2可分別與以上所述第1A圖至第4A圖所示者相同或實質上相同，因此將不再對其予以贅述。因此，當第一傳輸線100-1及第二傳輸線100-2如第5圖所示耦合於傳送器510與接收器520之間時，第一傳輸線100-1可抑制經由其傳播的第一頻率(例如：預定頻率或所期望頻率)之訊號之反射，而第二傳輸線100-2可增強經由其傳播的不同於第一頻率的第二頻率(例如：預定頻率或所期望頻率)之訊號之反射。根據某些實施例，第一頻率可低於第二頻率。
第6圖例示根據本發明某些實施例，在一電子裝置之環境中，包含一基準平面之一傳輸線之實例應用，該基準平面具有與一軌跡線之位置對應之圖案空隙。
參照第6圖，一電子裝置600可包含如以上參照第1A圖至第5圖所述包含圖案空隙之一或多個傳輸線100。電子裝置600可為任何適當電子裝置，例如：一顯示裝置、一行動裝置、一觸控板(touch pad)、一電腦、一刀鋒型伺服器(blade server)、一資料儲存叢集(data storage cluster)等。
若電子裝置600是一顯示裝置，則該顯示裝置可包含：一定時控制器610、一掃描驅動器620、一資料驅動器630以及位於一顯示區域640中之複數個畫素Px。各該畫素Px在掃描線SL1至SLn(其中n是一正整數)與資料線DL1至DLj(其中j是一正整數)之相交區域處耦合至掃描線SL1至SLn及資料線DL1至DLj中之對應者。當經由掃描線SL1至SLn其中之一對應者自掃描驅動器620接收到一掃描訊號時，各該畫素Px經由資料線DL1至DLj其中之一對應者自資料驅動器630接收一資料訊號。
定時控制器610自一外部源(例如：位於定時控制器外)接收一影像訊號Image、一同步訊號Sync以及一時脈訊號CLK。定時控制器610產生影像資料DATA、一資料驅動器控制訊號DCS以及一掃描驅動器控制訊號SCS。同步訊號Sync可包含一垂直同步訊號Vsync及一水平同步訊號Hsync。
定時控制器610經由包含傳輸線100之相應通道耦合至(例如，連接至)資料驅動器630及掃描驅動器620。定時控制器610經由相應傳輸線100將影像資料DATA及資料驅動器控制訊號DCS傳送至資料驅動器630，並將掃描驅動器控制訊號SCS傳送至掃描驅動器620。根據本發明實施例之各該傳輸線100可包括與以上參照第1A圖至第5圖所詳細闡述之傳輸線中之任意一者具有相同或實質上相同結構之傳輸線，因此將不再對其予以贅述。
因此，根據本發明某些實施例之傳輸線可包含位於軌跡線之下及/或之上的一基準平面中並與該軌跡線交疊之一或多個圖案空隙。可利用該等圖案空隙來控制經由軌跡線傳播之訊號之反射，以增強及/或抑制某些頻率(例如：預定頻率或所期望頻率)之訊號。
在某些實施例中，包含圖案空隙之傳輸線之一端可耦合至一傳送器，而包含圖案空隙之傳輸線之另一端可耦合至一接收器以抑制低頻率之傳輸，此可有助於減少符碼間干擾。
在某些實施例中，包含圖案空隙之傳輸線可在接收器之輸入端處(或附近)耦合至包含一均勻或實質上均勻基準平面之傳輸線以增強高頻率之傳輸，此可補償來自於金屬之訊號衰減及介電損耗。
在某些實施例中，包含圖案空隙之一第一傳輸線可將傳送器耦合至接收器，且包含圖案空隙之一第二傳輸線可在接收器之輸入端處(或附近) 耦合至第一傳輸線，以抑制低頻率之傳輸並增強高頻率之傳輸。
儘管已參照實例實施例闡述了本發明，但熟習此項技術者將認識到，可對所述實施例進行各種改變及潤飾，而此皆不背離本發明之精神及範圍。此外，熟習各項技術者將認識到，本文中所闡述之本發明將隱含對於其他任務之解決方案及對於其他應用之修改方案。申請者意圖使本文中之申請專利範圍覆蓋本發明之所有此類應用、及可對本文中針對所揭示內容的目的而選擇的本發明實例實施例作出之此等改變及潤飾，而此皆不背離本發明之精神及範圍。因此，本發明之實例實施例在所有方面皆應被視為例示性的而非限制性的，本發明之精神及範圍是由隨附申請專利範圍及其等效形式的指示。
100:傳輸線
110:軌跡線
110a:軌跡線
110b:軌跡線
120:絕緣基板
130:基準平面
140a:圖案空隙
140b:圖案空隙
140c:圖案空隙
140d:圖案空隙

Claims (13)

  1. 一種電子裝置，包含：一傳送器；一接收器，耦合至該傳送器；一第一傳輸線，耦合於該傳送器與該接收器之間，該第一傳輸線包含：一第一軌跡線；一第三軌跡線；一絕緣基板；以及一第一基準平面，設置於該絕緣基板上，該第一基準平面包含與該第一軌跡線交疊之複數個第一圖案空隙，且該絕緣基板被填充該複數個第一圖案空隙；以及一第二傳輸線，其中該第二傳輸線之一第一端耦合至該傳送器，且該第二傳輸線之一第二端耦合至該接收器；其中該第一傳輸線之一第一端在該接收器之一輸入端耦合至該第二傳輸線之該第二端以加強在該傳送器與該接收器間傳輸之一訊號之反射；以及其中該第一傳輸線進一步包含一電阻，該電阻係直接將該第一軌跡線耦接至該第三軌跡線，使得該電阻之一第一端直接連接至該第一軌跡線，而該電阻之一第二端直接連接至位於該第一傳輸線之一第二端之該第三軌跡線。
  2. 如請求項1所述之電子裝置，其中各該第一圖案空隙延伸貫穿該第一基準平面。
  3. 如請求項1所述之電子裝置，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
  4. 如請求項1所述之電子裝置，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
  5. 一種電路板，包含：一第一端子，用以耦合至一傳送器；一第二端子，用以耦合至一接收器；一第一傳輸線，耦合於該傳送器與該接收器之間，該第一傳輸線包含：一第一軌跡線；一第三軌跡線；一絕緣基板；以及一第一基準平面，設置於該絕緣基板上，該第一基準平面包含與該第一軌跡線交疊之複數個第一圖案空隙，且該絕緣基板被填充該複數個第一圖案空隙；以及一第二傳輸線，其中該第二傳輸線之一第一端耦合至該第一端子，且該第二傳輸線之一第二端耦合至該第二端子；其中該第一傳輸線之一第一端在該第一端子之一輸入端耦合至該第二傳輸線之該第二端以加強在該第一端子與該第二端子間傳輸之一訊號之反射；以及 其中一電阻係將該第一軌跡線耦接至該第三軌跡線，使得該電阻之一第一端直接連接至該第一軌跡線，而該電阻之一第二端直接連接至位於該第一傳輸線之一第二端之該第三軌跡線。
  6. 如請求項5所述之電路板，其中各該第一圖案空隙延伸貫穿該第一基準平面。
  7. 如請求項5所述之電路板，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
  8. 如請求項5所述之電路板，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
  9. 一種用以耦合至一接收器之一輸入端之通道，該通道包含：一第一傳輸線，該第一傳輸線包含：一第一軌跡線；一第三軌跡線；一絕緣基板；以及一第一基準平面，設置於該絕緣基板上，該第一基準平面包含與該第一軌跡線交疊之複數個第一圖案空隙，且該絕緣基板被填充該複數個第一圖案空隙；以及一第二傳輸線，其中該第二傳輸線之一第一端係待耦合至一傳送器，且該第二傳輸線之一第二端係待耦合至該接收器； 其中該第一傳輸線之一第一端在該接收器之一輸入端耦合至該第二傳輸線之該第二端以加強在該傳送器與該接收器間傳輸之一訊號之反射；以及其中該第一傳輸線之一第二端係以一電阻端接，該電阻係耦接該第一軌跡線及該第三軌跡線，其中該電阻之一第一端係直接連接至該第一軌跡線，而該電阻之一第二端係直接連接至該第三軌跡線。
  10. 如請求項9所述之通道，其中各該第一圖案空隙延伸貫穿該第一基準平面。
  11. 如請求項9所述之通道，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，具有一沿該第二軌跡線之連續厚度。
  12. 如請求項9所述之通道，其中該第二傳輸線包含：一第二軌跡線；以及一第二基準平面，包含與該第二軌跡線交疊之複數個第二圖案空隙。
  13. 如請求項12所述之通道，其中：各該第一圖案空隙延伸貫穿該第一基準平面，且各該第二圖案空隙延伸貫穿該第二基準平面。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10153238B2 (en) * 2014-08-20 2018-12-11 Samsung Display Co., Ltd. Electrical channel including pattern voids
US10986730B2 (en) * 2019-03-08 2021-04-20 Microsemi Semiconductor Ulc Techniques for routing electrical signals through electrical components and related methods

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040000959A1 (en) * 2002-06-28 2004-01-01 Howard Gregory Eric Common mode rejection in differential pairs using slotted ground planes
US20060197679A1 (en) * 2005-02-25 2006-09-07 Mitsubishi Denki Kabushiki Kaisha Signal transmission circuit, IC package, and mounting board
TW200915940A (en) * 2007-09-20 2009-04-01 Compal Electronics Inc Layout of circuit board

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1131115A (en) 1966-06-13 1968-10-23 Marconi Co Ltd Improvements in or relating to transmission line and wave guide impedance matching arrangements
US4458219A (en) * 1982-03-01 1984-07-03 Raytheon Company Variable phase shifter
JPS60134440A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体集積回路装置
US5138287A (en) * 1990-05-11 1992-08-11 Hewlett-Packard Company High frequency common mode choke
US5374861A (en) * 1993-09-10 1994-12-20 Unisys Corporation Differential termination network for differential transmitters and receivers
US6034551A (en) * 1997-04-18 2000-03-07 Adaptec, Inc. Low voltage differential dual receiver
US6459343B1 (en) 1999-02-25 2002-10-01 Formfactor, Inc. Integrated circuit interconnect system forming a multi-pole filter
KR20020054900A (ko) 2000-12-28 2002-07-08 박종섭 메모리모듈용 인쇄회로기판
US6624729B2 (en) * 2000-12-29 2003-09-23 Hewlett-Packard Development Company, L.P. Slotted ground plane for controlling the impedance of high speed signals on a printed circuit board
EP1237222B1 (en) * 2001-02-27 2006-01-18 Telefonaktiebolaget LM Ericsson (publ) Multiband transformation stage for a multiband r.f. switching device
EP1470744A2 (en) * 2001-10-10 2004-10-27 Molex Incorporated High speed differential signal edge card connector circuit board layouts
US6710744B2 (en) 2001-12-28 2004-03-23 Zarlink Semiconductor (U.S.) Inc. Integrated circuit fractal antenna in a hearing aid device
US6788099B2 (en) * 2002-10-07 2004-09-07 Sony Corporation System and method for effectively implementing an active termination circuit in an electronic device
US7550842B2 (en) * 2002-12-12 2009-06-23 Formfactor, Inc. Integrated circuit assembly
US6760208B1 (en) 2002-12-30 2004-07-06 Motorola, Inc. Distributive capacitor for high density applications
KR100539267B1 (ko) * 2004-06-14 2005-12-27 삼성전자주식회사 한쌍의 전송라인을 통해 전송되는 한쌍의 차동신호를안정적으로 종단시키는 구조를 갖는 메모리 시스템
KR100691583B1 (ko) 2004-12-31 2007-03-09 학교법인 포항공과대학교 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템
US7519130B2 (en) * 2005-01-18 2009-04-14 International Business Machines Corporation Front end interface for data receiver
JP2007012661A (ja) 2005-06-28 2007-01-18 Seiko Epson Corp フレキシブルプリント基板、実装構造、液滴吐出ヘッド
KR100973992B1 (ko) * 2006-05-25 2010-08-05 삼성전자주식회사 시분할 복신 무선통신시스템의 시분할 복신 스위치
KR101249833B1 (ko) 2006-09-06 2013-04-05 삼성전자주식회사 방사 ｅｍｉ 노이즈를 저감하는 ｐｃｂ
US7956704B1 (en) * 2007-02-28 2011-06-07 Pmc-Sierra Us, Inc. Loaded parallel stub common mode filter for differential lines carrying high rate digital signals
JP5180634B2 (ja) * 2007-04-24 2013-04-10 パナソニック株式会社 差動伝送線路
US7564695B2 (en) 2007-07-09 2009-07-21 Canon Kabushiki Kaisha Circuit connection structure and printed circuit board
US7671450B2 (en) 2007-12-17 2010-03-02 Agere Systems Inc. Integrated circuit package for high-speed signals
US8193880B2 (en) 2008-01-31 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Transmitting radio frequency signal in semiconductor structure
KR101580897B1 (ko) 2008-10-07 2015-12-30 삼성전자주식회사 디스플레이 드라이버, 이의 동작 방법, 및 상기 디스플레이 드라이버를 포함하는 장치
TWI419620B (zh) 2010-05-20 2013-12-11 Hon Hai Prec Ind Co Ltd 印刷電路板
JP6216951B2 (ja) 2012-07-12 2017-10-25 学校法人慶應義塾 方向性結合式通信装置
KR102023939B1 (ko) 2012-12-26 2019-11-04 엘지디스플레이 주식회사 영상 표시장치 및 그 구동방법
US9325384B2 (en) 2013-03-15 2016-04-26 Keyssa, Inc. Misalignment-tolerant high-density multi-transmitter/receiver modules for extremely-high frequency (EHF) close-proximity wireless connections
KR102082936B1 (ko) 2013-10-21 2020-04-14 엘지디스플레이 주식회사 터치 센싱 시스템과 그 구동 방법
US10153238B2 (en) 2014-08-20 2018-12-11 Samsung Display Co., Ltd. Electrical channel including pattern voids
US20160065334A1 (en) * 2014-08-29 2016-03-03 R&D Circuits, Inc Structure and Implementation Method for implementing an embedded serial data test loopback, residing directly under the device within a printed circuit board

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040000959A1 (en) * 2002-06-28 2004-01-01 Howard Gregory Eric Common mode rejection in differential pairs using slotted ground planes
US20060197679A1 (en) * 2005-02-25 2006-09-07 Mitsubishi Denki Kabushiki Kaisha Signal transmission circuit, IC package, and mounting board
TW200915940A (en) * 2007-09-20 2009-04-01 Compal Electronics Inc Layout of circuit board

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