KR102326585B1 - 이차전지용 전극 및 그의 제조방법 - Google Patents

Abstract

리튬 이차전지용 음극이 개시된다. 본 음극은 집전체, 활물질로서, 상기 집전체 상에 증착된 Si 막(silicon film) 및 상기 집전체와 상기 Si 막 사이에 배치되며 Si의 결정화를 유도하기 위한 결정화 유도 금속을 포함한다.

Description

이차전지용 전극 및 그의 제조방법 {SECONDARY BATTERY ELECTRODE AND MANUFACTURING METHOD THEREOF}

본 개시는 이차전지용 전극 및 그의 제조방법에 대한 것으로, 더욱 상세하게는, 충전 및 방전 동안 발생하는 활물질의 심각한 구조 변화를 억제할 수 있는 이차 전지용 전극 및 그의 제조방법에 관한 것이다.

최근 전자, 정보통신 산업의 발전은 전자기기의 휴대화, 소형화, 경량화, 고성능화를 통하여 급속한 성장을 보이고 있다. 따라서 이들 휴대용 전자기기의 전원으로 고성능의 이차 전지가 채용되고 있으며, 특히 가장 많이 사용되고 있는 것이 리튬 이차 전지이다.

리튬 이차 전지는 리튬 이온과 결합 및 분리가 가능한 물질을 음극 및 양극 활물질로 사용하고, 이러한 음극 및 양극에서 리튬 이온과의 결합 및 분리에 의한 산화 환원 반응에 의하여 전기가 생성되거나 소비된다.

리튬 이차 전지의 음극으로 사용될 물질의 기본 요건은 리튬 금속의 표준전위에 근접한 전위를 가져야 하고, 부피·무게당 에너지 밀도가 높아야 하며, 뛰어난 사이클 안정이 확보되어야 한다. 또한 고속 충·방전에 견딜 수 있어야 하며, 안정성이 보장되어야 한다. 이러한 요건들을 어느 정도 충족하면서 현재 상용되고 있는 리튬이차전지의 음극 재료는 흑연 등의 탄소계 재료가 있다. 탄소계 물질은 안정성과 가역성에서는 많은 이점이 있지만 상대적으로 낮은 이론 용량(372mAh/g)를 가지고 있다. 따라서 고용량화 고밀도화를 요구하는 차세대 리튬 이온 전지에는 적용되기 어렵다.

탄소계 음극 재료를 대체할 수 있는, 실리콘(Si), 주석(Sn) 또는 알루미늄(Al), 게르마늄(Ge)과 같은 리튬과 합금화가 가능한 비탄소계 음극 재료가 주목을 받고 있다. 특히 실리콘은 탄소계 물질에 비해 약 10배에 가까운 높은 이론 용량(4200mAh/g)를 가지고 있기 때문에 차세대 음극 재료로 주목받고 있었다.

하지만 이러한 높은 이론 용량에도 불구하고, 아직 실리콘이 탄소계 재료를 대체하지 못하고 있는 이유는 리튬화/탈리튬화 과정(충·방전 과정)에서의 큰 부피 변화 때문이다. 계속 되는 충·방전에 따르는 반복적인 부피 변화로 인하여 실리콘 음극 소재는 높은 구조적 응력을 받게 되고, 그 때문에 균열이 생기거나 집전체에서 떨어져 나가는 부분이 생겨나게 된다. 이렇게 균열이 생긴 부분은 입자들 사이의 전기적 접촉을 감소시켜 접촉저항을 증가시키게 되고, 집전체에서 떨어져 나간 부분에서는 리튬이온이 갇혀서 더 이상 전극 반응에 참여하지 못하게 되어 전지의 사이클 특성이 저하되는 문제가 있다.

따라서 실리콘과 같이 부피변화가 큰 활물질 막과 기판의 결합력을 향상시키고 활물질의 부피팽창으로 인한 활물질의 균열에 의한 급격한 용량감소를 해결할 수 있는 방안에 대한 요구가 증대되었다.

본 개시는 상술한 필요성에 따른 것으로, 본 개시의 목적은 충전 및 방전 동안 발생하는 활물질의 심각한 구조 변화를 억제할 수 있는 이차 전지용 전극 및 그의 제조방법을 제공함에 있다.

이상과 같은 목적을 달성하기 위한, 본 개시의 일 실시 예에 따른 리튬 이차전지용 음극은 집전체, 활물질로서, 상기 집전체 상에 증착된 Si 막(silicon film) 및 상기 집전체와 상기 Si 막 사이에 배치되며 Si의 결정화를 유도하기 위한 결정화 유도 금속을 포함한다.

이 경우, 상기 Si 막은, 상기 결정화 유도 금속에 의해, 비정질 Si(amorphous Si)에서 변형된 결정질 Si(crystalline Si)를 포함할 수 있다.

이 경우, 상기 결정질 Si는, <111> 배향성 Si일 수 있다.

한편, 본 실시 예에 따른 리튬 이차전지용 음극은 상기 집전체로부터 상기 결정화 유도 금속의 분리를 막기 위한 접착제 층을 더 포함할 수 있다.

이 경우, 상기 결정화 유도 금속은 Ni(Nickel)이고, 상기 접착제 층은 Ti 층(Titanium layer)일 수 있다.

한편, 상기 Si 막은 결정질 Si 및 비정질 Si를 포함하며, 상기 리튬 이차전지용 음극은 상기 집전체 위로 순차적으로 배치된, 상기 집전체를 구성하는 금속의 실리사이드, 상기 결정질 Si, 상기 비정질 Si 및 상기 집전체를 구성하는 금속의 실리사이드를 포함할 수 있다.

이 경우, 상기 집전체는 Cu 포일(Copper foil)이고, 상기 실리사이드는 Cu₃Si일 수 있다.

한편, 본 개시의 일 실시 예에 따른 리튬 이차전지용 음극의 제조방법은 집전체 상에 결정화 유도 금속 막을 증착하는 단계, 상기 결정화 유도 금속 막 상에 비정질 Si 막(amorphous silicon film)을 증착하는 단계 및 상기 비정질 Si 막을 결정화시키기 위한 어닐링(annealing)을 수행하는 단계를 포함한다.

이 경우, 상기 어닐링을 수행하는 단계는, 2 시간 동안 450 내지 550 ℃ 의 온도에서 어닐링할 수 있다.

한편, 상기 Si 막을 증착하는 단계는, 물리 기상 증착(physical vapor deposition; PVD) 공정에 의해 이루어질 수 있다.

한편, 상기 결정화 유도 금속 막을 증착하는 단계는, 상기 집전체에 기 증착된 접착제 층 상에 상기 결정화 유도 금속 막을 증착할 수 있다.

이 경우, 상기 어닐링에 의해 상기 집전체를 구성하는 금속의 실리사이드가 형성될 수 있다.

이 경우, 상기 집전체는 Cu 포일(Copper foil)이고, 상기 실리사이드는 Cu₃Si이고, 상기 접착제 층은 Ti 층(Titanium layer)이고, 상기 결정화 유도 금속은 Ni(Nickel)일 수 있다.

도 1
Si 증착 후 어닐링되지 않은 전극(As-deposited)과 어닐링된 전극의 라만 스펙트럼으로서, (a)는 Si 막으로만 구성된 전극의 라만 스펙트럼이다, (b)는 Si/Ni/Ti 구조로 구성된 전극의 라만 스펙트럼.
도 2
Si 증착 후 어닐링되지 않은 전극(As-deposited)과 어닐링된 전극(Si/Ni/Ti 구조)의 (a) XRD 패턴 및 (b) 정규화된 피크 강도 비.
도 3
어닐링된 Si 전극의 표면 및 단면 SEM 이미지: (a, e) 증착 후 어닐링되지 않은 상태(As-deposited), (b, f) 400℃ 어닐링, (c, g) 500℃ 어닐링, 및 (d, h) 600℃ 어닐링. (c)에서 A 및 B 지점에 대응하는 EDS 스펙트럼은 각각 (i) 및 (j)에 나타나 있다.
도 4
(a) 500 ℃에서 어닐링된 Si 전극의 C 내지 E 영역에 대응하는 명시야 이미지 및 전자 회절 패턴. (b) 어닐링된 Si 전극 구조의 개략도.
도 5
어닐링된 Si 전극의 순환 전압도(Cyclic voltammograms): (a) 증착 후 어닐링되지 않은 상태(As-deposited), (b) 400℃ 어닐링, (c) 500℃ 어닐링, 및 (d) 600℃ 어닐링.
도 6
어닐링된 Si 전극의 충전-방전 곡선 및 사이클 성능: (a) 증착 후 어닐링되지 않은 상태(As-deposited), (b) 400℃ 어닐링, (c) 500℃ 어닐링, 및 (d) 600℃ 어닐링.
도 7
50 회 사이클 후 어닐링된 Si 전극의 단면 SEM 이미지: (a) 증착 후 어닐링되지 않은 상태(As-deposited), (b) 400℃ 어닐링, (c) 500℃ 어닐링, 및 (d) 600℃ 어닐링.

이하 본 개시의 실시 예들에 대해 상세히 설명한다. 본 개시를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 개시의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 덧붙여, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 개시의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.

또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.

본 개시는 이차 전지용 음극에 관한 것으로, 특히 충전 및 방전 동안 발생하는 활물질의 심각한 구조 변화를 억제할 수 있는 이차 전지용 음극에 관한 것이다.

이하에선 리튬 이차 전지를 예시로 들어 설명하겠으나 이에 제한된 것은 아니고, 알칼리계, 산성계 전지 등에 본 개시가 적용될 수도 있다. 여기서, 알칼리계 전지란, 1족, 2족 등의 알칼리계 금속을 이용하는 전지를 의미한다. 예를 들어, H(수소), Na(나트륨), K(칼륨), Rb(루비듐), Cs(세슘), Fr(프랑슘) 등의 1족 원소, Be(베릴륨), Mg(마그네슘), Ca(칼슘), Sr(스트론튬), Ba(바륨), Ra(라듐) 등의 2족 원소, Ni(니켈), Pb(납) 등을 이용하는 전지가 될 수 있다. 리튬 또한, 알칼리계 금속이지만, 일반적으로 리튬계 전지는 별도로 분리하여 지칭한다. 한편, 산성계 전극이란 납축전지 등이 될 수 있다.

본 개시의 내용은 다양한 종류의 이차 전지에 적용될 수 있다. 이차 전지는 형태에 따라 코인, 버튼, 시트, 실린더, 편평, 각형 등으로 분류될 수 있으며, 사이즈에 따라 벌크 타입과 박막 타입으로 나눌 수 있다.

또한 이하에선 음극 활물질로서 Si을 예시로 들어 설명하겠으나, 이에 제한되는 것은 아니고, Sn, Al, Ge 등 적절한 다른 음극 활물질을 사용할 수도 있다.

Si이 리튬화될 때의 부피 팽창은 비등방적으로 진행된다. 리튬화시 Si의 <110> 및 <100> 방향으로의 부피 팽창이 지배적이며 <111> 방향으로의 부피 팽창은 무시할 정도로 작다. 따라서, 표면에 평행한 {111}면을 포함하는 실리콘 막을 사용하는 전극이 부피 변화에 따른 문제를 최소화할 수 있을 것으로 기대된다.

하지만 물리 기상 증착(physical vapor deposition; PVD) 공정에 의해 증착된 대부분의 Si 막은 비정질(amorphous)이다. 그러므로, <111> 배향의 실리콘 막을 제조하기 위한 적절하고 간단한 방법이 필요하다.

한편, MIC(metal-induced crystallization)는 결정화 유도 금속을 첨가함으로써 상대적으로 낮은 온도에서 비정질 Si(amorphous Si; α-Si)를 결정화하는데 사용될 수 있다. Al 및 Ni와 같은 대표적인 결정화 유도 금속은, 금속 실리사이드를 형성함으로써, 공융 합금(eutectic alloy) 형성에 의해 그리고 금속 실리사이드의 이동에 의해, 더 낮은 열적 어닐링 온도에서 결정화를 이룰 수 있다. 무작위 배향된 다결정질 Si(polycrystalline Si)는 대부분 MIC에 의해 형성되지만, 강한 <111> 배향의 Si 막은 Si/Ni/Ti/유리(슬래쉬(/)로 막들의 순차적인 배치를 나타냄)를 어닐링함으로써 실현될 수 있다. 여기서 Ti 층은 어닐링 동안 Ni의 분리(segregation)를 방지한다.

어닐링은 일반적으로 막 형 전극(film-type electrode)에서 수행되어 막과 집전체 사이의 계면 접착력을 향상시키고 전기 화학 반응 동안 구조적 안정성을 향상시킨다. 또한, 구리(Cu) 집전체를 가진 적절하게 어닐링된 Si 막 전극은, Si가 증착된 상태의 전극(즉, 어닐링은 이루어지지 않은 전극)과 비교하여 개선된 사이클 성능을 나타낸다. 이는, Si 막의 양면이 Cu 및/또는 실리사이드로 지지되고, Si 막과 Cu 집전체 사이의 계면에서 체적 변화를 수용할 수 있는 공극이 형성되기 때문이다. 이것은 Kirkendall 효과에 기인한 것으로, 이는 Si와 Cu 원자의 확산 속도가 다르기 때문에 발생한다.

본 개시에서는 Si 막 전극의 전기 화학적 성능을 향상시키기 위한 두 가지 열 효과, 즉 MIC 및 Kirkendall 효과를 적용하기 위해 어닐링이 사용된다. 두 가지의 열 효과를 유도하기 위해, 결정화 유도 금속으로서 Ni 막, 및 접착제 층으로서 Ti 막, 그리고 집전체(기판)로서 Cu 포일(Cu foil)을 포함하는 3㎛ 두께의 α-si 막 전극을 마련하고, 어닐링된 Si 전극의 구조적 및 전기 화학적 특성을 조사하였으며, Si 막 전극 내부의 구조적 변화에 대한 상세한 조사에 기초하여 어닐링된 전극의 개선된 전기 화학적 성능을 확인하였다.

한편, 이하의 실시 예들은 집전체로서 Cu 포일을 사용한 예시이나, 전도성을 가진 물질이라면 제한이 없고, 예컨대, 알루미늄, 니켈, 또는 이들의 합금으로 집전체를 제조할 수 있다.

또한, 이하의 실시 예들은 결정화 유도 금속으로 Ni를 사용한 예시이나, 이에 제한되는 것은 아니고 Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd 또는 Pt 중 적어도 어느 하나를 사용할 수도 있다.

전극의 제조 예

Si 막 증착 전에, 집전체(기판)로서 25㎛ 두께의 Cu 포일을 HCl 용액에 침지시켜 표면상의 오염 물질 및 산화물을 제거하였다. ~6.7 x 10^-4 Pa 압력에서 DC 마그네트론 스퍼터링을 사용하여 동일한 두께의 10 nm의 Ni 및 Ti(Ni/Ti) 막을 Cu 포일 상에 증착시켰다. 스퍼터링 시스템에는 증착된 막의 산화를 피하기 위해 아르곤 충전 글로브 박스가 구비되었다. 막의 두께는 원자력 현미경에 의해 측정되었다.

이어서, 증착된 Ni/Ti 막 상에 동일한 스퍼터링 시스템을 사용하여 3㎛ 두께의 Si 막을 증착시켰다. 비교를 위해, 결정화 유도 금속(Ni/Ti 막)이 없는 Si 전극이 동일한 증착 조건 하에서 제조되었다. Si 막의 두께는 깊이 프로파일러를 사용하여 측정되었다. 열 효과들을 유도하기 위해, Si 전극을 ~6.7 x 10^-3 Pa 압력 및 300 내지 600℃ 온도 범위 하에서 진공 퍼니스(furnace)에서 2시간 동안 어닐링하였다. 모든 샘플에 대해 동일한 가열 속도(20℃/min)를 적용하였다. 어닐링 후, 퍼니스는 자연적으로 실온으로 천천히 냉각되었다.

어닐링된 Si 전극에서의 결정화 거동을 라만 분광계 및 X-선 회절(XRD) 분석으로 기록하였다. Si 전극의 형태(morphology)는 전계 방출 주사 전자 현미경(field emission scanning electron microscopy; FE-SEM) 및 투과 전자 현미경(transmission electron microscopy; TEM)에 의해 관찰되었다. 원소 분포는 에너지 분산 X-선 분광법(energy dispersive X-ray spectroscopy; EDS)으로 분석되었다. 단면 형태를 관찰하기 위해 듀얼-빔 집속 이온빔 (focused ion beam; FIB)에 의해 샘플을 준비하였다. 사이클 후 Si 전극의 형태를 관찰하기 위해, 샘플을 에틸렌 카보네이트(ethylene carbonate; EC) 및 디메틸 카보네이트(dimethyl carbonate; DMC)로 세척한 다음 진공 챔버에서 건조시켰다.

카운터 전극으로서 Li 금속 양극을 사용하여 CR2032 코인 타입(coin-type) 전지를 조립하였다. 전해질은 EC 및 DMC의 1:1 혼합물 내에서의 1M LiPF₆이었다. 순환 전압 전류법(Cyclic voltammetry; CV) 측정은 0.05 mV/s의 스캐닝 속도로 수행되었다. 전지를 358mA h/g (0.1C), 1790mA h/g(0.5C) 및 3579mA h/g (1C)의 전류 밀도에서 0.01V-1.5V의 전압 범위에서 정전류법으로 충전 및 방전(galvanostatically charged and discharged)시켰다.

시험 결과

1. 어닐링된 Si 막 전극의 구조적 특성

라만 분광법은 Si 막의 결정성을 구별하기 위한 좋은 도구이다. 결정질 Si(crystalline Si; c-Si)에 있어서, 고결정 Si는 정렬된 Si 결합으로 인해 520cm^-1 에서 날카로운 피크를 가진다. 비정질 Si(α-Si)에 있어서, 무질서한 Si 결합에 의해 대략 480 cm^-1 에서 넓은 피크를 형성한다. 또한, c-Si의 라만 횡축 광학 모드(Raman transverse optical mode)에는 약 500 ± 10cm^-1의 중간 피크가 포함되고 이것은 입자 경계 또는 기타 구조에 의한 영향일 수 있다.

먼저, Ni/Ti 막이 있는 Si 전극 및 Ni/Ti 막이 없는 Si 전극에 대한 MIC 효과가 400 내지 600℃ 온도 범위에서 조사되었다. 어닐링된 Si 전극의 라만 스펙트럼이 도 1에 도시되어 있다.

Ni/Ti 막이 없는 Si 전극(도 1의 (a))의 경우, 증착된 Si 막에서 관찰된 480cm^-1에서의 넓은 피크는 어닐링 온도가 증가한 후에도 여전히 유지되었으며, 이는 Cu 포일 상에 증착 직후에 α-Si 막이 형성되었고, 600 ℃에서 2 시간 동안 어닐링하였음에도 결정화가 발생하지 않았음을 나타낸다.

Ni/Ti 막이 있는 Si 전극(도 1의 (b))의 경우, 좁은 온도 간격으로 조사를 수행한 바, Si가 증착된 상태의 전극(어닐링이 수행되지 않음)은 Ni/Ti 막이 없는 Si 전극에서 관찰된 바와 같이 넓은 피크 만을 나타내었고, 이는 α-Si 막이 Ni/Ti 막 상에 형성되었음을 암시한다. 반면, 450 ℃에서 2 시간 동안 어닐링 된 전극은 520cm^-1에서 작고 날카로운 피크가 나타났고, 이는 어닐링 온도가 낮음에도 부분 결정화가 발생했음을 나타낸다. 어닐링 온도를 더 높인 결과, 520cm^-1 에서의 피크 강도가 향상되었고, 반면에 480cm^-1에서 피크 강도는 약해졌다. 따라서, Ni/Ti 막을 삽입함으로써 α-Si 의 결정화가 유도되며, 또한 MIC 가 금속 기판에서 발생한다는 것이 확인되었다.

도 1의 (b)로부터, 전극에서 c-Si의 결정도는 480, 505 및 520cm^-1 에서 3 개의 피크 강도로 예측되었다. 이들은 각각 비정질 상(amorphous phase), 중간 상(intermediate phase) 및 결정 상(crystalline phase)에서 횡축 광학 모드의 강도를 나타낸다. 450, 500, 550 및 600 ℃에서 각각 어닐링된 전극에 대한 결정 분율(crystalline fraction)을 66.9, 72.6, 74.8, 77.0 및 88.1 %로 판정하였다. 결정화도의 증가는 c-Si와 관련된 피크의 강도의 증가에 기인한다. 결정 분율은 두꺼운 Si 막 내부의 결정질 물질의 실제 부피 분율을 나타내지 않지만, 비정질 대 결정질 비의 대표적인 척도로 널리 받아들여지고 있다. 한편, 금속 기판으로부터의 열 방출이 유리 기판의 열 방출보다 크기 때문에, 기판으로서 Cu 포일을 갖는 Si 막은 유리 기판과 비교하여 낮은 결정 분율을 나타낸다.

Si 증착된 상태의 전극(어닐링이 수행되지 않음)과 Si 증착 후 어닐링 된 전극의 XRD 패턴이 도 2의 (a)에 도시되어 있다. Si가 증착된 전극(어닐링이 수행되지 않음)의 경우 표준 XRD 패턴(JCPDS No. 80-0018)과 비교할 때 c-Si와 관련된 피크가 발견되지 않았다. 400℃에서 어닐링된 전극을 제외하고, c-Si의 (111) 평면에 의해 회절된 2θ=28.6° 에서의 피크가 450 ℃에서 어닐링된 전극에서 나타나기 시작하였고, (220) 및 (311) 평면의 피크들(2θ=47.7° 및 56.6°)이 500 ℃ 이상 어닐링된 전극에서 추가로 발견되었다. 라만 결과에 나타난 바와 같이, 어닐링 온도가 증가함에 따라 피크의 강도가 증가하고 이는 전극에서 다결정 Si의 양이 증가함을 나타낸다. c-Si 이외에, Cu₃Si 상에 해당하는 피크는 모든 어닐링된 Si 전극에서 관찰되며, 이는 실리사이드가 α-Si의 결정화 전에 형성되었음을 나타낸다. Ni/Ti 막이 없는 Si 전극과 비교하여, Ni 막과 Ti 막이 Si 막 내로의 Cu 확산에 대한 장벽 층으로서 작용하기 때문에 Si/Ni/Ti 막 내에서 Cu₃Si 상은 더 높은 온도에서 형성되었다.

결정화 된 Si의 경우, 도 2의 (a)로부터 측정된 (111), (220) 및 (311) 평면의 정규화된 피크 강도 비(normalized peak intensity ratio; NPIR)는 도 2의 (b)에 도시되어 있다. (111) 평면의 NPIR은 (220) 및 (311) 평면보다 훨씬 높으며, Si의 표준 프로파일로부터 계산된 정규화 된 표준 강도 (54.1 %)와 비교하여도 상당히 높다. 이들 결과는 삽입된 Ti 막이, Si 결정화 동안 결정화 유도 물질로서의 Ni 막의 분리를 제한하여, 바람직한 방향을 제공하기 때문에 전극 내에서 결정화된 Si가 MIC 이후에 <111> 방향으로 강하게 배향되어 있음을 보여준다.

Si가 증착된 상태의 전극(어닐링이 수행되지 않음)과 Si 증착 후 어닐링된 전극의 표면 및 단면 SEM 이미지는 도 3의 (a) 내지 (h)에 도시되어 있다. 단면 이미지에 해당하는 EDS 매핑 이미지가 삽입되어 있다. 경계로 둘러싸인 둥근 Si 클러스터는 Si가 증착된 상태의 전극(어닐링이 수행되지 않음)에서 볼 수 있다. Si 클러스터는 Cu 포일의 거친 표면으로 인해 형성되었으며, 스퍼터링 동안 Si 원자의 핵 생성 지점으로 사용되었다. 400℃에서 어닐링된 전극은 어닐링이 수행되지 않은 전극과 유사한 표면 형태를 나타냈다. 더욱이, 어닐링이 수행되지 않은 전극 및 400℃에서 어닐링된 전극의 단면 형태에서도 현저한 변화가 발견되지 않았다.

500℃에서 어닐링된 전극의 경우(도 3의 (c)), 일부 입자(노란색 화살표로 표시) 및 밝은 영역(흰색 화살표로 표시)이 Si 클러스터 사이의 경계를 따라 관찰된다. 또한, Si 막은 Cu 요소를 함유한 층으로 부분적으로 덮여있다(도 3의 (g)). 입자와 밝은 영역(도 3의 (c)에서 A와 B 지점)에서 얻은 EDS 스펙트럼(도 3의 (i) 및 (j))으로부터 확인한 결과, 입자와 밝은 영역은 각각 순수한 Cu와 Cu-실리사이드(Cu₃Si)로 구성되어 있음을 확인하였다.

이러한 결과는 Si-Cu 시스템에서 Kirkendall 효과에 의해 경계를 따라 Cu 원자가 확산되어 어닐링 중 Si 막에 Cu 입자와 실리사이드가 형성되었음을 나타낸다. Kirkendall 효과는 600℃ 에서 어닐링된 전극에서 더 명확하다. 기판(집전체)에서 확산된 다량의 Cu는 도 3의 (d)에서 보여진 것처럼 표면에 큰 Cu 덩어리를 형성했다. 그러나, Cu 기판으로부터 분리된 Si 막이 도 3의 (h)에서 관찰된다. Si 막과 Cu 기판 사이의 불안정한 계면은 고온에서 Cu 원자의 빠른 확산으로 인한 Kirkendall 공극(void)의 형성에 기인한다.

어닐링된 전극 내부의 전체 구성을 추가로 조사하기 위해, 500℃에서 2 시간 동안 어닐링된 Si 전극 상태에서 TEM을 수행하였다. 도 4의 (a)는 전극의 여러 영역에서 얻은 밝은 필드 TEM 이미지(bright-field TEM image)와 SAED(selected-area electron diffraction) 패턴을 보여준다(도 4의 (a)에서 C 내지 E 영역). 입자 경계를 갖는 결정화된 Si(영역 D)는 Si 막의 바닥에서 관찰되며, 이는 MIC가 Si와 Ni 막 사이의 계면에서 개시되고, 라만 결과(도 1의 (b))에서 언급된 바와 같이, α-Si는 Si 막의 표면 근처에 부분적으로 남아있다. Cu 포일에서 관찰된 ~ 200 nm 두께의 층(영역 E)은 어닐링 동안 반응 된 Cu₃Si로 구성된다. 또한, Si 막 상의 작은 입자(영역 C)는 Cu로만 구성된다. 용해된 Cu 원자는 느린 냉각 후에 Si 막 내부에 머무르기보다는 Si 표면으로 확산된다. 비록 Cu₃Si의 회절 패턴을 검출할 수 없었지만, 일부 Cu 입자는 도 3의 (j)에서 보여지는 것처럼 표면에서 Si와 반응했다. 따라서 얻어진 모든 결과를 고려해볼 때, 도 4의 (b)에 도시 된 바와 같이 MIC와 Kirkendall 효과가 적용된 Si 전극은, α-Si, 강한 <111> 배향성을 가지는 c-Si, Si 막 내의 Cu₃Si 층, 및 Si 막 상의 Cu 입자 및 Cu₃Si 층으로 이루어진다.

2. 어닐링된 Si 전극의 전기 화학적 특성

도 5는 Si가 증착된 상태의 전극(어닐링이 수행되지 않음) 및 Si가 증착되고 어닐링된 Si 전극의 CV 곡선을 나타낸다. 첫 번째 사이클에서, 증착된 상태의 전극(어닐링이 수행되지 않음)은 두 쌍의 산화 환원 피크를 보여준다. 0.21V 및 0.02 V에서의 환원 피크는 Li_xSi 및 Li₁₅Si₄ 합금의 형성에 해당하고 0.35V 및 0.5V에서의 산화 피크는 그들의 탈 리튬화 반응에 해당한다. 한편, 어닐링된 전극은 증착된 상태의 전극(어닐링이 수행되지 않음)의 전압보다 낮은 전압에서 제1 환원 피크를 나타내며, 0.21V에서 관찰된 피크는 온도가 증가함에 따라 점차 사라진다. 이것은 전극에서 c-Si의 양이 증가한 것이 원인으로 볼 수 있는데, 1 차 환원 반응 동안 c-Si가 낮은 전압에서 Li와 반응하기 때문이다. 또한, Cu₃Si의 형성으로 인해 감소된 활성 Si의 양은 높은 전류 밀도에서 로딩을 야기하여, 보다 낮은 전압으로의 피크 이동을 초래한다. 제2 사이클 내지 제5 사이클에서, 어닐링된 전극은, 제1 사이클 이후에 c-Si 에서 α-Si로의 전이로 인해 증착된 상태의 전극(어닐링이 수행되지 않음)의 것과 유사한 산화 환원 전압을 나타낸다.

또한, 증착된 상태의 전극(어닐링이 수행되지 않음) 및 어닐링된 전극에 대해 초기 사이클 동안 피크 강도의 변화가 상이하다는 것이 나타났다. 사이클 수가 증가함에 따라, 증착된 상태의 전극(어닐링이 수행되지 않음)은 감소된 피크 강도를 나타내고, 어닐링된 전극은 증가된 피크 강도를 나타낸다. 이는 표면 상에 Cu 입자 및 Cu₃Si 층의 형성 및 <111> 배향의 c-Si의 존재가, 초기 몇 사이클 동안 Si의 리튬화를 방해하고 지연시킨다는 것을 시사한다.

도 6의 (a) 내지 (d)는, Si가 증착된 상태의 전극(어닐링이 수행되지 않음) 및 Si가 증착되고 어닐링된 전극에 있어서, 0.1C, 0.5C 및 1.0C 레이트(rate)에서 다양한 전류 밀도에 대한 초기 충전-방전(lithiation-delithiation) 곡선을 나타낸다. 0.1C 레이트에서 얻은 전하 곡선에서, 0.25V와 0.02V 근처에서 2 개의 전압 안정기(plateaus)가 관찰 되고, 어닐링 온도가 증가함에 따라 상부 전압 안정기가 단축되며, 이는 도 5의 CV 결과와 일치 함을 보여준다. 증가하는 내부 저항으로 인해 모든 전극에 대해 하나의 전압 안정기가 0.02V에서 형성된다. 증착된 상태의 전극 및 어닐링된 전극의 초기 용량은 표 1에 요약되어 있으며, 어닐링 온도의 증가에 따른 용량 감소를 보여준다. 이는 주로 Cu₃Si 상 증가에 기인하며, 이는 어닐링 된 전극에서 활물질 (Si)의 소비로 이어진다. 그러나 이들 용량 값으로부터 얻은 쿨롱 효율(discharge capacity/charge capacity × 100(%))은 개선되며, 이는 어닐링 온도가 증가함에 따라 제 1 사이클에서 구조적 안정성이 향상됨을 반영한다. 특히, 500 ℃이상에서 어닐링된 전극은 알루미늄(Al) 유도 결정화에 의해 결정화 된 Si 전극의 80 % (at 0.1C)와 비교하여 개선된 값에 상응하는 대략 95% (at 0.1C)의 쿨롱 효율을 나타낸다.

[표 1]

도 6의 (e) 내지 (h)은 다양한 전류 밀도를 갖는 Si가 증착된 상태의 전극(어닐링이 수행되지 않음) 및 Si가 증착되고 어닐링된 전극의 사이클 성능을 보여준다. 증착된 상태의 전극(어닐링이 수행되지 않음)의 경우, 초기 사이클에서 갑작스러운 용량 감소가 보이고, 고전류 밀도에서 용량 저하가 더 빠르다. 어닐링된 전극의 경우, 어닐링 온도가 증가함에 따라 사이클 성능이 향상된다. 400 ℃에서 어닐링된 전극에서의 개선된 사이클 성능은, 계면에서 Cu₃Si 층의 형성에 기인한 Si 막과 Cu 집전체 사이의 향상된 접착력에 기인한다. 흥미롭게도, 500 ℃ 에서 어닐링된 전극의 경우, 용량이 증가하는 활성화 영역이 모든 전류 밀도에 대해 관찰되고, 전류 밀도가 증가함에 따라 그 영역이 감소된다. 초기 사이클 동안 활성화 영역은 주로 c-Si 내에 이방성 Li(anisotropic Li) 삽입과 관련이 있다. <111> 방향에서의 리튬화는 <100> 및 <110> 방향에서의 리튬화보다 달성하기 어렵고, Li 삽입의 지연을 초래한다.

느린 리튬화는 Si의 급격한 부피 변화를 방지하고 초기 사이클 동안 전극의 용량을 보존한 것으로 보인다. 500℃에서 어닐링된 전극은 100 사이클 동안 안정적인 사이클 성능 및 활성화 후에도 용량의 점진적인 감소를 나타낸다. 따라서, 개선된 사이클 성능은 이방성 Li 삽입 및 도 4의 (b)에 도시된 바와 같은 Si 막을 지지하는 상부 및 하부 Cu₃Si 층 모두에 기인한다. 600 ℃에서 어닐링된 전극으로부터 고용량 보유(high-capacity retention)가 얻어 질 수 있지만, 사이클링 동안 국소적으로 심각한 용량 변동이 발생한다. 이것은 Kirkendall 공극에 의해 고온에서 형성된 Si 막과 Cu 집전체 사이의 불안정한 계면에 기인한다(도 3의 (h) 참조).

도 7은 50 번째 사이클 후, Si가 증착된 상태의 전극(어닐링이 수행되지 않음) 및 Si 증착 후 어닐링된 Si 전극의 단면도를 도시한다. 사이클 후 전극은 반복된 충 방전 후에 분쇄, 균열 및 박리에 의해 야기되는 구조적 손상을 나타낸다. 그럼에도 불구하고, 500℃에서 어닐링된 전극은 다른 전극과 비교하여 비교적 안정한 구조적 상태를 나타낸다. 이는 MIC 효과에 의한 <111> 방향 결정화와 Kirkendall 효과에 의한 Cu₃Si 층이 전기 화학적 반응 동안 Si 전극의 구조적 안정성을 향상시켜 장기 사이클에 대한 사이클 성능을 향상시킴을 시사한다. 한편, 충 방전을 반복하는 동안 전극 내의 c-Si가 점차 α-Si로 변형되었기 때문에 α-S와 c-Si 사이의 크랙을 찾을 수 없었다. 이러한 결과로부터, 개선된 전기 화학적 성능을 위한 최적의 어닐링 조건은 2 시간 동안 대략 550 ℃일 것으로 예상된다.

따라서, MIC 및 Kirkendall 효과의 이중 열 효과(dual thermal effect)를 채택한 Si 막 전극은 전극에서 열적으로 유도된 구조적 변형으로 인해 종래의 어닐링된 Si 막 전극보다 우수한 전기 화학적 성능을 보여 주었다. 이러한 발견은 Ge 및 Sn과 같은 고용량 필름형 양극 물질을 설계하는데 유용할 것으로 여겨진다.

이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.

Claims (13)

1. 리튬 이차전지용 음극에 있어서,
   집전체;
   활물질로서, 상기 집전체 상에 증착된 Si 막(silicon film);
   상기 집전체와 상기 Si 막 사이에 배치되며 Si의 결정화를 유도하기 위한 결정화 유도 금속; 및
   상기 집전체로부터 상기 결정화 유도 금속의 분리를 막기 위해 상기 집전체와 상기 결정화 유도 금속 사이에 배치된 접착제 층;을 포함하며,
   상기 Si 막은,
   상기 결정화 유도 금속에 의해, 비정질 Si(amorphous Si)에서 변형된 결정질 Si(crystalline Si)를 포함하고, 상기 결정질 Si는 <111> 배향성 Si이며,
   상기 Si 막은, 상기 Si 막의 상부 표면에 형성된, 상기 집전체를 구성하는 금속의 실리사이드 층을 포함하는 리튬 이차전지용 음극.
2. 삭제
3. 삭제
4. 삭제
5. 제1항에 있어서,
   상기 결정화 유도 금속은 Ni(Nickel)이고, 상기 접착제 층은 Ti 층(Titanium layer)인, 리튬 이차전지용 음극.
6. 제1항에 있어서,
   상기 Si 막은 결정질 Si 및 비정질 Si를 포함하며,
   상기 집전체 위로 순차적으로 배치된,
   상기 집전체를 구성하는 금속의 실리사이드 층; 상기 결정질 Si; 상기 비정질 Si; 및 상기 집전체를 구성하는 금속의 실리사이드 층;을 포함하는, 리튬 이차전지용 음극.
7. 제1항에 있어서,
   상기 집전체는 Cu 포일(Copper foil)이고, 상기 집전체를 구성하는 금속의 실리사이드 층은 Cu₃Si 층인, 리튬 이차전지용 음극.
8. 리튬 이차전지용 음극의 제조방법에 있어서,
   집전체 상에 접착제 층을 증착하는 단계;
   상기 접착제 층 상에 결정화 유도 금속 막을 증착하는 단계;
   상기 결정화 유도 금속 막 상에 비정질인 Si 막(amorphous silicon film)을 증착하는 단계; 및
   상기 비정질인 Si 막을 결정화시키며, 상기 집전체를 구성하는 금속 원자가 상기 Si 막 측으로 확산되도록 하기 위한, 어닐링(annealing)을 수행하는 단계; 및
   상기 어닐링 후 자연적으로 실온으로 냉각시킴으로써 상기 금속 원자가 상기 Si 막 상부 표면으로 확산되어, 상기 Si 막 상부 표면에서 상기 금속 원자와 실리콘이 반응한 실리사이드 층이 형성되도록 하는 단계;를 포함하며,
   상기 어닐링 후 상기 Si 막은, 상기 결정화 유도 금속에 의해 비정질 Si(amorphous Si)에서 변형된 결정질 Si(crystalline Si)를 포함하고, 상기 결정질 Si는 <111> 배향성 Si인, 제조방법.
9. 제8항에 있어서,
   상기 어닐링을 수행하는 단계는,
   2 시간 동안 450 내지 550 ℃ 의 온도에서 어닐링하는, 제조방법.
10. 제8항에 있어서,
    상기 Si 막을 증착하는 단계는,
    물리 기상 증착(physical vapor deposition; PVD) 공정에 의해 이루어지는, 제조방법.
11. 삭제
12. 삭제
13. 제8항에 있어서,
    상기 집전체는 Cu 포일(Copper foil)이고, 상기 실리사이드 층은 Cu₃Si 층이고, 상기 접착제 층은 Ti 층(Titanium layer)이고, 상기 결정화 유도 금속은 Ni(Nickel)인, 제조방법.

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