KR102308177B1 - 커패시터 및 이를 포함하는 메모리 소자 - Google Patents

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Abstract

커패시터 및 이를 포함하는 메모리 소자를 제공한다. 커패시터는 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2)을 포함하며, 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 도핑된 하부 전극, 하부 전극 상에 배치되며, 루타일(rutile) 구조의 티타늄 산화물(TiO2) 및 스트론튬 티타늄 산화물(SrTiO3)을 포함하는 유전체층, 및 유전체층 상에 배치되는 상부 전극을 포함한다.

Description

커패시터 및 이를 포함하는 메모리 소자{CAPACITOR AND MEMORY DEVICE INCLUDING THE SAME}
본 발명은 커패시터 및 이를 포함하는 메모리 소자에 관한 것으로, 좀 더 상세하게는 금속 산화막을 하분 전극으로 갖는 커패시터 및 이를 포함하는 메모리 소자에 관한 것이다.
디램(Dynamic Random Access Memory: DRAM) 용량 및 집적화 향상을 위해 소자의 크기는 지속적으로 감소하고 있으며, 이러한 스케일 다운(scaling down)을 지속하기 위해서는 전하를 저장하는 커패시터의 변화가 필연적이다. 이는 디램 소자 크기 감소에 따라 커패시터의 면적은 작아질 수 밖에 없으나, 전하량은 면적에 비례하기 때문이다. 이에 따라 충분한 정전용량 확보하면서도 낮은 누설전류를 유지하기 위해 고유전 박막 등이 연구되고 있다.
현재는 ZrO2/Al2O3/ZrO2 이 유전체층으로 사용되고 있으며, TiN 이 전극 물질로 사용되고 있다. 그러나 ZrO2/Al2O3/ZrO2의 물질 한계로 추가적인 스케일 다운은 어려워 새로운 유전체 개발이 시급한 상황이다.
주요 유전체 후보 물질로는 루타일(rutile) 구조의 TiO2 및 SrTiO3 등이 주목받고 있으며, 향후 적용 가능성이 가장 높은 것으로 판단되고 있다. 그러나 이러한 유전체는 작은 밴드갭 등으로 누설전류 문제 때문에 기존의 TiN 전극을 사용할 수 없으며 새로운 전극이 필요하다. 신규 전극은 유전체를 쉽게 결정화시킬 수 있도록 유전체와 동일한 결정 구조를 가진 산화물 전극이 유리하다.
루타일 구조의 TiO2를 위해서는 RuO2, SrTiO3를 위해서는 SrRuO3가 주목 받고 있다. 그러나 이러한 Ru을 포함한 산화물 전극은 디램 후속 공정에서의 수소 열처리 시 매우 쉽게 환원되어, 디램 소자가 열화되는 문제를 야기한다. 이는 RuOx 물질 자체의 물성에 기인하기 때문에 공정 개선 등으로는 해결할 수 없는 문제이며, 따라서 RuO2 등과 같이 TiO2의 결정화를 잘 유도할 수 있으며, 전기적 특성이 우수하면서도, 환원저항성이 우수한 새로운 산화물의 개발이 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로써, 본 발명의 목적은 고 전기적 특성 및 환원저항성이 우수한 전극막의 제조 방법 및 이를 이용한 커패시터의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 전극막 제조 방법은, 기판 상에 주석 전구체 및 산소 소스를 순차적으로 제공하는 제1 서브 사이클(first sub-cycle)을 수행하는 단계; 상기 제1 서브 사이클을 수행한 상기 기판 상으로 주석 전구체, 탄탈륨 전구체, 및 산소 소스를 순차적으로 제공하는 제2 서브 사이클을 수행하는 단계; 및 상기 제1 서브 사이클 및 상기 제2 서브 사이클이 하나의 사이클(cycle)을 구성하며, 상기 사이클을 반복 수행하여, 상기 기판 상에 탄탈륨이 도핑된 주석 산화막을 형성하는 단계를 포함하되, 상기 탄탈륨이 도핑된 주석 산화막 내 탄탈륨 농도는 상기 제2 서브 사이클에서 제공되는 상기 주석 전구체에 의해 결정된다
일 실시 예에서, 상기 제1 사이클을 수행하는 단계에서, 상기 주석 전구체를 제공한 후, 제1 퍼지 가스를 제공하고, 상기 산소 소스를 제공한 후, 제2 퍼지 가스를 제공할 수 있다. 상기 제2 사이클을 수행하는 단계에서, 상기 주석 전구체를 제공한 후, 제1 퍼지 가스를 제공하고, 상기 탄탈륨 전구체를 제공한 후, 제2 퍼지 가스를 제공하고, 상기 산소 소스를 제공한 후, 제3 퍼지 가스를 제공할 수 있다.
일 실시 예에서, 상기 전극막은 루타일(rutile) 구조를 가질 수 있다.
일 실시 예에서, 상기 전극막에서, 탄탈륨 원자량 및 주석 원자량의 합에 대한 탄탈륨 원자량은 1.0 내지 3.0at%일 수 있다.
본 발명의 실시 예에 따른 전극막 제조 방법은, 기판 상에 주석 전구체, 제1 퍼지 가스, 산소 소스, 및 제2 퍼지 가스를 순차적으로 제공하는 제1 서브 사이클을 수행하는 단계; 상기 제1 서브 사이클을 수행한 상기 기판 상으로 주석 전구체, 제1 퍼지 가스, 탄탈륨 전구체, 제2 퍼지 가스, 산소 소스, 및 제3 퍼지 가스를 제공하는 제2 서브 사이클을 수행하는 단계; 상기 제1 서브 사이클 및 상기 제2 서브 사이클이 하나의 사이클을 구성하며, 상기 사이클을 반복 수행하여 상기 기판 상에 탄탈륨이 도핑된 주석 산화막을 형성하는 단계를 포함하되, 상기 제2 서브 사이클에서, 탄탈륨 원자량 및 주석 원자량의 합에 대한 탄탈륨 원자량은 1.0 내지 3.0at%이다.
일 실시 예에서, 상기 전극막은 루타일 구조를 가질 수 있다.
본 발명의 실시 예에 따른 커패시터의 제조 방법은, 기판 상에 주석 전구체, 제1 퍼지 가스, 산소 소스, 및 제2 퍼지 가스를 순차적으로 제공하는 제1 서브 사이클을 수행하는 단계; 상기 제1 서브 사이클을 수행한 상기 기판 상으로 주석 전구체, 제1 퍼지 가스, 탄탈륨 전구체, 제2 퍼지 가스, 산소 소스, 및 제3 퍼지 가스를 제공하는 제2 서브 사이클을 수행하는 단계; 상기 제1 서브 사이클 및 상기 제2 서브 사이클이 하나의 사이클을 구성하며, 상기 사이클을 반복 수행하여 상기 기판 상에 탄탈륨이 도핑된 주석 산화물을 포함하는 하부 전극을 형성하는 단계; 상기 하부 전극 상에 유전체층을 형성하는 단계; 및 상기 유전체층 상에 상부 전극을 형성하는 단계를 포함하되, 상기 하부 전극은 루타일 구조를 가지며, 상기 제2 서브 사이클에서, 탄탈륨 원자량 및 주석 원자량의 합에 대한 탄탈륨 원자량은 1.0 내지 3.0at%이다.
일 실시 예에서, 상기 하부 전극은 저면이 닫힌 실린더 또는 기둥 구조를 가지며, 상기 하부 전극의 종횡비가 10이상일 수 있다.
일 실시 예에서, 상기 유전체층은 75이상의 유전율을 가질 수 있다.
본 발명의 실시 예에 따른 커패시터는, 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2)을 포함하며, 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 도핑된 하부 전극; 상기 하부 전극 상에 배치되며, 루타일(rutile) 구조의 티타늄 산화물(TiO2) 및 스트론튬 티타늄 산화물(SrTiO3)을 포함하는 유전체층; 및 상기 유전체층 상에 배치되는 상부 전극을 포함한다.
일 실시 예에서, 상기 커패시터는 기판을 더 포함하되, 상기 하부 전극은 상기 기판 상에 배치되며 저면이 닫힌 실린더 또는 기둥 형상을 가질 수 있다. 또한, 상기 하부 전극의 종횡비는 10이상일 수 있다.
일 실시 예에서, 상기 상부 전극은 인듐(In), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 금(Au), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 레늄(Re), 마그네슘(Mg), 아연(Zn), 하프늄(Hf), 탄탈륨(Ta), 로듐(Rh), 이리듐(Ir), 텅스텐(W), 티타늄(Ti), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 니오브(Nb), 알루미늄(Al), 니켈(Ni), 구리(Cu) 및 티타늄 질화물(TiN) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다. 다른 실시 예에서, 상기 상부 전극은 산화루테늄(RuO2), 산화텅스텐(WO2), 산화몰리브데늄(MoO2), 산화니켈(NiO), 산화이리듐(IrO2), 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2), 산화아연(ZnO), 인듐주석산화물(InSnO), 및 인듐갈륨아연산화물(InGaZnO) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다.
일 실시 예에서, 상기 하부 전극은 루타일 구조를 가질 수 있다. 또한, 상기 유전체층은 75이상의 유전율을 가질 수 있다.
본 발명의 실시 예에 따른 메모리 소자는, 기판; 상기 기판 상에 배치되는 스위칭 소자; 및 상기 스위칭 소자와 전기적으로 연결되는 커패시터를 포함하되, 상기 커패시터는, 상기 기판 상에서 상기 스위칭 소자와 전기적으로 연결되며, 루타일(rutile) 구조의 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2)을 포함하며, 저면이 닫힌 실린더 또는 기둥 구조를 갖는 하부 전극; 상기 하부 전극의 내측 및 외측을 따라 배치되며, 루타일(rutile) 구조의 티타늄 산화물(TiO2) 및 스트론튬 티타늄 산화물(SrTiO3)을 포함하는 유전체층; 및 상기 유전체층 상에 배치되는 상부 전극을 포함한다.
일 실시 예에서, 상기 하부 전극에는 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 도핑될 수 있다. 또한, 상기 유전체층은 75이상의 유전율을 가질 수 있다.
본 발명의 실시 예에 따르면, 탄탈륨 산화물층을 형성하는 제2 사이클에서 주석 전구체를 주입하고 퍼지 가스 주입 없이 바로 탄탈륨 전구체를 제공함으로써 형성되는 전극막의 탄탈륨 도핑 농도가 균일할 수 있다. 이로써 전극막 전체적으로 전기 비저항성이 감소한다. 또한, 루타일 구조의 전극막을 형성함으로써, 고유전율을 갖는 유전체층을 형성하여 커패시터의 성능을 향상시킬 수 있다.
그리고, 원자층 적층 공정을 이용함으로써 높은 종횡비를 갖는 구조에서도 전극막을 컨포멀하게 형성할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 커패시터를 설명하기 위한 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시 예에 따른 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시 예에 따른 커패시터의 하부 전극을 제조하기 위한 원자층 적층 공정의 사이클을 설명하기 위한 도면이다.
도 7은 일반적인 원자층 적층 공정으로 탄탈륨이 도핑된 주석 산화막을 형성할 경우 사이클을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질의 깊이에 따른 탄탈륨 도핑 농도를 보여주는 그래프이다.
도 9는 일반적인 원자층 적층 공정으로 형성된 막질의 깊이에 따른 탄탈륨 도핑 농도를 보여주는 그래프이다.
도 10 내지 도 14는 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질과 일반적인 원자층 적층 공정으로 형성된 막질에서, 탄탈륨 도핑 농도의 특징 나타내는 그래프들이다.
도 15 및 도 16은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질과 일반적인 원자층 적층 공정으로 형성된 막질에서, 탄탈륨 도핑 농도에 따른 막질의 전기 비저항성을 나타내는 그래프들이다.
도 17은 일반적인 원자층 적층 공정 및 본 발명의 일 실시 예에 따른 원자층 적층 공정 각각으로 형성된 탄탈륨이 도핑된 주석 산화막의 GIXRD(Grazing Incidence X-Ray Diffraction) 분석한 그래프이다.
도 18은 본 발명의 일 실시 예에 따라 형성된 실린더형 하부 전극의 TEM 사진이다.
도 19는 도 18의 하부 전극에서 선택된 지점들의 탄탈륨 농도를 나타내는 그래프이다.
도 20은 일반적인 원자층 적층 공정을 이용하여 형성된 막질과 본 발명의 일 실시 예에 따라 형성된 막질에 티타늄 산화물을 원자층 증착 공정으로 형성한 시편 내 결정 구조를 나타내는 GIXRD 분석 그래프이다.
도 21은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막을 하부 전극으로 하여 원자층 공정으로 형성한 티타늄 산화물 박막에 대하여 수소를 포함한 환원 분위기 열처리 전/후 전압 변화에 따른 유전율을 나타내는 그래프이다.
도 22 및 도 23는 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막에 대하여 수소를 포함한 환원 분위기 열처리 전/후 AES 깊이 프로파일 (Auger Electron Spectroscopy Depth Profile) 분석을 나타내는 그래프들이다.
도 24는 본 발명의 일 실시 예에 따른 메모리 소자를 설명하기 위한 회로도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 일 실시 예에 따른 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 커패시터(1000)는 기판(100) 상에 순차적으로 적층된 하부 전극(200), 유전체층(300), 및 상부 전극(400)을 포함할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있으며, 예컨대 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(Ⅲ)옥사이드(Ga2O3), 및 사파이어(sapphire)을 포함할 수 있다.
한편, 기판(100)은 전도성 물질을 포함할 수 있으며, 예컨대, 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다.
하부 전극(200)은 기판(100) 상에서 배치되며, 하부가 막힌 실린더 또는 기둥형상을 가질 수 있다. 예컨대, 하부 전극(200)은 'U'자형의 단면을 가질 수 있다. 이는 커패시터(1000)를 포함하는 소자의 크기가 지속적으로 감소함에 따라 커패시터(1000)의 면적도 작아진다. 전하량은 면적에 비례하기 때문에 충분한 정전용량을 확보하기 위하여, 종횡비(aspect ratio)가 큰 실린더 또는 기둥 구조의 하부 전극(200)을 채택할 수 밖에 없다. 이처럼 종횡비가 큰 실린더 구조의 하부 전극(200)은 원자층 적층 공정(Atomic Layer Deposition: ALD)으로 형성될 수 있다.
하부 전극(200)은 금속 산화물을 포함할 수 있다. 일 실시 예에 따르면, 금속 산화물은 열처리 등의 후속 공정에서 열화되지 않는 물질을 포함할 수 있다. 또한, 유전체층(300)은 하부 전극(200) 상에 성장되는데, 하부 전극(200)은 유전체층(300)의 성장이 용이하도록 유전체층(300)과 유사한 결정 구조를 갖는 물질을 포함할 수 있다. 상기의 특징을 만족하는 물질로 일 실시 예에서, 하부 전극(200)은 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2)를 포함할 수 있다.
일 실시 예에 따르면, 하부 전극(200)이 탄탈륨이 도핑된 주석 산화물을 포함하는 경우, 도핑된 탄탈륨의 농도는 하부 전극(200) 전체 영역에서 실질적으로 균일할 수 있다. 또한, 하부 전극(200) 내에서, 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 균일하게 도핑될 수 있다.
이와 같이, 탄탈륨이 도펀트(dopant)로서, 탄탈륨 이온은 주석 산화물 내에서 주석을 치환하여 자유 전자를 내놓는데 기여하기 때문에 하부 전극(200) 내 균일한 조성 분포는 하부 전극(200)의 비저항 및 캐리어 농도에 중요한 역할을 할 수 있다.
유전체층(300)은 하부 전극(200)의 내측벽 및 외측벽을 따라 얇게 연속적으로 배치될 수 있다. 유전체층(300)이 하부 전극(200)의 내측벽 및 외측벽과 접하며 배치됨으로써 정전용량을 증가시킬 수 있다.
커패시터(1000)의 누설 전류를 감소시키기 위하여 유전체층(300)은 실리콘 산화물보다 큰 유전율을 갖는 금속 산화물을 포함할 수 있다. 유전체층(300)은 충분한 정전 용량을 확보하면서 낮은 누설전류를 유지하고, 더불어 반도체 소자의 스케일 다운(scaling down)에 적합한 물질을 포함할 수 있다.
이와 같은 특징을 만족하는 물질로, 유전체층(300)은 루타일(rutile) 구조의 티타늄 산화물(TiO2) 및 스트론튬 티타늄 산화물(SrTiO3)를 포함할 수 있다. 루타일 구조 티타늄 산화물 및 스트론튬 티타늄 산화물을 밴드갭이 작아 누설 전류 문제가 있어 일함수가 크며, 유전체층(300)을 쉽게 결정화시킬 수 있도록 유전체층(300)과 동일한 결정 구조를 갖는 하부 전극(200)이 필요하다. 그래서, 루타일 구조 티타늄 산화물을 유전체층(300)으로 사용하는 경우, 루테늄 산화물(RuO2)을 하부 전극(200)으로 사용하고, 스트론튬 티타늄 산화물을 유전체층(300)으로 사용하는 경우, 스트론튬 루테늄 산화물(SrRuO3)을 각각 하부 전극(200)으로 사용할 수 있다. 그러나, 루테늄(Ru)을 포함하는 하부 전극(200)은 후속 수소 열처리 공정에서 쉽게 환원되는 경향이 있다. 따라서, 하부 전극(200)은 유전체층(300)의 결정화를 잘 유도하고 전기적 특성이 우수하며, 환원 저항성이 우수한 탄탈륨이 도핑된 주석 산화물을 포함할 수 있다.
상부 전극(400)은 유전체층(300) 상에서, 하부 전극(200)의 형상을 따라 얇게 연속적으로 배치될 수 있다. 한편, 상부 전극(400)은 유전체층(300)이 형성된 하부 전극(200)의 내부 및 외부를 완전하게 매립하며 제공될 수도 있다. 본 발명에서는 상부 전극(400)의 구조를 한정하지 않는다.
상부 전극(400)은 도전성 물질을 포함할 수 있으며, 예컨대, 인듐(In), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 금(Au), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 레늄(Re), 마그네슘(Mg), 아연(Zn), 하프늄(Hf), 탄탈륨(Ta), 로듐(Rh), 이리듐(Ir), 텅스텐(W), 티타늄(Ti), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 니오브(Nb), 알루미늄(Al), 니켈(Ni), 구리(Cu) 및 티타늄 질화물(TiN) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다. 한편, 상부 전극(400)은 금속 산화물을 포함할 수 있으며, 예컨대, 산화루테늄(RuO2), 산화텅스텐(WO2), 산화몰리브데늄(MoO2), 산화니켈(NiO), 산화이리듐(IrO2), 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2), 산화아연(ZnO), 인듐주석산화물(InSnO), 및 인듐갈륨아연산화물(InGaZnO) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다. 본 발명에서는 상부 전극(400)의 물질을 상기의 물질들로 한정하지 않는다.
이하, 커패시터(1000)를 제조하는 방법을 구체적으로 설명하기로 한다.
도 2 내지 도 5는 본 발명의 일 실시 예에 따른 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 홀(HL)을 갖는 몰드막(MD)을 형성할 수 있다.
기판(100) 상에 몰드막(MD)을 형성할 수 있다. 몰드막(MD)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물을 포함할 수 있다. 몰드막(MD) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 식각하여 기판(100)을 노출시키는 홀(HL)을 형성할 수 있다. 홀(HL)을 형성한 후, 마스크 패턴을 몰드막(MD)으로부터 제거할 수 있다.
도 3을 참조하면, 홀(HL)을 갖는 몰드막(MD) 상에 원자층 적층 공정을 통해 하부 전극(200)을 형성할 수 있다. 이하, 하부 전극(200)을 형성하는 공정을 상세하게 설명하기로 한다. 도 6은 본 발명의 일 실시 예에 따른 커패시터(1000)의 하부 전극(200)을 제조하기 위한 원자층 적층 공정의 사이클을 설명하기 위한 도면이다.
일반적으로, 원자층 적층 공정은 복수의 금속-유기 전구체들(metal-organic precursors)를 순차적으로 제공하는 복수의 사이클을 통해 목적하는 박막을 형성할 수 있다. 이때, 금속 유기 전구체들 각각은 막이 형성되기 위하여 적어도 최소량 이상이 제공되어야 한다.
본 발명에 따르면, 도 6을 참조하면, 홀(HL)을 갖는 몰드막(MD)을 공정 챔버 내부에 로딩시킨 후, 주석 전구체, 퍼지 가스, 산소 소스, 및 퍼지 가스를 순차적으로 제공하는 제1 서브 사이클을 수행할 수 있다. 제1 서브 사이클을 수행하면, 기판(100) 및 몰드막(MD) 표면에 주석 산화물을 포함하는 제1 막이 형성될 수 있다.
주석 전구체는 Tetrakis(dimethylamino)tin (TDMASn), Tetraethyltin (TET), tetramethyltin (TMT), Tin(II)acetylacetonate (Sn(acac)2), SnCl4, dimethylamino-2-methyl-2-propoxy-tin(II) (Sn(dmamp)2), 및 Bis[bis(trimethylsilyl)amino]tin(II) 중 적어도 하나를 포함하고, 산소 소스는 오존(O3) 또는 수증기(H2O) 형태로 제공될 수 있다. 한편, 퍼지 가스는 질소(N2) 또는 알곤(Ar)과 같은 비활성 가스를 포함할 수 있다.
주석 전구체, 퍼지 가스, 탄탈륨 전구체, 퍼지 가스, 산소 소스, 및 퍼지 가스를 순차적으로 제공하는 제2 서브 사이클을 수행할 수 있다. 제2 서브 사이클을 수행하면, 탄탈륨이 도펀트로서 주석 산화물에 도핑된 제2 막이 형성될 수 있다.
주석 전구체는 Tetrakis(dimethylamino)tin (TDMASn)을 포함하고, 탄탈륨 전구체는 (tert-butylimido)tris(ethylmethylamido)tantalum (TBTEMTa)을 포함하며, 산소 소스는 오존(O3) 또는 수증기(H2O) 형태로 제공될 수 있다. 한편, 퍼지 가스는 질소를 포함할 수 있다.
일 실시 예에 따르면, 제2 서브 사이클에서, 제1 막의 표면에서 주석 전구체가 먼저 주입되고 탄탈륨 전구체가 제공되는데, 주석 전구체와 탄탈륨 전구체 사이 반응성이 낮아 주석에 의해 도펀트로 기능하는 탄탈륨의 양이 감소될 수 있다. 즉, 최소량의 탄탈륨 전구체를 제공하더라도 제1 막에 반응하는 탄탈륨의 양은 최소량보다 작을 수 있다. 더불어, 목적하는 탄탈륨의 농도를 맞추기 위하여 사이클의 횟수를 증가시킬 수 있다. 이로써, 하부 전극(200)의 도펀트로 기능하는 탄탈륨의 농도는 작게 그러나, 사이클을 증가시켜 하부 전극(200) 전반에 걸쳐 탄탈륨이 균일한 농도를 가질 수 있다.
제1 서브 사이클 및 제2 서브 사이클에 의해 하나의 사이클이 구성되고, 사이클을 복수 회 반복하여, 탄탈륨이 도핑된 주석 산화물을 포함하는 하부 전극(200)을 목적하는 두께로 형성할 수 있다.
도 4를 참조하면, 하부 전극(200)이 형성된 홀(HL)을 매립하는 절연막(IL)을 형성한다. 절연막(IL)은 하부 전극(200) 및 몰드막(MD)과 일 에천트(etchant)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 예로, 몰드막(MD)이 질화물을 포함하고, 하부 전극(200)이 탄탈륨이 도핑된 주석 산화물을 포함하는 경우, 절연막(IL)은 실리콘 산화물 또는 포토레지스트 물질을 포함할 수 있다.
몰드막(MD)의 상부면이 노출되도록, 절연막(IL) 및 하부 전극(200)의 일부를 제거하여, 하부 전극(200)을 노드 분리할 수 있다. 전술한 바와 같이, 절연막(IL)은 하부 전극(200) 및 몰드막(MD)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함하기 때문에, 절연막(IL) 및 하부 전극(200)의 일부를 제거하는 동안 몰드막(MD)은 실질적으로 식각되지 않으므로 식각 저지막으로도 기능할 수 있다.
하부 전극(200)을 노드 분리한 후, 홀(HL)을 매립하는 절연막(IL)을 제거할 수 있다. 동일하게, 절연막(IL)이 하부 전극(200) 및 몰드막(MD)과 일 에천트에 대하여 식각 선택비를 갖는 물질을 포함하기 때문에, 절연막(IL)이 제거되는 동안 하부 전극(200) 및 몰드막(MD)은 제거되지 않을 수 있다. 절연막(IL)을 제거하여 하부 전극(200)의 내측벽을 노출시킬 수 있다.
도 5를 참조하면, 몰드막(MD)을 제거하여 하부 전극(200)의 외측벽을 노출시킬 수 있다. 몰드막(MD)이 하부 전극(200)과 일 에천트에 의해 식각 선택비를 갖기 때문에 몰드막(MD)을 제거하는 동안 하부 전극(200)을 실질적으로 식각되지 않을 수 있다.
이어서, 하부 전극(200) 상에 유전체층(300)을 얇고 연속적으로 형성할 수 있다. 일 예로, 유전체층(300)은 화학 기상 증착 또는 원자층 적층 공정 등에 의해 형성될 수 있다.
전술한 바와 같이, 하부 전극(200)이 루타일(rutile) 구조를 가짐으로써, 루타일 구조의 고유전율을 갖는 물질을 포함하는 유전체층(300)이 형성될 수 있다. 일 실시 예에 따르면, 유전체층(300)은 루타일 구조의 티타늄 산화물을 포함할 수 있다.
다시 도 1을 참조하면, 유전체층(300) 상에 상부 전극(400)을 얇고 연속적으로 형성할 수 있다. 일 예로, 상부 전극(400)은 화학 기상 증착 또는 원자층 적층 공정 등에 의해 형성될 수 있다.
한편, 상부 전극(400)은 유전체층(300)이 형성된 하부 전극(200)을 채우며 형성될 수 있다.
이하에서는, 일반적인 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막과, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막의 막질 특성을 살펴보기로 한다.
도 7은 일반적인 원자층 적층 공정으로 탄탈륨이 도핑된 주석 산화막을 형성할 경우 사이클을 설명하기 위한 도면이다.
도 7을 참조하면, 일반적인 원자층 적층 공정에서 하나의 사이클은 주석 전구체 주입, 퍼지 가스 주입, 산소 소스 주입, 및 퍼지 가스 주입을 포함하는 제1 서브 사이클과, 탄탈륨 전구체 주입, 퍼지 가스 주입, 산소 가스 주입, 및 퍼지 가스 주입을 포함하는 제2 서브 사이클로 구성된다.
도 6에서 전술한 바와 같이, 본 발명의 일 실시 예에 따른 원자층 적층 공정에서 하나의 사이클은 주석 전구체 주입, 퍼지 가스 주입, 산소 소스 주입, 및 퍼지 가스 주입을 포함하는 제1 서브 사이클과, 주석 전구체 주입, 퍼지 가스 주입, 탄탈륨 전구체 주입, 퍼지 가스 주입, 산소 가스 주입, 및 퍼지 가스 주입을 포함하는 제2 서브 사이클로 구성된다.
도 6 및 도 7을 살펴보면, 일반적인 원자층 적층 공정과 일 실시 예에 따른 원자층 적층 공정에서, 제2 서브 사이클에서 차이가 있다. 도 6에서 설명되는 바와 같이, 주석 전구체 주입하고 산소 소스 주입 없이 탄탈륨 전구체를 주입함으로써, 주입되는 탄탈륨 전구체의 양보다 작은 양의 탄탈륨이 도핑되며 전체적으로 균일한 농도로 탄탈륨이 도핑된 막질을 획득할 수 있다.
이와는 다르게, 도 7에서는 주석 전구체의 주입 없이, 탄탈륨 전구체를 주입함으로써 도 6과 비교할 때 더 높은 농도의 탄탈륨 도핑 농도를 갖는다.
도 8은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질의 깊이에 따른 탄탈륨 도핑 농도를 보여주는 그래프이고, 도 9는 일반적인 원자층 적층 공정으로 형성된 막질의 깊이에 따른 탄탈륨 도핑 농도를 보여주는 그래프이다.
막질의 깊이에 따른 탄탈륨 도핑 농도의 최고점에서 최저점 사이 폭은, 도 8에 도시된 본 발명의 일 실시 예에 따른 막질이 도 9에 도시된 일반적인 공정에 따른 막질에서 작을 수 있다.
탄탈륨 도핑 농도의 인접한 두 개의 최고점 사이의 거리는, 도 8에 도시된 본 발명의 일 실시 예에 따른 막질이 도 9에 도시된 일반적인 공정에 따른 막질에서 작을 수 있다.
일 실시 예에 따른 원자층 적층 공정에서 탄탈륨의 농도 최고점이 기존의 원자층 적층 공정에서 탄탈륨 농도 최고점보다 낮은 이유는 하기와 같다. 기존의 원자층 적층 공정의 제2 서브 사이클에서 제공되는 탄탈륨 전구체 주입량과, 일 실시 예에 따른 원자층 적층 공정의 제2 서브 사이클에서 제공되는 탄탈륨 전구체 주입량과 동일하지만, 일 실시 예에 따른 원자층 적층 공정의 제2 서브 사이클을 수행하여 도핑되는 탄탈륨의 양은 기존의 원자층 적층 공정의 제2 서브 사이클을 수행하여 도핑되는 탄탈륨의 양보다 작을 수 있다. 이는 일 실시 예에 따른 원자층 적층 공정의 제2 서브 사이클을 수행하는 동안 주석 전구체의 주석이 탄탈륨과의 반응성이 작아 탄탈륨의 결합을 방해함으로써, 기존과 동일한 양의 탄탈륨 전구체 양을 제공하더라도 더 적은 양의 탄탈륨이 도핑될 수 있다.
또한, 일 실시 예에 따른 원자층 적층 공정에서 탄탈륨의 농도 최고점들 사이가 기존의 원자층 적층 공정에서 탄탈륨 농도 최고점들 사이보다 작은 이유는 하기와 같다. 일 실시 예에 따른 원자층 적층 공정으로 탄탈륨의 도핑 농도가 작아짐으로써 감소된 농도만큼을 보상하기 위하여 사이클의 빈도를 증가시킬 수 있다.
이처럼, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질이 일반적인 원자층 적층 공정으로 형성된 막질보다 탄탈륨 도핑이 보다 고르게 분포된 것을 알 수 있다.
도 10 내지 도 14는 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질과 일반적인 원자층 적층 공정으로 형성된 막질에서, 탄탈륨 도핑 농도의 특징을 나타내는 그래프들이다.
도 10 내지 도 12에서, 빨간색 사각 도트들(또는 빨간색 사각 도트들을 연결한 그래프)은 기존의 원자층 적층 공정에 따라 형성된 막질의 특성을 나타내며, 파란색 원형 도트들(파란색 원형 도트들을 연결한 그래프)은 일 실시 예에 따른 원자층 적층 공정에 따라 형성된 막질의 특성을 나타낸다.
도 10에서, x축은 제1 사이클 수량 및 제2 사이클 수량의 합에 대한 제2 사이클 수량으로써, 전체 사이클에 대한 제2 사이클의 비율을 나타내고, y축은 주석 및 탄탈륨 원자량 합에 대한 탄탈륨 원자량의 비율을 나타낸다. 빨간색 사각 도트들에서의 제2 사이클이 많아질수록 탄탈륨 원자량의 비율의 증가 폭이 파란색 원형 도트들에서 보다 크다는 것을 확인할 수 있다. 따라서, 제2 사이클 수량이 증가할수록(즉, 막질의 두께가 두꺼워질수록) 탄탈륨 농도가 일 실시 예에 따른 경우가 더 둔하게 증가함을 알 수 있다.
도 11에서, x축은 제2 사이클의 수를 나타내며, y축은 탄탈륨 밀도를 나타낸다. 일 예로, 제2 사이클을 30회 반복했을 때, 빨간색 사각 도트들을 연결한 그래프에서는 0.106μg/cm2·cycle의 기울기를 나타내고, 파란색 원형 도트들을 연결한 그래프에서는 0.038μg/cm2·cycle의 기울기를 나타낸다. 따라서, 제2 사이클 수량이 증가할수록(즉, 막질의 두께가 두꺼워질수록) 탄탈륨 농도 증가가 일 실시 예에 따른 경우가 더 둔하게 증가함을 알 수 있다.
도 12에서, x축은 주석 및 탄탈륨 원자량 합에 대한 탄탈륨 원자량의 비율을 나타내고, y축은 탄탈륨 막질 사이의 거리(d)를 나타낸다. 빨간색 사각 도트들에서 탄탈륨 막질 사이의 거리가 파란색 원형 도트들에서 보다 크다는 것을 확인할 수 있다. 탄탈륨 막질 사이의 거리가 짧다는 것은 탄탈륨이 균일하게 분포됨을 나타낼 수 있다. 따라서, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질에서 탄탈륨이 막질 전체적으로 균일하게 분포됨을 알 수 있다.
도 13은 일반적인 원자층 적층 공정으로 형성된 막질을 이차이온 질량분석기(secondary ion mass spectroscopy)를 이용하여 스퍼터링 공정으로 위에서 아래로 식각하는 동안 탄탈륨 강도(intensity)을 알아본 그래프이고, 도 14은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질을 이차이온 질량분석기를 이용하여 스퍼터링 공정으로 위에서 아래로 식각하는 동안 탄탈륨 강도를 알아본 그래프이다. 도 13 및 도 14에서 x축은 스퍼터링 공정의 시간을 나타내며, y축은 탄탈륨 강도를 나타낸다.
도 13에서는 5회의 제2 사이클들을 반복하여 막질을 형성하고, 도 14에서는 19회의 제2 사이클들을 반복하여 막질을 형성한 경우를 각각 도시한다. 도 13에서강도의 최고점에서 최저점 사이의 폭이 14에서 보다 크며, 도 13에서 최고점들 사이 간격이 도 14에서보다 큰 것을 볼 수 있다. 이는 본 발명의 일 실시 예에 따른 원자층 적층 공정에 따라 형성된 막질의 탄탈륨 농도가 더 균일하게 분포함을 알 수 있다.
도 15 및 도 16은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 막질과 일반적인 원자층 적층 공정으로 형성된 막질에서, 탄탈륨 도핑 농도에 따른 막질의 전기 비저항성 및 캐리어 농도를 나타내는 그래프들이다. 도 15 및 도 16에서, 빨간색 사각 도트들(또는 빨간색 사각 도트들을 연결한 그래프)은 기존의 원자층 적층 공정에 따라 형성된 막질의 특성을 나타내며, 파란색 원형 도트들(파란색 원형 도트들을 연결한 그래프)은 일 실시 예에 따른 원자층 적층 공정에 따라 형성된 막질의 특성을 나타낸다.
도 15에서, x축은 주석 및 탄탈륨 원자량 합에 대한 탄탈륨 원자량의 비율을 나타내고, y축은 전기 비저항성을 나타낸다. 도 15에서, 탄탈륨 농도가 증가할수록 높은 전기 비저항성을 나타내는 경향을 보인다. 다만, 도 15를 참조하면, 빨간색 사각 도트들을 연결한 그래프에서, 0.8at%에서 3 × 10-3 Ω·cm의 가장 낮은 전기 비저항성을 나타낸다. 한편, 파란색 원형 도트들을 연결한 그래프에서, 2.0at%에서 1.5 × 10-3 Ω·cm의 가장 낮은 전기 비저항성을 나타낸다.
따라서, 본 발명의 일 실시 예에 따른 원자층 적층 공정을 이용하여 형성된 막질이 일반적인 원자층 적층 공정을 이용하는 경우보다, 더 높은 탄탈륨 농도에서 더 낮은 전기 비저항성을 나타내는 것을 알 수 있다.
도 16에서, x축은 주석 및 탄탈륨 원자량 합에 대한 탄탈륨 원자량의 비율을 나타내고, y축은 자유 전자의 밀도를 나타낸다. 도 16에서, 탄탈륨의 농도가 증가할수록 전자 밀도가 감소하는 경향을 보인다. 다만, 빨간색 사각 도트들에서 5at%에서 1 × 1020/cm3 의 가장 작은 전자 밀도를 보인다. 파란색 원형 도트들에서는 2.5at%에서 약 4.5 × 1020/cm3의 가장 높은 전자 밀도를 보인다. 또한, 파란색 원형 도트들에서는 2.5at%까지 선형적으로 전자 밀도가 증가하며 2.5at% 이상에서 급격하게 전자 밀도가 떨어지는 것을 볼 수 있다. 탄탈륨 농도가 3.0at%이상일 경우는, 탄탈륨 도핑층 사이 거리가 임계 거리보다 짧은 경우일 수도 있다. 일 실시 예에 따른 원자층 증착 공정에 따라 형성된 박막의 일 예로, 3.3at%의 탄탈륨 농도에서는 탄탈륨 도핑층 사이 거리는 1.1nm 밖에 안되며, 이 두께는 탄탈륨 도핑층 사이 거리는 루타일 유닛 셀의 세 개의 층보다 매우 작다. 따라서, 탄탈륨이 주석 이온을 치환하여 자유 전자를 공급하는 역할 이상의 간섭이 발생할 수 있다.
도 17은 일반적인 원자층 적층 공정 및 본 발명의 일 실시 예에 따른 원자층 적층 공정 각각으로 형성된 탄탈륨이 도핑된 주석 산화막의 GIXRD(Grazing Incidence X-Ray Diffraction) 분석한 그래프이다. 도 17에서, 파란색 그래프는 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 2.0at%의 탄탈륨 농도로 도핑된 주석 산화막을 분석한 것이고, 빨간색 그래프는 일반적인 원자층 적층 공정으로 형성된 1.8at%의 탄탈륨 농도로 도핑된 주석 산화막을 분석한 것이고, 검정색 그래프는 탄탈륨 없는 주석 산화막을 분석한 것이다. 모든 주석 산화막들 각각의 두께는 약 35nm로 적층한다. 검정색 그래프에서, 주석 산화물 (110) 및 (200)의 피크들이 나타난다. 그러나, 빨간색 그래프의 탄탈륨 농도는 파란색 그래프의 탄탈륨 농도보다 낮음에도 불구하고 주석 산화물 (110) 및 (200)의 피크들이 나타나지 않는 것을 볼 수 있다. 반면, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막에서는 주석 산화물 (110) 및 (200)의 피크들이 나타난다. 따라서, 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막에서는, 탄탈륨이 도핑됨과 동시에 결정학적으로도 주석 산화막질 특성을 나타냄을 알 수 있다.
도 18은 본 발명의 일 실시 예에 따라 형성된 실린더형 하부 전극의 TEM 사진이며, 도 19는 도 18의 하부 전극에서 선택된 지점들의 탄탈륨 농도를 나타내는 그래프이다.
도 18에서, 실린더형 하부 전극은 저면이 닫힌 실린더 형상을 가지며, 일 실시 예에 따른 원자층 적층 공정으로 형성된다. 이때, 홀의 지름은 약100 nm이며, 홀의 깊이는 약 1 μm으로 약 10 정도의 종횡비(aspect ratio)를 갖는다. 하부 전극의 두께는 약 23nm로 형성된다. 도 18에서 보는 바와 같이, 원자층 적층 공정으로 높은 종횡비를 갖는 구조에서도 단차 피복(step coverage) 특성이 우수한 막질을 컨포멀(conformally)하게 형성할 수 있다. 도 19에서, 도 18의 하부 전극에서 선택된 지점들은 5군데로 약 5at%의 유사한 탄탈륨 농도를 나타내는 것을 알 수 있다. 따라서, 도 18 및 도 19를 참조하면, 높은 종횡비를 갖는 구조의 하부 전극도 본 발명의 일 실시 예에 따른 원자층 적층 공정을 이용하면 균일한 탄탈륨 도핑 농도를 유지하면서 우수한 단차 피복을 가지며 형성될 수 있다.
도 20은 일반적인 원자층 적층 공정을 이용하여 형성된 막질과 본 발명의 일 실시 예에 따라 형성된 막질 위에 원자층 적층 공정으로 형성된 티타늄 산화물을 포함하는 막질의 결정 구조를 나타내는 GIXRD 분석 그래프이다.
전술한 바와 같이 하부 전극 상에 형성되는 유전체층인 티타늄 산화물이 높은 유전율(high-k)을 갖기 위해서는 아나타제(anatase) 구조가 아닌 루타일(rutile) 구조를 가져야 한다.
2.0at%의 탄탈륨 도핑 농도를 갖는 32nm 두께의 탄탈륨이 도핑된 주석 산화막을 일반적인 원자층 적층 공정 및 일 실시 예에 따른 원자층 적층 공정으로 각각 형성한 후, 이를 하부 기판으로 이용하여 tetra-kis-isopropoxide 및 오존(O3)을 이용하여 250℃에서 티타늄 산화물을 형성하고 GIXDR분석을 통해 막질의 결정 구조를 확인한다.
도 20을 참조하면, 일반적인 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막을 하부 전극으로 하는 티타늄 산화물 박막은 40 정도의 상대적으로 낮은 유전율을 갖는 아나타제(anatase) 구조를 갖는다. 반면에, 본 발명의 일 실시 예에 따른 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막을 하부 전극으로 하는 티타늄 산화물 박막은 80 정도의 상대적으로 높은 유전율의 루타일(rutile) 구조를 갖는다.
도 21은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막에 형성된 티타늄 산화물에 대하여 수소를 포함한 환원 분위기 열처리 전/후 전압에 따른 유전율 변화를 나타내는 그래프이다. 도 22 및 도 23은 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막에 대하여 열처리 전/후 AES 깊이 프로파일(Auger Electron Spectroscopy Depth Profile) 분석을 나타내는 그래프들이다.
도 21 내지 도 23을 참조하면, 도 19에서 설명된 바와 같이 2.0at%의 탄탈륨 도핑 농도를 갖는 32nm 두께의 탄탈륨이 도핑된 주석 산화막을 일 실시 예에 따른 원자층 적층 공정으로 형성한다.
도 21을 참조하면, 일 실시 예에 따른 원자층 증착 공정으로 형성된 탄탈륨이 도핑된 주석 산화막을 하부 기판으로 이용한 티타늄 산화물은 80의 유전율을 갖는다. 그리고, 이 막질을 약 400℃에서 30분 동안 수소를 포함한 환원성 포밍가스 분위기에서 가열한 후에도, 유전율이 80으로 유지되는 것을 볼 수 있다. 이처럼, 일 실시 예에 따른 탄탈륨이 도핑된 주석 산화막이 DRAM 커패시터에 이용되기 위해서는 후속 공정에서 열적으로 또는 화학적으로 안정해야 하는데, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막은 열처리 후에서도 루타일 구조를 유지하여 전기적 특성 또한 유지되는 것을 알 수 있다.
도 22는 열처리 전의 탄탈륨이 도핑된 주석 산화막에 대한 AES 깊이 프로파일이고, 도 23은 수소를 포함한 환원 분위기에서의 열처리 후의 탄탈륨이 도핑된 주석 산화막에 대한 AES 깊이 프로파일이다. 도 22 및 도 23을 참조하면, 열처리 전후의 탄탈륨이 도핑된 주석 산화막의 AES 깊이 프로파일은 동일한 것을 확인할 수 이다. 따라서, 본 발명의 일 실시 예에 따른 원자층 적층 공정으로 형성된 탄탈륨이 도핑된 주석 산화막은 수소를 포함한 환원 분위기에서의 열처리 후에서도 환원되지 않고 화학적 조성을 유지한 채 루타일 구조를 유지한다는 것을 알 수 있다.
도 24는 본 발명의 일 실시 예에 따른 메모리 소자를 설명하기 위한 회로도이다.
도 24를 참조하면, 메모리 소자(2000)는 스위칭 소자(SW), 제1 배선(WR1), 제2 배선(WR2), 및 커패시터(CP)를 포함할 수 있다. 또한, 도시되지 않았으나, 메모리 소자(2000)는 기판을 더 포함할 수 있다.
기판은 반도체 물질을 포함할 수 있으며, 예컨대 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(Ⅲ)옥사이드(Ga2O3), 및 사파이어(sapphire)을 포함할 수 있다.
한편, 기판은 전도성 물질을 포함할 수 있으며, 예컨대, 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr) 중 적어도 하나 또는 이들의 합금을 포함할 수 있다.
스위칭 소자(SW)는 기판 상에 배치될 수 있다. 본 실시 예에 따르면, 스위칭 소자(SW)는 트랜지스터일 수 있다. 도시되지 않았으나, 트랜지스터는 제1 방향으로 연장하는 게이트, 게이트와 기판 사이에 개재되는 게이트 절연막, 게이트 양측에 배치되는 소스 및 드레인을 포함할 수 있다.
제1 배선(WR1)은 스위칭 소자(SW)의 게이트에 전기적으로 연결되는 배선으로 트랜지스터의 온/오프를 결정할 수 있다. 한편, 제1 배선(WR1)은 생략되고 제1 방향으로 연장하는 게이트가 제1 배선(WR1)의 기능을 수행할 수도 있다.
제2 배선(WR2)은 제1 배선(WR1)과 절연되도록 다른 층에 배치되며, 제1 방향에 수직인 제2 방향으로 연장할 수 있다. 제2 배선(WR2)은 스위칭 소자(SW)의 소스(또는 드레인)에 전기적으로 연결될 수 있다. 제2 배선(WR2)은 메모리 소자의 읽기 및 쓰기 동작에 사용될 수 있다.
커패시터(CP)는 제1 배선(WR1) 및 제2 배선(WR2)과 절연되도록 다른 층에 배치될 수 있다. 커패시터(CP)는 트랜지스터의 드레인(또는 소스)와 전기적으로 연결될 수 있다. 본 발명의 일 실시 예에 따르면, 커패시터(CP)는 하부가 막힌 실린더 또는 기둥형상을 가질 수 있다. 커패시터는(CP)는 하부 전극(200), 유전체층(300), 및 상부 전극(400)을 포함할 수 있다. 커패시터(CP)의 대한 설명은 도 1에서 설명된 설명과 동일하여 생략하기로 한다.
상술한 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술한 실시 예들 이외에도, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들도 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술한 실시 예들에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
1000: 커패시터
100: 기판
200: 하부 전극
300: 유전체층
400: 상부 전극

Claims (10)

  1. 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2)을 포함하며, 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 도핑된 하부 전극;
    상기 하부 전극 상에 배치되며, 루타일(rutile) 구조의 티타늄 산화물(TiO2) 및 스트론튬 티타늄 산화물(SrTiO3)을 포함하는 유전체층; 및
    상기 유전체층 상에 배치되는 상부 전극을 포함하되,
    상기 하부 전극의 전극막은 기판 상에 주석 전구체 및 산소 소스를 순차적으로 제공하는 제1 서브 사이클과, 상기 제1 서브 사이클을 수행한 상기 기판 상으로 주석 전구체를 주입한 다음에 탄탈륨 전구체를 주입함으로 주입되는 탄탈륨 전구체의 양보다 적은 양의 탄탈륨이 도핑되도록 하는 제2 서브 사이클을 수행하여 제조되고, 상기 제1 및 상기 제2 서브 사이클을 반복 수행하여 상기 기판 상에 상기 탄탈륨이 도핑된 주석 산화막이 형성되고, 상기 탄탈륨이 도핑된 주석 산화막 내 탄탈륨 농도는 상기 제2 서브 사이클에서 제공되는 상기 주석 전구체에 의해 결정되는 커패시터.
  2. 제1항에 있어서,
    상기 하부 전극은 상기 기판 상에 배치되며 저면이 닫힌 실린더 또는 기둥 형상을 갖는 커패시터.
  3. 제2항에 있어서,
    상기 하부 전극의 종횡비는 10이상인 커패시터.
  4. 제1항에 있어서,
    상기 상부 전극은 인듐(In), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 금(Au), 팔라듐(Pd), 백금(Pt), 루테늄(Ru), 레늄(Re), 마그네슘(Mg), 아연(Zn), 하프늄(Hf), 탄탈륨(Ta), 로듐(Rh), 이리듐(Ir), 텅스텐(W), 티타늄(Ti), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 니오브(Nb), 알루미늄(Al), 니켈(Ni), 구리(Cu) 및 티타늄 질화물(TiN) 중 적어도 하나 또는 이들의 합금을 포함하는 커패시터.
  5. 제1항에 있어서,
    상기 상부 전극은 산화루테늄(RuO2), 산화텅스텐(WO2), 산화몰리브데늄(MoO2), 산화니켈(NiO), 산화이리듐(IrO2), 탄탈륨이 도핑된 주석 산화물(Ta-doped SnO2), 산화아연(ZnO), 인듐주석산화물(InSnO), 및 인듐갈륨아연산화물(InGaZnO) 중 적어도 하나 또는 이들의 합금을 포함하는 커패시터.
  6. 제1항에 있어서,
    상기 하부 전극은 루타일 구조를 갖는 커패시터.
  7. 제1항에 있어서,
    상기 유전체층은 75이상의 유전율을 갖는 커패시터.
  8. 기판 상에 배치되는 스위칭 소자; 및
    상기 스위칭 소자와 전기적으로 연결되는 제 1 항의 커패시터를 포함하는 메모리 소자.
  9. 제8항에 있어서,
    상기 하부 전극에는 주석 및 탄탈륨 합에 대한 탄탈륨은 1.5 내지 5.5 at%의 농도로 도핑된 메모리 소자.
  10. 제8항에 있어서,
    상기 유전체층은 75이상의 유전율을 갖는 메모리 소자.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2019511448A (ja) * 2016-03-18 2019-04-25 ビーエーエスエフ ソシエタス・ヨーロピアＢａｓｆ Ｓｅ 電極触媒用途向けの金属ドープ酸化スズ
KR101932588B1 (ko) * 2017-02-28 2018-12-27 한국과학기술연구원 반도체 메모리 소자의 커패시터 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101892632B1 (ko) * 2017-03-09 2018-10-04 한국과학기술연구원 백금족 산화물과 주석 산화물의 화합물을 갖는 반도체 메모리 소자 및 그 제조방법

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