KR102304613B1 - GaN 기반 반도체 패키지 및 이를 제조하는 방법 - Google Patents

GaN 기반 반도체 패키지 및 이를 제조하는 방법 Download PDF

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Abstract

본 개시서는 절연성 또는 반절연성 방열 기판, 상기 기판 상에 회로 패턴을 가지도록 형성되는 금속 박막, 및 GaN(gallium nitride; 질화 갈륨) 기반 칩을 포함하고, 상기 GaN 기반 칩의 게이트 단자, 소스 단자, 드레인 단자 각각이 금속 볼 및 금속 범프 중 적어도 하나로써 상기 회로 패턴 상의 패드와 밀착 접합되는 GaN 기반 반도체 패키지 및 이를 제조하는 방법에 관한 것이다.

Description

GaN 기반 반도체 패키지 및 이를 제조하는 방법{GALLIUM NITRIDE-BASED SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THEREOF}
본 개시서는 반도체 패키지에 관한 것인바, 더 구체적으로는 질화 갈륨(gallium nitride; GaN) 기반 반도체 패키지 및 이를 제조하는 방법에 관한 것이다.
GaN(gallium nitride; 질화 갈륨)는 높은 항복전압 및 높은 밴드 갭을 가지는 반도체로서 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있다. 즉, GaN 기반 전력반도체 디바이스는 RF(radio frequency) 특성이 우수한 장점이 있다.
그러한 디바이스는 많은 열을 발생시키는데, 반도체가 안정적으로 동작할 수 있는 온도 영역에 머물 수 있도록 방열체(heat spreader)와의 결합이 요구된다. 예를 들어 Si(silicon; 규소)보다 열전도율이 높은 SiC(silicon carbide; 탄화규소) 기판 상에 GaN 층을 배치하여 이용할 수 있다(예컨대, 미국 등록특허 US 9,111,750호).
이러한 SiC 기판 상 GaN 층으로 구성된 칩(다이)을 포함하는 일반적인 GaN 기반 반도체 패키지는 전기적으로 외부와 연결할 수 있는 핀과 상기 칩을 장착시킬 수 있는 구조물인 리드 프레임, 리드 프레임과 본딩 패드를 연결하는 선, 칩을 장착하는 패들, 및 봉합물질로 이루어진다. 반도체 패키지에 있어서 칩을 기판에 장착하거나 물리적으로 연결하는 방식을 본딩이라고 하는데, 종래에 GaN 기반 반도체에는 주로 와이어 본딩(wire bonding)이 적용되었다.
GaN 기반 반도체 자체가 높은 열전도율을 가져 냉각 부품을 최소화할 수 있기는 하지만, 종래와 같은 와이어 본딩을 통한 패키징의 경우에 GaN 기반 칩으로부터 전기적 신호가 통하는 통로로 본드 와이어(bond wire)들이 이용될 수밖에 없었고, GaN 능동층(active layer)과 다이아몬드 등의 기판 사이에 SiC 층과 같은 중간층이 개재되어 있어 생기는 거리 때문에, GaN 자체의 상대적으로 높은 열전도율을 직접 이용하기도 어려웠다. 게다가 본드 와이어 자체의 길이에 따른 기생 성분(parasitic components)이 생기는 단점도 있었다.
US 9111750 B
본 개시서는 종래 기술의 문제점을 극복하여 GaN 기반 칩의 와이어 본딩을 생략함으로써 신호 전달 길이를 최소화하여 인덕턴스 값을 감소시키고, 향상된 주파수 특성, 이득, 광대역성을 얻을 수 있는 GaN 기반 반도체 패키지를 제공하는 것을 목적으로 한다.
또한 본 개시서에서는 전술한 종래 기술의 단점을 적어도 부분적으로 해결할 수 있는 GaN 기반 반도체 패키지를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.
본 개시서의 일 태양(aspect)에 따르면, GaN(gallium nitride; 질화 갈륨) 기반 반도체 패키지가 제공되는바, 그 반도체 패키지는, 절연성 또는 반절연성 방열 기판; 상기 기판 상에 마이크로스트립 라인을 포함하는 회로 패턴을 가지도록 형성되는 금속 박막; 및 GaN(gallium nitride; 질화 갈륨) 기반 칩을 포함하고, 상기 GaN 기반 칩의 게이트 단자, 소스 단자, 드레인 단자 각각은 금속 볼 및 금속 범프 중 적어도 하나로써 상기 회로 패턴 상의 패드와 밀착 접합된다.
본 개시서의 일 실시 예에 따르면, 상기 절연성 또는 반절연성 방열 기판은 다이아몬드 기판이다.
본 개시서의 일 실시 예에 따르면, 상기 GaN 기반 칩은 고주파 증폭기를 위한 구성을 포함한다.
바람직하게는 상기 GaN 기반 칩은 탄화규소 (SiC; silicon carbide) 웨이퍼 상 GaN(GaN on SiC wafer) 칩이거나 다이아몬드 웨이퍼 상 GaN(GaN on diamond wafer) 칩일 수 있다.
유리하게는 상기 금속 볼 및 금속 범프 중 적어도 하나는 Au(금), AuSn(골드/틴; gold-tin) 솔더 합금 및 나노 재료(nano material) 중 적어도 하나를 포함할 수 있다.
본 개시서의 일 실시 예에 따르면, 상기 금속 박막 상의 소정 위치에서 상기 방열 기판을 상기 방열 기판을 관통하는, 금속으로 매립된 비아 홀(via hole)을 더 포함하고, 상기 회로 패턴은 상기 비아 홀을 통하여 접지와 도통한다.
바람직하게 비아 홀에 매립되는 금속은 구리와 같이 높은 전기 전도성을 가지는 금속일 수 있다. 유리하게는 비아 홀의 매립에 구리와 함께 적절한 접착제(glue)가 이용될 수 있으며 이에는, 예컨대, 에폭시 수지(epoxy resin)가 포함될 수 있다.
본 개시서의 다른 태양에 따르면, GaN(gallium nitride; 질화 갈륨) 기반 반도체 패키지의 제조 방법이 제공되는바, 그 제조 방법은, 절연성 또는 반절연성 방열 기판 상에 마이크로스트립 라인을 포함하는 회로 패턴을 가지는 금속 박막을 형성하는 금속화(metallization) 단계; 및 상기 회로 패턴 상의 패드에 GaN 기반 칩의 게이트 단자, 소스 단자, 드레인 단자 각각을 밀착 접합하는 접합 단계를 포함하고, 상기 금속화 단계와 상기 접합 단계 사이에, 상기 게이트 단자, 소스 단자, 드레인 단자 각각의 위에 금속 볼 및 또는 금속 범프 중 적어도 하나를 형성하는 단계 및 상기 금속 박막 상에 상기 금속 볼 및 상기 금속 범프 중 적어도 하나를 형성하는 단계 중 적어도 하나의 단계를 더 포함함으로써 상기 접합 단계에서 상기 금속 볼 및 상기 금속 범프 중 적어도 하나로써 상기 밀착 접합이 이루어진다.
본 개시서의 일 실시 예에 따르면, 상기 접합 단계 전에, 상기 금속 박막 상의 소정 위치에서 상기 방열 기판을 관통하는 비아 홀(via hole)을 형성하는 접지부 형성 단계를 더 포함한다. 이 접지부 형성 단계에서, 상기 비아 홀의 형성 후에 상기 비아 홀에 금속을 매립할 수도 있다.
본 개시서의 GaN 기반 반도체 패키지 및 이를 제조하는 방법에 의하면, 종래기술에 비해 인덕턴스 값을 감소시키고, 향상된 주파수 특성, 이득, 광대역성을 얻을 수 있는 효과가 있다.
또한, SiC 웨이퍼 상 GaN(GaN on SiC wafer) 칩 또는 다이아몬드 웨이퍼 상 GaN(GaN on diamond wafer) 칩과 같은 웨이퍼 레벨의 칩 내에 존재하는 능동층(active layer) 혹은 활성 영역(active area)에서 발생하는 열과 전류를 기판(substrate)으로 신속히 빼낼 수 있는 효과가 있는바, GaN 층, SiC 층, 다이아몬드 기판으로 된 중간층 등을 거치지 않고 직접 기판을 통하여 패키지로 전달되게 함으로써 열과 전류의 전도 경로(conduction path)가 단축되는 장점이 있다.
그 결과, 기판 상의 박막 회로에 다양한 패턴, 높은 Q 값을 가지는 캐패시터와 인덕터를 추가할 수 있게 되어 증폭기의 성능을 향상시킬 수 있으므로, SiC 웨이퍼 상 GaN 칩 또는 다이아몬드 웨이퍼 상 GaN 칩에 종래의 MMIC보다 저렴하면서도 수백 와트에 달하는 고주파 증폭기를 용이하게 제작할 수 있는 효과가 있다. 요컨대, 고출력 증폭기, 고출력 분산 증폭기(high power distributed amplifier), 초광대역 증폭기 등의 제작이 용이해지는 장점이 있다.
뿐만 아니라 본 개시서의 GaN 기반 반도체 패키지 및 그 제조 방법에 따르면, 전형적인 HEMT 소자 제작 공정들 중에서 비아 홀(via hole)의 가공을 최소화하면서, SiC 폴리싱(polishing), 에칭 등의 다수 공정을 생략할 수 있게 되어 웨이퍼 당 수율이 증가하고 가격 경쟁력을 높이는 동시에 불량률을 줄여 성능 개선에 이르는 효과가 있다.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1은 본 개시서에 따른 GaN 기반 반도체 패키지의 측단면도(cross-sectional side view)이다.
도 2는 본 개시서에 따른 절연성 또는 반절연성 방열 기판 상에 금속 박막으로서 형성된 회로 패턴을 나타낸 개념도이다.
도 3a 및 도 3b는 본 개시서의 실시 예들 각각에 따라 절연성 또는 반절연성 방열 기판에 형성된 비아 홀의 구조를 개념적으로 나타낸 방열 기판의 측단면도들이다.
도 4는 본 개시서에 따라 GaN 기반 반도체 패키지를 제조하는 방법의 주요 단계들을 나타낸 흐름도이다.
도 5는 본 개시서에 따른 GaN 기반 칩의 각 단자와 상기 회로 패턴 상의 패드와 밀착 접합하는 방식을 예시적으로 보인 개념도이다.
후술하는 본 개시서에 따른 GaN 기반 반도체 패키지 및 제조 방법의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 패키지의 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수는 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수는 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 개시서에 있어서 '다이아몬드 웨이퍼(diamond wafer)', '다이아몬드 기판(diamond substrate)' 또는 '다이아몬드 웨이퍼 기판(diamond wafer substrate')'은 서로 대체가능하게 쓰인 용어들인바, 예컨대, 그러한 다이아몬드 웨이퍼는 소정의 직경(예컨대, 4인치 혹은 100mm 이상)을 가지는 다결정질 다이아몬드 웨이퍼를 포함할 수 있음을 통상의 기술자는 이해할 수 있을 것이다.
그리고 본 개시서에 있어서 '마이크로스트립 라인(microstrip line)'은 유전체 위에 선로 형상을 구현한 회로 구조로서, 신호선과 접지부 간의 거리와 매질 특성이 균일하게 배치되고 선로와 접지부 사이에 전자기장 에너지로 신호를 보존하며 전송을 가능하게 하는 특징이 있는 전송로를 지칭한다.
본 개시서에 있어서, "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "층"이라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 명세서에서 이용되는 어느 하나의 "층"은, 문맥상 분명하게 달리 나타내지 않았다면, 단일 층 또는 복수의 층들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 층들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 층들/소자들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 층이 다른 층 위에 형성되었다는 것은 그 다른 층에 대한 직접적인 물리적 접촉을 의미하지 않는다.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들의 개념도들 및 반도체 패키지 등의 측단면도들을 참조하여 설명되나, 도시된 바와 같은 특정 영역 형상에 한정되는 것으로 간주되어서는 아니 되고, 제조에 의한 결과물이 가지는 형상으로서 다양한 변형물들이 포함될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼지거나 굴곡지거나 둥글 수 있다.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 지나치게 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1을 참조하면 본 개시서에 따른 GaN 기반 반도체 패키지(100)의 측단면도가 도시되어 있다. GaN 기반 반도체 패키지(100)는 절연성 또는 반절연성 방열 기판(120), 기판 상에 회로 패턴을 가지도록 형성되는 금속 박막(130; 도 2에 도시), GaN 기반 칩(150), 및 GaN 기반 칩의 적어도 하나의 게이트 단자(152), 적어도 하나의 소스 단자(154), 적어도 하나의 드레인 단자(156) 각각을 회로 패턴 상의 다수의 도전성 패드(pad; 132)와 밀착 접합하는 금속 볼(metal ball) 및 금속 범프(metal bump) 중 적어도 하나(140)를 포함한다.
여기에서 절연성 또는 반절연성 방열 기판(120)은 다이아몬드 기판일 수 있으나 이에 한정되지 않는다. 일 예시로서, 1500 내지 2200 W/m·K의 열전도율(thermal conductivity)을 가지는 다이아몬드 기판(120)은 GaN 기반 칩(150)에서 발생하는 열을 신속하게 방출할 수 있다.
예를 들어, 방열 기판(120)으로서의 다이아몬드 기판은 CVD 등의 증착 공정 후 래핑(lapping)과 폴리싱(polishing) 공정 등을 통하여 200 마이크로미터 또는 이보다 더 큰 두께를 가지도록 제조된 것일 수 있다. 바람직하게는 상기 다이아몬드 기판은 다결정질로서 500 마이크로미터 또는 이보다 더 큰 두께를 가질 수 있다.
예를 들어, 다결정질 CVD 다이아몬드 기판은, 측정값으로서, 300K 내지 1000K의 온도에서 1.05×10-6/K 내지 4.4×10-6/K의 열팽창계수(thermal expansion coefficient)를 가질 수 있다. 또한, 이 다결정질 CVD 다이아몬드 기판은, 측정값으로서, 81±18 GPa(기가파스칼)의 비커스 경도(Vickers hardness)를 보일 수 있고, 그 유전상수(diaelectric constant)는 35GHz에서 5.68±0.15의 측정값을 나타낼 수 있으며, 손실 탄젠트(loss tangent)는 145GHz에서 10×10-6 내지 100×10-6의 값을 가질 수 있고, 20nm 미만의 표면 거칠기(surface roughness)를 가질 수 있다.
도 2를 참조하면, 본 개시서에 따른 절연성 또는 반절연성 방열 기판(120) 상에 금속 박막으로서 형성된 회로 패턴(130)이 개념적으로 도시되어 있다. 예컨대 회로 패턴(130)은 금속 볼, 금속 범프 등이 올려지는 도전성 패드(132) 외에 단일층(single layer)으로 구성된 전송선(transmission line; 133), 저항, 캐패시터, 인덕터, 바이어스 회로(bias circuit) 등을 포함할 수 있다. 알려진 바와 같이 고주파 증폭기를 구성하는 회로 패턴에는 전형적으로 정합(matching) 회로 구성 등이 포함된다. 본 개시서에 따른 반도체 패키징에 의하면 기판 상 회로 패턴과 칩 간의 거리를 줄일 수 있어 회로 패턴(130)에 높은 Q 값의 캐패시터 및/또는 인덕터를 형성할 수 있는 효과가 있다.
예를 들어, 회로 패턴(130)은 마이크로스트립 라인(microstrip line)을 포함할 수 있는바, 이는 집적화를 용이하게 한다.
GaN 기반 반도체 패키지(100)는 금속 박막(130) 상의 적어도 하나의 소정 위치, 즉 접지부(134)에 방열 기판(120)을 관통하는 비아 홀(via hole; 135)을 더 포함할 수 있다.
전기적인 측면에서 적어도 하나의 비아 홀(135)이 접지로 이용될 필요가 있다. 즉, 회로 패턴(130)은 비아 홀(135) 중 적어도 하나를 통하여 접지와 도통할 수 있다. 비아 홀(135)은 열특성을 저해하는 경향이 있기 때문에 이를 방지하기 위하여 비아 홀(135)의 개수는 최소화되는 것이 바람직하다.
도 3a 및 도 3b는 본 개시서의 실시 예들 각각에 따라 절연성 또는 반절연성 방열 기판에 형성된 비아 홀의 구조를 개념적으로 나타낸 방열 기판의 측단면도들이다.
도 3a에 개념적으로 도시된 바와 같이 본 개시서의 일 실시 예에서는 비아 홀(135)에 금속(137)이 매립될 수 있으며, 도 3b에 개념적으로 도시된 바와 같이 본 개시서의 다른 일 실시 예에서는 비아 홀의 내부에 금속(137')이 도금(plating)될 수 있다. 바람직하게는 비아 홀(135)에 매립되는 금속(137), 비아 홀(135)의 내부에 도금되는 금속(137')으로서 구리(Cu)와 같이 높은 전기 전도성을 가지는 금속이 이용될 수 있다.
또한, GaN 기반 칩(150)은 고주파 증폭기를 위한 구성을 포함할 수 있다. 예를 들어, 고주파 증폭기를 구성하기 위한 GaN 기반 칩에는 전형적으로 게이트 단자(152), 드레인 단자(156)가 포함되는데 이는 회로 패턴(130)의 정합 회로 구성과 결합하여 정합 회로를 구성할 수 있는바, 이와 같이 구성된 GaN 기반 반도체 패키지(100)는 고출력 마이크로웨이브 증폭기로서 기능한다.
바람직하게는 GaN 기반 칩(150)은 웨이퍼 레벨의 칩으로서, 탄화규소 (SiC; silicon carbide) 웨이퍼 상 GaN(GaN on SiC wafer) 칩(150)이거나 다이아몬드 웨이퍼 상 GaN(GaN on diamond wafer) 칩(150)일 수 있다.
GaN 기반 칩(150)과 기판 상의 회로 패턴(130) 사이를 접합하는 금속 볼 및 금속 범프 중 적어도 하나(140)는 Au(금), AuSn(골드/틴; gold-tin) 솔더 합금 및 나노 재료(nano material) 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면 GaN 기반 반도체 패키지(100)를 제조하는 방법의 주요 단계들을 나타낸 흐름도가 도시되어 있다. 본 개시서에 따른 GaN 기반 반도체 패키지(100)의 제조 방법은, 절연성 또는 반절연성 방열 기판(120) 상에 회로 패턴을 가지는 금속 박막(130)을 형성하는 금속화(metallization) 단계를 포함한다(S100).
금속화 단계(S100)에서 일 예시로서 기판(120) 상에 확산 배리어(diffusion barrier)로서 타이타늄(Ti), 텡스텐(W) 또는 타이타늄-텡스텐 합금(TiW)을 수 나노미터 단위로 증착할 수 있으며, 그 Ti, W, 또는 TiW 위에 금(Au)을 수 마이크로미터 단위로 적층하여 회로 패턴(130)을 형성할 수 있다. 이 단계(S100)에서 GaN 기반 칩(150)의 게이트 단자(152), 소스 단자(154), 드레인 단자(156)과 접합될 다수의 패드(132)가 회로 패턴(130)에 생성된다. 통상의 기술자에게 금속 박막의 회로 패턴을 형성하는 공정들은 잘 알려져 있는바 과도한 세부 설명은 생략하기로 한다.
본 개시서에 따른 GaN 기반 반도체 패키지(100)의 제조 방법은, 금속 박막(130) 상의 적어도 하나의 소정 위치에서 기판(120)을 관통하는 비아 홀(via hole; 135)을 형성하는 접지부 형성 단계(S200; S220 내지 S260)를 더 포함할 수 있다.
접지부 형성 단계(S200)에서 비아 홀(135)은, 예컨대, 레이저 가공, 산소 플라즈마 에칭(O2 plasma etching) 등에 의하여 형성될 수 있으나 이에 한정되지 않는다(S220). 형성된 비아 홀(135)의 내부에 확산 배리어(diffusion barrier)로서 타이타늄(Ti), 텅스텐(W) 또는 타이타늄-텡스텐 합금(TiW)의 박막층(136)이 스퍼터링(sputtering) 등으로 증착될 수도 있다(S230).
또한, 추가적으로 Ti, W 또는 TiW 층(136)에 적합한 접착제(glue; 미도시)를 가한(S240) 후에 구리(Cu)와 높은 전기 전도성을 가지는 금속(137)을 매립하는(metal filling) 단계(S260)를 수행함으로써 금속(137)과 비아 홀(135) 간 열팽창계수의 차이로 인하여 온도 변화시 금속이 비아 홀에서 탈착하는 것을 방지할 수 있다. 그 접착제에는, 예컨대, 에폭시 수지(epoxy resin)이 포함될 수 있다.
한편, 대안으로서, Ti, W 또는 TiW 층(135) 위에 전해도금 등으로 두꺼운 구리(Cu), 니켈(Ni), 금(Au), 기타 금속 막(137')을 쌓을 수도 있다(S260').
비아 홀(135)과 회로 패턴(130)이 동일한 재료, 동일 공정으로 형성하는 것도 가능한바, 비아 홀이 형성되는 단계(S200)가 반드시 금속화 단계(S100) 후에 수행되는 것으로 한정되지 않음은 물론이며, 비아 홀의 형성(S200)이 금속화 단계(S100)에 선행할 수도 있다.
다음으로, 본 개시서에 따른 GaN 기반 반도체 패키지(100)의 제조 방법은, 다수의 패드(132)에 GaN 기반 칩(150)의 적어도 하나의 게이트 단자(152), 적어도 하나의 소스 단자(154), 적어도 하나의 드레인 단자(156) 각각을 밀착 접합하는 접합 단계(S300)를 더 포함한다.
다시 도 1을 참조하면, 본 개시서에 따른 GaN 기반 칩의 각 단자(152, 154, 156)와 상기 회로 패턴(130) 상의 패드(132) 사이의 밀착 접합을 위해 금속 패드 위에 형성하는 금속 볼 및 금속 범프의 일 예시로서 금 범프(gold bump; 140)의 측단면도가 일 예시로서 도시되어 있다.
범프(bump)를 만드는 다양한 범핑 기술(bumping technology)이 이용될 수 있다. 이에는 반도체 패키지의 신뢰성 요구를 충족시킬 수 있는 UBM(under bump metallization)이 요구되는데, 이 UBM은 금속 패드와 솔더 범프 혹은 금속 범프 사이의 임계면을 제공한다. 이를 위해 금속 패드 상에 스퍼터링(sputtering)을 통하여 10 나노미터 미만의 두께로 Ti 또는 TiW로 된 확산 배리어(diffusion barrier)를 증착시킬 수 있으며, 이는 솔더 범프 또는 금속 범프와 금속 박막 사이의 직접적인 반응을 방지하는 기능을 한다. Ti 또는 TiW 배리어 위에 시드 층(seed layer)을 적층함으로써 전해도금에 의한 범프의 형성을 촉진할 수 있는데, 예컨대 금 범프의 형성을 위한 시드 층은 금으로 구성될 수 있다.
도 5는 본 개시서에 따른 GaN 기반 칩의 각 단자와 상기 회로 패턴 상의 패드와 밀착 접합하는 방식을 예시적으로 보인 개념도이다. 본 개시서에서 다뤄지는 고주파 고출력의 GaN 기반 칩을 위한 밀착 접합에는 금-대-금(gold-to-gold) 열압착, 초음파 본딩(ultrasonic bonding) 등의 공정이 이용될 수 있다.
예를 들어, 금-대-금 열압착을 이용하는 경우에 다이아몬드 방열 기판은 그 열특성이 우수하므로 고온에서 일정 압력을 가하여 칩(150)과 기판(120)을 접합할 수 있다. 금-대-금 열압착 등에서 금 범프(140)는 전형적으로 칩(150)의 연결될 부분의 아랫면에, 그리고 기판 상 박막의 회로 패턴(130) 상의 단자 패드(132) 위에 놓일 수 있다. 달리 말하자면, GaN 기반 칩(150)의 게이트 단자(152), 소스 단자(154), 드레인 단자(156) 각각의 위에 금 범프(140)가 형성될 수 있고, 그리고/또는 금속 박막(130) 상에 금속 범프(140)가 형성될 수 있다.
대안으로서, 열초음파 본딩으로 다수의 금 범프들을 이용하여 GaN 기반 칩을 기판 상 회로 패턴의 본딩 패드들(132)에 연결할 수도 있다. 이 경우, 고주파 진동 에너지(초음파 에너지)를 열과 함께 국소적으로 가함으로써 칩을 기판에 접합하는 고상 공정(solid-state process)이 포함되는데, 적절한 확산 배리어가 없다면 두께에 있어서 200 내지 300 나노미터 규모의 확산층(diffusion layer)이 생길 수 있다고 보인다.
접합 단계(S300)에서 칩(150)과 기판(120) 사이에 금속 볼 또는 금속 범프가 차지하는 공간 외의 공간은 언더필(underfill; 145)에 의하여 채워질 수도 그렇지 않을 수도 있다. 언더필이 칩(150)을 보호하는 기능이 있으나 칩(150)의 특성, 예컨대 RF 특성에 영향을 줄 여지가 있으므로 생략하는 것이 바람직하며, 필요에 따라 언더필이 이용되는 경우라고 하더라도 가급적 유전율이 낮고 열전도율이 높은 재료가 언더필로서 이용되는 것이 유리할 것이다.
본 개시서에서는 GaN 기반 반도체 패키지의 제조 공정 중 금속화 단계(S100) 내지 접합 단계(S300)만이 설명되었으나 본 발명이 속한 기술분야의 통상의 기술자는 반도체 패키징을 위한 나머지 공정을 쉽게 이해하고 수행할 수 있을 것인바, 본 발명의 핵심에 관한 이해를 흐리지 않도록 나머지 공정에 관한 구체적인 설명은 생략하기로 한다.
지금까지 전술한 단계들을 통하여 제조되는 본 개시서의 GaN 기반 반도체 패키지(100)는, 앞서 설명된 실시 예들 모두 종래 기술에서보다 감소된 인덕턴스 값, 향상된 주파수 특성, 이득, 광대역성을 가질 뿐만 아니라, 종래의 접합 방식에 비해 열전도 경로(heat conduction path)의 길이를 크게 단축하여 기판의 높은 열전도율을 최대한 활용함으로써 활성 영역(active area)에서 발생하는 열을 빠르게 제거할 수 있는 장점이 있다. 본 개시서의 GaN 기반 반도체 패키지 및 그 제조 방법에 따르면, 비아 홀(via hole)의 가공을 최소화하면서, 종래의 HEMT 소자 제작에 있어 전형적이었던 SiC 폴리싱(polishing), 에칭 등의 다수 공정을 생략할 수 있게 되어 웨이퍼 당 수율이 증가하고 가격 경쟁력을 높이는 동시에 불량률을 줄여 성능 개선에 이르는 효과가 있다.
또한 종래의 GaN 기반 MMIC(monolithic microwave integrated circuit; 마이크로파 집적회로)는 GaN의 열전도율과 항복 전압이 낮아 100 와트 이상의 출력을 내기 곤란하였던 반면, 전술한 금속화 단계(S100) 내지 접합 단계(S300)를 통하여 제조된 바와 같은 본 개시서의 GaN 기반 반도체 패키지에 의하면 수백 와트에서 수 킬로와트에 이르는 마이크로웨이브 출력을 내는 증폭기를 용이하게 구현할 수 있는 장점이 있다.
또한 더 높은 출력을 위하여 절연성 또는 반절연성 방열 기판(120)으로 다이아몬드 기판을 이용하고, 전력 분배 모듈(power divider module)과 전력 결합 모듈(power combiner module)을 마이크로스트립 라인으로써 반복적인 병렬 연결되도록 구성하여 수 킬로와트 출력의 증폭기를 상대적으로 작고 가볍게 구성할 수 있는 효과가 있다.
이상에서 몇몇 선별된 실시 예들에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다
몇몇 예에서는 수치를 측정하기 위한 장비의 정확도에 대응하여 개략적인 범위의 수치만이 제공되었을 수 있다. 그러한 범위들로 특정된 것은 본 개시서에서 제시된 GaN 기반 반도체 패키지의 성능에 현저한 변화가 생기지 않는 한 발생할 수 있는 어느 정도 수치의 편차에 기인한 것으로서 통상의 기술자에게 용이하게 이해될 수 있을 것이다.
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.
100: GaN 기반 반도체 패키지
120: 절연성 또는 반절연성 방열 기판
130: 회로 패턴
132: 도전성 패드
133: 전송선
134: 접지부
135: 비아 홀
136: 확산 배리어
137: 매립된 금속
137': 도금된 금속
140: 금속 볼 또는 금속 범프
145: 언더필
150: GaN 기반 칩
152: 게이트 단자
154: 소스 단자
156: 드레인 단자

Claims (10)

  1. 방열 기판;
    상기 기판 상에 마이크로스트립 라인을 포함하는 회로 패턴을 가지도록 형성되는 금속 박막; 및
    GaN(gallium nitride; 질화 갈륨) 기반 칩
    을 포함하고,
    상기 GaN 기반 칩의 적어도 하나의 게이트 단자, 적어도 하나의 소스 단자, 적어도 하나의 드레인 단자 각각은 금속 볼 및 금속 범프 중 적어도 하나로써 상기 회로 패턴 상의 다수의 패드와 밀착 접합되며,
    상기 방열 기판은 200 마이크로미터 또는 이보다 더 큰 두께를 가지는 다이아몬드 기판이고,
    상기 금속 박막 상의 적어도 하나의 소정 위치에서 상기 방열 기판을 관통하는, 적어도 하나의 비아 홀(via hole)을 더 포함하고,
    상기 회로 패턴은 상기 비아 홀을 통하여 접지와 도통하며,
    상기 비아 홀 중 적어도 하나의 내부에 Ti, W 또는 TiW 박막 층이 형성되고,
    (i) 상기 Ti, W 또는 TiW 박막 층에 가해진 접착제 위에 금속이 매립되거나 (ii) 상기 Ti, W 또는 TiW 박막 층 위에 전해도금에 의하여 구리, 니켈, 금 중 적어도 하나를 포함하는 금속 후막이 형성된, GaN 기반 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 회로 패턴은 정합 회로 구성을 더 포함하고,
    상기 GaN 기반 칩의 게이트 단자, 드레인 단자 및 상기 회로 패턴의 정합 회로가 결합되어 고주파 증폭기를 위한 정합 회로가 구성되는 것을 특징으로 하는, GaN 기반 반도체 패키지.
  4. 삭제
  5. 삭제
  6. GaN(gallium nitride; 질화 갈륨) 기반 반도체 패키지의 제조 방법으로서,
    방열 기판 상에 마이크로스트립 라인을 포함하는 회로 패턴을 가지는 금속 박막을 형성하는 금속화(metallization) 단계; 및
    상기 회로 패턴 상의 다수의 패드에 GaN 기반 칩의 적어도 하나의 게이트 단자, 적어도 하나의 소스 단자 및 적어도 하나의 드레인 단자 각각을 밀착 접합하는 접합 단계
    를 포함하되,
    상기 금속화 단계와 상기 접합 단계 사이에,
    상기 게이트 단자, 소스 단자, 드레인 단자 각각의 위에 금속 볼 및 또는 금속 범프 중 적어도 하나를 형성하는 단계 및 상기 금속 박막 상에 상기 금속 볼 및 상기 금속 범프 중 적어도 하나를 형성하는 단계 중 적어도 하나의 단계를 더 포함함으로써 상기 접합 단계에서 상기 금속 볼 및 상기 금속 범프 중 적어도 하나로써 상기 밀착 접합이 이루어지며,
    상기 방열 기판은 200 마이크로미터 또는 이보다 더 큰 두께를 가지는 다이아몬드 기판이고,
    상기 접합 단계 전에,
    상기 금속 박막 상의 적어도 하나의 소정 위치에서 상기 방열 기판을 관통하는 적어도 하나의 비아 홀(via hole)을 형성하는 접지부 형성 단계를 더 포함하며,
    상기 접지부 형성 단계에서,
    상기 비아 홀의 형성 후에 상기 비아 홀 중 적어도 하나의 내부에 Ti, W 또는 TiW 박막 층을 형성하고,
    (i) 상기 Ti, W 또는 TiW 박막 층에 접착제를 가하고 상기 접착제 위에 금속을 매립하거나 (ii) 상기 Ti, W 또는 TiW 박막 층 위에 전해도금에 의하여 구리, 니켈, 금 중 적어도 하나를 포함하는 금속 후막을 형성하는, GaN 기반 반도체 패키지 제조 방법.
  7. 삭제
  8. 제6항에 있어서,
    상기 회로 패턴은 정합 회로 구성을 더 포함하고,
    상기 GaN 기반 칩의 게이트 단자, 드레인 단자 및 상기 회로 패턴의 정합 회로가 결합되어 고주파 증폭기를 위한 정합 회로가 구성되는 것을 특징으로 하는, GaN 기반 반도체 패키지 제조 방법.
  9. 삭제
  10. 삭제
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