KR102294592B1 - Organic light emitting display device and method for fabricating thereof - Google Patents

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KR102294592B1
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    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement

Abstract

본 발명은 유기전계발광표시장치 및 그 제조방법을 개시한다. 개시된 본 발명의 유기전계발광표시장치는, 발광영역과 발광영역의 외곽 둘레를 따라 비발광영역이 구획되고, 상기 발광영역은 박막트랜지스터와 유기발광다이오드를 포함하는 복수의 화소 영역들로 구획된 기판을 포함하고, 상기 박막 트랜지스터 영역의 기판 상에 배치된 광차단층과 상기 광차단층과 대응되도록 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 전극을 포함하는 유기발광다이오드를 포함하고, 상기 비발광영역과 대응되는 기판 상에 제1얼라인패턴과 제2얼라인패턴이 적층된 적어도 하나 이상의 얼라인 키를 포함함으로써, 얼라인 키의 인식율을 높인 효과가 있다.The present invention discloses an organic light emitting display device and a method for manufacturing the same. In the disclosed organic light emitting display device of the present invention, a light emitting area and a non-emission area are partitioned along the outer periphery of the light emitting area, and the light emitting area is a substrate partitioned into a plurality of pixel areas including a thin film transistor and an organic light emitting diode. and a thin film transistor including a light blocking layer disposed on the substrate of the thin film transistor region and a channel layer, a gate electrode, a source electrode, and a drain electrode to correspond to the light blocking layer, the drain electrode of the thin film transistor and at least an organic light emitting diode including an organic light emitting diode including a connected pixel electrode, an organic light emitting layer disposed on the pixel electrode, and an electrode, wherein a first alignment pattern and a second alignment pattern are laminated on a substrate corresponding to the non-emission area By including one or more alignment keys, there is an effect of increasing the recognition rate of the alignment keys.

Figure R1020140157167
Figure R1020140157167

Description

유기전계발광표시장치 및 그 제조방법{ORGANIC LIGHT EMITTING DISPLAY DEVICE AND METHOD FOR FABRICATING THEREOF}Organic light emitting display device and manufacturing method thereof

본 발명은 유기전계발광표시장치에 관한 것으로, 보다 구체적으로는 저반사 전극 및 배선 적용에 따른 얼라인 키(Align Key) 인식 오류를 개선한 유기전계발광표시장치 및 그 제조방법에 관한 것이다.
The present invention relates to an organic light emitting display device, and more particularly, to an organic light emitting display device having improved alignment key recognition error due to the application of low-reflection electrodes and wiring, and a method for manufacturing the same.

최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에, 액정표시장치(Liquid Crystal Display : LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Display Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다.Recently, a flat panel display (FPD) has increased in importance with the development of multimedia. Accordingly, liquid crystal display (LCD), plasma display panel (PDP), field emission display (FED), organic light emitting display device (Organic Light Emitting Display Device), such as Various flat-type displays are being put to practical use.

이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어, 차세대 평판 표시 장치로 주목받고 있다.Among them, the liquid crystal display device has excellent visibility, low average power consumption and heat generation compared to cathode ray tubes, and the organic light emitting display device has a high response speed with a response speed of 1 ms or less, and has low power consumption and low power consumption. , since it is self-luminous, there is no problem in the viewing angle, and it is attracting attention as a next-generation flat panel display device.

상기 유기전계발광표시장치는 박막 트랜지스터를 포함하는 기판 상에 제 1 전극을 형성하고, 섀도우 마스크를 이용하여 발광층을 증착하고 제 2 전극을 형성하여 제조할 수 있다.The organic light emitting display device may be manufactured by forming a first electrode on a substrate including a thin film transistor, depositing an emission layer using a shadow mask, and forming a second electrode.

유기전계발광표시장치를 양산하는 공정 전에, 유기발광층을 기판 상에 증착할 때, 섀도우 마스크와 기판의 얼라인 정도를 측정하여 얼라인을 조정한다. 그리고, 섀도우 마스크와 기판의 얼라인이 조정되면, 점등용 패널을 형성하고, 점등 검사를 통해 마스크 교체 및 얼라인 조정 여부를 검사하게 된다. 이후 문제가 발생하지 않으면, 양산 공정을 시작하게 된다.When the organic light emitting layer is deposited on the substrate before the mass production process of the organic light emitting display device, the alignment is adjusted by measuring the degree of alignment between the shadow mask and the substrate. Then, when the alignment between the shadow mask and the substrate is adjusted, a lighting panel is formed, and the mask replacement and alignment adjustment are checked through lighting inspection. If there is no problem thereafter, the mass production process begins.

도 1은 종래 기술에 따른 유기전계발광표시장치의 평면도이고, 도 2a 및 도 2b는 상기 도 1에 배치된 얼라인 키(Align Key)의 구조를 도시한 도면이다.FIG. 1 is a plan view of an organic light emitting display device according to the related art, and FIGS. 2A and 2B are views showing the structure of the align key disposed in FIG. 1 .

도 1 내지 도 2b를 참조하면, 종래 유기전계발광표시장치(10)는 기판(30) 상에 발광영역(A) 및 비발광영역(B)을 포함한다. 상기 발광영역(A)은 적색(R), 녹색(G), 청색(B)의 복수의 서브 화소들이 위치하여 화상을 표시하는 영역이고, 비발광영역(B)은 전원 및 신호들이 공급되는 패드 영역이다.1 to 2B , the conventional organic light emitting display device 10 includes a light emitting area A and a non light emitting area B on a substrate 30 . The light-emitting area (A) is an area in which a plurality of sub-pixels of red (R), green (G), and blue (B) are located to display an image, and the non-emission area (B) is a pad to which power and signals are supplied. is the area

또한, 기판(30)의 비발광영역(B)에는 얼라인 키(20: Align Key)가 배치될 수 있는데, 상기 얼라인 키(20)는 기판(30) 상에 유기발광다이오드의 유기발광층을 증착할 때, 기판(20)을 얼라인하는데 사용된다.In addition, an alignment key 20 may be disposed in the non-emission area B of the substrate 30 , and the alignment key 20 forms an organic light emitting layer of an organic light emitting diode on the substrate 30 . When depositing, it is used to align the substrate 20 .

도 2a에 도시된 바와 같이, 저반사 배선을 사용할 경우, 상기 얼라인 키(20)는 버퍼층(31) 및 층간절연막(32)이 적층된 기판(30) 상에 형성된다.As shown in FIG. 2A , when a low-reflection wiring is used, the alignment key 20 is formed on a substrate 30 on which a buffer layer 31 and an interlayer insulating film 32 are laminated.

상기 얼라인 키(20)는 박막 트랜지스터의 소스/드레인 전극 형성시, 동시에 형성되는데, 저반사 배선을 사용할 경우, 상기 얼라인 키(20)의 구조도 제1 얼라인 패턴(20a)과 저반사 패턴이 포함된 제2 얼라인 패턴(20b)의 이중 구조를 갖는다.The alignment key 20 is formed at the same time when the source/drain electrodes of the thin film transistor are formed. When a low reflection wiring is used, the structure of the alignment key 20 also shows the first alignment pattern 20a and low reflection. It has a double structure of the second alignment pattern 20b including the pattern.

상기 제1 얼라인패턴(20a)은 소스/드레인 전극을 구성하는 반사율이 높은 금속으로 형성되기 때문에 상기 기판(30) 상부에서 얼라인 키(20)를 바라보면, 도 2a의 (a)에 도시된 바와 같이, 얼라인 키(20)의 제1 얼라인패턴(20a)이 명확하게 인식된다.Since the first alignment pattern 20a is made of a metal with high reflectivity constituting the source/drain electrodes, when the alignment key 20 is viewed from the upper portion of the substrate 30, it is shown in FIG. 2A (a). As described above, the first alignment pattern 20a of the alignment key 20 is clearly recognized.

하지만, 상기 얼라인 키(20) 하부에 배치된 제2 얼라인패턴(20b)은 저반사 금속막으로 형성되기 때문에 기판(30)의 배면에서 얼라인 키(20)를 바라보면, 얼라인 키(20)의 인식이 어려운 단점이 있다.However, since the second alignment pattern 20b disposed under the alignment key 20 is formed of a low-reflective metal film, when the alignment key 20 is viewed from the rear surface of the substrate 30, the alignment key (20) is difficult to recognize.

도 2b의 (b)에 도시된 바와 같이, 상기 기판(30) 배면에서 얼라인 키(20)를 바라보면, 제2 얼라인 패턴(20b)은 반사율이 낮은 패턴(검은색 패턴)으로 보이기 때문에 얼라인 키(20) 인식이 어렵다.As shown in (b) of FIG. 2B , when the alignment key 20 is viewed from the rear surface of the substrate 30 , the second alignment pattern 20b appears as a low reflectance pattern (black pattern). It is difficult to recognize the alignment key 20 .

상기와 같이, 기판에 형성된 얼라인 키의 인식이 어려우면 유기전계발광표시장치의 제조 수율이 저하되는 등 다양한 문제가 발생된다.
As described above, when it is difficult to recognize the alignment key formed on the substrate, various problems such as a decrease in the manufacturing yield of the organic light emitting display device occur.

본 발명은, 저반사 배선을 사용하는 유기전계발광표시장치에서 화소 전극 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식율을 높인 유기전계발광표시장치 및 그 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide an organic light emitting display device using low-reflection wiring and patterning an alignment key when forming a pixel electrode to increase the recognition rate of the alignment key, and a method for manufacturing the same. .

또한, 본 발명은, 유기전계발광표시장치에서 박막 트랜지스터의 채널층 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식 오류를 방지한 유기전계발광표시장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
Another object of the present invention is to provide an organic light emitting display device that prevents an alignment key recognition error by patterning an alignment key when forming a channel layer of a thin film transistor in an organic light emitting display device, and a method for manufacturing the same. have.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 유기전계발광표시장치는, 발광영역과 발광영역의 외곽 둘레를 따라 비발광영역이 구획되고, 상기 발광영역은 박막트랜지스터와 유기발광다이오드를 포함하는 복수의 화소 영역들로 구획된 기판을 포함하고, 상기 박막 트랜지스터 영역의 기판 상에 배치된 광차단층과 상기 광차단층과 대응되도록 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 전극을 포함하는 유기발광다이오드를 포함하고, 상기 비발광영역과 대응되는 기판 상에 제1얼라인패턴과 제2얼라인패턴이 적층된 적어도 하나 이상의 얼라인 키를 포함함으로써, 얼라인 키의 인식율을 높인 효과가 있다.
In an organic light emitting display device of the present invention for solving the problems of the prior art as described above, a light emitting area and a non-light emitting area are partitioned along the outer periphery of the light emitting area, and the light emitting area includes a thin film transistor and an organic light emitting diode a thin film transistor comprising a substrate partitioned into a plurality of pixel regions, the thin film transistor including a light blocking layer disposed on the substrate of the thin film transistor region and a channel layer, a gate electrode, a source electrode, and a drain electrode to correspond to the light blocking layer and an organic light emitting diode including a pixel electrode connected to the drain electrode of the thin film transistor, an organic light emitting layer disposed on the pixel electrode, and an electrode, and a first alignment pattern on a substrate corresponding to the non-emission area. and at least one alignment key on which the second alignment pattern is stacked, there is an effect of increasing the recognition rate of the alignment key.

또한, 본 발명의 다른 실시예에 따른 유기전계발광표시장치 제조방법은, 발광영역과 발광영역의 외곽 둘레를 따라 비발광영역이 구획되고, 상기 발광영역은 박막트랜지스터와 유기발광다이오드를 포함하는 복수의 화소 영역들로 구획된 기판을 제공하는 단계를 포함하고, 상기 박막 트랜지스터 영역과 대응되는 기판 상에 광차단층, 상기 광차단층과 대응되도록 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계를 포함하며, 상기 박막 트랜지스터가 형성된 기판의 화소 영역에 상기 박막 트랜지스터의 드레인 전극과 연결되는 화소전극, 상기 화소전극 상에 형성되는 유기발광층 및 전극을 형성하는 단계를 포함하고, 상기 비발광영역과 대응되는 기판 상에 제1얼라인패턴과 제2얼라인패턴이 적층된 적어도 하나 이상의 얼라인 키를 형성하는 단계를 포함함으로써, 얼라인 키의 인식율을 높인 효과가 있다.
In addition, in the method for manufacturing an organic light emitting display device according to another embodiment of the present invention, a light emitting area and a non-emission area are partitioned along the outer periphery of the light emitting area, and the light emitting area includes a plurality of thin film transistors and an organic light emitting diode. and providing a substrate partitioned into pixel regions of a thin film including a light blocking layer on a substrate corresponding to the thin film transistor region, a channel layer to correspond to the light blocking layer, a gate electrode, a source electrode, and a drain electrode forming a transistor, comprising forming a pixel electrode connected to a drain electrode of the thin film transistor, an organic light emitting layer formed on the pixel electrode, and an electrode in a pixel region of a substrate on which the thin film transistor is formed; By including the step of forming at least one alignment key in which the first alignment pattern and the second alignment pattern are stacked on the substrate corresponding to the non-emission area, there is an effect of increasing the recognition rate of the alignment key.

또한, 본 발명의 또 다른 실시예에 따른 유기전계발광표시장치는, 발광영역과 발광영역의 외곽 둘레를 따라 비발광영역이 구획되고, 상기 발광영역은 박막트랜지스터와 유기발광다이오드를 포함하는 복수의 화소 영역들로 구획된 기판을 포함하고, 상기 박막 트랜지스터 영역의 기판 상에 배치된 광차단층과 상기 광차단층과 대응되도록 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 전극을 포함하는 유기발광다이오드를 포함하고, 상기 비발광영역과 대응되는 기판 상에 복수의 얼라인패턴들이 적층된 적어도 하나 이상의 얼라인 키를 포함함으로써, 저반사 배선을 사용하는 유기전계발광표시장치에서 박막 트랜지스터의 채널층 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식 오류를 방지한 효과가 있다.
In addition, in the organic light emitting display device according to another embodiment of the present invention, a light emitting area and a non-emission area are partitioned along the outer periphery of the light emitting area, and the light emitting area includes a plurality of thin film transistors and organic light emitting diodes. A thin film transistor comprising a substrate partitioned into pixel regions, a light blocking layer disposed on the substrate of the thin film transistor region, and a channel layer, a gate electrode, a source electrode, and a drain electrode to correspond to the light blocking layer, and an organic light emitting diode including a pixel electrode connected to the drain electrode of the thin film transistor, an organic light emitting layer disposed on the pixel electrode, and an electrode, wherein a plurality of alignment patterns are stacked on a substrate corresponding to the non-emission area. By including at least one alignment key, there is an effect of preventing an alignment key recognition error by patterning the alignment key when the channel layer of the thin film transistor is formed in the organic light emitting display device using the low reflection wiring.

본 발명의 유기전계발광표시장치 및 그 제조방법은, 저반사 배선을 사용하는 유기전계발광표시장치에서 화소 전극 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식율을 높인 효과가 있다.
The organic light emitting display device and the manufacturing method thereof of the present invention have the effect of increasing the recognition rate of the alignment key by patterning the alignment key when forming the pixel electrode in the organic light emitting display device using the low reflection wiring.

또한, 본 발명의 유기전계발광표시장치 및 그 제조방법은, 저반사 배선을 사용하는 유기전계발광표시장치에서 박막 트랜지스터의 채널층 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식 오류를 방지한 효과가 있다.
In addition, the organic light emitting display device and the method for manufacturing the same of the present invention prevent an alignment key recognition error by patterning an alignment key when forming a channel layer of a thin film transistor in an organic light emitting display device using low-reflection wiring. one effect.

도 1은 종래 기술에 따른 유기전계발광표시장치의 평면도이다.
도 2a 및 도 2b는 상기 도 1에 배치된 얼라인 키(Align Key)의 구조를 도시한 도면이다.
도 3a 및 도 3b는 본 발명의 제1실시예에 따른 유기전계발광표시장치의 제조 공정을 도시한 도면이다.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 유기전계발광표시장치의 얼라인 키 제조공정을 도시한 도면이다.
도 5는 본 발명의 제1실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.
도 6은 본 발명의 제2실시예에 따른 유기전계발광표시장치를 도시한 도면이다.
도 7a는 상기 도 6의 X 영역을 도시한 단면도이다.
도 7b는 본 발명의 제2실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.
도 8은 본 발명의 제3실시예에 따른 유기전계발광표시장치를 도시한 도면이다.
도 9a는 상기 도 8의 Y 영역을 도시한 단면도이다.
도 9b는 본 발명의 제3실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.1 is a plan view of an organic light emitting display device according to the related art.
2A and 2B are diagrams illustrating the structure of the align key disposed in FIG. 1 .
3A and 3B are diagrams illustrating a manufacturing process of an organic light emitting display device according to a first embodiment of the present invention.
4A to 4E are views illustrating an alignment key manufacturing process of the organic light emitting display device according to the first embodiment of the present invention.
5 is a diagram illustrating recognition of an alignment key disposed in an organic light emitting display device according to a first embodiment of the present invention.
6 is a diagram illustrating an organic light emitting display device according to a second embodiment of the present invention.
7A is a cross-sectional view illustrating a region X of FIG. 6 .
7B is a diagram illustrating recognition of an alignment key disposed in an organic light emitting display device according to a second exemplary embodiment of the present invention.
8 is a diagram illustrating an organic light emitting display device according to a third embodiment of the present invention.
9A is a cross-sectional view illustrating the Y region of FIG. 8 .
9B is a diagram illustrating recognition of an alignment key disposed in an organic light emitting display device according to a third exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, and thus the present invention is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the case in which the plural is included is included unless otherwise explicitly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between the two parts unless 'directly' is used.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, when a temporal relationship is described as 'after', 'following', 'after', 'before', etc., 'immediately' or 'directly' Unless ' is used, cases that are not continuous may be included.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. And in the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals refer to like elements throughout.

도 3a 및 도 3b는 본 발명의 제1실시예에 따른 유기전계발광표시장치의 제조 공정을 도시한 도면이다.3A and 3B are diagrams illustrating a manufacturing process of an organic light emitting display device according to a first embodiment of the present invention.

도 3a 및 도 3b를 참조하면, 본 발명의 유기전계발광표시장치는 발광영역과 비발광영역으로 구분되고, 상기 발광영역에는 복수의 서브 화소 영역(이하, 화소 영역이라 한다)이 매트릭스 형태로 정의된다.3A and 3B, the organic light emitting display device of the present invention is divided into a light emitting area and a non-emission area, and a plurality of sub-pixel areas (hereinafter referred to as pixel areas) are defined in a matrix form in the light-emitting area. do.

상기 화소 영역은 데이터 라인, 게이트 라인 및 전원라인(미도시)에 의해 정의되고, 상기 데이터 라인, 게이트 라인 및 전원라인들이 교차하는 영역에는 스위칭 박막 트랜지스터(SW-TFT) 및 구동 박막 트랜지스터(DR-TFT)들이 배치된다. 또한, 화소 영역에는 유기발광다이오드(OLED)가 구동 박막 트랜지스터(DR-TFT)와 전기적으로 연결된다.The pixel area is defined by a data line, a gate line, and a power line (not shown), and a switching thin film transistor (SW-TFT) and a driving thin film transistor (DR-) are formed in a region where the data line, the gate line, and the power line intersect. TFTs) are arranged. In addition, in the pixel area, the organic light emitting diode (OLED) is electrically connected to the driving thin film transistor (DR-TFT).

따라서, 여기서는 유기전계발광표시장치의 구동 박막 트랜지스터(DR-TFT) 영역 및 유기발광다이오드(OLED)가 배치된 화소(Pixel) 영역을 중심으로 설명한다.Therefore, here, the driving thin film transistor (DR-TFT) region of the organic light emitting display device and the pixel region in which the organic light emitting diode (OLED) is disposed will be mainly described.

본 발명의 상기 구동 박막 트랜지스터(DR-TFT)와 구동 박막 트랜지스터(DR-TFT)와 중첩되도록 배치되는 광차단층의 구조 및 형성 방법은 스위칭 박막 트랜지스터(SW-TFT) 영역에도 동일하게 적용된다.The structure and method of forming the light blocking layer disposed to overlap the driving thin film transistor (DR-TFT) and the driving thin film transistor (DR-TFT) of the present invention are equally applied to the switching thin film transistor (SW-TFT) region.

먼저, 상기 구동 박막 트랜지스터(DR-TFT) 영역 및 화소 영역(Pixel)이 구획된 기판(100) 상에 금속막을 형성하고, 마스크 공정을 진행하여 광차단층(110)을 형성한다.First, a metal film is formed on the substrate 100 in which the driving thin film transistor (DR-TFT) region and the pixel region are partitioned, and a mask process is performed to form the light blocking layer 110 .

상기 광차단층(110)은 복수의 층으로 구성될 수 있다.The light blocking layer 110 may be composed of a plurality of layers.

또한, 상기 광차단층(110)은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), MoTi, 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질중 어느 하나의 금속으로 형성할 수 있다.In addition, the light blocking layer 110 may include aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), nickel (Ni), chromium (Cr) , molybdenum (Mo), titanium (Ti), MoTi, platinum (Pt), tantalum (Ta), etc. may be formed of any one of low-resistance opaque conductive materials.

또한, 상기 광차단층(110)은 적어도 한층이 투명성 도전물질로 된 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO) 또는 ITZO으로 형성할 수 있다.In addition, the light blocking layer 110 may be formed of at least one layer of indium-tin-oxide (ITO), indium-zinc-oxide (IZO) or ITZO made of a transparent conductive material.

또한, 광차단층(110)은 적어도 한층이 실리콘 옥사이드(Silicon Oxide), 나이트라이드(Nitride) 계열의 절연물질로 형성할 수 있다.In addition, at least one layer of the light blocking layer 110 may be formed of a silicon oxide or nitride-based insulating material.

또한, 상기 광차단층(110)은 접촉되는 산화물 절연층과의 화학적 반응에 의해 산화막(O2)이 형성되지 않는 몰리브덴(Mo) 또는 텅스텐(W) 또는 이중 어느 하나를 포함하는 합금으로 형성된 층을 포함할 수 있다.In addition, the light-blocking layer 110 is a layer formed of an alloy containing molybdenum (Mo) or tungsten (W) or any one of the oxide film (O 2 ) is not formed by a chemical reaction with the oxide insulating layer in contact. may include

상기와 같이, 기판(100) 상에 광차단층(110)이 형성되면, 상기 기판(100)의 전면에 버퍼층(112)을 형성한다.As described above, when the light blocking layer 110 is formed on the substrate 100 , the buffer layer 112 is formed on the entire surface of the substrate 100 .

상기 버퍼층(112)은 실리콘 산화물(SiOx, SiO2)의 단일층으로 형성하거나, 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)을 연속적으로 증착하여 형성할 수 있다.The buffer layer 112 may be formed as a single layer of silicon oxide (SiOx, SiO 2 ), or may be formed by continuously depositing silicon nitride (SiNx) and silicon oxide (SiOx).

그런 다음, 기판(100)의 전면에 반도체층을 형성하고, 마스크 공정을 진행하여 구동 박막 트랜지스터(DR-TFT) 영역에 채널층(214)을 형성한다.Then, a semiconductor layer is formed on the entire surface of the substrate 100 and a mask process is performed to form the channel layer 214 in the driving thin film transistor (DR-TFT) region.

상기 반도체층은 산화물 반도체층일 수 있다. 예를 들어, 인듐(In), 아연(Zn), 갈륨(Ga) 또는 하프늄(Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 예컨대 스퍼터링 (sputtering) 공정으로 Ga-In-Zn-O 산화물 반도체를 형성할 경우, In2O3, Ga2O3 및 ZnO 로 형성된 각각의 타겟을 이용하거나, Ga-In-Zn 산화물의 단일 타겟을 이용할 수 있다. 또한, 스퍼터링 (sputtering) 공정으로 hf-In-Zn-O 산화물 반도체를 형성할 경우, HfO2, In2O3 및 ZnO로 형성된 각각의 타겟을 이용하거나, Hf-In-Zn 산화물의 단일 타겟을 이용할 수 있다.The semiconductor layer may be an oxide semiconductor layer. For example, it may be formed of an amorphous oxide including at least one of indium (In), zinc (Zn), gallium (Ga), and hafnium (Hf). For example, when forming a Ga-In-Zn-O oxide semiconductor by a sputtering process, each target formed of In2O3, Ga2O3, and ZnO may be used, or a single target of Ga-In-Zn oxide may be used. In addition, when forming the hf-In-Zn-O oxide semiconductor by a sputtering process, each target formed of HfO 2 , In 2 O 3 , and ZnO may be used, or a single target of Hf-In-Zn oxide may be used.

상기와 같이, 기판(100) 상에 채널층(214)이 형성되면, 기판(100)의 전면에 절연막을 형성한 다음, 마스크 공정에 따라 상기 채널층(214) 상에 게이트절연막(113)을 형성한다. 상기 게이트절연막(113)은 실리콘 산화물(SiOx)의 단일층으로 형성하거나, 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)을 연속으로 증착하여 형성할 수 있다.As described above, when the channel layer 214 is formed on the substrate 100 , an insulating film is formed on the entire surface of the substrate 100 , and then a gate insulating film 113 is formed on the channel layer 214 according to a mask process. to form The gate insulating layer 113 may be formed of a single layer of silicon oxide (SiOx) or may be formed by successively depositing silicon nitride (SiNx) and silicon oxide (SiOx).

상기와 같이, 기판(100) 상에 게이트절연막(113)이 형성되면, 게이트금속막을 상기 기판(100)의 전면에 형성한 다음, 마스크 공정을 진행하여 상기 게이트절연막(113) 상에 게이트 전극(215)을 형성한다.As described above, when the gate insulating film 113 is formed on the substrate 100 , a gate metal film is formed on the entire surface of the substrate 100 , and then a mask process is performed on the gate insulating film 113 to form the gate electrode ( 215) is formed.

상기 게이트금속막은 제1 및 제2 게이트금속막들이 연속하여 적층된막들일 수 있고, 상기 제1 게이트금속막은 크롬(Cr)과 같이 빛의 반사율이 낮은 도전성 물질로 형성될 수 있다.The gate metal layer may be a layer in which first and second gate metal layers are sequentially stacked, and the first gate metal layer may be formed of a conductive material having low light reflectance, such as chromium (Cr).

또한, 상기 제2 게이트금속막은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta) 등과 같은 저저항 불투명 도전물질중 어느 하나의 금속막 또는 이들 물질의 합금을 포함한 이중막 구조 또는 적어도 2개 이상의 금속막이 적층된 구조로 형성될 수 있다.In addition, the second gate metal layer may include aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), nickel (Ni), chromium (Cr), A double-layer structure including a metal layer of any one of low-resistance opaque conductive materials such as molybdenum (Mo), titanium (Ti), platinum (Pt), tantalum (Ta), or an alloy of these materials Alternatively, it may be formed in a structure in which at least two or more metal films are stacked.

따라서, 상기 게이트 전극(215)은 제1 및 제2 게이트패턴(215a, 215b)으로 패터닝되고, 상기 제1 게이트패턴(215a)은 저반사 기능을 하기 때문에 기판(100) 배면을 통하여 반사되는 반사광이 줄어들어 화면 품위를 개선할 수 있다. Accordingly, the gate electrode 215 is patterned with first and second gate patterns 215a and 215b, and since the first gate pattern 215a has a low reflection function, the reflected light reflected through the back surface of the substrate 100 . This can be reduced to improve the quality of the screen.

도면에서는 게이트 전극(215)을 중심으로 설명하였지만, 게이트 전극(215)과 동일층에 동일한 물질로 형성되는 게이트 라인, 게이트 패드 등도 상기 게이트 전극(215)과 같이 다수의 패턴층들로 이루어진다.Although the drawing has been described focusing on the gate electrode 215 , a gate line and a gate pad formed of the same material on the same layer as the gate electrode 215 are also made of a plurality of pattern layers like the gate electrode 215 .

상기와 같이, 기판(100) 상에 게이트 전극(215)이 형성되면, 기판(100)의 전면에 층간절연막(116)을 형성하고, 마스크 공정을 진행하여 상기 채널층(214)의 일부를 노출하는 콘택홀 공정을 진행한다.As described above, when the gate electrode 215 is formed on the substrate 100 , an interlayer insulating layer 116 is formed on the entire surface of the substrate 100 , and a mask process is performed to expose a portion of the channel layer 214 . A contact hole process is performed.

그런 다음, 상기 기판(100)의 전면에 소스/드레인 금속막을 형성하고, 마스크 공정을 진행하여 소스전극(117), 드레인 전극(217)을 형성한다.Then, a source/drain metal layer is formed on the entire surface of the substrate 100 , and a mask process is performed to form a source electrode 117 and a drain electrode 217 .

상기 소스/드레인 금속막은 제1 및 제2 소스/드레인 금속막들이 연속하여 적층된막들일 수 있고, 상기 제1 소스/드레인 금속막은 크롬(Cr)과 같이 빛의 반사율이 낮은 도전성 물질일 수 있다.The source/drain metal layer may be a layer in which first and second source/drain metal layers are sequentially stacked, and the first source/drain metal layer may be a conductive material having low light reflectance, such as chromium (Cr). .

상기 제2 소스/드레인 금속막은 알루미늄, 알루미늄 합금, 텅스텐, 구리,니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질을 사용할 수 있다. 또한, 인듐-틴-옥사이드(Indium Tin Oxide; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide; IZO)와 같은 투명한 도전물질과 불투명 도전물질이 적층된 다층 구조로 형성할 수 있다.The second source/drain metal layer may be formed of a low-resistance opaque conductive material such as aluminum, an aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, titanium, platinum, or tantalum. In addition, indium-tin-oxide (Indium Tin Oxide; ITO), indium-zinc-oxide (Indium Zinc Oxide; IZO), such as a transparent conductive material and an opaque conductive material may be formed in a multi-layer structure stacked.

따라서, 상기 소스전극(117)은 제1 및 제2 소스전극패턴(117a, 117b)들이 적층된 구조로 형성되고, 맨 하단에 배치되는 제1 소스전극패턴(117a)은 저반사 기능을 하기 때문에(반사율이 낮기 때문에) 기판(100) 배면을 통하여 반사광이 출사되어 화면 품위를 저하시키는 문제를 개선할 수 있다.Therefore, the source electrode 117 is formed in a structure in which the first and second source electrode patterns 117a and 117b are stacked, and the first source electrode pattern 117a disposed at the bottom has a low reflection function. It is possible to improve the problem that the reflected light is emitted through the rear surface of the substrate 100 (because the reflectance is low), thereby degrading the screen quality.

또한, 상기 드레인전극(217)은 제1 및 제2 드레인전극패턴(217a, 217b)들이 적층된 구조로 형성되고, 맨 하단에 배치되어 있는 제1 드레인전극패턴(217a)은 저반사 기능을 하기 때문에 기판(100) 배면을 통하여 반사광이 출사되어 화면 품위를 저하시키는 문제를 개선할 수 있다.In addition, the drain electrode 217 is formed in a structure in which first and second drain electrode patterns 217a and 217b are stacked, and the first drain electrode pattern 217a disposed at the bottom has a low reflection function. Therefore, it is possible to improve the problem that the reflected light is emitted through the rear surface of the substrate 100 and deteriorates the screen quality.

상기 게이트 전극(215), 채널층(214), 게이트 절연막(113), 소스전극(117) 및 드레인 전극(217)들은 구동 박막 트랜지스터(DR-TFT)를 구성한다.The gate electrode 215 , the channel layer 214 , the gate insulating layer 113 , the source electrode 117 , and the drain electrode 217 constitute a driving thin film transistor DR-TFT.

상기와 같이, 기판(100) 상에 구동 박막 트랜지스터가 완성되면, 기판(100)의 전면에 보호막(216)을 형성한다. 상기 보호막(216)이 형성되면, 마스크 공정을 진행하여 상기 드레인 전극(217)의 일부를 노출하는 콘택홀 공정을 진행한다.As described above, when the driving thin film transistor is completed on the substrate 100 , a protective film 216 is formed on the entire surface of the substrate 100 . After the passivation layer 216 is formed, a contact hole process for exposing a portion of the drain electrode 217 is performed by performing a mask process.

또한, 상기 화소 영역(Pixel)의 보호막(216) 상에는 컬러필터 레진을 이용하여 컬러필터층(미도시)을 형성할 수 있다. In addition, a color filter layer (not shown) may be formed using a color filter resin on the passivation layer 216 of the pixel region.

하지만, 각 화소 영역당 적색(R), 녹색(G) 및 청색(B) 광을 발생하는 경우에는 별도의 컬러필터층을 형성하지 않는다.However, when red (R), green (G), and blue (B) light is emitted for each pixel area, a separate color filter layer is not formed.

즉, 컬러필터층을 형성하면, 유기발광다이오드의 유기발광층은 백색광을 발생하는 층으로 형성할 수 있다.That is, when the color filter layer is formed, the organic light emitting layer of the organic light emitting diode may be formed as a layer emitting white light.

상기와 같이, 기판(100) 상에 보호막(216)이 형성되면, 기판(100) 전면에 투명성 도전물질(ITO, ITZO, IZO)로된 제1층과 반사율이 높은 금속으로 구성된 제2층을 연속으로 형성한다.As described above, when the protective film 216 is formed on the substrate 100, a first layer made of a transparent conductive material (ITO, ITZO, IZO) and a second layer made of a metal having high reflectance are formed on the entire surface of the substrate 100. form in succession.

상기 제2층은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 니켈(nickel; Ni), 몰리브덴(molybdenum; Mo), 티타늄(titanium; Ti), 백금(platinum; Pt), 탄탈(tantalum; Ta), 바나듐(Vanadium: V), 은(Ag), 금(Au), 망가니즈(Magnesium: Mn), 지르코늄(Zr), 철(Fe), 코발트(Co) 등과 같은 저저항 불투명 도전물질 중 어느 하나의 금속막 또는 이들 물질의 합금을 포함한 이중막 구조 또는 적어도 2개 이상의 금속막이 적층된 구조로 형성될 수 있다.The second layer may include aluminum (Al), an aluminum alloy (Al alloy), tungsten (W), copper (Cu), nickel (Ni), molybdenum (Mo), and titanium (titanium). ; Ti), platinum (Pt), tantalum (Ta), vanadium (V), silver (Ag), gold (Au), manganese (Magnesium: Mn), zirconium (Zr), iron ( Fe), cobalt (Co), and the like may be formed of a metal layer of any one of a low-resistance opaque conductive material or a double layer structure including an alloy of these materials, or a structure in which at least two or more metal layers are stacked.

그런 다음, 하프톤 마스크 또는 회절 마스크를 이용한 마스크 공정을 진행하여, 상기 화소 영역에 화소 전극(253)을 형성한다. 상기 화소 전극(253)은 유기발광다이오드의 제1전극 역할을 하며, 하부의 드레인 전극(217)과 전기적으로 연결된다.Then, a mask process using a halftone mask or a diffraction mask is performed to form the pixel electrode 253 in the pixel area. The pixel electrode 253 serves as a first electrode of the organic light emitting diode and is electrically connected to the drain electrode 217 below.

또한, 얼라인 키 영역에는 기판(100) 상에 버퍼층(112), 층간절연막(116), 보호막(216)이 적층되어 있고, 상기 보호막(216) 상에 얼라인 키(200)가 형성된다. 상기 얼라인 키(200)는 도 1에서 설명한 바와 같이, 기판(100)의 네 모서리 영역에 배치되거나, 기판의 모서리를 따라 선택적으로 복수개가 배치될 수 있다.Also, in the alignment key region, a buffer layer 112 , an interlayer insulating layer 116 , and a protection layer 216 are stacked on the substrate 100 , and the alignment key 200 is formed on the protection layer 216 . As described with reference to FIG. 1 , the alignment keys 200 may be disposed in four corner regions of the substrate 100 , or a plurality of alignment keys 200 may be selectively disposed along the corners of the substrate 100 .

또한, 유기전계발광표시장치의 발광영역 또는 비발광영역에 선택적으로 적어도 하나 이상이 배치될 수 있다.In addition, at least one may be selectively disposed in the light emitting area or non-emission area of the organic light emitting display device.

본 발명에서는 저반사 배선을 사용하는 유기전계발광표시장치에서 얼라인 키(200)의 인식율을 높이기 위해 화소 전극(253) 형성시, 제1얼라인패턴(200a)과 제2 얼라인패턴(200b)이 적층된 얼라인 키(200)를 보호막(216) 상에 형성하였다.In the present invention, the first alignment pattern 200a and the second alignment pattern 200b are formed when the pixel electrode 253 is formed in order to increase the recognition rate of the alignment key 200 in the organic light emitting display device using the low reflection wiring. ) stacked alignment keys 200 were formed on the protective film 216 .

상기와 같이, 기판(100) 상에 화소 전극(253)과 얼라인 키(200)가 형성되면, 기판(100)의 전면에 절연층을 형성한 다음, 마스크 공정을 진행하여 화소 영역을 구획하는 뱅크층(228)을 형성한다.As described above, when the pixel electrode 253 and the alignment key 200 are formed on the substrate 100 , an insulating layer is formed on the entire surface of the substrate 100 , and then a mask process is performed to partition the pixel area. A bank layer 228 is formed.

또한, 하부발광 방식 유기발광표시장치의 경우에는 상기 화소 전극(253)은 유기발광다이오드의 캐소드 전극(Cathode)일 수 있다.Also, in the case of a bottom light emitting type organic light emitting display device, the pixel electrode 253 may be a cathode of an organic light emitting diode.

그런 다음, 상기 기판(100) 상에 유기발광층(254) 및 제2 전극(255)을 형성하여, 유기발광다이오드(OLED)를 완성한다.Then, the organic light emitting layer 254 and the second electrode 255 are formed on the substrate 100 to complete the organic light emitting diode (OLED).

상기 유기발광층(254)은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있다. 상기 정공수송층에는 전자차단층(EBL)을 더 포함할 수 있고, 상기 전자수송층(ETL)은 PBD, TAZ, Alq3, BAlq, TPBI, Bepp2와 같은 저분자재료를 사용하여 형성할 수 있다.The organic emission layer 254 may include a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The hole transport layer may further include an electron blocking layer (EBL), and the electron transport layer (ETL) may be formed using a low molecular weight material such as PBD, TAZ, Alq3, BAlq, TPBI, and Bepp2.

상기 유기발광층(254)의 발광층은 유기물에 따라 발광하는 색이 달라지므로, 각각의 화소 영역별로 적색(R), 녹색(G), 청색(B) 발광층을 형성하여, 풀컬러(Full color)를 구현하거나, 상기 발광층을 적색(R), 녹색(G), 청색(B) 유기물질들이 적층된 백색 발광층으로 구현할 수 있다.Since the light emitting layer of the organic light emitting layer 254 emits different colors depending on the organic material, red (R), green (G), and blue (B) light emitting layers are formed for each pixel area to obtain full color. Alternatively, the light emitting layer may be implemented as a white light emitting layer in which red (R), green (G), and blue (B) organic materials are stacked.

본 발명의 유기전계발광표시장치 및 그 제조방법은, 저반사 배선을 사용하는 유기전계발광표시장치에서 화소 전극 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식율을 높인 효과가 있다.The organic light emitting display device and the method for manufacturing the same according to the present invention have the effect of increasing the recognition rate of the alignment key by patterning the alignment key when forming the pixel electrode in the organic light emitting display device using the low-reflection wiring.

또한, 본 발명의 유기전계발광표시장치 및 그 제조방법은, 저반사 배선을 사용하는 유기전계발광표시장치에서 박막 트랜지스터의 채널층 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식 오류를 방지한 효과가 있다.
In addition, the organic light emitting display device and the method for manufacturing the same of the present invention prevent an alignment key recognition error by patterning an alignment key when forming a channel layer of a thin film transistor in an organic light emitting display device using low-reflection wiring. one effect.

도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 유기전계발광표시장치의 얼라인 키 제조공정을 도시한 도면이다.4A to 4E are views illustrating an alignment key manufacturing process of the organic light emitting display device according to the first embodiment of the present invention.

도 3a와 함께 도 4a 내지 도 4e를 참조하면, 기판(100) 상에 박막 트랜지스터가 완성되며, 기판(100) 전면에 보호막(216)이 형성되고, 콘택홀 공정에 따라 드레인 전극의 일부가 노출된다.Referring to FIGS. 4A to 4E together with FIG. 3A , the thin film transistor is completed on the substrate 100 , a protective film 216 is formed on the entire surface of the substrate 100 , and a part of the drain electrode is exposed according to the contact hole process. do.

그런 다음, 기판(100)의 전면에 제1 및 제2층(250, 251)을 순차적으로 형성한 다음, 하프톤 마스크 또는 회절 마스크를 이용한 포토리소그라피 공정에 따라 상기 화소 영역에 제1 감광막패턴(400a)을 형성한다. 이때, 얼라인 키 영역의 제2층(251) 상에는 제2 감광막패턴(400b)을 형성한다.Then, first and second layers 250 and 251 are sequentially formed on the entire surface of the substrate 100, and then, a first photoresist film pattern ( 400a) is formed. In this case, a second photoresist layer pattern 400b is formed on the second layer 251 in the alignment key region.

상기 제1 및 제2 감광막패턴들(400a, 400b)은 서로 상이한 두께로 형성된다.The first and second photoresist patterns 400a and 400b are formed to have different thicknesses.

상기와 같이, 기판(100) 상에 제1 및 제2 감광막패턴들(400a, 400b)이 형성되면, 식각 공정을 진행하여 상기 화소 영역에 제1 화소전극패턴(250a)와 제2 화소전극패턴(251a)을 형성한다.As described above, when the first and second photoresist film patterns 400a and 400b are formed on the substrate 100, an etching process is performed to form the first pixel electrode pattern 250a and the second pixel electrode pattern in the pixel region. (251a) is formed.

상기 얼라인 키 영역에는 제1 얼라인금속패턴(311)과 제2 얼라인금속패턴(312)을 형성한다.A first alignment metal pattern 311 and a second alignment metal pattern 312 are formed in the alignment key region.

그런 다음, 에싱 공정(ashing)을 진행하여 상기 제2 화소전극패턴(251a) 상의 제1 감광막패턴(400a)을 제거하고, 상기 제2얼라인금속패턴(312) 상에 제3 감광막패턴(400c)을 형성한다.Thereafter, an ashing process is performed to remove the first photoresist layer pattern 400a on the second pixel electrode pattern 251a , and a third photoresist layer pattern 400c on the second alignment metal pattern 312 . ) to form

이후, 상기 제3 감광막패턴(400c)을 마스크로 식각 공정을 진행하여, 화소 영역의 제2 화소전극패턴(251a)을 제거하여, 상기 보호막(216) 상에 화소 전극(253)을 형성한다.Thereafter, an etching process is performed using the third photoresist pattern 400c as a mask to remove the second pixel electrode pattern 251a in the pixel region, thereby forming a pixel electrode 253 on the passivation layer 216 .

얼라인 키 영역에서는 상기 제3 감광막패턴(400c)에 의해 상기 제1 얼라인금속패턴(311)과 제2 얼라인금속패턴(312)이 식각되면서, 제1 얼라인패턴(200a)과 제2 얼라인패턴(200b)이 형성된다.In the alignment key region, while the first alignment metal pattern 311 and the second alignment metal pattern 312 are etched by the third photoresist pattern 400c, the first alignment pattern 200a and the second alignment pattern An alignment pattern 200b is formed.

그런 다음, 도 4e에 도시한 바와 같이, 제3 감광막패턴(400c)을 제거하여 상기 화소 영역에 화소 전극(253)을 형성하고, 얼라인 키 영역에 얼라인 키(200)를 형성한다.Then, as shown in FIG. 4E , the third photoresist pattern 400c is removed to form the pixel electrode 253 in the pixel area, and the alignment key 200 is formed in the alignment key area.

따라서, 상기 얼라인 키(200)는 하부에 투명성 도전물질로 형성된 제1 얼라인패턴(200a)과 반사율이 높은 제2 얼라인패턴(200b)이 중첩된 구조로 형성된다.Accordingly, the alignment key 200 is formed in a structure in which a first alignment pattern 200a formed of a transparent conductive material and a second alignment pattern 200b having high reflectivity are overlapped at a lower portion thereof.

따라서, 본 발명에서는 기판(100)의 상부 방향에서는 얼라인 키(200)를 볼 때, 반사율이 높은 제2 얼라인패턴(200b)이 인식되고, 기판(100)의 하부 방향에서 얼라인 키(200)을 볼 때, 상기 제2 얼라인패턴(200b)이 투명한 제1 얼라인패턴(200a)을 선명하게 인식할 수 있다.
Therefore, in the present invention, when the alignment key 200 is viewed from the upper direction of the substrate 100 , the second alignment pattern 200b having high reflectivity is recognized, and the alignment key ( 200b) is recognized from the lower direction of the substrate 100 . 200), the transparent first alignment pattern 200a can be clearly recognized by the second alignment pattern 200b.

도 5는 본 발명의 제1실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.5 is a diagram illustrating recognition of an alignment key disposed in an organic light emitting display device according to a first embodiment of the present invention.

도 3b와 함께 도 5를 참조하면, 본 발명의 제1실시예에 따른 얼라인 키(200)는 보호막(216) 상에 제1 얼라인패턴(200a)과 제2 얼라인패턴(200b)이 중첩된 구조로 형성된다.Referring to FIG. 5 together with FIG. 3B , in the alignment key 200 according to the first embodiment of the present invention, a first alignment pattern 200a and a second alignment pattern 200b are formed on a protective layer 216 . formed in a nested structure.

도 5의 (a)는 기판(100)의 상부 방향에서 얼라인 키(200)를 볼때, 얼라인 키(200)의 상부층인 반사율이 높은 제1 얼라인패턴(200b)이 인식되기 때문에 선명한 얼라인 키(200)를 인식할 수 있다.5A shows a clear alignment because the first alignment pattern 200b with high reflectivity, which is the upper layer of the alignment key 200, is recognized when the alignment key 200 is viewed from the upper direction of the substrate 100. The in-key 200 may be recognized.

또한, 도 5의 (b)는 기판(100)의 하부 방향(배면 외측)에서 얼라인 키(200)를 볼 때, 상기 제1 얼라인패턴(200a)은 투명한 도전금속이기 때문에 제2 얼라인패턴(200b)이 반사율 저하 없이 그대로 인식된다.Also, in FIG. 5(b), when the alignment key 200 is viewed from the bottom direction (outside the rear surface) of the substrate 100, since the first alignment pattern 200a is a transparent conductive metal, the second alignment The pattern 200b is recognized as it is without a decrease in reflectance.

이와 같이, 본 발명에서는 얼라인 키를 기판의 상부 방향 또는 하부 방향에서 바라볼 때, 모두 선명하게 인식할 수 있어, 유기발광다이오드의 유기발광층을 증착하기 위한 기판의 얼라인 공정시 공정 정밀도를 높일 수 있는 효과가 있다.
As described above, in the present invention, when the alignment key is viewed from the upper direction or the lower direction of the substrate, all of the alignment keys can be clearly recognized. can have an effect.

도 6은 본 발명의 제2실시예에 따른 유기전계발광표시장치를 도시한 도면이고, 도 7a는 상기 도 6의 X 영역을 도시한 단면도이며, 도 7b는 본 발명의 제2실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.6 is a diagram illustrating an organic light emitting display device according to a second embodiment of the present invention, FIG. 7A is a cross-sectional view illustrating region X of FIG. 6, and FIG. 7B is a second embodiment of the present invention. It is a diagram showing the recognition state of the alignment key disposed in the organic light emitting display device.

본 발명의 제2실시예는 본 발명의 제1실시예의 유기전계발광표시장치의 구조에서 얼라인 키의 형성층만 구분되는 것이다. 따라서, 도 3a 및 도 3b와 동일한 도면 부호는 동일한 구성을 지칭하므로 이하, 구별되는 부분을 중심으로 설명한다.In the second embodiment of the present invention, only the formation layer of the alignment key is distinguished from the structure of the organic light emitting display device according to the first embodiment of the present invention. Accordingly, the same reference numerals as those of FIGS. 3A and 3B refer to the same components, and thus, the following description will be focused on distinguishing parts.

도 6 내지 도 7b를 참조하면, 본 발명의 유기전계발광표시장치의 구동 박막 트랜지스터(DR-TFT)와 화소(Pixel) 영역에는 기판(100) 상에 광차단층(110)과 상기 광차단층(110) 상에 버퍼층(112)이 형성된다.6 to 7B, the light blocking layer 110 and the light blocking layer 110 on the substrate 100 in the driving thin film transistor (DR-TFT) and the pixel region of the organic light emitting display device of the present invention. ) on the buffer layer 112 is formed.

상기 광차단층(110)과 대응되는 버퍼층(112) 상에는 채널층(214), 게이트 전극(215), 소스 전극(117) 및 드레인 전극(217)으로 구성된 구동 박막 트랜지스터가 배치되어 있다.A driving thin film transistor including a channel layer 214 , a gate electrode 215 , a source electrode 117 , and a drain electrode 217 is disposed on the buffer layer 112 corresponding to the light blocking layer 110 .

상기 구동 박막 트랜지스터의 상기 드레인 전극(217)은 화소 전극(253)과 전기적으로 연결되어 있다.The drain electrode 217 of the driving thin film transistor is electrically connected to the pixel electrode 253 .

또한, 도 6과 도 7a를 참조하면, 얼라인 키 영역에는 기판(100)의 버퍼층(112) 상에 얼라인 키(300)가 형성되는데, 구체적인 단면(X 영역)을 보면, 얼라인 키(300)는 제1 내지 제3 얼라인패턴들(300a, 300b, 300c)이 중첩된 구조로 형성된다.In addition, referring to FIGS. 6 and 7A , the alignment key 300 is formed on the buffer layer 112 of the substrate 100 in the alignment key area. When looking at a specific cross section (region X), the alignment key ( 300 is formed in a structure in which the first to third alignment patterns 300a, 300b, and 300c are overlapped.

상기 얼라인 키(300)는 구동 박막 트랜지스터(DR-TFT)의 채널층(214) 형성시, 얼라인 키 영역에 제1 얼라인패턴(300a)을 형성한다. 따라서, 상기 제1 얼라인패턴(300a)은 채널층(214)과 동일한 산화물 반도체층으로 형성될 수 있다.The alignment key 300 forms a first alignment pattern 300a in the alignment key region when the channel layer 214 of the driving thin film transistor DR-TFT is formed. Accordingly, the first alignment pattern 300a may be formed of the same oxide semiconductor layer as the channel layer 214 .

상기 제1 얼라인패턴(300a)이 형성되면, 이후, 보호막(216) 상에 콘택홀을 형성하는 공정에서 상기 얼라인 키 영역에 홀을 형성한 다음, 플라즈마(Plasma) 처리에 의해 상기 제1 얼라인패턴(300a)의 표면 상에 제2 얼라인패턴(300b)을 형성한다. 상기 제2 얼라인패턴(300b)은 플라즈마에 의해 표면처리된 헤이즈(Haze) 처리막일 수 있다. 상기 제2 얼라인패턴(300b)은 고반사율 특성을 갖는다.After the first alignment pattern 300a is formed, a hole is formed in the alignment key region in a process of forming a contact hole on the passivation layer 216 , and then the first alignment pattern 300a is formed by plasma treatment. A second alignment pattern 300b is formed on the surface of the alignment pattern 300a. The second alignment pattern 300b may be a haze-treated film surface-treated by plasma. The second alignment pattern 300b has a high reflectance characteristic.

따라서, 상기 제1 얼라인패턴(300a)은 투명한 반도체층으로 형성되지만, 플라즈마 처리에 의해 제1 얼라인패턴(300a) 표면 상에 제2 얼라인패턴(300b)이 형성되므로 상기 제1 얼라인패턴(300a)과 제2 얼라인 패턴(300b)은 제2 얼라인 패턴(300b)으로 인식될 수 있다.Therefore, although the first alignment pattern 300a is formed of a transparent semiconductor layer, since the second alignment pattern 300b is formed on the surface of the first alignment pattern 300a by plasma processing, the first alignment The pattern 300a and the second alignment pattern 300b may be recognized as the second alignment pattern 300b.

즉, 상기 제1 얼라인패턴(300a) 상에 형성된 제2 얼라인패턴(300b)은 헤이즈 처리의 정도에 따라 고반사율을 갖기 때문에 하나의 패턴으로 인식될 수 있다.That is, since the second alignment pattern 300b formed on the first alignment pattern 300a has a high reflectance according to the degree of haze treatment, it can be recognized as one pattern.

상기 제3 얼라인패턴(300c)은 화소전극(253) 형성시, 투명성 도전물질(ITO, ITZO, IZO)을 상기 제2 얼라인패턴(300b)과 접촉될 수 있도록 패터닝한다. 상기 제3 얼라인패턴(300c)은 도 7b에 도시된 바와 같이, 십자형 구조를 갖는 제1 및 제2 얼라인패턴들(300a, 300b)과 달리 사각형 구조로 형성될 수 있다.When the pixel electrode 253 is formed, the third alignment pattern 300c is patterned with a transparent conductive material (ITO, ITZO, IZO) to be in contact with the second alignment pattern 300b. As shown in FIG. 7B , the third alignment pattern 300c may have a quadrangular structure unlike the first and second alignment patterns 300a and 300b having a cross-shaped structure.

따라서, 도 7b에 도시된 바와 같이, (a)는 기판(100)의 상부 방향에서 얼라인 키(300)를 볼때, 상기 얼라인 키(300)의 제3 얼라인패턴(300c)은 투명한 사각형 패턴으로 거의 인식되지 않고, 상기 제3 얼라인패턴(300c)의 중앙에 십자 형태로 헤이즈 처리된 제2 얼라인패턴(300b)이 인식된다.Accordingly, as shown in FIG. 7B , (a) shows when the alignment key 300 is viewed from the upper direction of the substrate 100, the third alignment pattern 300c of the alignment key 300 is a transparent rectangle. It is hardly recognized as a pattern, and the second alignment pattern 300b hazed in a cross shape is recognized in the center of the third alignment pattern 300c.

상기 제2 얼라인패턴(300b)의 하부에는 제1 얼라인패턴(300a)이 배치되어 있지만, 상기 제1 얼라인패턴(300a)은 투명한 산화물 반도체로 형성되기 때문에 실질적으로 제2 얼라인패턴(300b)이 반사되어 인식된다.Although the first alignment pattern 300a is disposed under the second alignment pattern 300b, since the first alignment pattern 300a is formed of a transparent oxide semiconductor, substantially the second alignment pattern ( 300b) is reflected and recognized.

또한, 도 7b의 (b)는 기판(100)의 하부 방향(배면 외측)에서 얼라인 키(300)를 볼 때, 상기 제1 얼라인패턴(300a)은 투명한 반도체층이기 때문에 헤이즈 처리된 제2 얼라인패턴(300b)이 반사율 저하 없이 그대로 인식된다.In addition, in FIG. 7B (b), when the alignment key 300 is viewed from the lower direction (outside the rear surface) of the substrate 100, the first alignment pattern 300a is a transparent semiconductor layer, so 2 The alignment pattern 300b is recognized as it is without a decrease in reflectivity.

이와 같이, 본 발명에서는 얼라인 키를 기판의 상부 방향 또는 하부 방향에서 바라볼 때, 선명하게 인식할 수 있어, 유기발광다이오드의 유기발광층을 증착하기 위한 기판의 얼라인 공정시 공정 정밀도를 높일 수 있는 효과가 있다.As described above, in the present invention, when the alignment key is viewed from the upper direction or the lower direction of the substrate, the alignment key can be clearly recognized, thereby increasing the process precision during the alignment process of the substrate for depositing the organic light emitting layer of the organic light emitting diode. there is an effect

본 발명의 유기전계발광표시장치 및 그 제조방법은, 저반사 배선을 사용하는 유기전계발광표시장치에서 박막 트랜지스터의 채널층 형성시 얼라인 키를 패터닝하여, 얼라인 키의 인식 오류를 방지한 효과가 있다.
An organic light emitting display device and a method for manufacturing the same of the present invention have the effect of preventing an alignment key recognition error by patterning an alignment key when forming a channel layer of a thin film transistor in an organic light emitting display device using low-reflection wiring. there is

도 8은 본 발명의 제3실시예에 따른 유기전계발광표시장치를 도시한 도면이고, 도 9a는 상기 도 8의 Y 영역을 도시한 단면도이며, 도 9b는 본 발명의 제3실시예에 따라 유기전계발광표시장치에 배치된 얼라인 키의 인식 모습을 도시한 도면이다.8 is a diagram illustrating an organic light emitting display device according to a third embodiment of the present invention, FIG. 9A is a cross-sectional view illustrating the Y region of FIG. 8, and FIG. 9B is a third embodiment of the present invention. It is a diagram showing the recognition state of the alignment key disposed in the organic light emitting display device.

본 발명의 제3실시예 역시, 제1실시예를 기본으로 얼라인 키를 반도체층과 저반사 금속층을 포함하는 소스/드레인 금속막으로 형성하였다. 따라서, 본 발명의 제1 실시예와 동일한 도면 부호는 동일한 구성부를 지칭하는 것이므로 이하, 구별되는 부분을 중심으로 설명한다.Also in the third embodiment of the present invention, based on the first embodiment, the alignment key is formed of a source/drain metal film including a semiconductor layer and a low-reflection metal layer. Accordingly, the same reference numerals as in the first embodiment of the present invention refer to the same constituent parts, and thus, the following description will be focused on the differentiated parts.

도 8 내지 도 9b를 참조하면,본 발명의 유기전계발광표시장치의 구동 박막 트랜지스터(DR-TFT)와 화소(Pixel) 영역에는 기판(100) 상에 광차단층(110)과 상기 광차단층(110) 상부에 채널층(214), 게이트 전극(215), 소스 전극(117), 드레인 전극(217)으로 구성된 구동 박막 트랜지스터가 배치되어 있다.8 to 9B , in the driving thin film transistor (DR-TFT) and the pixel region of the organic light emitting display device of the present invention, the light blocking layer 110 and the light blocking layer 110 on the substrate 100 are ), a driving thin film transistor including a channel layer 214 , a gate electrode 215 , a source electrode 117 , and a drain electrode 217 is disposed.

상기 구동 박막 트랜지스터의 드레인 전극(217)은 화소전극(253)과 전기적으로 연결되어 있다.The drain electrode 217 of the driving thin film transistor is electrically connected to the pixel electrode 253 .

또한, 도 8과 도 9a를 참조하면, 얼라인 키 영역에는 기판(100)의 버퍼층(112) 상에 얼라인 키(420)가 형성되는데, 구체적인 단면(Y 영역)을 보면, 얼라인 키(420)는 제1 내지 제4 얼라인패턴들(420a, 420b, 420c, 420d)이 중첩된 구조로 형성된다.8 and 9A, an alignment key 420 is formed on the buffer layer 112 of the substrate 100 in the alignment key region. 420 is formed in a structure in which the first to fourth alignment patterns 420a, 420b, 420c, and 420d are overlapped.

상기 얼라인 키(420)는 구동 박막 트랜지스터(DR-TFT)의 채널층(214) 형성시, 얼라인 키 영역에 제1 얼라인패턴(420a)을 형성한다. 따라서, 상기 제1 얼라인패턴(420a)은 채널층(214)과 동일한 산화물 반도체층으로 형성될 수 있다.The alignment key 420 forms a first alignment pattern 420a in the alignment key region when the channel layer 214 of the driving thin film transistor DR-TFT is formed. Accordingly, the first alignment pattern 420a may be formed of the same oxide semiconductor layer as the channel layer 214 .

상기 제1 얼라인패턴(420a)이 형성되면, 이후, 층간절연막(116)을 형성하고, 상기 제1 얼라인패턴(420a)을 노출시키는 콘택홀 공정을 진행한다.After the first alignment pattern 420a is formed, an interlayer insulating layer 116 is formed and a contact hole process for exposing the first alignment pattern 420a is performed.

상기와 같이, 버퍼층(420a) 상에 형성된 제1 얼라인패턴(420a)이 노출되면, 플라즈마(Plasma) 처리에 의해 상기 제1 얼라인패턴(420a)의 표면 상에 제2 얼라인패턴(420b)을 형성한다. 상기 제2 얼라인패턴(420b)은 플라즈마에 의해 표면처리된 헤이즈(Haze) 처리막일 수 있다.As described above, when the first alignment pattern 420a formed on the buffer layer 420a is exposed, the second alignment pattern 420b is formed on the surface of the first alignment pattern 420a by plasma treatment. ) to form The second alignment pattern 420b may be a haze-treated film surface-treated by plasma.

그런 다음, 소스/드레인 전극(117, 217) 형성시, 저반사 금속층을 포함하는 소스/드레인 금속막으로 제 3 및 제4 얼라인패턴들(420c, 420d)을 형성한다. 상기 제3 및 제4 얼라인패턴들(420c, 42d)은 본 발명의 제1 실시예에서 설명한 바와 같이, 제1 및 제2 소스/드레인 금속막들이 연속하여 적층된막으로 형성될 수 있다.Then, when the source/drain electrodes 117 and 217 are formed, third and fourth alignment patterns 420c and 420d are formed using the source/drain metal layer including the low reflection metal layer. As described in the first embodiment of the present invention, the third and fourth alignment patterns 420c and 42d may be formed by successively stacking first and second source/drain metal layers.

따라서, 상기 제1 소스/드레인 금속막은 크롬(Cr)과 같이 빛의 반사율이 낮은 도전성 물질로 형성되기 때문에 상기 제3 얼라인패턴(420c)은 저반사 패턴이다.Accordingly, since the first source/drain metal layer is formed of a conductive material having a low light reflectance, such as chromium (Cr), the third alignment pattern 420c is a low reflection pattern.

또한, 상기 제4 얼라인패턴(420d)은 반사율이 높은 알루미늄, 알루미늄 합금, 텅스텐, 구리,니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 저저항 불투명 도전물질로 된 제2 소스/드레인 금속막일 수 있다.In addition, the fourth alignment pattern 420d may include a second source/drain metal made of a low-resistance opaque conductive material such as aluminum, aluminum alloy, tungsten, copper, nickel, chromium, molybdenum, titanium, platinum, or tantalum having high reflectivity. can be blocked

따라서, 상기 제1 얼라인패턴(420a)은 투명한 반도체층으로 형성되지만, 플라즈마 처리에 의해 제1 얼라인패턴(420a) 표면 상에 형성된 제2 얼라인패턴(420b)은 높은 반사율을 갖는다.Accordingly, although the first alignment pattern 420a is formed of a transparent semiconductor layer, the second alignment pattern 420b formed on the surface of the first alignment pattern 420a by plasma treatment has a high reflectance.

또한, 상기 제3 얼라인패턴(420c)은 저반사 금속으로 반사율이 낮지만, 상기 제3 얼라인패턴(420c) 상에 형성되는 제4 얼라인패턴(420d)은 고반사율을 갖기 때문에 기판(100)의 상부 방향에서 얼라인 키(420)를 바라볼 때, 도 9b의 (a)와 같이 얼라인 키(420)의 제4 얼라인패턴(420d)을 선명하게 인식할 수 있다.In addition, since the third alignment pattern 420c is a low-reflectance metal and has low reflectivity, the fourth alignment pattern 420d formed on the third alignment pattern 420c has high reflectivity, so the substrate ( When the alignment key 420 is viewed from the upper direction of the 100 , the fourth alignment pattern 420d of the alignment key 420 can be clearly recognized as shown in (a) of FIG. 9B .

또한, 상기 기판(100) 하부 방향(배면)에서 얼라인 키(420)를 바라볼 때, 상기 제1 얼라인패턴(420a)은 투명한 반도체층이기 때문에 헤이즈 처리된 제2 얼라인패턴(420b)이 반사율 저하 없이 인식된다.In addition, when the alignment key 420 is viewed from the bottom direction (rear side) of the substrate 100, the first alignment pattern 420a is a transparent semiconductor layer, and thus the haze-treated second alignment pattern 420b). This reflectivity is recognized without degradation.

즉, 본 발명의 제3실시예에서는 기판(100)의 상부 방향에서는 얼라인 키(420)의 맨 상측에 배치된 제4 얼라인패턴(420d)이 인식되도록 하고, 기판의 하부 방향에서는 저반사 금속막으로 형성된 제3 얼라인패턴(420d)의 하부에 배치된 제2 얼라인패턴(420b)이 인식되도록 하였다.That is, in the third embodiment of the present invention, the fourth alignment pattern 420d disposed on the uppermost side of the alignment key 420 is recognized in the upper direction of the substrate 100 and low reflection in the lower direction of the substrate. The second alignment pattern 420b disposed under the third alignment pattern 420d formed of the metal film was recognized.

이와 같이, 본 발명에서는 얼라인 키를 기판의 상부 방향 또는 하부 방향에서 바라볼 때, 선명하게 인식할 수 있어, 유기발광다이오드의 유기발광층을 증착하기 위한 기판의 얼라인 공정시 공정 정밀도를 높일 수 있는 효과가 있다.
As described above, in the present invention, when the alignment key is viewed from the upper direction or the lower direction of the substrate, the alignment key can be clearly recognized, thereby increasing the process precision during the alignment process of the substrate for depositing the organic light emitting layer of the organic light emitting diode. there is an effect

100: 기판 112: 버퍼층
116: 층간절연막 215: 게이트 전극
117: 소스 전극 217: 드레인 전극
216: 보호막 110: 광차단층
253: 화소전극 254: 유기발광층
255: 제2 전극100: substrate 112: buffer layer
116: interlayer insulating film 215: gate electrode
117: source electrode 217: drain electrode
216: protective film 110: light blocking layer
253: pixel electrode 254: organic light emitting layer
255: second electrode

Claims (18)

기판에 복수의 화소영역을 포함하는 발광영역과 상기 발광영역의 외곽 둘레를 따라 구획된 비 발광 영역;
상기 발광 영역에 배치된 광차단층과 상기 광차단층에 대응 되도록 배치된 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 제2 전극을 포함하는 유기발광다이오드; 및
상기 비발광영역에 제1얼라인패턴과 제2얼라인패턴이 적층된 적어도 하나 이상의 얼라인 키를 포함하고,
상기 제1 얼라인패턴은 상기 채널층과 동일한 층에 배치되고,
상기 제2 얼라인패턴은 상기 제1 얼라인패턴의 표면이 플라즈마 표면 처리된 헤이즈막인 것을 특징으로 하는 유기전계발광표시장치.
a light-emitting area including a plurality of pixel areas on a substrate and a non-emission area partitioned along an outer periphery of the light-emitting area;
a thin film transistor including a light blocking layer disposed in the light emitting region, a channel layer disposed to correspond to the light blocking layer, a gate electrode, a source electrode, and a drain electrode;
an organic light emitting diode including a pixel electrode connected to the drain electrode of the thin film transistor, an organic light emitting layer disposed on the pixel electrode, and a second electrode; and
and at least one alignment key in which a first alignment pattern and a second alignment pattern are stacked in the non-light emitting area;
The first alignment pattern is disposed on the same layer as the channel layer,
The second alignment pattern is an organic light emitting display device, characterized in that the surface of the first alignment pattern is a haze film surface-treated.
 삭제delete 제1항에 있어서, 상기 제2 얼라인패턴은 상기 제1얼라인패턴 보다 높은 반사율 특성을 갖는 것을 특징으로 하는 유기전계발광표시장치.
The organic light emitting display device of claim 1 , wherein the second alignment pattern has a higher reflectivity than the first alignment pattern.
 제1항에 있어서, 상기 광차단층은 적어도 하나의 층이 절연층을 포함하는 복수의 적층구조를 갖는 것을 특징으로 하는 유기전계발광표시장치.
The organic light emitting display device according to claim 1, wherein the light blocking layer has a plurality of stacked structures in which at least one layer includes an insulating layer.
 복수의 화소영역을 포함하는 발광영역과 상기 발광영역의 외곽 둘레를 따라 구획된 비 발광 영역을 포함하는 기판을 제공하는 단계;
상기 발광 영역에 배치된 광차단층과 상기 광차단층에 대응 되도록 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터가 형성된 기판의 화소 영역에 상기 박막 트랜지스터의 드레인 전극과 연결되는 화소전극, 상기 화소전극 상에 유기발광층 및 제2 전극을 형성하는 단계; 및
상기 비발광영역과 대응되는 기판 상에 제1얼라인패턴과 제2얼라인패턴이 적층된 적어도 하나 이상의 얼라인 키를 형성하는 단계를 포함하고,
상기 얼라인 키 형성단계는,
상기 박막 트랜지스터의 채널층 형성을 위해 반도체층을 패터닝할 때, 상기 제1 얼라인패턴을 형성하는 단계; 및
상기 제1 얼라인패턴 표면에 플라즈마 처리를 하여 상기 제2 얼라인패턴을 형성하는 단계를 포함하는 유기전계발광표시장치 제조방법.
providing a substrate including a light-emitting area including a plurality of pixel areas and a non-emission area partitioned along an outer periphery of the light-emitting area;
forming a thin film transistor including a channel layer, a gate electrode, a source electrode, and a drain electrode to correspond to the light blocking layer disposed in the light emitting region and the light blocking layer;
forming a pixel electrode connected to a drain electrode of the thin film transistor in a pixel region of the substrate on which the thin film transistor is formed, an organic light emitting layer and a second electrode on the pixel electrode; and
forming at least one alignment key in which a first alignment pattern and a second alignment pattern are stacked on a substrate corresponding to the non-emission area;
The alignment key forming step is
forming the first alignment pattern when patterning the semiconductor layer to form the channel layer of the thin film transistor; and
and forming the second alignment pattern by performing plasma treatment on a surface of the first alignment pattern.
 삭제delete 삭제delete 삭제delete 삭제delete 제5항에 있어서, 상기 화소전극 형성시, 상기 제2 얼라인패턴 상에 제3 얼라인패턴을 더 형성하는 것을 특징으로 하는 유기전계발광표시장치 제조방법.
The method of claim 5, wherein a third alignment pattern is further formed on the second alignment pattern when the pixel electrode is formed.
 제5항에 있어서, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극 형성시, 상기 제2 얼라인패턴 상에 제3 및 제4 얼라인패턴을 더 형성하는 것을 특징으로 하는 유기전계발광표시장치 제조방법.
The method of claim 5, wherein when the source electrode and the drain electrode of the thin film transistor are formed, third and fourth alignment patterns are further formed on the second alignment pattern.
 제5항에 있어서, 상기 광차단층은 적어도 하나의 층이 절연층을 포함하는 복수의 적층구조를 갖는 것을 특징으로 하는 유기전계발광표시장치 제조방법.
The method of claim 5 , wherein the light blocking layer has a plurality of stacked structures in which at least one layer includes an insulating layer.
 기판에 복수의 화소영역을 포함하는 발광영역과 상기 발광영역의 외곽 둘레를 따라 구획된 비 발광 영역;
상기 발광 영역에 배치된 광차단층과 상기 광차단층에 대응 되도록 배치된 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 제2 전극을 포함하는 유기발광다이오드; 및
상기 비발광영역과 대응되는 기판 상에 복수의 얼라인패턴들이 적층된 적어도 하나 이상의 얼라인 키를 포함하고,
상기 복수의 얼라인 패턴들은,
상기 박막 트랜지스터의 채널층과 동일한 층에 배치되는 제1 얼라인패턴;
상기 제1 얼라인패턴의 표면이 플라즈마 표면 처리된 헤이즈막인 제2 얼라인패턴; 및
상기 화소전극과 동일층에 배치되는 제3 얼라인패턴을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
a light-emitting area including a plurality of pixel areas on a substrate and a non-emission area partitioned along an outer periphery of the light-emitting area;
a thin film transistor including a light blocking layer disposed in the light emitting region, a channel layer disposed to correspond to the light blocking layer, a gate electrode, a source electrode, and a drain electrode;
an organic light emitting diode including a pixel electrode connected to the drain electrode of the thin film transistor, an organic light emitting layer disposed on the pixel electrode, and a second electrode; and
and at least one alignment key in which a plurality of alignment patterns are stacked on a substrate corresponding to the non-light emitting area;
The plurality of alignment patterns are
a first alignment pattern disposed on the same layer as the channel layer of the thin film transistor;
a second alignment pattern in which a surface of the first alignment pattern is a haze film treated with plasma; and
and a third alignment pattern disposed on the same layer as the pixel electrode.
 삭제delete 삭제delete 삭제delete 삭제delete 기판에 복수의 화소영역을 포함하는 발광영역과 상기 발광영역의 외곽 둘레를 따라 구획된 비 발광 영역;
상기 발광 영역에 배치된 광차단층과 상기 광차단층에 대응 되도록 배치된 채널층, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터의 드레인 전극과 연결된 화소전극, 상기 화소전극 상에 배치된 유기발광층 및 제2 전극을 포함하는 유기발광다이오드; 및
상기 비발광영역과 대응되는 기판 상에 복수의 얼라인패턴들이 적층된 적어도 하나 이상의 얼라인 키를 포함하고,
상기 복수의 얼라인 패턴들은,
상기 박막 트랜지스터의 채널층과 동일한 층에 배치되는 제1 얼라인패턴;
상기 제1 얼라인패턴의 표면이 플라즈마 표면 처리된 헤이즈막인 제2 얼라인패턴; 및
상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일한 구조인 제3 및 제4 얼라인패턴을 포함하는 것을 특징으로 하는 유기전계발광표시장치.
a light-emitting area including a plurality of pixel areas on a substrate and a non-emission area partitioned along an outer periphery of the light-emitting area;
a thin film transistor including a light blocking layer disposed in the light emitting region, a channel layer disposed to correspond to the light blocking layer, a gate electrode, a source electrode, and a drain electrode;
an organic light emitting diode including a pixel electrode connected to the drain electrode of the thin film transistor, an organic light emitting layer disposed on the pixel electrode, and a second electrode; and
and at least one alignment key in which a plurality of alignment patterns are stacked on a substrate corresponding to the non-light emitting area;
The plurality of alignment patterns are
a first alignment pattern disposed on the same layer as the channel layer of the thin film transistor;
a second alignment pattern in which a surface of the first alignment pattern is a haze film treated with plasma; and
and third and fourth alignment patterns having the same structure as the source electrode and the drain electrode of the thin film transistor.
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