KR102288340B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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밍-탄 리
첸-청 쿠오
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Abstract

반도체 디바이스 및 전도성 커텍터의 형성 방법이 제공된다. 실시예에서, 노출 프로세스 동안 인포커스 영역의 중심점을 조정함으로써 포토레지스트 내에 개구가 형성된다. 개구를 형성하도록 포토레지스트가 현상되었다면, 개구를 재형상화하도록 현상-후 베이킹 프로세스가 이용된다. 재형상화되면, 개구의 형상을 따도록 개구 내로 전도성 재료가 형성된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
우선권 주장 및 상호참조
본 출원은, 2018년 6월 29일 출원되어 발명의 명칭이 “Semiconductor Device and Method of Manufacture”인 미국 가출원 번호 제62/691,878호의 우선권 및 이익을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 산업은 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도에 있어서 지속적인 발전으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도에 있어서의 이 발전은 최소 피처 크기의 반복된 감소(예컨대, 반도체 프로세스 노드를 20nm 이하 노드를 향해 축소시킴)로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 최근 소형화, 더 높은 속도와 보다 양호한 대역폭 뿐만 아니라 더 낮은 전력 소비 및 지연에 대한 요구가 늘어남에 따라, 반도체 다이의 더 작고 더 생산적인 패키징 기술에 대한 필요성이 커졌다.
반도체 기술이 더 발전함에 따라, 적층 및 본딩된 반도체 디바이스는 반도체 디바이스의 물리적 크기를 더 감소시키기 위한 효과적인 대안으로서 떠올랐다. 적층된 반도체 디바이스에서는, 로직, 메모리, 프로세서 회로 등과 같은 능동 회로가 개별 기판 상에 적어도 부분적으로 제조되고, 그 다음 같이 물리적으로 그리고 전기적으로 본딩되어 기능 디바이스를 형성한다. 이러한 본딩 프로세스는 정교한 기술을 이용하며, 개선이 요구된다.
반도체 디바이스 및 전도성 커텍터의 형성 방법이 제공된다. 실시예에서, 노출 프로세스 동안 인포커스 영역의 중심점을 조정함으로써 포토레지스트 내에 개구가 형성된다. 개구를 형성하도록 포토레지스트가 현상되었다면, 개구를 재형상화하도록 현상-후 베이킹 프로세스가 이용된다. 재형상화되면, 개구의 형상을 따도록 개구 내로 전도성 재료가 형성된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 인터포저 관통 비아의 형성을 예시한다.
도 2는 일부 실시예에 따른 반도체 디바이스를 예시한다.
도 3은 일부 실시예에 따른 반도체 디바이스의 배치를 예시한다.
도 4는 일부 실시예에 따른 인터포저 관통 비아 및 반도체 디바이스의 봉지재를 예시한다.
도 5는 일부 실시예에 따른 포토레지스트의 배치를 예시한다.
도 6a 내지 도 6d는 일부 실시예에 따른 포토레지스트의 노출을 예시한다.
도 7a 및 도 7b는 일부 실시예에 따른 포토레지스트의 현상을 예시한다.
도 8은 일부 실시예에 따른 현상-후 어닐링 프로세스를 예시한다.
도 9는 일부 실시예에 따른 외부 접속의 형성을 예시한다.
도 10은 일부 실시예에 따른 시드 층의 패터닝을 예시한다.
도 11은 일부 실시예에 따른 외부 접속 상의 전도성 범프의 형성을 예시한다.
도 12는 일부 실시예에 따른 캐리어 웨이퍼의 디본딩(debonding)을 예시한다.
도 13은 일부 실시예에 따른 제2 패키지의 본딩을 예시한다.
도 14는 일부 실시예에 따른 개별화(singulation)를 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
이제 도 1을 참조하면, 캐리어 기판(101) 위에 접착 층(103), 폴리머 층(105) 및 제1 시드 층(107)을 갖는 캐리어 기판(101)이 도시되어 있다. 캐리어 기판(101)은 예를 들어 유리 또는 실리콘 산화물과 같은 실리콘계 재료, 또는 알루미늄 산화물과 같은 다른 재료, 임의의 이들 재료의 조합 등을 포함한다. 캐리어 기판(101)은, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)(도 1에는 예시되지 않지만 도 2 및 도 3에 관련하여 아래에 예시 및 설명됨)와 같은 반도체 디바이스들의 부착을 수용하기 위해 평면이다.
접착 층(103)은, 위의 구조물(예컨대, 폴리머 층(105))의 접착을 돕기 위하여 캐리어 기판(101) 상에 배치된다. 실시예에서 접착 층(103)은, 자외선 광에 노출될 때 자신의 접착 특성을 잃는 자외선 글루를 포함할 수 있다. 그러나, 압력 감응 접착제, 방사선 경화성 접착제, 에폭시, 이들의 조합 등과 같은 다른 유형의 접착제도 또한 사용될 수 있다. 접착 층(103)은 압력을 받으면 쉽게 변형가능한 반액상 또는 겔 형태로 캐리어 기판(101) 위에 배치될 수 있다.
폴리머 층(105)은 접착 층(103) 위에 배치되고, 예를 들어 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)가 부착되면 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)에 보호를 제공하기 위하여 이용된다. 실시예에서, 폴리머 층(105)은 폴리벤조옥사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체, SR(Solder Resistance), 또는 ABF(Ajinomoto build-up film)와 같은 임의의 적합한 재료가 이용될 수 있다. 폴리머 층(105)은 예를 들어 스핀 코팅 프로세스를 사용하여, 약 2 μm와 약 15 μm 사이의 두게로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 사용될 수 있다.
제1 시드 층(107)은 폴리머 층(105) 위에 형성된다. 실시예에서, 제1 시드 층(107)은 후속 프로세싱 단계 동안 더 두꺼운 층의 형성을 돕는 전도성 재료의 얇은 층이다. 제1 시드 층(107)은 약 1,000 Å 두께의 티타늄 층 다음에 약 5,000 Å 두께의 구리 층을 포함할 수 있다. 제1 시드 층(107)은 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 프로세스와 같은 프로세스를 사용하여 생성될 수 있다. 제1 시드 층(107)은 약 0.3 μm와 약 1 μm 사이, 예컨대 약 0.5 μm의 두께를 갖도록 형성될 수 있다.
도 1은 또한, 제1 시드 층(107) 위에 포토레지스트(109)의 배치 및 패터닝을 예시한다. 실시예에서, 포토레지스트(109)는 예컨대 스핀 코팅 기술을 사용하여 약 50 μm 와 약 250 μm 사이, 예컨대 약 120 μm 의 높이로 제1 시드 층(107) 상에 배치될 수 있다. 일단 자리잡으면, 패터닝된 광원에 노출된 포토레지스트(109)의 부분에서의 물리적 변경을 유도하기 위해 화학적 반응을 유도하도록 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트(109)를 노출시킴으로써 포토레지스트(109)가 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라 물리적 변경을 이용하여 포토레지스트(109)의 노출된 부분 또는 포토레지스트(109)의 노출되지 않은 부분을 선택적으로 제거하도록, 노출된 포토레지스트(109)에 현상제가 적용된다.
실시예에서, 포토레지스트(109)로 형성된 패턴은 비아(111)를 위한 패턴이다. 비아(111)는 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)와 같은 후속 부착되는 디바이스들의 상이한 면에 위치될 배치로 형성된다. 그러나, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)가 비아(111)의 반대 면 상에 배치되도록 위치되는 것과 같이 비아(111)의 패턴에 대한 임의의 적합한 배열이 이용될 수 있다.
실시예에서, 비아(111)는 포토레지스트(109) 내에 형성된다. 실시예에서, 비아(111)는 구리, 텅스텐, 다른 전도성 재료 등과 같은 하나 이상의 전도성 재료를 포함하고, 예를 들어 전해도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 전해도금 프로세스가 사용되며, 제1 시드 층(107) 및 포토레지스트(109)가 전해도금 용액에 잠기거나 침지된다. 제1 시드 층(107) 표면은 외부 DC 전원 공급장치의 네가티브 측에 전기적으로 접속되며, 그리하여 제1 시드 층(107)은 전해도금 프로세스에서 캐소드로서 기능한다. 구리 애노드와 같은 고체 전도성 애노드도 또한 용액 내에 침지되고 전원 공급장치의 포지티브 측에 연결된다. 애노드로부터의 원자가 용액 안으로 용해되며, 용액으로부터 캐소드, 예컨대 제1 시드 층(107)은 용해된 원자를 획득함으로써, 포토레지스트(109)의 개구 내에 제1 시드 층(107)의 노출된 전도성 영역을 도금한다.
포토레지스트(109) 및 제1 시드 층(107)을 사용하여 비아(111)가 형성되었다면, 포토레지스트(109)는 적합한 제거 프로세스를 사용하여 제거될 수 있다(도 1에는 예시되지 않지만, 아래의 도 3에서 볼 수 있음). 실시예에서, 포토레지스트(109)를 제거하는 데에 플라즈마 애싱 프로세스가 사용될 수 있으며, 여기에서 포토레지스트(109)의 온도는 포토레지스트(109)가 열 분해를 겪으며 제거될 수 있을 때까지 증가될 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적합한 프로세스가 이용될 수 있다. 포토레지스트(109)의 제거는 제1 시드 층(107)의 아래의 부분을 노출시킬 수 있다.
노출되면, 제1 시드 층(107)의 노출된 부분의 제거가 수행될 수 있다(도 1에는 도시되지 않지만 아래의 도 3에서 볼 수 있음). 실시예에서, 제1 시드 층(107)의 노출된 부분(예컨대, 비아(111)에 의해 덮이지 않는 부분)은 예를 들어 습식 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 건식 에칭 프로세스에서, 마스크로서 비아(111)를 사용하여 반응물질이 제1 시드 층(107)을 향할 수 있다. 또다른 실시예에서, 제1 시드 층(107)의 노출된 부분을 제거하기 위하여 에천트가 제1 시드 층(107)과 접촉하게 되도록 스프레이되거나 달리 배치될 수 있다. 제1 시드 층(107)의 노출된 부분이 에칭 제거된 후에, 폴리머 층(105)의 일부가 비아(111)를 통해 노출된다.
도 2는 비아(111) 내에서 폴리머 층(105)에 부착될 제1 반도체 디바이스(201)를 예시한다(도 2에는 예시되지 않지만, 도 3에 관련하여 아래에 예시 및 기재됨). 실시예에서, 제1 반도체 디바이스(201)는 제1 기판(203), 제1 활성 디바이스(개별적으로 예시되지 않음), 제1 금속배선 층(205), 제1 컨택 패드(207), 제1 패시베이션 층(211) 및 제1 외부 커넥터(209)를 포함한다. 제1 기판(203)은 벌크 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 재료의 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
제1 활성 디바이스는, 제1 반도체 디바이스(201)에 대한 설계의 원하는 구조적 및 기능적 요구를 발생시키는 데 사용될 수 있는, 광범위하게 다양한 능동 소자 및 커패시터, 저항기, 인덕터 등과 같은 수동 소자를 포함한다. 제1 활성 디바이스는 제1 기판(203) 내에 아니면 제1 기판(203) 상에 임의의 적합한 방법을 사용하여 형성될 수 있다.
제1 금속배선 층(205)은 제1 기판(203) 및 제1 활성 디바이스 위에 형성되며, 기능 회로를 형성하기 위해 다양한 활성 디바이스들을 접속시키도록 설계된다. 실시예에서, 제1 금속배선 층(205)은 유전체 및 전도성 재료의 교대하는 층들로 형성되고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 실시예에서, 적어도 하나의 층간 유전체 층(ILD; interlayer dielectric layer)에 의해 제1 기판(203)으로부터 분리된 4개의 금속배선 층이 존재할 수 있지만, 제1 금속배선 층(205)의 정확한 갯수는 제1 반도체 디바이스(201)의 설계에 따라 좌우된다.
제1 컨택 패드(207)는 제1 금속배선 층(205) 위에 형성되고 이와 전기적 접촉할 수 있다. 제1 컨택 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료가 사용될 수 있다. 제1 컨택 패드(207)는, 재료 층(도시되지 않음)을 형성하도록 스퍼터링과 같은 퇴적 프로세스를 사용하여 형성될 수 있으며, 그 다음 재료 층의 일부가 제1 컨택 패드(207)를 형성하도록 적합한 프로세스(예컨대 포토리소그래피 마스킹 및 에칭)를 통해 제거될 수 있다. 그러나, 임의의 다른 적합한 프로세스가 제1 컨택 패드(207)를 형성하는 데에 이용될 수 있다. 제1 컨택 패드(207)는 약 0.5 μm와 약 4 μm 사이, 예컨대 약 1.45 μm의 두께를 갖도록 형성될 수 있다.
제1 패시베이션 층(211)은 제1 기판(203) 상에 제1 금속배선 층(205) 및 제1 컨택 패드(207) 위에 형성될 수 있다. 제1 패시베이션 층(211)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물과 같은 로우 k(low-k) 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저 k(extremely low-k) 유전체, 이들의 조합 등과 같은 하나 이상의 적합한 유전체 재료로 제조될 수 있다. 제1 패시베이션 층(211)은 화학적 기상 증착(CVD; chemical vapor deposition)과 같은 프로세스를 통해 형성될 수 있지만, 임의의 적합한 프로세스가 이용될 수 있고 약 0.5 μm와 약 5 μm 사이, 예컨대 약 9.25 KÅ의 두께를 가질 수 있다.
제1 외부 커넥터(209)는, 제1 컨택 패드(207)와 예컨대 제1 재배선 층(501)(도 2에는 도시되지 않지만 도 5에 관련하여 아래에 예시 및 기재됨) 간의 접촉을 위한 전도성 영역을 제공하도록 형성될 수 있다. 실시예에서, 제1 외부 커넥터(209)는 전도성 필라일 수 있고, 처음에 제1 패시베이션 층(211) 위에 약 5 μm와 약 20 μm 사이, 예컨대 약 10 μm 의 두께로 포토레지스트(도시되지 않음)를 형성함으로써 형성될 수 있다. 포토레지스트는 전도성 필라가 관통하여 연장할 제1 패시베이션 층의 부분을 노출시키도록 패터닝될 수 있다. 패터닝되면, 포토레지스트는 제1 패시베이션 층(211)의 원하는 부분을 제거할 마스크로서 사용될 수 있으며, 그리하여 제1 외부 커넥터(209)가 접촉하게 될 아래의 제1 컨택 패드(207)의 부분을 노출시킬 수 있다.
제1 외부 커넥터(209)는 제1 패시베이션 층(211)과 포토레지스트 둘 다의 개구 내에 형성될 수 있다. 제1 외부 커넥터(209)는 구리와 같은 전도성 재료로 형성될 수 있지만, 니켈, 금, 또는 금속 합금, 이들의 조합 등과 같은 다른 전도성 재료도 또한 사용될 수 있다. 추가적으로, 제1 외부 커넥터(209)는, 전기 전류가 제1 외부 커넥터(209)가 형성되기를 원하는 제1 컨택 패드(207)의 전도성 부분을 통해 이어지며, 제1 컨택 패드(207)가 용액에 침지되는 전해도금과 같은 프로세스를 사용하여 형성될 수 있다. 용액 및 전기 전류는 포토레지스트 및 제1 패시베이션 층(211)의 개구를 충전 및/또는 과충전하기 위하여 개구 내에 예컨대 구리를 퇴적시키며, 그리하여 제1 외부 커넥터(209)를 형성한다. 그 다음, 제1 패시베이션 층(211)의 개구 밖의 과도한 전도성 재료 및 포토레지스트는 예를 들어 애싱 프로세스, 화학 기계적 연마(CMP) 프로세스, 이들의 조합 등을 사용하여 제거될 수 있다.
그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 제1 외부 커넥터(209)를 형성하기 위한 상기 기재된 프로세스는 단지 하나의 이러한 기재일 뿐이며 이 정확한 프로세스에 실시예를 한정하도록 의미하는 것이 아님을 알 것이다. 대신, 제1 외부 커넥터(209)를 형성하기 위한 임의의 적합한 프로세스가 사용될 수 있기에, 기재된 프로세스는 단지 설명을 위하고자 한 것이다. 모든 적합한 프로세스는 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
제1 금속배선 층(205)과 반대인 제1 기판(203)의 면 상에, 제1 반도체 디바이스(201)의 폴리머 층(105)에의 부착을 돕기 위하여 다이 부착 필름(DAF; die attach film)(213)이 형성될 수 있다. 실시예에서, 다이 부착 필름(213)은, 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러, 또는 이들의 조합이고, 라미네이션 기술을 사용하여 적용된다. 그러나, 임의의 다른 적합한 재료 및 형성 방법이 이용될 수 있다.
도 3은 제2 반도체 디바이스(301)의 배치와 함께 폴리머 층(105) 위에 제1 반도체 디바이스(201)의 배치를 예시한다. 실시예에서, 제2 반도체 디바이스(301)는 제2 기판(303), 제2 활성 디바이스(개별적으로 예시되지 않음), 제2 금속배선 층(305), 제2 컨택 패드(307), 제2 패시베이션 층(311) 및 제2 외부 커넥터(309)를 포함할 수 있다. 실시예에서, 제2 기판(303), 제2 활성 디바이스, 제2 금속배선 층(305), 제2 컨택 패드(307), 제2 패시베이션 층(311), 및 제2 외부 커넥터(309)는 제1 기판(203), 제1 활성 디바이스, 제1 금속배선 층(205), 제1 컨택 패드(207), 제1 패시베이션 층(211) 및 제1 외부 커넥터(209)와 유사할 수 있지만, 이들은 또한 상이할 수 있다.
실시예에서, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)는 예컨대 픽앤플레이스(pick and place) 프로세스를 사용하여 폴리머 층(105) 위에 배치될 수 있다. 그러나, 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 배치하는 임의의 다른 방법이 사용될 수 있다.
도 4는 비아(111), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)의 봉지(encapsulation)를 예시한다. 봉지는 몰딩 디바이스(도 4에서는 개별적으로 예시되지 않음)에서 수행될 수 있으며, 이는 상부 몰딩 부분 및 상부 몰딩 부분과 분리가능한 하부 몰딩 부분을 포함할 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하도록 낮아질 때, 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)에 대하여 몰딩 캐비티(molding cavity)가 형성될 수 있다.
봉지 프로세스 동안, 상부 몰딩 부분은 하부 몰딩 부분에 인접하게 배치될 수 있으며, 그에 의해 몰딩 캐비티 내에 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 둘러싼다. 둘러싸이면, 상부 몰딩 부분 및 하부 몰딩 부분은 몰딩 캐비티로부터의 가스의 유입 및 유출을 제어하기 위해 기밀성 밀폐부(airtight seal)를 형성할 수 있다. 밀폐되면, 봉지재(encapsulant)(401)가 몰딩 캐비티 내에 배치될 수 있다. 봉지재(401)는 폴리이미드, PPS, PEEK, PES, 내열 결정 수지, 이들의 조합 등과 같은 몰딩 컴파운드 수지일 수 있다. 봉지재(401)는 상부 몰딩 부분과 하부 몰딩 부분의 정렬 전에 몰딩 캐비티 내에 배치될 수 있거나, 그렇지 않으면 주입 포트를 통해 몰딩 캐비티 안으로 주입될 수 있다.
봉지재(401)가 캐리어 기판(101), 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 봉지하도록 봉지재(401)가 몰딩 캐비티 안으로 배치되었다면, 최적의 보호를 위해 봉지재(401)를 굳히기 위하여 봉지재(401)는 경화될 수 있다. 정확한 경화 프로세스는 적어도 부분적으로 봉지재(401)에 대하여 선택된 특정 재료에 따라 좌우되지만, 몰딩 컴파운드가 봉지재(401)로서 선택되는 실시예에서, 경화는 봉지재(401)를 약 100 ℃와 약 130 ℃ 사이, 예컨대 약 125 ℃로 약 60초 내지 약 3000초, 예컨대 약 600초 동안 가열하는 것과 같은 프로세스를 통해 일어날 수 있다. 추가적으로, 경화 프로세스를 보다 잘 제어하도록 개시제 및/또는 촉매가 봉지재(401) 내에 포함될 수 있다.
그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 상기에 기재된 경화 프로세스는 단지 예시적인 프로세스일 뿐이고 현 실시예를 한정하도록 의미하지 않는다는 것을 알 것이다. 조사 또는 심지어 봉지재(401)가 주위 온도에서 굳을 수 있게 하는 것과 같은 다른 경화 프로세스가 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 모든 이러한 프로세스는 완전히 여기에서 설명된 실시예의 범위 내에 포함되도록 의도된다.
도 4는 또한, 부가의 프로세싱을 위해 비아(111), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 노출시키기 위한 봉지재(401)의 박형화를 예시한다. 박형화는, 예를 들어 기계적 그라인딩 또는 화힉 기계적 연마(CMP) 프로세스를 사용하여 수행될 수 있으며, 여기에서 비아(111), (제1 반도체 디바이스(201) 상의)제1 외부 커넥터(209), 및 (제2 반도체 디바이스(301) 상의)제2 외부 커넥터(309)가 노출될 때까지 화학 에천트 및 연마재가 봉지재(401), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)와 반응하여 그라인딩 제거하도록 이용된다. 그리하여, 제1 반도체 디바이스(201), 제2 반도체 디바이스(301) 및 비아(111)는 봉지재(401)와 또한 공면을 이루는 평면을 가질 수 있다.
그러나, 상기에 기재된 CMP 프로세스가 하나의 예시적인 실시예로서 제시되어 있지만, 이는 실시예를 한정하는 것으로 의도되지 않는다. 봉지재(401), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 박형화하고 비아(111)를 노출시키도록 임의의 다른 적합한 제거 프로세스가 사용될 수 있다. 예를 들어, 일련의 화학적 에칭이 이용될 수 있다. 이 프로세스 및 임의의 기타 적합한 프로세스가 봉지재(401), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 박형화하도록 이용될 수 있고, 모든 이러한 프로세스는 완전히 실시예의 범위 내에 포함되도록 의도된다.
선택적으로, 봉지재(401)가 박형화된 후에, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)는 봉지재(401) 내에서 리세싱될(recessed) 수 있다. 실시예에서, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)는 예컨대, 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)의 재료(예컨대, 구리)에 선택적인 에천트를 이용하는 에칭 프로세스를 사용하여 리세싱될 수 있다. 비아(111), 제1 외부 커넥터(209) 및 제2 외부 커넥터(309)는 약 20 μm 와 약 300 μm 사이, 예컨대 약 180 μm 의 깊이로 리세싱될 수 있다.
도 5는 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 및 비아(111)를 상호접속시키기 위한 제1 재배선 층(RDL; redistribution layer)(501), 제2 재배선 층(505), 및 제3 재배선 층(509)의 형성의 단면도들을 예시한다. 실시예에서, 제1 재배선 층(501)은 처음에 CVD 또는 스퍼터링과 같은 적합한 형성 프로세스를 통해 티타늄 구리 합금의 시드 층(도시되지 않음)을 형성함으로써 형성될 수 있다. 그 다음, 시드 층을 덮도록 포토레지스트(이 또한 도시되지 않음)가 형성될 수 있고, 그 다음 포토레지스트는 제1 재배선 층(501)이 위치되기를 원하는 곳에 위치되어 있는 시드 층의 부분을 노출시키도록 패터닝될 수 있다.
포토레지스트가 형성되어 패터닝되었다면, 구리와 같은 전도성 재료가 도금과 같은 퇴적 프로세스를 통해 시드 층 상에 형성될 수 있다. 전도성 재료는 약 1 μm와 약 10 μm 사이, 예컨대 약 5 μm의 두께를 갖도록 형성될 수 있다. 그러나, 설명된 재료 및 방법이 전도성 재료를 형성하기에 적합하지만, 이들 재료는 단지 예시적인 것이다. AlCu 또는 Au와 같은 임의의 다른 적합한 재료, 및 CVD 또는 PVD와 같은 임의의 다른 적합한 형성 프로세스가 제1 재배선 층(501)을 형성하는 데에 사용될 수 있다.
전도성 재료가 형성되었다면, 포토레지스트는 애싱과 같은 적합한 제거 프로세스를 통해 제거될 수 있다. 추가적으로, 포토레지스트의 제거 후에, 포토레지스트에 의해 덮였던 시드 층의 부분은 예를 들어 전도성 재료를 마스크로서 사용한 적합한 에칭 프로세스를 통해 제거될 수 있다.
도 5는 또한, 제1 재배선 층(501) 및 다른 아래의 구조물들에 대한 보호 및 격리를 제공하기 위하여 제1 재배선 층(501) 위에 제3 패시베이션 층(503)의 형성을 예시한다. 실시예에서, 제3 패시베이션 층(503)은 폴리벤조옥사졸(PBO)일 수 있지만, 폴리이미드 또는 폴리이미드 유도체와 같은 임의의 적합한 재료가 이용될 수 있다. 제3 패시베이션 층(503)은 예를 들어 스핀 코팅 프로세스를 사용하여, 약 5 μm와 약 25 μm 사이, 예컨대 약 7 μm의 두께로 배치될 수 있지만, 임의의 적합한 방법 및 두께가 사용될 수 있다.
제3 패시베이션 층(503)이 형성된 후에, 제1 개구(504)(명확하게 하기 위해 이들 중의 하나만 도 5에 예시되어 있음)가, 아래의 제1 재배선 층(501)의 적어도 일부를 노출시키도록 제3 패시베이션 층(503)의 일부를 제거함으로써 제3 패시베이션 층(503)을 통해 형성될 수 있다. 제1 개구(504)는 제1 재배선 층(501)과 제2 재배선 층(505)(아래에 더 기재됨) 간의 접촉을 허용한다. 제1 개구(504)는 적합한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 형성될 수 있지만, 제1 재배선 층(501)의 일부를 노출시키기 위한 임의의 적합한 프로세스가 사용될 수 있다.
제2 재배선 층(505)은 추가의 라우팅 및 접속을 제공하도록 그리고 제1 재배선 층(501)과 전기적 접속하여 형성될 수 있다. 실시예에서, 제2 재배선 층(505)은 제1 재배선 층(501)과 유사하게 형성될 수 있다. 예를 들어, 시드 층이 형성될 수 있고, 포토레지스트가 시드 층의 상부 상에 배치되어 패터닝될 수 있으며, 포토레지스트를 통해 패터닝된 개구 내로 전도성 재료가 도금될 수 있다. 형성되면, 포토레지스트가 제거될 수 있고, 아래의 시드 층이 에칭될 수 있으며, 제2 재배선 층(505)이 제4 패시베이션 층(507)(제3 패시베이션 층(503)과 유사할 수 있음)에 의해 덮일 수 있고, 제4 패시베이션 층(507)은 제2 개구(506)(명확하게 하기 위해 이들 중의 하나만 도 5에 예시되어 있음)를 형성하고 제2 재배선 층(505)의 아래의 전도성 부분을 노출시키도록 패터닝될 수 있다.
제3 재배선 층(509)은 제2 재배선 층(505)에의 전기적 접속과 함께 추가의 라우팅을 제공하도록 형성될 수 있다. 실시예에서, 제3 재배선 층(509)은 제1 재배선 층(501)과 유사한 재료 및 프로세스를 사용하여 형성될 수 있다. 예를 들어, 시드 층이 형성될 수 있고, 시드 층의 상부 상에 포토레지스트가 배치되어 제3 재배선 층(509)에 대한 원하는 패턴으로 패터닝될 수 있으며, 포토레지스트의 패터닝된 개구 내로 전도성 재료가 도금되고, 포토레지스트가 제거되며, 시드 층이 에칭된다.
그러나, 전기적 접속을 단순히 재라우팅하는 것에 추가적으로(제2 재배선 층(505)과 유사함), 제3 재배선 층(509)은 또한, 예컨대 위의 제3 외부 접속(901)(아래에 더 기재됨)에의 전기적 접속을 형성하도록 이용될 랜딩 패드(landing pad)를 포함할 수 있다. 랜딩 패드는 제3 외부 접속(901)과 적합한 물리적 및 전기적 접속을 이루기 위하여 형상화(shape)될 수 있다.
제3 재배선 층(509)이 형성되었다면, 제3 재배선 층(509)은 제5 패시베이션 층(511)에 의해 덮일 수 있다. 제3 패시베이션 층(503)과 유사한 제5 패시베이션 층(511)은 PBO와 같은 폴리머로부터 형성될 수 있거나, 또는 제3 패시베이션 층(503)과 유사한 재료(예컨대, 폴리이미드 또는 폴리이미드 유도체)로 형성될 수 있다. 제5 패시베이션 층(511)은 약 2 μm와 약 15 μm 사이, 예컨대 약 5 μm의 두께를 갖도록 형성될 수 있다.
제3 재배선 층(509) 위에 자리잡으면, 제5 패시베이션 층(511)은 제3 재배선 층(509)으로 평탄화될 수 있다. 실시예에서, 평탄화는 예컨대 화학 기계적 연마 프로세스를 사용하여 수행될 수 있으며, 여기에서 제1 패시베이션 층(511)이 제3 재배선 층(509)과 공면이 될 때까지 제5 패시베이션 층(511)의 일부를 화학적으로 그리고 기계적으로 제거하기 위하여 회전하는 플래튼과 함께 에천트 및 연마재가 이용된다. 그러나, 일련의 하나 이상의 에칭 또는 기계적 그라인딩 프로세스와 같은 임의의 적합한 평탄화 프로세스가 이용될 수 있다.
제5 패시베이션 층(511)이 형성되고 평탄화된 후에, 제6 패시베이션 층(513)이 제5 패시베이션 층(511) 및 제3 재배선 층(509) 위에 배치 및 패터닝될 수 있다. 실시예에서, 제6 패시베이션 층(513)은 제5 패시베이션 층(511)과 유사한 재료(예컨대, PBO)일 수 있고, 제6 패시베이션 층(513)은 제3 재배선 층(509)의 아래의 부분을 노출시키기 위하여 패터닝될 수 있다. 실시예에서, 제6 패시베이션 층(513)은 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있는데, 여기에서 포토레지스트가 퇴적 및 패터닝되며 그 다음 제6 패시베이션 층(513)의 일부를 제거하고 제3 재배선 층(509)의 일부를 노출시키기 위한 에칭 프로세스 동안 마스크로서 사용된다. 그러나, 제6 패시베이션 층(513)을 패터닝하는 임의의 적합한 방법이 이용될 수 있다.
제6 패시베이션 층(513)이 형성되고 패터닝된 후에, 제2 시드 층(515)이 제6 패시베이션 층(513) 위에 퇴적된다. 실시예에서, 제2 시드 층(515)은 후속 프로세싱 단계 동안 더 두꺼운 층의 형성을 돕는 전도성 재료의 얇은 층이다. 제2 시드 층(515)은 약 1,000 Å 두께의 티타늄 층 다음에 약 5,000 Å 두께의 구리 층을 포함할 수 있다. 제2 시드 층(515)은 원하는 재료에 따라 스퍼터링, 증발, 또는 PECVD 프로세스와 같은 프로세스를 사용하여 생성될 수 있다. 제2 시드 층(515)은 약 0.3 μm와 약 1 μm 사이, 예컨대 약 0.5 μm의 두께를 갖도록 형성될 수 있다.
제2 시드 층(515)이 퇴적되었다면, 제3 외부 접속(901)의 형성을 준비하도록 포토레지스트(517)가 제2 시드 층(515) 위에 배치될 수 있다. 실시예에서, 포토레지스트(517)는 포토레지스트 용매에 하나 이상의 광활성 컴파운드(PAC; photoactive compound)와 함께 포토레지스트 폴리머 수지를 포함한다. 실시예에서, 포토레지스트 폴리머 수지는, PAC에 의해 생성된 산, 염기, 또는 자유 라디칼과 혼합될 때 분해되거나(예컨대, 산 불안정 기) 달리 반응할 하나 이상의 작용기를 포함하는 탄화수소 구조(예컨대, 지환식 탄화수소 구조)를 포함할 수 있다(도 6a에 관련하여 아래에 더 기재되는 바와 같이). 실시예에서, 탄화수소 구조는 포토레지스트 폴리머 수지의 골격 백본을 형성하는 반복 단위를 포함한다. 이 반복 단위는 아크릴산 에스테르, 메타크릴산 에스테르, 크로톤산 에스테르, 비닐 에스테르, 말레인산 디에스테르, 푸마르산 디에스테르, 이타콘산 디에스테르, (메타)아크릴로니트릴, (메타)아크릴아미드, 스티렌, 비닐 에테르, 이들의 조합 등을 포함할 수 있다.
탄화수소 구조의 반복 단위에 대하여 이용될 수 있는 특정 구조는, 메틸 아크릴레이트, 에틸 아크릴레이트, n-프로필 아크릴레이트, 아소프로필 아크릴레이트, n-부틸 아크릴레이트, 이소부틸 아크릴레이트, 삼차부틸 아크릴레이트, n-헥실 아크릴레이트, 2-에틸헥실 아크릴레이트, 아세톡시에틸 아크릴레이트, 페닐 아크릴레이트, 2-하이드록시에틸 아크릴레이트, 2-메톡시에틸 아크릴레이트, 2-에톡시에틸 아크릴레이트, 2-(2-메톡시에톡시)에틸 아크릴레이트, 시클로헥실 아크릴레이트, 벤질 아크릴레이트, 2-알킬-2-아다만틸 (메타)아크릴레이트 또는 디알킬(1-아다만틸)메틸 (메타)아크릴레이트, 메틸 메타아크릴레이트, 에틸 메타아크릴레이트, n-프로필 메타아크릴레이트, 이소프로필 메타아크릴레이트, n-부틸 메타아크릴레이트, 이소부틸 메타아크릴레이트, 삼차부틸 메타아크릴레이트, n-헥실 메타아크릴레이트, 2-에틸헥실 메타아크릴레이트, 아세톡시에틸 메타아크릴레이트, 페닐 메타아크릴레이트, 2-히드록시에틸 메타아크릴레이트, 2-메톡시에틸 메타아크릴레이트, 2-에톡시에틸 메타아크릴레이트, 2-(2-메톡시에톡시)에틸 메타아크릴레이트, 시클로헥실 메타아크릴레이트, 벤질 메타아크릴레이트, 3-클로로-2-히드록시프로필 메타아크릴레이트, 3-아세톡시-2-히드록시프로필 메타아크릴레이트, 3-클로로아세톡시-2-히드록시프로필 메타아크릴레이트, 부틸 크로토네이트, 헥실 크로토네이트 등을 포함한다. 비닐 에스테르의 예는, 비닐 아세테이트, 비닐 프로피오네이트, 비닐 부틸레이트, 비닐 메톡시아세테이트, 비닐 벤조에이트, 디메틸 말레이트, 디에틸 말레이트, 디부틸 말레이트, 디메틸 푸마레이트, 디에틸 푸마레이트, 디부틸 푸마레이트, 디메틸 이타코네이트, 디에틸 이타코네이트, 디부틸 이타코네이트, 아크릴아미드, 메틸 아크릴아미드, 에틸 아크릴아미드, 프로필 아크릴아미드, n-부틸 아크릴아미드, 삼차 부틸 아크릴아미드, 시클로헥실 아크릴아미드, 2-메톡시에틸 아크릴아미드, 디메틸 아크릴아미드, 디에틸 아크릴아미드, 페닐 아크릴아미드, 벤질 아크릴아미드, 메타아크릴아미드, 메틸 메타아크릴아미드, 에틸 메타아크릴아미드, 프로필 메타아크릴아미드, n-부틸 메타아크릴아미드, 삼차 부틸 메타아크릴아미드, 시클로헥실 메타아크릴아미드, 2-메톡시에틸 메타아크릴아미드, 디메틸 메타아크릴아미드, 디에틸 메타아크릴아미드, 페닐 메타아크릴아미드, 벤질 메타아크릴아미드, 메틸 비닐 에테르, 부틸 비닐 에테르, 헥실 비닐 에테르, 메톡시에틸 비닐 에테르, 디메틸아미노에틸 비닐 에테르 등을 포함한다. 스티렌의 예는, 스티렌, 메틸 스티렌, 디메틸 스티렌, 트리메틸 스티렌, 에틸 스티렌, 이소프로필 스티렌, 부틸 스티렌, 메톡시 스티렌, 부톡시 스티렌, 아세톡시 스티렌, 클로로 스티렌, 디클로로 스티렌, 브로모 스티렌, 비닐 메틸 벤조에이트, α-메틸 스티렌, 말레이미드, 비닐피리딘, 비닐피롤리돈, 비닐카바졸, 이들의 조합 등을 포함한다.
실시예에서, 탄화수소 구조의 반복 단위는 또한, 그 안에 치환된 모노사이클릭 또는 폴리사이클릭 탄화수소 구조를 가질 수 있거나, 아니면 지환식 탄화수소 구조를 형성하기 위하여 모노사이클릭 또는 폴리사이클릭 탄화수소 구조가 반복 단위일 수 있다. 사용될 수 있는 모노사이클릭 구조의 구체적 예는, 바이시클로알칸, 트리시클로알칸, 테트라시클로알칸, 시클로펜탄, 시클로헥산 등을 포함한다. 사용될 수 있는 폴리사이클릭 구조의 구체적 예는, 아다만틴, 노보네인, 이소보네인, 트리시클로데칸, 테트라시클로도데칸 등을 포함한다.
PAC가 광산 발생제인 실시예에서 산 불안정기 또는 그렇지 않으면 이탈기로서 알려진, 분해될 작용기는, 탄화수소 구조에 부착되며, 그리하여 노출 동안 PAC에 의해 생성된 산/염기/자유 라디칼과 반응할 것이다. 실시예에서, 분해될 작용기는 카르복실산기, 플루오르화 알코올기, 페놀 알코올기, 술폰기, 술폰아미드기, 술포닐이미도기, (알킬술포닐) (알킬카르보닐)메틸렌기, (알킬술포닐)(알킬-카르보닉)이미도기, 비스(알킬카르보닐)메틸렌기, 비스(알킬카르보닐)이미도기, 비스(알킬실포닐)메틸렌기, 비스(알킬술포닐)이미도기, 트리스(알킬카르보닐) 메틸렌기, 트리스(알킬술포닐)메틸렌기, 이들의 조합 등일 수 있다. 플루오르화 알코올기에 대하여 이용될 수 있는 구체적 작용기는 헥사플루오로이소프로판올기와 같은 플루오르화 히드록시알킬기를 포함한다. 카르복실산기에 대하여 이용될 수 있는 구체적 작용기는 아크릴산기, 메타아크릴산기 등을 포함한다.
실시예에서, 포토레지스트 폴리머 수지는 또한, 중합성 수지의 다양한 특성을 개선하는 것을 돕는 탄화수소 구조에 부착되는 다른 작용기를 포함할 수 있다. 예를 들어, 탄화수소 구조에 락톤기를 포함시키는 것은, 포토레지스트(517)가 현상된 후에 라인 에지 거칠기의 양을 감소시키도록 도움으로써, 현상 동안 발생하는 결함의 수를 감소시키는 것을 돕는다. 실시예에서, 락톤기는 5 내지 7 멤버를 갖는 고리를 포함할 수 있지만, 임의의 적합한 락톤 구조가 락톤기에 사용될 수 있다.
포토레지스트 폴리머 수지는 또한, 아래의 구조에 포토레지스트(517)의 접착력을 증가시키는 것을 도울 수 있는 작용기를 포함할 수 있다. 실시예에서, 접착력을 증가시키는 것을 돕도록 극성기(polar group)가 사용될 수 있으며, 이 실시예에서 사용될 수 있는 극성기는 히드록실기, 시아노기 등을 포함하지만, 임의의 적합한 극성기가 이용될 수 있다.
선택적으로, 포토레지스트 폴리머 수지는, 분해될 작용기를 또한 포함하지 않는 하나 이상의 지환식 탄화수소 구조를 더 포함할 수 있다. 실시예에서, 분해될 작용기를 포함하지 않는 탄화수소 구조는, 1-아다만틸(메타)아크릴레이트, 트리시클로데카닐(메타)아크릴레이트, 시클로헥사일(메타아크릴레이트), 이들의 조합 등과 같은 구조를 포함할 수 있다.
추가적으로, 포토레지스트(517)는 또한 하나 이상의 PAC를 포함한다. PAC는 광산 발생제, 광염기 발생제, 자유 라디칼 발생제 등과 같은 광활성 성분일 수 있고, PAC는 포지티브 작용형 또는 네가티브 작용형일 수 있다. PAC가 광산 발생제인 실시예에서, PAC는 할로겐화 트리아진, 오늄염, 디아조늄염, 방향족 디아조늄염, 포스포늄 염, 술포늄 염, 이오도늄 염, 이미드 술포네이트, 옥심 술포네이트, 디아조디술폰, 디술폰, o-니트로벤질술포네이트, 술폰화 에스테르, 할로겐화 술포닐옥시 디카르복시미드, 디아조디술폰, α-시아노옥시아민-술포네이트, 이미디술포네이트, 케토디아조술폰, 술포닐디아조에스테르, 1,2-디(아릴술포닐)히드라진, 니트로벤질 에스테르, 및 s-트리아진 유도체, 이들의 적합한 조합 등을 포함할 수 있다.
사용될 수 있는 광산 발생제의 구체적 예는, α.-(트리플루오로메틸술포닐옥시)-바이시클로[2.2.1]hept-5-ene-2,3-dicarbo-ximide(MDT), N-히드록시-나프탈이미드(DDSN), 벤조인 토실레이트, t-부틸페닐-α-(p-톨루엔술포닐옥시)-아세테이트 및 t-부틸-α-(p-톨루엔술포닐옥시)-아세테이트, 트리아릴술포늄 및 디아릴이오도늄 헥사플루오로안티모네이트, 헥사플루오로아르세네이트, 트리플루오로메탄술포네이트, 이오도늄 퍼플루오로옥탄술포네이트, N-캠퍼술포닐옥시나프탈이미드, N-펜타플루오로페닐술포닐옥시나프탈이미드, 디아릴 이오도늄(알킬 또는 아릴) 술포네이트 및 비스-(디-t-부틸페닐)이오도늄 캠퍼닐술포네이트와 같은 이온화 이오도늄 술포네이트, 퍼플루오로펜탄술포네이트, 퍼플루오로옥탄술포네이트, 퍼플루오로메탄술포네이트와 같은 퍼플루오로알칸술포네이트, 트리페닐술포늄 트리플레이트 또는 비스-(t-부틸페닐)이오도늄 트리플레이트와 같은 아릴(예컨대, 페닐 또는 벤질) 트리플레이트; 피로갈롤 유도체(예컨대, 피로갈롤의 트리메실레이트), 히드록시이미드의 트리플루오로메탄술포네이트 에스테르, α,α'-비스-술포닐-디아조메탄, 니트로-치환된 벤질 알코올의 술포네이트 에스테르, 나프토퀴논-4-디아자이드, 알킬 디술폰 등을 포함한다.
PAC가 자유-라디칼 발생제인 실시예에서, PAC는 n-페닐글리신, 벤조페논과 같은 방향족 케톤, N,N'-테트라메틸-4,4'-디아미노벤조페논, N,N'-테트라에틸-4,4'-디아미노벤조페논, 4-메톡시-4'-디메틸아미노벤조- 페논, 3,3'-디메틸-4-메톡시벤조페논, p,p'-비스(디메틸아미노)벤조- 페논, p,p'-비스(디에틸아미노)-벤조페논, 안트라퀴논, 2-에틸안트라퀴논, 나프타퀴논 및 페난트라퀴논, 벤조인, 벤조인메틸에테르, 벤조인에틸에테르, 벤조인이소프로필에테르, 벤조인-n-부틸에테르, 벤조인-페닐에테르, 메틸벤조인 및 에틸벤조인과 같은 벤조인, 디벤질, 벤질디페닐디술피드 및 벤질디메틸케탈과 같은 벤질 유도체, 9-페닐아크리딘 및 1,7-비스(9-아크리디닐)헵탄과 같은 아크리딘 유도체, 2-클로로티옥산톤, 2-메틸티옥산톤, 2,4-디에틸티옥산톤, 2,4-디메틸티옥산톤 및 2-이소프로필티옥산톤과 같은 티옥산톤, 1,1-디클로로아세토페논, p-t-부틸디클로로-아세토페논, 2,2-디에톡시아세토페논, 2,2-디메톡시-2-페닐아세토페논, 및 2,2-디클로로-4-페녹시아세토페논과 같은 아세토페논, 2-(o-클로로페닐)-4,5-디페닐이미다졸 이합체, 2-(o-클로로페닐)-4,5-디- (m-메톡시페닐 이미다졸 이합체, 2-(o-플루오로페닐)-4,5-디페닐이미다졸 이합체, 2-(o-메톡시페닐)-4,5-디페닐이미다졸 이합체, 2-(p-메톡시페닐)-4,5-디페닐이미다졸 이합체, 2,4-디(p-메톡시페닐)-- 5-페닐이미다졸 이합체, 2-(2,4-디메톡시페닐)-4,5-디페닐이미다졸 이합체 및 2-(p-메틸메르캡토페닐)-4,5-디페닐이미다졸 이합체와 같은 2,4,5-트리아릴이미다졸 이합체, 이들의 적합한 조합 등을 포함할 수 있다.
PAC가 광염기 발생제인 실시예에서, PAC는 4기 암모늄 디티오카바메이트, α 아미노케톤, 디벤조페논옥심 헥사메틸렌 디우레탄과 같은 옥심-우레탄 함유 분자, 암모늄 테트라오가닐보레이트 염, 및 N-(2-니트로벤질옥시카르보닐) 시클릭 아민, 이들의 적합한 조합 등을 포함할 수 있다. 그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 여기에 열거된 화합물들은 단지 PAC의 예시적인 예로서 의도될 뿐이며 구체적으로 기재된 PAC에만 실시예를 한정하고자 하는 것이 아님을 알 것이다. 오히려, 임의의 적합한 PAC가 이용될 수 있고, 모든 이러한 PAC는 완전히 본 실시예의 범위 내에 포함되는 것으로 의도된다.
포토레지스트(517)의 개별 성분들은 포토레지스트(517)의 혼합 및 배치를 돕기 위하여 포토레지스트 용매 내로 배치될 수 있다. 포토레지스트(517)의 혼합 및 배치를 돕기 위하여, 포토레지스트 용매는 포토레지스트 폴리머 수지 뿐만 아니라 PAC에 대하여 선택된 재료에 적어도 부분적으로 기초하여 선택된다. 구체적으로, 포토레지스트 용매는 포토레지스트 폴리머 수지 및 PAC가 포토레지스 용매 안으로 균등하게 용해되어 분산되도록 선택된다.
실시예에서, 포토레지스트 용매는 유기 용매일 수 있고, 케톤, 알코올, 폴리알코올, 에테르, 글리콜 에테르, 시클릭 에테르, 방향족 히드로카본, 에스테르, 프로피오네이트, 락테이트, 락틱 에스테르, 알킬렌 글리콜 모노알킬 에테르, 알킬 락테이트, 알킬 알콕시프로피오네이트, 시클릭 락톤, 고리를 포함하는 모노케톤 화합물, 알킬렌 카보네이트, 알킬 알콕시아세테이트, 알킬 피루베이트, 락테이트 에스테르, 에틸렌 글리콜 알킬 에테르 아세테이트, 디에틸렌 글리콜, 프로필렌 글리콜 알킬 에테르 아세테이트, 알킬렌 글리콜 알킬 에테르 에스테르, 알킬렌 글리콜 모노알킬 에스테르 등과 같은 임의의 적합한 용매를 포함할 수 있다.
포토레지스트(517)에 대한 포토레지스트 용매로서 사용될 수 있는 재료의 구체적 예는, 아세톤, 메탄올, 에탄올, 톨루엔, 크실렌, 4-히드록시-4-메틸-2-펜타톤, 테트라히드로푸란, 메틸 에틸 케톤, 시클로헥사논, 메틸 이소아밀 케톤, 2-헵타논, 에틸렌 글리콜, 에틸렌 글리콜 모노아세테이트, 에틸렌 글리콜 디메틸 에테르, 에틸렌 글리콜 디메틸 에테르, 에틸렌 글리콜 메틸에틸 에테르, 에틸렌 글리콜 모노에테릴 에테르, 메틸 셀로솔브 아세테이트, 에틸 셀로솔브 아세테이트, 디에틸렌 글리콜, 디에틸렌 글리콜 모노아세테이트, 디에틸렌 글리콜 모노메틸 에테르, 디에틸렌 글리콜 디에틸 에테르, 디에틸렌 글리콜 디메틸 에테르, 디에틸렌 글리콜 에틸메틸 에테르, 디에틸렌 글리콜 모노에틸 에테르, 디에틸렌 글리콜 모노부틸 에테르, 에틸 2-히드록시프로피오네이트, 메틸 2-히드록시-2-메틸프로피오네이트, 에틸 2-히드록시-2-메틸프로피오네이트, 에틸 에톡시아세테이트, 에틸 히드록시아세테이트, 메틸 2-히드록시-2-메틸부타네이트, 메틸 3-메톡시프로피오네이트, 에틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 에틸 3-에톡시프로피오네이트, 에틸 아세테이트, 부틸 아세테이트, 메틸 락테이트 및 에틸 락테이트, 프로필렌 글리콜, 프로필렌 글리콜 모노아세테이트, 프로필렌 글리콜 모노에틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 아세테이트, 프로필렌 글리콜 모노프로필 메틸 에테르 아세테이트, 프로필렌 글리콜 모노부틸 에테르 아세테이트, 프로필렌 글리콜 모노부틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 프로피오네이트, 프로필렌 글리콜 모노에틸 에테르 프로피오네이트, 프로필렌 글리콜 메틸 에테르 아세테이트, 프로필렌 글리콜 에틸 에테르 아세테이트, 에틸렌 글리콜 모노메틸 에테르 아세테이트, 에틸렌 글리콜 모노에틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르, 프로필렌 글리콜 모노에틸 에테르, 프로필렌 글리콜 모노프로필 에테르, 프로필렌 글리콜 모노부틸 에테르, 에틸렌 글리콜 모노메틸 에테르, 에틸렌 글리콜 모노에틸 에테르, 메틸 락테이트, 에틸 락테이트, 프로필 락테이트, 및 부틸 락테이트, 에틸 3-에톡시프로피오네이트, 메틸 3-메톡시프로피오네이트, 메틸 3-에톡시프로피오네이트, 및 에틸 3-메톡시프로피오네이트, β-프로피오락톤, β-부티로락톤, γ-부티로락톤, α-메틸-γ-부티로락톤, β-메틸-γ-부티로락톤, γ-발레로락톤, γ-카프로락톤, γ-옥타노익 락톤, α-히드록시-γ-부티로락톤, 2-부타논, 3-메틸부타논, 피나콜론, 2-펜타논, 3-펜타논, 4-메틸-2-펜타논, 2-메틸-3-펜타논, 4,4-디메틸-2-펜타논, 2,4-디메틸-3-펜타논, 2,2,4,4-테트라메틸-3-펜타논, 2-헥사논, 3-헥사논, 5-메틸-3-헥사논, 2-헵타논, 3-헵타논, 4-헵타논, 2-메틸-3-헵타논, 5-메틸-3-헵타논, 2,6-디메틸-4-헵타논, 2-옥타논, 3-옥타논, 2-노나논, 3-노나논, 5-노나논, 2-데카논, 3-데카논, 4-데카논, 5-헥센-2-원, 3-펜텐-2-원, 시클로펜타논, 2-메틸시클로펜타논, 3-메틸시클로펜타논, 2,2-디메틸시클로펜타논, 2,4,4-트리메틸시클로펜타논, 시클로헥사논, 3-메틸시클로헥사논, 4-메틸시클로헥사논, 4-에틸시클로헥사논, 2,2-디메틸시클로헥사논, 2,6-디메틸시클로헥사논, 2,2,6-트리메틸시클로헥사논, 시클로헵타논, 2-메틸시클로헵타논, 3-메틸시클로헵타논, 필렌 카보네이트, 비닐렌 카보네이트, 에틸렌 카보네이트, 및 부틸렌 카보네이트, 아세테이트-2-메톡시에틸, 아세테이트-2-에톡시에틸, 아세테이트-2-(2-에톡시에톡시)에틸, 아세테이트-3-메톡시-3-메틸부틸, 아세테이트-1-메톡시-2-프로필, 디프로필렌 글리콜, 모노메틸에테르, 모노에틸에테르, 모노프로틸에테르, 모노부틸에테르, 모노페닐에테르, 디프로필렌 글리콜 모노아세테이트, 디옥산, 메틸 락테이트, 에틸 락테이트, 메틸 아세테이트, 에틸 아세테이트, 부틸 아세테이트, 메틸 피루베이트, 에틸 피루베이트, 프로필 피루베이트, 메틸 메톡시프로피오네이트, 에틸 에톡시프로피오네이트, n-메틸피롤리돈(NMP), 2-메톡시에틸 에테르(diglyme), 에틸렌 글리콜 모놈-에틸 에테르, 프로필렌 글리콜 모노메틸 에테르; 에틸 락테이트 또는 메틸 락테이트, 메틸 프로피오네이트, 에틸 프로피오네이트 및 에틸 에톡시 프로피오네이트, 메틸에틸 케톤, 시클로헥사논, 2-헵타논, 이산화탄소, 시클로펜타논, 시클로헥사논, 에틸 3-에톡시프로피오네이트, 에틸 락테이트, 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA), 메틸렌 셀로솔브, 부틸 아세테이트, 및 2-에톡시에탄올, N-메틸포름아마이드, N,N-디메틸포름아마이드, N-메틸포름아마이드, N-메틸아세트아닐라이드, N,N-디메틸아세트아마이드, N-메틸피롤리돈, 디메틸술폭시드, 벤질 에틸 에테르, 디헥실 에테르, 아세토닐아세톤, 이소포론, 카프로익산, 카프릴산, 1-옥타놀, 1-노나놀, 벤질 알코올, 벤질 아세테이트, 에틸 벤조에이트, 디에틸 옥살레이트, 디에틸 말레이트, γ-부티로락톤, 에틸렌 카보네이트, 프로필렌 카보네이트, 페닐 셀로솔브 아세테이트 등을 포함한다.
그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 포토레지스트(517)의 포토레지스트 용매 성분에 대하여 이용될 수 있는 재료의 예로서 상기에 열거 및 기재된 재료는 단지 예시적인 것이며 실시예를 한정하고자 하는 것이 아님을 알 것이다. 오히려, 포토레지스트 폴리머 수지 및 PAC를 용해시킬 수 있는 임의의 적합한 재료가 포토레지스트(517)를 혼합 및 도포하는 것을 돕도록 이용될 수 있다. 모든 이러한 재료는 완전히 실시예의 범위 내에 포함되도록 의도된다.
추가적으로, 상기 기재된 재료의 개별 재료들이 포토레지스트(517)에 대한 포토레지스트 용매로서 사용될 수 있지만, 실시예에서 상기 기재된 재료의 하나보다 더 많은 재료가 이용될 수 있다. 예를 들어, 포토레지스트 용매는 기재된 재료 중의 둘 이상의 조합 혼합물을 포함할 수 있다. 모든 이러한 조합은 완전히 실시예의 범위 내에 포함되도록 의도된다.
선택적으로, 포토레지스트 가교제가 또한 포토레지스트(517)에 추가될 수 있다. 포토레지스트 가교제는 노출 후에 포토레지스트(517) 내의 포토레지스트 폴리머 수지와 반응하며, 포토레지스트의 가교 밀도를 증가시키는 것을 돕고, 이는 건식 에칭에 대한 내성 및 레지스트 패턴을 개선하는 것을 돕는다. 실시예에서, 포토레지스트 가교제는 멜라민계 작용제, 우레아계 작용제, 에틸렌 우레아계 작용제, 프로필렌 우레아계 작용제, 글리콜우릴계 작용제, 히드록실기, 히드록시알킬기, 또는 이들의 조합을 갖는 지방족 시클릭 탄화수소, 지방족 시클릭 탄화수소의 산소 함유 유도체, 글리콜우릴 화합물, 에테르화 아미노 수지, 이들의 조합 등일 수 있다.
포토레지스트 가교제로서 이용될 수 있는 구체적 예는, 멜라민, 아세토구아나민, 벤조구아나민, 우레아, 에틸렌 우레아, 또는 포름알데히드를 갖는 글리콜우릴, 포름알데히드와 저알코올의 조합을 갖는 글리콜우릴, 헥사메톡시메틸멜라민, 비스메톡시메틸우레아, 비스메톡시메틸비스메톡시에틸렌 우레아, 테트라메톡시메틸골리콜우릴, 및 테트라부톡시메틸글리콜우릴, 모노-, 디-, 트리-, 또는 테트라-히드록시메틸레이티드 글리콜우릴, 모노-, 디-, 트리, 및/또는 테트라-메톡시메틸레이티드 글리콜우릴, 모노-, 디-, 트리-, 및/또는 테트라-에톡시메틸레이티드 글리콜우릴, 모노-, 디-, 트리-, 및/또는 테트라-프로폭시메틸레이티드 글리콜우릴, 및 모노-, 디-, 트리, 및/또는 테트라-부톡시메틸레이티드 글리콜우릴, 2,3-디히드록시-5-히드록시메틸노보네인, 2-히드록시-5,6-비스(히드록시메틸)노보네인, 시클로헥산디메탄올, 3,4,8(또는 9)-트리히드록시트리시클로데칸, 2-메틸-2-아다만탄올, 1,4-디옥산-2,3-디올 및 1,3,5-트리히드록시시클로헥산, 테트라메톡시메틸 글리콜우릴, 메틸프로필테트라메톡시메틸 글리콜우릴, 및 메틸페닐테트라메톡시메틸글리콜우릴, 2,6-비스(히드록시메틸)p-크레졸, N-메톡시메틸- 또는 N-부톡시메틸-멜라민을 포함한다. 추가적으로, 포름알데히드 또는 포름알데이트와 저알코올을, 멜라민, 아세토구아나민, 벤조구아나민, 우레아, 에틸렌 우레아 및 글리콜우릴과 같은 아미노기 함유 화합물과 반응시키고, 아미노기의 수소 원자를 히드록시메틸기 또는 저급 알콕시메틸기로 치환함으로써 얻어진 화합물의 예로는, 헥사메톡시메틸멜라민, 비스메톡시메틸 우레아, 비스메톡시메틸비스메톡시에틸렌 우레아, 테트라메톡시메틸 글리콜우릴 및 테트라부톡시메틸 글리콜우릴, 3-클로로-2-히드록시프로필 메타아크릴레이트와 메타아크릴산의 공중합체, 3-클로로-2-히드록시프로필 메타아크릴레이트 및 시클로헥실 메타아크릴레이트와 메타아크릴산의 공중합체, 3-클로로-2-히드록시프로필 메타아크릴레이트 및 벤질 메타아크릴레이트와 메타아크릴산의 공중합체, 비스페놀 A-디(3-클로로-2-히드록시프로필)에테르, 페놀 노볼락 수지의 폴리(3-클로로-2-히드록시프로필)에테르, 펜타에리트리톨 테트라(3-클로로-2-히드록시프로필)에테르, 트리메틸올메탄 트리(3-클로로-2-히드록시프로필)에테르 페놀, 비스페놀 A-디(3-아세톡시-2-히드록시프로필)에테르, 페놀 노볼락 수지의 폴리(3-아세톡시-2-히드록시프로필)에테르, 펜타에리트리톨 테트라(3-아세톡시-2-히드록시프로필)에테르, 펜타에리트리톨 폴리(3-클로로아세톡시-2-히드록시프로필)에테르, 트리메틸올메탄 트리(3-아세톡시-2-히드록시프로필)에테르, 이들의 조합 등이 있다.
포토레지스트 폴리머 수지, PAC, 라디칼 억제제, 포토레지스트 용매, 및 포토레지스트 가교제에 추가적으로, 포토레지스트(517)는 또한, 포토레지스트(517)가 최고 분해능(resolution)을 얻는 것을 도울 다수의 다른 첨가제를 포함할 수 있다. 예를 들어, 포토레지스트(517)는 또한, 계면 활성제, 소광제, 안정화제, 가소제, 착색제, 접착 첨가제, 표면 평활제, 이들의 조합 등을 포함할 수 있다. 임의의 적합한 첨가제가 이용될 수 있다.
실시예에서, 포토레지스트 폴리머 수지, PAC, 라디칼 억제제는 임의의 원하는 첨가제 또는 다른 작용제와 함께 도포를 위해 포토레지스트 용매에 첨가된다. 첨가되면, 혼합물은 이어서, 포토레지스트의 균일하지 않은 혼합 또는 일정하지 않은 조성에 의해 야기되는 결함이 없음을 보장하기 위하여 포토레지스트(517) 전반에 걸쳐 균등한 조성을 달성하기 위해 혼합된다. 다같이 혼합되면, 포토레지스트(517)는 그의 사용 전에 보관될 수 있거나 아니면 바로 사용될 수 있다.
준비되면, 포토레지스트(517)는 처음에 제2 시드 층(515) 위에 포토레지스트(517)를 도포함으로써 이용될 수 있다. 포토레지스트(517)는 포토레지스트(517)가 제2 시드 층(515)의 상부 노출된 표면을 코팅하도록 제2 시드 층(515)에 도포될 수 있고, 스핀온 코팅 프로세스, 딥 코팅 방법, 에어나이프 코팅 방법, 커튼 코팅 방법, 와이어바 코팅 방법, 그라비어(gravure) 코팅 방법, 적층 방법, 압출 코팅 방법, 이들의 조합 등과 같은 프로세스를 사용하여 도포될 수 있다. 실시예에서, 포토레지스트(517)는 제2 시드 층(515)의 표면 위에 약 10 nm와 약 300 nm 사이, 예컨대 약 150 nm의 두께를 갖도록 도포될 수 있다.
포토레지스트(517)가 반도체 기판에 도포되었다면, 포토레지스트(517)의 도포를 완료하기 위한 노출 전에 포토레지스트(517)를 경화 및 건조시키기 위하여 포토레지스트(517)의 프리베이크(pre-bake)가 수행된다. 포토레지스트(517)의 경화 및 건조는, 포토레지스트 폴리머 수지, PAC, 라디칼 억제제, 포토레지스트 가교제 및 다른 선택된 첨가제를 남기면서 포토레지스트 용매 성분을 제거한다. 실시예에서, 프리베이크는 약 40 ℃와 150 ℃ 사이와 같이 포토레지스트 용매를 증발시키기에 적합한 온도에서 수행될 수 있지만, 정확한 온도는 포토레지스트(517)에 대하여 선택된 재료에 따라 좌우된다. 프리베이크는 약 10 초와 약 5 분 사이, 예컨대 약 90초 동안과 같이 포토레지스트(517)를 경화 및 건조시키기에 충분한 시간 동안 수행된다.
도 6a는 포토레지스트(517) 내에 노출된 영역(601) 및 노출되지 않은(unexposed) 영역(603)을 형성하기 위한 포토레지스트(517)의 노출을 예시한다. 실시예에서, 노출은 반도체 디바이스(100) 및 포토레지스트(517)(경화 및 건조되면)를 노출을 위한 이미징 디바이스(600) 안에 배치함으로써 개시될 수 있다. 이미징 디바이스(600)는 지지 플레이트(605), 에너지 소스(607), 지지 플레이트(605)와 에너지 소스(607) 사이의 패터닝된 마스크(609), 및 광학기기(617)를 포함할 수 있다. 실시예에서, 지지 플레이트(605)는 반도체 디바이스(100) 및 포토레지스트(517)가 배치되거나 부착될 수 있는 표면이며, 포토레지스트(517)의 노출 동안 캐리어 기판(101)에 지지 및 제어를 제공한다. 추가적으로, 지지 플레이트(605)는 하나 이상의 축을 따라 이동 가능할 수 있을 뿐만 아니라, 온도 구배가 노출 프로세스에 영향을 미치는 것을 막기 위하여 캐리어 기판(101) 및 포토레지스트(517)에 임의의 원하는 가열 또는 냉각을 제공할 수 있다.
실시예에서, 에너지 소스(607)는 PAC의 반응을 유도하기 위하여 포토레지스트(517)에 광과 같은 에너지(611)를 공급하며, 이는 이어서 에너지(611)가 충돌하는 포토레지스트(517)의 부분을 화학적으로 변경하도록 폴리머 수지와 반응한다. 실시예에서, 에너지(611)는 g-선(약 436 nm의 파장을 가짐), i-선(약 365 nm의 파장을 가짐), 자외선 방사선, 원자외선 방사선, 극자외선 방사선, x-선, 전자 빔 등과 같은 전자기 방사선일 수 있다. 에너지 소스(607)는 전자기 방사선의 소스일 수 있고, KrF 엑시머 레이저 광(248 nm의 파장을 가짐), ArF 엑시머 레이저 광(193 nm의 파장을 가짐), F2 엑시머 레이저 광(157 nm의 파장을 가짐) 등일 수 있지만, 수은 증기 램프, 제논 램프, 탄소 아크 램프 등과 같은 임의의 다른 적합한 에너지 소스(611)가 또한 이용될 수 있다.
에너지(611)가 실제로 포토레지스트(517)에 충돌하기 전에 패터닝된 에너지(615)를 형성하도록 에너지(611)의 일부를 차단하기 위하여 패터닝된 마스크(609)가 에너지 소스(607)와 포토레지스트(517) 사이에 위치된다. 실시예에서, 패터닝된 마스크(609)는 에너지(611)의 일부를 반사시키거나 흡수하거나 아니면 조사되기 원하지 않는 포토레지스트(517)의 부분에 도달하는 것을 막기 위한 일련의 층들(예컨대, 기판, 흡수 층, 반사 방지 코팅 층, 차폐 층 등)을 포함할 수 있다. 조명의 원하는 형상으로 패터닝된 마스크(609)를 통해 개구를 형성함으로써 원하는 패턴이 패터닝된 마스크(609)에 형성될 수 있다.
광학기기(도 6a에서 617로 표기된 사다리꼴로 나타냄)는 에너지 소스(607)를 떠난 에너지(611)를 집중, 확대, 반사 또는 달리 제어하도록 사용될 수 있고, 패터닝된 마스크(609)에 의해 패터닝되며, 포토레지스트(517)를 향해 지향된다. 실시예에서, 광학기기(617)는 그의 경로를 따라 에너지(611)를 제어하도록 하나 이상의 렌즈, 미러, 필터, 이들의 조합 등을 포함한다. 추가적으로, 광학기기(617)가 도 6a에서는 패터닝된 마스크(609)와 포토레지스트(517) 사이에 있는 것으로 예시되어 있지만,, 광학기기(617)의 요소들(예컨대, 개별 렌즈, 미러 등)은 또한 에너지 소스(607)(에너지(611)가 발생되는 곳)와 포토레지스트(517) 사이의 임의의 위치에 위치될 수 있다.
실시예에서, 포토레지스트(517)와 함께 반도체 디바이스(100)는 지지 플레이트(605) 상에 배치된다. 패턴이 반도체 디바이스(100)에 정렬되었다면, 에너지 소스(607)는 포토레지스트(517)로 가는 도중에 패터닝된 마스크(609) 및 광학기기(617)를 통해 통과하는 원하는 에너지(611)(예컨대, 광)를 발생시킨다. 포토레지스트(517)의 일부에 충돌하는 패터닝된 에너지(615)는 포토레지스트(517) 내의 PAC의 반응을 유도한다. PAC의, 패터닝된 에너지(615) 흡수의 화학 반응 부산물(예컨대, 산/염기/자유 라디칼)은 그 다음, 폴리머 수지와 반응하며, 패터닝된 마스크(609)를 통해 조사된 부분에서의 포토레지스트(517)를 화학적으로 변경한다.
도 6b는 노출 프로세스 동안 도 6a에서 621로 표기된 박스의 확대도를 예시한다. 볼 수 있는 바와 같이, 노출 프로세스 동안, 원하는 에너지(611)(예컨대, 광)는 곧바로 내려오는 것이 아니라, 오히려 중심점(CP)을 중심으로 먼저 수렴한 다음 발산하는 복수의 개별 빔들로 구성된다. 개별 빔들이 서로 충분히 가까이 수렴할 때 그리고 개별 빔들이 서로 충분히 멀리 발산하기 전에, 개별 빔들은 서로에 대하여 그리고 포토레지스트(517)에 대하여 포커싱될 것이다. 실시예에서, 에너지(611)는, 에너지(611)의 다양한 발산 빔들 전부가 수렴되고 원하는 폭을 갖는 인포커스(in-focus) 영역(613) 안으로 집중되도록 포커싱된다. 특정 실시예에서, 인포커스 영역(613)은 약 5 μm와 약 500 μm 사이, 예컨대 약 40 μm의 제1 폭(W1)을 가질 것이다. 그러나, 임의의 적합한 폭이 이용될 수 있다.
추가적으로, 인포커스 영역(613)이 제1 폭(W1)을 갖는 실시예에서, 인포커스 영역(613)은 또한 인포커스 영역(613)의 중심점(CP)을 중심으로 하는 제1 높이(H1)를 갖는다. 제1 높이(H1)는 약 1 μm와 약 100 μm 사이, 예컨대 약 40 μm일 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
그러나, 후속 형성되는 제3 외부 접속(901)이 균열이 생기는 것을 피하고 응력을 감소시키도록 돕기 위하여, 포토레지스트(517)의 노출 프로세스는 제3 외부 접속(901)의 최종 구조물의 형상화를 돕기 위해 조정된다. 예를 들어, 하나의 실시예에서, 인포커스 영역(613)의 중심점(CP)의 배치는 포토레지스트(517) 자체 내에 있도록 배치되지 않는다. 오히려, 인포커스 영역(613)의 중심점(CP)은 제2 시드 층(515)의 최상부 표면 아래로 제1 거리(D1)에 배치된다. 예를 들어, 하나의 실시예에서, 인포커스 영역(613)의 중심점(CP)은, 제2 시드 층(515)의 최상부 표면 아래로 제1 거리(D1)가 약 60 μm와 약 70 μm 사이, 예컨대 약 65 μm이도록 배치될 수 있다.
도 6c는 인포커스 영역(613)이 포토레지스트(517)의 중심에 위치되는 것으로부터 벗어나 이동되어 있는 또다른 실시예를 예시한다. 그러나, 이 실시예에서, 중심점(CP)이 포토레지스트(517)의 하부 표면 아래에 위치되도록 중심점(CP)이 아래로 이동되는 대신에, 중심점(CP)은 중심점(CP)이 포토레지스트(517) 위에 위치되도록 반대 방향으로 이동된다. 이 실시예에서, 중심점(CP)은 약 0 μm와 약 60 μm 사이, 예컨대 약 10 μm의 제2 거리(D2) 이동될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 6d는 인포커스 영역(613)의 중심점(CP)이 포토레지스트(517) 아래이도록 이동된 포토레지스트(517)의 노출 후에 포토레지스트(517)의 하나의 결과적인 구조를 예시한다. 볼 수 있는 바와 같이, 중심점(CP)이 이동됨으로써, 노출되지 않은 영역(603)의 하부 부분은 직선이 아니라, 오히려 노출되지 않은 영역(603)의 측벽의 나머지 부분과 각을 이룬다(angled). 추가적으로, 노출되지 않은 영역(603)은 제2 시드 층(515)에 관련하여 각져있다. 이 각진 형상은 제3 외부 접속(901)의 형성을 돕는다(도 6d에는 예시되지 않지만 도 9에 관련하여 아래에 더 예시 및 기재됨).
포토레지스트(517)가 노출된 후에, 노출 동안 패터닝된 에너지(615)의 PAC와의 충돌로부터 발생된 산/염기/자유 라디칼의 생성, 분산, 및 반응을 돕기 위하여 노출-후 베이킹이 사용될 수 있다. 이러한 도움은, 포토레지스트(517) 내의 노출 영역(601)과 노출되지 않은 영역(603) 간의 화학적 차이를 발생시키는 화학적 반응을 일으키거나 강화하도록 돕는다. 이 화학적 차이는 또한 노출 영역(601)과 노출되지 않은 영역(603) 간의 용해성 차이를 야기하였다. 실시예에서, 이 노출-후 베이킹은 약 40 ℃와 약 200 ℃ 사이의 온도에서 약 10 초와 약 10 분 사이의 기간 동안 일어날 수 있다. 그러나, 임의의 적합한 온도 및 시간이 이용될 수 있다.
도 7a 및 도 7b는 포토레지스트(517)의 노출 후에 현상제(701)를 사용하여 포토레지스트(517)의 현상을 예시한다(도 7b는 도 7a에서 621로 표기된 점선 박스의 확대도를 예시함). 포토레지스트(517)가 노출되고 노출-후 베이킹이 일어난 후에, 포토레지스트(517)는 포토레지스트(517)에 대한 원하는 패턴에 따라 네가티브 톤 현상제 또는 포지티브 톤 현상제를 사용하여 현상될 수 있다. 네가티브 톤을 형성하도록 포토레지스트(517)의 노출되지 않은 영역(603)이 제거되는 것을 원하는 실시예에서, 패터닝된 에너지(615)에 노출되지 않았고 그리하여 그의 원래의 용해성을 보유하는 포토레지스트(517)의 부분을 제거하도록 유기 용매 또는 임계 유체(critical fluid)와 같은 네가티브 톤 현상제가 이용될 수 있다. 이용될 수 있는 재료의 구체적 예는 탄화수소 용매, 알코올 용매, 에테르 용매, 에스테르 용매, 임계 유체, 이들의 조합 등을 포함한다. 네가티브 톤 용매에 사용될 수 있는 재료의 구체적 예는, 헥산, 헵탄, 2-헵타논, n-부틸 아세테이트, 옥탄, 톨루엔, 크실렌, 디클로로메탄, 클로로포름, 카본 테트라클로라이드, 트리클로로에틸렌, 메탄올, 에탄올, 프로판올, 부탄올, 임계 이산화탄소, 디에틸 에테르, 디프로필 에테르, 디부틸 에테르, 에틸 비닐 에테르, 디옥산, 프로필렌 산화물, 테트라히드로푸란, 셀로솔브, 메틸 셀로솔브, 부틸 셀로솔브, 메틸 카르비톨, 디에틸렌 글리콜 모노에틸 에테르, 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 이소포론, 시클로헥사논, 메틸 아세테이트, 에틸 아세테이트, 프로필 아세테이트, 부틸 아세테이트, 피리딘, 포름아미드, N,N-디메틸 포름아미드 등을 포함한다.
포지티브 톤 현상제를 원하는 경우, 패터닝된 에너지(6125)에 노출되었고 화학 반응을 통해 수정 및 변경된 용해성을 갖는 포토레지스트(517)의 부분을 제거하도록 염기 수용액과 같은 포지티브 톤 현상제가 이용될 수 있다. 이러한 염기 수용액은, 테트라 메틸 암모늄 히드록사이드(TMAH), 테트라 부틸 암모늄 히드록사이드, 수산화 나트륨, 수산화 칼륨, 탄산 나트륨, 중탄산 나트륨, 규산 나트륨, 메타규산 나트륨, 암모니아수, 모노메틸아민, 디메틸아민, 트리메틸아민, 모노에틸아민, 디에틸아민, 트리에틸아민, 모노이소프로필아민, 디이소프로필아민, 트리이소프로필아민, 모노부틸아민, 디부틸아민, 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 디메틸아미노에탄올, 디에틸아미노에탄올, 암모니아, 가성 소다, 가성 칼륨, 메타규산 나트륨, 메타규산 칼륨, 탄산 나트륨, 테트라에틸암모늄 히드록사이드, 이들의 조합 등을 포함할 수 있다.
그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 포지티브 톤 현상제 및 네가티브 톤 현상제의 상기 기재는 단지 예시적인 것으로 의도되며, 상기에 열거된 현상제만으로 실시예를 한정하고자 하는 것이 아님을 알 것이다. 오히려, 포토레지스트(517)의 다른 부분과 상이한 특성(예컨대, 용해성)을 갖는 포토레지스트(517)의 부분을 선택적으로 제거하도록 이용될 수 있는, 산 현상제 또는 심지어 물 현상제를 포함한 임의의 적합한 유형의 현상제가 이용될 수 있고, 모든 이러한 현상제는 완전히 실시예의 범위 내에 포함되도록 의도된다.
도 7a는 예컨대 스핀온 프로세스를 사용하여 포토레지스트(517)에 현상제(701)의 도포를 예시한다. 이 프로세스에서, 현상제(701)는 반도체 디바이스(100)(및 포토레지스트(517))가 회전되는 동안 포토레지스트(517) 위로부터 포토레지스트(517)에 도포된다. 실시예에서, 현상제(701)는, 반도체 디바이스(100)가 약 100 rpm과 약 3500 rpm 사이, 예컨대 약 1500 rpm의 속도로 회전되고 있는 동안, 약 10 ml/min와 약 2000 ml/min 사이, 예컨대 약 1000 ml/min의 유량으로 공급될 수 있다. 실시예에서, 현상제(701)는 약 10 ℃와 약 80 ℃ 사이, 예컨대 약 50 ℃ 의 온도에 있을 수 있고, 현상은 약 1 분과 약 60 분 사이, 예컨대 약 30 분 동안 이어질 수 있다.
그러나, 여기에 기재된 스핀온 방법은 노출 후에 포토레지스트(517)를 현상하기 위한 하나의 적합한 방법이지만, 이는 예시적인 것으로 의도되며 실시예를 한정하고자 하는 것이 아니다. 오히려, 딥 프로세스, 퍼들 프로세스, 스프레이-온 프로세스, 이들의 조합 등을 포함하는, 현상을 위한 임의의 적합한 방법이 사용될 수 있다. 모든 이러한 현상 프로세스는 완전히 실시예의 범위 내에 포함되도록 의도된다.
도 7b는 네가티브 톤 현상제가 이용되는 현상 프로세스의 단면을 예시한다. 예시된 바와 같이, 현상제(701)가 포토레지스트(517)에 도포되고, 포토레지스트(517)의 노출되지 않은 영역(603)을 용해시킨다. 포토레지스트(517)의 노출되지 않은 영역(603)의 이 용해 및 제거는, 패터닝된 에너지(615)의 형상으로 포토레지스트(517)를 패터닝하는, 포토레지스트(517) 내의 개구를 남김으로써, 패터닝된 마스크(609)의 패턴을 포토레지스트(517)에 전사한다.
도 7b는 또한, 현상 프로세스가 완료되고 현상제(701)가 포토레지스트(517)로부터 제거된 후에, 포토레지스트(517) 내의 개구가 제2 시드 층(515)을 인터셉트하도록 각진 하부 부분을 가질 것임을 예시한다. 실시예에서, 하부 부분은 약 5°와 약 85° 사이, 예컨대 약 45°의 제1 각도(α1)에 있을 수 있다. 그러나, 임의의 적합한 각도가 이용될 수 있다.
추가적으로, 하부 부분은 약 0.1 μm와 약 10 μm 사이, 예컨대 약 5 μm의 제2 폭(W2)을 갖도록 형성될 수 있다. 하부 부분은 또한 약 0.1 μm와 약 10 μm 사이, 예컨대 약 5 μm의 제2 높이(H2)를 가질 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 8은 포토레지스트(517)를 통해 개구를 재형상화(reshape)하는 것을 돕도록 이용되는 현상-후 어닐링 프로세스(도 8에서는 801로 표기된 파선으로 나타냄) 동안 도 7a에서의 621로 표기된 점선 박스의 확대도를 예시한다. 실시예에서, 어닐링 프로세스(801)는 포토레지스트(517)가 예컨대, 노 내에서 비활성 분위기 내에서 가열되는 열 어닐일 수 있다. 어닐링 프로세스(801)는 약 100 ℃와 약 130 ℃ 사이, 예컨대 약 120 ℃와 같은 유리 전이 온도(Tg) 이상의 온도에서 수행될 수 있고, 약 120 초와 약 7 분 사이, 예컨대 약 5 분의 시간 동안 계속될 수 있다. 그러나, 임의의 적합한 프로세스 조건이 이용될 수 있다.
어닐링 프로세스(801) 동안, 온도는 포토레지스트(517)의 유리 전이 온도 이상으로 높아질 것이고, 포토레지스트(517)는 다소 용융되며 자체를 부분적으로 재형상화할 것이며, 그에 의해 또한 포토레지스트(517)를 통한 개구도 재형상화할 것이다. 그리하여, 각진 하부 부분이 여전히 어닐링 프로세스(801) 후에 존재할 것이지만, 어닐링 프로세스(801)는, 어닐링 프로세스(801) 후에 하부 부분이 제1 각도(α1)와 상이한 제2 각도(α2) 또는 플레어(flare) 각도(예컨대, 약 10 °와 약 85 ° 사이, 예컨대 약 45 °임)에 있을 수 있도록, 하부 부분을 적어도 부분적으로 재형상화할 것이다. 또한, 어닐링 프로세스(801) 후에, 하부 부분은 약 0.5 μm와 약 11 μm 사이, 예컨대 약 5 μm의 제3 폭(W3), 및 약 0.5 μm와 약 11 μm 사이, 예컨대 약 5 μm의 제3 높이(H3)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 9는, 포토레지스트(517)가 패터닝되고 어닐링 프로세스(801)가 수행되었다면, 제3 외부 접속(901)이 포토레지스트(517)의 개구 내에 형성될 수 있는, 도 7a에서 621로 표기된 점선 박스의 확대도를 예시한다. 실시예에서, 제3 외부 접속(901)은 예를 들어 구리 필라(pillar)일 수 있고, 구리, 텅스텐, 다른 전도성 재료 등과 같은 하나 이상의 전도성 재료를 포함할 수 있으며, 예를 들어 전해도금, 무전해 도금 등에 의해 형성될 수 있다. 실시예에서, 전해도금 프로세스가 사용되며, 제2 시드 층(515) 및 포토레지스트(517)는 황산구리(CuSO4) 함유 용액과 같은 전해도금 용액에 잠기거나 침지된다. 제2 시드 층(515) 표면이 외부 DC 전원 공급장치의 네가티브 측에 전기적으로 접속되며, 그리하여 제2 시드 층(515)은 전해도금 프로세스에서 캐소드로서 기능한다. 구리 애노드와 같은 고체 전도성 애노드도 또한 용액 내에 침지되고 전원 공급장치의 포지티브 측에 연결된다. 애노드로부터의 원자가 용액 안으로 용해되며, 용액으로부터 캐소드, 예컨대 제2 시드 층(515)은 용해된 원자를 획득함으로써, 포토레지스트(517)의 개구 내에 제2 시드 층(515)의 노출된 전도성 영역을 도금한다.
그러나, 여기에 기재된 노출 프로세스 및 재형상화 프로세스를 사용함으로써, 도금 프로세스의 부정적인 악영향의 적어도 일부가 감소되거나 없어질 수 있다. 구체적으로, 포토레지스트(517)를 통한 개구를 재형상화함으로써, 프로파일은 도금 프로세스 동안 도금 용액(예컨대, CuSO4 도금 용액)이 포토레지스트 안으로 침투하여 하부도금의 우려를 초래하는 것을 피하도록 도울 수 있다.
제3 외부 접속(901)이 포토레지스트(517) 및 제2 시드 층(515)을 사용하여 형성되었다면, 포토레지스트(517)는 적합한 제거 프로세스를 사용하여 제거될 수 있다. 실시예에서, 포토레지스트(517)를 제거하는 데에 플라즈마 애싱 프로세스가 사용될 수 있는데, 여기에서 포토레지스트(517)의 온도는 포토레지스트(517)가 열 분해를 겪으며 제거될 수 있을 때까지 증가될 수 있다. 그러나, 습식 스트립과 같은 임의의 다른 적합한 프로세스가 이용될 수 있다. 포토레지스트(517)의 제거는 제2 시드 층(515)의 아래의 부분을 노출시킬 수 있다.
포토레지스트(517)를 통해 형성된 개구 안으로 제3 외부 접속(901)을 도금함으로써, 제3 외부 접속(901)은 포토레지스트(517)를 통한 개구의 형상을 따를 것이다. 그리하여, 제3 외부 접속(901)도 또한, 제6 패시베이션 층(513) 및 제2 시드 층(515) 밖의 중간 부분을 가질 것이며, 중간 부분은 아래의 시드 층에 각도를 이루며 안쪽으로 경사진다. 실시예에서, 중간 부분은 제2 각도(α2), 제3 폭(W3), 및 제3 높이(H3)를 갖는다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
도 10은, 제2 시드 층(515)이 노출되었다면, 제2 시드 층(515)의 노출된 부분의 제거가 수행될 수 있음을 예시한다. 실시예에서, 제2 시드 층(515)의 노출된 부분(예컨대, 제3 외부 접속(901)에 의해 덮이지 않는 부분)은 예를 들어 습식 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예를 들어, 건식 에칭 프로세스에서, 마스크로서 제3 외부 접속(901)을 사용하여 반응물질이 제2 시드 층(515)을 향해 지향될 수 있으며, 그리하여 제6 패시베이션 층(513)의 표면과 수직인 직선 측벽을 갖도록 제2 시드 층(515)을 형성할 수 있다. 또다른 실시예에서, 제2 시드 층(515)의 노출된 부분을 제거하기 위하여 에천트가 제2 시드 층(515)과 접촉하게 되도록 스프레이되거나 달리 배치될 수 있다.
상기 기재된 바와 같이 제3 외부 접속(901)을 형성함으로써, 제3 외부 접속(901)의 프로파일은 제3 외부 접속(901)을 언더컷(under-cut)하도록 수정될 수 있고, 제3 외부 접속(901)과 아래의 패시베이션 층 사이에 형성될 수 있는 균열을 감소시키거나 없애는 것을 도울 수 있다. 구체적으로, 제3 외부 접속(901)의 언더컷은 신뢰성 고문 테스트(reliability torture test) 동안 압축 응력을 감소시키도록 돕는다. 균열의 가능성이 감소됨으로써, 고문 테스트를 계속 통과하면서 더 작은 피치 크기가 얻어질 수 있다.
도 11은 제3 외부 접속(901) 상의 제4 외부 접속(1101)의 형성을 예시한다. 실시예에서, 제4 외부 접속(1101)은 마이크로범프 또는 C4(controlled collapse chip connection) 범프와 같은 컨택 범프일 수 있고, 주석과 같은 재료, 또는 은이나 구리와 같은 다른 적합한 재료를 포함할 수 있다. 제4 외부 접속(1101)이 컨택 범프인 실시예에서, 제4 외부 접속(1101)은 주석과 같은 재료, 또는 은, 무연 주석, 또는 구리와 같은 다른 적합한 재료를 포함할 수 있다. 제4 외부 접속(1101)이 주석 납 범프인 실시예에서, 제4 외부 접속(1101)은, 처음에 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 일반적으로 사용되는 방법을 통해 예컨대 약 100 μm의 두께로 주석의 층을 형성함으로써 형성될 수 있다. 주석의 층이 구조물 상에 형성되었다면, 약 60 μm와 약 100 μm 사이의 임계 치수를 가질 수 있으며 원형 형상이나 타원형 형상으로 형성될 수 있는 원하는 범프 형상으로 재료를 형상화하기 위해 리플로우가 수행될 수 있다.
추가적으로, 실시예에서, 제4 외부 접속(1101)은 위에서 아래로 볼 때에 원형 형상으로 형성될 수 있다. 그러나, 이는 단지 예시적인 것으로 의도되며 실시예를 한정하고자 하는 것이 아니다. 오히려, 타원형 형상 또는 형상들의 조합과 같은 임의의 적합한 형상이 또한 이용될 수 있다.
도 12는 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)로부터 캐리어 기판(101)의 디본딩(debonding)을 예시한다. 실시예에서, 제4 외부 접속(1101) 및 그에 따라 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조물이 링 구조물(1201)에 부착될 수 있다. 링 구조물(1201)은 디본딩 프로세스 동안 그리고 그 후에 구조물에 대하여 지지 및 안정성을 제공하도록 의도된 금속 링일 수 있다. 실시예에서, 제4 외부 접속(1101), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)는 예컨대 자외선 테이프(1203)를 사용하여 링 구조물에 부착되지만, 임의의 다른 적합한 접착제 또는 부착이 사용될 수 있다.
제4 외부 접속(1101) 및 그에 따라 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조물이 링 구조물(1201)에 부착되면, 캐리어 기판(101)은, 예컨대 접착 층(103)의 접착 특성을 변경하기 위한 열 프로세스를 사용하여, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조물로부터 디본딩될 수 있다. 특정 실시예에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저와 같은 에너지 소스가, 접착 층(103)이 그의 접착 특성의 적어부 일부를 잃을 때까지 접착 층(103)을 조사하여 가열시키도록 이용된다. 수행되었다면, 캐리어 기판(101) 및 접착 층(103)은 제4 외부 접속(1101), 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)를 포함하는 구조물로부터 물리적으로 분리되어 제거될 수 있다.
도 12는 비아(111)를 노출시키기 위한(연관된 제1 시드 층(107)과 함께) 폴리머 층(105)의 패터닝을 추가적으로 예시한다. 실시예에서, 폴리머 층(105)은 예컨대 레이저 드릴링 방법을 사용하여 패터닝될 수 있다. 이러한 방법에서, LTHC(light-to-heat conversion) 층 또는 호고맥스(hogomax) 층(도 12에는 별도로 예시되지 않음)과 같은 보호 층이 먼저 폴리머 층(105) 위에 퇴적된다. 보호되면, 아래의 비아(111)를 노출시키기 위하여 제거되기를 원하는 폴리머 층(105)의 부분을 향해 레이저가 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1 mJ 내지 약 30 mJ 범위에 있을 수 있고, 드릴 각도는 폴리머 층(105)의 법선에 대해 약 0도(폴리머 층(105)에 수직임) 내지 약 85도일 수 있다. 실시예에서, 패터닝은 약 100 μm와 약 300 μm 사이, 예컨대 약 200 μm의 폭을 갖도록 비아(111) 위에 제4 개구(1205)를 형성하도록 수행될 수 있다.
또다른 실시예에서, 폴리머 층(105)은, 처음에 폴리머 층(105)에 포토레지스트(도 12에서는 별도로 예시되지 않음)를 도포한 다음, 패터닝된 광원에 노출된 포토레지스트의 부분에서의 물리적 변경을 유도하기 위해 화학적 반응을 유도하도록 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트를 노출시킴으로써, 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라, 물리적 변경을 이용하여 포토레지스트의 노출된 부분이나 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하도록 노출된 포토레지스트에 현상제가 적용되고, 폴리머 층(105)의 아래의 노출된 부분은 예컨대 건식 에칭 프로세스를 이용해 제거된다. 그러나, 폴리머 층(105)을 패터닝하기 위한 임의의 다른 적합한 방법이 이용될 수 있다.
도 13은 이제 노출된 비아(111)를 보호하기 위하여 폴리머 층(105)의 개구 내의 백사이드 볼 패드(1301)의 배치를 예시한다. 실시예에서, 백사이드 볼 패드(1301)는 페이스트 상의 솔더 또는 OSP(oxygen solder protection)와 같은 전도성 재료를 포함할 수 있지만, 임의의 적합한 재료가 이용될 수 있다. 실시예에서, 백사이드 볼 패드(1301)는 스텐실을 사용하여 도포될 수 있지만, 임의의 적합한 도포 방법이 이용될 수 있고, 그 다음 범프 형상을 형성하기 위하여 리플로우될 수 있다.
도 13은 또한, 백사이드 볼 패드(1301) 위의 백사이드 보호 층(1303)의 배치 및 패터닝을 예시하며, 백사이드 볼 패드(1301)와 비아(111) 간의 조인트를 습기에 의한 침입으로부터 효과적으로 밀폐한다. 실시예에서, 백사이드 보호 층(1303)은 PBO, SR(Solder Resistance), LC(Lamination Compound) 테이프, ABF(Ajinomoto build-up film), NCP(non-conductive paste), NCF(non-conductive film), PUF(patterned underfill), WIA(warpage improvement adhesive), 액상 몰딩 컴파운드 V9, 이들의 조합 등과 같은 보호 재료일 수 있다. 그러나, 임의의 적합한 재료가 또한 사용될 수 있다. 백사이드 보호 층(1303)은 스크린 인쇄, 라미네이션, 스핀 코팅 등과 같은 프로세스를 사용하여 약 1 μm와 약 200 μm 사이의 두께로 도포될 수 있다.
도 13은 또한, 백사이드 보호 층(1303)이 배치되었다면, 백사이드 보호 층(1303)이 백사이드 볼 패드(1301)를 노출시키기 위하여 패터닝될 수 있음을 예시한다. 실시예에서, 백사이드 보호 층(1303)은 예컨대 레이저 드릴링 방법을 사용하여 패터닝될 수 있는데, 백사이드 볼 패드(1301)를 노출시키기 위하여 제거되기를 원하는 백사이드 보호 층(1303)의 부분을 향해 레이저가 지향된다. 레이저 드릴링 프로세스 동안, 드릴 에너지는 0.1 mJ 내지 약 30 mJ 범위에 있을 수 있고, 드릴 각도는 백사이드 보호 층(1303)의 법선에 대해 약 0도(백사이드 보호 층(1303)에 수직임) 내지 약 85도일 수 있다. 실시예에서, 노출은 약 30 μm와 약 300 μm 사이, 예컨대 약 150 μm의 직경을 갖는 개구를 형성할 수 있다.
또다른 실시예에서, 백사이드 보호 층(1303)은, 처음에 백사이드 보호 층(1303)에 포토레지스트(도 13에서는 별도로 예시되지 않음)를 도포한 다음, 패터닝된 광원에 노출된 포토레지스트의 부분에서의 물리적 변경을 유도하기 위하여 화학적 반응을 유도하도록 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트를 노출시킴으로써, 패터닝될 수 있다. 그 다음, 원하는 패턴에 따라, 물리적 변경을 이용하여 포토레지스트의 노출된 부분이나 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하도록 노출된 포토레지스트에 현상제가 적용되고, 백사이드 보호 층(1303)의 아래의 노출된 부분은 예컨대 건식 에칭 프로세스를 이용해 제거된다. 그러나, 백사이드 보호 층(1303)을 패터닝하기 위한 임의의 다른 적합한 방법이 이용될 수 있다.
도 13은 또한, 백사이드 볼 패드(1301)의 제1 패키지(1300)에의 본딩을 예시한다. 실시예에서, 제1 패키지(1300)는 제3 기판(1305), 제3 반도체 디바이스(1307), 제4 반도체 디바이스(1309)(제3 반도체 디바이스(1307)에 본딩됨), 제3 컨택 패드(1311), 제2 봉지재(1313), 및 제5 외부 접속(1315)을 포함할 수 있다. 실시예에서, 제3 기판(1305)은, 제3 반도체 디바이스(1307) 및 제4 반도체 디바이스(1309)를 백사이드 볼 패드(1301)에 접속시키도록, 예를 들어 내부 접속(예컨대, 기판 관통 비아(1317))을 포함하는 패키징일 수 있다.
또다른 실시예에서, 제3 기판(1305)은 제3 반도체 디바이스(1307) 및 제4 반도체 디바이스(1309)를 백사이드 볼 패드(1301)에 접속시키도록 중간 기판으로서 사용되는 인터포저일 수 있다. 이 실시예에서, 제3 기판(1305)은 예컨대, 실리콘 기판, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성 층일 수 있다. 그러나, 제3 기판(1305)은 또한 유리 기판, 세라믹 기판, 폴리머 기판, 또는 적합한 보호 및/또는 상호접속 기능을 제공할 수 있는 임의의 다른 기판일 수도 있다. 이들 및 임의의 다른 적합한 재료가 제3 기판(1305)에 사용될 수 있다.
제3 반도체 디바이스(1307)는 로직 다이, 중앙 처리 유닛(CPU; central processing unit) 다이, 메모리 다이(예컨대, DRAM 다이), 이들의 조합 등인 것과 같은 의도한 목적을 위해 설계된 반도체 디바이스일 수 있다. 실시예에서, 제3 반도체 디바이스(1307)는 특정 기능을 위해 원하는 바에 따라 그 안에 트랜지스터, 커패시터, 인덕터, 저항기, 금속배선 층(도시되지 않음) 등과 같은 집적 회로 디바이스를 포함한다. 실시예에서, 제3 반도체 디바이스(1307)는 제1 반도체 디바이스(201)와 함께 또는 동시에 작업하도록 설계 및 제조된다.
제4 반도체 디바이스(1309)는 제3 반도체 디바이스(1307)와 유사할 수 있다. 예를 들어, 제4 반도체 디바이스(1309)는 의도된 목적을 위해 설계된(예컨대, DRAM 다이), 그리고 원하는 기능을 위한 집적 회로 디바이스를 포함하는 반도체 디바이스일 수 있다. 실시예에서, 제4 반도체 디바이스(1309)는 제1 반도체 디바이스(201) 및/또는 제3 반도체 디바이스(1307)와 함께 또는 동시에 작업하도록 설계된다.
제4 반도체 디바이스(1309)는 제3 반도체 디바이스(1307)에 본딩될 수 있다. 실시예에서, 제4 반도체 디바이스(1309)는 예컨대 접착재를 사용함으로써 제3 반도체 디바이스(1307)와 물리적으로만 본딩된다. 이 실시예에서, 제4 반도체 디바이스(1309) 및 제3 반도체 디바이스(1307)는 예컨대 와이어 본드(1319)를 사용하여 제3 기판(1305)에 전기적으로 접속될 수 있지만, 임의의 적합한 전기적 본딩이 이용될 수 있다.
또다른 실시예에서, 제4 반도체 디바이스(1309)는 물리적으로 그리고 전기적으로 제3 반도체 디바이스(1307)에 본딩될 수 있다. 이 실시예에서, 제4 반도체 디바이스(1309)는, 제4 반도체 디바이스(1309)를 제3 반도체 디바이스(1307)와 상호접속시키기 위하여, 제3 반도체 디바이스(1307) 상의 외부 접속(도 13에 별도로 예시되지 않음)과 접속하는 외부 접속(이 또한 도 13에 별도로 예시되지 않음)을 포함할 수 있다.
제3 컨택 패드(1311)는 제3 반도체 디바이스(1307)와 예컨대 제5 외부 접속(1315) 간의 전기적 접속을 형성하도록 제3 기판(1305) 상에 형성될 수 있다. 실시예에서, 제3 컨택 패드(1311)는 제3 기판(1305) 내의 전기적 라우팅(예컨대, 기판 관통 비아(1317)) 위에 그리고 이와 전기적 접촉하도록 형성될 수 있다. 제3 컨택 패드(1311)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 재료가 사용될 수 있다. 제3 컨택 패드(1311)는 재료 층(도시되지 않음)을 형성하도록 스퍼터링과 같은 퇴적 프로세스를 사용하여 형성될 수 있고, 그 다음 제3 컨택 패드(1311)를 형성하도록 적합한 프로세스(예컨대 포토리소그래피 마스킹 및 에칭)를 통해 재료 층의 일부가 제거될 수 있다. 그러나, 임의의 다른 적합한 프로세스가 제3 컨택 패드(1311)를 형성하는 데에 이용될 수 있다. 제3 컨택 패드(1311)는 약 0.5 μm와 약 4 μm 사이, 예컨대 약 1.45 μm의 두께를 갖도록 형성될 수 있다.
제3 반도체 디바이스(1307), 제4 반도체 디바이스(1309) 및 제3 기판(1305)을 봉지하고 보호하도록 제2 봉지재(1313)가 사용될 수 있다. 실시예에서, 제2 봉지재(1313)는 몰딩 컴파운드일 수 있고, 몰딩 디바이스(도 13에는 예시되지 않음)를 사용하여 배치될 수 있다. 예를 들어, 제3 기판(1305), 제3 반도체 디바이스(1307), 및 제4 반도체 디바이스(1309)가 몰딩 디바이스의 캐비티 내에 배치될 수 있고, 캐비티는 기밀 밀폐될 수 있다. 제2 봉지재(1313)는 캐비티가 기밀 밀폐되기 전에 캐비티 내에 배치될 수 있거나 아니면 주입 포트를 통해 캐비티 안으로 주입될 수 있다. 실시예에서 제2 봉지재(1313)는 폴리이미드, PPS, PEEK, PES, 내열 결정 수지, 이들의 조합 등과 같은 몰딩 컴파운드 수지일 수 있다.
제2 봉지재(1313)가 제3 기판(1305), 제3 반도체 디바이스(1307), 및 제4 반도체 디바이스(1309) 주변의 영역을 봉지하도록 제2 봉지재(1313)가 캐비티 안으로 배치되었다면, 제2 봉지재(1313)는 최적의 보호를 위해 제2 봉지재(1313)를 굳히기 위하여 경화될 수 있다. 정확한 경화 프로세스는 적어도 부분적으로 제2 봉지재(1313)에 대하여 선택된 특정 재료에 따라 좌우되지만, 몰딩 컴파운드가 제2 봉지재(1313)로서 선택되는 실시예에서, 경화는 제2 봉지재(1313)를 약 100 ℃와 약 130 ℃ 사이, 예컨대 약 125 ℃로 약 60초 내지 약 3000 초, 예컨대 약 600 초 동안 가열하는 것과 같은 프로세스를 통해 일어날 수 있다. 추가적으로, 경화 프로세스를 보다 잘 제어하도록 개시제 및/또는 촉매가 제2 봉지재(1313) 내에 포함될 수 있다.
그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 상기에 기재된 경화 프로세스는 단지 예시적인 프로세스일 뿐이고 현 실시예를 한정하는 것을 의미하지 않는다는 것을 알 것이다. 조사 또는 심지어 제2 봉지재(1313)가 주위 온도에서 경화될 수 있게 하는 것과 같은 다른 경화 프로세스가 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 모든 이러한 프로세스는 완전히 여기에서 설명된 실시예의 범위 내에 포함되도록 의도된다.
실시예에서, 제3 기판(1305)과 예컨대 백사이드 볼 패드(1301) 사이의 외부 접속을 제공하도록 제5 외부 접속(1315)이 형성될 수 있다. 제5 외부 접속(1315)은 마이크로범프 또는 C4(controlled collapse chip connection) 범프와 같은 컨택 범프일 수 있고, 주석과 같은 재료, 또는 은이나 구리와 같은 다른 적합한 재료를 포함할 수 있다. 제5 외부 접속(1315)이 주석 납 범프인 실시예에서, 제5 외부 접속(1315)은, 처음에 증발, 전해도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 임의의 적합한 방법을 통해 예컨대 약 100 μm의 두께로 주석의 층을 형성함으로써 형성될 수 있다. 주석 층이 구조물 상에 형성되었다면, 재료를 원하는 범프 형상으로 형상화하기 위하여 리플로우가 수행된다.
제5 외부 접속(1315)이 형성되었다면, 제5 외부 접속(1315)은 백사이드 볼 패드(1301)와 정렬되고 물리적 접촉하도록 배치되며, 본딩이 수행된다. 예를 들어, 제5 외부 접속(1315)이 솔더 범프인 실시예에서, 본딩 프로세스는 리플로우 프로세스를 포함할 수 있는데, 제5 외부 접속(1315)의 온도가 제5 외부 접속(1315)이 액화되어 유동할 포인트로 높아지고, 그에 의해 제5 외부 접속(1315)이 다시 고체화되면 제1 패키지(1300)를 백사이드 볼 패드(1301)에 본딩한다.
도 13은 제2 패키지(1321)의 백사이드 볼 패드(1301)에의 본딩을 추가적으로 예시한다. 실시예에서, 제2 패키지(1321)는 제1 패키지(1300)와 유사할 수 있고, 유사한 프로세스를 이용하여 백사이드 볼 패드(1301)에 본딩될 수 있다. 그러나, 제2 패키지(1321)는 또한 제1 패키지(1300)와 상이할 수도 있다.
도 14는 링 구조물(1201)로부터 제4 외부 접속(1101)의 디본딩 및 제1 InFO-POP(integrated fan out package-on-package) 구조물(1400)을 형성하기 위한 구조물의 개별화(singulation)를 예시한다. 실시예에서, 제4 외부 접속(1101)은, 처음에 제1 패키지(1300) 및 제2 패키지(1321)를 예컨대 제2 자외선 테이프를 사용하여 제2 링 구조물에 본딩함으로써 링 구조물(1201)로부터 디본딩될 수 있다. 본딩되면, 자외선 테이프(1203)가 자외선 방사선으로 조사될 수 있고, 자외선 테이프(1203)가 그의 접착력을 잃으면, 제4 외부 접속(1101)은 링 구조물(1201)로부터 물리적으로 분리될 수 있다.
디본딩되면, 제1 InFO-POP 구조물(1400)을 형성하기 위한 구조물의 개별화가 수행된다. 실시예에서, 개별화는 비아(111) 사이의 봉지재(401) 및 폴리머 층(105)을 통해 슬라이스하도록 톱날(도시되지 않음)을 사용함으로써 수행될 수 있으며, 그리하여 제1 반도체 디바이스(201)를 갖는 제1 InFO-POP 구조물(1400)을 형성하도록 하나의 섹션을 다른 섹션들로부터 분리한다. 그러나, 당해 기술 분야에서의 통상의 지식을 가진 자라면, 제1 InFO-POP 구조물(1400)을 개별화하도록 톱날을 이용하는 것은 단지 하나의 예시적인 실시예일 뿐이며, 한정하고자 하는 것이 아님을 알 것이다. 제1 InFO-POP 구조물(1400)을 분리하도록 하나 이상의 에칭을 이용하는 것과 같이 제1 InFO-POP 구조물(1400)을 개별화하기 위한 다른 방법이 또한 이용될 수 있다. 이들 방법 및 임의의 다른 적합한 방법이 제1 InFO-POP 구조물(1400)을 개별화하도록 이용될 수 있다.
실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 시드 층 위에 포토레지스트를 도포하는 단계; 패터닝된 에너지 소스에 상기 포토레지스트를 노출시키는 단계로서, 상기 패터닝된 에너지 소스는 중심점이 있는 인포커스 영역을 가지며, 상기 중심점은 상기 시드 층 쪽을 향한 상기 포토레지스트의 표면 아래에 위치되는 것인, 상기 노출시키는 단계; 개구를 형성하도록 상기 포토레지스트를 현상하는 단계; 및 상기 개구 내로 외부 커넥터를 도금하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 포토레지스트를 현상하는 단계 후에 상기 포토레지스트를 어닐링하는 단계를 더 포함하며, 상기 포토레지스트를 어닐링하는 단계는 상기 개구를 재형상화한다. 실시예에서, 상기 포토레지스트를 어닐링하는 단계는 상기 포토레지스트의 온도를 약 110 ℃와 약 130 ℃ 사이로 높인다. 실시예에서, 상기 중심점은 상기 포토레지스트의 상기 표면 아래로 약 60 ㎛와 약 70 ㎛ 사이의 거리에 위치된다. 실시예에서, 상기 방법은, 상기 외부 커넥터에 의해 덮이지 않은 상기 시드 층의 부분을 제거하는 단계를 더 포함한다. 실시예에서, 상기 포토레지스트를 현상하는 단계는, 상기 포토레지스트의 노출되지 않은 부분을 제거하는 단계를 포함한다. 실시예에서, 상기 시드 층은 반도체 디바이스 주변의 봉지재 및 봉지재 관통 비아 위에 위치된다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 패터닝된 에너지 소스에 포토레지스트를 노출시키는 단계로서, 상기 포토레지스트는 반도체 다이와 봉지재 관통 비아 사이에 위치된 봉지재 위에 위치되는 것인, 상기 노출시키는 단계; 제1 형상을 갖는 개구를 형성하도록 상기 포토레지스트를 현상하는 단계; 상기 제1 형상과 상이한 제2 형상으로 상기 개구를 재형상화하도록 현상-후 베이킹 프로세스를 수행하는 단계로서, 상기 제2 형상은 상기 개구의 바닥 근처의 플레어를 포함하는 것인, 상기 수행하는 단계; 및 상기 개구 내로 전도성 재료를 도금하는 단계를 포함한다. 실시예에서, 상기 포토레지스트를 노출시키는 단계는, 인포커스 영역을 형성하도록 상기 패터닝된 에너지 소스를 포커싱하며, 상기 인포커스 영역은 상기 포토레지스트 아래의 중심점을 갖는다. 실시예에서, 상기 중심점은 상기 포토레지스트 아래로 약 60 ㎛와 약 70 ㎛ 사이의 거리에 위치된다. 실시예에서, 상기 현상-후 베이킹 프로세스는 상기 포토레지스트의 온도를 약 100 ℃와 약 130 ℃ 사이로 높인다. 실시예에서, 상기 플레어는 상기 봉지재의 주면과 평행한 제1 방향으로 제1 거리 연장하며, 상기 제1 거리는 약 0.1 ㎛와 약 10 ㎛ 사이이다. 실시예에서, 상기 플레어는 상기 봉지재의 주면과 수직인 제2 방향으로 제2 거리 연장하며, 상기 제2 거리는 약 0.5 ㎛와 약 10 ㎛ 사이이다. 실시예에서, 상기 플레어는 약 10 °와 약 85 ° 사이의 플레어 각도로 위치된다.
또 다른 실시예에 따르면, 반도체 디바이스는, 반도체 다이; 상기 반도체 다이를 봉지하는 봉지재; 상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장하는 봉지재 관통 비아; 상기 봉지재 위의 패시베이션 층; 및 상기 봉지재 위의 외부 커넥터를 포함하고, 상기 외부 커넥터는, 제1 폭을 가지며, 상기 패시베이션 층을 관통하여 연장하는 제1 부분; 상기 제1 폭보다 더 큰 제2 폭을 가지며, 상기 패시베이션 층의 외부에 위치된 제2 부분; 및 상기 제2 부분으로부터 상기 제1 부분으로 연장하는 테이퍼 부분(tapered portion)을 포함한다. 실시예에서, 상기 테이퍼 부분은, 상기 봉지재의 주면과 평행한 라인에 대해 테이퍼 각도로 위치되어 있으며, 상기 테이퍼 각도는 약 10 °와 약 85 ° 사이이다. 실시예에서, 상기 반도체 디바이스는 상기 외부 커넥터와 물리적 접촉하는 솔더 볼을 더 포함하며, 상기 솔더 볼은 타원형 형상을 갖는다. 실시예에서, 상기 반도체 디바이스는, 상기 외부 커넥터와 물리적 접촉하는 솔더 볼을 더 포함하며, 상기 솔더 볼은 원형 형상을 갖는다. 실시예에서, 상기 반도체 디바이스는, 상기 외부 커넥터와 상기 패시베이션 층 사이에 위치된 시드 층을 더 포함하며, 상기 시드 층은 상기 패시베이션 층의 표면에 수직인 직선 측벽을 갖는다. 실시예에서, 반도체 디바이스는 상기 외부 커넥터와 상기 봉지재 사이에 위치된 재배선 층을 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
시드 층 위에 포토레지스트를 도포하는 단계;
패터닝된 에너지 소스에 상기 포토레지스트를 노출시키는 단계로서, 상기 패터닝된 에너지 소스는 중심점이 있는 인포커스(in-focus) 영역을 가지며, 상기 중심점은 상기 시드 층 쪽을 향한 상기 포토레지스트의 표면 아래에 위치되는 것인, 상기 노출시키는 단계;
개구를 형성하도록 상기 포토레지스트를 현상하는 단계; 및
상기 개구 내로 외부 커넥터를 도금하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 2. 실시예 1에 있어서, 상기 포토레지스트를 현상하는 단계 후에 상기 포토레지스트를 어닐링하는 단계를 더 포함하며, 상기 포토레지스트를 어닐링하는 단계는 상기 개구를 재형상화(reshape)하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 3. 실시예 2에 있어서, 상기 포토레지스트를 어닐링하는 단계는 상기 포토레지스트의 온도를 약 110 ℃와 약 130 ℃ 사이로 높이는 것인, 반도체 디바이스를 제조하는 방법.
실시예 4. 실시예 1에 있어서, 상기 중심점은 상기 포토레지스트의 상기 표면 아래로 약 60 ㎛와 약 70 ㎛ 사이의 거리에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 5. 실시예 1에 있어서, 상기 외부 커넥터에 의해 덮이지 않은 상기 시드 층의 부분을 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 6. 실시예 1에 있어서, 상기 포토레지스트를 현상하는 단계는, 상기 포토레지스트의 노출되지 않은 부분을 제거하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
실시예 7. 실시예 1에 있어서, 상기 시드 층은 반도체 디바이스 주변의 봉지재(encapsulant) 및 봉지재 관통 비아(through encapsulant via) 위에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
패터닝된 에너지 소스에 포토레지스트를 노출시키는 단계로서, 상기 포토레지스트는 반도체 다이와 봉지재 관통 비아 사이에 위치된 봉지재 위에 위치되는 것인, 상기 노출시키는 단계;
제1 형상을 갖는 개구를 형성하도록 상기 포토레지스트를 현상하는 단계;
상기 제1 형상과 상이한 제2 형상으로 상기 개구를 재형상화하도록 현상-후 베이킹(post-development baking) 프로세스를 수행하는 단계로서, 상기 제2 형상은 상기 개구의 바닥 근처의 플레어(flare)를 포함하는 것인, 상기 수행하는 단계; 및
상기 개구 내로 전도성 재료를 도금하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
실시예 9. 실시예 8에 있어서, 상기 포토레지스트를 노출시키는 단계는, 인포커스 영역을 형성하도록 상기 패터닝된 에너지 소스를 포커싱하며, 상기 인포커스 영역은 상기 포토레지스트 아래의 중심점을 갖는 것인, 반도체 디바이스를 제조하는 방법.
실시예 10. 실시예 9에 있어서, 상기 중심점은 상기 포토레지스트 아래로 약 60 ㎛와 약 70 ㎛ 사이의 거리에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 11. 실시예 8에 있어서, 상기 현상-후 베이킹 프로세스는 상기 포토레지스트의 온도를 약 100 ℃와 약 130 ℃ 사이로 높이는 것인, 반도체 디바이스를 제조하는 방법.
실시예 12. 실시예 8에 있어서, 상기 플레어는 상기 봉지재의 주면과 평행한 제1 방향으로 제1 거리 연장하며, 상기 제1 거리는 약 0.1 ㎛와 약 10 ㎛ 사이인 것인, 반도체 디바이스를 제조하는 방법.
실시예 13. 실시예 12에 있어서, 상기 플레어는 상기 봉지재의 주면과 수직인 제2 방향으로 제2 거리 연장하며, 상기 제2 거리는 약 0.5 ㎛와 약 11 ㎛ 사이인 것인, 반도체 디바이스를 제조하는 방법.
실시예 14. 실시예 8에 있어서, 상기 플레어는 약 10 °와 약 85 ° 사이의 플레어 각도로 위치되는 것인, 반도체 디바이스를 제조하는 방법.
실시예 15. 반도체 디바이스에 있어서,
반도체 다이;
상기 반도체 다이를 봉지하는 봉지재;
상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장하는 봉지재 관통 비아;
상기 봉지재 위의 패시베이션 층; 및
상기 봉지재 위의 외부 커넥터를 포함하고,
상기 외부 커넥터는,
제1 폭을 가지며, 상기 패시베이션 층을 관통하여 연장하는 제1 부분;
상기 제1 폭보다 더 큰 제2 폭을 가지며, 상기 패시베이션 층의 외부에 위치된 제2 부분; 및
상기 제2 부분으로부터 상기 제1 부분으로 연장하는 테이퍼 부분(tapered portion)
을 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 테이퍼 부분은, 상기 봉지재의 주면과 평행한 라인에 대해 테이퍼 각도로 위치되어 있으며, 상기 테이퍼 각도는 약 10 °와 약 85 ° 사이인 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 외부 커넥터와 물리적 접촉하는 솔더 볼을 더 포함하며, 상기 솔더 볼은 타원형 형상을 갖는 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 외부 커넥터와 물리적 접촉하는 솔더 볼을 더 포함하며, 상기 솔더 볼은 원형 형상을 갖는 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서, 상기 외부 커넥터와 상기 패시베이션 층 사이에 위치된 시드 층을 더 포함하며, 상기 시드 층은 상기 패시베이션 층의 표면에 수직인 직선 측벽을 갖는 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서, 상기 외부 커넥터와 상기 봉지재 사이에 위치된 재배선 층을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    시드 층 위에 포토레지스트를 도포하는 단계;
    패터닝된 에너지 소스에 상기 포토레지스트를 노출시키는 단계로서, 상기 패터닝된 에너지 소스는 중심점이 있는 인포커스(in-focus) 영역을 가지며, 상기 중심점은 상기 시드 층 쪽을 향한 상기 포토레지스트의 표면 아래에 위치되는 것인, 상기 노출시키는 단계;
    개구를 형성하도록 상기 포토레지스트를 현상하는 단계; 및
    상기 개구 내로 외부 커넥터를 도금하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 청구항 1에 있어서, 상기 포토레지스트를 현상하는 단계 후에 상기 포토레지스트를 어닐링하는 단계를 더 포함하며, 상기 포토레지스트를 어닐링하는 단계는 상기 개구를 재형상화(reshape)하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 청구항 2에 있어서, 상기 포토레지스트를 어닐링하는 단계는 상기 포토레지스트의 온도를 110 ℃와 130 ℃ 사이로 높이는 것인, 반도체 디바이스를 제조하는 방법.
  4. 청구항 1에 있어서, 상기 중심점은 상기 포토레지스트의 상기 표면 아래로 60 ㎛와 70 ㎛ 사이의 거리에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 청구항 1에 있어서, 상기 외부 커넥터에 의해 덮이지 않은 상기 시드 층의 부분을 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 청구항 1에 있어서, 상기 포토레지스트를 현상하는 단계는, 상기 포토레지스트의 노출되지 않은 부분을 제거하는 단계를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 청구항 1에 있어서, 상기 시드 층은 반도체 디바이스 주변의 봉지재(encapsulant) 및 봉지재 관통 비아(through encapsulant via) 위에 위치되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    패터닝된 에너지 소스에 포토레지스트를 노출시키는 단계로서, 상기 포토레지스트는 반도체 다이와 봉지재 관통 비아 사이에 위치된 봉지재 위에 위치되는 것인, 상기 노출시키는 단계;
    제1 형상을 갖는 개구를 형성하도록 상기 포토레지스트를 현상하는 단계;
    상기 제1 형상과 상이한 제2 형상으로 상기 개구를 재형상화하도록 현상-후 베이킹(post-development baking) 프로세스를 수행하는 단계로서, 상기 제2 형상은 상기 개구의 바닥 근처의 플레어(flare)를 포함하는 것인, 상기 수행하는 단계; 및
    상기 개구 내로 전도성 재료를 도금하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 청구항 8에 있어서, 상기 포토레지스트를 노출시키는 단계는, 인포커스 영역을 형성하도록 상기 패터닝된 에너지 소스를 포커싱하며, 상기 인포커스 영역은 상기 포토레지스트 아래의 중심점을 갖는 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    반도체 다이;
    상기 반도체 다이를 봉지하는 봉지재;
    상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장하는 봉지재 관통 비아;
    상기 봉지재 위의 패시베이션 층; 및
    상기 봉지재 위의 외부 커넥터를 포함하고,
    상기 외부 커넥터는,
    제1 폭을 가지며, 상기 패시베이션 층을 관통하여 연장하는 제1 부분;
    상기 제1 폭보다 더 큰 제2 폭을 가지며, 상기 패시베이션 층의 외부에 위치된 제2 부분; 및
    상기 제2 부분으로부터 상기 제1 부분으로 연장하고, 상기 패시베이션 층의 외부에 위치된 테이퍼 부분(tapered portion)
    을 포함하는 것인, 반도체 디바이스.
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