KR102274522B1 - 반도체 칩의 테스트 제어 방법 - Google Patents

반도체 칩의 테스트 제어 방법 Download PDF

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Abstract

반도체 칩의 테스트 제어 방법은, (a) 미리 설정된 N개의 테스트 조건의 다수의 파라미터에 대해, 상기 N개의 테스트 조건별로 파라미터의 값을 설정하는 단계; (b) 미리 설정된 M개의 테스트 종류 각각에 대해, 상기 N개의 테스트 조건 중 실시하고자 하는 테스트 조건을 선택하는 단계; 및 (c) 상기 M개의 테스트 종류 각각에 대해, 상기 (b) 단계에서 선택된 테스트 조건에 따라 상기 반도체 칩의 테스트를 실시하는 단계;를 포함한다.

Description

반도체 칩의 테스트 제어 방법{TEST CONTROL METHOD FOR SEMICONDUCTOR CHIP}
본 발명은 반도체 칩의 테스트 제어 방법에 관한 것이다.
반도체 칩, 예를 들면 디지털-아날로그 변환기의 테스트 진행은 여러 종류의 테스트를 여러 가지의 테스트 조건으로 실시할 필요가 있어 장시간이 소요된다.
도 1은 종래의 반도체 칩의 테스트 제어 방법에 대한 설명도를 나타낸다.
도 1로부터 알 수 있는 바와 같이, 종래의 반도체 칩의 테스트 제어 방법은, 고정된 테스트 조건으로 테스트를 한번씩 진행해야 했기 때문에 여러 조건의 테스트 진행에서는 조건 수에 비례하여 테스트 진행 시간 및 데이터 취합 시간이 많이 소요된다.
따라서, 여러 조건으로 테스트를 진행하게 되는 경우, 테스트의 조건 수에 비례하여 테스트 시간 및 데이터 취합 시간이 증가하는 문제점이 발생한다.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 여러 조건으로 테스트를 빠르게 진행할 수 있는 반도체 칩의 테스트 제어 방법을 제공하는 것에 그 목적이 있다.
본 발명의 반도체 칩의 테스트 제어 방법은, (a) 미리 설정된 N개의 테스트 조건의 다수의 파라미터에 대해, 상기 N개의 테스트 조건별로 파라미터의 값을 설정하는 단계; (b) 미리 설정된 M개의 테스트 종류 각각에 대해, 상기 N개의 테스트 조건 중 실시하고자 하는 테스트 조건을 선택하는 단계; (c) 상기 M개의 테스트 종류 각각에 대해, 상기 (b) 단계에서 선택된 테스트 조건에 따라 상기 반도체 칩의 테스트를 실시하는 단계; 및 (d) 실시된 테스트 결과를, 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 단계;를 포함한다. 여기서, 상기 N 및 상기 M은, 2 이상의 자연수인 것을 특징으로 한다.
구체적으로, 상기 (c) 단계는, (c-1) 상기 M개의 테스트 종류 중 제 1 테스트 종류에 대해 선택된 K(1)개의 테스트 조건을 순차적으로 실시하는 단계; 및 (c-2) 상기 M개의 테스트 종류 중 제 2 테스트 종류에 대해 선택된 K(2)개의 테스트 조건을 순차적으로 실시하는 단계;를 포함하는 것이 바람직하다. 여기서, K(1) 및 K(2)은, 1 이상이고 N 이하인 자연수인 것을 특징으로 한다.
아울러, 상기 (c) 단계는, 상기 M개의 테스트 종류 각각에 대해, 상기 N개의 테스트 조건 중 해당 테스트 조건 및 미리 설정된 상기 M개의 테스트 종류 각각에 대한 개별 테스트 조건을 이용하여, 상기 반도체 칩의 테스트를 실시하는 것을 특징으로 한다.
바람직하게는, 상기 (d) 단계는, 실시된 테스트 결과를 이용하여 처리한 결과도 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 것을 특징으로 한다.
또한, 상기 (b) 단계에서, 미리 설정된 M개의 테스트 종류 각각에 대해 상기 N개의 테스트 조건 중 실시하고자 하는 테스트 조건의 개수 K(1) 내지 K(M)을 설정하면, 상기 N개의 테스트 조건 중 미리 설정된 순서에 따라 상기 M개의 테스트 종류 각각에 대해 K(1) 내지 K(M)개의 테스트 조건이 선택되는 것이 바람직하다. 여기서, 상기 K(1) 내지 K(M)는, 1 이상이고 N 이하인 자연수인 것을 특징으로 한다.
아울러, 상기 N개의 테스트 조건의 다수의 파라미터는, 상기 반도체 칩의 전압이 인가되는 다수의 단자 또는 다수의 패드의 정보에 대응하고, 상기 N개의 테스트 조건의 다수의 파라미터의 값은, 다수의 단자 또는 다수의 패드에 각각 인가할 전압값인 것을 특징으로 한다.
본 발명의 반도체 칩의 테스트 제어 방법에 따르면, 여러 조건으로 테스트를 빠르게 진행할 수 있다.
도 1은 종래의 반도체 칩의 테스트 제어 방법에 대한 설명도.
도 2는 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 시스템의 구성도.
도 3은 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 제어 방법의 흐름도.
도 4는 S20 단계 및 S30 단계에 대한 설명도.
도 5는 S40 단계에 대한 설명도.
도 6은 S50 단계에 대한 설명도.
도 7은 S60 단계에 대한 설명도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 반도체 칩의 테스트 제어 방법에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
먼저, 도 2는 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 시스템(100)의 구성도를 나타낸다.
도 2로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 시스템(100)은, 테스트 제어 장치(10) 및 테스터(20)를 포함하여 구성된다.
테스트 제어 장치(10)는, 테스터(20)의 동작을 제어하기 위한 제어 신호를 생성하며, 프로세서 및 메모리를 포함하는 컴퓨팅 장치를 이용할 수 있다.
아울러, 테스터(20)는 테스트 제어 장치(10)로부터 제어 신호를 입력받아 반도체 칩의 테스트를 실시하며, 테스트한 결과를 테스트 제어 장치(10)로 전송하게 된다.
참고로, 반도체 칩은 디지털-아날로그 변환기를 예로 들 수 있다.
본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 제어 방법은, 테스트 제어 장치(10)를 이용하여 실시되는 컴퓨터 프로그램의 형태로 구현될 수 있다.
도 3은 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 제어 방법의 흐름도를 나타낸다.
도 3으로부터 알 수 있는 바와 같이 본 발명의 바람직한 일실시예에 따른 반도체 칩의 테스트 제어 방법은, M개의 테스트 종류를 설정하는 단계(S10); N개의 테스트 조건에 대해 다수의 파라미터를 설정하는 단계(S20); N개의 테스트 조건별로 다수의 파라미터의 값을 설정하는 단계(S30); 미리 설정된 M개의 테스트 종류 각각에 대해, N개의 테스트 조건 중 실시하고자 하는 테스트 조건을 선택하는 단계(S40); M개의 테스트 종류 각각에 대해, S40 단계에서 선택된 테스트 조건에 따라 반도체 칩의 테스트를 실시하는 단계(S50); 및 실시된 테스트 결과를, 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 단계(S60);를 포함한다.
N 및 M은, 2 이상의 자연수인 것을 특징으로 한다.
구체적으로 S10 단계에서는, 반도체 칩에서 테스트하고자 하는 M개의 테스트 종류 각각에 대한 테스트 반복 횟수, N개의 테스트 조건에서 정의되지 않은 개별 테스트 조건 및 테스트에 의해 출력될 테스트 항목을 설정하게 된다. 참고로, 개별 테스트 조건은, M개의 테스트 종류의 적어도 일부에서 공통하는 공통 테스트 조건 및 해당 테스트 종류 특유의 고유 테스트 조건 중 적어도 하나를 포함할 수 있다.
아울러, 테스트 종류는, 테스트할 항목으로서, 반도체 칩에서 측정하고자 하는 전압이나 전류에 의해 정의될 수 있다. 즉, 테스트할 항목은 대기 전류, 어떤 소자의 입력이나 출력 전압, 어떤 소자의 입력이나 출력 전류 등을 들 수 있으며, 하나의 테스트 종류에서 적어도 하나의 테스트 항목을 정의하여 측정할 수 있다.
예를 들면 제 1 테스트 종류에 대해 40회의 반복 횟수가 설정된 경우, S50 단계에서 제 1 테스트 종류에 대해 40회 테스트가 실시되게 된다.
도 4는 S20 단계 및 S30 단계에 대한 설명도를 나타낸다.
S20 단계에서 N개의 테스트 조건은, 반도체 칩의 다수의 전압 인가 단자 또는 패드에 인가할 전압 조건으로 설정되는 것이 바람직하다. 즉, S20 단계에서 N개의 테스트 조건의 파라미터는, 전압이 인가될 단자의 단자명 또는 패드의 패드명을 예로 들 수 있으며, N개의 테스트 조건에 대해 동일한 파라미터가 사용된다.
아울러, S30 단계에서 S20 단계에서 설정된 파라미터에 대해, N개의 테스트 조건별로 파라미터의 값을 설정하게 된다. 즉, S30 단계에서는 N개의 테스트 조건에 의해 다수의 반도체 칩의 단자 또는 패드에 인가될 전압값을 변경하며 설정되는 N개의 조건이 된다.
즉, N개의 테스트 조건의 파라미터는, 반도체 칩의 전압이 인가되는 다수의 단자 또는 다수의 패드의 정보에 대응하고, N개의 테스트 조건 파라미터의 값은, 다수의 단자 또는 다수의 패드에 각각 인가할 전압값인 것을 특징으로 한다.
참고로, 도 4에서는 VDDT33, DVDD15, AVDD50, VDD15라는 4개의 파라미터에 대해 설정된 9개의 테스트 조건을 예시하였다.
도 5는 S40 단계에 대한 설명도이다.
도 5로부터 알 수 있는 바와 같이, S40 단계에서, 미리 설정된 M개의 테스트 종류 각각에 대해 N개의 테스트 조건 중 실시하고자 하는 테스트 조건의 개수 K(1) 내지 K(M)을 설정하는 것에 의해, N개의 테스트 조건 중 미리 설정된 순서에 따라 M개의 테스트 종류 각각에 대해 K(1) 내지 K(M)개의 테스트 조건이 선택되는 것이 바람직하다. 여기서 K(1) 내지 K(M)는, 1 이상이고 N 이하인 자연수인 것을 특징으로 한다.
예를 들면 N이 '9'이고, M이 '3'이라고 하자.
3개의 M개의 테스트 종류인 제 1 테스트 종류 내지 제 3 테스트 종류 각각에 대해, 3, 5, 6이라고 실시하고자 하는 테스트 조건의 개수가 사용자의 입력에 의해 설정되었다고 하자. 이에 따라 제 1 테스트 종류에 대해서는 제 1 테스트 조건 내지 제 3 테스트 조건이 선택되고, 제 2 테스트 종류에 대해서는 제 1 테스트 조건 내지 제 5 테스트 조건이 선택되고, 제 3 테스트 종류에 대해서는 제 1 테스트 조건 내지 제 6 테스트 조건이 선택되게 된다.
즉, N×M개의 사용자가 선택할 수 있는 테스트 중에서, (K(1)+K(2)+…K(M))×M개의 테스트가 S40 단계에 의해 선택되게 된다.
이 선택의 편의를 위해 간단하게 해당 테스트 종류에 대해, 사용자가 실시를 희망하는 테스트 조건의 개수만 설정하면 N개의 테스트 조건 중, 사용자가 실시를 희망하는 테스트 조건의 개수만큼 순서대로 선택되게 된다.
도 6은 S50 단계에 대한 설명도이다.
도 6으로부터 알 수 있는 바와 같이 S50 단계는, M개의 테스트 종류 중 제 1 테스트 종류에 대해 선택된 K(1)개의 테스트 조건을 순차적으로 실시하는 단계(S51); 및 M개의 테스트 종류 중 제 2 테스트 종류에 대해 선택된 K(2)개의 테스트 조건을 순차적으로 실시하는 단계(S52);를 포함하는 것이 바람직하다.
즉, S50 단계는, M개의 테스트 종류 중 제 1 테스트 종류에 대해 K(1)개의 테스트 조건을 순차적으로 실시 후, 다음 테스트 종류인 제 2 테스트 종류에 대해 K(2)개의 테스트 조건을 순차적으로 실시하고, 최종적으로 마지막 테스트 종류인 제 M 테스트 종류에 대해 K(M)개의 테스트 조건을 순차적으로 실시하게 된다.
이렇게 실시하는 것에 의해, 하나의 테스트 종류에 대해 테스트 조건의 변화에 따른 테스트 결과의 변화를 쉽게 파악할 수 있게 된다. 만약 하나의 테스트 조건에 대해 M개의 테스트 종류를 순차적으로 실시한 후, 다음 하나의 테스트 조건에 대해 M개의 테스트 종류를 순차적으로 실시하게 되면, 하나의 테스트 종류에 대한 테스트 조건 사이의 시간 차이가 더해져서 테스트 조건의 변화에 따른 테스트 결과의 변화뿐만 아니라, 시간 차이에 의한 오차도 더해져서 올바른 테스트 결과를 획득하기 어려워질 수 있다.
아울러, S50 단계는, M개의 테스트 종류 각각에 대해 N개의 테스트 조건 중 해당 테스트 조건 및 S10 단계에서 미리 설정된 개별 테스트 조건을 이용하여, 반도체 칩의 테스트를 실시하는 것이 바람직하다.
도 7은 S60 단계에 대한 설명도이다.
S60 단계는, 실시된 테스트 결과를 미리 설정된 기본 데이터 포맷에 맞추어 저장할 뿐만 아니라, 실시된 테스트 결과를 이용하여 처리한 결과도 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 것이 바람직하다. 기본 데이터 포맷은 저장될 테스트 결과 또는 실시된 테스트 결과를 이용하여 처리한 결과에 대해 각각 지정되어 있는 것을 특징으로 한다. 아울러, 실시된 테스트 결과를 이용하여 처리한 결과값은, 하나의 테스트 종류에 대한 평균값, 최대값, 최소값, 편차 및 다수의 테스트 종류에 대한 테스트의 결과값의 조합값 등을 예로 들 수 있다.
구체적으로, S60 단계에서는, 엑셀 파일의 형태로 실시된 테스트 결과를 저장한다고 할 때, 다수의 시트로 데이터를 저장할 수 있다. 이때 M개의 테스트 종류 각각에 대해 하나의 시트로 데이터를 저장할 수 있다. 다만, 이때 미리 기본 엑셀 파일에서 해당 시트에 대해 미리 설정된 기본 데이터 포맷에 실시된 테스트 결과를 입력하게 된다.
또한, S60 단계에서는, 실시된 테스트 결과를 이용하여 처리한 결과값을 정리하여, 별도의 시트로 저장할 수 있다. 예를 들면, 제 1 테스트 종류에 대해 40회의 반복 횟수가 설정되었다고 할 경우, 40회의 반복 횟수의 평균값도 별도의 시트로 저장할 수 있다. 또한, 제 1 테스트 종류에 의한 평균값과 제 2 테스트 종류에 의한 평균값을 곱한 값도 별도의 시트로 저장할 수 있다.
상술한 바와 같이, 본 발명에 따르면 반도체 칩의 테스트 과정에서 여러 종류의 테스트 조건을 옵션화하여 여러 경우의 수로 테스트를 자동화하여 진행할 수 있고, 각각의 결과를 하나의 파일로 자동 저장하여 테스트 진행 시간 및 데이터 정리 시간을 단축시킬 수 있음을 알 수 있다.
100 : 테스트 시스템
10 : 테스트 제어 장치
20 : 테스터

Claims (8)

  1. 반도체 칩의 테스트 제어 방법에 있어서,
    (a) 미리 설정된 N개의 테스트 조건의 다수의 파라미터에 대해, 상기 N개의 테스트 조건별로 파라미터의 값을 설정하는 단계;
    (b) 미리 설정된 M개의 테스트 종류 각각에 대해, 상기 N개의 테스트 조건 중 실시하고자 하는 테스트 조건을 선택하는 단계; 및
    (c) 상기 M개의 테스트 종류 각각에 대해 상기 (b) 단계에서 선택된 테스트 조건 및 미리 설정된 상기 M개의 테스트 종류 각각에 대한 개별 테스트 조건을 이용하여, 상기 반도체 칩의 테스트를 실시하는 단계;를 포함하되,
    상기 (b) 단계에서,
    미리 설정된 M개의 테스트 종류 각각에 대해 상기 N개의 테스트 조건 중 실시하고자 하는 테스트 조건의 개수 K(1) 내지 K(M)을 설정하면, 상기 N개의 테스트 조건 중 미리 설정된 순서에 따라 상기 M개의 테스트 종류 각각에 대해 K(1) 내지 K(M)개의 테스트 조건이 선택되되,
    상기 (c) 단계는,
    (c-1) 상기 M개의 테스트 종류 중 제 1 테스트 종류에 대해 선택된 K(1)개의 테스트 조건을 순차적으로 실시하는 단계; 및
    (c-2) 상기 M개의 테스트 종류 중 제 2 테스트 종류에 대해 선택된 K(2)개의 테스트 조건을 순차적으로 실시하는 단계;를 포함하되,
    상기 N 및 상기 M은, 2 이상의 자연수인 것을 특징으로 하고,
    상기 K(1) 내지 K(M)는, 1 이상이고 N 이하인 자연수인 것을 특징으로 하는 반도체 칩의 테스트 제어 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 방법은, 상기 (c) 단계 이후,
    (d) 실시된 테스트 결과를, 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 칩의 테스트 제어 방법.
  6. 제5항에 있어서,
    상기 (d) 단계는,
    실시된 테스트 결과를 이용하여 처리한 결과도 미리 설정된 기본 데이터 포맷에 맞추어 저장하는 것을 특징으로 하는 반도체 칩의 테스트 제어 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 N개의 테스트 조건의 다수의 파라미터는,
    상기 반도체 칩의 전압이 인가되는 다수의 단자 또는 다수의 패드의 정보에 대응하고,
    상기 N개의 테스트 조건의 다수의 파라미터의 값은,
    다수의 단자 또는 다수의 패드에 각각 인가할 전압값인 것을 특징으로 하는 반도체 칩의 테스트 제어 방법.
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