KR102247727B1 - Common voltage generating unit and liquid crystal display device - Google Patents

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Abstract

본 발명은 액정표시장치를 개시한다. 보다 상세하게는, 본 발명은 액정패널의 박막트랜지스터 어레이 구조에 의한 킥백전압(kickback voltage, ΔVp)을 보상하여 플리커(flicker) 및 잔상을 개선한 공통전압 발생부 및 이를 포함하는 액정표시장치에 관한 것이다.
본 발명의 바람직한 실시예에 따르면, 영상에 따라 공통전압을 수직선 단위 또는 블록단위로 보상함으로써, 공통전압 보상이 고정되는 종래방식에 대비하여 킥백전압에 기인한 잔상 및 플리커 현상을 최소화하는 최적화된 공통전압을 제공할 수 있는 효과가 있다.The present invention discloses a liquid crystal display device. In more detail, the present invention relates to a common voltage generator that improves flicker and afterimage by compensating for a kickback voltage (ΔVp) due to a thin film transistor array structure of a liquid crystal panel, and a liquid crystal display device including the same. will be.
According to a preferred embodiment of the present invention, by compensating the common voltage in units of vertical lines or blocks according to the image, compared to the conventional method in which the common voltage compensation is fixed, the optimized common system minimizes afterimages and flicker caused by the kickback voltage. It has the effect of providing voltage.

Description

공통전압 발생부 및 이를 포함하는 액정표시장치{COMMON VOLTAGE GENERATING UNIT AND LIQUID CRYSTAL DISPLAY DEVICE}Common voltage generator and liquid crystal display device including the same {COMMON VOLTAGE GENERATING UNIT AND LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정표시장치에 관한 것으로, 특히 액정패널의 박막트랜지스터 어레이 구조에 의한 킥백전압(kickback voltage, ΔVp)을 보상하여 플리커(flicker) 및 잔상을 개선한 공통전압 발생부 및 이를 포함하는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display, and in particular, a common voltage generator that compensates for a kickback voltage (ΔVp) due to a thin film transistor array structure of a liquid crystal panel to improve flicker and afterimage, and a liquid crystal display including the same. It relates to the device.

평판 표시장치(FPD; Flat Panel Display)는 종래의 음극선관(Cathode Ray Tube, CRT) 표시장치를 대체하여 데스크탑 컴퓨터의 모니터 뿐만 아니라, 노트북 컴퓨터, PDA 등의 휴대용 컴퓨터나 휴대 전화 단말기 등의 소형 경량화된 시스템을 구현하는데 필수적인 표시장치이다. 현재 상용화된 평판 표시장치로는 액정표시장치(Liquid Crystal Display, LCD), 플라즈마 표시장치(Plasma Display Panel, PDP), 유기전계발광장치{Organic Light Emitting Diode, OLED) 등이 있으며 특히, 이중 액정표시장치는 우수한 시인성, 용이한 박막화, 저전력 및 저발열 등의 장점에 따라 모바일기기, 컴퓨터의 모니터 및 HDTV 등에 이용되는 표시장치로서 각광받고 있다. FPD (Flat Panel Display) replaces the conventional cathode ray tube (CRT) display device to reduce the size and weight of not only desktop computer monitors, but also portable computers such as notebook computers and PDAs, and mobile phone terminals. It is an essential display device to implement the system. Currently commercialized flat panel displays include Liquid Crystal Display (LCD), Plasma Display Panel (PDP), and Organic Light Emitting Diode (OLED). In particular, dual liquid crystal displays The device is in the spotlight as a display device used in mobile devices, computer monitors, and HDTVs due to its advantages such as excellent visibility, easy thin-film, low power consumption and low heat generation.

일반적으로, 액정표시장치는 투명한 상부기판과 하부기판을 포함하고, 상기 상부기판과 하부기판 사이에 액정이 개재된 구조를 갖는다. 특히, 액티브 매트릭스형 액정표시장치(AMLCD)일 경우, 상기 하부기판에는 다수의 화소에 대응하는 다수의 스위칭 소자가 매트릭스 형태로 형성된다.In general, a liquid crystal display device includes a transparent upper substrate and a lower substrate, and has a structure in which a liquid crystal is interposed between the upper and lower substrates. In particular, in the case of an active matrix liquid crystal display (AMLCD), a plurality of switching elements corresponding to a plurality of pixels are formed in a matrix form on the lower substrate.

도 1은 종래 액정표시장치의 일 화소의 등가회로도를 나타낸 도면으로서, 도 1을 참조하면, 액정표시장치에 구비되는 스위칭 소자는 소스전극과 드레인전극과 게이트전극으로 구성되는 일반적인 박막트랜지스터(T)로 이루어질 수 있고, 게이트전극과 소스전극에 각각 게이트 구동전압(Vg)을 인가하기 위한 게이트배선(GL)과 데이터 전압(Vdata)을 인가하기 위한 데이터배선(DL)이 형성되고, 상기 게이트배선(GL)과 데이터배선(DL)은 절연막을 사이에 두고 서로 교차되어 형성된다.1 is a diagram showing an equivalent circuit diagram of one pixel of a conventional liquid crystal display. Referring to FIG. 1, a switching element provided in the liquid crystal display is a general thin film transistor T composed of a source electrode, a drain electrode, and a gate electrode. A gate line GL for applying a gate driving voltage Vg and a data line DL for applying a data voltage Vdata to the gate electrode and the source electrode, respectively, are formed, and the gate line ( The GL and the data line DL are formed to cross each other with an insulating layer therebetween.

그리고, 게이트배선(GL)과 데이터배선(DL)의 교차지점에는 화소(PX)가 정의되며, 각 화소(PX)에는 드레인전극과 접촉되는 화소전극과, 그 화소전극과 대향하며 공통전압(Vcom)이 인가되는 공통전극이 형성되어 있어 액정 캐패시터(Clc)와 스토리지 캐패시터(Cs)를 이루게 된다.A pixel PX is defined at the intersection of the gate line GL and the data line DL, and each pixel PX has a pixel electrode in contact with the drain electrode, and a common voltage Vcom facing the pixel electrode. A common electrode to which) is applied is formed to form a liquid crystal capacitor Clc and a storage capacitor Cs.

이러한 구조의 액정표시장치는 게이트배선(GL)과 화소전극사이의 기생캐패시턴스 성분(Cgs)으로 인해 액정에 실제로 인가되는 전압의 직류레벨이 떨어지는 현상이 발생한다. 이 때, 떨어지는 직류전압의 크기를 킥백전압(kickback voltage)이라고 하며, 이러한 킥백전압에 의해 액정에 충전되는 전하의 양에 불일치가 일어나서 잔류 직류 성분이 발생한다. 이러한 잔류 직류 성분은 액정 표시장치의 잔상 및 플리커(flicker)의 원인이 된다. In the liquid crystal display having such a structure, a phenomenon in which the DC level of the voltage actually applied to the liquid crystal decreases due to the parasitic capacitance component Cgs between the gate line GL and the pixel electrode. At this time, the magnitude of the dropping DC voltage is called a kickback voltage, and a residual DC component is generated due to a discrepancy in the amount of charge charged in the liquid crystal by this kickback voltage. Such residual direct current components cause afterimages and flicker in the liquid crystal display.

도 2는 종래 액정표시장치에서 두 프레임에 걸쳐 극성반전을 고려한 데이터 전압 인가시, 게이트 배선의 전압변화에 따른 화소내의 전압변화(a)와, 화소내의 전압변화에 따른 액정의 투과율(b)을 나타내는 도면이다.2 shows a voltage change (a) in a pixel according to a voltage change of a gate wiring and a transmittance (b) of a liquid crystal according to a voltage change in the pixel when a data voltage is applied in consideration of polarity inversion over two frames in a conventional liquid crystal display It is a drawing showing.

도 2를 함께 참조하면, 게이트 배선에 게이트 구동전압(Vg)이 하이레벨로 인가되면, 화소(PX) 내의 박막트랜지스터(T)가 턴-온되어 데이터배선(DL)을 통해 데이터 전압(Vdata)가 인가된다. 따라서, 화소(PX)내의 액정캐패시터(Clc) 및 스토리지캐패시터(Cs)는 인가되는 데이터전압(Vdata)에 의해 충전되어 화소 전압(Vp)이 변하게 된다.Referring to FIG. 2 together, when the gate driving voltage Vg is applied to the gate line at a high level, the thin film transistor T in the pixel PX is turned on and the data voltage Vdata is applied through the data line DL. Is applied. Accordingly, the liquid crystal capacitor Clc and the storage capacitor Cs in the pixel PX are charged by the applied data voltage Vdata, so that the pixel voltage Vp is changed.

일정 시간이 지난 후, 게이트 배선(GL)에 인가되는 신호가 하이레벨에서 로우레벨로 바뀌면, 박막트랜지스터(T)가 턴오프되어 화소전압(Vp)은 플로팅(floating)상태로 된다. 이와 동시에, 게이트 배선(GL)과 화소전극 간의 기생 커패시턴스 성분(Cgs)에 의해 게이트배선(GL)의 전압변화가 발생하고, 이것이 화소전극에 영향을 주어 화소전압(Vp)은 일정레벨(VA, VB)만큼 변하게 된다. After a certain period of time, when the signal applied to the gate line GL changes from a high level to a low level, the thin film transistor T is turned off and the pixel voltage Vp is in a floating state. At the same time, a voltage change of the gate wiring GL occurs due to the parasitic capacitance component Cgs between the gate wiring GL and the pixel electrode, and this affects the pixel electrode so that the pixel voltage Vp is at a certain level (V A). , V B ).

액정은 양단에 걸린 전압의 크기에 따라 투과되는 빛의 양을 조절하므로, 동일한 화상 신호가 지속적으로 인가될 때, 킥백전압(△Vp)으로 인해 실제로 액정 양단에 인가되는 전압의 절대값이 극성 반전할 때마다 바뀌게 되어, 화면의 밝기가 주기적으로 변하는 플리커(flicker)현상이 발생한다.Since the amount of light transmitted to the liquid crystal is adjusted according to the amount of voltage applied to both ends, when the same image signal is continuously applied, the absolute value of the voltage actually applied to both ends of the liquid crystal is reversed due to the kickback voltage (△Vp). It changes every time, and a flicker phenomenon occurs in which the brightness of the screen changes periodically.

상기의 플리커 문제를 개선하기 위해, 제품 출하전 공통전압을 조정하는 과정을 거치게 된다. 이러한 공통전압 조정과정에서는 도 2(b)에 도시된 바와 같이, 대상이 되는 액정표시장치에 127 gray 및 0 gray의 수직선이 교번하는 테스트 패턴을 표시하고, 화면을 촬영하여 플리커가 최소가 되도록 하는 공통전압 레벨을 찾아 재설정하게 된다.In order to improve the above flicker problem, a process of adjusting the common voltage before product shipment is performed. In this common voltage adjustment process, as shown in Fig. 2(b), a test pattern with alternating vertical lines of 127 gray and 0 gray is displayed on the target liquid crystal display device, and the screen is photographed to minimize flicker. The common voltage level is found and reset.

127 gray를 기준으로 하는 이유는 화소전압-투과율 그래프에서 나타낸 바와 같이, 저계조에서의 킥백전압(△V1) 및 고계조에서의 킥백전압(△V2) 보다 중계조인 127 gray 부근에서의 킥백전압(△V3)이 작은 전압차에서도 큰 투과율의 차이를 보이기 때문이다. The reason for using 127 gray as a reference is that as shown in the pixel voltage-transmittance graph, the kickback voltage near 127 gray is more than the kickback voltage at low gradation (△V 1 ) and the kickback voltage at high gradation (△V 2 ). This is because the voltage (ΔV 3 ) shows a large difference in transmittance even at a small voltage difference.

그러나, 액정표시장치의 각 제조사마다 테스트 패턴이 상이(ex. 체스판 패턴 등)하여 플리커 테스트에 의해 공통전압이 이상적으로 설정되었다 하더라도 실제 제품출하 후 플리커 현상이 개선되지 않는 문제가 발생할 수 있고, 또한 테스트 패턴에 의해 영상품질을 만족시켰다 하더라도, 테스트의 기준이 되는 127 gray가 아닌, 고계조(255 gray) 및 저계조(0 gray)가 지속적으로 교번하는 영상에서는 잔상 및 플리커 현상이 발생한다는 한계가 있다. However, even if the test pattern is different for each manufacturer of the liquid crystal display (ex. chessboard pattern, etc.) and the common voltage is ideally set by the flicker test, there may be a problem that the flicker phenomenon is not improved after the actual product is shipped. In addition, even if the image quality is satisfied by the test pattern, there is a limitation that afterimages and flicker occur in images with continuously alternating high gradations (255 gray) and low gradations (0 gray) rather than 127 gray, which is the standard for the test. There is.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명은 킥백전압에 기인하는 잔상 및 플리커 현상을 최소화하는 최적화된 공통전압 발생부 및 이의 액정표시장치를 제거하는 데 목적이 있다.The present invention has been devised to solve the above-described problems, and an object of the present invention is to eliminate an optimized common voltage generator and a liquid crystal display device thereof that minimize afterimages and flicker caused by a kickback voltage.

상기의 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 공통전압 발생부를 포함하는 액정표시장치는, 액정패널과 이를 구동하는 구동부를 구비하며, 액정패널은 복수의 게이트 배선 및 데이터 배선이 교차 배치되어 복수의 화소를 정의하고, 수직선, 수평선 및 블록 중, 적어도 하나의 단위로 구분되어 상기 복수의 화소와 연결되는 복수의 공통배선이 구비된다.In order to achieve the above object, a liquid crystal display device including a common voltage generator according to a preferred embodiment of the present invention includes a liquid crystal panel and a driver for driving the liquid crystal panel, and the liquid crystal panel crosses a plurality of gate wires and data wires. A plurality of common wirings are disposed to define a plurality of pixels, and are divided into at least one unit among a vertical line, a horizontal line, and a block, and are provided with a plurality of common wirings connected to the plurality of pixels.

또한, 구동부는 게이트 구동부, 데이터 구동부, 타이밍 제어부 및 공통전압 발생부로 이루어지며, 게이트 구동부 및 데이터 구동부는 복수의 게이트 배선 및 데이터 배선에 각각 게이트 구동전압 및 데이터 전압을 인가한다.In addition, the driver includes a gate driver, a data driver, a timing controller, and a common voltage generator, and the gate driver and the data driver apply a gate driving voltage and a data voltage to a plurality of gate wirings and data wirings, respectively.

또한, 타이밍 제어부는 게이트 구동부 및 데이터 구동부를 제어하며, 공통전압 발생부는, 복수의 공통전압을 생성하고, 수직선별 또는 블록별로 화소전압에 대응되는 공통전압을 인가한다.In addition, the timing controller controls the gate driver and the data driver, and the common voltage generator generates a plurality of common voltages and applies a common voltage corresponding to the pixel voltage for each vertical selection or block.

특히, 상기 타이밍 제어부는 영상 데이터를 검출하여 상기 공통전압 발생부를 제어하는 공통전압 제어부를 더 포함한다. Particularly, the timing controller further includes a common voltage controller configured to control the common voltage generator by detecting image data.

본 발명의 바람직한 실시예에 따른 공통전압 발생부 및 이의 액정표시장치는 영상에 따라 공통전압을 수직선 단위 또는 블록단위로 보상함으로써, 공통전압 보상이 고정되는 종래방식에 대비하여 킥백전압에 기인한 잔상 및 플리커 현상을 최소화하는 최적화된 공통전압을 제공할 수 있는 효과가 있다.The common voltage generator and its liquid crystal display according to the preferred embodiment of the present invention compensate for the common voltage in units of vertical lines or blocks according to the image, so that the residual image caused by the kickback voltage is compared to the conventional method in which the common voltage compensation is fixed. And there is an effect of providing an optimized common voltage that minimizes the flicker phenomenon.

도 1은 종래 액정표시장치의 일 화소의 등가회로도를 나타낸 도면이다.
도 2는 종래 액정표시장치에서 두 프레임에 걸쳐 극성반전을 고려한 데이터 전압 인가시, 게이트 배선의 전압변화에 따른 화소내의 전압변화와, 화소내의 전압변화에 따른 액정의 투과율을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 공통전압 발생부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 액정표시장치의 공통전압 제어부를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 공통전압 발생부의 구조를 나타낸 도면이다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 블록단위로 분할된 화소구조를 나타낸 도면이고, 도 7은 도 6의 액정표시장치에서 액정패널과 공통전압 발생부가 연결되는 구조를 나타낸 도면이다.1 is a diagram showing an equivalent circuit diagram of one pixel of a conventional liquid crystal display device.
FIG. 2 is a diagram illustrating a voltage change in a pixel according to a voltage change of a gate wiring and a transmittance of a liquid crystal according to a voltage change in the pixel when a data voltage considering polarity reversal is applied over two frames in a conventional liquid crystal display device.
3 is a diagram illustrating an overall structure of a liquid crystal display device including a common voltage generator according to an exemplary embodiment of the present invention.
4 is a diagram illustrating a common voltage control unit of a liquid crystal display according to an exemplary embodiment of the present invention.
5 is a diagram showing the structure of a common voltage generator according to an embodiment of the present invention.
6 is a diagram showing a pixel structure divided into blocks of a liquid crystal display according to another embodiment of the present invention, and FIG. 7 is a diagram showing a structure in which a liquid crystal panel and a common voltage generator are connected in the liquid crystal display of FIG. to be.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and a method of achieving them will become apparent with reference to the embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, and only these embodiments make the disclosure of the present invention complete, and the general knowledge in the technical field to which the present invention pertains. It is provided to completely inform the scope of the invention to the possessor, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments of the present invention are exemplary, and the present invention is not limited to the illustrated matters. The same reference numerals refer to the same elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, a detailed description thereof will be omitted.

본 명세서 상에서 언급한 '구비한다', '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.In the case where'to include','include','have', and'consist of' mentioned in the present specification are used, other parts may be added unless'only' is used. In the case of expressing the constituent elements in the singular, it includes the case of including the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is interpreted as including an error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship of two parts is described as'upper','upper of','lower of','next to','right' Or, unless'direct' is used, one or more other parts may be located between the two parts.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example,'after','following','after','before', etc. It may also include cases that are not continuous unless' is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. are used to describe various elements, but these elements are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be a second component within the technical idea of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present invention can be partially or entirely combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be independently implemented with respect to each other or can be implemented together in an association relationship. May be.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 공통전압 발생부 및 이를 포함하는 액정표시장치를 설명한다.Hereinafter, a common voltage generator and a liquid crystal display including the same according to a preferred embodiment of the present invention will be described with reference to the drawings.

도 3은 본 발명의 실시예에 따른 공통전압 발생부를 포함하는 액정표시장치의 전체 구조를 나타내는 도면이다.3 is a diagram illustrating an overall structure of a liquid crystal display device including a common voltage generator according to an exemplary embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는, 복수의 게이트 배선(GL) 및 데이터 배선(DL)이 교차 배치되어 복수의 화소(PX)를 정의하고, 수직선단위 또는 블록단위로 상기 복수의 화소(PX)와 연결되는 복수의 공통배선(CL)이 구비되는 액정패널(100), 상기 복수의 게이트 배선(GL) 및 데이터 배선(DL)에 각각 게이트 구동전압(Vg) 및 데이터 전압(Vdata)을 인가하는 게이트 구동부(110) 및 데이터 구동부(120), 상기 게이트 구동부(110) 및 데이터 구동부(120)를 제어하는 타이밍 제어부(130) 및, 복수의 공통전압을 생성하고, 수직선 및 블록별로 화소전압에 대응되는 공통전압(Vcom 1 ~ Vcom k, k는 자연수)을 인가하는 공통전압 발생부(150)를 포함한다.Referring to FIG. 3, in the liquid crystal display according to the exemplary embodiment of the present invention, a plurality of gate lines GL and data lines DL are intersected to define a plurality of pixels PX, and in units of vertical lines or blocks. A gate driving voltage Vg and a gate driving voltage Vg to the liquid crystal panel 100 provided with a plurality of common wirings CL connected to the plurality of pixels PX, the gate wirings GL, and the data lines DL, respectively. A gate driver 110 and a data driver 120 for applying a data voltage Vdata, a timing controller 130 for controlling the gate driver 110 and the data driver 120, and a plurality of common voltages are generated, It includes a common voltage generator 150 for applying a common voltage (Vcom 1 to Vcom k, k is a natural number) corresponding to the pixel voltage for each of the vertical lines and blocks.

액정패널(100)은 글라스 또는 플라스틱을 이용한 투명기판 상에 수직 방향으로 형성되는 복수의 게이트배선(GL)과 수평 방향으로 형성되는 복수의 데이터배선(DL)이 매트릭스 형태로 교차 형성되어 있고, 그 교차지점에 복수의 화소(PX)가 정의되어 있다. 각 화소(PX)에는 적어도 하나의 박막트랜지스터(T)와 액정캐패시터(Clc), 그리고 스토리지 캐패시터(Cs)가 구성되어 있다.In the liquid crystal panel 100, a plurality of gate wirings GL formed in a vertical direction and a plurality of data wirings DL formed in a horizontal direction are intersected in a matrix form on a transparent substrate made of glass or plastic. A plurality of pixels PX are defined at the intersection point. Each pixel PX includes at least one thin film transistor T, a liquid crystal capacitor Clc, and a storage capacitor Cs.

상기 박막트랜지스터(T)의 게이트전극은 게이트 배선(GL)에 연결되어 있고, 소스전극은 데이터 배선(DL)에 연결되어 있으며, 드레인전극은 공통전극과 대향하는 화소전극과 연결되어 있다. 이러한 구조에 따라, 박막트랜지스터(T)가 도통되면, 데이터 배선(DL)으로 인가되는 전압은 액정캐패시터(Clc) 및 스토리지 캐패시터(Cs)에 화소전압으로 저장되게 된다.The gate electrode of the thin film transistor T is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode is connected to the pixel electrode facing the common electrode. According to this structure, when the thin film transistor T is conducted, a voltage applied to the data line DL is stored as a pixel voltage in the liquid crystal capacitor Clc and the storage capacitor Cs.

또한, 공통전극은 수직방향으로 형성되는 복수의 공통배선(CL)과 연결되어 있으며, 특히 동일 수직선상의 화소(PX)들의 공통전극은 하나의 공통배선(CL)과 연결되어 있다. 즉, 각 공통배선(CL)은 수직선 단위로 화소(PX)들과 연결됨에 따라, 하나의 공통배선(CL)에 인가되는 공통전압은 동일 수직선상의 화소(PX)들에 모두 동일하게 인가되며, 수직방향으로 이웃한 화소(PX)와는 다른 레벨의 공통전압(Vcom1 ~ Vcomk)이 인가될 수 있다.In addition, the common electrode is connected to a plurality of common wirings CL formed in the vertical direction, and in particular, the common electrodes of the pixels PX on the same vertical line are connected to one common wiring CL. That is, as each common line CL is connected to the pixels PX in units of vertical lines, the common voltage applied to one common line CL is equally applied to all the pixels PX on the same vertical line, Common voltages Vcom1 to Vcomk of a level different from that of the pixels PX adjacent in the vertical direction may be applied.

도면에서는 각 화소들(PX)이 수직방향으로 공통배선을 공유하는 구조의 예를 나타내고 있으나, 수평방향으로 연결될 수도 있으며, 또는 상하 블록단위로 하나의 공통배선을 공유하는 형태로 연결될 수도 있다. The drawing shows an example of a structure in which the pixels PX share a common wiring in the vertical direction, but may be connected in a horizontal direction or may be connected in a form in which one common wiring is shared in units of upper and lower blocks.

이러한 구조에서, 각 공통배선(CL)으로 인가되는 공통전압들(Vcom1 ~ Vcomk)은 화소(PX)에 충전되는 화소전압에 대응하여 잔상 및 플리커가 최소가 되는 레벨로 인가되는 특징이 있다. In this structure, the common voltages Vcom1 to Vcomk applied to each common line CL are applied at a level at which afterimage and flicker are minimized in response to the pixel voltage charged to the pixel PX.

게이트 구동부(110)는 타이밍 제어부(130)로부터 입력되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)에 형성된 게이트배선(GL)을 통해 1 수평기간씩 순차적으로 하이레벨의 게이트 구동전압(Vg)을 출력한다. 하이레벨의 게이트 구동전압(Vg)이 인가되는 게이트배선(GL)에 연결된 박막트랜지스터(T)는 1 턴-온(turn-on)되며, 이와 동기하여 데이터 구동부(120)는 데이터배선(DL)을 통해 아날로그 파형의 데이터 전압(Vdata)을 출력하여 박막트랜지스터에 접속된 화소(PX)들에 인가되도록 한다. 나머지 박막트랜지스터(T)는 로우레벨의 게이트 구동전압(Vg)에 의해 턴-오프(turn-off) 상태가 유지된다.In response to the gate control signal GCS input from the timing controller 130, the gate driver 110 sequentially generates a high-level gate driving voltage for each horizontal period through the gate wiring GL formed on the liquid crystal panel 100. Vg) is output. The thin film transistor T connected to the gate line GL to which the high-level gate driving voltage Vg is applied is turned on by one, and in synchronization with this, the data driver 120 is connected to the data line DL. The data voltage (Vdata) of the analog waveform is output through to be applied to the pixels PX connected to the thin film transistor. The remaining thin film transistor T is maintained in a turn-off state by the low-level gate driving voltage Vg.

상기 게이트 제어신호로는, 첫번째 게이트배선(GL)에 게이트 구동신호를 출력하는 시기를 결정하는 신호로서 게이트 구동부(110)의 쉬프트 레지스터(미도시)에 인가되는 게이트 스타트 펄스(GSP), 각 쉬프트 레지스터에 공통으로 인가되며, 차기 쉬프트레지스터를 인에이블하는 클록신호인 게이트 쉬프트 클럭(GSC) 및, 쉬프트 레지스터의 출력을 제어하는 게이트 출력 인에이블 신호(GOE)등 있다.As the gate control signal, a gate start pulse (GSP) applied to a shift register (not shown) of the gate driver 110 as a signal for determining when to output a gate driving signal to the first gate line GL, each shift There are a gate shift clock (GSC), which is a clock signal that is commonly applied to the register and enables the next shift register, and a gate output enable signal (GOE), which controls the output of the shift register.

데이터 구동부(120)는 후술하는 타이밍 제어부(130)로부터 입력되는 소스 제어신호(SCS)에 대응하여 입력되는 정렬된 디지털형태의 영상 데이터(aRGB)를 기준전압에 따라 아날로그 형태의 데이터 전압(Vdata)으로 변환하고, 데이터배선(DL)을 통해 액정패널(100)로 출력한다. 도시되어 있지는 않지만, 데이터 구동부(120)는 소정의 래치 및 DAC(미도시)를 구비하며, 상기 영상 데이터를 하나의 수평선씩 래치하고 감마전압(GMA)을 이용하여 변환 후 액정패널(100)의 각 화소(PX)에 아날로그 파형의 데이터 전압(Vdata)을 인가하게 된다.The data driver 120 converts the aligned digital image data (aRGB) input in response to the source control signal SCS input from the timing control unit 130 to be described later, to an analog data voltage Vdata according to a reference voltage. And output to the liquid crystal panel 100 through the data line DL. Although not shown, the data driver 120 includes a predetermined latch and a DAC (not shown), latches the image data by one horizontal line, and converts the image data by using a gamma voltage (GMA). The analog waveform data voltage Vdata is applied to each pixel PX.

상기 소스 제어신호(SCS)로는 데이터 구동부(120)의 영상 데이터의 샘플링 시작 타이밍을 결정하는 소스 스타트 펄스(SSP), 데이터 구동부(120)에서 데이터 샘플링 동작을 제어하는 클록신호인 소스 쉬프트 클록(SSC) 및, 데이터 구동부(120)의 출력 제어하는 소스 출력 인에이블 신호(SOE) 등이 있다.The source control signal SCS includes a source start pulse SSP that determines the sampling start timing of the image data of the data driver 120, and a source shift clock SSC that controls the data sampling operation of the data driver 120. ), and a source output enable signal SOE for controlling the output of the data driver 120.

타이밍 제어부(130)는 외부시스템(미도시)으로부터 전송되는 디지털 형태의 영상 데이터(RGB)와, 수평 및 수직동기신호 및 데이터 인에이블 신호 등으로 이루어지는 타이밍 신호(TS)를 인가받으며, 이를 통해 게이트 구동부(110) 및 데이터 구동부(120)등의 제어신호(GCS, SCS)를 생성한다.The timing controller 130 receives digital image data (RGB) transmitted from an external system (not shown), and a timing signal TS composed of horizontal and vertical synchronization signals and data enable signals, through which the gate Control signals GCS and SCS of the driving unit 110 and the data driving unit 120 are generated.

또한, 타이밍 제어부(130)는 입력된 영상 데이터(RGB)를 데이터 구동부(120)가 처리가능한 형태로 정렬(aRGB)하여 출력한다. In addition, the timing control unit 130 sorts (aRGB) the input image data RGB in a form that can be processed by the data driver 120 and outputs it.

그리고, 본 발명의 실시예에 따른 타이밍 제어부(130)는 공통전압 생성부(150)를 제어하여 각 공통배선(CL)으로 적절한 공통전압(Vcom1 ~ Vcom k)을 출력하도록 하는 공통전압 제어부(140)를 내장되어 있다.In addition, the timing controller 130 according to an embodiment of the present invention controls the common voltage generator 150 to output an appropriate common voltage Vcom1 to Vcom k to each common wiring CL. ) Is built in.

공통전압 제어부(140)는 소정의 저장수단을 구비하고, 이에 영상 데이터에 따른 플리커를 최소화하는 최적의 공통전압 레벨을 저장하고 있다. 또한, 공통전압 제어부(140)는 외부 시스템 또는 타이밍 제어부(130)가 수신한 영상 데이터를 분석하여 현재 영상에 따라 각 화소(PX)에 플리커를 최소로 하는 보상된 공통전압을 선택하고, 공통제어신호(CSS)를 공통전압 발생부(150)에 인가하여 공통배선(CL)을 통해 공통전압(Vcom1 ~ Vcomk)을 출력하도록 한다. 이러한 공통전압 제어부(140)의 상세한 구조를 후술한다.The common voltage control unit 140 includes a predetermined storage means and stores an optimum common voltage level for minimizing flicker according to image data. In addition, the common voltage control unit 140 analyzes the image data received by the external system or the timing control unit 130 to select a compensated common voltage that minimizes flicker in each pixel PX according to the current image, and common control The signal CSS is applied to the common voltage generator 150 to output the common voltages Vcom1 to Vcomk through the common wiring CL. A detailed structure of the common voltage control unit 140 will be described later.

도면에서는 공통전압 제어부(140)가 타이밍 제어부(130)내의 회로블록으로 내장된 구조를 예시하고 있으나, 타이밍 제어부(130)와는 별도의 IC로 구비될 수도 있다. In the drawing, a structure in which the common voltage control unit 140 is incorporated as a circuit block in the timing control unit 130 is illustrated, but may be provided as an IC separate from the timing control unit 130.

공통전압 발생부(150)는 공통제어신호(CSS)에 대응하여 액정패널(100)상의 각 화소(PX)에 공통전압(Vcom1 ~ Vcomk)을 공급한다.The common voltage generator 150 supplies common voltages Vcom1 to Vcomk to each pixel PX on the liquid crystal panel 100 in response to the common control signal CSS.

상세하게는, 공통전압 발생부(150)는 전압 분압을 통해 복수의 공통전압을 생성하는 저항 스트링과, 이를 선택적으로 출력하는 셀렉터부를 구비하고 있으며, 생성한 다수의 공통전압을 공통제어신호(CSS)에 대응하여 각 공통배선(CL)에 선택적으로 출력하게 된다. 공통제어신호(CSS)는 현재 영상에 대하여 플리커가 최소화되도록 하는 공통전압들을 선택하고 해당 화소(PX)들에 공급하게 된다. 여기서, 각 공통배선(CL)은 동일 수평선, 수직선 또는 블록내의 화소(PX)들과 연결될 수 있으며, 도면에서는 각 수직선상의 화소(PX)이 동일 공통배선(CL)에 연결되는 구조를 예시하고 있다. 따라서, 동일 수직선상의 화소(PX)에는 동일한 공통전압(Vcom1 ~ Vcomk)들이 인가되며, 수평선상의 화소(PX)에는 서로 공통전압(Vcom1 ~ Vcomk)들이 인가될 수 있으나, 이웃한 수직선상의 화소(PX)들의 화소전압이 동일할 경우, 동일한 레벨의 공통전압이 인가될 수도 있다. Specifically, the common voltage generator 150 includes a resistance string that generates a plurality of common voltages through voltage dividing, and a selector that selectively outputs them, and uses a common control signal (CSS) for generating a plurality of common voltages. ), it is selectively output to each common wiring (CL). The common control signal CSS selects common voltages for minimizing flicker with respect to the current image and supplies them to the pixels PX. Here, each common line CL may be connected to the same horizontal line, vertical line, or pixels PX in the block, and the drawing illustrates a structure in which pixels PX on each vertical line are connected to the same common line CL. . Accordingly, the same common voltages Vcom1 to Vcomk may be applied to the pixel PX on the same vertical line, and the common voltages Vcom1 to Vcomk may be applied to the pixel PX on the horizontal line. ) Have the same pixel voltage, a common voltage of the same level may be applied.

이러한 구조에 따라, 본 발명의 실시예에 따른 공통전압 발생부를 포함하는 액정표시장치는, 표시되는 영상에 따라 최적의 공통전압을 선택적으로 출력하게 됨으로써, 킥백전압(?Vp)을 최소화하여 잔상 및 플리커가 개선된 영상을 구현할 수 있는 효과가 있다.According to this structure, the liquid crystal display device including the common voltage generator according to an embodiment of the present invention selectively outputs an optimum common voltage according to the displayed image, thereby minimizing the kickback voltage (?Vp) to minimize afterimages and There is an effect of implementing an image with improved flicker.

이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치의 공통전압 제어부의 구조를 설명한다.Hereinafter, a structure of a common voltage control unit of a liquid crystal display device according to an exemplary embodiment of the present invention will be described with reference to the drawings.

도 4는 본 발명의 실시예에 따른 액정표시장치의 공통전압 제어부를 나타낸 도면이다.4 is a diagram illustrating a common voltage control unit of a liquid crystal display according to an exemplary embodiment of the present invention.

도 4를 참조하면, 본 발명의 액정표시장치의 공통전압 제어부는, 상기 영상 데이터(RGB)를 수집하는 데이터 수집부(141), 하나이상의 공통전압 레벨이 저장된 메모리부(145), 상기 메모리부(145)로부터 상기 영상 데이터의 수집결과에 따라 상기 공통전압 레벨을 독출하는 보상값 판단부(143) 및, 상기 공통전압 레벨을 선택하기 위한 공통전압 제어신호(CCS)를 생성하는 제어신호 생성부(147)를 포함한다. Referring to FIG. 4, the common voltage control unit of the liquid crystal display device of the present invention includes a data collection unit 141 for collecting the image data RGB, a memory unit 145 storing one or more common voltage levels, and the memory unit. Compensation value determination unit 143 for reading out the common voltage level according to the result of collecting the image data from 145, and generating a control signal for generating a common voltage control signal CCS for selecting the common voltage level Includes part 147.

데이터 수집부(141)는 각 화소(PX)에 대응하는 영상 데이터(RGB)를 수집한다. 상세하게는, 화소(PX)의 화소전극에는 데이터 전압이 인가되고, 공통전극에는 공통전압이 인가됨에 따라, 화소(PX)에는 화소전압이 충전되며, 이는 상기 영상 데이터(RGB)에 대응된다. 이에 따라, 데이터 수집부(141)를 통해 영상 데이터(RGB)를 수집함으로써, 그 결과를 이용하여 각 화소(PX)에 인가되는 화소전압 및 이로 인한 플리커 정보를 추정할 수 있다. The data collection unit 141 collects image data RGB corresponding to each pixel PX. Specifically, as the data voltage is applied to the pixel electrode of the pixel PX and the common voltage is applied to the common electrode, the pixel voltage is charged to the pixel PX, which corresponds to the image data RGB. Accordingly, by collecting the image data RGB through the data collection unit 141, the pixel voltage applied to each pixel PX and the resulting flicker information may be estimated using the result.

보상값 판단부(143)는 전송되는 영상 데이터 수집결과에 따라 킥백전압(ΔVp)을 최소화하는 공통전압 레벨을 판단하게 된다. 상세하게는, 보상값 판단부(143)는 수신한 영상 데이터에 기초하여 초기 공통전압에 의해 발생하는 잔상 및 플리커 특성을 판단하게 되며, 메모리부(145)에 저장된 영상 데이터에 따른 킥백전압(ΔVp)이 최소가 되는 공통전압, 즉 최적의 공통전압 레벨을 독출한다. The compensation value determination unit 143 determines a common voltage level that minimizes the kickback voltage ΔVp according to the result of collecting the transmitted image data. In detail, the compensation value determination unit 143 determines the afterimage and flicker characteristics generated by the initial common voltage based on the received image data, and the kickback voltage (ΔVp) according to the image data stored in the memory unit 145 The common voltage at which) is the minimum, that is, the optimum common voltage level is read out.

메모리부(145)는 영상 데이터에 따른 잔상 및 플리커가 최소인 최적의 공통전압 레벨을 저장하고 있으며, 보상값 판단부(143)의 요청에 따라 해당 데이터를 제공한다. 메모리부(145)에 저장되는 데이터는 플리커 측정장치(미도시) 등을 통해 미리 설정된 플리커별 최적의 공통전압 레벨에 관한 데이터를 포함하고 있다. 이러한 데이터는 설계자의 의도에 따라 새로운 데이터로 갱신될 수 있다.The memory unit 145 stores an optimum common voltage level in which afterimages and flicker according to the image data are minimum, and provides the corresponding data according to the request of the compensation value determination unit 143. The data stored in the memory unit 145 includes data on an optimal common voltage level for each flicker set in advance through a flicker measuring device (not shown). These data can be updated with new data according to the intention of the designer.

특히, 메모리부(145)는 내 최적의 공통전압을 저장하기 위해, 8비트 0 ~ 255 gray 구동 액정표시장치일 경우, 통상의 127 gray 및 0 gray 패턴의 표시시 발생하는 플리커 정도뿐만 아니라, 0 ~ 255 gray 사이의 계조레벨을 소정의 범위씩 그룹화하고, 각 그룹에 대한 플리커가 최소인 공통전압 레벨이 저장된다.In particular, in order to store the optimal common voltage within the memory unit 145, in the case of an 8-bit 0 to 255 gray driving liquid crystal display, not only the degree of flicker generated when displaying the normal 127 gray and 0 gray patterns, but also 0 The gradation levels between ~ 255 gray are grouped by a predetermined range, and a common voltage level with a minimum flicker for each group is stored.

일 예로서, 127 gray 및 255 gray에서 발생하는 잔상 및 플리커 특성은 상이하며, 그 사이의 계조레벨에서 발생하는 플리커는 그 정도에 차이가 있다. 이에 따라, 소정의 그룹, 0 ~ 32 gray, 32 ~ 64 gray, ..., 127 ~ 159 gray, ..., 223 ~ 255 gray 등과 같이, 플리커 특성이 유사한 범주의 계조레벨들을 그룹화하고 현재 입력되는 영상 데이터가 어느 그룹에 속하는지 검출하여 그 검출결과를 보상값 판단부(143)에 제공하게 된다.As an example, afterimages and flicker characteristics occurring in 127 gray and 255 gray are different, and flicker occurring in gradation levels between them is different in degree. Accordingly, gradation levels of a category with similar flicker characteristics, such as a predetermined group, 0 to 32 gray, 32 to 64 gray, ..., 127 to 159 gray, ..., 223 to 255 gray, are grouped, and the current input It detects which group the image data to belong to, and provides the detection result to the compensation value determination unit 143.

제어신호 생성부(147)는 보상값 판단부(143)에 의해 판단된 공통전압레벨에 따라 공통제어신호(CCS)를 생성하는 역할을 한다. 각 공통전압은 수직선, 수평선 또는 블록 단위로 공급되며, 제어신호 생성부(147)는 분류된 각 화소들에 해당하는 레벨의 공통전압이 인가될 수 있도록 공통전압 발생부에 공통제어신호(CSS)를 인가한다.The control signal generation unit 147 serves to generate a common control signal CCS according to the common voltage level determined by the compensation value determination unit 143. Each common voltage is supplied in units of a vertical line, a horizontal line, or a block, and the control signal generator 147 provides a common control signal (CSS) to the common voltage generator so that a common voltage of a level corresponding to each of the classified pixels can be applied. Is applied.

여기서, 상기 공통전압은 수직선, 수평선 또는 블록내의 화소들에 대한 화소전압의 평균계조레벨에 대응하는 레벨이 이용된다. 이는 동일 공통배선으로 연결되는 화소들이라 하더라도 충전되는 화소전압은 다른 전압레벨일 수 있으며, 화소간 편차를 최소화하기 위해 화소간 평균값을 이용한다. Here, the common voltage is a vertical line, a horizontal line, or a level corresponding to an average gradation level of pixel voltages for pixels in a block. This means that even if the pixels are connected by the same common wiring, the charged pixel voltage may have a different voltage level, and an average value between pixels is used to minimize the difference between pixels.

이하, 도면을 참조하여 본 발명의 실시예에 따른 공통전압 발생부의 구조를 설명한다.Hereinafter, a structure of a common voltage generator according to an embodiment of the present invention will be described with reference to the drawings.

도 5는 본 발명의 실시예에 따른 공통전압 발생부의 구조를 나타낸 도면이다.5 is a diagram showing the structure of a common voltage generator according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 공통전압 발생부(150)는 제1 및 제2 기준전압(ref1, ref2)을 분압하는 저항 스트링(152), 공통제어신호(CSS)에 대응하여 상기 저항 스트링(152)에 의해 분압된 전압들을 선택하여 복수의 공통전압을 생성하는 셀렉터부(154) 및 상기 복수의 공통전압을 상기 공통배선(CL1 ~ CLk)에 출력하는 출력버퍼부(156)을 포함한다.5, the common voltage generator 150 of the present invention is a resistance string 152 for dividing the first and second reference voltages ref1 and ref2, and the resistance string in response to the common control signal CSS. And a selector unit 154 for selecting voltages divided by 152 to generate a plurality of common voltages, and an output buffer unit 156 for outputting the plurality of common voltages to the common wirings CL1 to CLk. .

저항스트링(152)은 직렬로 연결된 다수의 저항(R1)으로 구성될 수 있으며, 출력단이 셀렉터부(154)에 연결된다. 이러한 저항스트링(152)은 기준이 되는 제1 및 제2 기준전압(ref1, ref2)을 입력받아 두 전압을 분압하여 다양한 레벨의 전압을 생성하고, 이를 셀렉터부(154)에 전달한다. 상기 제1 및 제2 기준전압(ref1, ref2)은 전원공급부(미도시)로부터 제공될 수 있다.The resistance string 152 may be composed of a plurality of resistors R1 connected in series, and an output terminal is connected to the selector unit 154. The resistance string 152 receives the first and second reference voltages ref1 and ref2 serving as a reference, divides the two voltages to generate voltages of various levels, and transmits the voltages to the selector unit 154. The first and second reference voltages ref1 and ref2 may be provided from a power supply unit (not shown).

셀렉터부(154)는 멀티플렉서(multiplexer) 또는 디코더(decoder)로 구성될 수 있으며, 공통제어신호(CCS)에 응답하여 저항스트링(152)으로부터 출력되는 다수의 전압들 중, 각 공통배선에 해당하는 하나의 전압을 선택하여 출력한다.The selector unit 154 may be composed of a multiplexer or a decoder, and among a plurality of voltages output from the resistance string 152 in response to a common control signal (CCS), Select and output one voltage.

출력버퍼부(156)부는 출력이득이 1인 다수의 연산증폭기(OP1)를 포함할 수 있으며, 셀렉터부(154)로부터 출력되는 전압을 공통전압(Vcom1 ~ Vcomk)으로써 각 공통배선(CL1 ~ CLk)에 출력하게 된다. 여기서, 출력되는 공통전압(Vcom1 ~ Vcomk)들은 공통제어신호(CCS)에 의해 영상 데이터가 고려되어 선택된 신호이므로 킥백전압에 대한 보상값이 반영된 공통전압이다. The output buffer unit 156 may include a plurality of operational amplifiers (OP1) having an output gain of 1, and the voltage output from the selector unit 154 is used as a common voltage (Vcom1 to Vcomk) for each common wiring (CL1 to CLk). ) Will be printed. Here, since the output common voltages Vcom1 to Vcomk are signals selected by considering image data by the common control signal CCS, they are common voltages reflecting the compensation value for the kickback voltage.

이러한 구조에 따라, 본 발명의 공통전압 발생부는 분할된 공통배선에 플리커에 최적화된 공통전압을 공급할 수 있다. According to this structure, the common voltage generator of the present invention can supply a common voltage optimized for flicker to the divided common wiring.

한편, 상기 실시예는 액정패널의 각 화소들이 동일수직선상에서 공통배선을 공유하는 구조에 관한 것이며, 이하 도면을 참조하여 각 화소들이 블록단위로 공통배선을 공유하는 구조에 대하여 설명한다.Meanwhile, the embodiment relates to a structure in which pixels of a liquid crystal panel share a common wiring on the same vertical line, and a structure in which each pixel shares a common wiring in a block unit will be described below with reference to the drawings.

도 6은 본 발명의 다른 실시예에 따른 액정표시장치의 블록단위로 분할된 화소구조를 나타낸 도면이고, 도 7은 도 6의 액정표시장치에서 액정패널과 공통전압 발생부가 연결되는 구조를 나타낸 도면이다.6 is a diagram illustrating a pixel structure divided into blocks of a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 7 is a diagram illustrating a structure in which a liquid crystal panel and a common voltage generator are connected in the liquid crystal display of FIG. 6 to be.

도 6 및 도 7을 참조하면, 본 발명의 다른 실시예에 따른 액정표시장치는, 복수의 화소(PX)가 정의된 액정패널(200)을 포함하며, 액정패널(200)은 기판상에 수직 방향으로 복수의 게이트배선(GL)과 복수의 데이터배선(DL)이 매트릭스 형태로 교차 형성되어 있고, 그 교차지점에는 적어도 하나의 박막트랜지스터(T)와 액정캐패시터(Clc), 그리고 스토리지 캐패시터(Cs)를 포함하는 화소(PX)가 정의되어 있다.6 and 7, a liquid crystal display device according to another exemplary embodiment of the present invention includes a liquid crystal panel 200 in which a plurality of pixels PX is defined, and the liquid crystal panel 200 is vertical on a substrate. In the direction, a plurality of gate lines GL and a plurality of data lines DL are cross-formed in a matrix form, and at the intersection point, at least one thin film transistor T, a liquid crystal capacitor Clc, and a storage capacitor Cs A pixel PX including) is defined.

상기 박막트랜지스터(T)의 게이트전극은 게이트 배선(GL)에 연결되어 있고, 소스전극은 데이터 배선(DL)에 연결되어 있으며, 드레인전극은 공통전극과 대향하는 화소전극과 연결되어 있다. The gate electrode of the thin film transistor T is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode is connected to the pixel electrode facing the common electrode.

또한, 공통전극은 수직방향으로 형성되는 복수의 공통배선(CL)과 연결되어 있으며, 특히 소정개의 화소(PX)들의 공통전극은 하나의 공통배선(CL)과 연결되어 있다. 도면에서는 수직 및 수평방향으로 4×4 화소가 하나의 공통배선(CL)과 연결되어 하나의 블록(BLK[k,l], k,l은 자연수)를 이루는 구조를 예시하고 있으나, 각 블록(BLK[1,1] ~ BLK[k,l])에 포함되는 화소(PX)의 개수는 이에 한정되는 것은 아니며, 액정표시장치의 크기 및 해상도에 따라 하나의 블록(BLK[k,l])에 속하는 화소(PX)의 개수는 달라질 수 있다.In addition, the common electrode is connected to a plurality of common wirings CL formed in the vertical direction, and in particular, the common electrode of the predetermined pixels PX is connected to one common wiring CL. The drawing illustrates a structure in which 4×4 pixels are connected to one common wiring CL in vertical and horizontal directions to form one block (BLK[k,l], k,l are natural numbers), but each block ( The number of pixels PX included in BLK[1,1] ~ BLK[k,l]) is not limited thereto, and one block BLK[k,l] according to the size and resolution of the liquid crystal display device The number of pixels PX belonging to may vary.

하나의 블록(BLK[k,l])에 속하는 화소의 개수가 많아질수록 공통전압 발생부(250)의 구조는 단순해지는 반면 화질보상 성능은 낮아지며, 화소의 개수가 적어질수록 공통배선의 개수는 증가하고 화질보상 성능은 높아짐에 따라, 설계자는 이러한 특성을 고려하여 블록의 구조를 결정하여야 한다. As the number of pixels belonging to one block BLK[k,l] increases, the structure of the common voltage generator 250 becomes simpler, while the image quality compensation performance decreases. As the number of pixels decreases, the number of common wirings As is increased and the image quality compensation performance increases, the designer has to decide the structure of the block in consideration of these characteristics.

또한, 각 블록(BLK[1,1] ~ BLK[k,l])들은 서로 다른 공통배선(CL)과 연결되며, 공통전압 발생부(250)로부터 서로 다른 공통전압(Vcom[1,1] ~ Vcom[k,l])을 인가받게 된다. 즉, 각 블록(BLK[1,1] ~ BLK[k,l])마다 영상 데이터에 따라 공통전압(Vcom[1,1] ~ Vcom[k,l])레벨이 다르게 설정될 수 있다. 여기서, 공통전압(Vcom[1,1] ~ Vcom[k,l])레벨은 블록내 화소(PX)들에 해당하는 영상 데이터의 평균값에 의해 결정된다. In addition, each of the blocks BLK[1,1] to BLK[k,l] are connected to different common wirings CL, and different common voltages Vcom[1,1] from the common voltage generator 250 ~ Vcom[k,l]) is authorized. That is, for each block BLK[1,1] to BLK[k,l], the common voltage Vcom[1,1] to Vcom[k,l] may be set differently according to the image data. Here, the level of the common voltage Vcom[1,1] to Vcom[k,l] is determined by the average value of image data corresponding to the pixels PX in the block.

이러한 블록단위의 분할구조는 수직선 형태의 플리커 현상보다는 국부적인 잔상문제를 개선하는 데 보다 유리하다.This block-by-block division structure is more advantageous in improving the local afterimage problem than the vertical line-shaped flicker phenomenon.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been described in detail above, those of ordinary skill in the art will appreciate that various modifications and other equivalent embodiments are possible therefrom.

100 : 액정패널 110 : 게이트 구동부
120 : 데이터 구동부 130 : 타이밍 제어부
140 : 공통전압 제어부 150 : 공통전압 발생부
GL : 게이트배선 DL : 데이터 배선
CL : 공통배선 PX : 화소
T : 박막트랜지스터 Clc : 액정캐패시터
Cs : 스토리지 캐패시터 RGB : 영상데이터
aRGB : 정렬된 영상데이터 Ts : 타이밍 신호
GCS : 게이트 제어신호 SCS : 데이터 제어신호
Vdata : 데이터 전압 CCS : 공통제어신호
Vcom1 ~ Vcomk : 공통전압100: liquid crystal panel 110: gate driver
120: data driving unit 130: timing control unit
140: common voltage control unit 150: common voltage generator
GL: Gate wiring DL: Data wiring
CL: Common wiring PX: Pixel
T: thin film transistor Clc: liquid crystal capacitor
Cs: storage capacitor RGB: image data
aRGB: Aligned image data Ts: Timing signal
GCS: Gate control signal SCS: Data control signal
Vdata: Data voltage CCS: Common control signal
Vcom1 ~ Vcomk: Common voltage

Claims (7)

복수의 게이트 배선 및 데이터 배선이 교차 배치되어 복수의 화소를 정의하고, 상기 복수의 화소가 연결된 복수의 공통배선이 구비된 액정패널;
상기 복수의 게이트 배선 및 데이터 배선에 각각 게이트 구동전압 및 데이터 전압을 인가하는 게이트 구동부 및 데이터 구동부;
상기 게이트 구동부 및 데이터 구동부를 제어하는 타이밍 제어부; 및
복수의 공통전압을 생성하고, 기설정된 단위로 구분된 공통배선마다 대응되는 공통전압을 인가하는 공통전압 발생부를 포함하되,
상기 복수의 화소는 상기 기설정된 단위로 구분되며, 동일한 단위에 포함된 화소들은 상기 복수의 공통배선 중 어느 하나의 공통배선을 공유하고,
상기 단위는 수직선, 수평선 및 블록 중 적어도 하나를 포함하고,
상기 타이밍 제어부는,
하나 이상의 영상 데이터 별로 기설정된 공통전압 레벨이 저장되어 있고, 각 화소에 대응하는 영상 데이터를 수집하고, 수집된 영상 데이터를 분석하여 각 화소의 화소전압을 추정하고, 저장되어 있던 상기 공통전압 레벨 중 상기 추정된 화소전압에 대응하는 공통전압 레벨을 독출하고, 상기 독출한 공통전압 레벨에 기초하여 공통전압 제어 신호를 생성하는 공통전압 제어부를 포함하며,
상기 공통전압 발생부는,
상기 공통전압 제어신호에 기초하여 생성한 공통전압을 해당하는 영상 데이터에 대응하는 화소가 연결된 공통배선에 인가하는, 액정표시장치.A liquid crystal panel in which a plurality of gate lines and data lines are intersected to define a plurality of pixels, and a plurality of common wirings connected to the plurality of pixels are provided;
A gate driver and a data driver for applying a gate driving voltage and a data voltage to the plurality of gate wirings and data wirings, respectively;
A timing controller controlling the gate driver and the data driver; And
And a common voltage generator for generating a plurality of common voltages and applying a corresponding common voltage to each common wiring divided by a predetermined unit,
The plurality of pixels are divided into the predetermined unit, and pixels included in the same unit share any one of the plurality of common wirings,
The unit includes at least one of a vertical line, a horizontal line, and a block,
The timing control unit,
A preset common voltage level is stored for each of one or more image data, the image data corresponding to each pixel is collected, the collected image data is analyzed to estimate the pixel voltage of each pixel, and among the stored common voltage levels A common voltage control unit for reading a common voltage level corresponding to the estimated pixel voltage and generating a common voltage control signal based on the read common voltage level,
The common voltage generator,
A liquid crystal display device for applying a common voltage generated based on the common voltage control signal to a common wiring to which a pixel corresponding to corresponding image data is connected. 제 1 항에 있어서,
상기 공통전압은,
동일 수직선, 수평선 또는 블록내의 화소들의 화소전압의 평균레벨에 대응되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
The common voltage is
A liquid crystal display device, characterized in that it corresponds to an average level of pixel voltages of pixels in the same vertical line, horizontal line, or block. 삭제delete 제 1 항에 있어서,
상기 공통전압 제어부는,
상기 영상 데이터를 수집하는 데이터 수집부;
하나이상의 공통전압 레벨이 저장된 메모리부;
상기 메모리부로부터 상기 영상 데이터의 수집결과에 따라 상기 공통전압 레벨을 독출하는 보상값 판단부; 및
상기 공통전압 레벨을 선택하기 위한 공통제어신호를 생성하는 제어신호 생성부
를 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 1,
The common voltage control unit,
A data collection unit collecting the image data;
A memory unit storing one or more common voltage levels;
A compensation value determination unit reading the common voltage level according to a result of collecting the image data from the memory unit; And
A control signal generator generating a common control signal for selecting the common voltage level
Liquid crystal display device comprising a. 제 1 항에 있어서,
상기 공통전압 발생부는,
제1 및 제2 기준전압을 분압하는 복수의 저항으로 이루어지는 저항스트링;
공통제어신호에 대응하여 상기 저항스트링에 의해 분압된 전압들을 선택하여 상기 복수의 공통전압을 생성하는 셀렉터부; 및
상기 복수의 공통전압을 상기 공통배선에 출력하는 복수의 연산증폭기로 이루어지는 출력버퍼부
를 포함하는 것을 특징으로 하는 액정표시장치.The method of claim 1,
The common voltage generator,
A resistance string made of a plurality of resistors for dividing the first and second reference voltages;
A selector unit for generating the plurality of common voltages by selecting voltages divided by the resistance string in response to a common control signal; And
An output buffer unit comprising a plurality of operational amplifiers that output the plurality of common voltages to the common wiring
Liquid crystal display device comprising a. 제 1 항에 있어서,
상기 블록은,
k × l(k,l는 자연수) 화소들이 하나의 블록을 이루는 것을 특징으로 하는 액정표시장치.The method of claim 1,
The block,
A liquid crystal display device, characterized in that k × l (k,l are natural numbers) pixels form one block. 기설정된 단위로 구분된 복수의 화소와 연결되는 복수의 공통배선이 구비되는 액정패널을 포함하는 액정표시장치의 공통전압 발생부로서,
제1 및 제2 기준전압을 분압하는 저항스트링;
공통전압 제어신호에 대응하여 상기 저항스트링에 의해 분압된 전압들을 선택하여 복수의 공통전압을 생성하는 셀렉터부; 및
상기 복수의 공통전압을 상기 공통배선에 출력하는 출력버퍼부를 포함하되,
상기 기설정된 단위로 구분된 복수의 화소 중 동일한 단위에 포함된 화소들은 상기 복수의 공통배선 중 어느 하나의 공통배선을 공유하고,
상기 단위는 수직선, 수평선 및 블록 중 적어도 하나를 포함하고,
상기 공통전압 제어신호는,
사전에 저장되어 있던 하나 이상의 영상 데이터 별로 기설정된 공통전압 레벨 중 현재 수집된 각 화소에 대응하는 영상 데이터를 분석하여 추정된 각 화소의 화소전압에 대응하여 독출된 공통전압 레벨에 따른 공통전압을 생성하도록 하는 것이며,
상기 출력버퍼부는,
상기 공통전압 제어신호에 기초하여 생성된 공통전압을 해당하는 영상 데이터에 대응하는 화소가 연결된 공통배선에 인가하는, 공통전압 발생부.As a common voltage generator of a liquid crystal display device including a liquid crystal panel provided with a plurality of common wirings connected to a plurality of pixels divided by a predetermined unit,
A resistance string for dividing the first and second reference voltages;
A selector unit for generating a plurality of common voltages by selecting voltages divided by the resistance string in response to a common voltage control signal; And
Including an output buffer unit for outputting the plurality of common voltages to the common wiring,
The pixels included in the same unit among the plurality of pixels divided by the predetermined unit share any one of the plurality of common wirings,
The unit includes at least one of a vertical line, a horizontal line, and a block,
The common voltage control signal,
Generates a common voltage according to the read common voltage level in response to the estimated pixel voltage of each pixel by analyzing the image data corresponding to each pixel currently collected among the preset common voltage levels for one or more previously stored image data Is to do,
The output buffer unit,
A common voltage generator for applying a common voltage generated based on the common voltage control signal to a common wiring to which a pixel corresponding to corresponding image data is connected.
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