KR102245085B1 - 반도체 소자 테스트를 위한 공간 변환기 - Google Patents

반도체 소자 테스트를 위한 공간 변환기 Download PDF

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고대진
정정영
이승진
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Abstract

본 발명은 반도체 소자 테스트를 위한 공간 변환기에 관한 것으로서, 세라믹 기판의 상부 및 하부 중 적어도 어느 하나에 적층되어 외부 장치와 전기적 연결을 하는 다층 인터페이스 패턴 기판에 있어서 스택 비아의 직경을 스태거 비아의 직경 보다 작게 형성하여 스택 비아의 딤플(Dimple) 현상 내지 그로 인한 회로 패턴의 딤플 현상을 방지하여 전기적 연결 특성을 향상시킬 수 있다.

Description

반도체 소자 테스트를 위한 공간 변환기{Space Transformer for testing semiconductor device}
본 문서는 반도체 소자 테스트를 위한 공간 변환기에 관한 것으로서, 특히 인터페이스 패턴 기판 내의 비아 형성 기술에 관련된다.
반도체 집적회로 소자의 집적도가 높아짐에 따라, 반도체 집적회로에 대한 검사 공정을 수행하는 검사 장치 또한 높은 정밀도가 요구된다. 예컨대, 대표적인 반도체 집적회로 칩의 검사 장비로서 프로브 장치가 널리 이용되고 있다. 고집적화된 반도체 집적회로 칩에 대한 검사 공정에 부응하기 위해서는, 상기 반도체 집적회로 칩에 접속되는 프로브 핀들의 미세 피치화가 구현되어야 한다. 이를 위해, 프로브(Probe)들의 피치와 반도체 소자 단자의 피치 간의 차이를 보상해 주는 소위 공간 변환기(Space Transformer, STF)가 프로브 카드에 결합되어 사용되고 있는데, 통상 이 공간 변환기는 저온 동시 소성 세라믹 재질(Low Temperature Co-fired Ceramics, LTCC)의 기판으로 구성된다.
공간 변환기는 세라믹 기판 및 인터페이스 패턴 기판을 포함하여 구성되고, 세라믹 기판은 세라믹 그린시트를 전극, 비아 등 도전성 패턴과 함께 수백 ℃ 내지 1000℃ 정도의 저온에서 동시 소성(Low Temperature Co-firing)을 통해 제작되어 회로의 전기적 불량 없이 양호한 전도성이 달성될 수 있다.
그러나 인터페이스 패턴 기판(Interface pattern substrate)은 폴리이미드(PI) 재질을 기반으로 제조되는데, 폴리이미드와 도전성 패턴을 저온 동시 소성에 의해 제조되는 것이 아니므로 회로의 단선(Open) 등 전기적 불량이 발생할 수 있어 이를 해결하는 것이 요구되고 있다. 특히 스택 비아의 전기적 특성에 문제가 발생할 수 있다.
한국특허공보(공개공보번호: 10-2016-0110588, “반도체 장치 및 그 제조 방법”)는 세라믹 기판 내의 스택 비아의 상부 형상을 돌출 형상으로 하여 전도성을 향상하는 기술이 개시되어 있으나 인터페이스 패턴 기판 내의 스택 비아의 전기적 불량을 개선하는 방법에 대해 개시되어 있지 않고 있고, 한국특허공보(등록공보번호: 10-1431915, “예비 공간 변환기 및 이를 이용하여 제조된 공간 변환기, 그리고 상기 공간 변환기를 구비하는 반도체 소자 검사 장치”)는 절연 패턴층이 개시되어 있으나 스택 비아의 전기적 특성을 개선하는 방법에 대해 개시되어 있지 않다.
본 발명은 반도체 소자 테스트를 위한 공간 변환기에 관한 것으로서, 인터페이스 패턴 기판 내의 스택 비아의 딤플(Dimple) 현상 내지 그로 인한 회로 패턴의 딤플 현상을 방지하여 전기적 연결 특성을 향상시키는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 일 양상에 따른 반도체 소자 테스트를 위한 공간 변환기는,
세라믹 몸체와 도전성 패턴이 동시 저온 소성되어 형성된 세라믹 기판 및
상기 세라믹 기판의 상부 및 하부 중 적어도 어느 하나에 적층되어 외부 장치와 전기적 연결을 하는 다층 인터페이스 패턴 기판을 포함하고,
상기 다층 인터페이스 패턴 기판은,
복수개의 도전성 비아가 일렬로 배치되고 전기적으로 연결된 스택 비아
복수개의 도전성 비아가 비아가 일렬로 배치되지 않고 전기적으로 연결된 스태거 비아 및
상기 스택 비아 및 스태거 비아를 지지하는 절연 몸체를 포함하고,
상기 스택 비아와 상기 스태거 비아는 전기 도금 공정에 의해 형성되고, 상기 스택 비아의 직경(d)은 상기 스태거 비아의 직경(D) 보다 더 작게 형성되어 있다.
본 발명은 공간 변환기를 구성하는 인터페이스 패턴 기판 내의 스택 비아 의 직경을 스태거 비아의 직경 보다 작게 하여, 스택 비아의 딤플 현상 내지 그로 인한 회로 패턴의 딤플 현상을 방지할 수 있어 인터페이스 패턴 기판의 전체적인 전기적 연결 특성 및 테스트 신뢰성을 향상시킬 수 있다.
도 1은 반도체 소자 테스트를 위한 공간 변환기의 단면을 설명하는 도면이다.
도 2는 스택 비아의 직경과 스태거 비아의 직경을 도시한 도면이다.
도 3은 스택 비아의 직경이 스태거 비아의 직경 보다 더 작게 형성된 다층 인터페이스 패턴 기판의 단면을 도시한 도면이다.
도 4는 도 3의 또 다른 일 실시예에 따라, 멀티 스택 비아가 구비된 다층 인터페이스 패턴 기판의 단면을 도시한 도면이다.
도 5는 멀티 스택 비아의 직경과 스태거 비아의 직경을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
도 1은 반도체 소자 테스트를 위한 공간 변환기의 단면을 설명하는 도면이다. 도시된 바와 같이, 공간 변환기(1000)는 세라믹 기판(100), 다층 인터페이스 패턴 기판(200)을 포함하여 구성될 수 있다.
세라믹 기판(100)은 세라믹 몸체(103)와 도전성 패턴이 동시 저온 소성(Low Temperature Co-firing)되어 형성된다. 도전성 패턴은 회로 패턴(101), 도전성 비아(102-1, 102-2)를 포함하여 구성된다. 도전성 패턴은 가장 전도성이 높고 비교적 저온에서 용융되는 은(Ag) 또는 은 합금 소재가 바람직하다.
세라믹 몸체(103)는 세라믹 재질로 이루어져 있으며, 구체적으로 글래스, 알루미나 성분이 포함되어 있고 절연성을 가지고 있다.
세라믹 기판(100)은 도시된 바와 같이 다층일 경우, 복수개의 도전성 비아가 일렬로 배치되고 전기적으로 연결된 스택 비아(102-1)와, 복수개의 도전성 비아가 일렬로 배치되지 않고 전기적으로 연결된 스태거 비아(102-2)로 구분될 수 있다.
다층 인터페이스 패턴 기판(200)은 상기 세라믹 기판의 상부 및 하부 중 적어도 어느 하나에 적층되어 외부 장치와 전기적 연결을 수행할 수 있다. 상기 외부 장치는 프로브 카드 및 반도체 소자(DUT, Device Under Test)를 의미할 수 있다(도시 생략). 반도체 소자는 웨이퍼, LED, 패키지 된 칩 등 제한이 없다.
다층 인터페이스 패턴 기판(200)은 박막 구조로서 공간 변환기(1000)의 상부와 하부에 적층되어 있을 수 있고, 도시된 바와 같이 상부에는 다층 인터페이스 패턴 기판(200), 하부에는 단층 인터페이스 패턴 기판(200')이 각각 적층되어 있을 수 있다. 인터페이스 패턴 기판(200, 200')은 전극과 프로브가 구비되어 세라믹 기판(100)과 프로브 카드/반도체 소자를 전기적으로 인터패이싱하는 기능을 수행한다.
도 1에서 다층 인터페이스 패턴 기판(200)의 일부 영역(A, 점선 영역)을 확대하고 상세하게 재도시하면, 다층 인터페이스 패턴 기판(200)은, 복수개의 도전성 비아가 일렬로 배치되고 전기적으로 연결된 스택 비아(202-1, Stacked via), 복수개의 도전성 비아가 일렬로 배치되지 않고 전기적으로 연결된 스태거 비아(202-2, Staggered via)를 포함할 수 있다. 일반적으로 도전성 패턴을 집적화하기 위해 다층 구조를 형성하는 과정에서 공간적 및 전기적 특성을 최적화하기 위해 스택 비아와 스태거 비아를 형성한다.
복수개의 도전성 비아가 일렬로 배치된다는 의미는 완전한 일렬을 의미하는 것이 아니라 실질적으로 일렬로 볼 수 있는 정도로 넓고 탄력적으로 해석되어야 한다.
상기 스택 비아와 상기 스태거 비아는 전기 도금 공정에 의해 형성될 수 있고, 절연성을 가지는 절연 몸체(203)를 레이저로 천공하고, 전기 도금 처리에 의해 도전성 물질(예, Cu)을 그 천공에 채워 스택 비아와 스태거 비아를 형성할 수 있다. 절연 몸체(203)는 폴리이미드 성분의 몸체일 수 있다.
그런데, 스택 비아와 스태거 비아의 직경이 클수록 도금 물질이 그 천공에 완전히 채워지지 않게 되는 불완전한 필링으로 인해 딤플(Dimple) 현상이 발생하게 되고, 이로 인해 스택 비아와 스태거 비아의 상부에 적층되는 회로 패턴(201)이 도시된 바와 같이 함몰되는 딤플(Dimple) 현상이 발생한다. 이러한 딤플은 스태거 비아(202-2)의 형성에 있어서는 전도성(전기적 특성)에 문제가 되지 않으나, 스택 비아(202-1)의 형성에서는 일렬로 스태킹(Stacking)하는 과정에서 전도성에 문제를 초래하여 단선(Open)이 발생하거나, 접촉이 불량(Defective)하여 저항이 증가될 수 있다.
따라서, 일 실시예에 따른 공간 변환기(1000)에 있어서, 스택 비아(202-1)의 직경은 스태거 비아(202-2)의 직경 보다 더 작게 하여 스택 비아로 인한 딤플 현상을 억제할 수 있다. 통상 도전성 비아의 직경이 작을수록, 도전성 비아의 딤플 현상이 작아지게 된다.
도 2는 스택 비아의 직경과 스태거 비아의 직경을 도시한 도면이다. 도 2의 (a)는 원형상의 스택 비아의 직경이고, 도 2의 (b)는 원형상의 스태거 비아의 직경을 나타낸다. 도시된 바와 같이, 스택 비아(202-1)의 직경(d)은 스태거 비아(202-2)의 직경(D) 보다 더 작다(d < D). 이로 인해 스택 비아의 전기적 특성을 향상시킬 수 있다.
일 실시예에 따라, 스택 비아의 직경(d)은 스태거 비아의 직경(D)의 25% 이상에서 50% 이하의 범위를 가질 수 있다.
도 3은 스택 비아(202-1)의 직경(d)이 스태거 비아(202-2)의 직경(D) 보다 더 작게 형성된 다층 인터페이스 패턴 기판의 단면을 도시한 도면이다. 도시된 바와 같이, 다층 인터페이스 패턴 기판(200)은 복수개의 도전성 비아가 일렬로 배치되고 전기적으로 연결된 스택 비아(202-1)와, 복수개의 도전성 비아가 일렬로 배치되지 않고 전기적으로 연결된 스태거 비아(202-2)를 포함한다.
스택 비아(202-1)와 스태거 비아(202-2)는 전기 도금 공정에 의해 형성되고, 스택 비아의 직경(d)은 스태거 비아의 직경(D) 보다 더 작다. 이로 인해 스택 비아(202-1) 형성 과정에서 딤플이 발생하지 않아 다층 인터페이스 패턴 기판(200)의 전기적 특성에 문제가 발생하지 않는다. 반면에 스태거 비아의 형성 과정에서는 딤플이 발생할 수 있지만 이로 인해 전기적 특성에 문제가 발생하지 않을 수 있다.
도 4는 도 3의 또 다른 일 실시예에 따라, 멀티 스택 비아가 구비된 다층 인터페이스 패턴 기판의 단면을 도시한 도면이다. 도시된 바와 같이, 도 3의 다층 인터페이스 패턴 기판(200)은 멀티 스택 비아(202-1', Multi-stack via)를 포함하여 구성될 수 있다.
멀티 스택 비아(202-1')는 인터페이스 패턴 기판(200)의 동일층에 복수개(n)의 스택 비아를 배치되도록 형성될 수 있는데, 2개를 배치되도록 할 수 있고 도시된 바와 같이 3개가 배치되도록 형성될 수 있다. 이로 인해 멀티 스택 비아(202-1') 전체의 저항을 낮출 수 있다(저항 ∝ 1/nd).
도 5는 멀티 스택 비아의 직경과 스태거 비아의 직경을 도시한 도면이다. 도 2의 (a)는 멀티 스택 비아의 직경이고, 도 2의 (b)는 스태거 비아의 직경을 나타낸다. 도시된 바와 같이, 스택 비아(202-1)는, 원형상을 가지는 복수개의 스택 비아가 서로 인접하여 배치되도록 형성된 멀티 스택 비아(202-1')로 구성될 수 있다.
예를 들어, 도시된 바와 같이 멀티 스택 비아(202-1')는 직경, d를 가지는 3개의 스택 비아로 구성되고 서로 인접하게 배치되도록 형성되어 있고, 스태거 비아(202-2)는 직경, D를 가지는 단일의 비아로 형성될 수 있다. D는 약 60um이고, d는 약 20um일 수 있다.
일 실시예에 따라, 스태거 비아(202-2)의 직경(D)은 멀티 스택 비아(202-1')의 직경(d)의 합과 같을 수 있다(D = n X d). 도 5의 경우, D = 3d를 만족할 수 있다. 이로 인해 스태거 비아의 저항과 스택 비아의 저항 간에 균형이 달성되어 정교하고 신뢰성 있는 테스트가 수행될 수 있다.
위와 같이, 직경의 합이 같다는 의미는 수학적으로 완전히 동일한 것을 의미하는 것이 아니라, 제품 제조를 고려한 사회 통념상 실질적으로 동일하게 볼 수 있는 정도를 포함하도록 탄력적으로 해석되어야 한다.
도 6 및 도 7은 또 다른 일실시예에 따른 멀티 스택 비아를 설명하는 도면이다. 도 6과 같이, 공간 변환기의 다층 인터페이스 패턴 기판(200)은 상부층(Upper layer) 멀티 스택 비아와 하부층(Lower layer) 멀티 스택 비아로 구성되고, 상부층 멀티 스택 비아와 하부층 멀티 스택비아는 서로 일부의 영역만 중첩(Overlapped only in part area)되도록 배치되도록 형성될 수 있다. 도시된 바와 같이, 상부층 멀티 스택 비아는 3개의 스택 비아가 역삼각형 모양으로 인접 배치되도록 형성될 수 있고, 하부층 멀티 스택 비아는 3개의 스택 비아가 정삼각형 모양으로 인접 배치되도록 형성될 수 있다. 이로 인해 도 7과 같이, 공간 변환기의 상측에서 보았을 때 상부층 멀티 스택 비아와 하부층 멀티 스택 비아는 서로 일부의 영역만 중첩되도록 배치된다. 이와 같이 배치하는 이유는, 직경이 작은 스택 비아 일지라도 미비한 딤플이 발생하기 마련이고, 딤플 현상은 스택 비아의 중심 영역(C)으로 갈수록 두드러지므로 가장자리 영역 간에 접촉시키는 것이 전기적 특성을 향상시키는데 유리하기 때문이다.
1000 : 공간 변환기
100 : 세라믹 기판
101, 201 : 회로 패턴
200 : 다층 인터페이스 패턴 기판
203 : 절연 몸체
102-1, 202-1 : 스택 비아
102-2, 202-2 : 스태거 비아

Claims (4)

  1. 반도체 소자 테스트를 위한 공간 변환기에 있어서,
    세라믹 몸체와 도전성 패턴이 동시 저온 소성되어 형성된 세라믹 기판; 및
    상기 세라믹 기판의 상부 및 하부 중 적어도 어느 하나에 적층되어 외부 장치와 전기적 연결을 하는 다층 인터페이스 패턴 기판;을 포함하고,
    상기 다층 인터페이스 패턴 기판은,
    복수개의 도전성 비아가 일렬로 배치되고 전기적으로 연결된 스택 비아;
    상기 스택 비아를 구성하는 복수개의 도전성 비아 상에 적층된 적어도 하나의 회로 패턴;
    복수개의 도전성 비아가 비아가 일렬로 배치되지 않고 전기적으로 연결된 스태거 비아; 및
    상기 스택 비아 및 스태거 비아를 지지하는 절연 몸체를 포함하고,
    상기 스택 비아와 상기 스태거 비아는 전기 도금 공정에 의해 형성되고, 스택 비아 및 회로 패턴의 딤플 현상을 방지하기 위하여, 상기 스택 비아의 직경(d)은 상기 스태거 비아의 직경(D) 보다 더 작은 공간 변환기.
  2. 제1항에 있어서,
    상기 스택 비아의 직경은 상기 스태거 비아의 직경의 25% 이상에서 50% 이하의 범위를 가지는 공간 변환기.
  3. 제1항에 있어서,
    상기 스택 비아는,
    복수개의 스택 비아가 서로 인접하여 배치되도록 형성된 멀티 스택 비아로 구성된 공간 변환기.
  4. 제3항에 있어서,
    상기 멀티 스택 비아는,
    상부층 멀티 스택 비아와 하부층 멀티 스택 비아로 구성되고, 상부층 멀티 스택 비아와 하부층 멀티 스택비아는 서로 일부의 영역만 중첩되도록 배치되도록 형성된 공간 변환기.
KR1020200139821A 2020-10-27 2020-10-27 반도체 소자 테스트를 위한 공간 변환기 KR102245085B1 (ko)

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JP2011222928A (ja) * 2010-03-26 2011-11-04 Kyocera Corp 配線基板およびプローブカード
KR20170039745A (ko) * 2014-09-30 2017-04-11 가부시키가이샤 무라타 세이사쿠쇼 다층 기판
JP6589990B2 (ja) * 2015-09-30 2019-10-16 株式会社村田製作所 プローブカード用積層配線基板およびこれを備えるプローブカード

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