KR102235755B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 소자는 기본 소자, 상기 기본 소자의 적어도 일 방향에 형성되는 중간층 및 상기 기본 소자에 대향하는 방향에서 상기 중간층에 형성되는 금속층을 포함할 수 있으며, 중간층 내부에는 중간층에 대한 전압의 인가에 따라서 전도성 필라멘트가 생성될 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCT ELEMENT AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근에 대부분의 전자 장치에는 데이터의 기록을 위해 반도체 기반의 메모리 소자가 설치되어 있다. 이러한 반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분 가능하다. 휘발성 메모리 소자로는 에스램(SRAM), 디램(DRAM) 등이 존재하고, 비휘발성 메모리 소자로는 플래시 메모리(flash memory), 롬(ROM) 또는 비휘발성램(NVRAM) 등이 존재한다.
플래시 메모리 소자는 비휘발성의 특성을 가지면서도 자유롭게 정보를 입력 및 출력할 수 있어 근래에 다양한 전자 장치에서 이용되고 있다. 플래시 메모리 소자 중에 낸드 플래시(NAND flash) 메모리 소자는 트랜지스터의 게이트 산화층에 정보를 저장하도록 설계된 것이다. 낸드 플래시 메모리 소자는 높은 동작 속도와 우수한 안정성을 가지고 있어 여러 분야에서 연구되어 왔고, 이에 따라 기술적으로 많이 발전해왔다. 그러나, 이와 같은 낸드 플래시 메모리 소자는 게이트 영역의 공정의 난이도가 높고, 쓰기 및 삭제 동작의 반복에 따라 게이트 누설 전류가 발생하는 문제점이 있었다. 또한, 주로 적층 기술과 플로팅 게이트(floating gate) 위주로 낸드 플래시 소자에 대한 연구가 진행되고 있어, 트랜지스터의 성능 향상에 대한 연구는 상대적으로 부족한 편이다. 구체적으로 낸드 플래시 메모리 소자는 적층형 구조로 제작되어 있어 성능 향상을 위한 공정을 추가하기 어렵고, 또한 메모리 기능을 수행하는 플로팅 게이트(floating gate)의 안정성 및 신뢰성을 개선하기 어렵다.
대한민국 등록특허 제1622868호 미합중국 등록특허 제9847480호
본 발명은 우수한 성능과 높은 안정성을 갖는 반도체 소자 및 그의 제조 방법을 제공하는 것을 해결하고자 하는 과제로 한다.
상술한 과제를 해결하기 위하여 반도체 소자 및 그의 제조 방법이 제공된다.
반도체 소자는, 기본 소자, 상기 기본 소자의 적어도 일 방향에 형성되는 중간층 및 상기 기본 소자에 대향하는 방향에서 상기 중간층에 형성되는 금속층을 포함하되, 상기 중간층에 대한 전압의 인가에 따라서 상기 중간층 내부에 전도성 필라멘트가 생성될 수 있다.
상기 중간층에 인가되는 전압과 반대 극성의 전압의 인가에 따라서 상기 중간층 내부의 상기 전도성 필라멘트가 축소 또는 제거될 수 있다.
상기 전도성 필라멘트의 생성에 따라 온-전류의 크기가 증가할 수 있다.
상기 중간층의 두께는 2 나노미터(nm) 내지 4 나노미터(nm) 사이의 값을 가질 수 있다.
상기 중간층은 원자층 증착 공정을 이용하여 상기 기본 소자의 적어도 일 방향에 형성될 수 있다.
상기 중간층은 유전체를 포함하되, 상기 유전체는 산화하프늄(HfO2), 이산화규소(SiO2), 질화규소(SiN), 산화알루미늄(Al2O3), 산화티타늄(TiO2), 이산화지르코늄(ZrO2) 및 산화아연(ZnO) 중 적어도 하나를 포함할 수 있다.
상기 기본 소자는, 기판 및 상기 기판의 일 방향에 설치되는 소스를 포함하고, 상기 중간층은, 상기 소스에 대응하여 설치되는 제1 중간층을 포함하며, 상기 금속층은, 상기 제1 중간층에 대응하여 형성되는 제1 금속층을 포함할 수 있다.
상기 기본 소자는, 금속 산화막 반도체 전계 효과 트랜지스터(모스펫, MOSFET, Metal-Oxide-Semiconductor Field Effect Transistor), 핀펫(FinFET, Fin Field Effect Transistor), 고 전자 이동성 트랜지스터(HEMT, High Electron Mobility Transistor) 및 구조 접합 전계 효과 트랜지스터(JFET, Junction Field Effect Transistor) 중 적어도 하나를 포함할 수 있다.
반도체 소자의 제조 방법은, 기본 소자의 일 면에 적어도 하나의 중간층이 형성되는 단계 및 상기 적어도 하나의 중간층에, 상기 적어도 하나의 중간층에 대응하는 금속층을 형성하는 단계를 포함할 수 있다. 여기서, 상기 중간층은, 상기 중간층에 대한 전압의 인가에 따라서 상기 중간층의 내부에 전도성 필라멘트가 생성되는 것일 수 있다.
본 발명에 의한 반도체 소자 및 이의 제조 방법에 의할 경우, 향상된 성능과 높은 안정성을 갖는 반도체 소자의 제작 및 구현이 가능하다.
또한, 향상된 성능의 반도체 소자를 저온 공정 하에서 제작할 수 있게 되어 공정 난이도가 낮아지고, 기존의 공정에 높은 난이도의 공정을 부가하지 않고도 향상된 성능의 반도체 소자를 제작할 수도 있게 되기 때문에 반도체 소자의 제작 비용을 절감하고 및 공정 효율성을 개선할 수 있다.
또한, 낮은 전압으로도 쓰기 등의 동작을 수행하면서 또한 게이트 누설 전류의 발생을 방지하거나 최소화할 수 있게 되고, 이에 따라 반도체 소자의 전력 소모를 감소시킬 수 있게 되는 장점도 얻을 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1에 도시된 반도체 소자의 일 실시예에 대한 부분 확대 단면도이다.
도 3은 중간층이 부재한 경우에서의 소스/드레인 접촉의 수직 전류 레벨을 설명하기 위한 도면이다.
도 4는 중간층을 포함한 경우에서의 소스/드레인 접촉의 수직 전류 레벨을 설명하기 위한 도면이다.
도 5는 전도성 필라멘트의 일례를 설명하기 위한 제1 도이다.
도 6은 전도성 필라멘트의 일례를 설명하기 위한 제2 도이다.
도 7은 전도성 필라멘트의 형성 전압을 설명하기 위한 그래프 도면이다.
도 8은 전도성 필라멘트의 안정성을 설명하기 위한 그래프 도면이다.
도 9는 전도성 필라멘트 형성 여부에 따른 반도체 소자의 온-전류의 차이의 일례를 도시한 그래프 도면이다.
도 10은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
이하 명세서 전체에서 동일 참조 부호는 특별한 사정이 없는 한 동일 구성요소를 지칭한다. 이하에서 사용되는 '부'가 부가된 용어는, 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예에 따라 하나의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 복수의 '부'가 하나의 물리적 또는 논리적 부품으로 구현되거나, 하나의 '부'가 복수의 물리적 또는 논리적 부품들로 구현되는 것도 가능하다.
명세서 전체에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 어떤 부분과 다른 부분에 따라서 물리적 연결을 의미할 수도 있고, 또는 전기적으로 연결된 것을 의미할 수도 있다. 또한, 어떤 부분이 다른 부분을 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 부분 이외의 또 다른 부분을 제외하는 것이 아니며, 설계자의 선택에 따라서 또 다른 부분을 더 포함할 수 있음을 의미한다.
'제1' 이나 '제2' 등의 용어는 하나의 부분을 다른 부분으로부터 구별하기 위해 사용되는 것으로, 특별한 기재가 없는 이상 이들이 순차적인 표현을 의미하는 것은 아니다. 또한, 단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함할 수 있다.
이하 도 1 내지 도 9을 참조하여, 반도체 소자의 여러 실시예에 대해서 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 기본 소자(110), 기본 소자(110)의 적어도 일 면에 형성되는 적어도 하나의 중간층(120, 130), 및 적어도 하나의 중간층(120, 130) 각각에 형성되는 금속층(141, 142)을 포함할 수 있다.
일 실시예에 의하면, 기본 소자(110)는 트랜지스터를 포함할 수 있다. 트랜지스터는 전계 효과 트랜지스터(FET, Field Effect Transistor)를 포함할 수 있다. 또한, 전계 효과 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(모스펫, MOSFET, Metal-Oxide-Semiconductor Field Effect Transistor), 핀펫(FinFET, Fin Field Effect Transistor), 고 전자 이동성 트랜지스터(HEMT, High Electron Mobility Transistor) 및/또는 구조 접합 전계 효과 트랜지스터(JFET, Junction Field Effect Transistor) 등을 포함할 수 있으나, 본 발명의 권리범위가 이에 한정되는 것은 아니다. 후술하는 바와 같이 소스(112)와 드레인(113) 등을 필요로 하는 여타의 반도체 소자들 역시 기본 소자(110)의 일례가 될 수 있다.
기본 소자(110)가 금속 산화막 반도체 전계 효과 트랜지스터인 실시예의 경우, 기본 소자(110)는 기판(111), 기판(111)의 적어도 하나의 일 면에 형성된 소스(112, 소스 전극으로 표기 가능함), 기판(111)에 소스(112)와 이격되어 형성되는 드레인(113, 드레인 전극으로 표기 가능함), 및 소스(112)와 드레인(113) 사이에 형성되고 전압의 인가에 따라 소스(112)와 드레인(113) 사이의 전류의 흐름을 제어하는 게이트(118, 게이트 전극으로 표기 가능함)를 포함할 수 있다. 소스(112) 및 드레인(113)은 p형 반도체 또는 n형 반도체를 이용하여 구현될 수 있다. 이 경우, 기판(111)은 소스(112) 및 드레인(113)의 종류에 대응하여 소스(112) 및 드레인(113)과 상이한 반도체(즉, n형 반도체 또는 p형 반도체)를 이용하여 구현될 수 있다. 게이트(118)는 기판(111)의 일 면에 직접 접하여 설치될 수도 있다. 실시예에 따라, 기본 소자(110)는 게이트(118)와 기판(111) 사이에 설치되는 게이트 유전체(119)를 더 포함할 수도 있다. 유전체(119)는 게이트(118)로부터 기판(111)으로 전류가 흐르는 것을 방지한다. 이 경우, 게이트(118)는 게이트 유전체(119)에 설치되어 기판(111)과 직접 접하지 않게 된다. 게이트 유전체(119)는 이산화규소 등을 이용할 수 있으나, 이에 한정되는 것은 아니다. 소스(112)와 드레인(113) 사이에 위치한 기판(111)의 일 부분에는, 소스(112) 및 드레인(113) 사이를 흐르는 전류의 통로 역할을 제공하는 채널이 형성될 수 있다. 채널은 게이트(118)에 전압의 인가 여부에 따라서 형성될 수도 있다. 예를 들어, 채널은 게이트(118)에 전압이 인가된 경우에 형성될 수도 있고 또는 반대로 게이트(118)에 대한 전압의 인가가 차단된 경우에 형성될 수도 있다. 도 1에는 소스(112) 및 드레인(113)이 기판(111)의 동일한 면에 설치되되, 소스(112)가 좌측에, 드레인(113)이 우측에 설치된 것으로 도시되어 있으나, 이는 예시적인 것으로 소스(112) 및 드레인(113)의 위치는 이에 한정되는 것은 아니다.
도 2는 도 1에 도시된 반도체 소자의 일 실시예에 대한 부분 확대 단면도이다.
도 1과 도 2를 참조하면, 반도체 소자(100)는 적어도 하나의 중간층(120, 130), 및 적어도 하나의 중간층(120, 130)에 대응하여 적어도 하나의 중간층(120, 130)에 설치되는 적어도 하나의 금속층(141, 142)을 더 포함할 수 있다.
중간층(120, 130) 및 금속층(141, 142)은 기본 소자(110)의 적어도 일 방향에 설치될 수 있다. 이 경우, 중간층(120, 130) 및 금속층(141, 142)은 소스(112) 및 드레인(113) 중 적어도 하나의 일 면에 접하거나 근접하여 형성된 것일 수도 있다. 구체적으로 외부로 노출된 소스(112)의 일 면에는 중간층(120, 이하 제1 중간층)이 형성되고, 소스(112), 즉 기본 소자(110)가 형성된 방향에 대향하는 제1 중간층(120)의 다른 방향에는 금속층(141, 이하 제1 금속층)이 형성되어 있을 수 있다. 동일하게, 외부로 노출된 드레인(113)의 일 면에도 중간층(130, 이하 제2 중간층)이 형성되되, 드레인(113)이 형성된 방향에 대향하는 제2 중간층(130)의 방향에는 금속층(142, 이하 제2 금속층)이 형성되어 있을 수 있다. 즉, 소스(112), 제1 중간층(120) 및 제1 금속층(141)이 순차적으로 적층되거나 및/또는 드레인(113), 제2 중간층(130) 및 제2 금속층(142)이 순차적으로 적층됨으로써, 기본 소자(110)-중간층(120, 130)-금속층(141, 142)의 구조를 형성하게 된다.
제1 금속층(141) 및 제2 금속층(142)은 소정의 금속 소재를 기반으로 구현될 수 있으며, 실시예에 따라서, 서로 동종의 금속 소재를 이용하여 구현될 수도 있고 또는 서로 이종의 금속 소재를 이용하여 구현될 수도 있다. 여기서, 금속 소재는 금(Au), 구리(Cu), 니켈(Ni), 티타늄(Ti), 이들 각각의 산화물 및/또는 이들과 다른 원소 사이의 화합물 등을 포함할 수 있다. 또한, 제1 금속층(141) 및 제2 금속층(142)은 둘 이상의 금속 소재를 조합하여 구현될 수도 있다. 예를 들어, 제1 금속층(141) 및 제2 금속층(142)은 서로 상이한 금속으로 이루어진 두 개의 금속판을 적층하여 구현될 수도 있다. 또한, 제1 금속층(141) 및 제2 금속층(142)의 형상은 서로 동일하거나 유사할 수도 있고, 서로 상이할 수도 있으며, 예를 들어, 양자 모두 평면판의 형상을 가질 수도 있다. 제1 금속층(141) 및/또는 제2 금속층(142)은 도선이나 금속 회로 등을 통해 외부와 전기적으로 연결될 수 있으며, 외부의 전원(미도시)에 의해 제1 금속층(141) 및/또는 제2 금속층(142) 각각에는 소정 크기의 전압이 인가될 수도 있다.
제1 중간층(120) 및 제2 중간층(130)은 유전체(dielectric material, 유전 물질로도 지칭 가능함)를 이용하여 구현될 수 있다. 유전체는 산화하프늄(HfO2), 산화알루미늄(Al2O3), 이산화지르코늄(ZrO2), 이산화규소(SiO2), 질화규소(SiN), 산화아연(ZnO) 및/또는 산화티타늄(TiO2) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 후술하는 바와 같이 전도성 필라멘트(도 6의 123)의 형성이 가능한 여러 물질이 제1 중간층(120) 및/또는 제2 중간층(130)으로 이용될 수 있다.
실시예에 의하면, 제1 중간층(120) 및/또는 제2 중간층(130)은 소정 두께(h)를 갖는 평면판이나 막 등의 형상으로 구현될 수 있다. 이 경우, 제1 중간층(120) 및/또는 제2 중간층(130)의 두께(h)는 대략 2 나노미터(nm) 내지 4 나노미터(nm) 사이의 값을 가질 수도 있으나, 실시예에 따라서 이보다 더 얇을 수도 있고 또는 더 두꺼울 수도 있다.
제1 중간층(120) 및/또는 제2 중간층(130)은 기본 소자(110)의 일 면에 유전체를 적당한 두께로, 예를 들어 얇게 도포 및 형성시킴으로써 기본 소자(110)에 설치될 수 있다. 이 경우, 제1 중간층(120) 및/또는 제2 중간층(130)은 원자층 증착(ALD, Atomic Layer Deposition) 공정을 이용하여 기본 소자(110)에 형성될 수도 있다. 또한, 제1 중간층(120) 및/또는 제2 중간층(130)은 물리적 기상 증착(PVD, Physical Vapor Deposition) 공정이나 화학적 기상 증착(CVD, Chemical Vapor Deposition) 공정을 이용하여 기본 소자(110)에 형성되는 것도 가능하다. 이들 공정을 통해 제1 중간층(120) 및/또는 제2 중간층(130)을 기본 소자(110)의 소스(112) 및 드레인(113)에 증착시키는 경우에는 새로운 마스크 공정 등을 요구하지 않으므로, 용이하게 기본 소자(110)-중간층(120, 130)-금속층(141, 142)의 구조를 구현할 수 있게 된다.
도 3은 중간층이 부재한 경우에서의 소스/드레인 접촉의 수직 전류 레벨을 설명하기 위한 도면이고, 도 4는 중간층을 포함한 경우에서의 소스/드레인 접촉의 수직 전류 레벨을 설명하기 위한 도면이다. 도 3 및 도 4에서 Ec는 전도대(conduction band)를, Ef는 페르미 준위(Fermi level)을, Ev는 가전자대(valence band)를 의미한다. Ecnl은 전하 중성 준위(charge neutrality level)를 의미한다.
상술한 바와 상이하게, 중간층(120, 130)이 부재하면, 금속층(141, 142)이 기본 소자(110)에 직접 접촉하게 된다. 이 경우, 금속층(141, 142)에 소정의 전압을 인가하면, 도 3에 도시된 바와 같이, 금속층(141, 142)으로부터 기본 소자(110)의 표면, 일례로 소스(112)의 표면 및/또는 드레인(113)의 표면에 전자파동함수가 침투하게 되고, 이에 따라 기본 소자(110)의 표면에 금속 유도 갭 상태(MIGS, Metal-Induced Gap State)가 형성되게 된다. 금속 유도 갭 상태는 강한 페르미 준위 피닝(Fermi level pinning)을 유발하여, 기본 소자(110)의 표면에 높은 쇼트키 장벽(Schottky Barriers)을 형성시킨다. 다시 말해서, 도 3에 도시된 바와 같이, 쇼트키 장벽의 높이(SBH)가 상대적으로 높아지게 되고, 이에 따라 높은 접촉 저항(Contact resistance)이 발생하게 된다. 이와 같이 높은 접촉 저항은 전자의 이동을 저해하게 된다.
반면에, 상술한 바와 같이 기본 소자(110) 및 금속층(141, 142) 사이에 유전체로 형성된 중간층(120, 130)이 삽입되는 경우, 금속층(141, 142)으로부터 전달되는 전자파동함수는, 도 4에 도시된 바와 같이, 중간층(120, 130)에 의해 차단되고, 전자파동함수의 차단에 따라서 기본 소자(110)의 표면에는 금속 유도 갭 상태는 상대적으로 감소되어 형성되거나 또는 거의 형성되지 않게 된다. 또한, 쇼트키 장벽 역시 낮게 형성되게 된다(즉, 쇼트키 장벽의 높이(SBH)가 낮아진다). 이에 따라, 접촉 저항은 상대적으로 감소하게 되고, 전자는 터널링 방식으로 소스(112)나 드레인(113), 중간층(120, 130) 및 금속층(141, 142) 사이를 이동할 수 있게 된다. 전자파동함수는 중간층(120, 130)의 두께(h)가 증가할수록 더 잘 차단될 수 있다. 그러나, 중간층(120, 130)의 두께(h)가 일정 수준 이상으로 증가하면, 전자의 터널링 저항이 증가하게 되고, 이에 대응하여 접촉 저항 역시 증가하게 될 수도 있다.
이에 따라 반도체 소자(100)는 상대적으로 낮은 접촉 저항을 갖게 되고 더 우수한 성능을 가질 수 있게 된다.
도 5는 전도성 필라멘트의 일례를 설명하기 위한 제1 도이고, 도 6은 전도성 필라멘트의 일례를 설명하기 위한 제2 도이다. 도 5 및 도 6은 설명의 편의를 위해서 제1 중간층(120)만을 도시하였으나, 설명되는 내용은 제2 중간층(130)에도 동일하게 적용 가능하다.
도 5 및 도 6을 참조하면, 제1 중간층(120)의 내부(121)에는 전도성 필라멘트(123, CF, Conducting Filament)가 더 형성될 수도 있다. 전도성 필라멘트(123)의 형성은 제1 중간층(140)에 대한 전압의 인가에 따라서 수행될 수 있다. 구체적으로, 일정한 크기의 전압이 제1 금속층(141) 및 기저 소자(100)를 이용하여 제1 중간층(140)에 인가되면, 제1 중간층(120)의 내부(121)에서는 일렉트로포밍(electroforming) 현상(또는 소프트 브레이크 다운(soft breakdown) 현상 등)이 발생하게 되고, 이에 따라 제1 중간층(140)의 내부 공간(121)에 전도성 필라멘트(123)가 형성되게 된다. 이 경우, 인가되는 전압은 대략 5V 또는 그 이하의 전압을 포함할 수 있다. 보다 상세하게는, 제1 금속층(141)에는 소정 크기의 양의 전압 또는 음의 전압이 인가되면, 양의 전압 또는 음의 전압의 인가에 응하여, 제1 중간층(120)의 내부(121)에 산소 공공(122, oxygen vacancy)들이 유입 또는 생성된다. 유입 또는 생성된 산소 공공(122)들은 소스(112)가 배치된 방향으로 이동하고, 제1 중간층(120) 및 소스(112) 사이의 경계면 또는 그 주변에 누적되게 된다. 산소 공공(122)은 누적되어 제1 금속층(141)에까지 성장하고, 최종적으로는 도 6에 도시된 바와 같이, 전도성 필라멘트(123)가 내부 공간(121)에 형성되게 된다. 이때, 전도성 필라멘트(123)는 대략 소스(112)와의 경계면으로부터 대략 제1 금속층(141)과의 경계면까지 연장되어 형성될 수 있다. 이와 같이 생성된 전도성 필라멘트(123)는 제1 중간층(120)의 내부(121)에 전자가 용이하게 이동할 수 있는 경로를 제공한다. 따라서, 접촉 저항의 크기를 상대적으로 감소시키면서, 제1 중간층(120)의 전도성을 상대적으로 증가시킬 수 있게 된다.
상술한 전도성 필라멘트(123)는 인가된 전압과 상이한 극성의 전압을 인가함으로써 제거될 수 있다. 예를 들어, 양의 전압의 인가에 따라 제1 중간층(120)의 내부 공간(121)에 생성된 전도성 필라멘트(123)는 인가된 전압과 반대 극성의 전압, 즉 음의 전압을 인가하면 축소되거나 소멸되어 제거된다. 반대로 음의 전압의 인가에 따라 제1 중간층(120)의 내부 공간(121)에 생성된 전도성 필라멘트(123)는 양의 전압을 인가하면 축소되거나 소멸된다. 따라서, 제1 중간층(120)에 인가되는 전압의 극성을 선택 및 조절함으로써 전도성 필라멘트(123)를 생성 또는 제거를 제어할 수 있게 된다. 또한, 전도성 필라멘트(123)의 생성 및/또는 제거를 통해, 접촉 저항의 조절이 가능해지고, 또한 접촉 저항의 조절을 기반으로 반도체 소자(100)의 온 전류를 변경할 수 있게 된다. 이는 반도체 소자(100)가 메모리 소자(예를 들어, 플래시 메모리 소자)로 이용될 수 있음을 의미한다.
도 7은 전도성 필라멘트의 형성 전압을 설명하기 위한 그래프 도면이다. 도 7은 전도성 필라멘트 형성 전후의 접촉 지점에서의 수직 전류 레벨 차이를 나타낸 것으로 x축은 전압을, y축은 전류를 의미한다.
도 7을 참조하면, 일렉트로포밍이 발생한 이후(즉, 전도성 필라멘트(123)가 생성된 경우)에는, 일렉트로포밍이 미 발생한 경우(즉, 전도성 필라멘트(123)가 생성되지 않은 경우)보다 동일한 전압 하에서 상대적으로 더 큰 전류가 발생한다. 다시 말해서, 전도성 필라멘트(123)의 형성에 따라 접촉 저항이 낮아지고 이에 따라 더 큰 전류가 접촉 지점에서 흐르게 된다. 한편, 전도성 필라멘트(123)의 형성에는 높은 전압을 요구하지 않는다. 이는 반도체 소자(100)가 저 전압(일례로 5V 이하의 전압)으로도 정보의 쓰기(write) 동작을 수행할 수 있음을 의미한다. 종래의 낸드 플래시 소자는 쓰기 동작을 위해 대략 20V의 전압을 요구했던 것과 비교하면, 반도체 소자(100)는 상대적으로 더 낮은 전압으로 쓰기 동작을 수행할 수 있게 되어, 각각의 소자(100)의 전력 소모를 감소시킬 수도 있게 된다.
도 8은 전도성 필라멘트의 안정성을 설명하기 위한 그래프 도면으로, x축은 경과 시간을 y축은 측정된 전류를 의미한다. 또한, 도 8 내에서 삼각형은 -1V의 역방향 바이어스(reverse bias) 전압을 인가하여 전도성 필라멘트를 생성한 이후에 특정 시점에서 측정된 전류를 나타내고, 역삼각형의 1V의 정 방향 바이어스(forward bias) 전압을 인가하여 전도성 필라멘트를 생성한 이후에 특정 시점에서 측정된 전류를 나타낸다.
도 8을 참조하면, 전도성 필라멘트(123)가 형성된 이후에 일정한 시간 또는 주기마다 반복 측정된 전류의 크기는 대략 동일하거나 유사하였다. 이는 역방향 바이어스 전압을 인가한 경우(즉, 음의 전압을 인가한 경우)에도 또는 정 방향 바이어스 전압을 인가한 경우(즉, 양의 전압을 인가한 경우)에도 거의 동일하게 나타났다. 일정 시간 또는 주기마다 측정된 전류를 서로 연결하면, 도 8에 도시된 바와 같이 대체적으로 x축과 평행을 이루는 선분(도 8의 점선)으로 나타난다. 즉, 전도성 필라멘트(123)가 형성된 이후 측정된 전류의 크기는, 시간의 경과에도 불구하고, 대체적으로 유지되는 경향(즉, 변화하지 않는 경향)을 보인다. 이는 생성된 전도성 필라멘트(123)는 중간층(120, 130)의 내부 공간(121)에 안정적으로 유지되고 있음을 의미한다. 이와 같은 전도성 필라멘트(123)의 안정성은 상술한 반도체 소자(100)가 비휘발성 소자로 이용 가능함을 보여주고 있다.
도 9는 전도성 필라멘트 형성 여부에 따른 반도체 소자의 온-전류의 차이의 일례를 도시한 그래프 도면이다. 도 9의 x축은 게이트(118)에 인가되는 전압의 크기를 나타내고, y축은 드레인(113)에 전달되는 전류의 크기를 나타낸다. 흑색 커브는 전도성 필라멘트(123)가 형성되지 않은 경우에서의 게이트(118)에 인가되는 전류와 드레인(113)에 전달되는 전류 사이의 관계를 도시한 것이고, 적색 커브는 전도성 필라멘트(123)가 형성된 경우에서의 게이트(118)에 인가되는 전류와 드레인(113)에 전달되는 전류 사이의 관계를 도시한 것이다.
상술한 바와 같이 전도성 필라멘트(123)의 형성 및/또는 제거는 상술한 반도체 소자(100)가 메모리 성질을 가질 수 있도록 한다. 구체적으로, 도 9에 도시된 바와 같이, 동일한 전압이 게이트(118)에 인가된 상황에서, 전도성 필라멘트(123)가 형성되었을 때 측정되는 온-전류의 크기는 전도성 필라멘트(123)가 형성되지 않았을 때 측정되는 전류의 크기보다 상대적으로 크다. 이와 같은 전류의 차이는 전도성 필라멘트(123)의 형성 여부를 판단할 수 있게 하고, 더 나아가 전도성 필라멘트(123)의 형성을 위한 전압의 인가 여부를 판단할 수 있게 한다. 따라서, 쓰기 동작 시에는 소정의 전압을 인가하여 정보를 기록하고, 읽기(read) 동작 시에는 전류의 크기(또는 전류의 차이 등)를 측정함으로써, 상술한 반도체 소자(100)를 정보를 기록하기 위한 장치, 즉 메모리 장치로 이용하는 것이 가능해진다. 또한, 반도체 소자(100)에 기록된 정보는 쓰기 동작 시에 인가된 전압과 반대 극성의 전압을 인가하여 제거될 수도 있다. 즉, 상술한 반도체 소자(100)를 기반으로 구현된 메모리 장치는 삭제(erase) 동작도 수행할 수 있으며, 또한 소정의 전압(기록 시의 전압과 동일 또는 상이한 극성의 전압)을 다시 인가함으로써 재기록 동작 역시 수행할 수 있다.
이와 같이, 중간층(120, 130)이 부가된 경우, 접촉 저항의 감소에 따라 반도체 소자(100)의 성능(예를 들어, 동작 속도 등)이 종래의 다른 소자(예를 들어, 낸드 플래시 메모리 소자 등)에 비해 상당히 향상될 수 있게 된다. 또한, 상술한 중간층(120, 130)의 형성은 저온 공정 하에서 수행될 수 있으므로, 낸드 플래시 메모리 소자 등에 비해 상대적으로 공정 난이도가 낮은 장점도 있다. 뿐만 아니라, 상술한 반도체 장치(100)는 쓰기 동작 및 삭제 동작의 반복에 기인한 게이트 누설 전류 발생을 방지하거나 최소화할 수 있게 되고, 결과적으로 누설 전류에 따른 소비 전력의 증가 문제를 해결할 수 있게 된다.
상술한 반도체 소자(100)는 다양한 분야에서 다양한 목적으로 위해 이용될 수 있다. 예를 들어, 상술한 반도체 소자(100)는 데이터를 기록하기 위한 메모리 소자 등으로 이용될 수 있으며, 예를 들어, 비휘발성 메모리 소자로 이용될 수도 있다. 또한, 상술한 반도체 소자(100)는 이차원 물질, 일례로 그래핀(Graphene), 흑린(black phosphorus), 이황화몰리브덴(MoS2) 및/또는 텅스텐 디셀레나이드(WSe2) 등을 이용하여 제작된 반도체 소자(예를 들어, 메모리 소자나 수광 소자 등)에도 적용될 수도 있다.
이하 도 10을 참조하여, 반도체 소자의 제조 방법의 일 실시예에 대해 설명하도록 한다.
도 10은 도 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 흐름도이다.
도 10을 참조하면, 반도체 소자의 제조를 위해서 먼저 기본 소자가 준비된다(201). 상술한 바와 같이 기본 소자는 트랜지스터, 일례로 전계 효과 트랜지스터를 포함할 수 있으며, 보다 구체적으로 금속 산화막 반도체 전계 효과 트랜지스터, 핀펫, 고 전자 이동성 트랜지스터 및/또는 구조 접합 전계 효과 트랜지스터 등을 포함할 수 있다.
이어서 기본 소자의 일 면에 적어도 하나의 중간층이 형성될 수 있다(203). 이 경우, 중간층은 기본 소자의 소스 및/또는 드레인의 외부로 노출된 면에 형성될 수 있으며, 실시예에 따라서 기본 소자의 소스 및 드레인 중 어느 하나에 형성될 수도 있고, 또는 소스 및 드레인 양자 모두에 형성될 수도 있다. 중간층은, 예를 들어, 원자층 증착 공정을 이용하여 기본 소자에 형성될 수 있다. 여기서 중간층은 유전체를 이용하여 구현될 수 있으며, 유전체는 예를 들어, 산화 하프늄, 산화알루미늄, 이산화지르코늄, 이산화규소, 질화규소, 산화아연 및/또는 산화티타늄 등을 포함할 수 있다. 그러나, 기본 소자로 이용 가능한 유전체는 이에 한정되는 것은 아니며 전도성 필라멘트가 형성 가능한 다양한 물질이 유전체로 이용될 수 있다. 중간층은 대략 2 나노미터 내지 4 나노미터 사이의 두께로 형성될 수도 있으나, 필요에 따라 이보다 더 두껍거나 더 얇게 중간층을 형성하는 것도 가능하다.
적어도 하나의 중간층이 형성되면, 적어도 하나의 중간층의 일 방향에 금속층이 형성되되, 중간층의 일 방향은 기본 소자가 위치한 방향의 반대 방향일 수 있다(205). 이 경우, 금속층은 중간층 각각마다 대응하여 형성될 수도 있다. 금속층은 소정의 공정을 통해 중간층에 형성될 수 있으며, 예를 들어 스퍼터링(sputtering) 등과 같은 진공 증착 공정을 이용하여 중간층에 형성될 수 있다.
이에 따라 기본 소자-중간층-금속층의 구조를 갖는 반도체 소자가 획득된다. 상술한 바와 같이, 이와 같이 생성된 반도체 소자는 비휘발성 메모리 소자로 이용될 수 있다.
이상 반도체 소자 및 그의 제조 방법의 일 실시예에 대해 설명하였으나, 반도체 소자 및 그의 제조 방법은 오직 상술한 실시예에 한정되는 것은 아니다. 해당 기술 분야에서 통상의 지식을 가진 자가 상술한 실시예를 기초로 수정 및 변형하여 구현 가능한 다양한 반도체 소자 및 제조 방법 역시 상술한 반도체 소자 및 그의 제조 방법의 일 실시예가 될 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성 요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나 다른 구성 요소 또는 균등물에 의하여 대치되거나 또는 치환되더라도 상술한 반도체 소자 및 그의 제조 방법의 일 실시예가 될 수 있다.
100: 반도체 소자 110: 기본 소자
111: 기판 112: 소스
113: 드레인 118: 게이트
119: 게이트 유전체 120: 제1 중간층
121: 내부 공간 122: 산소 공공
123: 전도성 필라멘트 130: 제2 중간층
141: 제1 금속층 142: 제2 금속층

Claims (9)

  1. 기본 소자;
    상기 기본 소자의 적어도 일 방향에 형성되고 유전체인 중간층; 및
    상기 기본 소자에 대향하는 방향에서 상기 중간층에 형성되는 금속층을 포함하되,
    상기 기본 소자는 기판 및 상기 기판의 일 방향에 설치되는 소스를 포함하고,
    상기 중간층은 상기 소스에 대응하여 설치되는 제1 중간층을 포함하고,
    상기 금속층은 상기 제1 중간층에 대응하여 형성되는 제1 금속층을 포함하고,
    상기 제1 중간층에 대한 전압의 인가에 따라서, 상기 제1 중간층 내부에 전도성 필라멘트가 상기 소스와의 경계면으로부터 상기 제1 금속층과의 경계면까지 연장되어 생성되고,
    상기 중간층은 원자층 증착(Atomic Layer Deposition, ALD) 공정, 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정, 및 화학적 기상 증착(Chemical Vapor Deposition, CVD) 공정 중 어느 하나를 이용하여 상기 기본 소자의 적어도 일 방향에 형성되고,
    상기 전도성 필라멘트의 생성에 따라 온-전류의 크기가 증가하고,
    상기 중간층의 두께는 2 나노미터(nm) 내지 4 나노미터(nm) 사이의 값을 갖는,
    반도체 소자.
  2. 제1항에 있어서,
    상기 중간층에 인가되는 전압과 반대 극성의 전압의 인가에 따라서 상기 중간층 내부의 상기 전도성 필라멘트가 축소 또는 제거되는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 중간층은 산화하프늄(HfO2), 이산화규소(SiO2), 질화규소(SiN), 산화알루미늄(Al2O3), 산화티타늄(TiO2), 이산화지르코늄(ZrO2) 및 산화아연(ZnO) 중 적어도 하나를 포함하는 반도체 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 기본 소자는 금속 산화막 반도체 전계 효과 트랜지스터(모스펫, MOSFET, Metal-Oxide-Semiconductor Field Effect Transistor), 핀펫(FinFET, Fin Field Effect Transistor), 고 전자 이동성 트랜지스터(HEMT, High Electron Mobility Transistor) 및 구조 접합 전계 효과 트랜지스터(JFET, Junction Field Effect Transistor) 중 적어도 하나를 포함하는 반도체 소자.
  9. 삭제
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