KR102235331B1 - 반도체 장치 및 웨이퍼의 중 적어도 하나의 3차원 적층, 패키징 및 이종 통합 중 적어도 하나를 위한 스루 고분자 비아(via) 및 이의 제조방법 - Google Patents

반도체 장치 및 웨이퍼의 중 적어도 하나의 3차원 적층, 패키징 및 이종 통합 중 적어도 하나를 위한 스루 고분자 비아(via) 및 이의 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치 및 웨이퍼의 3차원(3D) 적층, 패키징 및 이종 통합을 위한 비아에 관한 것이다. 특히, 본 발명은 비아, 3D 회로 및 반도체 장치에 비아를 제조하기 위한 방법에 관한 것이다. 비아는 평면 외 방향으로, 즉 칩, 장치, 상호연결 층 및 웨이퍼를 수직으로 상호연결하기 위하여 사용되는 상호연결이다.

Description

반도체 장치 및 웨이퍼의 중 적어도 하나의 3차원 적층, 패키징 및 이종 통합 중 적어도 하나를 위한 스루 고분자 비아(via) 및 이의 제조방법{Through-polymer via(TPV) for at least one of three dimensional stacking, packaging and heterogeneous integration of at least one of a semiconductor device and a wafers, and method to manufacture such a via}
본 발명은 반도체 장치 및/또는 웨이퍼의 3차원(3D) 적층, 패키징 및/또는 이종 통합을 위한 비아(via)에 관한 것이다. 특히, 본 발명은 비아, 3D 회로, 및 이에 제한되는 것은 아니나 MEMS를 포함하는 반도체 장치에 비아를 제조하기 위한 방법에 관한 것이다.
비아는 평면 외 방향으로, 즉 칩, 장치, 상호연결 층 및 웨이퍼를 수직으로 상호연결하기 위하여 사용되는 상호연결이다. 이것은 전기적, 광학적 또는 마이크로-유체적 채널을 통해서 수행될 수 있다.
최신식의 비아는 관통-실리콘 비아(through-silicon via, TSV)를 포함한다. TSV는 활성면으로부터 다이(die)의 후면까지 전기적 연결을 확립하기 위하여 실리콘 웨이퍼를 관통하는 비아이다. TSV의 단점은 TSV의 제조에 복잡한 표면의 등각 커버리지, 좁은 고 종횡비 구조물의 충전(filling), 웨이퍼 박막화 및 전기적 연결을 형성하기 위해 사용되는 인터포저(interposer)(예로, 구리)와의 재료 특성 불일치로 인한 웨이퍼의 균열과 같은 상당한 어려움이 종종 수반되는 것이다. 또한, 상호연결 층을 갖는 TSV 인터포저의 정확한 배치 및 전기적 연결은 그 자체로 도전이다.
또 다른 접근법은 관통 몰드 비아(through mold via, TMV)이다. TMV는 일반적으로 에폭시-몰딩-화합물 드릴링 및 잔류물 세척 공정을 이용하여 형성된다. 채널이 형성되면, 비아는 예를 들어, 스크린 인쇄 공정를 이용한 솔더(solder)의 충전으로써 완료된다. 이 공정은 비아의 큰 지름의 채널(d≥450μm), 낮은 종횡비(1:1) 및 솔더의 높은 저항으로 인해 3D 통합을 위해서는 매우 적합하지 않다.
WO 제2006/039633 A2호는 상호연결 소자 및 상호연결 소자를 포함하는 다층 배선 기판의 구조물 및 제조방법을 기재하고 있다.
US 제2006/0267213 A1호는 조립식 고밀도 피드스루(feedthrough)를 포함하는 적층가능한 계층 구조물를 기재하고 있다.
US 제2008/0170819 A1호는 광 통신을 위한 광학 소자, 패키징 기판 및 장치를 기재하고 있다. 패키징 기판은 수지 충전 및 도체를 갖는 비아를 갖는다.
US 제2003/0139032 A1호는 금속 포스트(post) 제조방법을 기재하고 있다.
US 제2003/0173676 A1호는 다층 반도체 장치 및 이의 제조방법을 기재하고 있다.
US 제2010/0218986 A1호는 인쇄 배선판 및 인쇄 배선판의 제조방법을 기재하고 있다.
본 발명의 목적은 선행 기술의 비아 및 비아 제조방법의 단점을 극복하고, 그것의 대안을 제공하는 것이다.
제 1 양태에서, 본 발명은 (a) 지지층 또는 기판 상에 고분자의 마이크로구조물(2)을 제공하는 단계; (b) 상기 마이크로구조물을 제 1 전기 전도성 물질의 층으로 코팅하여 코팅된 마이크로구조물을 제공하는 단계; (c) 상기 코팅된 마이크로구조물을 제 2 전기 절연성 물질내에 캡슐화하여 코팅된 마이크로구조물이 제 2 전기 절연성 물질의 상부 및 하부 표면 사이에 상호연결을 형성하는 단계;를 포함하는, 반도체 장치 및/또는 웨이퍼의 3차원 적층, 패키징 및/또는 이종 통합을 위한 비아(via) (A)의 제조방법에 관한 것이다.
반도체 장치 및/또는 웨이퍼의 3차원 적층, 패키징 및/또는 이종 통합을 위한 비아를 제조하기 위해 이러한 접근은 TSV 및 TMV의 제조 방밥과 같은 최신 공정과 완전히 상이하다. 본 발명의 공정은 비아를 제조하는 것을 첫번째로 두는 반면에, 최신 기술은 비아를 마지막으로 제조하였다.
본 발명의 ‘비아 첫번째’ 접근법의 두드러진 장점은 상기 공정이 단일 단계, 즉 제 2 전기 절연 물질을 제공하는 단계에서 비아와 함께, 반도체 장치, 마이크로유체 장치 및/또는 MEMS와 같은, 시스템의 통합을 위한 공간을 갖는다는 것이다. 따라서, 이 공정은 저비용, 대규모 제조를 위해 유망하다. 이것은 하기의 설명으로부터 명백할 것이다. 추가적인 상호연결 층이 제 2 전기 절연 물질의 상부에 있는 비아의 양쪽에 배치될 수 있음을 주목한다.
바람직한 구현예에서, 고분자는 포토레지스트(photoresist)이다. 적절한 포토레지스트의 예는 SU-8 및 드라이 필름 포토레지스트 라미네이트를 포함한다.
마이크로구조물을 위해 포토레지스트를 사용하는 특별한 장점은 최신식의 관통 몰드 비아(TMV) 또는 실리콘 비아의 치수와 일치하거나 더 나은 치수를 가지고, 복잡한 구조물조차도 높은 정확성 및 재현성으로 생성할 수 있다는 것이다. 또한, 마이크로구조물은 동시적으로 저비용으로 짧은 시간에 제조될 수 있다. 포토레지스트의 노광 및 현상은 30 내지 45분 사이로 걸릴 수 있다.
고분자가 포토레지스트인 경우, 지지층 또는 기판 상에 고분자의 마이크로구조물을 제공하는 단계는, 지지층 또는 기판 상에 포토레지스트 층을 제공하는 단계; 상기 포토레지스트에 마이크로구조물을 패터닝(포지티브 또는 네가티브 포토레지스트가 사용되는지에 따라 포지티브 또는 네가티브) 하는 단계; 상기 포토레지스트를 적절한 파장의 방사선(일반적으로 UV 또는 x-선)에 노출시키는 단계; 상기 포토레지스트를 적절한 포토레지스트 현상액에 노출시키는 단계를 포함한다.
대안으로서, 본 발명의 비아의 생산 비용을 더욱 감소시키기 위하여, 예를 들어 픽 앤 플레이스(pick and place) 장비에 의해, 포토레지스트의 블록과 같은, 조립식 (드라이 필름) 포토레지스트 마이크로구조물이 국소적으로 배치될 수 있다.
바람직하게는, 포토레지스트의 층은 100 μm 내지 750 μm 범위에서 두께를 가진다. 임의의 경우에, 바람직하게는 그것의 가장 넓은 지점에서 마이크로구조물의 높이 및 넓이는 마이크로구조물이 5보다 더 큰, 바람직하게는 10보다 더 큰, 가장 바람직하게는 15보다 더 큰 종횡비를 갖는 것이다. 높은 종횡비는 비아를 포함하는 장치 등의 소형화 관점에서 유리하다.
바람직한 구현예에서, 제 1 전기 전도성 물질은 구리, 니켈, 은 및 금으로 이루어진 군으로부터 선택된다. 구리, 니켈, 은 또는 금의 층으로 마이크로구조물을 코팅하는 단계는 바람직하게는 전해- 또는 무전해-도금, 또는 스퍼터링 및/또는 증발 또는 스크린 인쇄를 통해 달성된다. 구리, 니켈, 은 및 금은 우수한 전도체이고, 전해- 또는 무전해-도금으로 처리될 수 있다.
본 발명의 공정에 따라 제공되는 대부분의 전기 전도성 물질이 기능적인 비아(functioning via)를 제공할 것이라는 것을 유의한다. 구리, 니켈, 은 및 금의 대안은 특정 금속 및 합금, 전도성 고분자, 전도성 세라믹 등을 포함한다. 당업자는 적절한 예를 식별할 수 있다.
예를 들어, 마이크로구조물이 제 2 전기 절연성 물질의 상부 및 하부 표면 사이에 상호연결을 형성하기 위해 상기 코팅된 마이크로구조물을 제 2 전기 절연성 물질 내에 캡슐화하는 단계는 에폭시-몰딩 화합물에서 캡슐화를 포함한다. 에폭시 몰딩 화합물은 비스페놀 A 에폭시 수지과 같은 에폭시 수지이다. 또한, 신축성 전자제품을 위한 용도에서처럼, 세라믹 또는 실리콘 물질을 사용하는 것이 가능할 수 있다. 본 발명의 목적을 위한 적절한 전기 절연성 물질의 예는 당업자에게 알려져 있다. 그러한 물질은 보통 예를 들어, 마이크로전자 분야에서 패키징에서 사용된다.
바람직한 구현예에서, 상기 방법은 (a) 지지층 또는 기판 상에 고분자의 마이크로구조물를 제공하는 단계 및 (b) 상기 마이크로구조물을 제 1 전기 전도성 물질의 층으로 코팅하는 단계에서, 제 3의 전기 전도성 물질의 시드-층을 제공하는 것과 같은 제 1 전기 전도성 물질을 향한 고분자의 마이크로구조물을 활성화하는 중간 단계를 추가로 포함한다.
제 1 전기 전도성 물질을 향한 고분자를 활성화함에 의해, 마이크로구조물을 물질로 코팅하는 단계는 가속된다.
제 1 전기 전도성 물질을 향한 고분자의 마이크로구조물을 활성화하는 목적은 층 간의 접착력을 용이하게 하고, 향상시키기 위함이다.
제 1 전기 전도성 물질을 향한 고분자의 마이크로구조물을 활성화하는 것은 많은 형태를 취할 수 있고, 특정 고분자 및 제 1 전기 전도성 물질에 의존한다. 바람직한 활성화 방법의 예는 도면을 참조하여 하기에 주어진다. 대안적인 활성화 방법은 예를 들어, 표면 처리, 표면(화학적) 변형 및 코팅을 포함한다.
제 2 양태에서, 본 발명은 마이크로구조물이 제 2 전기 절연성 물질의 상부 및 하부 표면 사이에 상호연결을 형성하기 위해 제 2 전기 절연성 물질내에 캡슐된 그 표면에 제 1 전기 전도성 물질의 코팅을 갖는 고분자 마이크로구조물을 포함하는 반도체 층, 반도체 장치, 마이크로시스템, 및/또는 웨이퍼의 3차원(3D) 적층, 패키징 및/또는 이종 통합을 위한 비아에 관한 것이다. 본 발명의 비아는 전기적 상호연결과 같은 적용에 적합할 뿐만 아니라, 광학 또는 마이크로유체 상호연결, 또는 일반적으로 다중-영역 상호연결에서와 같이 적용될 수 있다.
3D 통합을 위한 비아의 장점은 상호연결의 더 짧은 전체 길이; 더 낮은 저항; 신호 지연의 감소 및 기생 용량과 인덕턴스의 회피이다. 본 발명의 비아의 특별한 장점은 소형화, 감소된 제조 복잡성과 비용;‘복잡한’ 마이크로구조물을 만들수 있는 가능성에 관한 것이다.
바람직한 구현예에서, 비아는 본 발명의 방법에 따라 제조된 비아이다.
바람직한 구현예에서, 고분자는 포토레지스트이다.
또한, 바람직하게는 마이크로구조물은 5보다 더 큰, 바람직하게는 10보다 더 큰, 가장 바람직하게는 15보다 더 큰 종횡비를 갖는다.
제 3 양태에서, 본 발명은 회로 층이 본 발명에 따른 하나 이상의 비아에 의해 연결된 다수의 회로 층을 갖는 3D 전기 회로에 관한 것이다. 언급한 바와 같이, 이러한 연결은 전기, 광학 또는 마이크로유체일 수 있다.
제 4 양태에서, 본 발명은 본 발명의 3D 전기 회로를 포함하는 장치에 관한 것이다.
도 1은 제 1 전기 전도성 물질로 코팅된 마이크로필라(micropillar)를 사용한 비아(via) 제조방법의 바람직한 구현예의 상세도를 나타낸다.
도 2는 본 발명의 비아를 갖는 통합된 시스템의 개략도를 나타낸다.
본 발명은 지금부터 도 1 및 2의 도면을 참조하여 더욱 설명될 것이다. 도면은 단지 예시적인 목적으로 제공된 것으로, 본 발명이나 첨부된 청구항을 제한하는 것으로 간주되어서는 안된다.
도 1 참조:
도 1a
기판 층(1) 위에 두꺼운 포토레지스트를 패터닝함으로써 고-종횡비의 마이크로필라(2)를 생성한다. 2개의 상이한 유형의 두꺼운 광민감성 필름을 마이크로필라 제조를 위해 시험하였다. 제 1 유형은 예로, 스피닝 또는 사출 성형에 의해 증착될 수 있는 용매를 갖는 고-점성 액체 형태로 사용될 수 있는 공지된 SU-8 네가티브-톤 포토레지스트이다. 제 2 유형은 SUEX로부터의 드라이 필름 포토레지스트 시트(sheet)이다. 드라이 필름 포토레지스트 시트 사용의 장점은 기판에 시트의 적용이 직접적으로 일정한 두께를 갖는 포토레지스트의 균일한 층의 결과를 초래한다는 것이다. 일반적으로 포토레지스트의 적합한 두께는 100 μm 내지 750 μm 범위이다. 포토레지스트 층의 두께는 그로부터 패터닝되는 마이크로필라의 치수에 따라 결정된다. 필라는 본 발명의 비아를 이용하여 제조된 장치 등의 치수를 최소화하는 것을 용이하게 하기 위하여 고-종횡비를 갖는 것이 바람직하다.
도 1b
마이크로필라(2) 위에 제 1 전기 전도성 물질(4)의 층을 제공하기에 앞서, 마이크로필라 위에 하나의 층, 적합하게 시드층(3)을 제공함으로써 마이크로필라(2)를 먼저 활성화시켰다.
층 증착을 위한 상이한 기술들을 시험하였다. 상기 기술은 (i) 물리적 기상 증착(Physical vapour deposition, PVD) 또는 스퍼터링; 및 (ii) 원자층 증착(Atomic layer deposition, ALD)이다. 시드층은 구리로 (각각) 전해- 및 무전해 도금을 하여 마이크로필라를 활성화시키기 위하여 제공되었다.
필라 위에 구리 또는 알루미늄과 같은 금속 필름의 물리적 기상 증착(PVD) 또는 스퍼터링을 저온에서 반-등각 시드층을 생성하는데 사용하였다. PVD를 입자 오염을 감소하고, 양질의 필름을 제공하기 위하여 초-고 진공에서 수행하였다. 이 방법의 주요 장점은 화학 반응을 통하거나, 그렇치 않으면 추가적인 화합물과의 상호작용에 의한 것과 같은 추가적인 활성화를 요구하지 않기 때문에, 직접 도금 목적을 위해 사용될 수 있는 시드층을 제공하는 것이다. 또한, 스퍼터링된 필름은 스퍼터링될 기판에 우수한 접착력을 갖는다.
원자층 증착(ALD)은 초박형 등각 필름의 증착을 위한 자기-제한 순차적 표면 화학이다. 사용된 물질은 질화 티타늄(TiN)이다. TiN은 전기 전도성이고, 금속에 잘 부착되고, 낮은 가공 온도(<400℃)를 갖는다.
2개의 상이한 ALD 기술인 고온(400℃) ALD 및 150℃ 의 더 낮은 온도에서 수행할 수 있는, 플라즈마 강화된 ALD를 마이크로필라(2) 위에 TiN의 박 등각 층을 생성하기 위해 시험하였다.
그 결과는 TiN의 등각 층, 즉 약 60nm의 두께를 갖는 제 3 시드층(3)이었다. 제 1 전기 전도성 물질로 TiN을 도금하기에 앞서, HF/Pd 용액을 갖는 표면 활성화를 통해 TiN을 추가로 활성화시켰다. HF는 Pd 시딩을 위해 TiN 위에 있는 표면 산화층을 제거하기 위해 사용하였다.
도 1C
제 1 전기 전도성 물질(4)의 층은 시드층(3)의 상부 위에 제공된다.
2개의 상이한 방법이 그때 시드층(3)의 상부 위에 제 1 전기 전도성 물질(4)의 층을 제공하기 위하여 사용되었다.
물리상 기체 증착 또는 스퍼터링에 의해 활성화된 마이크로필라(2)에 대하여, 제 1 전기 전도성 물질(4), 이 경우에는 구리가 전해도금에 의해 직접 제공되었다. 부식을 방지하기 위하여, 금의 추가적인 층이 무전해 도금에 의해 구리 층의 상부에 제공되었다.
ALD에 의해 활성화되고, 추가적으로 HF/Pd 용액으로 활성화된 마이크로필라에 대하여, 무전해 도금이 니켈 층을 증착하기 위하여 이용되었다. 니켈 도금 후, 금 층이 다시 부식을 방지하기 위하여 추가되었다. 두꺼운-필름 응용을 위하여, 구리 층이 다시 니켈 및 금 층 (5-10μm의 두께를 갖음)의 상부 위에 전해도금에 의해 증착되었고, 무전해 도금에 의해 금의 추가적인 필름이 부식을 방지하기 위하여 증착되었다.
도 1d
제 1 전기 전도성 물질(4)이 마이크로필라(2) (및 기판(1)) 위에 제공된 다음, 코팅된 마이크로필라는 제 2 전기 절연성 물질(5)의 층내에 캡술화된다. 이 예에서, 전기 절연성 물질(5)은 에폭시 몰딩 화합물이다. 마이크로필라(2)는 코팅된 마이크로구조물이 제 2 전기 절연성 물질(5)의 상부 및 하부 표면 사이에 상호연결을 형성하도록 캡슐화된다.
도 1e
완성된 비아 A는 기판으로부터 선택적으로 제거되고, 후부(6) 및 상부-측(7) 상호연결 층이 제공된다 (증착되고, 패턴된다).
도 1f-1
마이크로필라(2)는 2a-d와 같은 다양한 형상을 가질 수 있다. 이러한 형상은 선행 기술의 비아 제조 기술로는 쉽게 생성할 수 없다.
도 2 참조. 도 2는 본 발명의 비아를 갖는 통합된 시스템의 개략도를 나타낸다.
통합된 시스템은 본 발명의 비아 A; 상부 상호연결 층 B; 하부 상호연결 층 C; 범프(bump)를 갖는 베어-다이 D; 솔더 범프 E; 베어-다이 직접-결합 F; 결합을 갖는 베어-다이 G; 에폭시 몰딩 화합물 H를 포함한다. 에폭시 몰딩 화합물 H는 캡슐화된 제 2 전기 절연성 물질(5)이다.
본 발명의 비아는 관통 고분자 비아(TPV)로 알려져 있다.
TPV는 3D 통합, 패키징 및 적층을 위한 핵심 기술 원동력이다. TPV는 3D 통합을 위한 신호 전달 시스템을 제공하고, 다수의 반도체 부품, 마이크로시스템(MEMS)을 적층하거나 부품 및 시스템을 다음 레벨 기판에 설치하기 위하여 적합하게 접촉한다. 또한, TPV는 대용량 병렬 제조에 적합하다. 고분자가 포토레지스트인 경우, TPV의 위치는 석판 인쇄술로 정의될 수 있고, 따라서 지극히 정확하다. 따라서, 본 발명은 3D 이종 통합 및 패키징을 위한 마이크로-비아의 저-비용, 대규모 병렬 제조를 위해 제공된다.
TPV는 직접 회로, 반도체 다이, 반도체 장치, 마이크로-프로세서, 마이크로-전자 기계 시스템(MEMS), 고상 조명, LED, OLED 및 고 피치, 고 입력/출력 밀도, 고 종횡비, 저비용, 우수한 전자이동 성능 및 낮은 전기 저항의 조합이 요구되는 기타 (고출력) 전자공학에 적용될 수 있다. TPV는 또한 마이크로유체 또는 광학 특성의 상호작용을 제공하는데 적용될 수 있다.

Claims (13)

  1. (a) 지지층 또는 기판(1) 상에 고분자 마이크로구조(2)를 제공하는 단계로서, 상기 고분자 마이크로구조는 100 ㎛ 내지 750 ㎛ 범위의 두께를 갖고 5 초과의 종횡비를 갖는 포토레지스트로서 구현되고;
    (b) 상기 포토레지스트로 구현된 고분자 마이크로구조(2)를 전기 전도성 물질(4)의 층으로 코팅하여 코팅된 마이크로구조 포토레지스트를 제공하는 단계;
    (c) 상기 코팅된 마이크로구조 포토레지스트를 전기 절연성 물질(5)내에 캡슐화하여 코팅된 마이크로구조 포토레지스트가 전기 절연성 물질(5)의 상부 및 하부 표면 사이에 상호연결을 형성하는 단계;를 포함하는,
    반도체 장치 및 웨이퍼의 중 적어도 하나의 3차원 적층, 패키징 및 이종 통합 중 적어도 하나를 위한 비아(via) (A)의 제조방법.
  2. 제 1항에 있어서,
    종횡비는 10 초과인 것인, 비아(via) (A)의 제조방법.
  3. 제 1항에 있어서,
    종횡비는 15 초과인 것인, 비아(via) (A)의 제조방법.
  4. 제 1항에 있어서,
    전기 전도성 물질(4)은 구리, 니켈, 은 및 금으로 이루어진 군으로부터 선택된 것인, 비아(via) (A)의 제조방법.
  5. 제 1항에 있어서,
    방법은 제 1항의 (a) 및 (b) 단계 사이에
    추가의 전기 전도성 물질의 시드층(3)을 제공함으로써 전기 전도성 물질을 향한 고분자 마이크로구조를 활성화하는 단계를 추가로 포함하는 것인, 비아(via) (A)의 제조방법.
  6. 제 1항에 있어서,
    전기 절연성 물질은 고분자 또는 세라믹 물질인 것인, 비아(via) (A)의 제조방법.
  7. 제 1항에 있어서,
    전기 절연성 물질은 에폭시-몰딩 화합물인 것인, 비아(via) (A)의 제조방법.
  8. 표면에 전기 전도성 물질(4)을 갖는 상호연결 소자 (I)를 포함하는 반도체 장치 및 웨이퍼 중 적어도 하나의 3차원 적층, 패키징 및 이종 통합을 위한 비아(via) (A)로서,
    상기 상호연결 소자 (I)는 전기 절연성 물질(5)내에 캡슐화되어 상호연결 소자 (I)가 전기 절연성 물질(5)의 상부 및 하부 표면 사이에 상호연결을 형성하고,
    상기 상호연결 소자 (I)는 100 ㎛ 내지 750 ㎛ 범위의 두께를 갖고 5 초과의 종횡비를 갖는 마이크로구조 포토레지스트(2)로 이루어지며, 여기서 전기 전도성 물질은 마이크로구조 포토레지스트의 표면에 코팅으로서 제공되는 것을 특징으로 하는 것인, 비아.
  9. 제 8항에 있어서,
    종횡비는 10 초과인 것인, 비아.
  10. 제 8항에 있어서,
    종횡비는 15 초과인 것인, 비아.
  11. 제 8항에 있어서,
    전기 전도성 물질(4)은 구리, 니켈, 은 및 금으로 이루어진 군으로부터 선택된 것인, 비아.
  12. 다수의 회로 층을 갖는 3D 전기 회로로서,
    상기 회로 층은 전기적으로, 광학적으로 또는 유체적으로 제 9항에 따른 하나 이상의 비아(A)에 연결된 것인, 3D 전기 회로.
  13. 제 12항의 3D 전기 회로를 포함하는, 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2010077C2 (en) 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.
WO2016172089A1 (en) 2015-04-21 2016-10-27 Fujifilm Electronic Materials U.S.A., Inc. Photosensitive polyimide compositions
DE102018118765A1 (de) 2018-08-02 2020-02-06 Endress+Hauser SE+Co. KG Hochfrequenzbaustein

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156499A1 (en) * 2004-01-21 2005-07-21 Raluca Dinu Polymer sustained microelectrodes
JP2008078596A (ja) * 2006-09-20 2008-04-03 Irvine Sensors Corp 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体
JP2011507253A (ja) * 2007-12-17 2011-03-03 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 二つの導電層の間の電気的相互接続を作製するための方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5431328A (en) * 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
US6835595B1 (en) * 1999-06-15 2004-12-28 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package
TW502422B (en) * 2001-06-07 2002-09-11 Ultra Tera Corp Method for encapsulating thin flip-chip-type semiconductor device
TW548816B (en) * 2002-01-23 2003-08-21 Via Tech Inc Formation method of conductor pillar
JP2003264253A (ja) * 2002-03-12 2003-09-19 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006108211A (ja) * 2004-10-01 2006-04-20 North:Kk 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
JP2006196728A (ja) * 2005-01-14 2006-07-27 Seiko Epson Corp 電子部品、電気光学装置、及び電子機器
US7768113B2 (en) * 2005-05-26 2010-08-03 Volkan Ozguz Stackable tier structure comprising prefabricated high density feedthrough
US7907801B2 (en) * 2007-01-17 2011-03-15 Ibiden Co., Ltd. Optical element, package substrate and device for optical communication
US8153905B2 (en) * 2009-02-27 2012-04-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board and printed wiring board
KR101023950B1 (ko) * 2009-07-24 2011-03-28 한국과학기술원 전도성 폴리머 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품 및 그 제조방법
NL2010077C2 (en) 2013-01-02 2014-07-03 Univ Delft Tech Through-polymer via (tpv) and method to manufacture such a via.

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156499A1 (en) * 2004-01-21 2005-07-21 Raluca Dinu Polymer sustained microelectrodes
JP2008078596A (ja) * 2006-09-20 2008-04-03 Irvine Sensors Corp 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体
JP2011507253A (ja) * 2007-12-17 2011-03-03 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 二つの導電層の間の電気的相互接続を作製するための方法

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KR20150103719A (ko) 2015-09-11

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