KR102212745B1 - 발광소자 및 조명 장치 - Google Patents
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Abstract
실시 예에 개시된 발광 소자는, 제1도전형 반도체층, 활성층, 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 배치된 제1전극; 상기 발광 구조물 아래에 접촉층; 상기 접촉층 아래에 전도성 지지부재; 및 상기 접촉층과 상기 전도성 지지부재 사이에 접합층을 포함하며, 상기 전도성 지지부재는 다수의 금속층을 포함하며, 상기 다수의 금속층은 제1열 전도율을 갖는 제1금속층과, 상기 제1금속층의 상면 및 하면 중 적어도 하나에 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 제2금속층을 포함하며, 상기 전도성 지지부재는 상기 제1 및 제2금속층이 교대로 적층되는 구조를 포함한다.
Description
실시 예는 발광소자 및 이를 구비한 조명 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 적외선 또는 가시광선의 광을 발생하는 발광 소자의 일종이다.
이러한 발광 다이오드는 패키지화되어 다양한 색을 방출하는 발광 소자로 이용되고 있으며, 발광 소자는 칼라를 표시하는 점등 표시기, 문자 표시기 및 영상 표시기 등의 다양한 분야에 광원으로 사용되고 있다.
실시 예는 발광 구조물 아래에 다층 구조의 전도성 지지부재를 포함하는 발광 소자를 제공한다.
실시 예는 발광 구조물 아래의 전도성 지지부재 내에 170W/m·K 이상의 금속층이 반복적으로 적층된 발광 소자를 제공한다.
실시 예는 발광 구조물 아래에 열 전도율이 170W/m·K 이상인 금속의 함량이 16wt% 내지 60wt% 범위를 갖는 전도성 지지부재를 포함하는 발광 소자를 제공한다.
실시 예는 발광 구조물 아래에 서로 다른 제1 및 제2금속층의 페어가 2페어 이상으로 적층된 전도성 지지부재를 갖는 발광 소자를 제공한다.
실시 예는 발광 구조물 아래에 배치된 다층 구조의 전도성 지지부재에 의해 열 전도율이 개선된 발광 소자를 제공한다.
실시 에는 발광 소자 및 이를 구비한 조명 장치의 신뢰성을 개선시켜 줄 수 있다.
실시 예에 따른 발광 소자는, 제1도전형 반도체층, 활성층, 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 배치된 제1전극; 상기 발광 구조물 아래에 접촉층; 상기 접촉층 아래에 전도성 지지부재; 및 상기 접촉층과 상기 전도성 지지부재 사이에 접합층을 포함하며, 상기 전도성 지지부재는 다수의 금속층을 포함하며, 상기 다수의 금속층은 제1열 전도율을 갖는 제1금속층과, 상기 제1금속층의 상면 및 하면 중 적어도 하나에 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 제2금속층을 포함하며, 상기 전도성 지지부재는 상기 제1 및 제2금속층이 교대로 적층되는 구조를 포함한다.
실시 예는 발광 소자 내에서의 열 전도율을 개선시켜 줄 수 있다.
실시 예는 발광 소자 내에서 균일한 열 전도 분포를 갖는 전도성 지지부재를 제공할 수 있다.
실시 예는 발광 소자의 방열 효율을 개선시켜 줄 수 있다.
실시 예의 발광 소자 및 이를 구비한 조명 장치의 방열 효과를 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 도면이다.
도 2는 도 1의 전도성 지지부재의 예를 나타낸 도면이다.
도 3 내지 도 10은 도 1의 발광 소자의 전도성 지지부재의 다른 예를 나타낸 도면이다.
도 11 내지 도 14는 도 1의 발광 소자의 제조 과정을 나타낸 도면이다.
도 15는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 16은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 17은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
도 2는 도 1의 전도성 지지부재의 예를 나타낸 도면이다.
도 3 내지 도 10은 도 1의 발광 소자의 전도성 지지부재의 다른 예를 나타낸 도면이다.
도 11 내지 도 14는 도 1의 발광 소자의 제조 과정을 나타낸 도면이다.
도 15는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 16은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 17은 실시 예에 따른 발광 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다.
도 1은 제1실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 1을 참조하면, 발광소자(100)는 발광 구조물(135), 보호층(140), 접촉층(150), 반사층(151), 접합층(152), 및 전도성 지지부재(160), 및 제1전극(171)을 포함한다.
상기 발광소자(100)는 복수의 화합물 반도체 예컨대, III족-V족 원소의 화합물 반도체를 포함하며, 가시광선부터 자외선까지의 파장 범위 내에서 선택적으로 발광할 수 있다.
상기 발광 구조물(135)은 복수의 화합물 반도체층을 포함하며, 예컨대, 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함한다. 상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(110) 위에는 제 1전극(171)이 형성되며, 상기 제1전극(171)은 전극 패드를 포함하며, 소정의 패턴으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(171)의 위치는 전류 공급을 위해 상기 제1도전형 반도체층(110)의 상면 중에서 센터 영역 또는/및 에지 영역에 배치될 수 있으며, 그 형상은 원형 또는 다각형으로 형성될 수 있고, 또는 암(arm) 구조로 분기될 수 있다. 상기 제1전극(171)은 상기 제1도전형 반도체층(110)의 상면에 배치되거나, 다른 영역에 배치되어 전기적으로 연결될 수 있다.
상기 제1전극(171)은 금속 예컨대, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au 중에서 단일 금속 또는 합금을 포함하며, 단층 또는 다층으로 형성될 수 있다.
상기 제1도전형 반도체층(110)과 상기 활성층(120) 사이에는 제1클래드층(미도시)이 형성될 수 있다. 상기 제1클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(120)의 밴드 갭 이상으로 형성될 수 있다.
상기 활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함한다. 상기 활성층(120)은 우물층과 장벽층의 주기를 포함한다. 상기 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함하며, 상기 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함할 수 있다. 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, InGaN/AlGaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/InAlGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어로 구현될 수 있다. 상기 우물층/장벽층의 주기는 2주기 이상으로 형성될 수 있으며, 상기 장벽층은 상기 우물층의 밴드 갭보다 넓은 밴드 갭을 가지는 반도체 물질로 형성될 수 있다.
상기 활성층(120)과 상기 제2도전형 반도체층(130) 사이에는 전자 차단층(미도시)이 형성될 수 있다. 상기 전자 차단층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(120)의 밴드 갭 이상으로 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함한다. 상기 제2도전형 반도체층(130)은, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(130)이 p형 반도체층이고, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba을 포함할 수 있다.
상기 제2도전형 반도체층(130)은 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 InGaN/GaN 초격자 구조 또는 AlGaN/GaN 초격자 구조를 포함할 수 있다. 상기 제2도전형 반도체층(130)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(120)을 보호할 수 있다.
상기 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함하는 구조물은 발광 구조물(135)로 정의할 수 있다. 또한 상기 발광 구조물(135)의 도전형을 반대로 배치할 수 있으며, 예컨대 제1도전형 반도체층(110)은 P형 반도체층, 상기 제2도전형 반도체층(130)은 n형 반도체층으로 배치할 수 있다. 상기 발광 구조물(135)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다. 여기서, 상기 p는 p형 반도체층이며, 상기 n은 n형 반도체층이며, 상기 -은 p형 반도체층과 n형 반도체층이 직접 접촉되거나 간접 접촉된 구조를 포함한다. 이하, 설명의 편의를 위해, 발광 구조물(135)의 최 하층은 제2도전형 반도체층(130)으로 설명하기로 한다.
절연층(181)은 상기 발광 구조물(135)의 측면과 상면 일부에 형성될 수 있다. 상기 절연층(181)은 상기 발광 구조물(135)의 표면을 보호하게 된다. 상기 절연층(181)은 투광성 물질은 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다.
상기 보호층(140)은 상기 제2도전형 반도체층(130)의 하면 아래에 배치된 내측부(141) 및 상기 발광 구조물(135)의 측면보다 더 외측에 배치된 외측부(142)를 포함한다. 상기 보호층(140)의 외측부(142)는 상기 발광 구조물(135)의 측면 외측에 노출된다. 상기 보호층(140)은 상기 발광 구조물(135)의 둘레 영역(105)에 노출되며 띠 형상, 고리 형상, 또는 프레임 형상으로 형성될 수 있다. 상기 보호층(140)은 칩 둘레에서, 상기 접촉층(150)과 상기 제2도전형 반도체층(130) 사이의 간격을 이격시켜 줄 수 있다.
상기 보호층(140)은 투광성 물질 예컨대, 절연 물질, 또는 전도 물질로 형성될 수 있으며, 그 물질은 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다. 상기 보호층(140)은 금속 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 접촉층(150)은 상기 제2도전형 반도체층(130)의 하면 내측에 형성된다. 상기 접촉층(150)은 전도성 물질 예컨대, 상기 제2도전형 반도체층(130)과 전기적으로 연결된다. 상기 접촉층(150)은 상기 제2도전형 반도체층(130)과 오믹 접촉된다. 상기 접촉층(150)은 투광성 전도 물질 또는 금속 물질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있으며, 이러한 재료로 한정하지는 않는다.
반사층(151)은 상기 접촉층(150)의 아래에 배치되어, 입사되는 광을 반사시켜 주게 된다. 상기 반사층(151)은 상기 보호층(140)의 하면으로 연장될 수 있으며, 이에 대해 한정하지는 않는다. 상기 반사층(151)은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질 중에서 형성될 수 있다.
상기 반사층(151)과 상기 발광 구조물(135) 사이의 영역에는 전류 블록킹층(145)을 포함한다. 상기 전류 블록킹층(145)은 절연 재질 또는 금속 재질로 형성될 수 있으며, 상기 제1전극(171)과 대응되는 영역에 배치될 수 있다.
상기 반사층(151) 아래에는 접합층(152)이 배치되며, 상기 접합층(152)은 금속 재질 예컨대, Au, Sn, Nb, Pb, In, Mo 중에서 적어도 하나를 포함하고, 단층 또는 서로 다른 물질로 다층으로 형성될 수 있다. 상기 접합층(152)은 상기 반사층(151)과 전도성 지지부재(160) 사이를 접합시켜 주게 된다. 상기 접합층(152)의 일부는 상기 보호층(140)의 하면에 접촉될 수 있다.
상기 전도성 지지부재(160)는 상기 접합층(150)의 아래에 형성될 수 있다. 상기 전도성 지지부재(160)는 금속 지지층으로서, 다층 구조의 금속층일 수 있다.
상기 전도성 지지부재(160)는 서로 다른 복수의 금속층(61,62,63)을 포함하며, 상기 복수의 금속층(61,62,63) 중 적어도 하나 또는 둘은 복수로 배치될 수 있다. 상기 전도성 지지부재(160)은 상기 복수의 금속층(61,62,63) 중 적어도 하나는 제1열 전도율을 갖는 재질을 포함하며, 상기 제1열 전도율은 170 W/m·K 이상 예컨대, 170 W/m·K 내지 400 W/m·K 범위를 포함한다. 상기 전도성 지지부재(160)는 제1열 전도율을 갖는 금속의 함량이 16wt% 이상 예컨대, 16wt% 내지 60wt% 범위를 포함한다. 상기 금속의 함량이 16wt% 미만인 경우, 열 전도 특성이 균일하지 않는 문제가 있으며, 60wt%를 초과한 경우 열 팽창율이 증가되고, 강도가 현저하게 저하되는 문제가 있다.
도 1 및 도 2를 참조하면, 상기 전도성 지지부재(160)는 제1금속층(61), 제2금속층(62) 및 제3금속층(63)을 포함한다. 상기 제1 및 제3금속층(61,63)은 동일한 금속이거나, 제1열 전도율을 갖는 금속일 수 있다. 상기 제1 및 제3금속층(61,63)은 서로 간의 열 전도율의 차이가 30 W/m·K 내지 125 W/m·K 범위의 차이를 갖는 서로 다른 금속을 포함한다. 상기 제2금속층(62)은 상기 제1금속층(61)과 다른 금속 예컨대, 상기 제1금속층(61)의 제1열 전도율보다 낮은 제2열 전도율을 갖는 금속을 포함한다. 상기 제2열 전도율은 170 미만의 열 전도율을 갖는 금속을 포함할 수 있다. 상기 제2금속층(62)은 상기 제1금속층(61)의 제1열 전도율보다 30 W/m·K 이상 낮은 열 전도율을 갖는 물질을 포함한다. 상기 제1, 제2열 전도율의 차이가 30 W/m·K 미만이면, 열 전도율의 개선 효과가 약할 수 있다. 상기 제1 및 제3금속층(61,63)은 상기 제2금속층(62)의 상면 및 하면에 배치된다.
상기 제1금속층(61) 예컨대, 제1열 전도율이 300 W/m·K 이상인 금속은 구리(Cu) 또는 은(Ag)를 포함한다. 또한 상기 제2금속층(62)은 제2열 전도율이 20 W/m·K 내지 150 W/m·K 범위의 금속을 포함한다. 이 경우 제1 및 제2열 전도율의 차이는 140 W/m·K 이상이 될 수 있다. 상기 제2금속층(62)은 몰리브덴(Mo)을 포함한다. 상기 제3금속층(61)은 구리 또는 은을 포함한다. 다른 예로서, 상기 제1, 제3금속층(61,63) 중 적어도 하나 또는 모두는 예로서, 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 제2금속층(62)은 다른 예로서, 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함한다.
상기 제2금속층(62)은 제1 및 제3금속층(61,63) 사이에 접촉된다. 상기 제2금속층(62)은 두 층 사이에서 연성을 개선하여 주어, 열적 안정성 및 접합 안정성을 증가시켜 준다. 또한 제2금속층(62)은 산화에 강한 금속으로 형성될 수 있다. 상기 제1금속층은(61)은 접합층(152)의 하면에 접촉되어, 상기 접합층(152)을 통해 전도되는 열을 효과적으로 제2금속층(62)로 전도하게 된다. 상기 제2금속층(62)는 제3금속층(63)으로 열 전도하게 된다.
상기 전도성 지지부재(160)는 소자를 지지하기 위해 100㎛ 내지 300㎛ 범위의 두께를 포함한다. 상기 전도성 지지부재(160)의 두께가 상기 범위 미만인 경우 열 전도율이 저하되고 소자를 지지하기 위한 강성 확보가 어렵고, 상기 범위를 초과한 경우 칩의 두께가 두꺼워지는 문제가 있다.
도 2와 같이, 상기 전도성 지지부재(160)의 제1 내지 제3금속층 (61,62,63)의 두께(T1,T2,T3)는 10㎛ 이상으로 형성될 수 있다. 예컨대, 제1 및 제3금속층(61,63)의 두께(T1,T3)는 제1열 전도율을 갖기 때문에 제2금속층(62)의 두께(T2)보다는 두껍거나 동일한 두께로 형성될 수 있다. 예를 들면, 상기 각 제1 및 제3금속층(61,63)의 두께(T1,T3)는 10㎛-50㎛ 범위로 형성될 수 있으며, 제2금속층(62)의 두께(T2)는 10㎛-35㎛ 범위로 형성될 수 있다. 상기 제1, 제3금속층(61,63)의 두께(T1,T3)가 상기 범위보다 얇으면 제조 및 취급이 어려울 수 있고, 상기 범위보다 두꺼우면 발광 소자의 두께가 증가하게 될 수 있다.
상기 전도성 지지부재(160)는 예컨대, 상기 접합층(152)으로부터 Cu/Mo/Cu, Cu/Cr/Cu, Ag/Sn/Ag와 같은 적층 구조를 포함할 수 있다. 상기 전도성 지지부재(160)는 서로 반대측에 접합된 제1전도율을 갖는 금속으로 인해 열 전도율을 개선시켜 줄 수 있다.
상기 제1금속층(61) 또는 제3금속층(63)과 상기 제2금속층(62) 사이의 열 전도율의 차이는 30-100 W/m·K 범위의 차이를 갖는 제1적층 구조와, 열 전도율의 차이가 101-200 W/m·K 범위를 갖는 제2적층 구조와, 열 전도율의 차이가 201 W/m·K 이상을 갖는 제3적층 구조를 포함할 수 있다. 예컨대, 제1적층 구조는 Al/Mo, Al/Cr, Al/In와 같은 적층 구조를 포함할 수 있다. 제2적층 구조는, Au/Mo, Cu/Cr, Ag/Sn 중 어느 하나를 포함할 수 있다. 제3적층 구조는, Cu, Ag 또는 Au 중 어느 하나와 Mo, Cr, Sn, In, Ti, Mg 중 어느 하나의 적층 구조를 포함한다. 이러한 제1 및 제3금속층(61,63) 사이에 제2금속층(62)를 배치함으로써, 열 전도율이 높은 금속의 함유량을 증가시켜 줄 수 있다. 발광 소자의 열 전도율은 개선될 수 있다.
도 3을 참조하면, 전도성 지지부재는 제1금속층 내지 제4금속층(61,62,63,64)을 포함한다. 상기 제1 및 제3금속층(61,63)은 제1열 전도율을 갖는 금속을 포함하며, 제2 및 제4금속층(62,64)은 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 금속을 포함한다. 상기 제1 및 제3금속층(61,63)은 서로 동일한 금속 또는 다른 금속으로 형성될 수 있다. 또한 상기 제2 및 제2금속층(62,64)은 서로 동일한 금속 또는 다른 금속으로 형성될 수 있다.
상기 제1, 제3금속층(61,63)은 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 제2금속층(62)은 예로서, 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함한다. 예컨대, 상기 제1 내지 제5금속층(61,62,63,64)은 Cu/Mo/Cu/Mo/Cu와 같은 적층 구조, 또는 Cu/Ni/Al/Ni, Cu/Ni/Cu/Cr, Cu/Mo/Cu/Sn, Cu/Mo/Cu/Ti, Cu/Mo/Al/Mo와 같은 적층 구조로 형성될 수 있다.
도 4를 참조하면, 전도성 지지부재는 제1금속층 내지 제5금속층(61,62,63,64,65)을 포함한다. 상기 제1, 제3 및 제5금속층(61,63,65)은 제1열 전도율을 갖는 금속을 포함하며, 제2 및 제4금속층(62,64)은 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 금속을 포함한다. 상기 제1, 제3 및 제5금속층(61,63,65)은 서로 동일한 금속 또는 서로 다른 금속을 포함한다.
상기 제1, 제3 및 제5금속층(61,63,65)은 예로서, 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 제2 및 제4금속층(62)은 예로서, 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함한다.
상기 제1 내지 제5속층(61,62,63,64,65)은 Cu/Mo/Cu/Mo/Cu와 같은 적층 구조, 또는 Cu/Ni/Al/Ni/Cu, Cu/Ni/Cu/Cr/Cu Cu/Mo/Cu/Sn/Cu, Cu/Mo/Cu/Ti/Cu, Cu/Mo/Al/Mo/Cu와 같은 적층 구조로 형성될 수 있다.
도 5를 참조하면, 전도성 지지부재는 제2열 전도율을 갖는 제1 및 제3금속층(71,73)과, 상기 제1 및 제3금속층(71,73) 사이에 제1열 전도율을 갖는 제2금속층(72)의 적층 구조를 포함한다. 예컨대, 제1금속층/제2금속층/제3금속층(71/72/73)의 적층 구조를 포함하며, 상기 제1금속층 및 제3금속층(71,73)이 동일한 금속인 경우, 제1금속층(71)이 반복 적층될 수 있다.
상기 제1 및 제3금속층(71,73)은 개시된 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함한다. 상기 제2금속층(72)은 개시된 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제3금속층(71,73)은 상기 제2금속층(72)의 상면 및 하면에 배치된다. 상기 제1 및 제3금속층(71,73)은 서로 동일한 물질이거나 서로 다른 물질을 포함할 수 있다. 상기 제1 및 제3금속층(71,73)은 상기 제1열 전도율과의 차이가 30 W/m·K 이상 예컨대, 150 W/m·K 이상의 차이를 갖는 금속을 포함할 수 있다. 상기 제1 및 제3금속층(71,73)의 두께는 제1열 전도율을 갖기 때문에 제2금속층(72)의 두께보다는 두껍거나 동일한 두께로 형성될 수 있다. 예를 들면, 상기 각 제1 및 제3금속층(71,73)의 두께는 10㎛-50㎛ 범위로 형성될 수 있으며, 제2금속층(62)의 두께는 10㎛-35㎛ 범위로 형성될 수 있다. 상기 제1, 제3금속층(61,63)의 두께가 상기 범위보다 얇으면 제조 및 취급이 어려울 수 있고, 상기 범위보다 두꺼우면 발광 소자의 두께가 증가하게 될 수 있다.
도 6을 참조하면, 상기 전도성 지지부재는, 제1 내지 제5금속층(71,72,73,74,75)를 포함한다. 상기 제1, 3 및 5금속층(71,73,75)은 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함한다. 상기 제2 및 제4금속층(72,74)은 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
상기 제1, 3 및 5금속층(71,73,75)은 서로 동일한 금속을 포함하며, 상기 제2, 4금속층(72,74)은 서로 동일한 금속을 포함한다. 즉, 전도성 지지부재는 제1 및 제2금속층(71,72)의 페어가 2페어 이상 반복적으로 적층된 구조이며, 최하층에 제1 또는 제2열 전도율을 갖는 금속층(75)이 배치될 수 있다.
도 7을 참조하면, 전도성 지지부재는 제1금속층(61)/제2금속층(62)의 페어가 교대로 반복되며 2 또는 3페어 이상인 구조를 포함한다. 예컨대, 상기 제1열 전도율을 갖는 금속과 제2열 전도율을 갖는 금속의 페어가 3페어 이상인 구조를 포함한다. 상기 제1금속층(61)은 제1열 전도율을 갖는 금속 중에서 선택되며, 제2금속층(62)은 제2열 전도율을 갖는 금속 중에서 선택될 수 있다. 상기 제1금속층(61)/제2금속층(62)의 페어 구조에 의한 전도성 지지부재의 두께는 100㎛ 내지 300㎛ 범위의 두께를 포함한다. 또한 제1금속층(61)의 두께는, 상기 제2금속층(62)의 두께보다 두꺼울 수 있으며, 이러한 두께 차이는 전도성 지지부재의 열 전도율을 개선시켜 줄 수 있다.
도 8을 참조하면, 전도성 지지부재는 제1 내지 제4금속층(81,82,83,84)을 포함하며, 제1 및 제3금속층(81,83)의 동일한 금속이거나 제2열 전도율을 갖는 금속일 수 있다. 상기 제2 및 제4금속층(82,84)은 동일한 금속이거나 제1열 전도율을 갖는 금속을 포함할 수 있다.
상기 제2금속층(82)은 돌기(82A)를 포함한다. 상기 돌기(82A)는 상기 제1금속층(81)의 외측에서 상기 제1금속층(81) 방향으로 돌출될 수 있다. 상기 돌기(82A)는 상기 제1금속층(81)과 동일한 두께의 높이로 돌출될 수 있다. 상기 돌기(82A)의 상면은 상기 제1금속층(81)의 상면과 동일한 수평 면으로 배치될 수 있다. 상기 제1금속층(81)과 제2금속층의(8) 돌기(82A)는 상기 전도성 지지부재의 상면에 배치되어 접합 효율이 개선될 수 있으며, 또한 제1열 전도율을 갖는 금속을 함량을 증가시켜 줄 수 있어, 전도성 지지부재의 열 전도율은 개선될 수 있다. 다른 예로서, 상기 제2금속층(72)은 제2열 전도율을 갖는 금속일 수 있다.
도 9를 참조하면, 전도성 지지부재는 제1내지 제4금속층(85,86,87,88)을 포함한다. 상기 제1금속층(86)에는 적어도 하나의 홀(85A)을 포함하며, 상기 홀(85A)은 복수개가 서로 이격되어 배치될 수 있다. 제2금속층(86)은 상기 제1금속층(85)의 홀에 배치되는 적어도 하나의 돌기(86A)를 포함하며, 상기 돌기(86A)는 복수개가 서로 이격될 수 있다. 이에 따라 상기 제2금속층(86)의 복수의 돌기(86A)는 상기 제1금속층(85)의 상면에 노출될 수 있다. 상기 제2금속층(86)의 복수의 돌기(86A)는 격자 형상 또는 스트라이프 형상일 수 있으며, 이에 대해 한정하지는 않는다. 상기 제2금속층(86)의 복수의 돌기(86A)는 제1금속층(85)과의 접합 효율이 개선될 수 있고, 또한 접합층과 제1금속층(85) 및 복수의 돌기(86A)와 접촉시켜 줄 수 있다. 이에 따라 제2금속층(86)이 제1열 전도율을 갖는 경우, 전도성 지지부재 내에서의 제2금속층(86)의 금속 함량은 증가될 수 있어, 발광 소자의 열 전도율은 증가될 수 있다. 다른 예로서, 상기 제2금속층(86)은 제2열 전도율을 갖는 금속일 수 있다.
도 10을 참조하면, 전도성 지지부재는 제1 내지 제5금속층(91-95)을 포함한다. 제1, 제3 및 제5금속층(91,93,95)은 동일한 금속일 수 있으며, 제2열 전도율을 갖는 금속일 수 있다. 상기 제2 및 제4금속층(92,94)은 동일한 금속일 수 있으며, 제1열 전도율을 갖는 금속을 포함할 수 있다. 상기 제1열 전도율을 갖는 금속은 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 상기 제2열 전도율을 갖는 금속은 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
상기 제3금속층(93)은 적어도 하나의 홀(93A)을 포함하며, 상기 홀(93A)은 복수개가 서로 이격된다. 상기 복수의 홀(94A)에는 제4금속층(94)의 돌기(94A)가 돌출된다. 상기 제4금속층(94)의 돌기(94A)는 상기 제2금속층(92)과 접합될 수 있다. 다른 예로서, 상기 제4금속층(94)은 제2열 전도율을 갖는 금속일 수 있다.
도 11 내지 도 14는 발광 소자 제조 과정을 나타낸 도면이다.
도 11을 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 II족 내지 VI족 원소 중 2원계 내지 4원계의 화합물 반도체로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다.
또한 상기 기판(101) 위에는 II족 내지 VI족 원소의 화합물 반도체를 이용한 층 예컨대, 질화물 버퍼층(미도시), 언도프드(undoped) 반도체층(미도시) 중 적어도 한 층이 형성될 수도 있다. 상기 버퍼층 및 상기 언도프드 반도체층은 III족-V족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 기판(101) 위에는 복수의 화합물 반도체층을 포함하는 발광 구조물(135)이 형성된다. 상기 발광 구조물(135)은 제1 도전형 반도체층(110)과, 상기 제1 도전형 반도체층(110) 위에 형성된 활성층(120)과, 상기 활성층(120) 위에 형성된 제2 도전형 반도체층(130)을 포함한다.
상기 제1 도전형 반도체층(110)은 n형 반도체층으로, 상기 제2 도전형 반도체층(130)은 p형 반도체층으로 구현할 수 있다. 상기 활성층(120)은 양자 우물층 및 양자 장벽층이 교대로 형성될 수 있다. 상기 발광 구조물(135)은 각 층 사이에 다른 층이 더 삽입될 수 있으며, 이에 대해 한정하지는 않는다.
상기 보호층(140)은 상기 제2도전형 반도체층(130) 위에 마스크 패턴을 형성한 다음 형성되거나, 상기 보호층(140)을 형성한 다음 선택 영역으로 식각할 수 있다. 상기 보호층(140)은 개별 칩(CHIP)을 기준으로 상기 제2도전형 반도체층(130)의 상면 영역 중에서 외측 둘레를 따라 형성되며, 그 형상은 띠 형상, 고리 형상, 프레임 형상 등이 연속적인 패턴으로 형성될 수 있다.
상기 보호층(140)은 투광성 절연층 또는 투광성 전도층으로 형성될 수 있으며, 그 재질은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함한다.
상기 제2도전형 반도체층(130)의 상면에는 전류 블록킹층(145)이 형성될 수 있다.
상기 제2도전형 반도체층(130)의 위에는 접촉층(150)이 형성된다. 상기 접촉층(150)은 상기 제2도전형 반도체층(130) 상의 일부 영역 또는 전 영역에 형성된다. 상기 접촉층(150)은 증착 방식으로 증착될 수 있다.
상기 접촉층(150) 아래에는 반사층(151)이 배치될 수 있으며, 상기 반사층(151)은 증착 또는 도금 방식으로 형성될 수 있다. 상기 반사층(151)은 상기 보호층(140)의 위에 연장되어 형성될 수 있다.
상기 반사층(151)의 위에는 접합층(152)가 배치되며, 상기 접합층(152)는 증착 또는 도금 방식으로 형성될 수 있다.
도 12를 참조하면, 상기 접합층(152) 위에는 전도성 지지부재(160)가 형성될 수 있으며, 상기 전도성 지지부재(160)는 다층 구조의 금속층(61,62,63)을 적층시킨 후 열 압착시켜 접합하게 된다. 상기 다층 구조의 금속층(61,62,63) 중 적어도 하나는 서로 다른 금속을 갖는 금속을 포함하며, 예컨대 제1금속층/제2금속층/제3금속층(61/62/63)의 적층 구조를 포함한다. 상기 제1 및 제3금속층(61,63)은 동일한 재질로 선택될 수 있으며, 제2금속층(62)은 제1 및 제3금속층(61,63)과 다른 재질을 포함한다. 상기 제 1 및 제3금속층(61,63)은 제1열 전도율을 갖는 금속이며, 제2금속층(62)은 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 금속을 포함한다. 상기 제1 및 제3금속층(61,63)은 Cu, Ag, Al, Au 중 적어도 하나 예컨대, Cu를 포함할 수 있다. 상기 제2금속층(62)은 Mo, Cr, Sn, In, Ir, W, Ni, Ti, Zn, Pt, Mg 중 적어도 하나를 포함한다.
상기 제1금속층(61)의 두께는 10㎛-50㎛ 범위를 포함하며, 상기 제1금속층(61)의 두께가 10㎛ 미만인 경우 제조가 어렵고 50㎛를 초과한 경우 열 전도율에 비해 두께 증가 원인이 된다. 상기 제2금속층(62)의 두께는 10㎛ 내지 50㎛ 범위를 포함한다. 상기 제2금속층(62)의 두께가 10㎛ 미만인 경우 제조가 어렵고, 35㎛ 이상인 경우 열 전도율을 저하시키고 전도성 지지부재의 두께를 증가시키게 된다. 상기 제3금속층(63)은 상기 제1금속층(61)의 두께 범위로 형성될 수 있다. 이러한 제1 내지 제3금속층(61,62,63)을 갖는 전도성 지지부재의 두께는 100㎛ 내지 300㎛ 범위를 포함할 수 있다. 이러한 두께가 100㎛ 미만인 경우 열 전도율 저하 및 강성 저하의 원인이 되고, 300㎛ 초과인 경우 열 전도율에 비해 두께가 증가되는 원인이 된다. 상기 전도성 지지부재는 상기의 실시 예에 개시된 금속층들의 적층 구조를 열 압착하는 방식으로 제조할 수 있다.
도 12 및 도 13을 참조하면, 상기 전도성 지지부재(160)를 베이스에 위치시키고 상기 기판(101)을 제거하게 된다. 상기 기판(101)은 물리적 제거 방법으로 제거하게 된다. 상기 물리적 제거 방법은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식(LLO: Laser Lift Off)으로 상기 기판(101)을 분리시켜 준다. 상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 14을 참조하면, 상기 발광 구조물(135)에 대해 아이솔레이션 식각을 수행하여, 칩 둘레 영역(105)을 제거하게 된다. 상기 칩 둘레 영역(105)은 상기 보호층(140)의 외측부 상면이 노출된다.
상기 발광 구조물(135)의 측면과 상면 일부에 절연층(140)이 형성될 수 있다. 상기 절연층(140)은 마스크 패턴으로 마스킹한 후, 마스킹되지 않는 영역에 증착 방식으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 제1 도전형 반도체층(110)의 상면에는 제1전극(171)이 소정의 패턴으로 형성될 수 있다. 상기 제1전극(171)은 이후의 공정 중 선택적으로 형성할 수 있다.
도 15는 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 15를 참조하면, 발광 소자는 광 추출 패턴(111)을 갖는 발광 구조물(135), 보호층(140), 접촉층(150), 반사층(151), 접합층(152), 및 전도성 지지부재(160), 및 제1전극(171)을 포함한다.
상기 광 추출 패턴(111)은 상기 발광 구조물(135)의 제1도전형 반도체층(110)의 상면에 대해 에칭하여 형성하거나, 별도의 금속 산화물로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 16은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 16을 참조하면, 발광 구조물(135), 보호층(140), 접촉층(150), 반사층(151), 접합층(152), 금속 버퍼층(160A), 및 전도성 지지부재(160), 및 제1전극(171)을 포함한다.
상기 금속 버퍼층(160A)는 상기 접합층(152)과 상기 전도성 지지부재(160) 사이에 배치될 수 있다. 상기 금속 버퍼층(160A)은 전도성 지지부재(160)의 제1금속층(61)과 다른 금속일 수 있으며, 예컨대 상기 접합층(152)과 상기 제1금속층(61)에 접합된다. 상기 금속 버퍼층(160A)은 상기 접합층(152)의 금속의 열 전도율보다는 높고 상기 제1열 전도율을 갖는 금속보다는 낮은 열 전도율을 갖는 금속일 수 있다. 예컨대, 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni) 또는 티타늄(Ti) 중 적어도 하나를 포함한다. 상기 금속 버퍼층(160A)의 두께는 상기 제1금속층(61)의 두께보다 얇을 수 있다.
도 17은 도 1의 발광소자를 갖는 조명 장치의 단면도이다.
도 17을 참조하면, 조명 장치는 발광 소자를 갖는 발광 소자 패키지이거나, 보드 상에 칩이 탑재된 구조일 수 있다.
상기 조명 장치는, 캐비티(25)를 갖는 몸체(20)와, 상기 몸체(20)의 캐비티(25)에 배치된 제1리드전극(31) 및 제2리드전극(32)과, 상기 몸체(20)에 배치되어 상기 제1리드전극(31) 및 제2리드전극(32)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 몸체(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상부가 개방된 캐비티(22)의 구조를 갖고 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(31) 및 제2리드 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(31) 및 제2 리드 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다. 예컨대, 상기 발광 소자(100)의 다층 구조의 전도성 지지부재에 의해 상기 제1리드 전극(31)로의 열 전도율은 개선될 수 있다.
상기 발광 소자(100)는 상기 몸체(20)의 캐비티(25) 내에 배치되거나 상기 제1 리드전극(31) 또는 제2리드 전극(32) 상에 배치될 수 있다.
상기 발광 소자(100)는 와이어(35)를 통해 상기 제1 리드 전극(31)과 전기적으로 연결되며, 제2리드 전극(32)와는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
61-65, 71-75, 81-88, 91-95: 금속층
100: 발광소자
110: 제1도전형 반도체층 120: 활성층
130: 제2도전형 반도체층 135: 발광 구조물
140: 보호층 150: 접촉층
151: 반사층 152: 접합층
160: 전도성 지지부재 171: 제1전극
100: 발광소자
110: 제1도전형 반도체층 120: 활성층
130: 제2도전형 반도체층 135: 발광 구조물
140: 보호층 150: 접촉층
151: 반사층 152: 접합층
160: 전도성 지지부재 171: 제1전극
Claims (11)
- 제1도전형 반도체층, 활성층, 제2도전형 반도체층을 포함하는 발광 구조물;
상기 발광 구조물 위에 배치된 제1전극;
상기 발광 구조물 아래에 접촉층;
상기 접촉층 아래에 전도성 지지부재; 및
상기 접촉층과 상기 전도성 지지부재 사이에 접합층을 포함하며,
상기 전도성 지지부재는 다수의 금속층을 포함하며,
상기 다수의 금속층은 제1열 전도율을 갖는 제1금속층과, 상기 제1금속층의 상면 및 하면 중 적어도 하나에 상기 제1열 전도율보다 낮은 제2열 전도율을 갖는 제2금속층을 포함하며,
상기 전도성 지지부재는 상기 제1 및 제2금속층이 교대로 적층되는 구조를 포함하며,
상기 제1금속층은 상기 제2금속층의 상면 및 하면에 각각 배치되며,
상기 제1금속층은 상기 제2금속층 방향으로 돌출되는 적어도 하나의 돌기를 포함하는 발광 소자. - 제1항에 있어서, 상기 제2금속층은 복수의 홀을 포함하며, 상기 제1금속층의 돌기는 상기 복수의 홀에 각각 배치되는 발광 소자.
- 제1항에 있어서, 상기 제1 및 제2금속층 중 적어도 하나는 상기 접합층에 접촉되며,
상기 제1금속층은 상기 제2금속층의 두께와 동일하거나 더 두꺼운 발광 소자. - 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1금속층은 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W) 중 적어도 하나를 포함하며,
상기 제2금속층은 몰리브덴(Mo), 크롬(Cr), 주석(Sn), 인듐(In), 이리듐(Ir), 니켈(Ni), 마그네슘(Mg), 아연(Zn), 백금(Pt), 또는 티타늄(Ti) 중 적어도 하나를 포함하는 발광 소자. - 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1열 전도율과 상기 제2열 전도율의 차이는 140W/m·K 이상이며,
상기 제1 및 제2금속층의 페어는 3페어 이상인 발광 소자. - 삭제
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