KR102193680B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법에서, 피식각막 위에 폴리머를 포함하는 내부 마스크층을 형성한다. 피식각막 위에 내부 마스크층을 덮는 다공성 막을 형성한다. 다공성 막을 통해 내부 마스크층의 외측 표면 영역에 산 소스를 공급한다. 산 소스를 이용하여 외측 표면 영역에서 내부 마스크층에 포함된 폴리머의 화학 반응을 유도한다. 내부 마스크층 중 화학 반응된 부분을 제거하여 내부 마스크 패턴을 형성한다. 다공성 막의 적어도 일부와 내부 마스크 패턴을 식각 마스크로 이용하여 피식각막을 식각한다.

Description

반도체 소자의 제조 방법 {Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로, 특히 트리플 패터닝 (triple patterning) 공정을 이용하여 기존의 노광 설비의 해상 한계를 초월하는 미세 피치의 패턴을 형성하는 공정을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴 형성을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 고도로 스케일링된 고집적 반도체 소자를 제조하기 위하여 지금까지 제안된 다중 패터닝 (multiple patterning) 기술에서는 다중 패터닝을 위해 이용되는 층들의 수가 증가하여, 공정이 복잡해지고 공정 단가가 높아지게 된다. 이에 따라, 포토리소그래피 공정의 적용 횟수를 줄이면서 간단하면서도 비교적 낮은 공정 단가로 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 패턴들을 형성할 수 있는 다중 패터닝 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 단순화된 공정 및 낮은 공정 단가로 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치의 패턴을 용이하게 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 피식각막 위에 폴리머를 포함하는 내부 마스크층을 형성한다. 상기 피식각막 위에 상기 내부 마스크층을 덮는 다공성 막을 형성한다. 상기 다공성 막을 통해 상기 내부 마스크층의 외측 표면 영역에 산 소스 (acid source)를 공급한다. 상기 산 소스를 이용하여 상기 외측 표면 영역에서 상기 내부 마스크층에 포함된 폴리머의 화학 반응을 유도한다. 상기 내부 마스크층 중 화학 반응된 부분을 제거하여 내부 마스크 패턴을 형성한다. 상기 다공성 막의 적어도 일부와 상기 내부 마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각한다.
상기 다공성 막을 형성하는 단계에서, 상기 다공성 막은 상기 피식각막 및 상기 내부 마스크층의 노출된 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
상기 내부 마스크층은 산분해성 보호기 (acid-labile protecting group)를 가지는 폴리머를 포함하는 화학증폭형 레지스트로 이루어질 수 있다.
상기 산 소스는 산, PAG (photoacid generator), 또는 TAG (thermoacid generator)로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 외측 표면 영역에 상기 산 소스를 공급하는 단계는 상기 산 소스 코팅층 내부에 있는 산 소스를 상기 내부 마스크층 내부로 확산시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와, 상기 산 소스 코팅층이 형성된 결과물을 열처리하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와, 상기 산 소스 코팅층이 형성된 결과물에 광을 조사하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와, 상기 산 소스 코팅층이 형성된 결과물에 광을 조사하는 단계와, 상기 산 소스 코팅층이 형성된 결과물을 열처리하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계를 더 포함할 수 있으며, 상기 산 소스 코팅층은 물과, 수용성 고분자와, 상기 산 소스와의 혼합물로 이루어질 수 있다.
상기 다공성 막은 산화막, 질화막, 산질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 피식각막 위에 포토레지스트 패턴을 형성한다. 상기 피식각막 위에 포토레지스트 패턴을 덮는 다공성 막을 형성한다. 상기 다공성 막을 사이에 두고 상기 포토레지스트 패턴의 측벽을 덮는 산 소스 코팅층을 형성한다. 상기 산 소스 코팅층으로부터 다공성 막을 통해 상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도한다. 상기 포토레지스트 패턴을 현상하여 축소된 포토레지스트 패턴을 형성한다. 상기 다공성 막의 적어도 일부와 상기 축소된 포토레지스트 패턴의 적어도 일부를 식각 마스크로 이용하여 상기 피식각막을 식각한다.
상기 축소된 포토레지스트 패턴의 높이는 상기 포토레지스트 패턴의 높이보다 더 낮을 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도한 후, 상기 포토레지스트 패턴을 현상하기 전에, 상기 다공성 막 위에 잔류하는 산 소스 코팅층을 제거하여 상기 다공성 막의 상면을 노출시키는 단계와, 상기 다공성 막의 일부를 제거하여 상기 포토레지스트 패턴을 노출시키는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도한 후, 상기 포토레지스트 패턴을 현상하기 전에, 상기 다공성 막 위에 잔류하는 산 소스 코팅층을 제거하여 상기 다공성 막의 상면을 노출시키는 단계와, 상기 다공성 막을 덮는 캡핑막을 형성하는 단계와, 상기 다공성 막 및 상기 캡핑막 각각의 일부를 제거하여 상기 포토레지스트 패턴을 노출시키는 단계를 더 포함할 수 있다. 그리고, 상기 피식각막을 식각하는 단계에서는 상기 다공성 막의 적어도 일부와 상기 축소된 포토레지스트 패턴의 적어도 일부와, 상기 캡핑막의 적어도 일부를 식각 마스크로 이용하여 상기 피식각막을 식각할 수 있다.
일 예에서, 상기 다공성 막 및 상기 캡핑막은 동일한 물질로 이루어질 수 있다. 다른 예에서, 상기 다공성 막 및 상기 캡핑막은 서로 다른 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서, 상기 다공성 막을 형성하기 전에, 상기 포토레지스트 패턴의 상면을 덮는 산 확산 방지용 배리어 패턴을 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 다공성 막을 형성하는 단계에서 상기 다공성 막은 상기 포토레지스트 패턴의 측벽과 상기 배리어 패턴의 상면을 덮도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 피쳐층 (feature layer)을 형성한다. 상기 피쳐층 위에 포토레지스트 패턴 및 확산 방지용 배리어 패턴의 적층 구조를 형성한다. 상기 피쳐층 위에 상기 적층 구조를 덮는 다공성 막을 형성한다. 상기 다공성 막을 사이에 두고 상기 포토레지스트 패턴의 측벽 및 상기 확산 방지용 배리어 패턴의 상면을 덮는 산 소스 코팅층을 형성한다. 상기 확산 방지용 배리어 패턴을 이용하여 상기 포토레지스트 패턴의 상면을 통한 산의 확산을 억제하면서 상기 산 소스 코팅층으로부터 상기 다공성 막을 통해 상기 포토레지스트 패턴의 측벽으로부터 상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도한다. 상기 확산 방지용 배리어 패턴을 제거한다. 상기 다공성 막 중 일부를 제거하여, 상기 포토레지스트 패턴의 상면을 노출시킨다. 상기 포토레지스트 패턴을 현상하여 축소된 포토레지스트 패턴을 형성한다. 상기 다공성 막의 적어도 일부와 상기 축소된 포토레지스트 패턴을 식각 마스크로 이용하여 상기 피쳐층을 식각한다.
상기 확산 방지용 배리어 패턴은 실리콘을 함유하는 유기 화합물을 포함할 수 있다.
상기 포토레지스트 패턴은 산분해성 보호기 (acid-labile protecting group)를 가지는 폴리머를 포함할 수 있다. 그리고, 상기 포토레지스트 패턴의 화학 반응을 유도하는 단계는 상기 산 소스 코팅층에 포함된 산 소스로부터 얻어지는 산에 의해 상기 폴리머의 탈보호 반응을 유도하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 저단가의 단순화된 공정에 의해 형성할 수 있다. 또한, 다양한 폭을 가지는 패턴들을 동시에 형성하는 데 있어서, 패턴의 폭 차이로 인한 별도의 포토리소그래피 공정을 추가할 필요가 없다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 얻어진 반도체 소자를 포함하는 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 얻어진 반도체 소자를 포함하는 또 다른 메모리 시스템을 예시적으로 보여주는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 1을 참조하면, 공정 P12에서, 피식각막 위에 폴리머를 포함하는 내부 마스크층을 형성한다.
일부 실시예들에서, 상기 피식각막은 기판, 또는 상기 기판 상에 형성된 피쳐층 (feature layer)일 수 있다. 상기 기판은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함하는 기판으로 이루어질 수 있다. 상기 피쳐층은 도전막, 유전막, 절연막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 피쳐층은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어지는 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 예에서, 상기 피쳐층은 하드마스크층을 구성할 수 있다. 이 경우, 상기 피쳐층은 기판의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 피쳐층은 산화막, 질화막, SiCN 막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
상기 내부 마스크층은 산분해성 보호기 (acid-labile protecting group)를 가지는 폴리머를 포함하는 화학증폭형 레지스트로 이루어질 수 있다.
일부 실시예들에서, 상기 내부 마스크층은 산의 작용에 의해 극성이 증가하는 폴리머를 포함하는 상기 포토레지스트막으로 이루어질 수 있다. 상기 포토레지스트막은 산 분해성 보호기를 포함하는 폴리머 및 PAG (photoacid generator)를 포함할 수 있다.
일부 실시예들에서, 상기 포토레지스트막은 KrF 엑시머 레이저(248 nm)용 레지스트, ArF 엑시머 레이저(193nm)용 레지스트, F2 엑시머 레이저(157nm)용 레지스트, 또는 극자외선(extreme ultraviolet, EUV)(13.5 nm)용 레지스트로 이루어질 수 있다.
예를 들면, 상기 포토레지스트막은 (메트)아크릴레이트계 폴리머로 이루어질 수 있다. 상기 (메트)아크릴레이트계 폴리머는 지방족 (메트)아크릴레이트계 폴리머일 수 있으며, 예를 들면, 폴리메틸메타크릴레이트(polymethylmethacrylate, PMMA), 폴리(t-부틸메타크릴레이트)(poly(t-butylmethacrylate)), 폴리(메타크릴산)(poly(methacrylic acid)), 폴리(노보닐메타크릴레이트)(poly(norbornylmethacrylate)), 상기 (메트)아크릴레이트계 폴리머들의 반복단위들의 이원 또는 삼원 공중합체, 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 예시된 폴리머들은 다양한 종류의 산 분해성 보호기로 치환된 구조를 가질 수 있다. 상기 산 분해성 보호기는 제3 부톡시카르보닐(tert-butoxycarbonyl, t-BOC), 이소노르보닐, 2-메틸-2-아다만틸, 2-에틸-2-아다만틸, 3-테트라히드로푸라닐 (3-tetrahydrofuranyl), 3-옥소디클로헥실 (3-oxocyclohexyl), γ-부틸락톤-3-일 (γ-butyllactone-3-yl), 메발로닉락톤 (mavaloniclactone), γ-부티로락톤-2-일 (γ-butyrolactone-2-yl), 3-메틸-γ부티로락톤-3-일 (3-methyl-γ-butyrolactone-3-yl), 2-테트라히드로피라닐 (2-tetrahydropyranyl), 2-테트라히드로푸라닐 (2-tetrahydrofuranyl), 2,3-프로필렌카르보네이트-1-일 (2,3-propylenecarbonate-1-yl), 1-메톡시에틸 (1-methoxyethyl), 1-에톡시에틸 (1-ethoxyethyl), 1-(2-메톡시에톡시)에틸 (1-(2-methoxyethoxy)ethyl), 1-(2-아세톡시에톡시)에틸 (1-(2-acetoxyethoxy)ethyl), t-부톡시카르보닐메틸 (t-buthoxycarbonylmethyl), 메톡시메틸 (methoxymethyl), 에톡시메틸 (ethoxymethyl), 트리메톡시실릴 (trimethoxysilyl) 및 트리에톡시실릴 (triethoxysilyl)로 이루어지는 군에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
도 1의 공정 P14에서, 상기 피식각막 위에 상기 내부 마스크층을 덮는 다공성 막을 형성한다.
상기 다공성 막은 상기 피식각막 및 상기 내부 마스크층의 노출된 표면을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 다공성 막은 산화막, 질화막, 산질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 상기 다공성 막은 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상은 상기 다공성 막의 예시된 재료 및 예시된 형성 공정에만 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 재료 및 다양한 공정을 이용하여 형성될 수 있다.
도 1의 공정 P16에서, 상기 다공성 막을 통해 상기 내부 마스크층의 외측 표면 영역에 산 소스 (acid source)를 공급한다.
상기 산 소스는 산 또는 잠재적 산 (potential acid)으로 이루어질 수 있다.
일부 실시예들에서, 상기 산 소스로서 예를 들면 C4F9SO3H (perfluorobutane sulfonic acid), CF3CO2H (trifluoroacetic acid), 및 CF3SO3H (trifluoromethanesulfonic acid) 중에서 선택되는 어느 하나의 산을 사용할 수 있다.
다른 일부 실시예들에서, 상기 산 소스가 잠재적 산으로 이루어지는 경우, 잠재적 산은 예를 들면 열에 의해 산을 발생시키는 TAG (thermoacid generator)일 수 있다. 상기 TAG는 지방족(aliphatic) 또는 지환식(alicyclic) 화합물로 구성될 수 있다. 예를 들면, 상기 TAG는 카르보네이트 에스테르(carbonate ester), 술포네이트 에스테르 (sulfonate ester), 및 포스페이트 에스테르 (phosphate ester)로 이루어지는 군에서 선택되는 적어도 하나의 화합물로 구성될 수 있다. 보다 구체적인 예로서, 상기 TAG는 시클로헥실 노나플루오로부탄술포네이트 (cyclohexyl nonafluorobutanesulfonate), 노르보르닐 노나플루오로부탄술포네이트 (norbornyl nonafluorobutanesulfonate), 트리시클로데카닐 노나플루오로부탄술포네이트 (tricyclodecanyl nonafluorobutanesulfonate), 아다만틸 노나플루오로부탄술포네이트 (adamantyl nonafluorobutanesulfonate), 시클로헥실 노나플루오로부탄카르보네이트 (cyclohexyl nonafluorobutanecarbonate), 노르보르닐 노나플루오로부탄카르보네이트 (norbornyl nonafluorobutanecarbonate), 트리시클로데카닐 노나플루오로부탄카르보네이트 (tricyclodecanyl nonafluorobutanecarbonate), 아다만틸 노나플루오로부탄카르보네이트 (adamantyl nonafluorobutanecarbonate), 시클로헥실 노나플루오로부탄포스페이트 (cyclohexyl nonafluorobutanephosphonate), 노르보르닐 노나플루오로부탄포스페이트 (norbornyl nonafluorobutanephosphonate), 트리시클로데카닐 노나플루오로부탄포스페이트 (tricyclodecanyl nonafluorobutanephosphonate), 및 아다만틸 노나플루오로부탄포스페이트 (adamantyl nonafluorobutanephosphonate)로 이루어지는 군에서 선택되는 적어도 하나의 화합물로 구성될 수 있다.
또 다른 일부 실시예들에서, 상기 산 소스가 잠재적 산으로 이루어지는 경우, 잠재적 산은 PAG일 수 있다. 상기 PAG는 KrF 엑시머 레이저 (248 nm), ArF 엑시머 레이저 (193 nm), 및 F2 엑시머 레이저 (157 nm) 중에서 선택되는 어느 하나의 광에 노광되면 산을 발생시킬 수 있다. 상기 PAG는 트리아릴술포늄염 (triarylsulfonium salts), 디아릴이오도늄염 (diaryliodonium salts), 술포네이트 (sulfonates) 또는 그 혼합물로 이루어질 수 있다. 예를 들면, 상기 PAG는 트리페닐술포늄 트리플레이트 (triphenylsulfonium triflate), 트리페닐술포늄 안티모네이트 (triphenylsulfonium antimonate), 디페닐이오도늄 트리플레이트 (diphenyliodonium triflate), 디페닐이오도늄 안티모네이트 (diphenyliodonium antimonate), 메톡시디페닐이오도늄 트리플레이트 (methoxydiphenyliodonium triflate), 디-t-부틸디페닐이오도늄 트리플레이트 (di-t-butyldiphenyliodonium triflate), 2,6-디니트로벤질 술포네이트 (2,6-dinitrobenzyl sulfonates), 피로갈롤 트리스(알킬술포네이트) (pyrogallol tris(alkylsulfonates)), N-히드록시숙신이미드 트리플레이트 (N-hydroxysuccinimide triflate), 노르보르넨-디카르복스이미드-트리플레이트 (norbornene-dicarboximide-triflate), 트리페닐술포늄 노나플레이트 (triphenylsulfonium nonaflate), 디페닐이오도늄 노나플레이트 (diphenyliodonium nonaflate), 메톡시디페닐이오도늄 노나플레이트 (methoxydiphenyliodonium nonaflate), 디-t-부틸디페닐이오도늄 노나플레이트 (di-t-butyldiphenyliodonium nonaflate), N-히드록시숙신이미드 노나플레이트 (N-hydroxysuccinimide nonaflate), 노르보르넨-디카르복스이미드-노나플레이트 (norbornene-dicarboximide-nonaflate), 트리페닐술포늄 퍼플루오로부탄술포네이트 (triphenylsulfonium perfluorobutanesulfonate), 트리페닐술포늄 퍼플루오로옥탄술포네이트 (PFOS) (triphenylsulfonium perfluorooctanesulfonate), 디페닐이오도늄 PFOS (diphenyliodonium PFOS), 메톡시디페닐이오도늄 PFOS (methoxydiphenyliodonium PFOS), 디-t-부틸디페닐이오도늄 트리플레이트 (di-t-butyldiphenyliodonium triflate), N-히드록시숙신이미드 PFOS (N-hydroxysuccinimide PFOS), 노르보르넨-디카르복스이미드 PFOS (norbornene-dicarboximide PFOS), 또는 이들의 혼합물로 이루어질 수 있다.
일부 실시예들에서, 공정 P16에 따라 상기 다공성 막을 통해 상기 내부 마스크층의 외측 표면 영역에 산 소스를 공급하기 위하여, 상기 산 소스를 포함하는 산 소스 코팅층을 이용할 수 있다.
상기 산 소스 코팅층은 주성분으로서 물과, 고분자와, 상기 산 소스를 포함하는 혼합물로 이루어질 수 있다.
일 예에서, 상기 고분자는 수용성 고분자로 이루어질 수 있다. 예를 들면, 상기 수용성 고분자는 아크릴아미드 타입 모노머 유니트, 비닐 타입 모노머 유니트, 알킬렌글리콜 타입 모노머 유니트, 무수말레인산 모노머 유니트, 에틸렌이민 모노머 유니트, 옥사졸린기(oxazoline group)를 포함하는 모노머 유니트, 아크릴로니트릴 모노머 유니트, 알릴아미드 모노머 유니트, 3,4-디히드로피란 모노머 유니트, 및 2,3-디히드로퓨란 모노머 유니트 중에서 선택되는 적어도 하나의 모노머 유니트로 이루어지는 반복 단위로 포함할 수 있다. 또는, 상기 수용성 고분자는 피롤리돈 계열의 제1 반복 단위와, 상기 제1 반복 단위와는 다른 구조를 가지는 제2 반복 단위를 포함하는 공중합체로 이루어질 수 있다. 상기 제2 반복 단위는 아크릴아미드 타입 모노머 유니트, 비닐타입 모노머 유니트, 알킬렌글리콜 타입 모노머 유니트, 무수말레인산 모노머 유니트, 에틸렌이민 모노머 유니트, 옥사졸린기(oxazoline group)를 포함하는 모노머 유니트, 아크릴로니트릴 모노머 유니트, 알릴아미드 모노머 유니트, 3,4-디히드로피란 모노머 유니트 및 2,3-디히드로퓨란 모노머 유니트 중에서 선택되는 적어도 하나의 모노머 유니트를 포함할 수 있다.
다른 예에서, 상기 고분자는 비닐 피롤리돈(vinyl pyrrolidone), 비닐 카프롤락탐(vinyl caprolactam), 비닐 이미다졸(vinyl imidazole), 비닐 피페리딘(vinyl piperidine), 또는 비닐 피롤리딘(vinyl pyrrolidine)을 포함할 수 있으며, 이들은 단독으로 혹은 2 이상을 조합하여 포함될 수 있다.
상기 산 소스 코팅층이 물과, 고분자와, 상기 산 소스로 이루어지는 경우, 상기 산 소스는 상기 고분자의 총 중량을 기준으로 0.01 ∼ 50 중량%의 양으로 포함될 수 있다.
상기 산 소스 코팅층을 형성하기 위한 예시적인 방법으로서, 물과, 수용성 폴리머와, 수용성의 산 또는 잠재적 산으로 이루어지는 산 소스와의 혼합물로 이루어지는 산 소스 조성물을 공정 P14에서 형성한 다공성 막 위에 코팅한 후, 상기 산 소스 조성물이 상기 다공성 막을 덮고 있는 상태의 결과물을 열처리하는 공정을 이용할 수 있다. 상기 열처리는 약 30 ∼ 200 ℃의 온도하에서 약 3 ∼ 300 초 동안 수행될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 산 소스 코팅층은 상온에서 형성될 수 있다. 이 경우, 상기 열처리는 생략 가능하다.
도 1의 공정 P18에서, 상기 산 소스를 이용하여 상기 내부 마스크층의 외측 표면 영역에서 상기 내부 마스크층에 포함된 폴리머의 화학 반응을 유도한다.
상기 내부 마스크층에 포함된 폴리머의 화학 반응을 유도하기 위하여, 상기 확산 된 산 소스를 포함하는 내부 마스크층을 열처리할 수 있다. 상기 열처리는 약 30 ∼ 200 ℃의 온도하에서 약 3 ∼ 300 초 동안 수행될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 내부 마스크층에 포함된 폴리머의 화학 반응이 이루어지는 동안, 상기 내부 마스크층에 포함된 폴리머에 포함된 산 분해성 보호기가 상기 산 소스로부터의 산의 작용에 의해 탈보호될 수 있다.
도 1의 공정 P20에서, 상기 내부 마스크층 중 화학 반응된 부분을 제거하여 내부 마스크 패턴을 형성한다.
공정 P18에 따라 화학 반응을 유도하는 공정에서 상기 내부 마스크층에 포함된 폴리머의 탈보호 반응이 이루어진 경우, 상기 내부 마스크층 중 폴리머의 탈보호 반응이 이루어진 영역은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 가용성 상태로 될 수 있다. 이에 따라, 상기 내부 마스크층 중 화학 반응된 부분을 상기 현상액으로 현상하여 제거할 수 있다. 상기 현상액은 TMAH (tetramethyl ammonium hydroxide) 수용액으로 이루어질 수 있다. 상기 TMAH 수용액은 약 2 ∼ 5 중량%의 농도를 가질 수 있다.
도 1의 공정 P22에서, 상기 다공성 막의 적어도 일부와 상기 내부 마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각한다.
상기 피식각막을 식각한 결과 상기 피식각막의 남은 부분으로 이루어지는 복수의 피쳐 패턴을 얻을 수 있다. 상기 복수의 피쳐 패턴은 공정 P12에서 형성한 1 개의 내부 마스크층으로부터 3 개의 미세 패턴으로 분리되어 전사된 3 개의 피쳐 패턴을 포함할 수 있다. 이에 따라, 1 개의 패턴으로부터 3 개의 분리된 패턴이 얻어지는 패턴 트리플링 (pattern trippling) 효과가 얻어질 수 있다.
도 1을 참조하여 설명한 바와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 복수의 패턴을 1 회의 포토리소그래피 공정을 이용하여 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 기판(110) 위에 피식각막인 피쳐층 (feature layer)(120) 및 복수의 포토레지스트 패턴(130)을 차례로 형성한다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함하는 기판으로 이루어질 수 있다.
상기 피쳐층(120)은 도전막, 유전막, 절연막, 또는 이들의 조합으로 이루어질 수 있다. 일 예에서, 상기 피쳐층(120)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어지는 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 예에서, 상기 피쳐층(120)은 하드마스크층을 구성할 수 있다. 이 경우, 상기 피쳐층(120)은 기판(110)의 종류에 따라 다양한 막질로 이루어질 수 있다. 예를 들면, 상기 피쳐층(120) 산화막, 질화막, SiCN 막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
상기 복수의 포토레지스트 패턴(130)은 도 1의 공정 P12에서 사용되는 내부 마스크층으로 사용될 수 있다.
상기 복수의 포토레지스트 패턴(130)의 구성 재료에 대한 상세한 사항은 도 1의 공정 P12에 대한 설명에서 포토레지스트막의 구성 재료에 대하여 설명한 바와 같다.
상기 복수의 포토레지스트 패턴(130)은 제1 방향 (도 2a에서 X 방향)에서 기판(110) 상에 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)의 3 배인 폭(3F)을 가질 수 있다.
상기 복수의 포토레지스트 패턴(130)의 평면 형상은 제2 방향 (도 2a에서 Y 방향)을 따라 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 위에서 설명한 평면 형상에 한정되지 않으며, 다양한 평면 형상을 가지는 복수의 포토레지스트 패턴(130)을 형성하는 것이 가능하다.
도 2b를 참조하면, 상기 피식각막(120) 위에 상기 복수의 포토레지스트 패턴(130)을 덮는 다공성 막(140)을 형성한다.
일부 실시예들에서, 상기 다공성 막(140)은 산화막, 질화막, 산질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
상기 다공성 막(140)은 상기 피쳐층(120)의 노출된 표면 및 상기 복수의 포토레지스트 패턴(130)의 노출된 표면을 각각 컨포멀(conformal)하게 덮도록 형성될 수 있다. 예를 들면, 상기 다공성 막(140)은 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다. 일 예에서, 상기 다공성 막(140)은 적어도 상기 복수의 포토레지스트 패턴(130)의 측벽을 약 1F의 폭으로 덮도록 형성될 수 있다.
상기 다공성 막(140)이 형성된 후, 상기 복수의 포토레지스트 패턴(130) 각각의 사이의 공간에서 상기 다공성 막(140) 위에 약 1F의 폭을 가지는 리세스 영역(140R)이 형성될 수 있다.
도 2c를 참조하면, 상기 다공성 막(140) 위에 산 소스 코팅층(150)을 형성한다.
상기 산 소스 코팅층(150)은 주성분으로서 물과, 고분자와, 상기 산 소스를 포함하는 혼합물로 이루어질 수 있다. 상기 산 소스 코팅층(150)에 대한 보다 상세한 구성은 도 1의 공정 P16에서 사용되는 산 소스 코팅층에 대하여 설명한 바와 같다.
상기 산 소스 코팅층(150)을 형성하기 위한 예시적인 방법에서, 물과, 수용성 폴리머와, 산 소스와의 혼합물로 이루어지는 산 소스 조성물을 다공성 막(140) 위에 코팅한 후, 상기 산 소스 조성물이 코팅된 결과물을 열처리하는 공정을 이용할 수 있다. 상기 열처리는 약 30 ∼ 200 ℃의 온도하에서 약 3 ∼ 300 초 동안 수행될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 산 소스 코팅층은 상온에서 형성될 수 있다. 이 경우, 상기 열처리는 생략 가능하다. 일부 실시예들에서, 상기 산 소스 코팅층(150)은 겔 상태 또는 수용액 상태로 존재할 수 있다.
도 2d를 참조하면, 상기 산 소스 코팅층(150)의 일부 및 다공성 막(140)의 일부를 제거하여 복수의 포토레지스트 패턴(130)의 상면을 노출시킨다.
상기 산 소스 코팅층(150)의 일부 및 다공성 막(140)의 일부가 제거된 후, 잔류하는 산 소스 코팅층(150A)은 상기 다공성 막(140)을 사이에 두고 상기 복수의 포토레지스트 패턴(130) 각각의 측벽을 덮게 된다. 일부 실시예들에서, 상기 산 소스 코팅층(150)의 일부 및 다공성 막(140)의 일부를 제거하기 위하여 에치백(etchback) 공정을 이용할 수 있다.
도 2e를 참조하면, 상기 잔류하는 산 소스 코팅층(150A)으로부터 다공성 막(140)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(130A)에 산 소스를 확산시켜 상기 외측 표면 영역(130A)에서 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한다.
상기 외측 표면 영역(130A)은 복수의 포토레지스트 패턴(130) 중 다공성 막(140)을 사이에 두고 상기 산 소스 코팅층(150A)에 대면하는 측벽을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 포토레지스트 패턴(130)의 화학 반응을 유도하기 위하여, 산 소스를 확산시키기 위한 1차 열처리 공정과, 확산된 산 소스를 이용하는 복수의 포토레지스트 패턴(130)의 화학 반응을 유도하기 위한 2차 열처리 공정을 차례로 수행할 수 있다. 다른 일부 실시예들에서, 상기 1차 열처리 공정 및 2차 열처리 공정을 별도로 행하지 않고, 상기 1차 열처리 공정을 수행하는 동안, 산 소스의 확산과, 확산된 산 소스를 이용하는 복수의 포토레지스트 패턴(130)의 화학 반응이 함께 이루어지도록 할 수도 있다. 상기 1차 열처리 및 2차 열처리 공정은 각각 약 80 ∼ 150 ℃의 온도 하에서 약 10 초 내지 약 5 분 동안 수행될 수 있다.
상기 1차 열처리 공정 및/또는 2 차 열처리 공정시 잔류하는 산 소스 코팅층(150A) 내에 있던 산 소스들이 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다.
상기 산 소스가 산으로 이루어지는 경우, 상기 잔류하는 산 소스 코팅층(150A) 내에 있던 산이 상기 1차 열처리 및/또는 2차 열처리에 의해 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다. 그리고, 복수의 포토레지스트 패턴(130) 내부까지 확산된 산에 의해 복수의 포토레지스트 패턴(130)을 구성하는 폴리머의 탈보호 반응이 유도될 수 있다.
상기 산 소스가 TAG인 경우, 상기 잔류하는 산 소스 코팅층(150A) 내에 있던 TAG가 상기 1차 열처리 및/또는 2차 열처리시 인가되는 열에 의해 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다. 그리고, 복수의 포토레지스트 패턴(130) 내부까지 확산된 TAG로부터 상기 1차 열처리 및/또는 2차 열처리시 인가되는 열에 의해 산이 발생되어 복수의 포토레지스트 패턴(130)을 구성하는 폴리머의 탈보호 반응이 유도될 수 있다. 또는, 상기 1차 열처리 및/또는 2차 열처리시 인가되는 열에 의해 상기 잔류하는 산 소스 코팅층(150A) 내에 있던 TAG로부터 산이 발생될 수 있다. 그리고, TAG로부터 발생된 산이 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다.
상기 산 소스가 PAG인 경우, 상기 PAG로부터 산이 발생될 수 있도록 광을 조사하는 공정을 수행할 수 있다. 상기 광 조사 공정은 도 2c를 참조하여 설명한 바와 같이 산 소스 코팅층(150)을 형성한 후, 도 2d를 참조하여 설명한 바와 같이 상기 산 소스 코팅층(150)의 일부 및 다공성 막(140)의 일부를 제거한 후, 또는 도 2e에 예시한 공정에 따라 잔류하는 산 소스 코팅층(150A)으로부터 다공성 막(140)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(130A)에 PAG로 이루어지는 산 소스를 확산시킨 후에 수행될 수 있다. 일부 실시예들에서, 상기 잔류하는 산 소스 코팅층(150A) 내에 있던 PAG가 상기 1차 열처리 및/또는 2차 열처리시 인가되는 열에 의해 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다. 그리고, 광 조사에 의해 복수의 포토레지스트 패턴(130) 내부까지 확산된 PAG로부터 산이 발생되어 복수의 포토레지스트 패턴(130)을 구성하는 폴리머의 탈보호 반응이 유도될 수 있다. 또는, 상기 1차 열처리 및/또는 2차 열처리 공정을 수행하기 전에 상기 잔류하는 산 소스 코팅층(150A)에 광을 조사하여 PAG로부터 산을 발생시키고, 이어서 PAG로부터 발생된 산이 상기 1차 열처리 및/또는 2차 열처리시 인가되는 열에 의해 다공성 막(140)을 통과하여 복수의 포토레지스트 패턴(130) 내부까지 확산될 수 있다.
일부 실시예들에서, 상기 광 조사 공정은 KrF 엑시머 레이저 (248 nm), ArF 엑시머 레이저 (193 nm), 및 F2 엑시머 레이저 (157 nm) 중에서 선택되는 어느 하나의 광을 이용하여 수행될 수 있다.
상기 복수의 포토레지스트 패턴(130)의 외측 표면 영역(130A)에 포함된 폴리머가 산 소스 코팅층(150A)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(130A)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 상태로 될 수 있다.
도 2f를 참조하면, 염기성 수용액을 사용하여 복수의 포토레지스트 패턴(130)을 현상하여, 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(130A)을 제거하여, 상기 복수의 포토레지스트 패턴(130)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(130P)을 형성한다.
상기 축소된 포토레지스트 패턴(130P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 포토레지스트 패턴(130P)이 형성된 후, 상기 축소된 포토레지스트 패턴(130P)과 다공성 막(140)과의 사이에 제1 방향 (도 2a에서 X 방향)을 따라 제1 폭(W1)을 가지는 스페이스(S1)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S1)의 제1 폭(W1)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 현상 공정을 통해 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(130A)을 제거하는 동안 다공성 막(140)을 덮고 있는 산 소스 코팅층(150A)도 함께 제거될 수 있다. 그 결과, 다공성 막(140) 중 리세스 영역(140R)의 상면이 외부로 노출될 수 있다.
상기 복수의 축소된 포토레지스트 패턴(130P) 및 다공성 막(140)은 각각 1F의 폭을 가지고, 상호 1F의 폭 만큼 이격되도록 배치된 복수의 식각 마스크용 돌출부(130T, 140T)를 포함한다.
도 2f에서 R1으로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 다공성 막(140)은 상기 축소된 포토레지스트 패턴(130P)의 돌출부(130T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부 (tripling portion)(T1)를 포함한다.
도 2g를 참조하면, 복수의 축소된 포토레지스트 패턴(130P)의 적어도 일부와, 다공성 막(140)의 적어도 일부를 식각 마스크로 이용하여 피쳐층(120)을 식각하여, 복수의 피쳐 패턴(120P)을 형성한다.
도 2h를 참조하면, 복수의 피쳐 패턴(120P) 위에 남아 있는 불필요한 막들을 제거하여 상기 복수의 피쳐 패턴(120P)의 상면을 노출시킨다.
상기 복수의 피쳐 패턴(120P)은 제1 방향 (도 2h의 X 방향)에서 1F의 간격을 사이에 두고 1F의 폭으로 반복 배치되는 복수의 라인 패턴 부분을 포함할 수 있다.
도 2a 내지 도 2h를 참조하여 설명한 반도체 소자의 제조 방법에서, 도 2a에 예시한 바와 같은 복수의 포토레지스트 패턴(130) 중 하나의 포토레지스트 패턴(130)으로부터 제1 방향 (도 2h의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 3a 내지 도 3d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3d에 있어서, 도 2a 내지 도 2h에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 내지 도 3d를 참조하여 설명하는 반도체 소자의 제조 방법에서는, 산 소스 코팅층(150)을 형성한 후, 복수의 포토레지스트 패턴(130)의 측벽뿐 만 아니라 상면이 다공성 막(140)으로 덮인 상태에서 상기 다공성 막(140)을 통해 복수의 포토레지스트 패턴(130)의 측벽 및 상면의 외측 표면 영역(230A)에 산 소스를 확산시키는 공정을 포함하는 것을 제외하고, 도 2a 내지 도 2h를 참조하여 설명한 반도체 소자의 제조 방법과 대체로 유사하다.
도 3a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같은 방법으로 기판(110) 위에 피쳐층(120) 및 복수의 포토레지스트 패턴(130)을 차례로 형성한 후, 상기 피식각막(120) 위에 상기 복수의 포토레지스트 패턴(130)을 덮는 다공성 막(140)을 형성하고, 상기 다공성 막(140) 위에 산 소스 코팅층(150)을 형성한다.
그 후, 도 2e를 참조하여 설명한 바와 유사한 방법으로, 상기 산 소스 코팅층(150)으로부터 다공성 막(140)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(230A)에 산 소스를 확산시켜 상기 외측 표면 영역(230A)에서 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한다.
상기 외측 표면 영역(230A)은 복수의 포토레지스트 패턴(130) 중 다공성 막(140)을 사이에 두고 상기 산 소스 코팅층(150)에 대면하는 측벽 및 상면을 포함할 수 있다. 상기 복수의 포토레지스트 패턴(130)의 외측 표면 영역(230A)에 포함된 폴리머가 산 소스 코팅층(150)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(230A)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 상태로 될 수 있다.
도 3b를 참조하면, 다공성 막(140) 위에 남아 있는 산 소스 코팅층(150)을 제거하여 상기 다공성 막(140)의 상면을 노출시킨다.
상기 산 소스 코팅층(150)을 제거하기 위하여 습식 식각 공정을 이용할 수 있다. 일부 실시예들에서, TMAH 수용액을 이용하여 상기 산 소스 코팅층(150)을 제거할 수 있다.
도 3c를 참조하면, 상기 다공성 막(140)의 일부를 제거하여, 현상액에 의해 용해 가능한 가용성 상태인 외측 표면 영역(230A)을 포함하는 포토레지스트 패턴(130)의 상면을 노출시킨다.
일부 실시예들에서, 상기 다공성 막(140)의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있다. 상기 다공성 막(140)의 일부가 제거된 후, 상기 다공성 막(140)이 복수의 다공성 스페이서(240S)로 분리될 수 있다. 그리고, 상기 복수의 다공성 스페이서(240S)를 통해 복수의 포토레지스트 패턴(130)의 상면의 외측 표면 영역(230A)과 피쳐층(120)의 상면이 노출될 수 있다.
도 3d를 참조하면, 도 2f를 참조하여 설명한 바와 유사한 방법으로, 염기성 수용액을 사용하여 복수의 포토레지스트 패턴(130)을 현상하여, 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(230A)을 제거한다. 그 결과, 상기 복수의 포토레지스트 패턴(130)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(230P)이 얻어진다.
상기 축소된 포토레지스트 패턴(230P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 포토레지스트 패턴(230P)이 형성된 후, 상기 축소된 포토레지스트 패턴(230P)과 복수의 다공성 스페이서(240S)와의 사이에 제1 방향 (도 3d에서 X 방향)을 따라 제2 폭(W2)을 가지는 스페이스(S2)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S2)의 제2 폭(W2)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 축소된 포토레지스트 패턴(230P)은 1F의 폭을 가지는 식각 마스크용 돌출부(230T)를 포함할 수 있다.
도 3d에서 R2로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 복수의 다공성 스페이서(240S)는 상기 축소된 포토레지스트 패턴(230P)의 돌출부(230T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부(T2)를 포함한다.
그 후, 도 2g 및 도 2h를 참조하여 설명한 바와 유사하게, 복수의 축소된 포토레지스트 패턴(230P)의 적어도 일부와, 복수의 다공성 스페이서(240S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
도 3a 내지 도 3d를 참조하여 설명한 반도체 소자의 제조 방법에서, 1 개의 포토레지스트 패턴(130)으로부터 제1 방향 (도 3d의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 4a 내지 도 4g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 4a 내지 도 4g에 있어서, 도 2a 내지 도 3d에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 내지 도 4g를 참조하여 설명하는 반도체 소자의 제조 방법에서는, 복수의 포토레지스트 패턴(130)이 다공성 막(340)(도 4a 내지 도 4c 참조)으로 덮인 상태에서 상기 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한 후, 상기 복수의 포토레지스트 패턴(130)을 현상하기 전에, 상기 다공성 막(340) 위에 캡핑막(342)(도 4e 참조)을 형성하는 공정을 더 포함하는 것을 제외하고, 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자의 제조 방법과 대체로 유사하다.
도 4a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같은 방법으로 기판(110) 위에 피식각막인 피쳐층(120) 및 복수의 포토레지스트 패턴(130)을 차례로 형성한 후, 상기 피식각막(120) 위에 상기 복수의 포토레지스트 패턴(130)을 덮는 다공성 막(340)을 형성한다.
상기 다공성 막(340)은 도 2b를 참조하여 다공성 막(140)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 상기 다공성 막(340)은 적어도 상기 복수의 포토레지스트 패턴(130)의 측벽을 약 1F보다 작은 폭(<1F)으로 덮도록 형성될 수 있다. 이에 따라, 상기 다공성 막(340)이 형성된 후, 상기 복수의 포토레지스트 패턴(130) 각각의 사이의 공간에서 상기 다공성 막(340) 위에는 약 1F보다 더 큰 폭을 가지는 리세스 영역(340R)이 형성될 수 있다.
도 4b를 참조하면, 다공성 막(340) 위에 산 소스 코팅층(150)을 형성한다.
도 4c를 참조하면, 도 2e를 참조하여 설명한 바와 유사한 방법으로, 상기 산 소스 코팅층(150)으로부터 다공성 막(340)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(330A)에 산 소스를 확산시켜 상기 외측 표면 영역(330A)에서 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한다.
상기 외측 표면 영역(330A)은 복수의 포토레지스트 패턴(130) 중 다공성 막(340)을 사이에 두고 상기 산 소스 코팅층(150)에 대면하는 측벽 및 상면을 포함할 수 있다. 상기 복수의 포토레지스트 패턴(130)의 외측 표면 영역(330A)에 포함된 폴리머가 산 소스 코팅층(150)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(330A)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 상태로 될 수 있다.
도 4d를 참조하면, 도 3b를 참조하여 설명한 바와 같이, 다공성 막(140) 위에 남아 있는 산 소스 코팅층(150)을 제거하여 상기 다공성 막(140)의 상면을 노출시킨다.
도 4e를 참조하면, 다공성 막(140)을 덮는 캡핑막(342)을 형성한다.
상기 캡핑막(342)은 산화막, 질화막, 산질화막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 캡핑막(342)은 다공성 막(140)과 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 캡핑막(342)은 다공성 막(140)과 서로 다른 물질로 이루어질 수 있다.
상기 캡핑막(342)은 상기 다공성 막(340)의 노출 표면을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 상기 캡핑막(342)은 ALD 공정에 의해 형성될 수 있다. 일 예에서, 상기 다공성 막(340) 및 캡핑막(342)이 복수의 포토레지스트 패턴(130)의 측벽을 약 1F의 폭으로 덮도록 상기 캡핑막(342)의 두께가 결정될 수 있다.
상기 캡핑막(342)이 형성된 후, 상기 복수의 포토레지스트 패턴(340) 각각의 사이의 공간에서 상기 캡핑막(342) 위에는 약 1F의 폭을 가지는 리세스 영역(342R)이 형성될 수 있다.
도 4f를 참조하면, 상기 다공성 막(340) 및 캡핑막(342) 각각의 일부를 제거하여, 현상액에 의해 용해 가능한 가용성 상태인 외측 표면 영역(330A)을 포함하는 포토레지스트 패턴(130)의 상면을 노출시킨다.
일부 실시예들에서, 상기 다공성 막(340) 및 캡핑막(342) 각각의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있다. 상기 다공성 막(340) 및 캡핑막(342) 각각의 일부가 제거된 후, 상기 다공성 막(140) 및 캡핑막(342)이 각각 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)로 분리될 수 있다. 그리고, 상기 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)를 통해 복수의 포토레지스트 패턴(130)의 상면의 외측 표면 영역(330A)과 피쳐층(120)의 상면이 노출될 수 있다.
도 4g를 참조하면, 도 2f 또는 도 3d를 참조하여 설명한 바와 유사한 방법으로, 염기성 수용액을 사용하여 복수의 포토레지스트 패턴(130)을 현상하여, 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(330A)을 제거하여, 상기 복수의 포토레지스트 패턴(130)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(330P)을 형성한다.
상기 축소된 포토레지스트 패턴(330P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 포토레지스트 패턴(330P)이 형성된 후, 상기 축소된 포토레지스트 패턴(330P)과 복수의 다공성 스페이서(340S)와의 사이에 제1 방향 (도 4g에서 X 방향)을 따라 제3 폭(W3)을 가지는 스페이스(S3)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S3)의 제3 폭(W3)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 축소된 포토레지스트 패턴(330P)은 1F의 폭을 가지는 식각 마스크용 돌출부(330T)를 포함한다.
도 4g에서 R3로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 다공성 스페이서(340S) 및 캡핑 스페이서(342S)를 포함하는 이중 구조의 스페이서(340S, 342S)는 상기 축소된 포토레지스트 패턴(330P)의 돌출부(330T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부(T3)를 포함한다.
그 후, 도 2g 및 도 2h를 참조하여 설명한 바와 유사하게, 복수의 축소된 포토레지스트 패턴(330P)의 적어도 일부와, 복수의 상기 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
도 4a 내지 도 4g를 참조하여 설명한 반도체 소자의 제조 방법에서, 1 개의 포토레지스트 패턴(130)(도 4a 참조)으로부터 제1 방향 (도 4g의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 5a 내지 도 5f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5f에 있어서, 도 2a 내지 도 4g에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 내지 도 5f를 참조하여 설명하는 반도체 소자의 제조 방법은 복수의 포토레지스트 패턴(130)을 현상하기 전에, 상기 다공성 막(340) 위에 캡핑막(342)(도 5d 참조)을 형성하는 공정을 더 포함하는 점에서 도 4a 내지 도 4g에 예시한 공정과 대체로 유사하다. 단, 도 5a 내지 도 5f를 참조하여 설명하는 반도체 소자의 제조 방법에서는, 복수의 포토레지스트 패턴(130)의 측벽은 다공성 막(340)을 사이에 두고 산 소스 코팅층(150)(도 5a 참조)으로 덮이고, 포토레지스트 패턴(130)의 상면은 산 소스 코팅층(150)으로 덮이지 않은 상태에서, 상기 복수의 포토레지스트 패턴(130)의 화학 반응을 유도하는 점을 제외하고, 복수의 포토레지스트 패턴(130)을 현상하기 전에, 상기 다공성 막(340) 위에 캡핑막(342)(도 5d 참조)을 형성하는 공정을 더 포함하는 점에서 도 4a 내지 도 4g에 예시한 공정과 대체로 유사하다.
도 5a를 참조하면, 도 4a 및 도 4b를 참조하여 설명한 바와 같은 방법으로 기판(110) 위에 피식각막인 피쳐층(120) 및 복수의 포토레지스트 패턴(130)을 차례로 형성한 후, 상기 피식각막(120) 위에 상기 복수의 포토레지스트 패턴(130)을 덮는 다공성 막(340)을 형성한다. 그 후, 상기 다공성 막(340) 위에 산 소스 코팅층(150)을 형성한다.
그 후, 상기 다공성 막(340) 중 복수의 포토레지스트 패턴(130)의 상면을 덮는 부분이 노출되도록 상기 산 소스 코팅층(150)의 일부를 제거한다. 상기 산 소스 코팅층(150)의 일부가 제거된 후, 잔류하는 산 소스 코팅층(150A)은 상기 다공성 막(340)을 사이에 두고 상기 복수의 포토레지스트 패턴(130) 각각의 측벽을 덮게 된다. 일부 실시예들에서, 상기 산 소스 코팅층(150)의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 5b를 참조하면, 도 2e를 참조하여 설명한 바와 유사한 방법으로, 상기 잔류하는 산 소스 코팅층(150A)으로부터 다공성 막(340)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(430A)에 산 소스를 확산시켜 상기 외측 표면 영역(430A)에서 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한다.
상기 외측 표면 영역(430A)은 복수의 포토레지스트 패턴(130) 중 다공성 막(340)을 사이에 두고 상기 잔류하는 산 소스 코팅층(150A)에 대면하는 측벽을 포함할 수 있다. 상기 복수의 포토레지스트 패턴(130)의 외측 표면 영역(430A)에 포함된 폴리머가 잔류하는 산 소스 코팅층(150A)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(430A)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 상태로 될 수 있다.
도 5c를 참조하면, 도 4d를 참조하여 설명한 바와 같이, 다공성 막(340) 위에 잔류하는 산 소스 코팅층(150A)을 제거하여 상기 다공성 막(340)의 상면을 노출시킨다.
도 5d를 참조하면, 도 4e를 참조하여 설명한 바와 같이, 다공성 막(340)을 덮는 캡핑막(342)을 형성한다.
상기 캡핑막(342)이 형성된 후, 상기 복수의 포토레지스트 패턴(340) 각각의 사이의 공간에서 상기 캡핑막(342) 위에는 약 1F의 폭을 가지는 리세스 영역(342R)이 형성될 수 있다.
도 5e를 참조하면, 도 4f를 참조하여 설명한 바와 같이, 다공성 막(340) 및 캡핑막(342) 각각의 일부를 제거하여, 현상액에 의해 용해 가능한 가용성 상태인 외측 표면 영역(430A)을 포함하는 포토레지스트 패턴(130)의 상면을 노출시킨다.
일부 실시예들에서, 상기 다공성 막(340) 및 캡핑막(342) 각각의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있다. 상기 다공성 막(340) 및 캡핑막(342) 각각의 일부가 제거된 후, 상기 다공성 막(340) 및 캡핑막(342)이 각각 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)로 분리될 수 있다. 그리고, 상기 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)를 통해 복수의 포토레지스트 패턴(130)의 상면의 외측 표면 영역(430A)과 피쳐층(120)의 상면이 노출될 수 있다.
도 5f를 참조하면, 도 4g를 참조하여 설명한 바와 같이, 염기성 수용액을 사용하여 복수의 포토레지스트 패턴(130)을 현상하여, 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(430A)을 제거하여, 상기 복수의 포토레지스트 패턴(130)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(430P)을 형성한다.
상기 축소된 포토레지스트 패턴(430P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 포토레지스트 패턴(430P)이 형성된 후, 상기 축소된 포토레지스트 패턴(430P)과 복수의 다공성 스페이서(340S)와의 사이에 제1 방향 (도 5f에서 X 방향)을 따라 제4 폭(W4)을 가지는 스페이스(S4)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S4)의 제4 폭(W4)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 축소된 포토레지스트 패턴(430P)은 1F의 폭을 가지는 식각 마스크용 돌출부(430T)를 포함한다. 상기 식각 마스크용 돌출부(430T)의 상면은 도 4g에 예시한 식각 마스크용 돌출부(330T)의 상면보다 기판(110)으로부터 더 높은 레벨에 위치될 수 있다.
도 5f에서 R4로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 다공성 스페이서(340S) 및 캡핑 스페이서(342S)를 포함하는 이중 구조의 스페이서(340S, 342S)는 상기 축소된 포토레지스트 패턴(430P)의 돌출부(430T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부(T4)를 포함한다.
그 후, 도 2g 및 도 2h를 참조하여 설명한 바와 유사하게, 복수의 축소된 포토레지스트 패턴(430P)의 적어도 일부와, 상기 복수의 다공성 스페이서(340S) 및 복수의 캡핑 스페이서(342S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
도 5a 내지 도 5f를 참조하여 설명한 반도체 소자의 제조 방법에서, 1 개의 포토레지스트 패턴(130)(도 5a 참조)으로부터 제1 방향 (도 5f의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 6a 내지 도 6e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6e에 있어서, 도 2a 내지 도 5f에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 내지 도 6e를 참조하여 설명하는 반도체 소자의 제조 방법에서는, 복수의 포토레지스트 패턴(130)의 측벽 및 상면이 다공성 막(140)(도 4a 내지 도 4c 참조)으로 덮인 상태에서 상기 복수의 포토레지스트 패턴(130)의 화학 반응을 유도하는 것을 제외하고, 도 2a 내지 도 2g를 참조하여 설명한 반도체 소자의 제조 방법과 대체로 유사하다.
도 6a를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 기판(110) 위에 피식각막인 피쳐층(120) 및 복수의 포토레지스트 패턴(130)을 차례로 형성한 후, 상기 피식각막(120) 위에 상기 복수의 포토레지스트 패턴(130)을 덮는 다공성 막(140)을 형성한다. 그리고, 상기 다공성 막(140) 위에 산 소스 코팅층(150)을 형성한다.
그 후, 도 5a를 참조하여 설명한 바와 같이, 상기 다공성 막(140) 중 복수의 포토레지스트 패턴(130)의 상면을 덮는 부분이 노출되도록 상기 산 소스 코팅층(150)의 일부를 제거한다. 그 결과, 상기 산 소스 코팅층(150)의 일부가 제거된 후 잔류하는 산 소스 코팅층(150B)은 상기 다공성 막(140)을 사이에 두고 상기 복수의 포토레지스트 패턴(130) 각각의 측벽을 덮게 된다. 일부 실시예들에서, 상기 산 소스 코팅층(150)의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
도 6b를 참조하면, 도 2e를 참조하여 설명한 바와 유사한 방법으로, 상기 잔류하는 산 소스 코팅층(150B)으로부터 다공성 막(140)을 통해 복수의 포토레지스트 패턴(130)의 외측 표면 영역(530A)에 산 소스를 확산시켜 상기 외측 표면 영역(530A)에서 복수의 포토레지스트 패턴(130)의 화학 반응을 유도한다.
상기 외측 표면 영역(530A)은 복수의 포토레지스트 패턴(130) 중 다공성 막(140)을 사이에 두고 상기 잔류하는 산 소스 코팅층(150B)에 대면하는 측벽을 포함할 수 있다. 상기 복수의 포토레지스트 패턴(130)의 외측 표면 영역(530A)에 포함된 폴리머가 상기 잔류하는 산 소스 코팅층(150B)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(530A)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 상태로 될 수 있다.
도 6c를 참조하면, 다공성 막(340) 위에 잔류하는 산 소스 코팅층(150B)을 제거하여 상기 다공성 막(140)의 상면을 노출시킨다.
도 6d를 참조하면, 상기 다공성 막(140)의 일부를 제거하여, 현상액에 의해 용해 가능한 가용성 상태인 외측 표면 영역(530A)을 포함하는 포토레지스트 패턴(130)의 상면을 노출시킨다.
일부 실시예들에서, 상기 다공성 막(140)의 일부를 제거하기 위하여 에치백 공정을 이용할 수 있다. 상기 다공성 막(140)의 일부가 제거된 후, 상기 다공성 막(140)이 복수의 다공성 스페이서(140S)로 분리될 수 있다. 그리고, 상기 복수의 다공성 스페이서(140S)를 통해 복수의 포토레지스트 패턴(130)의 상면의 외측 표면 영역(530A)과 피쳐층(120)의 상면이 노출될 수 있다.
도 6e를 참조하면, 도 2f를 참조하여 설명한 바와 유사한 방법으로, 염기성 수용액을 사용하여 복수의 포토레지스트 패턴(130)을 현상하여, 복수의 포토레지스트 패턴(130)으로부터 외측 표면 영역(530A)을 제거하여, 상기 복수의 포토레지스트 패턴(130)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(530P)을 형성한다.
상기 축소된 포토레지스트 패턴(530P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 포토레지스트 패턴(530P)이 형성된 후, 상기 축소된 포토레지스트 패턴(530P)과 복수의 다공성 스페이서(140S)와의 사이에 제1 방향 (도 6e에서 X 방향)을 따라 제5 폭(W5)을 가지는 스페이스(S5)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S5)의 제5 폭(W5)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 축소된 포토레지스트 패턴(530P)은 1F의 폭을 가지는 식각 마스크용 돌출부(530T)를 포함한다.
도 6e에서 R5로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 복수의 다공성 스페이서(140S)는 상기 축소된 포토레지스트 패턴(530P)의 돌출부(530T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부(T5)를 포함한다.
그 후, 도 2g 및 도 2h를 참조하여 설명한 바와 유사하게, 복수의 축소된 포토레지스트 패턴(530P)의 적어도 일부와, 복수의 다공성 스페이서(140S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
도 6a 내지 도 6e를 참조하여 설명한 반도체 소자의 제조 방법에서, 1 개의 포토레지스트 패턴(130)으로부터 제1 방향 (도 6e의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7i에 있어서, 도 2a 내지 도 6e에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 내지 도 7i를 참조하여 설명하는 반도체 소자의 제조 방법에서는 다공성 막(140)을 형성하기 전에, 복수의 제1 포토레지스트 패턴(630A)의 상면을 덮는 산 확산 방지용 배리어 패턴(632A)(도 7a 참조)을 형성하는 공정을 더 포함한다.
도 7a를 참조하면, 기판(110) 위에 피쳐층(120), 제1 포토레지스트막(630), 및 확산 방지용 배리어막(632)을 차례로 형성한다.
상기 확산 방지용 배리어막(632)은 실리콘을 함유하는 유기 화합물을 포함할 수 있다. 일부 실시예들에서, 상기 확산 방지용 배리어막(632)은 화학식 [R1O]3Si-X, [R2O]3Si-R3, 또는 [R4O]3Si-Si[OR5]3 로 표시되는 화합물의 유기 실란계 축중합물을 포함하는 유기 막으로 이루어질 수 있다. 상기 화학식에서, R1, R2, R4 및 R5는 각각 치환 또는 비치환된 C1 내지 C6 알킬기이고, X는 치환 또는 비치환된 C6 내지 C30의 아릴기이고, R3는 치환 또는 비치환된 C1 내지 C12의 알킬기이다. 상기 알킬기는 선형 또는 분지된 알킬기일 수 있다. 상기 확산 방지용 배리어막(632)은 약 200 ∼ 5000 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
도 7b를 참조하면, 확산 방지용 배리어막(632) 위에 복수의 제2 포토레지스트 패턴(634)을 형성한다.
상기 복수의 제2 포토레지스트 패턴(634)은 제1 방향 (도 7b에서 X 방향)에서 기판(110)에서 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)의 3 배인 폭(3F)을 가질 수 있다. 상기 복수의 제2 포토레지스트 패턴(634)은 각각 3F의 폭을 가지는 스페이스를 사이에 두고 상호 이격될 수 있다
상기 복수의 제2 포토레지스트 패턴(634)의 평면 형상은 제2 방향 (도 7b에서 Y 방향)을 따라 상호 평행하기 연장되는 복수의 라인 패턴으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상은 위에서 설명한 평면 형상에 한정되지 않으며, 다양한 평면 형상을 가지는 복수의 제2 포토레지스트 패턴(634)을 형성하는 것이 가능하다.
도 7c를 참조하면, 복수의 제2 포토레지스트 패턴(634)(도 7b 참조)을 식각 마스크로 이용하여, 확산 방지용 배리어막(632) 및 제1 포토레지스트막(630)을 이방성 식각하여, 제1 포토레지스트 패턴(630A) 및 확산 방지용 배리어 패턴(632A)을 형성한다.
그 후, 상기 복수의 제2 포토레지스트 패턴(634)을 제거하여 상기 확산 방지용 배리어 패턴(632A)의 상면을 노출시킨다.
도 7d를 참조하면, 상기 피식각막(120) 위에 상기 제1 포토레지스트 패턴(630A) 및 확산 방지용 배리어 패턴(632A)을 덮는 다공성 막(140)을 형성한다.
상기 다공성 막(140)은 상기 복수의 제1 포토레지스트 패턴(630A)의 측벽을 약 1F의 폭으로 덮도록 형성될 수 있다. 상기 다공성 막(140)이 형성된 후, 상기 복수의 제1 포토레지스트 패턴(630A) 각각의 사이, 및 복수의 확산 방지용 배리어 패턴(632A) 각각의 사이의 공간에서 상기 다공성 막(140) 위에 약 1F의 폭을 가지는 리세스 영역(140R)이 형성될 수 있다.
도 7e를 참조하면, 상기 다공성 막(140) 위에 산 소스 코팅층(150)을 형성한다.
도 7f를 참조하면, 도 2e를 참조하여 설명한 바와 유사한 방법으로, 상기 산 소스 코팅층(150)으로부터 다공성 막(140)을 통해 복수의 제1 포토레지스트 패턴(630A)의 외측 표면 영역(630B)에 산 소스를 확산시켜 상기 외측 표면 영역(630B)에서 복수의 제1 포토레지스트 패턴(630A)의 화학 반응을 유도한다.
상기 외측 표면 영역(630B)은 복수의 제1 포토레지스트 패턴(630A) 중 다공성 막(140)을 사이에 두고 상기 산 소스 코팅층(150)에 대면하는 측벽을 포함할 수 있다. 상기 복수의 제1 포토레지스트 패턴(630A)의 상면은 다공성 막(140)을 사이에 두고 상기 산 소스 코팅층(150)에 대면하고 있지만, 상기 복수의 제1 포토레지스트 패턴(630A)의 상면과 다공성 막(140)과의 사이에 개재되어 있는 확산 방지용 배리어 패턴(632A)으로 인해 산 소스 코팅층(150)으로부터의 산이 상기 복수의 제1 포토레지스트 패턴(630A)의 상면으로 확산되는 것을 막을 수 있다. 따라서, 상기 확산 방지용 배리어 패턴(632A)을 이용하여 상기 복수의 제1 포토레지스트 패턴(630A)의 상면을 통한 산의 확산을 억제하면서 상기 산 소스 코팅층(150)으로부터 상기 다공성 막(140)을 통해 상기 제1 포토레지스트 패턴(630A)의 측벽으로부터 상기 제1 포토레지스트 패턴(630A)의 외측 표면 영역(630B)에 산을 확산시켜 상기 외측 표면 영역(630B)에서 상기 제1 포토레지스트 패턴(630A)의 화학 반응을 유도할 수 있다.
상기 복수의 제1 포토레지스트 패턴(630A)의 외측 표면 영역(630B)에 포함된 폴리머가 산 소스 코팅층(150)으로부터 확산되어 온 산에 의해 탈보호되어, 상기 외측 표면 영역(630B)은 염기성 수용액으로 이루어지는 현상액에 의해 용해 가능한 가용성 상태로 될 수 있다.
도 7g를 참조하면, 다공성 막(140) 위에 남아 있는 산 소스 코팅층(150)을 제거하여 상기 다공성 막(140)의 상면을 노출시킨다.
도 7h를 참조하면, 다공성 막(140)(도 7g 참조)의 일부와 확산 방지용 배리어 패턴(632A)(도 7g 참조)을 제거하여, 현상액에 의해 용해 가능한 가용성 상태인 외측 표면 영역(630B)을 포함하는 제1 포토레지스트 패턴(630A)의 상면을 노출시킨다.
일부 실시예들에서, 상기 다공성 막(140)의 일부와 확산 방지용 배리어 패턴(632A)를 제거하기 위하여 에치백 공정을 이용할 수 있다. 상기 다공성 막(140)의 일부 및 확산 방지용 배리어 패턴(632A)가 제거된 후, 상기 다공성 막(140)이 복수의 다공성 스페이서(640S)로 분리될 수 있다. 그리고, 상기 복수의 다공성 스페이서(640S)를 통해 복수의 제1 포토레지스트 패턴(630A)의 상면의 표면 영역(630B)과 피쳐층(120)의 상면이 노출될 수 있다.
도 7i를 참조하면, 도 2f를 참조하여 설명한 바와 유사한 방법으로, 염기성 수용액을 사용하여 복수의 제1 포토레지스트 패턴(630A)을 현상하여, 복수의 제1 포토레지스트 패턴(630A)으로부터 외측 표면 영역(630B)을 제거하여, 상기 복수의 제1 포토레지스트 패턴(630A)의 나머지 부분으로 이루어지는 축소된 포토레지스트 패턴(630P)을 형성한다.
상기 축소된 포토레지스트 패턴(630P)은 도 1의 공정 P20에서 형성하는 내부 마스크 패턴에 대응할 수 있다. 상기 축소된 제1 포토레지스트 패턴(630A)이 형성된 후, 상기 축소된 포토레지스트 패턴(230P)과 복수의 다공성 스페이서(640S)와의 사이에 제1 방향 (도 7i에서 X 방향)을 따라 제6 폭(W6)을 가지는 스페이스(S6)가 형성될 수 있다. 일부 실시예들에서, 상기 스페이스(S6)의 제6 폭(W6)은 최종적으로 형성하고자 하는 패턴의 피쳐 사이즈(1F)와 동일한 사이즈를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 축소된 포토레지스트 패턴(630P)은 1F의 폭을 가지는 식각 마스크용 돌출부(630T)를 포함한다.
도 7i에서 R6으로 표시한 점선 영역에서 볼 수 있는 바와 같이, 상기 복수의 다공성 스페이서(640S)는 상기 축소된 포토레지스트 패턴(230P)의 돌출부(630T)의 양 측벽으로부터 이격된 위치에서 상기 양 측벽에 각각 대면하는 한 쌍의 트리플링 부(T6)를 포함한다.
그 후, 도 2g 및 도 2h를 참조하여 설명한 바와 유사하게, 복수의 축소된 포토레지스트 패턴(630P)의 적어도 일부와, 복수의 다공성 스페이서(640S)를 식각 마스크로 이용하여 피쳐층(120)을 식각하여 복수의 피쳐 패턴(120P)을 형성한다.
도 7a 내지 도 7i를 참조하여 설명한 반도체 소자의 제조 방법에서, 1 개의 제1 포토레지스트 패턴(630A)으로부터 제1 방향 (도 7i의 X 방향)을 따라 3 개의 패턴으로 분리되는 패턴 트리플링 효과가 얻어질 수 있다. 이와 같이, 트리플 패터닝 공정을 이용하여 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되는 패턴을 1 회의 포토리소그래피 공정을 이용하는 저단가의 단순화된 공정에 의해 형성할 수 있다. 따라서, 다양한 구조를 가지는 반도체 소자를 단순화된 공정에 의해 용이하게 형성할 수 있으며, 공정 단가를 낮춤으로써 생산성을 높일 수 있다.
도 8은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 얻어진 반도체 소자를 포함하는 메모리 시스템(800)을 예시적으로 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(800)은 시스템 버스 (System Bus)(810), 중앙 처리 장치 (Central Processing Unit)(820), RAM (Random Access Memory)(830), 사용자 인터페이스 (User Interface)(840), 불휘발성 메모리 장치(850) 및 전원 장치 (Power Supply)(860)를 포함한다.
불휘발성 메모리 장치(850)는 시스템 버스(810)를 통해 메모리 시스템(800)에 전기적으로 연결된다. 불휘발성 메모리 장치(850)는 메모리 콘트롤러(853) 및 불휘발성 메모리 장치(857)를 포함한다. 불휘발성 메모리 장치(857)에는 사용자 인터페이스(840)를 통해서 제공되거나 또는 중앙 처리 장치(820)에 의해서 처리된 데이터가 메모리 콘트롤러(853)를 통해 저장된다.
상기 메모리 시스템(800)은 본 발명의 기술적 사상에 의한 방법에 의해 제조된 반도체 소자를 포함한다. 상기 메모리 시스템(800)에는 응용 칩셋 (Application Chipset), 카메라 이미지 프로세서 (Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.
도 9는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 의해 얻어진 반도체 소자를 포함하는 또 다른 메모리 시스템(900)을 예시적으로 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템(900)은 메모리 콘트롤러(950) 및 불휘발성 메모리 장치(990)를 포함할 수 있다.
메모리 콘트롤러(950)는 호스트 (Host)(910) 및 불휘발성 메모리 장치(990)에 연결된다. 호스트(910)로부터의 요청에 응답하여, 메모리 콘트롤러(950)는 불휘발성 메모리 장치(990)를 액세스하도록 구성된다. 예를 들면, 메모리 콘트롤러(950)는 불휘발성 메모리 장치(990)의 읽기, 쓰기 그리고 소거 동작을 제어하도록 구성된다. 메모리 콘트롤러(950)는 불휘발성 메모리 장치(990) 및 호스트(910) 사이에 인터페이스를 제공하도록 구성된다. 메모리 콘트롤러(950)는 불휘발성 메모리 장치(990)를 제어하기 위한 펌웨어(Firmware)를 구동하도록 구성된다.
메모리 콘트롤러(950)는 RAM (Random Access Memory)(951), 중앙처리장치 (Central Processing Unit: CPU)(953), 호스트 인터페이스 (Host Interface)(955), 에러 정정 블록 (Error Correcting Code: ECC)(957), 및 메모리 인터페이스 (Memory Interface)(959)와 같은 구성 요소들을 포함할 수 있다. RAM(951)은 중앙처리장치(953)의 동작 메모리 (Working Memory)로써 이용될 수 있다. 중앙처리장치(953)는 메모리 콘트롤러(950)의 제반 동작을 제어할 수 있다.
호스트 인터페이스(955)는 호스트(910) 및 메모리 콘트롤러(950) 사이의 데이터 교환을 수행하기 위한 프로토콜 (Protocol)을 포함할 수 있다. 예를 들면, 메모리 콘트롤러(950)는 USB (Universal Serial Bus) 프로토콜, MMC (Multimedia Card) 프로토콜, PCI (Peripheral Component Interconnection) 프로토콜, PCI-E (PCI-Express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI (Enhanced Small Disk Interface) 프로토콜, 및 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부, 예를 들면, 호스트와 통신하도록 구성될 수 있다.
에러 정정 블록(957)은 불휘발성 메모리 장치(990)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다. 에러 정정 블록(957)은 메모리 콘트롤러(950)의 구성 요소로 제공될 수 있다. 다른 예로서, 에러 정정 블록(957)은 불휘발성 메모리 장치(990)의 구성 요소로 제공될 수 있다. 메모리 인터페이스(959)는 불휘발성 메모리 장치(990)와 인터페이싱(Interfacing)할 수 있다. 메모리 시스템(900)은 호스트(910)와의 인터페이싱을 위한 코드 데이터(Code Data)를 저장하는 ROM (Read Only Memory)등을 더 포함할 있다.
메모리 콘트롤러(950) 및 불휘발성 메모리 장치(990)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 콘트롤러(950) 및 불휘발성 메모리 장치(990)는 하나의 반도체 장치로 집적되어 PCMCIA (Personal Computer Memory Card International Association) 카드, CF (Compact Flash) 카드, 스마트 미디어 (Smart Media) 카드, 메모리 스틱 (Memory Stick), 멀티 미디어 (Multi Media) 카드 (MMC, RS-MMC, MMCmicro), SD (Secure Digital) 카드 (SD, Mini-SD, Micro-SD, SDHC), UFS (Universal Flash Storage) 등을 구성할 수 있다.
다른 예로서, 메모리 시스템(900)은 반도체 드라이브 (Solid State Drive: SSD), 컴퓨터, 휴대용 컴퓨터 (Portable Computer), UMPC (Ultra Mobile Personal Computer), 워크스테이션 (Work Station), 넷북 (Net Book), PDA (Personal Digital Assistant), 웹 타블렛 (Web Tablet), 무선 전화기 (Wireless Phone), 모바일 폰 (Mobile Phone), 디지털 카메라 (Digital Camera), 디지털 음성 녹음기 (Digital Audio Recorder), 디지털 음성 재생기 (Digital Audio Player), 디지털 동영상 녹화기 (Digital Video Recorder), 디지털 동영상 재생기 (Digital Video Player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크 (Home Network)를 구성하는 다양한 전자 장치들, 컴퓨터 네트워크 (Computer Network)를 구성하는 다양한 전자 장치들, 텔레매틱스 네트워크 (Telematics Network)를 구성하는 다양한 전자 장치들, 컴퓨터 시스템(Computer System)을 구성하는 다양한 구성 요소들, RFID (Radio Frequency Identification) 장치 또는 임베디드 시스템 (Embedded System) 중 적어도 하나에 적용될 수 있다.
다른 예로서, 불휘발성 메모리 장치(990) 또는 메모리 시스템(900)은 다양한 형태들의 패키지(Package)로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(990) 또는 메모리 시스템(900)은 POP (Package on Package), Ball grid arrays (BGAs), Chip Scale Packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP), Wafer-Level Processed Stack Package (WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 피쳐층, 130: 포토레지스트 패턴, 130A, 230A: 외측 표면 영역, 140, 340: 다공성 막, 150: 산 소스 코팅층, 342: 캡핑막, 630: 제1 포토레지스트 패턴, 632: 산 확산 방지용 배리어 패턴, 634: 제2 포토레지스트 패턴.

Claims (10)

  1. 피식각막 위에 폴리머를 포함하는 내부 마스크층을 형성하는 단계와,
    상기 피식각막 위에 상기 내부 마스크층을 덮는 다공성 막을 형성하는 단계와,
    상기 다공성 막을 통해 상기 내부 마스크층의 외측 표면 영역에 산 소스 (acid source)를 공급하는 단계와,
    상기 산 소스를 이용하여 상기 외측 표면 영역에서 상기 내부 마스크층에 포함된 폴리머의 화학 반응을 유도하는 단계와,
    상기 내부 마스크층 중 화학 반응된 부분을 제거하여 내부 마스크 패턴을 형성하는 단계와,
    상기 다공성 막의 적어도 일부와 상기 내부 마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 내부 마스크층은 산분해성 보호기 (acid-labile protecting group)를 가지는 폴리머를 포함하는 화학증폭형 레지스트로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 산 소스는 산, PAG (photoacid generator), 또는 TAG (thermoacid generator)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계를 더 포함하고,
    상기 외측 표면 영역에 상기 산 소스를 공급하는 단계는 상기 산 소스 코팅층 내부에 있는 산 소스를 상기 내부 마스크층 내부로 확산시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와,
    상기 산 소스 코팅층이 형성된 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와,
    상기 산 소스 코팅층이 형성된 결과물에 광을 조사하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계와,
    상기 산 소스 코팅층이 형성된 결과물에 광을 조사하는 단계와,
    상기 산 소스 코팅층이 형성된 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 다공성 막을 형성한 후, 상기 다공성 막을 통해 상기 내부 마스크층의 상기 외측 표면 영역에 상기 산 소스를 공급하기 전에, 상기 다공성 막을 사이에 두고 상기 내부 마스크층의 측벽에 대면하는 산 소스 코팅층을 형성하는 단계를 더 포함하고,
    상기 산 소스 코팅층은 물과, 수용성 고분자와, 상기 산 소스와의 혼합물로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 피식각막 위에 포토레지스트 패턴을 형성하는 단계와,
    상기 피식각막 위에 포토레지스트 패턴을 덮는 다공성 막을 형성하는 단계와,
    상기 다공성 막을 사이에 두고 상기 포토레지스트 패턴의 측벽을 덮는 산 소스 코팅층을 형성하는 단계와,
    상기 산 소스 코팅층으로부터 다공성 막을 통해 상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도하는 단계와,
    상기 포토레지스트 패턴을 현상하여 축소된 포토레지스트 패턴을 형성하는 단계와,
    상기 다공성 막의 적어도 일부와 상기 축소된 포토레지스트 패턴의 적어도 일부를 식각 마스크로 이용하여 상기 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 포토레지스트 패턴의 외측 표면 영역에 산 소스를 확산시켜 상기 외측 표면 영역에서 상기 포토레지스트 패턴의 화학 반응을 유도한 후, 상기 포토레지스트 패턴을 현상하기 전에,
    상기 다공성 막 위에 잔류하는 산 소스 코팅층을 제거하여 상기 다공성 막의 상면을 노출시키는 단계와,
    상기 다공성 막의 일부를 제거하여 상기 포토레지스트 패턴을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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