KR102185706B1 - Fan-out semiconductor package - Google Patents

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KR102185706B1
KR102185706B1 KR1020180051254A KR20180051254A KR102185706B1 KR 102185706 B1 KR102185706 B1 KR 102185706B1 KR 1020180051254 A KR1020180051254 A KR 1020180051254A KR 20180051254 A KR20180051254 A KR 20180051254A KR 102185706 B1 KR102185706 B1 KR 102185706B1
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    • H01L2224/02379—Fan-out arrangement

Abstract

본 개시는 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩, 반도체칩의 비활성면에 부착된 방열부재, 반도체칩 및 방열부재 각각의 적어도 일부를 덮는 봉합재, 및 반도체칩의 활성면 상에 배치되며 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 방열부재의 두께가 상기 반도체칩의 두께보다 두꺼운, 팬-아웃 반도체 패키지에 관한 것이다.The present disclosure provides a semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface, a heat dissipating member attached to the inactive surface of the semiconductor chip, a sealing material covering at least a part of each of the semiconductor chip and the heat dissipating member, and A fan-out semiconductor package comprising a connection member disposed on an active surface of a chip and including a redistribution layer electrically connected to a connection pad, the heat dissipation member having a thickness greater than that of the semiconductor chip.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}Fan-out semiconductor package {FAN-OUT SEMICONDUCTOR PACKAGE}

본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package capable of extending an electrical connection structure outside a region in which a semiconductor chip is disposed.

최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
Recently, one of the major trends in technology development for semiconductor chips is to reduce the size of components, and thus, in the package field, it is required to implement a large number of pins while having a small size in accordance with the rapid increase in demand for small semiconductor chips. .

이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 전기연결구조체를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
One of the semiconductor package technologies proposed to meet this is a fan-out semiconductor package. The fan-out package allows the electrical connection structure to be redistributed outside the area in which the semiconductor chip is disposed, so that a large number of pins can be implemented while having a small size.

한편, 최근 팬-아웃 패키지는 프리미엄 AP(Application Processor)에서 필수적으로 필요한 방열 특성을 향상시키는 것이 요구되고 있다.
Meanwhile, recently, fan-out packages are required to improve heat dissipation characteristics, which are essential for premium application processors (APs).

본 개시의 여러 목적 중 하나는 방열 특성이 우수하며 나아가 워피지 제어에도 효과적인 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the various objects of the present disclosure is to provide a fan-out semiconductor package that has excellent heat dissipation characteristics and is also effective in warpage control.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체칩의 비활성면에 반도체칩 보다 두꺼운 방열부재를 부착하여 패키징 하는 것이다.
One of the various solutions proposed through the present disclosure is to attach and package a heat dissipating member thicker than the semiconductor chip to the inactive surface of the semiconductor chip.

본 개시의 여러 효과 중 일 효과로서 방열 특성이 우수하며 나아가 워피지 제어에도 효과적인 팬-아웃 반도체 패키지를 제공할 수 있다.
As one of the various effects of the present disclosure, a fan-out semiconductor package having excellent heat dissipation characteristics and also effective in warpage control can be provided.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11a는 방열부재에 유기 코팅층을 형성하는 과정을 개략적으로 나타낸 공정도다.
도 11b 및 도 11c는 반도체칩의 비활성면에 방열부재를 부착하는 과정의 다양한 예를 개략적으로 나타난 공정도다.
도 12a 및 도 12b는 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지의 다른 일례를 대략 나타낸 단면도다.
도 17은 일례에 따라 제조된 팬-아웃 반도체 패키지의 방열 효과를 개략적으로 나타낸다.1 is a block diagram schematically showing an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3A and 3B are cross-sectional views schematically illustrating a fan-in semiconductor package before and after packaging.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.
5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
8 is a schematic cross-sectional view illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.
FIG. 10 is a schematic cut-away plan view of the fan-out semiconductor package of FIG. 9.
11A is a process diagram schematically showing a process of forming an organic coating layer on a heat dissipating member.
11B and 11C are process diagrams schematically showing various examples of a process of attaching a heat dissipating member to an inactive surface of a semiconductor chip.
12A and 12B are process diagrams schematically showing an example of manufacturing a fan-out semiconductor package.
13 is a schematic cross-sectional view of another example of a fan-out semiconductor package.
14 is a cross-sectional view schematically showing another example of a fan-out semiconductor package.
15 is a cross-sectional view schematically showing another example of a fan-out semiconductor package.
16 is a cross-sectional view schematically showing another example of a fan-out semiconductor package.
17 schematically shows the heat dissipation effect of a fan-out semiconductor package manufactured according to an example.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. In the drawings, the shapes and sizes of elements may be exaggerated or reduced for clearer explanation.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic device system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, the electronic device 1000 accommodates a main board 1010. A chip-related part 1020, a network-related part 1030, and other parts 1040 are physically and/or electrically connected to the main board 1010. These are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
The chip-related parts 1020 include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory; Application processor chips such as a central processor (eg, a CPU), a graphics processor (eg, a GPU), a digital signal processor, an encryption processor, a microprocessor, and a microcontroller; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) are included, but are not limited thereto, and other types of chip-related components may be included in addition to this. Also, of course, these parts 1020 may be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
Network-related parts 1030 include Wi-Fi (IEEE 802.11 family, etc.), WiMAX (IEEE 802.16 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM , GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and any other wireless and wired protocols designated as such and beyond, including, but not limited to, many other wireless or wired protocols. Any of the standards or protocols may be included. In addition, it goes without saying that the network-related component 1030 may be combined with the chip-related component 1020 with each other.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, LTCC (low temperature co-firing ceramics), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser). , It is not limited thereto, and in addition, passive components used for various other purposes may be included. In addition, it goes without saying that the other components 1040 may be combined with each other along with the chip-related component 1020 and/or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of the electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and/or electrically connected to the main board 1010. For example, the camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass ( Not shown), accelerometer (not shown), gyroscope (not shown), speaker (not shown), mass storage device (eg, hard disk drive) (not shown), compact disk (CD) (not shown), and DVD There are (digital versatile disk) (not shown), but are not limited thereto, and other parts used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer ( computer), a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, the present invention is not limited thereto, and, of course, it may be any other electronic device that processes data in addition to these.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic device.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic devices as described above for various purposes. For example, the motherboard 1110 is accommodated in the body 1101 of the smart phone 1100, and various components 1120 are physically and/or electrically connected to the motherboard 1110. In addition, other components that may or may not be physically and/or electrically connected to the main board 1010 such as the camera 1130 are accommodated in the body 1101. Some of the components 1120 may be chip-related parts, for example, the semiconductor package 1121, but are not limited thereto. It goes without saying that the electronic device is not necessarily limited to the smart phone 1100, and may be other electronic devices as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip is integrated with a number of microelectronic circuits, but cannot itself serve as a finished semiconductor product, and there is a possibility of being damaged by an external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, but the semiconductor chip is packaged and used in an electronic device.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason why semiconductor packaging is necessary is because there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the gap between the connection pads are very small, whereas in the case of a main board used in electronic devices, the size of the component mounting pad and the gap between the component mounting pads are much larger than the scale of the semiconductor chip. . Therefore, it is difficult to directly mount a semiconductor chip on such a main board, and a packaging technology capable of buffering the difference in circuit width between each other is required.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
Semiconductor packages manufactured by such a packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to a structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-In Semiconductor Package)

도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3A and 3B are cross-sectional views schematically showing a fan-in semiconductor package before and after packaging.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically illustrating a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
Referring to the drawings, the semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), etc., and aluminum (Al) formed on one surface of the body 2221. For example, including a connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222, It may be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a main board of an electronic device as well as a printed circuit board (PCB) of an intermediate level.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
Accordingly, a connection member 2240 is formed on the semiconductor chip 2220 to match the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. The connecting member 2240 is formed of an insulating layer 2241 of an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220, and a via hole 2243h for opening the connection pad 2222 is formed, It may be formed by forming a wiring pattern 2242 and a via 2243. Thereafter, a passivation layer 2250 protecting the connection member 2240 is formed, an opening 2251 is formed, and an under bump metal layer 2260 or the like is formed. That is, through a series of processes, for example, a fan-in semiconductor package 2200 including a semiconductor chip 2220, a connection member 2240, a passivation layer 2250, and an under bump metal layer 2260 is manufactured. do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
In this way, the fan-in semiconductor package is in the form of a package in which all connection pads of a semiconductor chip, such as I/O (Input / Output) terminals, are placed inside the device, and the fan-in semiconductor package has good electrical characteristics and can be produced inexpensively. have. Accordingly, many devices that enter the smartphone are manufactured in the form of fan-in semiconductor packages, and specifically, development is being made in the direction of implementing small and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, the fan-in semiconductor package has many space limitations since all I/O terminals must be placed inside the semiconductor chip. Therefore, this structure has a difficulty in applying to a semiconductor chip having a large number of I/O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package cannot be directly mounted and used on the main board of the electronic device. This is because even if the size and spacing of the I/O terminals of the semiconductor chip are enlarged through the rewiring process, they do not have the size and spacing that can be directly mounted on the main board of electronic devices.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, in the fan-in semiconductor package 2200, the connection pads 2222 of the semiconductor chip 2220, that is, the I/O terminals are rewired once again through the interposer substrate 2301, and finally The fan-in semiconductor package 2200 may be mounted on the main board 2500 of the electronic device while the fan-in semiconductor package 2200 is mounted on the interposer substrate 2301. In this case, the solder ball 2270 may be fixed with an underfill resin 2280 or the like, and the outside may be covered with a molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the connection pads of the semiconductor chip 2220 are embedded by the interposer substrate 2302. (2222), that is, the I/O terminals are rewired once again, and may be finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
In this way, since the fan-in semiconductor package is directly mounted on the main board of an electronic device and is difficult to use, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, or It is used by being mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a schematic cross-sectional view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
Referring to the drawings, in the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by a sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is a connecting member. The rewiring is performed to the outside of the semiconductor chip 2120 by the 2140. In this case, a passivation layer 2202 may be further formed on the connection member 2140, and an under bump metal layer 2160 may be further formed in the opening of the passivation layer 2202. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, and a passivation layer (not shown). The connecting member 2140 includes an insulating layer 2141, a redistribution layer 2142 formed on the insulating layer 2241, a via 2143 electrically connecting the connection pad 2122 and the redistribution layer 2142, and the like. I can.

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, in the fan-out semiconductor package, the I/O terminals are rearranged and arranged to the outside of the semiconductor chip through the connection member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all I/O terminals of the semiconductor chip must be placed inside the semiconductor chip, and when the device size is reduced, the ball size and pitch must be reduced, so a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a form in which I/O terminals are rearranged and arranged to the outside of the semiconductor chip through the connection member formed on the semiconductor chip. Even if the size of the semiconductor chip decreases, a standardized ball layout is maintained. Since it can be used as it is, it can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a schematic cross-sectional view illustrating a case where a fan-out semiconductor package is mounted on a main board of an electronic device.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, a fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 is a connection member capable of rewiring the connection pad 2122 on the semiconductor chip 2120 to a fan-out area outside the size of the semiconductor chip 2120 Since the 2140 is formed, a standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of an electronic device without a separate interposer substrate.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
In this way, since the fan-out semiconductor package can be mounted on the main board of an electronic device without a separate interposer substrate, it is possible to achieve a smaller thickness and thinner than a fan-in semiconductor package using an interposer substrate. Do. In addition, it is particularly suitable for mobile products due to its excellent thermal and electrical properties. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and can solve a problem due to the occurrence of warpage.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package refers to a package technology for mounting the semiconductor chip on the main board of an electronic device, and for protecting the semiconductor chip from external impact, and the scale and use thereof are different. It is a different concept from a printed circuit board (PCB) such as an interposer board in which a fan-in semiconductor package is embedded.

이하에서는, 방열 특성이 우수하며 나아가 워피지 제어에도 효과적인 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package having excellent heat dissipation characteristics and also effective in warpage control will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
FIG. 10 is a schematic cut-away plan view of the fan-out semiconductor package of FIG. 9.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(122)가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 비활성면에 부착된 방열부재(125), 반도체칩(120) 및 방열부재(125) 각각의 적어도 일부를 덮는 봉합재(130), 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)의 비활성면에 방열부재(125)가 부착되어 있어 반도체칩(120)의 열을 효과적으로 방출할 수 있다.
Referring to the drawings, in the fan-out semiconductor package 100A according to an example, a semiconductor chip 120 having an active surface on which the connection pad 122 is disposed and an inactive surface opposite to the active surface, and the semiconductor chip 120 are inactive. The heat dissipation member 125 attached to the surface, the encapsulant 130 covering at least a part of each of the semiconductor chip 120 and the heat dissipation member 125, and the connection pad 122 are disposed on the active surface of the semiconductor chip 120 ) And a connection member 140 including a redistribution layer 142 electrically connected to each other. In the fan-out semiconductor package 100A according to an example, since the heat dissipation member 125 is attached to the non-active surface of the semiconductor chip 120, heat of the semiconductor chip 120 may be effectively discharged.

한편, 방열부재(125)는 방열 효과가 우수한 금속 물질로 구성될 수 있으며, 예를 들면, 구리 덩어리(Cu lump) 형태일 수 있다. 이 경우 적은 비용으로 고 방열 효과를 기대할 수 있다. 더불어, 단단한 금속의 성질 및 열팽창계수 미스매치 개선 등을 통하여 워피지 개선 효과도 기대할 수 있다. 구리 덩어리 등을 이용하는 경우 봉합재(130)와의 밀착력 개선을 위하여 방열부재(125)의 표면에는 표면처리가 수행될 수 있다. 예를 들면, 일례에서와 같이 방열부재(125)의 표면은 실란 처리와 같은 유기물 코팅 처리로 표면처리 할 수 있으며, 이 경우 방열부재(125)의 표면에는 실란 코팅층과 같은 유기 코팅층(127)이 형성될 수 있다.
Meanwhile, the heat dissipation member 125 may be formed of a metal material having excellent heat dissipation effect, and may be, for example, in the form of a copper lump. In this case, a high heat dissipation effect can be expected at a low cost. In addition, the warpage improvement effect can be expected through the improvement of the properties of the hard metal and the mismatch of the thermal expansion coefficient. When using a copper lump or the like, a surface treatment may be performed on the surface of the heat dissipating member 125 in order to improve adhesion with the encapsulant 130. For example, as in one example, the surface of the heat dissipating member 125 may be surface-treated with an organic material coating treatment such as silane treatment, and in this case, an organic coating layer 127 such as a silane coating layer is formed on the surface of the heat dissipating member 125 Can be formed.

한편, 방열부재(125)는 반도체칩(120)의 비활성면에 접착필름(124)을 통하여 부착될 수 있다. 접착필름(124)은 통상의 다이부착필름(DAF: Die Attach Film)일 수 있으나, 이에 한정되는 것은 아니며, 열전도도가 높은 물질을 포함하는 접착필름이라면 어느 것이든 사용이 가능하다. 당업계에서 통상적으로 시판되는 다이부착필름을 사용하는 경우, 접착필름(124)의 두께는 최소화하는 것이 방열 효과를 위하여 바람직하며, 예를 들면, 10㎛ 이하, 즉 1㎛ 내지 10㎛ 정도일 수 있다.
Meanwhile, the heat dissipation member 125 may be attached to the inactive surface of the semiconductor chip 120 through the adhesive film 124. The adhesive film 124 may be a conventional die attach film (DAF), but is not limited thereto, and any adhesive film including a material having high thermal conductivity may be used. In the case of using a die-attach film that is commercially available in the art, it is desirable for the heat dissipation effect to minimize the thickness of the adhesive film 124, and may be, for example, 10 μm or less, that is, about 1 μm to 10 μm. .

한편, 방열부재(125)의 두께(t2)는 반도체칩(120)의 두께(t1) 보다 클 수 있으며, 이 경우 고 방열 효과를 가질 수 있음은 물론이며, 봉합재(130)로 봉합할 때 후술하는 코어부재(110)와의 높이 차이를 최소화할 수 있어, 봉합 두께 불균일에 따른 불량을 최소화할 수 있다. 구체적으로, 반도체칩(120)을 그라인딩하지 않은 상태로 방열부재(125)를 부착하는 경우 부착 후 전체 두께가 코어부재(110)의 두께보다 커지게 됨으로써 봉합 두께 불균일의 문제가 발생할 수 있다. 이를 해결하기 위하여 방열부재(125)의 두께(t2)를 낮추는 경우에는 방열 효과가 충분하지 않을 수 있다. 따라서, 반도체칩(120)의 두께(t1)를 방열부재(125)의 두께(t1) 보다 낮추는 것이 바람직하다. 이러한 관점에서, 반도체칩(120)의 두께(t1)는 방열부재(125)의 두께(t2)의 0.4배 내지 0.6배 정도일 수 있다.
On the other hand, the thickness (t2) of the heat dissipation member 125 may be larger than the thickness (t1) of the semiconductor chip 120, in this case, as well as being able to have a high heat dissipation effect, when sealing with the sealing material 130 It is possible to minimize a difference in height from the core member 110 to be described later, thereby minimizing defects due to uneven sealing thickness. Specifically, when the heat dissipating member 125 is attached without grinding the semiconductor chip 120, the entire thickness after attachment becomes larger than the thickness of the core member 110, thereby causing a problem of uneven sealing thickness. In order to solve this problem, when the thickness t2 of the heat dissipation member 125 is lowered, the heat dissipation effect may not be sufficient. Therefore, it is preferable to lower the thickness t1 of the semiconductor chip 120 than the thickness t1 of the heat dissipation member 125. In this respect, the thickness t1 of the semiconductor chip 120 may be about 0.4 to 0.6 times the thickness t2 of the heat dissipating member 125.

한편, 봉합재(130)는 절연수지 및 무기필러를 포함하는 재료로 형성될 수 있으며, 이때 열전도도를 높이기 위하여 무기필러의 함량을 일반적인 몰딩재나 봉합재에 비하여 높이는 것일 수 있다. 예를 들면, 봉합재(130)는 무기필러의 함량이 60중량% 내지 80중량% 정도일 수 있으나, 이에 한정되는 것은 아니다.
Meanwhile, the encapsulant 130 may be formed of a material including an insulating resin and an inorganic filler, and in this case, the content of the inorganic filler may be increased compared to a general molding material or encapsulant in order to increase thermal conductivity. For example, the encapsulant 130 may have an inorganic filler content of about 60% to 80% by weight, but is not limited thereto.

한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 코어부재(110)를 더 포함할 수 있다. 코어부재(110)가 도입되는 경우 워피지를 보다 효과적으로 제어할 수 있다. 특히, 코어부재(110)에 금속물질로 형성되는 복수의 배선층(112a, 112b, 112c, 112d)이 형성되는 경우, 보다 효과적으로 강성 유지가 가능하다. 접착필름(124) 및 방열부재(125)는 반도체칩(120)과 마찬가지로 코어부재(110)의 관통홀(110H)에 배치될 수 있다. 즉, 후술하는 바와 같이, 웨이퍼 상태에서 방열부재(125)가 접착필름(124)을 매개로 반도체칩(120)의 비활성면에 부착된 후 다이싱 공정으로 절단되고, 이러한 부착 상태로 관통홀(110H)에 배치될 수 있다. 이 경우, 반도체칩(120)의 측면과 접착필름(124)의 측면과 방열부재(125)의 측면 은 실질적으로 동일한 레벨에 위치할 수 있으며, 따라서 관통홀(110H)을 봉합재(130)로 채울 때 보이드 불량 등의 부작용을 최소화할 수 있다. 방열부재(125)의 측면에 유기 코팅층(127)이 형성되는 경우는 유기 코팅층(127)의 측면이 반도체칩(120)의 측면 및 접착필름(124)의 측면과 실질적으로 동일 레벨에 위치할 수 있다.
Meanwhile, the fan-out semiconductor package 100A according to an example may further include a core member 110 having a through hole 110H. When the core member 110 is introduced, warpage can be more effectively controlled. In particular, when a plurality of wiring layers 112a, 112b, 112c, and 112d formed of a metallic material are formed on the core member 110, rigidity can be more effectively maintained. Like the semiconductor chip 120, the adhesive film 124 and the heat dissipating member 125 may be disposed in the through hole 110H of the core member 110. That is, as described later, in the wafer state, the heat dissipation member 125 is attached to the inactive surface of the semiconductor chip 120 via the adhesive film 124 and then cut by a dicing process, and in this attached state, the through hole ( 110H). In this case, the side surface of the semiconductor chip 120, the side surface of the adhesive film 124, and the side surface of the heat dissipating member 125 may be located at substantially the same level, and thus the through hole 110H is used as the encapsulant 130. When filling, side effects such as poor voids can be minimized. When the organic coating layer 127 is formed on the side surface of the heat dissipating member 125, the side surface of the organic coating layer 127 may be located at substantially the same level as the side surface of the semiconductor chip 120 and the side surface of the adhesive film 124. have.

한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 배치된 방열 패턴층(132B) 및 봉합재(130)의 적어도 일부를 관통하며 방열 패턴층(132B)과 방열부재(125)를 연결하는 방열 비아(133B)를 더 포함할 수 있다. 방열 패턴층(132B)과 방열 비아(133B)를 도입하는 경우 방열부재(125)를 통하여 방출된 열이 보다 효과적으로 패키지(100A) 상부로 방출될 수 있다.
On the other hand, the fan-out semiconductor package 100A according to an example penetrates at least a portion of the heat radiation pattern layer 132B and the encapsulant 130 disposed on the encapsulant 130, and the heat radiation pattern layer 132B and the heat radiation member A heat dissipation via 133B connecting the 125 may be further included. When the heat dissipation pattern layer 132B and the heat dissipation via 133B are introduced, the heat radiated through the heat dissipation member 125 may be more effectively radiated to the top of the package 100A.

한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 배치된 백사이드 배선층(132A)과 봉합재(130)의 적어도 일부를 관통하며 백사이드 배선층(132A)과 코어부재(110)의 복수의 배선층(112a, 112b, 112c, 112d) 중 최상측에 배치된 배선층(112d)을 전기적으로 연결하는 백사이드 비아(133A)를 더 포함할 수 있다. 또한, 봉합재(130) 상에 배치되며, 백사이드 배선층(132A)의 적어도 일부를 노출시키는 개구부(180h)를 갖는 커버층(180)을 더 포함할 수 있으며, 이때 노출되는 백사이드 배선층(132A)의 표면에는 귀금속 도금과 같이 금속 도금에 의하여 형성되는 표면처리층(P)이 배치될 수 있다. 또한, 연결부재(140)의 하측에 배치되며 연결부재(140)의 재배선층(142) 중 최하측에 배치된 재배선층(142)의 적어도 일부를 노출시키는 개구부(150h)를 갖는 패시베이션층(150)과, 패시베이션층(150)의 개구부(150h)에는 노출된 재배선층(142)과 연결되는 복수의 언더범프금속(160)과, 패시베이션층(150) 하측에 배치되며 복수의 언더범프금속(160)과 연결되는 복수의 전기연결구조체(170)를 더 포함할 수 있다. 또한, 패시베이션층(150)의 하면에 표면 실장(SMT)된 표면실장부품(190)을 더 포함할 수 있다.
Meanwhile, the fan-out semiconductor package 100A according to an example penetrates at least a portion of the backside wiring layer 132A and the encapsulant 130 disposed on the encapsulant 130, and passes through the backside wiring layer 132A and the core member 110. ) Of the plurality of wiring layers 112a, 112b, 112c, and 112d may further include a backside via 133A for electrically connecting the wiring layer 112d disposed on the uppermost side. In addition, it may further include a cover layer 180 disposed on the encapsulant 130 and having an opening 180h exposing at least a portion of the backside wiring layer 132A, and at this time, the exposed backside wiring layer 132A A surface treatment layer P formed by metal plating, such as noble metal plating, may be disposed on the surface. In addition, the passivation layer 150 is disposed under the connection member 140 and has an opening 150h that exposes at least a portion of the redistribution layer 142 disposed at the bottom of the redistribution layer 142 of the connection member 140 ), and a plurality of under bump metals 160 connected to the exposed redistribution layer 142 in the opening 150h of the passivation layer 150, and a plurality of under bump metals 160 disposed under the passivation layer 150, respectively. ) May further include a plurality of electrical connection structures 170 connected to. In addition, a surface-mounted component 190 may be further included on the lower surface of the passivation layer 150.

이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package 100A according to an example will be described in more detail.

코어부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)에 배선층(112a, 112b, 112c, 112d)과 접속비아층(113a, 113b, 113c) 등을 형성하는 경우, 팬-아웃 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 코어부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 접착필름(124)을 매개로 방열부재(125)가 부착된 반도체칩(120)이 코어부재(110)와 소정거리 이격 되도록 배치될 수 있다. 이들의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
The core member 110 may further improve the rigidity of the package 100A according to a specific material, and may perform a role of securing uniformity of the thickness of the encapsulant 130. When forming wiring layers 112a, 112b, 112c, and 112d and connection via layers 113a, 113b, and 113c on the core member 110, the fan-out semiconductor package 100A is a POP (Package on Package) type. It can be used as a package. The core member 110 has a through hole 110H. In the through-hole 110H, the semiconductor chip 120 to which the heat dissipating member 125 is attached through the adhesive film 124 may be disposed to be spaced apart from the core member 110 by a predetermined distance. Their lateral circumference may be surrounded by the core member 110. However, this is only an example and may be variously modified into different forms, and different functions may be performed according to the form.

코어부재(110)는 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제2절연층(111b) 상에 배치되며 제3배선층(112c)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(122)와 전기적으로 연결된다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 제1 내지 제3접속비아층(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
The core member 110 includes a first insulating layer 111a in contact with the connecting member 140, a first wiring layer 112a in contact with the connecting member 140 and buried in the first insulating layer 111a, and a first insulating layer ( The second wiring layer 112b is disposed on the opposite side of the side where the first wiring layer 112a of 111a) is buried, and the second insulating layer is disposed on the first insulating layer 111a and covers the second wiring layer 112b. 111b), a third wiring layer 112c disposed on the second insulating layer 111b, a third insulating layer 111c disposed on the second insulating layer 111b and covering the third wiring layer 112c, and And a fourth wiring layer 112d disposed on the third insulating layer 111c. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pad 122. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected through the first to third connection via layers 113a, 113b, and 113c.

제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 코어부재(110)의 제1배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 즉, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가질 수 있다. 이 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제2 및 제3배선층(112b, 112c)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 충분한 두께로 기판 공정 등으로 제조될 수 있는 반면, 연결부재(140)는 얇게 반도체 공정 등으로 제조될 수 있는바, 코어부재(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결부재(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
When the first wiring layer 112a is buried in the first insulating layer 111a, the step difference caused by the thickness of the first wiring layer 112a is minimized, so that the insulating distance of the connection member 140 is constant. The lower surface of the first wiring layer 112a of the core member 110 may be positioned above the lower surface of the connection pad 122 of the semiconductor chip 120. That is, since the first wiring layer 112a is recessed into the first insulating layer, the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a may have a step difference. In this case, the material forming the encapsulant 130 may be prevented from bleeding to contaminate the first wiring layer 112a. The second and third wiring layers 112b and 112c may be positioned between an active surface and an inactive surface of the semiconductor chip 120. While the core member 110 can be manufactured with a sufficient thickness by a substrate process, etc., the connection member 140 can be thinly manufactured by a semiconductor process, etc., and the wiring layers 112a, 112b, 112c of the core member 110, 112d) Each thickness may be thicker than the thickness of each of the redistribution layers 142 of the connection member 140.

절연층(111a, 111b, 111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layers 111a, 111b, 111c is not particularly limited. For example, an insulating material may be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler, or glass fiber together with an inorganic filler. , Glass Cloth, Glass Fabric), etc., a resin impregnated into a core material such as prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), etc. may be used. If necessary, a photosensitive insulating (PID) resin can also be used.

배선층(112a, 112b, 112c, 112d)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c, 112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
The wiring layers 112a, 112b, 112c, and 112d may perform a role of rewiring the connection pads 122 of the semiconductor chip 120. Materials for forming the wiring layers 112a, 112b, 112c, and 112d include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), A conductive material such as titanium (Ti) or an alloy thereof may be used. The wiring layers 112a, 112b, 112c, and 112d may perform various functions according to the design of the corresponding layer. For example, a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like may be included. Here, the signal S pattern includes various signals, for example, data signals, excluding the ground (GND) pattern, the power (PWR) pattern, and the like. In addition, it may include a via pad, a wire pad, an electrical connection structure pad, or the like.

접속비아층(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 접속비아층(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아층(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 한편, 공정상의 이유로 접속비아층(113a, 113b, 113c)는 모두 동일한 방향의 테이퍼 형상, 즉 상부 직경이 하부 직경보다 큰 테이퍼 형상을 가질 수 있다.
The connection via layers 113a, 113b, and 113c electrically connect the wiring layers 112a, 112b, 112c, and 112d formed on different layers, thereby forming an electrical path in the core member 110. The connection via layers 113a, 113b, and 113c may also be formed of a conductive material. The connection via layers 113a, 113b, and 113c may be completely filled with a conductive material, or may be formed along a wall surface of the via hole. Meanwhile, for process reasons, the connection via layers 113a, 113b, and 113c may all have a tapered shape in the same direction, that is, a tapered shape having an upper diameter larger than a lower diameter.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 메모리나 전력관리소자와 같은 다른 종류의 집적회로일 수도 있음은 물론이다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of elements are integrated in one chip. In this case, the integrated circuit is, for example, a central processor (eg, CPU), a graphics processor (eg, GPU), a field programmable gate array (FPGA), a digital signal processor, an encryption processor, a microprocessor, a processor such as a microcontroller. It may be a chip, specifically an application processor (AP), but is not limited thereto, and of course, it may be another type of integrated circuit such as a memory or a power management device.

반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 활성면에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 따라서 봉합재(130)는 패시베이션막(123)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수 있다. 이 경우, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으며, 따라서 접속패드(122)가 연결부재(140)의 접속비아(143)와 물리적으로 접할 수 있다. 다만, 반도체칩(120)의 종류에 따라서 반도체칩(120)의 활성면 상에 별도의 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 형태를 가질 수도 있다.
The semiconductor chip 120 may be formed based on an active wafer, and in this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as a base material forming the body 121. Various circuits may be formed in the body 121. The connection pad 122 is for electrically connecting the semiconductor chip 120 to other components, and a conductive material such as aluminum (Al) or copper (Cu) may be used as a forming material without particular limitation. A passivation film 123 exposing the connection pad 122 may be formed on the active surface of the body 121, and the passivation film 123 may be an oxide film or a nitride film, or a double layer of an oxide film and a nitride film. The lower surface of the connection pad 122 through the passivation film 123 may have a step difference from the lower surface of the encapsulant 130, and thus the encapsulant 130 may have at least a space between the passivation film 123 and the connection member 140. You can fill in some. In this case, it is possible to prevent the sealing material 130 from bleeding to the lower surface of the connection pad 122 to some extent. An insulating film (not shown) or the like may be further disposed at other required positions. The semiconductor chip 120 may be a bare die, and thus, the connection pad 122 may physically contact the connection via 143 of the connection member 140. However, depending on the type of the semiconductor chip 120, a separate redistribution layer (not shown) may be further formed on the active surface of the semiconductor chip 120, and a bump (not shown) is connected to the connection pad 122. It can also have a shape.

접착필름(124)은 통상의 다이부착필름(DAF: Die Attach Film)일 수 있으나, 이에 한정되는 것은 아니며, 열전도도가 높은 물질을 포함하는 접착필름이라면 어느 것이든 사용이 가능하다. 당업계에서 통상적으로 시판되는 다이부착필름을 사용하는 경우, 접착필름(124)의 두께는 최소화하는 것이 방열 효과를 위하여 바람직하며, 예를 들면, 10㎛ 이하, 즉 1㎛ 내지 10㎛ 정도일 수 있다.
The adhesive film 124 may be a conventional die attach film (DAF), but is not limited thereto, and any adhesive film including a material having high thermal conductivity may be used. In the case of using a die-attach film that is commercially available in the art, it is desirable for the heat dissipation effect to minimize the thickness of the adhesive film 124, and may be, for example, 10 μm or less, that is, about 1 μm to 10 μm. .

방열부재(125)는 방열 효과가 우수한 금속 물질로 구성될 수 있으며, 예를 들면, 구리 덩어리(Cu lump) 형태일 수 있다. 이 경우 적은 비용으로 고 방열 효과를 기대할 수 있다. 더불어, 단단한 금속의 성질 및 열팽창계수 미스매치 개선 등을 통하여 워피지 개선 효과도 기대할 수 있다. 구리 덩어리 등을 이용하는 경우 봉합재(130)와의 밀착력 개선을 위하여 방열부재(125)의 표면에는 표면처리가 수행될 수 있다. 예를 들면, 일례에서와 같이 방열부재(125)의 표면은 실란 처리와 같은 유기물 코팅 처리로 표면처리 할 수 있으며, 이 경우 방열부재(125)의 표면에는 실란 코팅층과 같은 유기 코팅층(127)이 형성될 수 있다.
The heat dissipation member 125 may be made of a metal material having excellent heat dissipation effect, and may be, for example, in the form of a copper lump. In this case, a high heat dissipation effect can be expected at a low cost. In addition, the warpage improvement effect can be expected through the improvement of the properties of the hard metal and the mismatch of the thermal expansion coefficient. When using a copper lump or the like, a surface treatment may be performed on the surface of the heat dissipating member 125 in order to improve adhesion with the encapsulant 130. For example, as in one example, the surface of the heat dissipating member 125 may be surface-treated with an organic material coating treatment such as silane treatment, and in this case, an organic coating layer 127 such as a silane coating layer is formed on the surface of the heat dissipating member 125 Can be formed.

방열부재(125)의 두께(t2)는 반도체칩(120)의 두께(t1) 보다 클 수 있으며, 이 경우 고 방열 효과를 가질 수 있음은 물론이며, 봉합재(130)로 봉합할 때 후술하는 코어부재(110)와의 높이 차이를 최소화할 수 있어, 봉합 두께 불균일에 따른 불량을 최소화할 수 있다. 구체적으로, 반도체칩(120)을 그라인딩하지 않은 상태로 방열부재(125)를 부착하는 경우 부착 후 전체 두께가 코어부재(110)의 두께보다 커지게 됨으로써 봉합 두께 불균일의 문제가 발생할 수 있다. 이를 해결하기 위하여 방열부재(125)의 두께(t2)를 낮추는 경우에는 방열 효과가 충분하지 않을 수 있다. 따라서, 반도체칩(120)의 두께(t1)를 방열부재(125)의 두께(t1) 보다 낮추는 것이 바람직하다. 이러한 관점에서, 반도체칩(120)의 두께(t1)는 방열부재(125)의 두께(t2)의 0.4배 내지 0.6배 정도일 수 있다.
The thickness t2 of the heat dissipation member 125 may be greater than the thickness t1 of the semiconductor chip 120, and in this case, it may have a high heat dissipation effect, as well as when sealing with the encapsulant 130 to be described later. Since the difference in height from the core member 110 can be minimized, defects due to non-uniformity of the sealing thickness can be minimized. Specifically, when the heat dissipating member 125 is attached without grinding the semiconductor chip 120, the entire thickness after attachment becomes larger than the thickness of the core member 110, thereby causing a problem of uneven sealing thickness. In order to solve this problem, when the thickness t2 of the heat dissipation member 125 is lowered, the heat dissipation effect may not be sufficient. Therefore, it is preferable to lower the thickness t1 of the semiconductor chip 120 than the thickness t1 of the heat dissipation member 125. In this respect, the thickness t1 of the semiconductor chip 120 may be about 0.4 to 0.6 times the thickness t2 of the heat dissipating member 125.

봉합재(130)는 코어부재(110), 반도체칩(120), 접착필름(124), 방열부재(125) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 코어부재(110), 반도체칩(120), 접착필름(124), 방열부재(125) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 코어부재(110) 및 방열부재(125)의 상부를 덮을 수 있으며, 관통홀(110H)의 적어도 일부를 채움으로써 접착필름(124) 및 반도체칩(120)의 측부를 덮을 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
The encapsulant 130 may protect the core member 110, the semiconductor chip 120, the adhesive film 124, the heat dissipation member 125, and the like. The sealing type is not particularly limited, and may be a type that covers at least a portion of the core member 110, the semiconductor chip 120, the adhesive film 124, the heat dissipation member 125, and the like. For example, the encapsulant 130 may cover the upper portions of the core member 110 and the heat dissipation member 125, and fill at least a portion of the through hole 110H to the adhesive film 124 and the semiconductor chip 120 Can cover the side of. When the encapsulant 130 fills the through hole 110H, it is possible to reduce buckling while performing the role of an adhesive according to a specific material.

봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
The material of the encapsulant 130 is not particularly limited. For example, an insulating material may be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler, or glass fiber together with an inorganic filler. , Glass Cloth, Glass Fabric), etc., a resin impregnated into a core material such as prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), etc. may be used. If necessary, a photosensitive insulating (Photo Imagable Encapsulant: PIE) resin can also be used.

봉합재(130)는 절연수지 및 무기필러를 포함하는 재료로 형성되는 경우, 열전도도를 높이기 위하여 무기필러의 함량을 일반적인 몰딩재나 봉합재에 비하여 높이는 것일 수 있다. 예를 들면, 봉합재(130)는 무기필러의 함량이 60중량% 내지 80중량% 정도일 수 있으나, 이에 한정되는 것은 아니다.
When the encapsulant 130 is formed of a material including an insulating resin and an inorganic filler, the content of the inorganic filler may be increased compared to a general molding material or encapsulant in order to increase thermal conductivity. For example, the encapsulant 130 may have an inorganic filler content of about 60% to 80% by weight, but is not limited thereto.

백사이드 배선층(132A) 및 백사이드 비아(133A)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 방열 패턴층(132B) 및 방열 비아(133B) 역시 형성물질로 상술한 도전성 물질을 사용할 수 있다. 백사이드 배선층(132A)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 백사이드 비아(133A) 및 방열 비아(133B)의 형상은 각각 코어부재(110)의 접속비아층(113a, 113b, 113c)과 동일한 방향의 테이퍼 형상일 수 있다.
Materials for forming the backside wiring layer 132A and the backside via 133A include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and lead (Pb). , Titanium (Ti), or a conductive material such as an alloy thereof may be used. The heat dissipation pattern layer 132B and the heat dissipation via 133B may also be formed of the above-described conductive material. The backside wiring layer 132A may perform various functions according to a design design. For example, a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like may be included. The shapes of the backside via 133A and the heat dissipation via 133B may be tapered in the same direction as the connection via layers 113a, 113b, and 113c of the core member 110, respectively.

연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(122)와 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 도면에는 연결부재(140)를 복수의 절연층과 재배선층과 비아층으로 구성되는 것으로 도시하였으나, 설계에 따라서 보다 적은 수의 또는 보다 많은 수의 절연층과 재배선층과 비아층으로 구성될 수 있다.
The connection member 140 may rewire the connection pad 122 of the semiconductor chip 120. Connection pads 122 of tens and hundreds of semiconductor chips 120 having various functions can be rewired through the connection member 140, and physical and/or externally according to the function through the electrical connection structure 170 Can be electrically connected. The connection member 140 includes an insulating layer 141 disposed on the active surface of the core member 110 and the semiconductor chip 120, and a redistribution layer 142 and an insulating layer 141 disposed on the insulating layer 141. And a connection via 143 that penetrates through and connects the connection pad 122 and the redistribution layer 142. In the drawing, the connection member 140 is illustrated as being composed of a plurality of insulating layers, redistribution layers, and via layers, but may be composed of a smaller number or a larger number of insulating layers, redistribution layers, and via layers depending on the design. .

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
An insulating material may be used as the material of the insulating layer 141. In this case, a photosensitive insulating material such as PID resin may be used as the insulating material in addition to the insulating material described above. That is, each insulating layer 141 may be a photosensitive insulating layer. When the insulating layer 141 has a photosensitive property, the insulating layer 141 may be formed to be thinner, and a fine pitch of the connection via 143 may be more easily achieved. The insulating layer 141 may be a photosensitive insulating layer each including an insulating resin and an inorganic filler. When the insulating layer 141 is a multilayer, the materials thereof may be identical to each other, and may be different from each other if necessary. In the case where the insulating layer 141 is a multilayer, they are integrated according to a process, and the boundary may be unclear by itself, but the present invention is not limited thereto.

재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
The redistribution layer 142 may substantially perform a role of redistributing the connection pad 122, and forming materials include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold ( A conductive material such as Au), nickel (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The redistribution layer 142 may perform various functions according to the design of the corresponding layer. For example, a ground (GrouND: GND) pattern, a power (PoWeR: PWR) pattern, a signal (S) pattern, and the like may be included. Here, the signal S pattern includes various signals, for example, data signals, excluding the ground (GND) pattern, the power (PWR) pattern, and the like. In addition, various pad patterns may be included.

접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 한편, 연결부재(140)의 접속비아(143)의 형상은 코어부재(110)의 접속비아층(113a, 113b, 113c)과는 반대 방향의 테이퍼 형상일 수 있다. 즉, 상측의 직경이 하측의 직경보다 작을 수 있다.
The connection via 143 electrically connects the redistribution layer 142 and the connection pad 122 formed on different layers, and as a result, forms an electrical path in the package 100A. Materials for forming the connection via 143 include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti), Alternatively, a conductive material such as an alloy thereof may be used. The connection via 143 may be completely filled with a conductive material, or a conductive material may be formed along a wall of the via. Meanwhile, the shape of the connection via 143 of the connection member 140 may be a tapered shape in a direction opposite to the connection via layers 113a, 113b, and 113c of the core member 110. That is, the upper diameter may be smaller than the lower diameter.

패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 최하측의 재배선층(142)의 적어도 일부를 노출시키는 개구부(150h)를 가질 수 있다. 이러한 개구부(150h)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 노출된 재배선층(142)의 표면에는 귀금속 도금과 같은 도금으로 형성된 표면처리층(미도시)이 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
The passivation layer 150 may protect the connection member 140 from external physical and chemical damage. The passivation layer 150 may have an opening 150h exposing at least a part of the redistribution layer 142 on the lowermost side of the connection member 140. Tens to thousands of such openings 150h may be formed in the passivation layer 150. A surface treatment layer (not shown) formed by plating such as noble metal plating may be formed on the exposed surface of the redistribution layer 142. The material of the passivation layer 150 is not particularly limited. For example, an insulating material may be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler, or glass fiber together with an inorganic filler. , Glass Cloth, Glass Fabric), etc., a resin impregnated into a core material such as prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), etc. may be used. Alternatively, a solder resist (Solder Resist) may be used.

언더범프금속(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The under bump metal 160 improves the connection reliability of the electrical connection structure 170 and, as a result, improves the board level reliability of the package 100A. The under bump metal 160 is connected to the redistribution layer 142 of the connection member 140 exposed through the opening 150h of the passivation layer 150. The under bump metal 160 may be formed in the opening 150h of the passivation layer 150 by using a known conductive material, that is, a metal, by a known metallization method, but is not limited thereto.

전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
The electrical connection structure 170 physically and/or electrically connects the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on a main board of an electronic device through the electrical connection structure 170. The electrical connection structure 170 may be formed of a low melting point metal, for example, a solder such as tin (Sn)-aluminum (Al)-copper (Cu), etc., but this is only an example and the material is particularly It is not limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 may be formed in multiple layers or a single layer. When formed as a multilayer, copper pillars and solder may be included, and when formed as a single layer, tin-silver solder or copper may be included, but this is also only an example and is not limited thereto. .

전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
The number, spacing, and arrangement form of the electrical connection structures 170 are not particularly limited, and may be sufficiently modified according to design matters for a person skilled in the art. For example, the number of electrical connection structures 170 may be tens to thousands, depending on the number of connection pads 122, and may be more or less than that. When the electrical connection structure 170 is a solder ball, the electrical connection structure 170 can cover a side surface formed by extending over one surface of the passivation layer 150 of the under bump metal 160, and connection reliability can be more excellent. have. At least one of the electrical connection structures 170 is disposed in the fan-out area. The fan-out region means a region outside the region in which the semiconductor chip 120 is disposed. The fan-out package is more reliable than the fan-in package, can implement multiple I/O terminals, and 3D interconnection is easy. In addition, compared to a BGA (Ball Grid Array) package and an LGA (Land Grid Array) package, the package thickness can be made thinner, and the price competitiveness is excellent.

커버층(180)은 백사이드 배선층(132A) 및/또는 방열 패턴층(132B)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(180)은 백사이드 배선층(132A)의 적어도 일부를 노출시키는 개구부(180h)를 가질 수 있다. 이러한 개구부(180h)는 커버층(180)에 수십 내지 수천 개 형성될 수 있다. 노출된 백사이드 배선층(132A)의 표면에는 표면처리층(P)이 형성될 수 있다. 커버층(180)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
The cover layer 180 may protect the backside wiring layer 132A and/or the heat dissipation pattern layer 132B from external physical and chemical damage. The cover layer 180 may have an opening 180h exposing at least a portion of the backside wiring layer 132A. Tens to thousands of such openings 180h may be formed in the cover layer 180. A surface treatment layer P may be formed on the exposed surface of the backside wiring layer 132A. The material of the cover layer 180 is not particularly limited. For example, an insulating material may be used. In this case, as the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or these resins are mixed with an inorganic filler, or glass fiber together with an inorganic filler. , Glass Cloth, Glass Fabric), etc., a resin impregnated into a core material such as prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (Bismaleimide Triazine), etc. may be used. Alternatively, a solder resist (Solder Resist) may be used.

표면실장부품(190)은 표면실장기술(SMT)을 통하여 패시베이션층(150)의 하면에 실장될 수 있다. 표면실장부품(190)은 커패시터, 인덕터 등의 공지의 수동부품일 수 있으나, 이에 한정되는 것은 아니며, 필요에 따라서는 능동부품일 수도 있다. 표면실장부품(190)은 연결부재(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다.
The surface mount component 190 may be mounted on the lower surface of the passivation layer 150 through surface mounting technology (SMT). The surface mount component 190 may be a known passive component such as a capacitor or an inductor, but is not limited thereto, and may be an active component if necessary. The surface mount component 190 may be electrically connected to the connection pad 122 of the semiconductor chip 120 through the redistribution layer 142 of the connection member 140.

한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
Meanwhile, although not shown in the drawings, a plurality of semiconductor chips 120 performing the same or different functions may be disposed in the through hole 110H, if necessary. In addition, if necessary, a separate passive component, such as an inductor or a capacitor, may be disposed in the through hole 110H.

도 11a는 방열부재에 유기 코팅층을 형성하는 과정을 개략적으로 나타낸 공정도다.
11A is a process diagram schematically showing a process of forming an organic coating layer on a heat dissipating member.

도면을 참조하면, 방열부재(125)는 실란 처리와 같은 유기물 처리에 의하여 표면처리 될 수 있다. 이 경우 도면에서와 같이 방열부재(125)의 표면에 실란 코팅층과 같은 유기 코팅층(127)이 형성될 수 있다. 상술한 바와 같이, 표면처리를 통하여 방열부재(125)와 봉합재(130) 사이의 밀착력을 개선할 수 있다.
Referring to the drawings, the heat dissipation member 125 may be surface-treated by organic material treatment such as silane treatment. In this case, as shown in the drawing, an organic coating layer 127 such as a silane coating layer may be formed on the surface of the heat dissipating member 125. As described above, the adhesion between the heat dissipating member 125 and the sealing material 130 may be improved through the surface treatment.

도 11b 및 도 11c는 반도체칩의 비활성면에 방열부재를 부착하는 과정의 다양한 예를 개략적으로 나타난 공정도다.
11B and 11C are process diagrams schematically showing various examples of a process of attaching a heat dissipating member to an inactive surface of a semiconductor chip.

도 11a를 참조하면, 표면처리에 의하여 유기 코팅층(127)이 형성된 방열부재(125)의 하측에 접착필름(124)을 부착하고, 그 후 접착필름(124)을 매개로 이들을 반도체칩(120)의 비활성면에 부착하여, 방열부재(125)가 부착된 반도체칩(120)을 얻을 수 있다. 필요에 따라서, 일련의 과정은 웨이퍼 상태의 반도체칩(120)에 코팅된 방열부재(125)를 접착필름(124)을 매개로 부착하고, 그 후 다이싱 공정을 통하여 절단하여 진행되는 것일 수 있다.
Referring to FIG. 11A, an adhesive film 124 is attached to the lower side of the heat dissipating member 125 on which the organic coating layer 127 is formed by surface treatment, and then, the adhesive film 124 is used to connect them to the semiconductor chip 120. By attaching to the inactive surface of the, it is possible to obtain the semiconductor chip 120 to which the heat dissipation member 125 is attached. If necessary, a series of processes may be performed by attaching the heat dissipation member 125 coated on the semiconductor chip 120 in a wafer state through an adhesive film 124, and then cutting through a dicing process. .

도 11c를 참조하면, 접착필름(124)을 반도체칩(120)의 비활성면에 먼저 부착한 후, 표먼처리에 의하여 유기 코팅층(127)이 형성된 방열부재(125)를 접착필름(124)에 부착하여, 방열부재(125)가 부착된 반도체칩(120)을 얻을 수도 있다. 필요에 따라서, 일련의 과정은 웨이퍼 상태의 반도체칩(120)에 접착필름(124)을 부착하고, 그 후 코팅된 방열부재(125)가 접착필름(124)을 부착하고, 그 후 다이싱 공정을 통하여 절단하여 진행되는 것일 수 있다.
Referring to FIG. 11C, after attaching the adhesive film 124 to the inactive surface of the semiconductor chip 120 first, the heat dissipation member 125 having the organic coating layer 127 formed thereon is attached to the adhesive film 124 by surface treatment. Thus, it is possible to obtain the semiconductor chip 120 to which the heat dissipation member 125 is attached. If necessary, a series of processes is followed by attaching the adhesive film 124 to the semiconductor chip 120 in the wafer state, and then the coated heat dissipation member 125 attaches the adhesive film 124, and then a dicing process. It may be processed by cutting through.

도 12a 및 도 12b는 팬-아웃 반도체 패키지의 제조 일례를 개략적으로 나타낸 공정도다.
12A and 12B are process diagrams schematically showing an example of manufacturing a fan-out semiconductor package.

도 12a를 참조하면, 먼저 코어부재(110)를 준비한다. 코어부재(110)는 코어리스 기판을 이용하여 제조할 수 있다. 구체적으로, 코어리스 기판 상에 제1배선층(112a)을 도금 공정으로 형성하고, ABF 등을 라미네이션하는 방법으로 제1절연층(111a)을 형성하고, 제1배선층(112a)의 일부 패드패턴을 스타퍼로 이용하여 제1절연층(111a)에 레이저 비아 홀을 형성한 후, 도금 공정으로 제2배선층(112a)과 제1접속비아층(113a)을 형성하고, 일련의 과정을 반복하고, 마지막으로 코어리스 기판을 분리하여 제거하는 방법으로 준비할 수 있다. 코어리스 기판의 분리 후에 코어부재(110)의 하면에 남아있는 금속층을 에칭으로 제거할 수 있으며, 이때 코어부재(110)의 제1절연층(111a)의 하면 및 제1배선층(112a)의 하면 사이에 단차를 형성할 수 있다. 다음으로, 레이저 및/또는 기계적 드릴 등을 이용하여 코어부재(110)에 관통홀(110H)을 형성하고, 코어부재(110)의 하측에 테이프(210)를 부착한다. 다음으로, 방열부재(125)가 부착된 반도체칩(120)을 관통홀(110H) 내의 테이프(210) 상에 부착하고 ABF 라미네이션 등으로 봉합재(130)를 형성한다.
Referring to FIG. 12A, first, a core member 110 is prepared. The core member 110 may be manufactured using a coreless substrate. Specifically, the first wiring layer 112a is formed on the coreless substrate by a plating process, and the first insulating layer 111a is formed by laminating ABF, etc., and some pad patterns of the first wiring layer 112a are formed. After forming a laser via hole in the first insulating layer 111a using as a stopper, forming the second wiring layer 112a and the first connection via layer 113a by a plating process, and repeating a series of processes, Finally, it can be prepared by separating and removing the coreless substrate. After separation of the coreless substrate, the metal layer remaining on the lower surface of the core member 110 may be removed by etching, and at this time, the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a of the core member 110 Steps can be formed between them. Next, a through hole (110H) is formed in the core member 110 using a laser and/or a mechanical drill, and the tape 210 is attached to the lower side of the core member 110. Next, the semiconductor chip 120 to which the heat dissipating member 125 is attached is attached on the tape 210 in the through hole 110H, and the encapsulant 130 is formed by ABF lamination or the like.

도 12b를 참조하면, 다음으로 테이프(210)를 제거하고, 테이프(210)를 제거한 영역에 연결부재(140)를 형성한다. 연결부재(140)는 PID 코팅으로 절연층(141)을 형성하고, 포토리소그래피 방법으로 절연층(141)에 포토 비아 홀을 형성하고, 도금공정으로 재배선층(142)과 접속비아(143)를 형성하고, 일련의 과정을 반복함으로써 형성할 수 있다. 다음으로, 봉합재(130)에 레이저 비아 홀을 형성한 후 도금하는 방법으로 백사이드 배선층(132A), 방열 패턴층(132B), 백사이드 비아(133A), 방열 비아(133B) 등을 형성하며, 또는 패키지의 양측에 ABF 라미네이션 등을 통하여 패시베이션층(150)과 커버층(180)을 형성하고, 또한 레이저 드릴 등을 이용하여 각각에 개구부(150h, 180h)를 형성한 후 도금으로 언더범프금속(160)을 형성하고, 또한 솔더 물질로 전기연결구조체(170)를 형성하며, 리플로우 공정을 거친다. 일련의 과정을 통하여, 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)를 형성한다.
Referring to FIG. 12B, the tape 210 is then removed, and a connecting member 140 is formed in the region from which the tape 210 is removed. The connection member 140 forms an insulating layer 141 by PID coating, a photo via hole is formed in the insulating layer 141 by a photolithography method, and the redistribution layer 142 and the connection via 143 are formed by a plating process. And can be formed by repeating a series of processes. Next, a backside wiring layer 132A, a heat dissipation pattern layer 132B, a backside via 133A, a heat dissipation via 133B, etc. are formed by plating a laser via hole in the encapsulant 130 and then plating, or The passivation layer 150 and the cover layer 180 are formed on both sides of the package through ABF lamination, etc., and openings 150h and 180h are formed in each using a laser drill, etc., and then under bump metal 160 by plating. ), and also forms the electrical connection structure 170 with a solder material, and undergoes a reflow process. Through a series of processes, the fan-out semiconductor package 100A according to the example described above is formed.

상술한 일련의 과정은 대면적 사이즈, 즉 판넬 사이즈의 코어부재(110)를 이용하여 진행될 수 있으며, 이 경우 판넬 사이즈의 코어부재(110)를 통하여 복수의 팬-아웃 반도체 패키지(100A)가 형성될 수 있고, 다이싱 공정으로 이들을 분리하면, 한 번의 공정으로 복수의 팬-아웃 반도체 패키지(100A)를 얻을 수 있다.
The above-described series of processes may be performed using a core member 110 having a large area size, that is, a panel size, and in this case, a plurality of fan-out semiconductor packages 100A are formed through the core member 110 having a panel size. If they are separated by a dicing process, a plurality of fan-out semiconductor packages 100A can be obtained in a single process.

도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
13 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 관통홀(110H)의 벽면에 형성된 금속층(115)을 더 포함한다. 금속층(115)은 코어부재(110)의 상면으로 연장 형성될 수 있으며, 코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 그라운드 패턴 및/또는 연결부재(140)의 재배선층(142)의 그라운드 패턴과 전기적으로 연결될 수 있다. 금속층(115)을 통하여 반도체칩(120)에서 발생하는 열이 패키지(100B) 사이드 부분으로도 효과적으로 전달되어 궁국적으로 보다 용이하게 외부로 방출될 수 있다. 금속층(115)은 코어부재(110)의 배선층(112a, 112b, 112c, 112d)와 같은 도전성 물질로 형성될 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100B according to another example further includes a metal layer 115 formed on a wall surface of the through hole 110H. The metal layer 115 may be extended to the upper surface of the core member 110, and the ground pattern of the wiring layers 112a, 112b, 112c, and 112d of the core member 110 and/or the redistribution layer of the connection member 140 ( It may be electrically connected to the ground pattern of 142). The heat generated from the semiconductor chip 120 through the metal layer 115 is effectively transferred to the side portion of the package 100B, so that it can be discharged to the outside more easily. The metal layer 115 may be formed of a conductive material such as the wiring layers 112a, 112b, 112c, and 112d of the core member 110. Other descriptions are substantially the same as those described above, and detailed descriptions will be omitted.

도 14는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
14 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 보강층(181)을 더 포함한다. 보강층(181)은 봉합재(130)와 배사이드 배선층(132A) 및 방열 패턴층(132B) 사이에 배치된다. 보강층(181)을 배치함으로써 패키지(100C)의 워피지를 보다 효과적으로 개선할 수 있다. 이러한 측면에서, 보강층(181)은 봉합재(130) 및 커버층(180) 대비 엘라스틱 모듈러스가 클 수 있다. 예컨대, 보강층(181)으로는 절연수지, 무기필러, 및 유리섬유를 포함하는, 예컨대 프리프레그나 언클레드 동박적층판 등을 사용할 수 있으며, 봉합재(130) 및 커버층(180)으로는 절연수지 및 무기필러를 포함하는, 예컨대 ABF 등을 사용할 수 있다. 백사이드 비아(133A)와 방열 비아(133B)는 보강층(181) 역시 관통한다. 필요에 따라서는, 보강층(181)에 개구부를 보다 용이하게 형성하기 위하여, 보강층(181)과 배사이드 배선층(132A) 및 방열 패턴층(132B) 사이에 레진층(미도시)이 더 배치될 수 있다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
Referring to the drawings, a fan-out semiconductor package 100C according to another example further includes a reinforcing layer 181. The reinforcing layer 181 is disposed between the encapsulant 130 and the backside wiring layer 132A and the heat dissipation pattern layer 132B. By disposing the reinforcing layer 181, the warpage of the package 100C may be more effectively improved. In this aspect, the reinforcing layer 181 may have a higher elastic modulus than the encapsulant 130 and the cover layer 180. For example, the reinforcing layer 181 may include an insulating resin, an inorganic filler, and glass fiber, for example, a prepreg or an unclad copper clad laminate, and the encapsulant 130 and the cover layer 180 may include insulating resin and It is possible to use, for example, ABF, including an inorganic filler. The backside via 133A and the heat dissipation via 133B also pass through the reinforcing layer 181. If necessary, a resin layer (not shown) may be further disposed between the reinforcing layer 181 and the backside wiring layer 132A and the heat dissipation pattern layer 132B in order to more easily form an opening in the reinforcing layer 181. have. Other descriptions are substantially the same as those described above, and detailed descriptions will be omitted.

도 15는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
15 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 코어부재(110)에 제3절연층(111c)과 제3접속비아층(113c)과 제4배선층(112d)이 생략되었다. 즉, 코어부재(110)의 절연층과 배선층과 접속비아층은 다양한 층수로 구성될 수 있다. 이때, 코어부재(110)의 두께가 달라지는바, 반도체칩(120)과 방열부재(125) 역시 그라인딩 공정 등을 통하여 변경된 코어부재(110)의 두께에 맞춰 두께가 변경될 수 있다. 다만, 이 경우에도 반도체칩(120)의 두께가 방열부재(125)의 두께의 0.4배 내지 0.6배 정도인 것이 방열 효과 측면에서 바람직하다. 그 외에 다른 설명은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
Referring to the drawings, in the fan-out semiconductor package 100D according to another example, the third insulating layer 111c, the third connection via layer 113c, and the fourth wiring layer 112d are omitted from the core member 110. . That is, the insulating layer, the wiring layer, and the connection via layer of the core member 110 may be formed of various layers. At this time, since the thickness of the core member 110 is changed, the thickness of the semiconductor chip 120 and the heat dissipating member 125 may also be changed according to the thickness of the core member 110 changed through a grinding process or the like. However, even in this case, it is preferable in terms of heat dissipation effect that the thickness of the semiconductor chip 120 is about 0.4 to 0.6 times the thickness of the heat dissipation member 125. Other descriptions are substantially the same as those described above, and detailed descriptions will be omitted.

도 16은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
16 is a schematic cross-sectional view of another example of a fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100E)는 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 하면 및 상면에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3접속비아층(113a, 113b, 113c)을 통하여 전기적으로 연결될 수 있다.
Referring to the drawings, in the fan-out semiconductor package 100E according to another example, the core member 110 is a first insulating layer 111a, a first wiring layer disposed on the lower and upper surfaces of the first insulating layer 111a, respectively. (112a), the second wiring layer (112b), disposed on the lower surface of the first insulating layer (112a) and disposed on the lower surface of the second insulating layer (111b) and the second insulating layer (111b) covering the first wiring layer (112a) The third rewiring layer 111c, the third insulating layer 111c disposed on the upper surface of the first insulating layer 111a to cover the second wiring layer 112b, and the third insulating layer 111c And a fourth wiring layer 112d. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pad 122. Since the core member 110 includes a large number of wiring layers 112a, 112b, 112c, and 112d, the connection member 140 can be simplified. Accordingly, it is possible to improve the yield decrease due to defects occurring in the process of forming the connection member 140. Meanwhile, the first to fourth wiring layers 112a, 112b, 112c, and 112d are the first to third connection via layers 113a, 113b, and 113c passing through the first to third insulating layers 111a, 111b, and 111c, respectively. ) Can be electrically connected.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1접속비아층(113a)은 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3접속비아층(113b, 113c)보다 직경이 클 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick in order to maintain rigidity, and the second insulating layer 111b and the third insulating layer 111c are used to form a larger number of wiring layers 112c and 112d. It may have been introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be a prepreg including glass fiber, an inorganic filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c are inorganic It may be an ABF film or a PID film including a filler and an insulating resin, but is not limited thereto. From a similar point of view, the first connection via layer 113a penetrating the first insulating layer 111a is the second and third connection via layers 113b and 113c penetrating the second and third insulating layers 111b and 111c. ) Can be larger than the diameter.

코어부재(110)의 제3배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제3배선층(112c) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결부재(140)와 접할 수 있기 때문이다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결부재(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 제1접속비아층(113a)은 모래시계 형상을 가질 수 있고, 제2 및 제3접속비아층(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 그 외에 다른 구성에 대한 자세한 설명은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
The lower surface of the third wiring layer 112c of the core member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. In addition, the distance between the redistribution layer 142 of the connection member 140 and the third wiring layer 112c of the core member 110 is determined by the redistribution layer 142 of the connection member 140 and the connection pad of the semiconductor chip 120 ( 122) may be less than the distance between. This is because the third wiring layer 112c may be disposed to protrude on the second insulating layer 111b, and as a result, may come into contact with the connection member 140. The first wiring layer 112a and the second wiring layer 112b of the core member 110 may be positioned between an active surface and an inactive surface of the semiconductor chip 120. The thickness of each of the wiring layers 112a, 112b, 112c, and 112d of the core member 110 may be thicker than the thickness of each of the redistribution layers 142 of the connection member 140. The first connection via layer 113a may have an hourglass shape, and the second and third connection via layers 113b and 113c may have a tapered shape in opposite directions. In addition, detailed descriptions of other components are substantially the same as those described above, and detailed descriptions are omitted.

도 17은 일례에 따라 제조된 팬-아웃 반도체 패키지의 방열 효과를 개략적으로 나타낸다.
17 schematically shows the heat dissipation effect of a fan-out semiconductor package manufactured according to an example.

실험에서는 방열부재로 구리 덩어리를 사용하였으며, 접착필름으로는 다이부착필름(DAF)을 사용하였다. 이때 구리 덩어리와 다이부착필름의 두께의 합은 210㎛ 정도가 되도록 하였으며, 반도체칩의 두께는 100㎛ 정도로 고정하였다. 패키지의 기본 구조는 상술한 일례에 따른 팬-아웃 반도체 패키지(100A)의 구조를 적용하였다. 종래의 인터포저를 이용하는 패키지 온 패키지 구조(IPOP: Interposer Package on Package)는 20℃/W 수준의 열저항을 가진다. 반면, 도면에서 알 수 있듯이, 일례에 따른 팬-아웃 반도체 패키지의 경우는 17℃/W 수준 이하로 열저항을 낮출 수 있음을 알 수 있다. 이때, 다이부착필름의 두께가 10㎛ 이하인 것이 17℃/W 이하의 열저항을 갖는 측면에서 바람직하다는 것을 알 수 있다.
In the experiment, a block of copper was used as a heat dissipating member, and a die attaching film (DAF) was used as an adhesive film. At this time, the sum of the thickness of the copper block and the die attaching film was set to be about 210 μm, and the thickness of the semiconductor chip was fixed to about 100 μm. The basic structure of the package is the structure of the fan-out semiconductor package 100A according to the example described above. The conventional Interposer Package on Package (IPOP) structure using an interposer has a thermal resistance of 20°C/W. On the other hand, as can be seen from the drawing, in the case of the fan-out semiconductor package according to an example, it can be seen that the thermal resistance can be lowered to a level of 17°C/W or less. At this time, it can be seen that the thickness of the die attaching film is preferably 10 μm or less in terms of having a heat resistance of 17° C./W or less.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
In the present disclosure, the lower side, the lower side, the lower side, etc. are used to mean the direction toward the mounting surface of the fan-out semiconductor package based on the cross section of the drawing for convenience, and the upper side, the upper side, the upper surface, etc. are used in opposite directions. However, this defines a direction for convenience of explanation, and it is of course not to say that the scope of the claims is not specifically limited by the description of such direction.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of connection is a concept including not only direct connection but also indirect connection through an adhesive layer or the like. In addition, the meaning of being electrically connected is a concept that includes both physically connected and unconnected cases. In addition, expressions such as first and second are used to distinguish one component from another, and do not limit the order and/or importance of the corresponding components. In some cases, without departing from the scope of the rights, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression example used in the present disclosure does not mean the same embodiment as each other, and is provided to emphasize and describe different unique features. However, the examples presented above are not excluded from being implemented in combination with other example features. For example, even if a matter described in a specific example is not described in another example, it may be understood as a description related to another example unless there is a description contradicting or contradicting the matter in another example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Terms used in the present disclosure are used only to describe an example, and are not intended to limit the present disclosure. In this case, the singular expression includes a plural expression unless it clearly means differently in the context.

Claims (20)

접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩;
상기 반도체칩의 비활성면에 부착된 방열부재;
상기 반도체칩의 측면 및 상기 방열부재의 측면과 상면 각각의 적어도 일부를 덮는 봉합재;
상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재;
상기 봉합재 상에 배치된 방열 패턴층;
상기 봉합재의 적어도 일부를 관통하며, 상기 방열 패턴층과 상기 방열부재를 연결하는 방열 비아;
상기 봉합재 및 상기 방열 패턴층 사이에 배치되는 보강층; 및
상기 보강층 상에 배치되며, 상기 방열 패턴층의 적어도 일부를 덮는 커버층; 을 포함하며,
상기 방열부재의 두께가 상기 반도체칩의 두께보다 두꺼우며,
상기 보강층은 상기 봉합재 및 상기 커버층 보다 엘라스틱 모듈러스가 큰,
팬-아웃 반도체 패키지.
A semiconductor chip having an active surface on which the connection pad is disposed and an inactive surface opposite to the active surface;
A heat dissipating member attached to the inactive surface of the semiconductor chip;
A sealing material covering at least a portion of each of a side surface of the semiconductor chip and a side surface and an upper surface of the heat dissipating member;
A connection member disposed on the active surface of the semiconductor chip and including a redistribution layer electrically connected to the connection pad;
A heat radiation pattern layer disposed on the encapsulant;
A heat dissipation via penetrating at least a portion of the encapsulant and connecting the heat dissipation pattern layer and the heat dissipation member;
A reinforcing layer disposed between the encapsulant and the heat dissipation pattern layer; And
A cover layer disposed on the reinforcing layer and covering at least a portion of the heat dissipation pattern layer; Including,
The thickness of the heat dissipation member is thicker than the thickness of the semiconductor chip,
The reinforcing layer has an elastic modulus greater than that of the sealing material and the cover layer,
Fan-out semiconductor package.
 제 1 항에 있어서,
상기 반도체칩의 두께는 상기 방열부재의 두께의 0.4배 내지 0.6배인,
팬-아웃 반도체 패키지.
The method of claim 1,
The thickness of the semiconductor chip is 0.4 to 0.6 times the thickness of the heat dissipating member,
Fan-out semiconductor package.
 제 1 항에 있어서,
상기 방열부재는 접착필름을 매개로 상기 반도체칩의 비활성면에 부착된,
팬-아웃 반도체 패키지.
The method of claim 1,
The heat dissipation member is attached to the inactive surface of the semiconductor chip via an adhesive film,
Fan-out semiconductor package.
 제 3 항에 있어서,
상기 접착필름은 두께가 1㎛ 내지 10㎛인 다이부착필름(DAF)인,
팬-아웃 반도체 패키지.
The method of claim 3,
The adhesive film is a die attaching film (DAF) having a thickness of 1 μm to 10 μm,
Fan-out semiconductor package.
 제 1 항에 있어서,
상기 방열부재는 구리 덩어리(Cu lump)인,
팬-아웃 반도체 패키지.
The method of claim 1,
The heat dissipation member is a copper lump (Cu lump),
Fan-out semiconductor package.
 제 5 항에 있어서,
상기 구리 덩어리의 표면에는 유기 코팅층이 형성된.
팬-아웃 반도체 패키지.
The method of claim 5,
An organic coating layer is formed on the surface of the copper mass.
Fan-out semiconductor package.
 제 6 항에 있어서,
상기 유기 코팅층은 실란 코팅층인,
팬-아웃 반도체 패키지.
The method of claim 6,
The organic coating layer is a silane coating layer,
Fan-out semiconductor package.
 제 1 항에 있어서,
상기 봉합재는 절연수지 및 무기필러를 포함하며,
상기 봉합재의 무기필러의 함량은 60중량% 내지 80중량%인,
팬-아웃 반도체 패키지.
The method of claim 1,
The sealing material includes an insulating resin and an inorganic filler,
The content of the inorganic filler of the encapsulant is 60% by weight to 80% by weight,
Fan-out semiconductor package.
 삭제delete 삭제delete 복수의 배선층을 포함하며, 관통홀을 갖는 코어부재;
상기 관통홀에 배치되며, 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩;
상기 관통홀에 배치되며, 상기 반도체칩의 비활성면에 부착된 방열부재;
상기 코어 부재, 상기 반도체칩의 측면, 및 상기 방열부재의 측면과 상면 각각의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는 봉합재;
상기 반도체칩의 활성면 상에 배치되며, 상기 복수의 배선층과 상기 접속패드를 전기적으로 연결하는 재배선층을 포함하는 연결부재;
상기 봉합재 상에 배치된 백사이드 배선층;
상기 봉합재의 적어도 일부를 관통하며, 상기 백사이드 배선층과 상기 코어부재의 상기 복수의 배선층 중 최상측에 배치된 배선층을 전기적으로 연결하는 백사이드 비아;
상기 봉합재 및 상기 백사이드 배선층 사이에 배치되는 보강층; 및
상기 보강층 상에 배치되며 상기 백사이드 배선층의 적어도 일부를 덮는 커버층;을 포함하며,
상기 방열부재의 두께가 상기 반도체칩의 두께보다 두꺼우며,
상기 보강층은 상기 봉합재 및 상기 커버층 보다 엘라스틱 모듈러스가 큰,
팬-아웃 반도체 패키지.
A core member including a plurality of wiring layers and having a through hole;
A semiconductor chip disposed in the through hole and having an active surface on which a connection pad is disposed and an inactive surface opposite to the active surface;
A heat dissipating member disposed in the through hole and attached to an inactive surface of the semiconductor chip;
A sealing material covering at least a portion of each of the core member, a side surface of the semiconductor chip, and a side surface and an upper surface of the heat dissipating member, and filling at least a portion of the through hole;
A connection member disposed on the active surface of the semiconductor chip and including a redistribution layer electrically connecting the plurality of wiring layers and the connection pad;
A backside wiring layer disposed on the encapsulant;
A backside via penetrating at least a portion of the encapsulant and electrically connecting the backside wiring layer and a wiring layer disposed on the uppermost side of the plurality of wiring layers of the core member;
A reinforcing layer disposed between the encapsulant and the backside wiring layer; And
Includes; a cover layer disposed on the reinforcing layer and covering at least a part of the backside wiring layer,
The thickness of the heat dissipating member is thicker than that of the semiconductor chip,
The reinforcing layer has an elastic modulus greater than that of the sealing material and the cover layer,
Fan-out semiconductor package.
 삭제delete 삭제delete 삭제delete 제 11 항에 있어서,
상기 코어부재는 상기 연결부재와 접하는 제1절연층, 상기 제1절연층에 매립되며 상기 연결부재와 접하는 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층을 포함하며,
상기 제1 내지 제3배선층은 상기 반도체칩의 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 11,
The core member is disposed on a first insulating layer in contact with the connecting member, a first wiring layer buried in the first insulating layer and in contact with the connecting member, and on a side opposite to the side where the first wiring layer of the first insulating layer is buried. A second wiring layer disposed on the first insulating layer, a second insulating layer covering the second wiring layer, and a third wiring layer disposed on the second insulating layer,
The first to third wiring layers are electrically connected to connection pads of the semiconductor chip,
Fan-out semiconductor package.
 제 15 항에 있어서,
상기 코어부재는 상기 제2절연층 상에 배치되며 상기 제3배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층을 더 포함하며,
상기 제1 내지 제4배선층은 상기 반도체칩의 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 15,
The core member further includes a third insulating layer disposed on the second insulating layer and covering the third wiring layer, and a fourth wiring layer disposed on the third insulating layer,
The first to fourth wiring layers are electrically connected to a connection pad of the semiconductor chip,
Fan-out semiconductor package.
 제 15 항에 있어서,
상기 제1배선층의 하면과 상기 제1절연층의 하면은 단차를 갖는,
팬-아웃 반도체 패키지.
The method of claim 15,
A lower surface of the first wiring layer and a lower surface of the first insulating layer have a step difference,
Fan-out semiconductor package.
 제 11 항에 있어서,
상기 코어부재는 제1절연층, 상기 제1절연층의 하면에 배치된 제1배선층, 및 상기 제1절연층의 상면에 배치된 제2배선층을 포함하며,
상기 제1 및 제2배선층은 상기 반도체칩의 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 11,
The core member includes a first insulating layer, a first wiring layer disposed on a lower surface of the first insulating layer, and a second wiring layer disposed on an upper surface of the first insulating layer,
The first and second wiring layers are electrically connected to a connection pad of the semiconductor chip,
Fan-out semiconductor package.
 제 18 항에 있어서,
상기 코어부재는 상기 제1절연층의 하면에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층의 하면에 배치된 제3배선층, 상기 제1절연층의 상면에 배치되며 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층의 상면에 배치된 제4배선층을 더 포함하며,
상기 제1 내지 제4배선층은 상기 반도체칩의 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method of claim 18,
The core member is disposed on a lower surface of the first insulating layer, a second insulating layer covering the first wiring layer, a third wiring layer disposed on a lower surface of the second insulating layer, and an upper surface of the first insulating layer. Further comprising a third insulating layer covering the second wiring layer, and a fourth wiring layer disposed on the upper surface of the third insulating layer,
The first to fourth wiring layers are electrically connected to a connection pad of the semiconductor chip,
Fan-out semiconductor package.
 제 19 항에 있어서,
상기 제1절연층은 상기 제2 및 제3절연층 보다 두께가 두꺼운,
팬-아웃 반도체 패키지.The method of claim 19,
The first insulating layer is thicker than the second and third insulating layers,
Fan-out semiconductor package.
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