KR102166666B1 - MANUFACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME - Google Patents

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Abstract

본 발명은, 입자 충격 고화 현상을 이용하여 상온에서도 높은 속도로 트렌치를 채울 수 있는 SiC MOSFET을 제조하는 방법 및 이를 이용하여 제조한 SiC MOSFET에 관한 것이다. 구체적으로 본 발명은, SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서, N 타입 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계, 상기 기판 상에 드리프트층을 형성하는 단계, 상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계, 파우더를 상기 형성된 트렌치에 충돌시켜 채워 필러(pillar)를 형성시키는 단계, 및 상기 형성된 필러의 결정성을 향상시키는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법 및 이를 이용하여 제조된 MOSFET에 관한 것이다.The present invention relates to a method of manufacturing a SiC MOSFET capable of filling a trench at a high rate even at room temperature by using particle impact solidification, and a SiC MOSFET manufactured using the same. Specifically, the present invention relates to a method for manufacturing a super-junction (SJ) structure MOSFET, comprising: forming a substrate doped with an N-type dopant, forming a drift layer on the substrate, the Forming a trench in the substrate and the drift layer, the step of forming a pillar by filling the powder by colliding with the formed trench, and improving the crystallinity of the formed pillar, MOSFET It relates to a method of manufacturing and a MOSFET manufactured using the same.

Description

가압 패턴을 이용하여 결정성을 향상시키는 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET{MANUFACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME}A method of manufacturing a SiC MOSFET that improves crystallinity using a pressurized pattern, and a SiC MOSFET manufactured using the same.{MANUFACTURING METHOD FOR SiC MOSFET INCLUDING HEAT PROCESSING TREATMENT FOR ENHANCED CRYSTALLINITY OF PILLAR STRUCTURE AND SiC MOSFET MANUFACTURED USING THE SAME}

본 발명은 슈퍼 정션(SJ, Super-Junction) 구조를 갖는 SiC MOSFET 및 그 제조방법에 관한 것으로, 보다 구체적으로는 SiC MOSFET의 트렌치(trench)에 형성된 비정질의 필러 구조에 대한 결정성을 향상시켜, 차지 밸런싱(charge balancing)을 보다 향상시킬 수 있는 제조 방법 및 이를 이용하여 제조한 SiC MOSFET에 관한 것이다.The present invention relates to a SiC MOSFET having a super-junction (SJ, Super-Junction) structure and a manufacturing method thereof, and more specifically, to improve the crystallinity of an amorphous filler structure formed in a trench of the SiC MOSFET, The present invention relates to a manufacturing method capable of further improving charge balancing, and a SiC MOSFET manufactured using the same.

사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자는 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성 등이 요구되고 있다.As for power semiconductor devices such as thyristor, MOSFET, and IGBT, silicon-based power semiconductor devices are used in various fields such as industry, home appliances, and communications. These power semiconductor devices are required in various applications such as high voltage blocking capability, large current carrying capability, and fast switching characteristics.

최근의 전력변환장치들은 고온 동작특성 및 고 효율화에 대한 요구가 대두되고 있는데, 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에서의 동작 시 소자 특성이 떨어지는 특징을 가진다.In recent years, demand for high-temperature operation characteristics and high efficiency has been raised, and general silicon power semiconductor devices are characterized by poor device characteristics when operating at high temperatures due to material characteristics limitations.

이에 대하여 실리콘에 비해 밴드갭이 넓은 SiC 및 GaN 등의 와이드 밴드갭(wide bandgap) 반도체 물질을 이용한 반도체소자의 개발이 활발히 진행되고 있다.On the other hand, the development of semiconductor devices using wide bandgap semiconductor materials such as SiC and GaN, which have a wider bandgap than silicon, is actively progressing.

SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연 파괴 전계가 3 X 106 V/cm 로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한특성을 나타낸다. 결국 동일한 등급의 전력 반도체 소자 제작 시, 쿨링(Cooling) 시스템을 최소화할 수 있을 뿐만 아니라, 소자 크기 역시 줄일 수 있어 생산 단가를 낮출 수 있게 한다.SiC (silicon carbide) is a wide-gap semiconductor with a higher band gap than silicon, and its dielectric breakdown electric field is 3 X 10 6 V/cm, about 10 times that of silicon, and an energy band gap of 3.26 eV, which is about 3 that of silicon. The thermal conductivity is 3.7W/cmK, which is about 3 times higher than that of silicon. Therefore, it has a higher breakdown voltage than silicon, but has less loss and excellent heat dissipation. In the end, when manufacturing power semiconductor devices of the same class, not only can the cooling system be minimized, but also the size of the device can be reduced, thereby lowering the production cost.

특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 실리콘 전력소자를 대체하는 반도체 물질로 많은 연구가 진행되고 있다.In particular, SiC is a semiconductor material that replaces silicon power devices because it is easy to wafer through single crystal growth and the device manufacturing process is similar to the existing silicon process.

이러한 SiC 전력 반도체 소자는 실리콘 기반의 전력반도체 소자에 비해 전력밀도를 3 ~10배까지 높일 수 있다. SiC의 우수한 물성으로 전력스위칭 소자로 적용할 경우 실리콘을 적용한 스위칭 소자에 비하여 1/10의 크기로 제조될 수 있으며, 스위칭 소자로 인한 전력손실도 현저하게 줄일 수 있다.Such SiC power semiconductor devices can increase power density by 3 to 10 times compared to silicon-based power semiconductor devices. When applied as a power switching device due to the excellent properties of SiC, it can be manufactured in a size of 1/10 compared to a switching device using silicon, and power loss due to the switching device can be significantly reduced.

SiC의 절연 파괴 전계가 실리콘에 비하여 10배 정도 높고, 동일한 전압을 견디기 위한 드리프트층(이동 영역)의 두께는 실리콘에 비해 1/10 정도로 제조될 수 있기 때문에 동일한 전압인 경우 온-저항을 현저하게 줄일 수 있다.The breakdown electric field of SiC is about 10 times higher than that of silicon, and the thickness of the drift layer (moving region) to withstand the same voltage can be made about 1/10 of that of silicon. Can be reduced.

SiC MOSFET의 드리프트층 영역의 비저항이 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항이 증가하면, 드리프트 영역의 온 저항값도 따라서 증가하게 된다.When the specific resistance of the drift layer region of the SiC MOSFET increases, the breakdown voltage of the MOSFET increases, so that the operation characteristics of the MOSFET at a high voltage can be improved. However, when the specific resistance of the drift region increases, the on resistance value of the drift region also increases accordingly.

실리콘으로 제조되는 실리콘 슈퍼정션 MOSFET의 경우에는 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 구조를 갖는 고전압 반도체 소자가 제안되고 있다.In the case of a silicon superjunction MOSFET made of silicon, in order to solve such a problem, a high voltage semiconductor device having a superjunction structure capable of securing a high breakdown voltage while reducing the turn-on resistance has been proposed.

실리콘을 재료로 하는 Si 슈퍼정션 MOSFET은 게이트와 게이트 사이의 에피 영역에 P형 이온을 도핑하여 P 도전형 필러 영역을 형성함으로써, P 도전형 필러와 N 타입 영역이 교대로 수직방향으로 형성되는 슈퍼정션 구조에 의하여 높은 항복전압이 형성될 수 있다.Si superjunction MOSFETs made of silicon are super-doped with P-type ions in the epi region between the gate and the gate to form a P-type filler region, whereby the P-type filler and the N-type region are alternately formed in a vertical direction. A high breakdown voltage can be formed by the junction structure.

즉, Si 슈퍼정션 MOSFET의 경우에는 드리프트 영역이 공핍층으로 전환될 수 있도록 드리프트 영역 내의 P 도전형 영역을 교대로 형성되는 수직 접합층을 형성하면, 높은 N 드리프트 농도를 적용할지라도 높은 항복 전압이 확보될 수 있어, 동일한 항복 전압에서 낮은 순방향 저항을 가지고 순방향 특성이 개선된 반도체 소자의 설계가 가능할 수 있다.That is, in the case of Si superjunction MOSFETs, if a vertical junction layer in which P-type regions in the drift region are alternately formed so that the drift region can be converted into a depletion layer is formed, a high breakdown voltage is achieved even when a high N drift concentration is applied As a result, it is possible to design a semiconductor device with improved forward characteristics with low forward resistance at the same breakdown voltage.

그러나 탄화규소 재질로 제조되는 SiC MOSFET의 경우에는 실리콘에 비해 탄화규소의 치밀하고 강한 물성특징에 의하여 이온주입 공정에서의 침투 깊이가 제한적이어서, 원하는 접합효과를 가지는 필러의 형성 깊이까지 P 형 이온을 수직으로 드리프트층에 도핑하여 형성시키기가 곤란하게 된다. 또한, 드리프트 영역 내의 P 형 필러 영역을 수직으로 형성하기 위해서는 공정 소요시간이 길어지고, 많은 제조 비용을 부담하게 된다.However, in the case of SiC MOSFETs made of silicon carbide, the penetration depth in the ion implantation process is limited due to the dense and strong physical properties of silicon carbide compared to silicon. It becomes difficult to form by vertically doping the drift layer. In addition, in order to vertically form the P-type filler region in the drift region, the time required for the process is lengthened and a large manufacturing cost is incurred.

따라서, SiC를 사용한 슈퍼정션 MOSFET에서 보다 경제적인 방법으로 제조할 수 있는 방법이 요구된다.Therefore, there is a need for a method that can be manufactured in a more economical way in a superjunction MOSFET using SiC.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 상온에서도 빠르게 트렌치 내부를 채울 수 있는 SiC MOSFET 제조 방법을 제공하는 것을 그 목적으로 한다.It is an object of the present invention to solve the above and other problems. Another object is to provide a method of manufacturing a SiC MOSFET that can quickly fill a trench at room temperature.

또 다른 목적은 트렌치 내부에 형성된 필러의 결정성을 향상시킬 수 있는 SiC MOSFET 제조 방법을 제공하는 것을 그 목적으로 한다.Another object is to provide a method of manufacturing a SiC MOSFET capable of improving the crystallinity of a filler formed inside a trench.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those of ordinary skill in the technical field to which the present invention belongs from the following description. I will be able to.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서, N 타입 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계; 상기 기판 상에 드리프트층을 형성하는 단계; 상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계; 파우더를 상기 형성된 트렌치에 충돌시켜 채워 필러(pillar)를 형성시키는 단계; 및 상기 형성된 필러의 결정성을 향상시키는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법을 제공한다.According to an aspect of the present invention to achieve the above or other objects, there is provided a method of manufacturing a super-junction (SJ) structure MOSFET, comprising: forming a substrate doped with an N-type dopant; Forming a drift layer on the substrate; Forming a trench in the substrate and the drift layer; Filling powder by colliding with the formed trench to form a filler; And it provides a method of manufacturing a MOSFET comprising the step of improving the crystallinity of the formed filler.

상기 필러의 결정성을 향상시키는 단계는, 열처리하는 단계를 포함할 수 있을 것이다.The step of improving the crystallinity of the filler may include a step of heat treatment.

상기 열처리하는 단계는, 1500 ~ 2000°C 온도 범위에서 이루어 질 수 있을 것이다.The step of heat treatment may be performed in a temperature range of 1500 ~ 2000 °C.

열처리하는 단계는, 산화 방지를 위하여 질소(N2) 분위기에서 이루어 질 수 있을 것이다.The step of heat treatment may be performed in a nitrogen (N 2 ) atmosphere to prevent oxidation.

본 발명에 따른 SiC MOSFET 제조방법의 효과에 대해 설명하면 다음과 같다.The effect of the SiC MOSFET manufacturing method according to the present invention will be described as follows.

본 발명의 실시 예들 중 적어도 하나에 의하면, 상온에서도 빠르게 공정을 진행할 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, there is an advantage that the process can be rapidly performed even at room temperature.

또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 기존의 제조 방법 대비 상대적으로 저렴한 장비를 이용하여 제조가 가능하다는 장점이 있다. In addition, according to at least one of the embodiments of the present invention, there is an advantage that it can be manufactured using relatively inexpensive equipment compared to the conventional manufacturing method.

추가적으로, 본 발명의 실시 예들 중 적어도 하나에 의하면, 트렌치 내부에 형성된 필러의 결정성을 향상시켜, 균형적인 전계분포를 갖는 MOSFET을 제공할 수 있다는 장점이 있다.Additionally, according to at least one of the embodiments of the present invention, there is an advantage in that a MOSFET having a balanced electric field distribution can be provided by improving the crystallinity of the filler formed in the trench.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.Further scope of applicability of the present invention will become apparent from the detailed description below. However, since various changes and modifications within the spirit and scope of the present invention can be clearly understood by those skilled in the art, specific embodiments such as the detailed description and preferred embodiments of the present invention should be understood as being given by way of example only.

도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.
도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.1 is a diagram showing a flow chart of a method of manufacturing a MOSFET according to an embodiment of the present invention.
2 to 7 are diagrams showing changes of a substrate according to a manufacturing method according to an embodiment of the present invention.
8 is a view showing a conceptual diagram of an aerosol deposition device for performing a filling step according to an embodiment of the present invention.
9 is a diagram showing a graph of a deposition rate (r) according to a particle size of a powder according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, exemplary embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but identical or similar elements are denoted by the same reference numerals regardless of reference numerals, and redundant descriptions thereof will be omitted. The suffixes "module" and "unit" for components used in the following description are given or used interchangeably in consideration of only the ease of preparation of the specification, and do not have meanings or roles that are distinguished from each other by themselves. In addition, in describing the embodiments disclosed in the present specification, when it is determined that a detailed description of related known technologies may obscure the subject matter of the embodiments disclosed in the present specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are for easy understanding of the embodiments disclosed in the present specification, and the technical idea disclosed in the present specification is not limited by the accompanying drawings, and all modifications included in the spirit and scope of the present invention It should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers, such as first and second, may be used to describe various elements, but the elements are not limited by the terms. These terms are used only for the purpose of distinguishing one component from another component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being "connected" or "connected" to another component, it is understood that it may be directly connected or connected to the other component, but other components may exist in the middle. Should be. On the other hand, when a component is referred to as being "directly connected" or "directly connected" to another component, it should be understood that there is no other component in the middle.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In the present application, terms such as "comprises" or "have" are intended to designate the presence of features, numbers, steps, actions, components, parts, or combinations thereof described in the specification, but one or more other features. It is to be understood that the presence or addition of elements or numbers, steps, actions, components, parts, or combinations thereof, does not preclude in advance.

도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.1 is a diagram showing a flow chart of a method of manufacturing a MOSFET according to an embodiment of the present invention.

도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다. 이하, 도 1의 순서도와 함께 도 2 내지 도 7의 기판의 변화를 함께 참조하여 설명한다.2 to 7 are diagrams showing changes of a substrate according to a manufacturing method according to an embodiment of the present invention. Hereinafter, the flow chart of FIG. 1 will be described with reference to changes in the substrates of FIGS. 2 to 7.

도 2를 참조하면, 기판(201)이 제공되고 있으며(S101 단계), 기판 상에 드리프트층(202)이 형성(S102 단계)되고 있다. 이때, 기판(201)과 드리프트층(202)은 N 타입 도펀트(dopant)로 도핑될 수 있다.Referring to FIG. 2, a substrate 201 is provided (step S101), and a drift layer 202 is formed on the substrate (step S102). In this case, the substrate 201 and the drift layer 202 may be doped with an N-type dopant.

드리프층을 형성하는 단계에서는, 예를 들면 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(202)은 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(202)의 농도는 대략 1×1018 cm-3 정도이고, 두께는 대략 8 ~ 15 ㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.In the step of forming the drift layer, an N-type semiconductor wafer formed by implanting impurities such as nitrogen (N) is provided. Further, the first conductive drift layer 202 may be an N-type epitaxial layer formed by implanting impurities such as nitrogen (N). The first conductivity type drift layer 202 may have a concentration of about 1×10 18 cm -3 and a thickness of about 8 to 15 μm, but the present invention is not limited to this concentration and thickness.

이어서, S103 단계인 트렌치(trench)를 형성하는 단계로 진행할 수 있다. 예를 들어, 트렌치를 형성하기 위하여, 도 3에서와 같이 하드 마스크(301, hard mask)로 패터닝하고, 도 4에서와 같이 RIE(Reactive Ion Etching)을 이용하여 트렌치(401)를 에칭시킬 수 있다. 하지만, 이러한 트렌치 형성 방법에 한정되는 것은 아니다.Then, it may proceed to the step of forming a trench (step S103). For example, in order to form a trench, the trench 401 may be etched by patterning with a hard mask 301 as in FIG. 3 and using Reactive Ion Etching (RIE) as in FIG. 4. . However, it is not limited to this trench formation method.

이와 같이 형성된 트렌치(401)에, 도 5에서와 같이 파우더(501)를 채울(S104 단계, 파우더 충진) 수 있다.In the trench 401 formed as described above, the powder 501 may be filled as shown in FIG. 5 (step S104, powder filling).

이때, 본 발명의 일실시예에서는, 파우더(501)는 상온에서 소정 속도 이상 가속된 상태(즉, 고속으로) 상기 기판에 충돌하도록 제안한다. 바람직하게, 이하에서 후술하겠지만, 충돌을 위한 파우더 수송 기체의 유량은 6 ~ 8 SLM(Standard liter per minute) 일 수 있다.At this time, in an embodiment of the present invention, the powder 501 is proposed to collide with the substrate in a state accelerated by at least a predetermined speed at room temperature (ie, at high speed). Preferably, as will be described later, the flow rate of the powder transport gas for collision may be 6 to 8 standard liter per minute (SLM).

고속으로 가속된 파우더(입자)가 트렌치가 형성된 기판에 충돌하게 되면, 도 6에서와 같이 트렌치 내부가 파우더를 형성하는 성분으로 성막(701, 또는 충진 filling)이 이루어질 수 있다.When the powder (particles) accelerated at a high speed collides with the substrate on which the trench is formed, as shown in FIG. 6, a film formation 701 (or filling) may be formed as a component forming the powder inside the trench.

본 발명의 일실시예에서, 상기 파우더는 도핑되지 않은 SiC(Undoped SiC) 입자일 수 있다.In one embodiment of the present invention, the powder may be undoped SiC (SiC) particles.

특히, 본 발명의 일실시예에서는, 상기 파우더의 크기가 100nm ~ 1000nm가 되도록 제안한다. 왜냐하면, 파우더의 크기가 너무 작을 경우 성막 속도나 효율이 낮아질 수 있으며, 파우더의 크기가 너무 클 경우에는 정상적으로 성막이 이루어질 수 없기 때문이다(도 9 참조).In particular, in one embodiment of the present invention, the size of the powder is proposed to be 100nm ~ 1000nm. This is because if the size of the powder is too small, the film formation speed or efficiency may be lowered, and if the size of the powder is too large, the film formation cannot be performed normally (see FIG. 9).

한편, 본 발명의 일실시예에 따른 파우더 충진 단계(S104 단계)는, 에어로졸 데포지션(Aerosol Deposition) 방식을 이용하도록 제안한다. 왜냐하면, 효과적인 충돌 속도와 효과적인 파우더 크기를 형성하기 위해서는 에어로졸 데포지션 방식이 적합할 수 있기 때문이다.On the other hand, the powder filling step (S104 step) according to an embodiment of the present invention is proposed to use an aerosol deposition (Aerosol Deposition) method. This is because an aerosol deposition method may be suitable in order to form an effective impact speed and an effective powder size.

이하에서, 에어로졸 데포지션 방식을 이용하여 충진(성막) 단계를 수행하는 방식을 설명한다.Hereinafter, a method of performing the filling (film formation) step using an aerosol deposition method will be described.

도 8은 본 발명의 일실시예에 따른 충진 단계를 수행하기 위한 에어로졸 데포지션 장치의 개념도를 도시하는 도면이다.8 is a view showing a conceptual diagram of an aerosol deposition device for performing a filling step according to an embodiment of the present invention.

먼저, 도 1에 도시한 바와 같이 본 발명의 일 실시예에 따른 에어로졸 분말 증착 장치는 챔버(1), 스테이지(13), 진공 펌프(12), 파우더(분말) 배출관(123), 에어로졸 챔버(2), 가스 실린더(22), 파우더 공급관(333), 운송가스 공급관(223), 노즐(310), 배출량 제어 밸브(311)를 포함할 수 있다.First, as shown in FIG. 1, the aerosol powder deposition apparatus according to an embodiment of the present invention includes a chamber 1, a stage 13, a vacuum pump 12, a powder (powder) discharge pipe 123, an aerosol chamber ( 2), a gas cylinder 22, a powder supply pipe 333, a transport gas supply pipe 223, a nozzle 310, may include a discharge control valve 311.

챔버(1)는 증착이 이루어지는 공간을 제공하며, 진공 펌프와 연결되어 내부에 진공압이 작용할 수 있다.The chamber 1 provides a space for deposition, and is connected to a vacuum pump so that a vacuum pressure can act therein.

챔버(1) 내부에는 스테이지(13)가 배치되어 있다. 스테이지(13) 위에는 상술한 기판(201)이 위치하여, 고정될 수 있다.A stage 13 is disposed inside the chamber 1. The above-described substrate 201 is positioned on the stage 13 and may be fixed.

스테이지(3)는 구동부(도시하지 않음)와 연결되어, XYZ 방향의 3축으로 이동할 수 있으며, 스테이지의 이동은 구동부와 연결된 제어부(도시하지 않음)에 의해서 제어될 수 있다.The stage 3 is connected to a driving unit (not shown) and can move in three axes in the XYZ direction, and the movement of the stage can be controlled by a control unit (not shown) connected to the driving unit.

진공 펌프(12)는 세라믹 분말 배출관(123)을 통해 증착 챔버(1)와 연결될 수 있다. 진공펌프(12)는 챔버(1)를 진공 상태로 유지시킬 수 있다. 실질적으로 완벽한 진공은 불가능하므로, 예를 들어, 진공펌프(12)는 챔버(1)를 수 ~ 수십 torr 이하로 유지시킬 수 있다.The vacuum pump 12 may be connected to the deposition chamber 1 through the ceramic powder discharge pipe 123. The vacuum pump 12 may maintain the chamber 1 in a vacuum state. Since a substantially perfect vacuum is impossible, for example, the vacuum pump 12 can maintain the chamber 1 at several to tens of torr or less.

한편, 챔버(1)는 에어로졸 챔버(2)와 연결되어 있으며, 에어로졸 챔버(2)에서 생성된 에어로졸 입자는 파우더 공급관(333)을 통해서 챔버(1)로 공급된다. 즉, 이와 같이 에어로졸화 된 입자는, 상술한 도핑되지 않은 SiC 파우더 입자로서, 약 100nm ~ 1000nm의 크기를 가진다.Meanwhile, the chamber 1 is connected to the aerosol chamber 2, and the aerosol particles generated in the aerosol chamber 2 are supplied to the chamber 1 through a powder supply pipe 333. That is, the aerosolized particles as described above are undoped SiC powder particles, and have a size of about 100 nm to 1000 nm.

공급되는 에어로졸 입자는 노즐(310)을 통해 가속되어 스테이지(13)에 고정되어 있는 기판(201)에 충돌한다. 이때 챔버(1)와 에어로졸 챔버(2) 사이의 압력 차이에 의해서 에어로졸 입자가 가속될 수 있을 것이다. 이때, 에어로졸 입자의 분사 속도는 세라믹 분말 공급관(333)의 단면적과 분사 노즐의 오리피스(orifice)에 따라서 변화될 수 있다. 가스공급유량, 오리피스 크기 및 모양, 증착 면적 등은 형성하고자 하는 코팅층에 따라서 선택될 수 있다.The supplied aerosol particles are accelerated through the nozzle 310 and collide with the substrate 201 fixed to the stage 13. At this time, the aerosol particles may be accelerated by a pressure difference between the chamber 1 and the aerosol chamber 2. At this time, the spraying speed of the aerosol particles may be changed according to the cross-sectional area of the ceramic powder supply pipe 333 and the orifice of the spray nozzle. Gas supply flow rate, orifice size and shape, deposition area, etc. may be selected according to the coating layer to be formed.

노즐(310)로 분사되는 에어로졸에 의해서 코팅층이 성막될 수 있다.The coating layer may be formed by the aerosol sprayed through the nozzle 310.

본 발명에 따른 증착 장치를 통해서 코팅층을 형성하기 위해서는 먼저, 기판(201)을 스테이지(13) 위에 고정한다. 기판 위에 형성하고자 하는 코팅층의 면적 및 모양에 따라 스테이지(13)는 제어부를 통해서 XYZ축으로 설정에 따라 움직인다. 그리고, 배출량 제어 밸브(311)를 열어 노즐(31)을 통해서 에어로졸 입자를 기판(201) 상으로 공급(가속)하여 코팅층을 형성할 수 있다. In order to form a coating layer through the deposition apparatus according to the present invention, first, the substrate 201 is fixed on the stage 13. According to the area and shape of the coating layer to be formed on the substrate, the stage 13 moves according to the setting in the XYZ axis through the control unit. In addition, a coating layer may be formed by opening the discharge control valve 311 and supplying (accelerating) aerosol particles onto the substrate 201 through the nozzle 31.

도 9는 본 발명의 일실시예에 따른 파우더의 크기(particle size)에 따른 성막 효율(deposition rate, r)의 그래프를 도시하는 도면이다.9 is a diagram showing a graph of a deposition rate (r) according to a particle size of a powder according to an embodiment of the present invention.

성막 효율은, 단위 시간 1분 당 증착에 의해서 성막이 이루어지는 필름의 부피를 μm3 단위로 측정한 데이터를 의미한다.The film forming efficiency means data obtained by measuring the volume of a film formed by vapor deposition per unit time per minute in μm 3 .

파우더의 크기가 매우 작을 경우에는 충돌 시 충분한 운동 에너지가 형성되지 못하여 성막이 거의 이루어지지 못하고 있다는 것을 확인할 수 있다(그래프 상에서 10 ~ 100 nm 구간).When the size of the powder is very small, it can be seen that sufficient kinetic energy is not formed during collision, and thus film formation is hardly achieved (in the range of 10 to 100 nm on the graph).

또한, 파우더의 크기가 지나치게 클 경우, 성막에 충분한 운동에너지가 제공될 수는 있으나, 뒤에 충돌되는 파우더에 의해서 먼저 성막되어 있는 필름이 훼손되어, 성막 효율이 낮아지게 된다(1,000 ~ 10,000nm 구간의 데이터 참조). 이와 같이 일부 성막이 훼손됨에 따라서, 형성되는 필름 내부에 입자가 빼곡하게 채워지지 못하고 공동이 형성되는 단점 역시 존재한다.In addition, if the size of the powder is too large, sufficient kinetic energy may be provided for film formation, but the film formed first is damaged by the powder colliding later, resulting in lower film formation efficiency (in the range of 1,000 to 10,000 nm). Data). As some of the film formation is damaged as described above, there is also a disadvantage in that the particles cannot be filled in the formed film and a cavity is formed.

특히, 이와 같은 파우더 크기에 따른 성막 효율은, 기판(Substrate)의 종류나 파우더 입자의 종류에 따라서도 크게 영향을 받게 된다. 왜냐하면 충격에 의해서 파티클이 부서지면서 증착되어야 하는데, 파티클의 경도나 기판의 경도에 따라서 그 적정한 크기가 달라지기 때문이다.In particular, the film formation efficiency according to the powder size is greatly affected by the type of the substrate or the type of powder particles. This is because the particle must be deposited while being broken by the impact, and the appropriate size varies depending on the hardness of the particle or the hardness of the substrate.

본 발명의 일실시예에서는, SiC 기판 상에 형성된 트렌치에 SiC 파우더 입자를 충돌시켜 성막을 시키는 경우, 가장 효과적으로 성막을 시키기 위한 파우더 입자의 크기는 100 ~ 1,000 nm를 제안하는 것이다.In one embodiment of the present invention, when forming a film by colliding SiC powder particles into a trench formed on a SiC substrate, the size of the powder particles for most effective film formation is suggested to be 100 ~ 1,000 nm.

한편, 이와 같이 파우더(501)를 트렌치에 충돌시켜 충진하여 필러(pillar)를 형성하는 경우, 형성된 필러는 비정질(amorphous)나 Polycrystalline(다결정)의 비중이 높은 상태, 즉 필러 자체의 결정성이 낮은 상태인 것으로 확인된다.On the other hand, when the powder 501 is collided with the trench and filled to form a filler, the formed filler is in a state in which the specific gravity of amorphous or polycrystalline is high, that is, the crystallinity of the filler itself is low. It is confirmed to be in the state.

이와 같이 트렌치에 형성되는 필러의 결정성이 낮은 경우에는, 차지 밸런싱(charge balacing)이 낮아질 수 밖에 없어서(즉, 전계 분포가 균일하지 못하여) 전체 MOSFET의 성능에 부정적인 영향을 줄 수 밖에 없다.In this case, when the crystallinity of the filler formed in the trench is low, charge balacing is inevitably lowered (that is, the electric field distribution is not uniform), which inevitably negatively affects the performance of the entire MOSFET.

이에 따라 본 발명에서는, 이와 같은 파우더(501) 충진 방식을 통하여 형성된 필러의 결정성을 향상시킬 수 있는 과정(S105 단계)을 수행하도록 제안한다.Accordingly, in the present invention, it is proposed to perform a process (step S105) capable of improving the crystallinity of the filler formed through the powder 501 filling method.

필러의 결정성 향상 단계 - 후열처리 공정Step of improving the crystallinity of filler-post heat treatment process

필러의 결정성을 향상시키기 위한 공정으로는, 후열 처리가 존재할 수 있다. 상술한 에어로졸 데포지션 방식(AD 방식)에 의하면 패킹 밀도(packing density)가 높은 필러를 형성시킬 수 있다는 장점이 있다. 이렇게 필러의 패킹 밀도가 높은 경우, 간단하게 열을 가해주는 방식으로도 결정성이 쉽게 향상된다.Post-heat treatment may exist as a process for improving the crystallinity of the filler. According to the aerosol deposition method (AD method) described above, there is an advantage in that a filler having a high packing density can be formed. If the packing density of the filler is high, crystallinity is easily improved even by simply applying heat.

이를 위해서 본 발명의 일실시예에서는 약 1500 ~ 2000 °C 정도에서의 후열처리 공정을 진행하도록 제안한다. 이와 같은 후열처리 공정은, 상기 형성된 트렌치(401)의 면적이나 타공정과의 연관성을 고려하여 적정 온도가 조절될 수 있다.To this end, an embodiment of the present invention proposes to perform a post-heat treatment process at about 1500 ~ 2000 °C. In such a post-heat treatment process, an appropriate temperature may be adjusted in consideration of the area of the formed trench 401 or the relationship with other processes.

특히, 본 발명의 일실시예에 따르면 이러한 후열 처리 공정은, 산화 방지를 위하여 질소 분위기(N2)에서 이루어질 수 있다.In particular, according to an embodiment of the present invention, such a post-heat treatment process may be performed in a nitrogen atmosphere (N 2 ) to prevent oxidation.

상술한 바와 같이, AD 방식에 의하여 생성된 필러는 높은 밀도를 가질 수 있기 때문에, 비교적 적은 온도에서 결정성이 손쉽게 향상될 수 있다는 장점이 존재한다.As described above, since the filler produced by the AD method can have a high density, there is an advantage that crystallinity can be easily improved at a relatively low temperature.

필러의 결정성 향상 단계 - 가압 공정Step of improving the crystallinity of filler-pressing process

상술한 후열 처리 공정과 별도로, 필러에 압력을 가하여 결정성을 향상시킬 수 있다.Apart from the above-described post-heat treatment process, it is possible to improve crystallinity by applying pressure to the filler.

이를 위해서 본 발명에서는, 트렌치(401)에 압력을 보다 집중시킬 수 있도록, 트렌치(401)에 대응하는 돌출부(711)가 형성된 웨이퍼로 가압하는 방식을 제안한다.To this end, the present invention proposes a method of pressing a wafer on which a protrusion 711 corresponding to the trench 401 is formed so that the pressure can be more concentrated on the trench 401.

도 7을 참조하면, 기판(201) 상부에 가압 웨이퍼(710)가 구비된다. 가압 웨이퍼(710)는 웨이퍼 본더와 같은 가압 장치에 기초하여 압력을 제공해 줄 수 있다. 웨이퍼 본더 장치는, 열을 가하면서 두 장의 웨이퍼에 압력을 가하는 장치를 말한다.Referring to FIG. 7, a pressurized wafer 710 is provided on a substrate 201. The pressurized wafer 710 may provide pressure based on a pressurizing device such as a wafer bonder. The wafer bonder device refers to a device that applies pressure to two wafers while applying heat.

상술한 돌출부(711)는, 가압 웨이퍼(701)에 패터닝 공정을 통하여 수행할 수 있을 것이다. 즉, 하부에 위치하는 기판(201)의 트렌치 위치에 대응하는 패터닝을 통하여 상기 돌출부(711)를 형성할 수 있으며, 이와 같이 형성되는 돌출부에 압력이 집중되어 필러에 효과적으로 가압을 하여, 결정성을 향상시켜 전계분포가 보다 균일해지도록 기대해 볼 수 있을 것이다.The above-described protrusion 711 may be performed on the pressurized wafer 701 through a patterning process. That is, the protrusion 711 may be formed through patterning corresponding to the trench position of the substrate 201 located below, and pressure is concentrated on the protrusion formed as described above to effectively press the filler, thereby making crystallinity. It can be expected to make the electric field distribution more uniform by improving it.

필러의 결정성을 향상시키기 위한 공정으로, 상기 후열 처리 및 가압 공정을 개별적으로 설명하였으나, 이와 같은 공정은 순서대로 수행될 수도 있으며, 동시에 수행되어 필러의 결정성을 향상시킬 수 있을 것이다.As a process for improving the crystallinity of the filler, the post-heat treatment and the pressurization process have been separately described, but such processes may be performed in sequence or may be performed simultaneously to improve the crystallinity of the filler.

필러의 결정성을 향상시킨 후, 다시 도 1 순서도로 복귀하여 기판(201)의 상부를 평탄화 시키도록 에칭(etching)이 수행(S106 단계)될 수 있을 것이다.After improving the crystallinity of the filler, it returns to the flow chart of FIG. 1 again, and etching may be performed to planarize the upper portion of the substrate 201 (step S106).

이상으로 본 발명에 따른 SiC MOSFET 제조방법 및 이를 이용하여 제조된 MOSFET의 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.The SiC MOSFET manufacturing method according to the present invention and the embodiment of the MOSFET manufactured using the same have been described above, but this is described as at least one embodiment, whereby the technical idea of the present invention and its configuration and operation are not limited. By no means, the scope of the technical idea of the present invention is not limited/restricted by the drawings or description with reference to the drawings. In addition, the concepts and embodiments of the invention presented in the present invention may be used by those of ordinary skill in the art as a basis for modifying or designing other structures in order to perform the same object of the present invention. , Modified or changed equivalent structure by a person of ordinary skill in the technical field to which the present invention belongs is bound by the technical scope of the present invention described in the claims, and the spirit or scope of the invention described in the claims Various changes, substitutions, and changes are possible within the limit that does not deviate.

Claims (5)

SJ(super-junction) 구조 MOSFET의 제조 방법에 있어서,
N 타입 도펀트(dopant)로 도핑된 기판(substrate)을 형성하는 단계;
상기 기판 상에 드리프트층을 형성하는 단계;
상기 기판과 상기 드리프트층에 트렌치를 형성하는 단계;
에어로졸 데포지션 방식으로 파우더를 상기 형성된 트렌치에 충돌시켜 채워 필러(pillar)를 형성시키는 단계; 및
상기 형성된 필러의 결정성을 향상시키는 단계를 포함하되,
상기 결정성을 향상시키는 단계는,
상기 기판의 상부에 가압 웨이퍼를 구비하는 단계;
상기 가압 웨이퍼에 패터닝하는 단계; 및
상기 패터닝된 가압 웨이퍼로 상기 기판 상부를 가압하는 단계를 포함하고,
상기 패터닝은 상기 기판에 형성된 트렌치 위치에 대응하는 돌출부를 형성하는 것을 특징으로 하는,
MOSFET의 제조 방법.
In the manufacturing method of the SJ (super-junction) structure MOSFET,
Forming a substrate doped with an N-type dopant;
Forming a drift layer on the substrate;
Forming a trench in the substrate and the drift layer;
Forming a filler by filling the powder by colliding with the formed trench in an aerosol deposition method; And
Including the step of improving the crystallinity of the formed filler,
The step of improving the crystallinity,
Providing a pressurized wafer on the substrate;
Patterning the pressurized wafer; And
And pressing the upper portion of the substrate with the patterned pressurized wafer,
The patterning is characterized in that to form a protrusion corresponding to the position of the trench formed in the substrate,
How to make a MOSFET.
 제 1 항에 있어서, 상기 필러의 결정성을 향상시키는 단계는,
열처리하는 단계를 포함하는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 1, wherein the step of improving the crystallinity of the filler,
Characterized in that it comprises the step of heat treatment,
How to make a MOSFET. 제 2 항에 있어서, 상기 열처리하는 단계는,
1500 ~ 2000°C 온도 범위에서 이루어지는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 2, wherein the heat treatment step,
Characterized in that made in the temperature range of 1500 ~ 2000 °C,
How to make a MOSFET. 제 3 항에 있어서, 상기 열처리하는 단계는,
산화 방지를 위하여 질소(N2) 분위기에서 이루어지는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3, wherein the heat treatment step,
Characterized in that made in a nitrogen (N 2 ) atmosphere to prevent oxidation,
How to make a MOSFET. 삭제delete
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