KR102166588B1 - Method for manufacturing multilayer ceramic electronic component - Google Patents
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Abstract
양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공한다.
적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법이다. It provides a method of manufacturing a multilayer ceramic electronic component having a good cutting side.
A process of manufacturing a mother block including a plurality of stacked ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets, and a cutting line in a first direction perpendicular to each other and By cutting along the cutting line in the second direction, while having a laminated structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing, the cut side exposed by cutting along the cutting line in the first direction is A process of obtaining a plurality of green chips with exposed internal electrodes, a process of performing a grinding treatment using abrasive grains on the cut side, and forming a ceramic protective layer before firing on the cut side after the grinding treatment, thereby forming the component body before firing. It is a method of manufacturing a multilayer ceramic electronic component, comprising a step of obtaining and a step of firing the component body before firing.
Description
본 발명은 적층 세라믹 전자 부품의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a multilayer ceramic electronic component.
적층 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서를 들 수 있다. 적층 세라믹 콘덴서를 제조하기 위해서는, 예를 들면, 내부 전극이 형성된 세라믹 그린 시트를 적층하고, 얻어진 소성 전의 부품 본체를 소성한 후, 소결한 부품 본체의 마주 보고 대향하는 단면(端面)에 외부 전극을 형성한다. 이로 인해, 양측의 단면에 인출된 내부 전극이 외부 전극과 전기적으로 접속된 적층 세라믹 콘덴서가 얻어진다. A multilayer ceramic capacitor is mentioned as an example of a multilayer ceramic electronic component. In order to manufacture a multilayer ceramic capacitor, for example, after laminating a ceramic green sheet with internal electrodes formed thereon, and firing the obtained component body before firing, external electrodes are placed on the opposite end faces of the sintered component body. To form. For this reason, a multilayer ceramic capacitor in which the internal electrodes drawn out to the end surfaces of both sides are electrically connected to the external electrodes is obtained.
최근, 전자 부품의 소형화 및 고기능화에 따라서 적층 세라믹 콘덴서에는 소형화 및 고용량화가 요구되고 있다. 적층 세라믹 콘덴서의 소형화 및 고용량화를 실현하기 위해서는 세라믹 그린 시트 상을 점유하는 내부 전극의 유효 면적, 즉, 서로 대향하는 내부 전극의 면적을 크게 하는 것이 유효하다. In recent years, with the miniaturization and high functionality of electronic components, multilayer ceramic capacitors are required to be miniaturized and higher in capacity. In order to realize miniaturization and high capacity of the multilayer ceramic capacitor, it is effective to increase the effective area of the internal electrodes occupying the ceramic green sheet, that is, the areas of the internal electrodes facing each other.
예를 들면, 특허문헌 1에는 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 상태에 있는 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 세라믹 페이스트를 도포하여 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 적층 세라믹 전자 부품의 제조 방법이 개시되어 있다. For example, in Patent Document 1, a process of manufacturing a mother block including a plurality of laminated ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets, and the mother blocks are orthogonal to each other. By cutting along the cutting line in the first direction and the cutting line in the second direction, while having a laminated structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing, along the cutting line in the first direction A step of obtaining a plurality of green chips in a state in which the internal electrode is exposed on the cut side exposed by cutting, and a step of obtaining a component body before firing by applying a ceramic paste to the cut side to form a ceramic protective layer before firing; and And a method of manufacturing a multilayer ceramic electronic component including the step of firing the component body before firing.
특허문헌 1에 기재된 방법에서는, 측면에 내부 전극이 노출되도록 머더 블록을 절단함으로써 서로 대향하는 내부 전극의 면적을 크게 하고 있다. 그러나, 머더 블록의 절단에는 다이싱 등의 방법이 이용되고 있어, 절단 시의 응력에 의해 내부 전극이 늘어나기 때문에 내부 전극 간의 거리가 짧아질수록 내부 전극이 층간을 걸쳐서 접촉하는 부분(이하, 단락(短絡) 부분이라고도 함)이 절단 측면에 발생되기 쉬워진다. 또한, 절단 시의 응력에 의해 절단 측면이 거칠어지기 쉽다. 이러한 상태에서 칩 부품을 제작하면 탈지 후의 단계에서의 쇼트 불량율이 증가되어 버린다. 이상으로부터, 고용량의 적층 세라믹 콘덴서를 제조하는 방법에 있어서 양호한 절단 측면을 얻는 것은 곤란했다. In the method described in Patent Document 1, the area of the internal electrodes facing each other is increased by cutting the mother block so that the internal electrodes are exposed on the side surfaces. However, a method such as dicing is used for cutting the mother block.Since the internal electrodes increase due to the stress at the time of cutting, the shorter the distance between the internal electrodes, the more the internal electrodes contact the interlayer (hereinafter, short circuit (Also referred to as (短絡) part) tends to occur on the cut side. In addition, the cut side surface tends to become rough due to the stress at the time of cutting. If chip parts are manufactured in such a state, the short-circuit defect rate at the stage after degreasing increases. From the above, it has been difficult to obtain a good cutting side in the method of manufacturing a high-capacity multilayer ceramic capacitor.
한편, 상기 문제는 적층 세라믹 콘덴서를 제조하는 경우에 한정되지 않고, 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품을 제조하는 경우에 공통되는 문제이다. On the other hand, the above problem is not limited to the case of manufacturing a multilayer ceramic capacitor, but is a common problem when manufacturing a multilayer ceramic electronic component other than the multilayer ceramic capacitor.
본 발명은 상기 문제를 해결하기 위해서 이루어진 것으로, 양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공하는 것을 목적으로 한다. The present invention has been made to solve the above problem, and an object of the present invention is to provide a method of manufacturing a multilayer ceramic electronic component having a good cutting side.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제1 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과, 상기 절단 측면에 대하여 지립(砥粒)을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 한다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, in the first aspect, a mother block including a plurality of stacked ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets is manufactured. And cutting the mother block along the cutting line in the first direction and the cutting line in the second direction perpendicular to each other, thereby having a multilayer structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing , A process of obtaining a plurality of green chips in which the internal electrodes are exposed on the cut side exposed by cutting along the cutting line in the first direction, and a process of performing a grinding treatment using abrasive grains on the cut side. And a step of obtaining a component body before firing by forming a ceramic protective layer before firing on the cut side surface after the grinding treatment, and a step of firing the component body before firing.
본 발명의 제1 양태에서는, 내부 전극이 노출되어 있는 그린 칩의 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시함으로써, 절단 시에 발생한 내부 전극의 늘어짐을 제거할 수 있기 때문에 단락 부분의 발생을 방지할 수 있다. 그 결과, 양호한 절단 측면을 얻을 수 있다. In the first aspect of the present invention, by performing a grinding treatment using abrasive grains on the cut side of the green chip where the internal electrodes are exposed, sagging of the internal electrodes generated during cutting can be eliminated, thereby preventing the occurrence of a short circuit. can do. As a result, a good cutting side can be obtained.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제1 양태에 있어서, 상기 연삭 처리를 실시하는 공정 전에, 행 및 열 방향으로 배열된 복수의 상기 그린 칩의 서로의 간격을 넓힌 상태에서 복수의 상기 그린 칩을 전동(轉動)시킴으로써, 복수의 상기 그린 칩의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고, 상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것이 바람직하다. 이 경우, 절단 측면에 대한 연삭 처리 및 세라믹 보호층의 형성을 효율적으로 실시할 수 있다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, in the first aspect, before the step of performing the grinding treatment, a plurality of the green chips arranged in the row and column directions are widened from each other and Further comprising a step of aligning each of the cut sides of the plurality of green chips to form an open surface by rolling the green chips, and performing the grinding treatment on the cut side surfaces that have become the open surfaces. It is desirable. In this case, the grinding treatment on the cut side surface and formation of the ceramic protective layer can be efficiently performed.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제2 양태에 있어서, 적층된 복수의 세라믹 그린 시트와, 상기 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록을 제작하는 공정과, 상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과, 상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과, 상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성하는 공정과, 상기 소성 전의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 소성 전의 부품 본체를 얻는 공정과, 상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 한다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, in a second aspect, a mother block including a plurality of stacked ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets is manufactured. And cutting the mother block along the cutting line in the first direction, thereby having a laminated structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing, and along the cutting line in the first direction. A step of obtaining a plurality of rod-shaped green blocks in which the internal electrodes are exposed on the cut side surface exposed by cutting, a step of performing a grinding treatment using abrasive grains on the cut side surface, and a step of performing a grinding treatment using abrasive grains on the cut side surface, and before firing on the cut side surface after the grinding treatment. A step of forming a ceramic protective layer and a step of cutting the rod-shaped green block body on which the ceramic protective layer before firing is formed along a cutting line in a second direction orthogonal to the first direction to obtain a plurality of pre-fired component bodies And a step of firing the component body before firing.
본 발명의 제2 양태에서는, 내부 전극이 노출되어 있는 봉상의 그린 블록체의 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시함으로써, 절단 시에 발생한 내부 전극의 늘어짐을 제거할 수 있기 때문에 단락 부분의 발생을 방지할 수 있다. 그 결과, 양호한 절단 측면을 얻을 수 있다. In the second aspect of the present invention, by performing a grinding treatment using abrasive grains on the cut side of the rod-shaped green block body on which the internal electrodes are exposed, sagging of the internal electrodes generated at the time of cutting can be eliminated. It can be prevented from occurring. As a result, a good cutting side can be obtained.
본 발명의 적층 세라믹 전자 부품의 제조 방법은, 제2 양태에 있어서, 상기 연삭 처리를 실시하는 공정 전에, 소정 방향으로 배열된 복수의 상기 봉상의 그린 블록체의 서로의 간격을 넓힌 상태에서 복수의 상기 봉상의 그린 블록체를 전동시킴으로써, 복수의 상기 봉상의 그린 블록체의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고, 상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것이 바람직하다. 이 경우, 절단 측면에 대한 연삭 처리 및 세라믹 보호층의 형성을 효율적으로 실시할 수 있다. In the second aspect, the method for manufacturing a multilayer ceramic electronic component is, in the second aspect, prior to the step of performing the grinding treatment, in a state in which the distance between the plurality of rod-shaped green blocks arranged in a predetermined direction is widened. By rolling the rod-shaped green block body, the cutting side of each of the plurality of rod-shaped green block bodies is aligned to form an open surface, and the grinding with respect to the cut side that has become the open surface It is preferable to perform the treatment. In this case, the grinding treatment on the cut side surface and formation of the ceramic protective layer can be efficiently performed.
이하, 본 발명의 제1 양태 및 제2 양태를 특별히 구별하지 않을 경우, 간단히 "본 발명의 적층 세라믹 전자 부품의 제조 방법"이라고 한다. Hereinafter, when the first aspect and the second aspect of the present invention are not particularly distinguished, it is simply referred to as "the method of manufacturing a multilayer ceramic electronic component of the present invention".
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리는 유리(遊離) 지립을 이용한 연마 처리인 것이 바람직하다. 유리 지립을 이용한 연마 처리에서는 연마 찌꺼기의 배출성이 양호하기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. 또한, 상온의 유리 지립 슬러리를 정기적으로 공급함으로써 처리 시의 발열을 억제할 수 있다. 또한, 미세한 지립을 이용함으로써 절단 측면의 표면을 평활하게 할 수 있다. In the method for manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the grinding treatment is a polishing treatment using glass abrasive grains. In the polishing treatment using glass abrasive grains, since the discharge property of polishing debris is good, the sagging of the internal electrode can be efficiently removed. Further, by regularly supplying the glass abrasive slurry at room temperature, heat generation during treatment can be suppressed. In addition, by using fine abrasive grains, the surface of the cut side surface can be smoothed.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리는 고정 지립을 이용한 연마 처리여도 된다. 고정 지립을 이용한 연마 처리에 의해서도 내부 전극의 늘어짐을 제거할 수 있다. In the method for manufacturing a multilayer ceramic electronic component of the present invention, the grinding treatment may be a polishing treatment using fixed abrasive grains. It is also possible to remove sagging of the internal electrodes by polishing treatment using fixed abrasive grains.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 지립의 평균 입자경은 10㎚ 이상, 1000㎚ 이하인 것이 바람직하다. 미세한 지립을 이용함으로써 연삭 시의 저항을 낮게 할 수 있기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. In the method for manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the average particle diameter of the abrasive grains is 10 nm or more and 1000 nm or less. By using fine abrasive grains, since the resistance during grinding can be lowered, sagging of the internal electrodes can be efficiently removed.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 지립은 다이아몬드 지립인 것이 바람직하다. 다이아몬드 지립은 세정성이 뛰어나고, 소성 분위기에 끼치는 영향도 적기 때문에 소성 시의 과도한 입성장(粒成長)을 억제하여 적절한 품위의 적층 세라믹 전자 부품을 제조할 수 있다. In the method for manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the abrasive grains are diamond abrasive grains. Since diamond abrasive grains are excellent in cleanability and have little effect on the firing atmosphere, excessive grain growth during firing can be suppressed, and multilayer ceramic electronic components of appropriate quality can be manufactured.
본 발명의 적층 세라믹 전자 부품의 제조 방법에서는 상기 연삭 처리를 실시하는 공정에 있어서, 상기 그린 칩 또는 상기 봉상의 그린 블록체에 가해지는 압력은 0.001㎫ 이상, 0.010㎫ 미만인 것이 바람직하다. 연삭 처리를 실시할 때의 압력을 제어함으로써 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, in the step of performing the grinding treatment, the pressure applied to the green chip or the rod-shaped green block body is preferably 0.001 MPa or more and less than 0.010 MPa. By controlling the pressure during the grinding treatment, sagging of the internal electrodes can be efficiently removed.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것이 바람직하다. 절단 측면의 표면 거칠기를 작게 함으로써 쇼트 불량율을 저감시킬 수 있다. In the method for manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the surface roughness (Ra) of the cut side surface after the grinding treatment is 50 nm or less. By reducing the surface roughness of the cut side surface, it is possible to reduce the short-circuit defect rate.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 소성 전의 세라믹 보호층은 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성되고, 상기 세라믹 보호층용 그린 시트 또는 상기 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것이 바람직하다. 지금까지, Mg을 함유하는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트를 이용하여 소성 전의 세라믹 보호층을 형성함으로써 내부 전극의 단부에 이상(異相)을 형성하여 쇼트 불량율을 저감시키는 방법이 알려져 있다. 이에 비하여, 본 발명의 적층 세라믹 전자 부품의 제조 방법에서는 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에 Mg이 실질적으로 함유되어 있지 않아도 쇼트 불량율을 저감시킬 수 있다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, the ceramic protective layer before firing is formed by attaching a green sheet for a ceramic protective layer or applying a paste for a ceramic protective layer, and the green sheet for the ceramic protective layer or the ceramic protective layer It is preferable that the layer paste is substantially free of Mg. Until now, there has been known a method of forming a ceramic protective layer before firing using a green sheet for a ceramic protective layer containing Mg or a paste for a ceramic protective layer to form an abnormality at the end of the internal electrode to reduce the short-circuit defect rate. In contrast, in the method of manufacturing a multilayer ceramic electronic component of the present invention, even if Mg is not substantially contained in the green sheet for ceramic protective layer or the paste for ceramic protective layer, the short-circuit defective rate can be reduced.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 소성 전의 세라믹 보호층은 세라믹 보호층용 페이스트를 도포함으로써 형성되는 것이 바람직하다. 세라믹 보호층용 그린 시트를 부착하는 방법에 비교하여, 세라믹 보호층용 페이스트를 도포하는 방법 쪽이 소성 전의 세라믹 보호층을 형성할 때에 그린 칩 또는 봉상의 그린 블록체에 끼치는 손상이 적다. 따라서, 쇼트 불량율을 더욱 저감시킬 수 있다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the ceramic protective layer before firing is formed by applying a ceramic protective layer paste. Compared to the method of attaching the green sheet for ceramic protective layer, the method of applying the ceramic protective layer paste has less damage to the green chip or rod-shaped green block body when forming the ceramic protective layer before firing. Therefore, the short-circuit defective rate can be further reduced.
본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서, 상기 머더 블록을 제작하기 위한 세라믹 그린 시트의 두께는 1㎛ 이하인 것이 바람직하다. 본 발명의 적층 세라믹 전자 부품의 제조 방법에 있어서는 내부 전극의 늘어짐을 제거하고 있기 때문에, 세라믹 그린 시트가 얇은, 즉 내부 전극 간의 거리가 짧은 경우에도 단락 부분의 발생을 방지할 수 있다. In the method of manufacturing a multilayer ceramic electronic component of the present invention, it is preferable that the thickness of the ceramic green sheet for manufacturing the mother block is 1 μm or less. In the manufacturing method of the multilayer ceramic electronic component of the present invention, since sagging of the internal electrodes is eliminated, even when the ceramic green sheet is thin, that is, the distance between the internal electrodes is short, the occurrence of a short circuit can be prevented.
본 발명에 의하면, 양호한 절단 측면을 가지는 적층 세라믹 전자 부품의 제조 방법을 제공할 수 있다. According to the present invention, it is possible to provide a method of manufacturing a multilayer ceramic electronic component having a good cutting side.
도 1은 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도(斜視圖)이다.
도 2는 도 1에 도시된 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다.
도 3은 도 2에 도시된 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다.
도 4는 도 3에 도시된 그린 칩을 제작하기 위해서 준비되는 내부 전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다.
도 5(a)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이며, 도 5(b) 및 도 5(c)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다.
도 6은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다.
도 7은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다.
도 8(a) 및 도 8(b)는 그린 칩을 전동시키는 공정을 설명하기 위한 사시도이다.
도 9(a) 및 도 9(b)는 연삭 처리를 실시하는 공정을 설명하기 위한 도면이다.
도 10은 소성 전의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다.
도 11(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이며, 도 11(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이다. 1 is a perspective view schematically showing an example of a multilayer ceramic capacitor obtained by the method of manufacturing a multilayer ceramic electronic component of the present invention.
FIG. 2 is a perspective view schematically showing an example of a component body constituting the multilayer ceramic capacitor shown in FIG. 1.
FIG. 3 is a perspective view schematically showing an example of a green chip prepared to manufacture the component body shown in FIG. 2.
FIG. 4 is a plan view schematically showing an example of a ceramic green sheet on which an internal electrode pattern prepared for manufacturing the green chip shown in FIG. 3 is formed.
5(a) is a perspective view for explaining the process of laminating the ceramic green sheet shown in FIG. 4, and FIGS. 5(b) and 5(c) illustrate the process of laminating the ceramic green sheet shown in FIG. It is a plan view for explanation.
6 is a perspective view for explaining a step of cutting the mother block.
7 is a perspective view illustrating a state in which a distance between a plurality of green chips arranged in row and column directions is increased.
8(a) and 8(b) are perspective views for explaining a process of rolling a green chip.
9(a) and 9(b) are diagrams for explaining a step of performing a grinding treatment.
10 is a diagram for describing a step of forming a ceramic protective layer before firing.
Fig. 11(a) is a Ni element mapping image from the cut side of the multilayer ceramic capacitor of Comparative Example 1, and Fig. 11(b) is a Ni element mapping image from the cut side of the multilayer ceramic capacitor of Example 1.
이하, 본 발명의 적층 세라믹 전자 부품의 제조 방법에 대해서 설명한다. Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to the present invention will be described.
그러나, 본 발명은 이하의 구성에 한정되는 것이 아니고, 본 발명의 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다. 한편, 이하에 있어서 기재하는 본 발명의 각각의 바람직한 구성을 2개 이상 조합시킨 것도 또한 본 발명이다. However, the present invention is not limited to the following configurations, and can be appropriately changed and applied within a range that does not change the gist of the present invention. On the other hand, it is also the present invention in which two or more of the preferred configurations of the present invention described below are combined.
본 발명의 적층 세라믹 전자 부품의 제조 방법의 한 실시형태로서, 적층 세라믹 콘덴서의 제조 방법을 예로 들어서 설명한다. 한편, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품에도 적용할 수 있다. As an embodiment of the method of manufacturing a multilayer ceramic electronic component of the present invention, a method of manufacturing a multilayer ceramic capacitor will be described as an example. On the other hand, the manufacturing method of the present invention can also be applied to multilayer ceramic electronic components other than multilayer ceramic capacitors.
우선, 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서에 대해서 설명한다. First, a multilayer ceramic capacitor obtained by the method for manufacturing a multilayer ceramic electronic component of the present invention will be described.
도 1은 본 발명의 적층 세라믹 전자 부품의 제조 방법에 의해 얻어지는 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 도 2는 도 1에 도시된 적층 세라믹 콘덴서를 구성하는 부품 본체의 일례를 모식적으로 나타내는 사시도이다. 1 is a perspective view schematically showing an example of a multilayer ceramic capacitor obtained by the method of manufacturing a multilayer ceramic electronic component of the present invention. FIG. 2 is a perspective view schematically showing an example of a component body constituting the multilayer ceramic capacitor shown in FIG. 1.
도 1에 도시된 적층 세라믹 콘덴서(11)는 부품 본체(12)를 포함하고 있다. 도 2에 도시된 바와 같이, 부품 본체(12)는 직방체상 또는 대략 직방체상을 이루고 있고, 서로 대향하는 한 쌍의 주면(主面)(13 및 14)과, 서로 대향하는 한 쌍의 측면(15 및 16), 서로 대향하는 한 쌍의 단면(17 및 18)을 가지고 있다. The multilayer ceramic capacitor 11 shown in FIG. 1 includes a
도 3은 도 2에 도시된 부품 본체를 제작하기 위해서 준비되는 그린 칩의 일례를 모식적으로 나타내는 사시도이다. FIG. 3 is a perspective view schematically showing an example of a green chip prepared to manufacture the component body shown in FIG. 2.
후술하는 바와 같이, 도 2에 도시된 부품 본체(12)는 도 3에 도시된 그린 칩(19)의 서로 대향하는 한 쌍의 측면(이하, 절단 측면이라고 함)(20 및 21) 상에 소성 전의 세라믹 보호층(22 및 23)을 각각 형성한 것을 소성함으로써 얻어진다. 이후의 설명에 있어서, 소성 후의 부품 본체(12)에서의 그린 칩(19)에 유래하는 부분을 적층부(24)라고 부르는 것으로 한다. As will be described later, the
도 2 및 도 3에 도시된 바와 같이, 부품 본체(12)에서의 적층부(24)는 주면(13 및 14)의 방향으로 연장되면서 주면(13 및 14)에 직교하는 방향으로 적층된 복수의 세라믹층(25)과, 세라믹층(25) 간의 계면을 따라 형성된 복수 쌍의 내부 전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 부품 본체(12)는 그 측면(15 및 16)을 각각 부여하도록 적층부(24)의 절단 측면(20 및 21) 상에 배치되는 한 쌍의 세라믹 보호층(22 및 23)을 가지고 있다. 세라믹 보호층(22 및 23)의 두께는 서로 동일한 것이 바람직하다. 2 and 3, the
한편, 도 1 및 도 2에 있어서는 설명의 편의를 위해서 적층부(24)와 세라믹 보호층(22 및 23)의 각각의 경계가 명료하게 도시되어 있지만, 이러한 경계는 명료하게 드러나지 않아도 된다. On the other hand, in FIGS. 1 and 2, for convenience of explanation, boundaries between the
도 2 및 도 3에 도시된 바와 같이, 내부 전극(26)과 내부 전극(27)은 세라믹층(25)을 통하여 서로 대향한다. 내부 전극(26)과 내부 전극(27)이 대향함으로써 전기적 특성이 발현된다. 즉, 도 1에 도시된 적층 세라믹 콘덴서(11)에 있어서는 정전 용량이 형성된다. 2 and 3, the
내부 전극(26)은 부품 본체(12)의 단면(17)에 노출되는 노출단(露出端)을 가지고, 내부 전극(27)은 부품 본체(12)의 단면(18)에 노출되는 노출단을 가지고 있다. 한편, 상술한 세라믹 보호층(22 및 23)이 배치되어 있기 때문에 내부 전극(26 및 27)은 부품 본체(12)의 측면(15 및 16)에는 노출되지 않는다. The
도 1에 도시된 바와 같이, 적층 세라믹 콘덴서(11)는 또한 내부 전극(26 및 27)의 각각의 노출단에 각각 전기적으로 접속되도록 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성된 외부 전극(28 및 29)을 포함하고 있다. As shown in Fig. 1, the multilayer ceramic capacitor 11 also has at least a pair of
외부 전극(28 및 29)은 부품 본체(12)의 적어도 한 쌍의 단면(17 및 18) 상에 각각 형성되어 있고, 도 1에서는 주면(13 및 14) 그리고 측면(15 및 16)의 각 일부에까지 돌아 들어가는 부분을 가지고 있다. The
내부 전극을 구성하는 도전 재료로는, 예를 들면, Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등을 이용할 수 있다. As the conductive material constituting the internal electrode, for example, Ni, Cu, Ag, Pd, Ag-Pd alloy, Au, or the like can be used.
세라믹층 및 세라믹 보호층을 구성하는 세라믹 재료로는, 예를 들면, BaTiO3, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 유전체 세라믹을 이용할 수 있다. A ceramic material constituting the ceramic layers and a ceramic protective layer is, for example, BaTiO 3, CaTiO 3, SrTiO 3, can use the dielectric ceramics as a main component, such as CaZrO 3.
세라믹 보호층을 구성하는 세라믹 재료는 세라믹층을 구성하는 세라믹 재료와 적어도 주성분이 동일한 것이 바람직하다. 이 경우, 동일한 조성의 세라믹 재료가 세라믹층과 세라믹 보호층의 양쪽에 이용되는 것이 특히 바람직하다. It is preferable that the ceramic material constituting the ceramic protective layer has at least the same main component as the ceramic material constituting the ceramic layer. In this case, it is particularly preferable that ceramic materials of the same composition are used for both the ceramic layer and the ceramic protective layer.
상술한 바와 같이, 본 발명의 제조 방법은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자 부품에도 적용할 수 있다. 예를 들면, 적층 세라믹 전자 부품이 압전부품인 경우에는 PZT계 세라믹 등의 압전체 세라믹, 서미스터인 경우에는 스피넬계 세라믹 등의 반도체 세라믹이 이용된다. As described above, the manufacturing method of the present invention can also be applied to multilayer ceramic electronic components other than multilayer ceramic capacitors. For example, when the multilayer ceramic electronic component is a piezoelectric component, piezoelectric ceramics such as PZT-based ceramics are used, and when the multilayer ceramic electronic component is a thermistor, semiconductor ceramics such as spinel-based ceramics are used.
외부 전극은 하부층과 하부층 상에 형성되는 도금층으로 구성되는 것이 바람직하다. 하부층을 구성하는 도전 재료로는, 예를 들면, Cu, Ni, Ag, Pd, Ag-Pd 합금, Au 등을 이용할 수 있다. 하부층은 도전성 페이스트를 미소성의 부품 본체 상에 도포하여 부품 본체와 동시 소성하는 코파이어법(co-firing method)을 적용함으로써 형성되어도 되고, 도전성 페이스트를 소성 후의 부품 본체 상에 도포하여 베이킹하는 포스트 파이어법(post-firing method)을 적용함으로써 형성되어도 된다. 혹은 하부층은 직접 도금에 의해 형성되어도 되고, 열경화성 수지를 포함하는 도전성 수지를 경화시킴으로써 형성되어도 된다. The external electrode is preferably composed of a lower layer and a plating layer formed on the lower layer. As the conductive material constituting the lower layer, for example, Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, or the like can be used. The lower layer may be formed by applying a co-firing method in which a conductive paste is applied on the unfired component body and fired simultaneously with the component body, or a post-fire that is baked by applying a conductive paste on the component body after firing. It may be formed by applying a post-firing method. Alternatively, the lower layer may be formed by direct plating, or may be formed by curing a conductive resin containing a thermosetting resin.
하부층 상에 형성되는 도금층은 Ni 도금 및 그 위의 Sn 도금의 2층 구조인 것이 바람직하다. The plating layer formed on the lower layer is preferably a two-layer structure of Ni plating and Sn plating thereon.
다음으로, 본 발명의 적층 세라믹 전자 부품의 제조 방법의 일례로서 도 1에 도시된 적층 세라믹 콘덴서(11)의 제조 방법에 대해서 설명한다. Next, as an example of a method of manufacturing a multilayer ceramic electronic component of the present invention, a method of manufacturing the multilayer ceramic capacitor 11 shown in FIG. 1 will be described.
우선, 세라믹층이 될 세라믹 그린 시트가 준비된다. 세라믹 그린 시트는, 예를 들면, 캐리어 필름 상에서 다이 코터, 그라비어 코터, 마이크로 그라비어 코터 등을 이용하여 성형된다. First, a ceramic green sheet to be a ceramic layer is prepared. The ceramic green sheet is formed on a carrier film using, for example, a die coater, a gravure coater, a micro gravure coater, or the like.
세라믹 그린 시트의 두께는 통상 3㎛ 이하이며, 1㎛ 이하인 것이 바람직하고, 0.6㎛ 이하인 것이 보다 바람직하다. The thickness of the ceramic green sheet is usually 3 µm or less, preferably 1 µm or less, and more preferably 0.6 µm or less.
다음으로, 세라믹 그린 시트 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄된다. Next, a conductive paste is printed with a predetermined pattern on the ceramic green sheet.
도 4는 도 3에 도시된 그린 칩을 제작하기 위해서 준비되는 내부 전극 패턴이 형성된 세라믹 그린 시트의 일례를 모식적으로 나타내는 평면도이다. FIG. 4 is a plan view schematically showing an example of a ceramic green sheet on which an internal electrode pattern prepared for manufacturing the green chip shown in FIG. 3 is formed.
도 4에 도시된 바와 같이, 세라믹층(25)이 될 세라믹 그린 시트(31) 상에 소정의 패턴을 가지고 도전성 페이스트가 인쇄됨으로써 내부 전극(26 및 27)의 각각이 될 내부 전극 패턴(32)이 형성된다. 구체적으로는 세라믹 그린 시트(31) 상에 띠 형상의 내부 전극 패턴(32)이 복수 열 형성된다. As shown in FIG. 4, by printing a conductive paste with a predetermined pattern on the ceramic
내부 전극 패턴의 두께는 특별히 한정되지 않지만 1.5㎛ 이하인 것이 바람직하다. The thickness of the internal electrode pattern is not particularly limited, but is preferably 1.5 μm or less.
그 후, 내부 전극 패턴이 형성된 세라믹 그린 시트를 어긋나게 하면서 소정 매수 적층하고, 그 위아래에 내부 전극 패턴이 형성되어 있지 않은 세라믹 그린 시트를 소정 매수 적층하는 적층 공정이 실시된다. After that, a lamination process is performed in which a predetermined number of ceramic green sheets on which an internal electrode pattern is formed is stacked while shifting, and a predetermined number of ceramic green sheets on which an internal electrode pattern is not formed is stacked.
도 5(a)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 사시도이다. 5(a) is a perspective view illustrating a process of laminating the ceramic green sheet shown in FIG. 4.
도 5(a)에 도시된 바와 같이, 내부 전극 패턴(32)이 형성된 세라믹 그린 시트(31)를 폭 방향을 따라 소정 간격, 즉 내부 전극 패턴(32)의 폭 방향 치수의 반씩 어긋나게 하면서 소정 매수 적층한다. 또한, 그 위아래에 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 소정 매수 적층한다. As shown in Fig. 5(a), a predetermined number of ceramic
도 5(b) 및 도 5(c)는 도 4에 도시된 세라믹 그린 시트를 적층하는 공정을 설명하기 위한 평면도이다. 도 5(b) 및 도 5(c)는 각각 1층 및 2층의 세라믹 그린 시트가 확대되어 나타나 있다. 5(b) and 5(c) are plan views illustrating a process of laminating the ceramic green sheet shown in FIG. 4. 5(b) and 5(c) are enlarged views of one-layer and two-layer ceramic green sheets, respectively.
도 5(b) 및 도 5(c)에는 띠 형상의 내부 전극 패턴(32)이 연장되는 방향과 직교하는 폭 방향(도 5(b) 및 도 5(c)에서의 상하 방향)의 절단선(33), 및 이에 대하여 직교하는 길이 방향(도 5(b) 및 도 5(c)에서의 좌우 방향)의 절단선(34)의 각 일부가 나타나 있다. 띠 형상의 내부 전극 패턴(32)은, 2개분의 내부 전극(26 및 27)이 각각의 인출부끼리 연결된 것이 길이 방향을 따라 줄지어진 형상을 가지고 있다. 도 5(b) 및 도 5(c)에서는 절단선(33 및 34)이 공통되어 나타나 있다. 5(b) and 5(c) are cut lines in the width direction (up and down directions in FIGS. 5(b) and 5(c)) perpendicular to the direction in which the strip-shaped
적층 공정의 결과, 적층된 복수의 세라믹 그린 시트와, 세라믹 그린 시트 간의 복수의 계면을 따라 각각 배치된 내부 전극 패턴을 포함하는 머더 블록이 얻어진다. 얻어진 머더 블록은 정수압 프레스 등의 수단에 의해 적층 방향으로 프레스된다. As a result of the lamination process, a mother block including a plurality of laminated ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets is obtained. The obtained mother block is pressed in the lamination direction by means such as hydrostatic press.
프레스된 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써 복수의 그린 칩이 얻어진다. 이 절단에는. 예를 들면, 다이싱, 프레스 컷팅, 레이저 컷트 등의 방법이 적용된다. A plurality of green chips are obtained by cutting the pressed mother blocks along the cutting line in the first direction and the cutting line in the second direction perpendicular to each other. On this cut. For example, methods such as dicing, press cutting, and laser cutting are applied.
도 6은 머더 블록을 절단하는 공정을 설명하기 위한 사시도이다. 6 is a perspective view for explaining a step of cutting the mother block.
도 6에 있어서, 머더 블록(35)은 서로 직교하는 제1 방향의 절단선(33)및 제2 방향의 절단선(34)을 따라 절단되어 행 및 열 방향으로 배열된 복수의 그린 칩(19)이 얻어진다. 도 6에서는 머더 블록(35)의 내부에 위치하는 최상의 내부 전극 패턴(32)이 파선으로 나타나 있다. 한편, 도 6에서는 1개의 머더 블록(35)으로부터 6개의 그린 칩(19)이 추출되지만, 실제로는 보다 다수의 그린 칩(19)이 추출된다. In FIG. 6, the
도 3에 도시된 바와 같이, 각 그린 칩(19)은 소성 전의 상태에 있는 복수의 세라믹층(25)과 복수의 내부 전극(26 및 27)으로 구성된 적층 구조를 가지고 있다. 그린 칩(19)의 절단 측면(20 및 21)은 제1 방향의 절단선(33)을 따른 절단에 의해 드러난 면이고, 절단 단면(36 및 37)은 제2 방향의 절단선(34)의 절단에 의해 드러난 면이다. 절단 측면(20 및 21)에는 내부 전극(26 및 27) 모두가 노출되어 있다. 또한, 한쪽의 절단 단면(36)에는 내부 전극(26)만 노출되고, 다른 쪽의 절단 단면(37)에는 내부 전극(27)만 노출되어 있다. As shown in FIG. 3, each
한편, 도 6에 도시된 바와 같이, 복수의 그린 칩(19)이 행 및 열 방향으로 배열되도록, 머더 블록(35)이 확장성이 있는 점착 시트(38) 상에 부착된 상태로 절단되는 것이 바람직하다. 이 경우, 도시하지 않는 익스팬드 장치에 의해 점착 시트(38)를 확장할 수 있다. On the other hand, as shown in Figure 6, so that the plurality of
도 7은 행 및 열 방향으로 배열된 복수의 그린 칩의 서로의 간격을 넓힌 상태를 나타내는 사시도이다. 7 is a perspective view illustrating a state in which a distance between a plurality of green chips arranged in row and column directions is increased.
도 6에 도시된 점착 시트(38)를 확장함으로써, 도 7에 도시된 바와 같이 행 및 열 방향으로 배열된 복수의 그린 칩(19)은 서로의 간격을 넓힌 상태가 된다. By expanding the pressure-
계속해서, 복수의 그린 칩을 전동시킴으로써 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다. Subsequently, it is preferable to perform a rolling process in which the plurality of green chips are rolled so that each cut side surface of the plurality of green chips is aligned to form an open surface.
도 8(a) 및 도 8(b)는 그린 칩을 전동시키는 공정을 설명하기 위한 사시도이다. 8(a) and 8(b) are perspective views for explaining a process of rolling a green chip.
도 8(a)에 도시된 그린 칩(19)을 90도 회전시킴으로써, 도 8(b)에 도시된 바와 같이 절단 측면(20)이 위쪽을 향한 개방면으로 할 수 있다. By rotating the
절단 측면에 대하여 지립을 이용한 연삭 처리가 실시된다. 상술한 전동 공정을 실시할 경우, 전동 공정에 의해 위쪽을 향한 절단 측면에 대하여 연삭 처리가 실시되는 것이 바람직하다. Grinding treatment using abrasive grains is performed on the cut side. When performing the above-described rolling process, it is preferable that the grinding treatment is performed on the cut side facing upward by the rolling process.
연삭 처리는 머더 블록을 절단한 후, 소성 전의 세라믹 보호층을 형성하기 전이라면 어느 단계에서 실시되어도 된다. 그렇기 때문에, 예를 들면, 전동 공정 전의 절단 측면에 대하여 연삭 처리가 실시되어도 되고, 전동 공정을 실시하지 않고, 절단에 의해 얻어지는 절단 측면에 대하여 연삭 처리가 실시되어도 된다. The grinding treatment may be carried out at any stage as long as the mother block is cut and before the ceramic protective layer before firing is formed. Therefore, for example, the grinding treatment may be performed on the cut side surface before the rolling process, or the cutting side surface obtained by cutting may be subjected to the grinding treatment without performing the rolling process.
도 9(a) 및 도 9(b)는 연삭 처리를 실시하는 공정을 설명하기 위한 도면이다. 도 9(a) 및 도 9(b)는 그린 칩의 단면 방향으로부터 나타낸 절단 측면 부근의 확대도이다. 9(a) and 9(b) are diagrams for explaining a step of performing a grinding treatment. 9(a) and 9(b) are enlarged views of the vicinity of the cut side surface shown from the sectional direction of the green chip.
도 9(a)에 도시된 바와 같이, 절단 측면(20)에는 절단 시의 응력에 의해 내부 전극(26)의 늘어짐(26A)이 존재한다. 절단 측면(20)에 대하여, 도 9(a)에 도시된 연삭선(X-X)의 위치까지 연삭 처리를 실시함으로써, 도 9(b)에 도시된 바와 같이 내부 전극(26)의 늘어짐(26A)을 제거할 수 있다. As shown in Fig. 9(a), sagging 26A of the
연삭 처리로는, 예를 들면, 고정 지립을 이용한 연삭 처리(다이싱, 그라인딩 등), 고정 지립을 이용한 연마 처리(드라이 폴리시, 테이프 연마 등), 유리 지립을 이용한 연마 처리(래핑, 폴리싱 등) 등을 들 수 있다. 이들의 처리를 조합시켜도 된다. 한편, 다이싱에 의한 연삭 처리는 머더 블록에 대하여 2회의 다이싱을 실시함으로써 이루어질 수 있고, 1회째의 다이싱을 절단 처리, 2회째의 다이싱을 연삭 처리로서 구별한다. 이 경우, 2회째의 다이싱에 사용하는 지립의 평균 입자경을 1회째의 다이싱에 사용하는 지립의 평균 입자경보다도 작게 하는 것이 바람직하다. The grinding treatment includes, for example, grinding treatment using fixed abrasive grains (dicing, grinding, etc.), polishing treatment using fixed abrasive grains (dry polishing, tape polishing, etc.), and polishing treatment using glass abrasive grains (lapping, polishing, etc.) And the like. You may combine these treatments. On the other hand, the grinding treatment by dicing can be performed by dicing the mother block twice, and the first dicing is divided into a cutting treatment and the second dicing as a grinding treatment. In this case, it is preferable to make the average particle diameter of the abrasive grains used for dicing the second time smaller than the average particle diameter of the abrasive grains used for dicing the first time.
단락 부분의 발생을 방지하는 관점에서는 고정 지립을 이용한 연마 처리, 또는 유리 지립을 이용한 연마 처리가 바람직하고, 절단 측면의 표면을 평활하게 하는 관점도 고려하면 유리 지립을 이용한 연마 처리가 보다 바람직하다. 고정 지립을 이용한 연마 처리로는 테이프 연마가 바람직하다. 유리 지립을 이용한 연마 처리로는 폴리싱이 바람직하다. 이 경우, 폴리싱만을 실시해도 되고, 전처리로서 래핑을 실시한 후에 폴리싱을 실시해도 된다. 한편, 래핑과 폴리싱에서는 지립의 크기가 다르며, 폴리싱보다도 큰 지립을 이용한 연마 처리를 래핑이라고 부르는 것으로 한다. From the viewpoint of preventing the occurrence of the short-circuit portion, polishing treatment using fixed abrasive grains or polishing treatment using glass abrasive grains is preferable, and in consideration of the viewpoint of smoothing the surface of the cut side surface, polishing treatment using glass abrasive grains is more preferable. Tape polishing is preferred as a polishing treatment using fixed abrasive grains. Polishing is preferable as a polishing treatment using glass abrasive grains. In this case, only polishing may be performed, or polishing may be performed after wrapping as a pretreatment. On the other hand, in lapping and polishing, the size of the abrasive grains is different, and a polishing treatment using an abrasive grain larger than that of polishing is referred to as lapping.
지립을 이용한 연삭 처리에 있어서 지립의 평균 입자경은 10㎚ 이상인 것이 바람직하고, 50㎚ 이상인 것이 보다 바람직하고, 100㎚ 이상인 것이 더욱 바람직하다. 또한, 지립의 평균 입자경은 1000㎚ 이하인 것이 바람직하다. 특히, 폴리싱 등의 연마 처리를 실시할 경우에는, 지립의 평균 입자경은 800㎚ 이하인 것이 보다 바람직하고, 500㎚ 이하인 것이 더욱 바람직하다. 미세한 지립을 이용함으로써 연삭 시의 저항을 낮게 할 수 있기 때문에 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. In the grinding treatment using abrasive grains, the average particle diameter of the abrasive grains is preferably 10 nm or more, more preferably 50 nm or more, and even more preferably 100 nm or more. Moreover, it is preferable that the average particle diameter of an abrasive grain is 1000 nm or less. In particular, when performing a polishing treatment such as polishing, the average particle diameter of the abrasive grains is more preferably 800 nm or less, and still more preferably 500 nm or less. By using fine abrasive grains, since the resistance during grinding can be lowered, sagging of the internal electrodes can be efficiently removed.
지립을 이용한 연삭 처리에 있어서 지립의 재질은 특별히 한정되지 않지만, 다이아몬드 지립이 바람직하다. 다이아몬드 지립은 세정성이 뛰어나고 소성 분위기에 끼치는 영향도 적기 때문에, 소성 시의 과도한 입성장을 억제하여 적절한 품위의 적층 세라믹 전자 부품을 제조할 수 있다. In the grinding treatment using abrasive grains, the material of the abrasive grains is not particularly limited, but diamond abrasive grains are preferred. Since diamond abrasive grains are excellent in cleanability and have little effect on the firing atmosphere, excessive grain growth during firing can be suppressed, and multilayer ceramic electronic components of appropriate quality can be manufactured.
지립을 이용한 연삭 처리에 있어서 그린 칩에 가해지는 압력은 0.001㎫ 이상인 것이 바람직하다. 특히, 폴리싱 등의 연마 처리를 실시할 경우에는 그린 칩에 가해지는 압력은 0.005㎫ 이상인 것이 보다 바람직하다. 또한, 그린 칩에 가해지는 압력은 0.010㎫ 미만인 것이 바람직하고, 0.008㎫ 미만인 것이 보다 바람직하다. 연삭 처리를 실시할 때의 압력을 제어함으로써 내부 전극의 늘어짐을 효율적으로 제거할 수 있다. In the grinding treatment using abrasive grains, the pressure applied to the green chip is preferably 0.001 MPa or more. In particular, when performing a polishing treatment such as polishing, the pressure applied to the green chip is more preferably 0.005 MPa or more. Further, the pressure applied to the green chip is preferably less than 0.010 MPa, and more preferably less than 0.008 MPa. By controlling the pressure during the grinding treatment, sagging of the internal electrodes can be efficiently removed.
연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것이 바람직하고, 20㎚ 이하인 것이 보다 바람직하다. 절단 측면의 표면 거칠기를 작게 함으로써 쇼트 불량율을 저감시킬 수 있다. The surface roughness (Ra) of the cut side surface after the grinding treatment is preferably 50 nm or less, and more preferably 20 nm or less. By reducing the surface roughness of the cut side surface, it is possible to reduce the short-circuit defect rate.
한편, 표면 거칠기(Ra)는 광 간섭식 표면 거칠기 측정기(ZYGO사 제품 NewView)를 이용하여 측정할 수 있다. Meanwhile, the surface roughness (Ra) can be measured using an optical interference type surface roughness meter (NewView manufactured by ZYGO).
연삭 처리 후, 절단 측면에 소성 전의 세라믹 보호층이 형성된다. 소성 전의 세라믹 보호층은, 예를 들면, 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성된다. After the grinding treatment, a ceramic protective layer before firing is formed on the cut side surface. The ceramic protective layer before firing is formed, for example, by attaching a green sheet for a ceramic protective layer or applying a paste for a ceramic protective layer.
도 10은 소성 전의 세라믹 보호층을 형성하는 공정을 설명하기 위한 도면이다. 10 is a diagram for describing a step of forming a ceramic protective layer before firing.
도 10에 도시된 바와 같이, 연삭 처리 후의 절단 측면(20)에 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 소성 전의 세라믹 보호층(22)을 형성할 수 있다. As shown in FIG. 10, the ceramic
세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 머더 블록을 제작하기 위한 세라믹 그린 시트와 동일한 세라믹 원료가 주성분으로서 함유되어 있는 것이 바람직하다. It is preferable that the ceramic protective layer green sheet or the ceramic protective layer paste contain the same ceramic raw material as the ceramic green sheet for producing the mother block as a main component.
또한, 세라믹 보호층용 그린 시트 또는 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것이 바람직하다. Further, it is preferable that the green sheet for ceramic protective layer or the paste for ceramic protective layer contain substantially no Mg.
소성 전의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 건조 공정에서는 소성 전의 세라믹 보호층(22)이 형성된 그린 칩(19)을, 예를 들면, 120℃로 설정된 오븐에 5분간 넣는다. After forming the ceramic protective layer before firing, a drying process is performed as necessary. In the drying process, the
다음으로, 도 8을 참조하여 설명한 공정과 동일한 전동 공정이 실시되는 것이 바람직하다. 즉, 복수의 그린 칩을 전동시킴으로써, 복수의 그린 칩의 각각의 절단 측면을 가지런히 하여 개방면으로 하는 전동 공정이 실시되는 것이 바람직하다. 이 경우, 그린 칩을 180도 회전시킴으로써 반대 측의 절단 측면이 위쪽을 향한 개방면으로 할 수 있다. Next, it is preferable to perform the same transmission process as the process described with reference to FIG. 8. That is, by rolling a plurality of green chips, it is preferable to perform a rolling process in which each cut side surface of the plurality of green chips is aligned to form an open surface. In this case, by rotating the green chip 180 degrees, the cut side on the opposite side can be made an open surface facing upward.
반대 측의 절단 측면에 대해서도 상기와 마찬가지로, 지립을 이용한 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성하면 된다. 연삭 처리의 조건은 동일해도 되고, 달라도 된다. 또한, 소성 전의 세라믹 보호층을 형성한 후, 필요에 따라서 건조 공정이 실시된다. 이상으로부터 소성 전의 부품 본체가 얻어진다. In the same manner as described above, the cutting side on the opposite side may be subjected to grinding treatment using abrasive grains to form a ceramic protective layer before firing. The conditions of the grinding treatment may be the same or different. Further, after forming the ceramic protective layer before firing, a drying step is performed as necessary. From the above, the component body before firing is obtained.
얻어진 소성 전의 부품 본체가 소성된다. 소성 온도는 소성 전의 부품 본체에 포함되는 세라믹 재료나 금속 재료에 따라서도 다르지만, 예를 들면 900℃ 이상, 1300℃ 이하의 범위이다. The obtained component body before firing is fired. The firing temperature varies depending on the ceramic material and the metal material included in the component body before firing, but is in the range of 900°C or higher and 1300°C or lower, for example.
소성 후의 부품 본체의 양 단면(17 및 18)에 도전성 페이스트를 도포하고, 베이킹하고, 또한 필요에 따라서 도금이 실시됨으로써 외부 전극(28 및 29)이 형성된다. 한편, 도전성 페이스트의 도포는 소성 전의 부품 본체에 대하여 실시되어도 되고, 소성 전의 부품 본체의 소성 시에 도전성 페이스트의 베이킹을 동시에 실시하도록 해도 된다. The
이렇게 하여, 도 1에 도시된 적층 세라믹 콘덴서(11)가 제조된다. In this way, the multilayer ceramic capacitor 11 shown in FIG. 1 is manufactured.
상술한 실시형태에서는 머더 블록을 제1 방향의 절단선 및 제2 방향의 절단선으로 절단하여 복수의 그린 칩을 얻고 나서, 절단 측면에 대하여 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성하고 있었지만, 이하와 같이 변경하는 것도 가능하다. In the above-described embodiment, the mother block was cut with a cutting line in the first direction and a cutting line in the second direction to obtain a plurality of green chips, and then grinding treatment was performed on the cut side to form a ceramic protective layer before firing. , It is also possible to change as follows.
즉, 머더 블록을 제1 방향의 절단선만 따라서 절단함으로써, 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻고 나서, 절단 측면에 대하여 연삭 처리를 실시하여 소성 전의 세라믹 보호층을 형성한 후, 제2 방향의 절단선으로 절단하여 복수의 소성 전의 부품 본체를 얻고, 그 후 소성 전의 부품 본체를 소성해도 된다. 소성 후는 전술한 실시형태와 동일한 공정을 실시함으로써 적층 세라믹 전자 부품을 제조할 수 있다. That is, by cutting the mother block along only the cutting line in the first direction, a plurality of rod-shaped green block bodies with internal electrodes exposed on the cutting side exposed by the cutting along the cutting line in the first direction are obtained, and then on the cutting side. On the other hand, after performing a grinding treatment to form the ceramic protective layer before firing, it is cut with a cutting line in the second direction to obtain a plurality of pre-fired component bodies, and thereafter, the component body before firing may be fired. After firing, a multilayer ceramic electronic component can be manufactured by performing the same process as in the above-described embodiment.
실시예Example
이하, 본 발명의 적층 세라믹 전자 부품의 제조 방법을 보다 구체적으로 개시한 실시예를 나타낸다. 한편, 본 발명은 이들의 실시예에만 한정되는 것이 아니다. Hereinafter, an example in which the method of manufacturing a multilayer ceramic electronic component of the present invention is more specifically disclosed will be described. On the other hand, the present invention is not limited only to these examples.
[적층 세라믹 콘덴서의 제작][Manufacturing of laminated ceramic capacitors]
(실시예 1)(Example 1)
세라믹 원료로서의 BaTiO3에, 폴리비닐부티랄계 바인더, 가소제 및 유기 용제로서의 에탄올을 첨가하고, 이들을 볼 밀에 의해 습식 혼합하여 세라믹 슬러리를 제작했다. 다음으로, 이 세라믹 슬러리를 립 방식으로 시트 성형하여 직사각형의 세라믹 그린 시트를 얻었다. 다음으로, 상기 세라믹 그린 시트 상에 Ni를 함유하는 도전성 페이스트를 스크린 인쇄하여, Ni를 주성분으로 하는 내부 전극 패턴을 형성했다. To BaTiO 3 as a ceramic raw material, a polyvinyl butyral binder, a plasticizer, and ethanol as an organic solvent were added, and these were wet-mixed with a ball mill to prepare a ceramic slurry. Next, this ceramic slurry was sheet-formed by a lip method to obtain a rectangular ceramic green sheet. Next, a conductive paste containing Ni was screen-printed on the ceramic green sheet to form an internal electrode pattern containing Ni as a main component.
내부 전극 패턴이 형성된 세라믹 그린 시트를 폭 방향으로 어긋나게 하면서 복수 장 적층하고, 그 위아래에 내부 전극 패턴이 인쇄되어 있지 않은 세라믹 그린 시트를 적층함으로써 머더 블록을 얻었다. 얻어진 머더 블록을 정수압 프레스에 의해 적층 방향으로 프레스했다. A plurality of ceramic green sheets having an internal electrode pattern formed thereon were stacked while shifting in the width direction, and ceramic green sheets having no internal electrode patterns printed thereon were stacked to obtain a mother block. The obtained mother block was pressed in the lamination direction by hydrostatic press.
프레스된 머더 블록을 칩 형상으로 절단함으로써 각각의 내부 전극이 양 단면 및 양 측면에 노출된 그린 칩을 얻었다. 절단 후, 순수에 의한 초음파 세정을 실시했다. By cutting the pressed mother block into a chip shape, a green chip with each internal electrode exposed on both ends and both sides was obtained. After cutting, ultrasonic cleaning with pure water was performed.
그린 칩의 한쪽의 절단 측면에 대하여 연삭 처리로서 유리 지립을 이용한 연마 처리를 실시했다. 실시예 1에서는 평균 입자경 0.5㎛의 다이아몬드 슬러리(연마제) 및 면포계(綿布系)의 연마 패드를 이용한 폴리싱을 실시했다. 폴리싱의 조건은 공전 속도 20rpm, 인가 압력 7㎪, 시간 10분간으로 했다. One cut side surface of the green chip was subjected to a polishing treatment using glass abrasive grains as a grinding treatment. In Example 1, polishing was performed using a diamond slurry (polishing agent) having an average particle diameter of 0.5 µm and a cotton cloth type polishing pad. The polishing conditions were set at an idle speed of 20 rpm, an applied pressure of 7 kPa, and a time of 10 minutes.
연마 처리 후, 순수에 의한 초음파 세정을 실시하고, 그 후 수분을 건조시켰다. 계속해서, 연마 처리 후의 절단 측면에 세라믹 보호층용 그린 시트를 부착함으로써 소성 전의 세라믹 보호층을 형성했다. 세라믹 보호층용 그린 시트의 조성은 세라믹 그린 시트의 조성과 동일하다. After the polishing treatment, ultrasonic cleaning was performed with pure water, and then the moisture was dried. Subsequently, the ceramic protective layer before firing was formed by attaching the green sheet for ceramic protective layers to the cut side surfaces after the polishing treatment. The composition of the green sheet for ceramic protective layer is the same as that of the ceramic green sheet.
그린 칩의 다른 쪽의 절단 측면에 대해서도 상기와 마찬가지로 유리 지립을 이용한 연마 처리를 실시한 후, 소성 전의 세라믹 보호층을 형성했다. 이로 인해, 소성 전의 부품 본체를 얻었다. The other cut side surface of the green chip was also subjected to a polishing treatment using glass abrasive grains in the same manner as above, and then a ceramic protective layer before firing was formed. For this reason, the component body before firing was obtained.
얻어진 소성 전의 부품 본체를 질소 분위기 중에서 탈지한 후, 수소/질소 혼합 분위기 중에서 소성했다. 소성 후, 도전성 페이스트의 도포 및 베이킹에 의해 외부 전극을 형성하여 실시예 1의 적층 세라믹 콘덴서를 제작했다. The obtained component body before firing was degreased in a nitrogen atmosphere and then fired in a hydrogen/nitrogen mixed atmosphere. After firing, an external electrode was formed by applying a conductive paste and baking to produce a multilayer ceramic capacitor of Example 1.
(실시예 2)(Example 2)
실시예 1과 동일한 방법에 의해 그린 칩을 제작했다. 그린 칩의 한쪽의 절단 측면에 대하여 연삭 처리로서 고정 지립을 이용한 연마 처리를 실시했다. 실시예 2에서는 연마 처리로서 평균 입자경 0.5㎛의 연마제를 포함하는 연마 테이프를 이용한 테이프 연마를 실시했다. 테이프 연마의 조건은 속도 50mm/sec, 인가 압력 10㎪, 왕복 횟수 25회로 했다. A green chip was produced by the same method as in Example 1. One cut side surface of the green chip was subjected to a polishing treatment using fixed abrasive grains as a grinding treatment. In Example 2, as a polishing treatment, tape polishing was performed using a polishing tape containing an abrasive having an average particle diameter of 0.5 µm. The tape polishing conditions were a speed of 50 mm/sec, an applied pressure of 10 kPa, and a number of reciprocations of 25 times.
그 후, 실시예 1과 마찬가지로 소성 전의 세라믹 보호층을 형성했다. 그린 칩의 다른 쪽의 절단 측면에 대해서도 상기와 마찬가지로 고정 지립을 이용한 연마 처리를 실시한 후, 소성 전의 세라믹 보호층을 형성했다. 그 외, 실시예 1과 동일한 방법에 의해 외부 전극까지 형성하여 실시예 2의 적층 세라믹 콘덴서를 제작했다. Thereafter, as in Example 1, a ceramic protective layer before firing was formed. The other cut side surface of the green chip was also subjected to a polishing treatment using fixed abrasive grains in the same manner as described above, and then a ceramic protective layer before firing was formed. In addition, an external electrode was formed in the same manner as in Example 1 to produce a multilayer ceramic capacitor of Example 2.
(비교예 1)(Comparative Example 1)
그린 칩의 절단 측면에 대하여 연삭 처리를 실시하지 않은 것 이외에는 실시예 1과 동일하게 외부 전극까지 형성하여 비교예 1의 적층 세라믹 콘덴서를 제작했다. The multilayer ceramic capacitor of Comparative Example 1 was produced in the same manner as in Example 1, except that the cutting side of the green chip was not subjected to grinding treatment.
[평가] [evaluation]
(완전 단락 부분)(Complete paragraph part)
주사형 전자 현미경(SEM)을 이용하여 외부 전극을 형성하기 전의 절단 측면을 배율 7000배로 촬영했다. 내부 전극 14∼16개 중, Ni 입자끼리가 완전히 층간을 걸쳐서 접촉하고 있는 부분의 수를 측정했다. 결과를 표 1의 "완전 단락 부분"에 나타낸다. 완전 단락 부분의 수가 0인 경우를 ◎(우수), 1 이상인 경우를 ×(불가)라고 평가했다. Using a scanning electron microscope (SEM), the cut side before forming the external electrode was photographed at a magnification of 7000 times. Among 14 to 16 internal electrodes, the number of portions in which Ni particles were completely in contact with each other across the layers was measured. The results are shown in the "complete paragraph section" of Table 1. A case in which the number of complete paragraph portions was 0 was evaluated as ⊚ (excellent), and a case in which 1 or more was evaluated as x (impossible).
(표면 거칠기)(Surface roughness)
광 간섭식 표면 거칠기 측정기(ZYGO사 제품 NewView)를 이용하여 외부 전극을 형성하기 전의 절단 측면의 표면 거칠기(Ra)를 측정했다. 결과를 표 1의 "표면 거칠기"에 나타낸다. 표면 거칠기(Ra)가 20㎚ 이하인 경우를 ◎(우수), 20㎚보다 크고 50㎚ 이하인 경우를 ○(양호), 50㎚보다 큰 경우를 ×(불가)라고 평가했다. The surface roughness (Ra) of the cut side before the external electrode was formed was measured using an optical interference type surface roughness meter (NewView manufactured by ZYGO). The results are shown in "Surface roughness" in Table 1. The case where the surface roughness (Ra) was 20 nm or less was evaluated as ⊚ (excellent), the case greater than 20 nm and 50 nm or less was evaluated as (good), and the case greater than 50 nm was evaluated as x (not possible).
(탈지 후 쇼트율) (Short rate after degreasing)
각각 100개의 적층 세라믹 콘덴서의 정전 용량을 LCR 미터로 측정하여 쇼트 불량의 발생율을 산출했다. 결과를 표 1의 "탈지 후 쇼트율"에 나타낸다. 탈지 후 쇼트율이 80% 미만인 경우를 ◎(우수), 80% 이상 100% 미만인 경우를 ○(양호), 100%인 경우를 ×(불가)라고 평가했다. The capacitance of each of 100 multilayer ceramic capacitors was measured with an LCR meter to calculate the rate of occurrence of short circuit failure. The results are shown in "Short rate after degreasing" in Table 1. The case where the short ratio after degreasing was less than 80% was evaluated as ⊚ (excellent), the case of 80% or more and less than 100% was evaluated as ○ (good), and the case of 100% was evaluated as x (not possible).
표 1에 나타내는 바와 같이, 머더 블록을 절단한 후, 소성 전의 세라믹 보호층을 형성하기 전에, 절단 측면에 대하여 연삭 처리를 실시하고 있지 않은 비교예 1에서는 완전 단락 부분이 발생하고 있었던 것에 비하여, 절단 측면에 대하여 연삭 처리를 실시한 실시예 1 및 2에서는 완전 단락 부분이 0이었다. 특히, 유리 지립을 이용한 연마 처리를 실시한 실시예 1에서는 연마 처리 후의 절단 측면의 표면 거칠기가 작고, 비교예 1보다도 탈지 후 쇼트율이 크게 저하되어 있었다. As shown in Table 1, after cutting the mother block, before forming the ceramic protective layer before firing, in Comparative Example 1 in which the grinding treatment was not performed on the cut side, compared to the occurrence of a complete short circuit, In Examples 1 and 2 in which the side surfaces were subjected to grinding treatment, the complete short-circuit portion was 0. In particular, in Example 1 in which the polishing treatment using glass abrasive grains was performed, the surface roughness of the cut side after the polishing treatment was small, and the shot rate after degreasing was significantly lower than in Comparative Example 1.
도 11(a)는 비교예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이며, 도 11(b)는 실시예 1의 적층 세라믹 콘덴서의 절단 측면에서의 Ni 원소 매핑상이다. Fig. 11(a) is a Ni element mapping image from the cut side of the multilayer ceramic capacitor of Comparative Example 1, and Fig. 11(b) is a Ni element mapping image from the cut side of the multilayer ceramic capacitor of Example 1.
표 1의 결과와 마찬가지로, 절단 측면에 대하여 연삭 처리를 실시하고 있지 않은 비교예 1에서는 도 11(a)에 도시된 바와 같이, 완전 단락 부분(도 11(a) 중, ○표시로 둘러싼 부분)이 확인된 것에 비해, 절단 측면에 대하여 연삭 처리를 실시한 실시예 1에서는 도 11(b)에 도시된 바와 같이, 완전 단락 부분이 확인되지 않았다. As in the results of Table 1, in Comparative Example 1 in which the grinding treatment was not performed on the cut side, as shown in Fig. 11(a), the complete shorted portion (in Fig. 11(a), the part surrounded by the ○ mark) Compared to this confirmation, in Example 1 in which the grinding treatment was performed on the cut side surface, as shown in Fig. 11(b), a complete short-circuit portion was not confirmed.
11: 적층 세라믹 콘덴서(적층 세라믹 전자 부품) 12: 부품 본체
13, 14: 주면 15, 16: 측면
17, 18: 단면 19: 그린 칩
20, 21: 절단 측면 22, 23: 세라믹 보호층
24: 적층부 25: 세라믹층
26, 27: 내부 전극 26A: 내부 전극의 늘어짐
28, 29: 외부 전극 31: 세라믹 그린 시트
32: 내부 전극 패턴 33: 제1 방향의 절단선
34: 제2 방향의 절단선 35: 머더 블록
36, 37: 절단 단면 38: 점착 시트 11: Multilayer ceramic capacitor (multilayer ceramic electronic component) 12: Component body
13, 14:
17, 18: cross section 19: green chip
20, 21: cut
24: laminated portion 25: ceramic layer
26, 27:
28, 29: external electrode 31: ceramic green sheet
32: internal electrode pattern 33: cutting line in the first direction
34: cutting line in the second direction 35: mother block
36, 37: cut cross section 38: adhesive sheet
Claims (14)
상기 머더 블록을 서로 직교하는 제1 방향의 절단선 및 제2 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 그린 칩을 얻는 공정과,
상기 절단 측면에 대하여, 지립(砥粒)을 이용한 연삭 처리를 실시하는 공정과,
상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성함으로써 소성 전의 부품 본체를 얻는 공정과,
상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. A process of manufacturing a mother block including a plurality of stacked ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets,
By cutting the mother block along a cutting line in a first direction and a cutting line in the second direction perpendicular to each other, the first layer has a multilayer structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing, and the first A step of obtaining a plurality of green chips in which the internal electrodes are exposed on the cut side exposed by cutting along the cutting line in the direction,
A step of performing a grinding treatment using abrasive grains on the cut side surface, and
Forming a ceramic protective layer before firing on the cut side surface after the grinding treatment to obtain a component body before firing;
A method of manufacturing a multilayer ceramic electronic component comprising the step of firing the component body before firing.
상기 연삭 처리를 실시하는 공정 전에, 행 및 열 방향으로 배열된 복수의 상기 그린 칩의 서로의 간격을 넓힌 상태에서 복수의 상기 그린 칩을 전동(轉動)시킴으로써, 복수의 상기 그린 칩의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고,
상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method of claim 1,
Before the step of performing the grinding treatment, by rolling a plurality of the green chips in a state where the distance between the plurality of green chips arranged in the row and column directions is widened, each of the plurality of green chips is It further comprises a step of aligning the cut side to make an open surface,
The method of manufacturing a multilayer ceramic electronic component, wherein the grinding treatment is performed on the cut side surface that has become the open surface.
상기 머더 블록을 제1 방향의 절단선을 따라 절단함으로써, 소성 전의 상태에 있는 복수의 세라믹층과 복수의 내부 전극으로 구성된 적층 구조를 가지면서, 상기 제1 방향의 절단선을 따른 절단에 의해 드러난 절단 측면에 상기 내부 전극이 노출된 복수의 봉상의 그린 블록체를 얻는 공정과,
상기 절단 측면에 대하여 지립을 이용한 연삭 처리를 실시하는 공정과,
상기 연삭 처리 후의 절단 측면에 소성 전의 세라믹 보호층을 형성하는 공정과,
상기 소성 전의 세라믹 보호층이 형성된 상기 봉상의 그린 블록체를, 상기 제1 방향에 직교하는 제2 방향의 절단선을 따라 절단함으로써 복수의 소성 전의 부품 본체를 얻는 공정과,
상기 소성 전의 부품 본체를 소성하는 공정을 포함하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. A process of manufacturing a mother block including a plurality of stacked ceramic green sheets and internal electrode patterns respectively disposed along a plurality of interfaces between the ceramic green sheets,
By cutting the mother block along the cutting line in the first direction, it has a multilayer structure composed of a plurality of ceramic layers and a plurality of internal electrodes in a state before firing, and is revealed by cutting along the cutting line in the first direction. A step of obtaining a plurality of rod-shaped green blocks in which the internal electrodes are exposed on the cut side, and
A step of performing a grinding treatment using abrasive grains on the cut side surface,
Forming a ceramic protective layer before firing on the cut side surface after the grinding treatment,
A step of cutting the rod-shaped green block body on which the ceramic protective layer before firing is formed along a cutting line in a second direction orthogonal to the first direction to obtain a plurality of component bodies before firing;
A method of manufacturing a multilayer ceramic electronic component comprising the step of firing the component body before firing.
상기 연삭 처리를 실시하는 공정 전에, 소정 방향으로 배열된 복수의 상기 봉상의 그린 블록체의 서로의 간격을 넓힌 상태에서 복수의 상기 봉상의 그린 블록체를 전동시킴으로써, 복수의 상기 봉상의 그린 블록체의 각각의 상기 절단 측면을 가지런히 하여 개방면으로 하는 공정을 더 포함하고,
상기 개방면이 된 상기 절단 측면에 대하여 상기 연삭 처리를 실시하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method of claim 3,
Before the step of performing the grinding treatment, a plurality of the rod-shaped green block bodies are rolled by rolling the plurality of the rod-shaped green block bodies in a state where the distance between the plurality of rod-shaped green block bodies arranged in a predetermined direction is widened. It further comprises a step of arranging each of the cut sides to be an open surface,
The method of manufacturing a multilayer ceramic electronic component, wherein the grinding treatment is performed on the cut side surface that has become the open surface.
상기 연삭 처리는 유리(遊離) 지립을 이용한 연마 처리인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method of manufacturing a multilayer ceramic electronic component, wherein the grinding treatment is a polishing treatment using glass abrasive grains.
상기 연삭 처리는 고정 지립을 이용한 연마 처리인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method of manufacturing a multilayer ceramic electronic component, wherein the grinding treatment is a polishing treatment using fixed abrasive grains.
상기 지립의 평균 입자경은 10㎚ 이상, 1000㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method of manufacturing a multilayer ceramic electronic component, wherein the abrasive grains have an average particle diameter of 10 nm or more and 1000 nm or less.
상기 지립은 다이아몬드 지립인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method of manufacturing a multilayer ceramic electronic component, wherein the abrasive grain is a diamond abrasive grain.
상기 연삭 처리를 실시하는 공정에 있어서, 상기 그린 칩에 가해지는 압력은 0.001㎫ 이상, 0.010㎫ 미만인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to claim 1 or 2,
In the step of performing the grinding treatment, the pressure applied to the green chip is 0.001 MPa or more and less than 0.010 MPa.
상기 연삭 처리 후의 절단 측면의 표면 거칠기(Ra)는 50㎚ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method for manufacturing a multilayer ceramic electronic component, wherein the surface roughness (Ra) of the cut side surface after the grinding treatment is 50 nm or less.
상기 소성 전의 세라믹 보호층은, 세라믹 보호층용 그린 시트를 부착하거나, 또는 세라믹 보호층용 페이스트를 도포함으로써 형성되고,
상기 세라믹 보호층용 그린 시트 또는 상기 세라믹 보호층용 페이스트에는 Mg이 실질적으로 함유되어 있지 않은 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The ceramic protective layer before firing is formed by attaching a green sheet for a ceramic protective layer or applying a paste for a ceramic protective layer,
The method of manufacturing a multilayer ceramic electronic component, wherein the green sheet for a ceramic protective layer or the paste for a ceramic protective layer does not contain substantially Mg.
상기 소성 전의 세라믹 보호층은 세라믹 보호층용 페이스트를 도포함으로써 형성되는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method for manufacturing a multilayer ceramic electronic component, wherein the ceramic protective layer before firing is formed by applying a ceramic protective layer paste.
상기 머더 블록을 제작하기 위한 세라믹 그린 시트의 두께는 1㎛ 이하인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to any one of claims 1 to 4,
The method of manufacturing a multilayer ceramic electronic component, wherein the thickness of the ceramic green sheet for manufacturing the mother block is 1 μm or less.
상기 연삭 처리를 실시하는 공정에 있어서, 상기 봉상의 그린 블록체에 가해지는 압력은 0.001㎫ 이상, 0.010㎫ 미만인 것을 특징으로 하는 적층 세라믹 전자 부품의 제조 방법. The method according to claim 3 or 4,
In the step of performing the grinding treatment, the pressure applied to the rod-shaped green block body is 0.001 MPa or more and less than 0.010 MPa.
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