JP2018182107A - Multilayer ceramic capacitor and manufacturing method thereof - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a multilayer ceramic capacitor which enables the increase in heat shock resistance while suppressing the decrease in fixing strength of external electrodes, and a method for manufacturing the multilayer ceramic capacitor.SOLUTION: A multilayer ceramic capacitor comprises: a laminate chip 10 arranged by alternately laminating dielectric layers 11 including a ceramic as a primary component and internal electrode layers 12, and formed so that the internal electrode layers 12 are alternately exposed from two opposing faces, and having a substantially rectangular parallelepiped shape; external electrodes 20b formed on two end faces; and a glass component layer 30 including a component different from the ceramic primary component of the dielectric layers 11, and formed between each external electrode 20b and the laminate chip 10. The external electrodes 20b each have a structure in which a plating layer 22 is formed on an underlying layer 21, and have an extending region that ranges from the two end faces to at least one of top and bottom faces of the laminate chip 10 and two side faces thereof. The glass component layer 30 extends toward the other external electrode side further in comparison to the underlying layer 21 in the extending region.SELECTED DRAWING: Figure 4

Description

本発明は、積層セラミックコンデンサおよびその製造方法に関する。   The present invention relates to a multilayer ceramic capacitor and a method of manufacturing the same.

内部電極が埋設されたセラミック素体の両端面に外部電極用導電性ペーストを塗布し、焼き付け処理を行うことで、外部電極が形成された積層セラミックコンデンサを作製することができる。このような積層セラミックコンデンサにおいて、Ｃｕ，Ｎｉ，及びＣｕ−Ｎｉ合金のいずれかを主成分とする導電性材料と、Ｂ２Ｏ３，ＳｉＯ２，アルカリ金属酸化物、アルカリ土類金属酸化物を含むガラス成分からなる外部電極を用い、同ガラス成分をセラミック素体に１〜８μｍの距離で浸透させることで、外部電極の固着強度を向上させる技術が開示されている（例えば、特許文献１参照）。 A conductive paste for external electrodes is applied to both end surfaces of the ceramic body in which the internal electrodes are embedded, and baking treatment is performed, whereby a multilayer ceramic capacitor in which the external electrodes are formed can be manufactured. In such a multilayer ceramic capacitor, a conductive material containing any of Cu, Ni and Cu-Ni alloy as a main component, B 2 O 3 , SiO 2 , an alkali metal oxide and an alkaline earth metal oxide There is disclosed a technique for improving the adhesion strength of an external electrode by permeating the same glass component into the ceramic body at a distance of 1 to 8 μm using the external electrode comprising the glass component (see, for example, Patent Document 1) ).

特開２００５−２２８９０４号公報JP, 2005-228904, A

積層セラミックコンデンサは、基板上に実装される。昨今の市販製品の小型・薄型化要望に応えるため、高密度実装が望まれているため、ランドパターンの縮小化が著しい。ランドパターンの縮小化に伴い、半田フィレットが形成されにくくなり、基板と積層セラミックコンデンサとの接合強度が低下してしまうことが課題となっている。これらの対策として、外部電極幅を大きくするという手法が考えられる。しかしながら、この場合、耐ヒートショック性が悪化するおそれがある。   A multilayer ceramic capacitor is mounted on a substrate. Since high-density mounting is desired to meet the recent demand for smaller and thinner commercial products, land patterns are significantly reduced. As the land pattern is reduced, it is difficult to form solder fillets, and the problem is that the bonding strength between the substrate and the multilayer ceramic capacitor is reduced. As a countermeasure against these problems, a method of increasing the width of the external electrode can be considered. However, in this case, the heat shock resistance may be deteriorated.

本発明は、上記課題に鑑みなされたものであり、基板と積層セラミックコンデンサとの接合強度の低下を抑制しつつ、外部電極の固着強度および耐ヒートショック性を向上させることができる積層セラミックコンデンサおよびその製造方法を提供することを目的とする。   The present invention has been made in view of the above problems, and a laminated ceramic capacitor capable of improving the adhesion strength and heat shock resistance of an external electrode while suppressing a decrease in bonding strength between a substrate and the laminated ceramic capacitor and It aims at providing the manufacturing method.

本発明に係る積層セラミックコンデンサは、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、前記２端面に形成された外部電極と、前記誘電体層の主成分セラミックとは異なる成分を含み、前記外部電極と前記積層チップとの間に形成されたガラス成分層と、を備え、前記外部電極は、下地層上にめっき層が形成された構造を有し、前記２端面から前記積層チップの上面、下面および２側面のうち少なくともいずれかの面にかけて延在領域を備え、前記ガラス成分層は、前記延在領域において、前記下地層よりも、他方の前記外部電極側に向かって延在していることを特徴とする。   In the multilayer ceramic capacitor according to the present invention, dielectric layers mainly composed of ceramic and internal electrode layers are alternately laminated, and a plurality of the laminated internal electrode layers are exposed at two oppositely facing end faces Between the external electrode and the laminated chip, the laminated chip having the substantially rectangular parallelepiped shape, the external electrodes formed on the two end faces, and the main component ceramic of the dielectric layer, And the external electrode has a structure in which a plating layer is formed on a foundation layer, and at least any one of the upper surface, the lower surface, and the two side surfaces of the laminated chip from the two end surfaces The glass component layer is characterized in that the glass component layer extends toward the other external electrode than the base layer in the extension region.

上記積層セラミックコンデンサにおいて、前記ガラス成分層は、ＺｎおよびＳｉを含んでいてもよい。   In the above multilayer ceramic capacitor, the glass component layer may contain Zn and Si.

上記積層セラミックコンデンサにおいて、前記ガラス成分層が前記下地層よりも延在する距離を、５μｍ以上１００μｍ以下としてもよい。   In the multilayer ceramic capacitor, the distance by which the glass component layer extends beyond the base layer may be 5 μm or more and 100 μm or less.

上記積層セラミックコンデンサにおいて、前記下地層は、Ｃｕを主成分としてもよい。   In the multilayer ceramic capacitor, the underlayer may have Cu as a main component.

本発明に係る積層セラミックコンデンサの製造方法は、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され略直方体形状を有する積層チップにおいて、前記２端面から、上面、下面および２側面の少なくともいずれかの面にかけてガラス成分を含む導電ペーストを配置し当該導電ペーストに対して熱処理を行うことで、金属を主成分とする下地層を焼き付け、前記下地層に対してエッチング処理を行うことで、前記下地層と前記積層チップとの間に形成され前記ガラス成分を含むガラス成分層の一部を露出させ、前記下地層上にめっき層を形成する、ことを特徴とする。   The method for manufacturing a laminated ceramic capacitor according to the present invention comprises two end faces in which dielectric layers mainly composed of ceramic and internal electrode layers are alternately laminated, and a plurality of the laminated internal electrode layers are alternately opposed. A conductive paste including a glass component is disposed from the two end faces to at least one of the upper surface, the lower surface and the two side surfaces, and heat treatment is performed on the conductive paste. By baking the base layer containing metal as a main component, and performing the etching process on the base layer to form a glass component layer formed between the base layer and the laminated chip and containing the glass component And exposing a part of the metal layer to form a plating layer on the underlayer.

本発明によれば、基板と積層セラミックコンデンサとの接合強度の低下を抑制しつつ、外部電極の固着強度および耐ヒートショック性を向上させることができる。   According to the present invention, it is possible to improve the bonding strength and the heat shock resistance of the external electrode while suppressing the decrease in the bonding strength between the substrate and the multilayer ceramic capacitor.

実施形態に係る積層セラミックコンデンサの部分断面斜視図である。1 is a partial cross-sectional perspective view of a multilayer ceramic capacitor according to an embodiment. 図１のＡ−Ａ線断面図である。It is the sectional view on the AA line of FIG. 図１のＢ−Ｂ線断面図である。It is the BB sectional drawing of FIG. （ａ）は外部電極の断面図であり、（ｂ）は（ａ）の部分拡大図であり、（ｃ）はサイドマージンにおける部分拡大図である。(A) is a cross-sectional view of an external electrode, (b) is a partial enlarged view of (a), and (c) is a partial enlarged view at a side margin. 積層セラミックコンデンサの製造方法のフローを例示する図である。It is a figure which illustrates the flow of the manufacturing method of a multilayer ceramic capacitor.

以下、図面を参照しつつ、実施形態について説明する。   Hereinafter, embodiments will be described with reference to the drawings.

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図１のＢ−Ｂ線断面図である。図１〜図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面の少なくともいずれかの面に延在する延在領域を有している。本実施形態においては、一例として、外部電極２０ａ，２０ｂは、積層チップ１０の上面、下面および２側面に延在領域を有している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。 (Embodiment)
FIG. 1 is a partial cross-sectional perspective view of the multilayer ceramic capacitor 100 according to the embodiment. FIG. 2 is a cross-sectional view taken along line AA of FIG. FIG. 3 is a cross-sectional view taken along line B-B of FIG. As illustrated in FIGS. 1 to 3, the laminated ceramic capacitor 100 includes the laminated chip 10 having a substantially rectangular parallelepiped shape, and the external electrodes 20 a and 20 b provided on any two opposing end faces of the laminated chip 10. . Of the four surfaces other than the two end surfaces of the laminated chip 10, the two surfaces other than the upper surface and the lower surface in the stacking direction are referred to as side surfaces. The external electrodes 20 a and 20 b have extension regions extending to the upper surface, the lower surface, and at least one of the two side surfaces in the stacking direction of the layered chip 10. In the present embodiment, as an example, the external electrodes 20 a and 20 b have extension regions on the upper surface, the lower surface, and the two side surfaces of the laminated chip 10. However, the external electrodes 20a and 20b are separated from each other.

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。   The laminated chip 10 has a configuration in which a dielectric layer 11 containing a ceramic material functioning as a dielectric and an internal electrode layer 12 containing a base metal material are alternately stacked. The edge of each internal electrode layer 12 is alternately exposed to the end face of the laminated chip 10 on which the external electrode 20a is provided and the end face on which the external electrode 20b is provided. Thus, the internal electrode layers 12 are alternately conducted to the external electrode 20a and the external electrode 20b. Further, in the laminate of the dielectric layer 11 and the internal electrode layer 12, the internal electrode layer 12 is disposed as the outermost layer in the stacking direction, and the upper surface and the lower surface of the laminate are covered by the cover layer 13. The cover layer 13 contains a ceramic material as a main component. For example, the material of the cover layer 13 is the same as the main component of the dielectric layer 11 and the ceramic material.

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。   The size of the multilayer ceramic capacitor 100 is, for example, 0.2 mm in length, 0.125 mm in width, 0.125 mm in height, or 0.4 mm in length, 0.2 mm in width, 0.2 mm in height, or length 0.6 mm, width 0.3 mm, height 0.3 mm, or length 1.0 mm, width 0.5 mm, height 0.5 mm, or length 3.2 mm, width 1.6 mm, height Although it is 1.6 mm, or 4.5 mm in length, 3.2 mm in width, 2.5 mm in height, it is not limited to these sizes.

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム）、ＣａＺｒＯ３（ジルコン酸カルシウム）、ＣａＴｉＯ３（チタン酸カルシウム）、ＳｒＴｉＯ３（チタン酸ストロンチウム）、ペロブスカイト構造を形成するＢａ１-ｘ−ｙＣａｘＳｒｙＴｉ１−ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。 The internal electrode layer 12 contains a base metal such as Ni (nickel), Cu (copper), Sn (tin) or the like as a main component. As the internal electrode layer 12, a noble metal such as Pt (platinum), Pd (palladium), Ag (silver), Au (gold) or the like, or an alloy containing these may be used. The dielectric layer 11 contains, for example, a ceramic material having a perovskite structure represented by the general formula ABO 3 as a main component. In addition, the said perovskite structure contains ABO 3- (alpha) which remove | deviated from the stoichiometric composition. For example, as the ceramic materials, BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), Ba 1-x-y forming a perovskite structure It is possible to use Ca x Sr y Ti 1-z Zr z O 3 (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ z ≦ 1) or the like.

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。   As exemplified in FIG. 2, the region where the internal electrode layer 12 connected to the external electrode 20 a and the internal electrode layer 12 connected to the external electrode 20 b are opposed is a region that generates electric capacitance in the multilayer ceramic capacitor 100. . Therefore, the region is referred to as a capacitance region 14. That is, the capacitance region 14 is a region where two adjacent internal electrode layers 12 connected to different external electrodes face each other.

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、容量を生じない領域である。   A region in which the internal electrode layers 12 connected to the external electrode 20 a face each other without interposing the internal electrode layer 12 connected to the external electrode 20 b is referred to as an end margin 15. An end margin 15 is also a region where the internal electrode layers 12 connected to the external electrode 20 b face each other without interposing the internal electrode layer 12 connected to the external electrode 20 a. That is, the end margin 15 is an area where the internal electrode layers 12 connected to the same external electrode face each other without interposing the internal electrode layers 12 connected to different external electrodes. The end margin 15 is an area where no capacity is generated.

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域であり、誘電体層１１が内部電極層１２を介さずに積層された領域である。   As illustrated in FIG. 3, in the laminated chip 10, a region from the two side surfaces of the laminated chip 10 to the internal electrode layer 12 is referred to as a side margin 16. That is, the side margin 16 is a region provided so as to cover the end portion of the plurality of internal electrode layers 12 stacked in the above-described stacked structure extending to the two side surfaces, and the dielectric layer 11 serves as the internal electrode layer 12. It is the area | region laminated | stacked without interposition.

図４（ａ）は、外部電極２０ｂの断面図であり、図１のＡ−Ａ線の部分断面図である。なお、図４（ａ）では断面を表すハッチを省略している。図４（ａ）で例示するように、外部電極２０ｂは、下地層２１上に、めっき層２２が形成された構造を有する。本実施形態においては、下地層２１およびめっき層２２は、積層チップ１０の両端面から上面、下面および２つの側面に延在している。なお、図４（ａ）では、外部電極２０ｂについて例示しているが、外部電極２０ａも同様の構造を有する。   FIG. 4A is a cross-sectional view of the external electrode 20b, and is a partial cross-sectional view taken along line A-A of FIG. In FIG. 4A, hatches representing cross sections are omitted. As illustrated in FIG. 4A, the external electrode 20 b has a structure in which the plating layer 22 is formed on the underlayer 21. In the present embodiment, the foundation layer 21 and the plating layer 22 extend from both end surfaces of the laminated chip 10 to the upper surface, the lower surface, and the two side surfaces. Although the external electrode 20b is illustrated in FIG. 4A, the external electrode 20a also has a similar structure.

下地層２１は、Ｃｕ，Ｎｉなどの金属を主成分とする。下地層２１には、下地層２１の緻密化のためのガラス成分や、下地層２１の焼結性を制御するための共材が含まれていてもよい。めっき層２２は、Ｎｉ，Ｓｎ，Ｃｕなどの金属を主成分とし、例えば、Ｎｉめっき層上にＳｎめっき層が形成された構造を有する。   The underlayer 21 contains a metal such as Cu or Ni as a main component. The underlayer 21 may contain a glass component for densifying the underlayer 21 and a co-material for controlling the sinterability of the underlayer 21. The plating layer 22 has a metal such as Ni, Sn, or Cu as a main component, and, for example, has a structure in which a Sn plating layer is formed on a Ni plating layer.

図４（ｂ）は、図４（ａ）の部分拡大図である。図４（ｂ）で例示するように、積層チップ１０の上面および下面において、下地層２１とカバー層１３との間にガラス成分層３０が形成されている。図４（ｃ）で例示するように、サイドマージン１６においては、ガラス成分層３０は、下地層２１とサイドマージン１６（誘電体層１１）との間に形成されている。ガラス成分層３０は、下地層２１よりも、対向する他方の外部電極側に向かって延在している。したがって、外部電極２０ａの下に形成されたガラス成分層３０は外部電極２０ｂ側に向かって延在し、外部電極２０ｂの下に形成されたガラス成分層３０は外部電極２０ａ側に向かって延在している。なお、図４（ｂ）および図４（ｃ）において、図４（ａ）と同様にハッチを省略してある。   FIG.4 (b) is the elements on larger scale of Fig.4 (a). As illustrated in FIG. 4B, the glass component layer 30 is formed between the base layer 21 and the cover layer 13 on the upper surface and the lower surface of the layered chip 10. As illustrated in FIG. 4C, in the side margin 16, the glass component layer 30 is formed between the base layer 21 and the side margin 16 (dielectric layer 11). The glass component layer 30 extends toward the other opposing external electrode side than the base layer 21. Therefore, the glass component layer 30 formed under the external electrode 20a extends toward the external electrode 20b, and the glass component layer 30 formed under the external electrode 20b extends toward the external electrode 20a. doing. In FIGS. 4 (b) and 4 (c), hatches are omitted as in FIG. 4 (a).

ガラス成分層３０は、ガラスであれば特に限定されるものではないが、少なくとも誘電体層１１およびカバー層１３の主成分セラミックとは異なる成分を含んでいる。誘電体層１１およびカバー層１３がガラス成分を含んでいる場合には、誘電体層１１およびカバー層１３における当該ガラス成分の濃度よりも高い濃度でガラス成分層３０に当該ガラス成分が含まれていてもよい。例えば、ガラス成分層３０は、Ｚｎ（亜鉛），Ｂ（ホウ素），Ａｌ（アルミニウム），Ｂａ（バリウム），Ｓｒ（ストロンチウム），Ｃａ（カルシウム），Ｓｉなどの酸化物を含んでいる。一例として、Ｓｉが誘電体層１１およびカバー層１３に含まれている場合には、誘電体層１１およびカバー層１３におけるＳｉ濃度よりも高い濃度で、ガラス成分層３０にＳｉが含まれていてもよい。   The glass component layer 30 is not particularly limited as long as it is glass, but contains at least a component different from the main component ceramic of the dielectric layer 11 and the cover layer 13. When dielectric layer 11 and cover layer 13 contain a glass component, glass component layer 30 contains the glass component at a concentration higher than the concentration of the glass component in dielectric layer 11 and cover layer 13. May be For example, the glass component layer 30 contains an oxide such as Zn (zinc), B (boron), Al (aluminum), Ba (barium), Sr (strontium), Ca (calcium), or Si. As an example, when Si is contained in dielectric layer 11 and cover layer 13, glass component layer 30 contains Si at a concentration higher than the Si concentration in dielectric layer 11 and cover layer 13. It is also good.

ガラス成分層３０は、カバー層１３およびサイドマージン１６との間に高い固着強度を有する。これは、カバー層１３、サイドマージン１６およびガラス成分層３０のいずれも酸化物であるため、濡れ性が良く、接触面積が増加するため、固着強度が向上するからであると考えられる。また、下地層２１とカバー層１３およびサイドマージン１６との間にガラス成分層３０が介在することにより、下地層２１とカバー層１３およびサイドマージン１６との固着強度が高くなる。これは、ペースト中のガラス成分が、カバー層１３およびサイドマージン１６と、下地層２１との間に拡散することで、ガラス成分層３０上に下地層２１が連続的に形成されるためと考えられる。したがって、ガラス成分層３０が下地層２１の先端から対向する他方の外部電極側に延在することにより、下地層２１の面積を大きくせずに、外部電極２０ａ，２０ｂと積層チップ１０との固着強度を高くすることができる。下地層２１の面積を大きくせずに済むため、耐ヒートショック性を向上させることができる。これは、下地層２１の金属とカバー層１３やサイドマージン１６のセラミックとの熱膨張率差の影響が抑制されるからである。また、ガラス成分層３０が下地層２１の先端から対向する他方の外部電極側に延在する部分をめっき層２２によって覆うことができるため、下地層２１の面積を大きくせずに、外部電極２０ａ，２０ｂの幅（積層チップ１０の両端面間方向の距離）を大きくすることができる。それにより、積層セラミックコンデンサ１００の実装性が向上する。   The glass component layer 30 has high adhesion strength between the cover layer 13 and the side margin 16. This is considered to be because, since all of the cover layer 13, the side margin 16 and the glass component layer 30 are oxides, the wettability is good and the contact area is increased, so that the adhesion strength is improved. Further, by interposing the glass component layer 30 between the base layer 21 and the cover layer 13 and the side margin 16, the bonding strength between the base layer 21 and the cover layer 13 and the side margin 16 is increased. This is thought to be because the base layer 21 is continuously formed on the glass component layer 30 by the glass component in the paste diffusing between the cover layer 13 and the side margin 16 and the base layer 21. Be Therefore, the glass component layer 30 extends from the tip of the base layer 21 to the other external electrode side facing the other, thereby securing the adhesion between the external electrodes 20 a and 20 b and the laminated chip 10 without increasing the area of the base layer 21. The strength can be increased. Since the area of the base layer 21 does not need to be increased, the heat shock resistance can be improved. This is because the influence of the difference in thermal expansion coefficient between the metal of the underlayer 21 and the ceramic of the cover layer 13 or the side margin 16 is suppressed. In addition, since the portion of the glass component layer 30 extending from the tip of the base layer 21 to the side of the other facing external electrode can be covered by the plating layer 22, the external electrode 20a can be formed without increasing the area of the base layer 21. , 20b (the distance between both end faces of the laminated chip 10) can be increased. Thereby, the mountability of the multilayer ceramic capacitor 100 is improved.

下地層形成用導電ペーストを積層チップ１０の両端面に塗布して焼き付けによって下地層２１を形成する場合、当該導電ペーストからガラス成分が下地層２１と積層チップ１０との間に拡散することになる。この場合、下地層２１の先端部分をエッチングにより除去することで、ガラス成分層３０を下地層２１の先端から対向する他方の外部電極層に延在させることになる。下地層２１に対するエッチング量がガラス成分層３０の延在距離に相当するが、当該延在距離は、エッチング前の下地層２１の膜厚以下である必要がある。したがって、ガラス成分層３０の延在距離に上限を設けることが好ましい。積層チップ１０の角部で下地層２１の膜厚が小さくなることを考慮して、本実施形態においては、ガラス成分層３０の延在距離を１００μｍ以下とすることが好ましい。また、ガラス成分層３０の延在距離が短いと、下地層２１と積層チップ１０との固着強度を十分に確保することが困難である。したがって、ガラス成分層３０の延在距離に下限を設けることが好ましい。本実施形態においては、ガラス成分層３０の延在距離の下限を５μｍ以上とすることが好ましい。   When the conductive paste for forming the underlayer is applied to both end surfaces of the laminated chip 10 and the underlayer 21 is formed by baking, the glass component is diffused from the conductive paste between the underlayer 21 and the laminated chip 10 . In this case, the front end portion of the base layer 21 is removed by etching to extend the glass component layer 30 from the front end of the base layer 21 to the other external electrode layer opposed thereto. The etching amount for the underlayer 21 corresponds to the extension distance of the glass component layer 30, but the extension distance needs to be equal to or less than the film thickness of the underlayer 21 before etching. Therefore, it is preferable to set an upper limit on the extension distance of the glass component layer 30. In the present embodiment, it is preferable to set the extending distance of the glass component layer 30 to 100 μm or less in consideration of the fact that the film thickness of the base layer 21 is reduced at the corner portions of the laminated chip 10. In addition, when the extension distance of the glass component layer 30 is short, it is difficult to sufficiently secure the adhesion strength between the base layer 21 and the laminated chip 10. Therefore, it is preferable to set a lower limit to the extension distance of the glass component layer 30. In the present embodiment, the lower limit of the extending distance of the glass component layer 30 is preferably 5 μm or more.

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図５は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。   Subsequently, a method of manufacturing the multilayer ceramic capacitor 100 will be described. FIG. 5 is a diagram illustrating a flow of a method of manufacturing the multilayer ceramic capacitor 100.

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末を用意する。当該セラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｄｙ（ジスプロシウム）,Ｔｍ（ツリウム）,Ｈｏ（ホロミウム）,Ｔｂ（テルビウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｕ（ユウロビウム），Ｇｄ（ガドリニウム）およびＥｒ（エルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ，Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。 (Raw material powder production process)
First, a powder of a ceramic material which is a main component of the dielectric layer 11 is prepared. A predetermined additive compound is added to the powder of the ceramic material according to the purpose. As the additive compounds, Mg (magnesium), Mn (manganese), V (vanadium), Cr (chromium), rare earth elements (Y (yttrium), Dy (dysprosium), Tm (thulium), Ho (holmium), Tb (Thomium) Terbium), Yb (ytterbium), Sm (samarium), Eu (eurobium), oxides of Gd (gadolinium) and Er (erbium), and Co (cobalt), Ni, Li (lithium), B, Na (B) And sodium oxides, glasses of K (potassium) and Si. For example, first, a powder containing a ceramic material is mixed with a compound containing an additive compound to perform calcination. Subsequently, the particles of the ceramic material obtained are wet mixed with the additive compound, dried and ground to prepare a powder of the ceramic material.

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。 (Lamination process)
Next, a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol and toluene, and a plasticizer such as dioctyl phthalate (DOP) are added to the obtained powder of the ceramic material and wet mixed. Using the obtained slurry, for example, a strip-like dielectric green sheet having a thickness of, for example, 0.8 μm or less is coated and dried on a substrate by, for example, a die coater method or a doctor blade method.

次に、誘電体グリーンシートの表面に、内部電極形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。内部電極層形成用導電ペーストは、内部電極層１２の主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、内部電極形成用導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。   Next, the conductive paste for internal electrode formation is printed on the surface of the dielectric green sheet by screen printing, gravure printing or the like to arrange the pattern of the internal electrode layer 12. The conductive paste for internal electrode layer formation contains a powder of a main component metal of the internal electrode layer 12, a binder, a solvent, and, if necessary, other auxiliary agents. The binder and the solvent are preferably different from the above-mentioned ceramic slurry. In addition, a ceramic material which is a main component of the dielectric layer 11 may be dispersed in the conductive paste for internal electrode formation as a co-material.

次に、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００〜１０００層）だけ積層する。   Next, the dielectric green sheet on which the internal electrode layer pattern is printed is punched to a predetermined size, and the punched dielectric green sheet is peeled off from the base material, and the internal electrode layer 12 and the dielectric layer 11 are removed. So that the internal electrode layers 12 are alternately exposed at the opposite end surfaces in the longitudinal direction of the dielectric layer 11 and are alternately drawn out to a pair of external electrodes of different polarities. A number (for example, 200 to 1000 layers) is stacked.

次に、得られた積層体の上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば３．２ｍｍ×２．５ｍｍ）にカットする。これにより、略直方体形状のセラミック積層体が得られる。   Next, a cover sheet to be the cover layer 13 is crimped to the upper and lower sides of the obtained laminate, and cut into a predetermined chip size (for example, 3.2 mm × 2.5 mm). Thereby, a substantially rectangular parallelepiped ceramic laminate is obtained.

（焼成工程）
このようにして得られた積層体を、２５０〜５００℃のＮ２雰囲気中で脱バインダした後に、還元雰囲気中で１１００〜１３００℃で１０分〜２４時間焼成することで、誘電体グリーンシートを構成する各化合物が焼結する。このようにして、内部に焼結体からなる誘電体層１１と内部電極層１２とが交互に積層されて最外層にカバー層１３が形成された積層チップ１０が得られる。 (Firing process)
Thus, after removing the binder in an N 2 atmosphere at 250 to 500 ° C., the laminate is fired at 1100 to 1300 ° C. for 10 minutes to 24 hours in a reducing atmosphere to obtain a dielectric green sheet. Each constituent compound is sintered. Thus, the laminated chip 10 in which the cover layer 13 is formed as the outermost layer is obtained by alternately laminating the dielectric layers 11 made of a sintered body and the internal electrode layers 12 inside.

（アニール処理工程、再酸化処理工程）
その後、１０００〜１３００℃の還元雰囲気で４〜２４時間アニール処理を行ってもよい。さらに、Ｎ２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。 (Annealing process, reoxidation process)
Thereafter, annealing may be performed in a reducing atmosphere at 1000 to 1300 ° C. for 4 to 24 hours. Further, re-oxidation may be performed at 600 ° C. to 1000 ° C. in an N 2 gas atmosphere.

（下地層２１の焼き付け工程）
次に、得られた積層チップ１０の２端面から上面、下面および２側面の一部にかけて、下地層形成用導電ペーストを塗布する。下地層形成用導電ペーストは、下地層２１の主成分金属の粉末、バインダ、溶剤、ガラスフィレットなどを含んでいる。バインダおよび溶剤は、上記したセラミックペーストと同様のものを使用できる。ガラスフィレットとして、少なくともガラス成分層３０の構成成分が含まれている。その後、内部電極層パターンに対して、例えば８００℃のＮ２雰囲気で焼き付けを行う。それにより、下地層２１が形成される。また、ガラス成分の拡散によって、下地層２１とカバー層１３およびサイドマージン１６との間にガラス成分層３０が形成される。その後、ソフトエッチング剤（例えば過硫酸カリウム、硫酸水素カリウムなどを主成分とする）を用い、形成された下地層２１を必要量だけエッチングする。それにより、下地層２１の先端部が除去されるため、下地層２１の先端部のガラス成分層３０が露出する。 (Bonding process of base layer 21)
Next, the conductive paste for base layer formation is applied from the two end surfaces to the upper surface, the lower surface, and part of the two side surfaces of the obtained laminated chip 10. The conductive paste for base layer formation contains powder of a main component metal of the base layer 21, a binder, a solvent, a glass fillet, and the like. As the binder and the solvent, those similar to the above-mentioned ceramic paste can be used. As a glass fillet, at least a component of the glass component layer 30 is included. Thereafter, the internal electrode layer pattern is baked, for example, in a N 2 atmosphere at 800 ° C. Thereby, the underlayer 21 is formed. Further, the glass component layer 30 is formed between the underlayer 21 and the cover layer 13 and the side margin 16 by the diffusion of the glass component. Thereafter, using a soft etching agent (for example, containing potassium persulfate, potassium hydrogen sulfate or the like as a main component), the formed underlayer 21 is etched by a necessary amount. As a result, the tip of the underlayer 21 is removed, and the glass component layer 30 at the tip of the underlayer 21 is exposed.

（めっき処理工程）
その後、半田食われを予防し、実装可能とするため、めっき層２２をめっき処理により形成する。それにより、下地層２１と、ガラス成分層３０の延在部分の少なくとも一部とがめっき層２２によって覆われる。以上の工程により、積層セラミックコンデンサ１００が完成する。 (Plating process)
Thereafter, the plating layer 22 is formed by plating in order to prevent solder corrosion and make it mountable. Thereby, base layer 21 and at least a part of the extending portion of glass component layer 30 are covered with plating layer 22. By the above steps, the multilayer ceramic capacitor 100 is completed.

本実施例に係る積層セラミックコンデンサの製造方法によれば、下地層形成用導電ペーストにガラス成分が含まれているため、下地層２１の焼き付けの際に、ガラス成分の拡散によって下地層２１と積層チップ１０との間にガラス成分層３０が形成される。ガラス成分層３０は、カバー層１３およびサイドマージン１６との間に高い固着強度を有する。これは、下地層形成用導電ペースト塗布後に温度を高くして焼き付けを行うことで、カバー層１３上およびサイドマージン１６上にガラス成分層３０を形成するからである。また、下地層２１とカバー層１３およびサイドマージン１６との間にガラス成分層３０が介在することにより、下地層２１とカバー層１３およびサイドマージン１６との固着強度が高くなる。これは、ペースト塗布後に温度を高くして焼き付けを行うことで、ガラス成分層３０上に下地層２１を形成するからである。したがって、ガラス成分層３０が下地層２１の先端から対向する他方の外部電極側に延在することにより、下地層２１の面積を大きくせずに、外部電極２０ａ，２０ｂと積層チップ１０との固着強度を高くすることができる。下地層２１の面積を大きくせずに済むため、耐ヒートショック性を向上させることができる。これは、下地層２１の金属とカバー層１３やサイドマージン１６のセラミックとの熱膨張率差の影響が抑制されるからである。また、ガラス成分層３０が下地層２１の先端から対向する他方の外部電極側に延在する部分をめっき層２２によって覆うことができるため、下地層２１の面積を大きくせずに、外部電極２０ａ，２０ｂの幅（積層チップ１０の両端面間方向の距離）を大きくすることができる。それにより、積層セラミックコンデンサ１００の実装性が向上する。   According to the method of manufacturing the multilayer ceramic capacitor in accordance with the present embodiment, since the glass component is contained in the conductive paste for forming the underlayer, the underlayer is laminated with the underlayer 21 by diffusion of the glass component when the underlayer 21 is baked. A glass component layer 30 is formed between the chip 10 and the chip 10. The glass component layer 30 has high adhesion strength between the cover layer 13 and the side margin 16. This is because the glass component layer 30 is formed on the cover layer 13 and the side margin 16 by performing baking after raising the temperature after application of the conductive layer-forming conductive paste. Further, by interposing the glass component layer 30 between the base layer 21 and the cover layer 13 and the side margin 16, the bonding strength between the base layer 21 and the cover layer 13 and the side margin 16 is increased. This is because the underlayer 21 is formed on the glass component layer 30 by baking at a high temperature after paste application. Therefore, the glass component layer 30 extends from the tip of the base layer 21 to the other external electrode side facing the other, thereby securing the adhesion between the external electrodes 20 a and 20 b and the laminated chip 10 without increasing the area of the base layer 21. The strength can be increased. Since the area of the base layer 21 does not need to be increased, the heat shock resistance can be improved. This is because the influence of the difference in thermal expansion coefficient between the metal of the underlayer 21 and the ceramic of the cover layer 13 or the side margin 16 is suppressed. In addition, since the portion of the glass component layer 30 extending from the tip of the base layer 21 to the side of the other facing external electrode can be covered by the plating layer 22, the external electrode 20a can be formed without increasing the area of the base layer 21. , 20b (the distance between both end faces of the laminated chip 10) can be increased. Thereby, the mountability of the multilayer ceramic capacitor 100 is improved.

なお、下地層２１に対するエッチング量がガラス成分層３０の延在距離に相当するが、当該延在距離は、エッチング前の下地層２１の膜厚以下である必要がある。したがって、ガラス成分層３０の延在距離に上限を設けることが好ましい。積層チップ１０の角部で下地層２１の膜厚が小さくなることを考慮して、本実施形態においては、ガラス成分層３０の延在距離を１００μｍ以下とすることが好ましい。また、ガラス成分層３０の延在距離が短いと、下地層２１と積層チップ１０との固着強度を十分に確保することが困難である。したがって、ガラス成分層３０の延在距離に下限を設けることが好ましい。本実施形態においては、ガラス成分層３０の延在距離の下限を５μｍ以上とすることが好ましい。   Although the etching amount with respect to the base layer 21 corresponds to the extension distance of the glass component layer 30, the extension distance needs to be equal to or less than the film thickness of the base layer 21 before etching. Therefore, it is preferable to set an upper limit on the extension distance of the glass component layer 30. In the present embodiment, it is preferable to set the extending distance of the glass component layer 30 to 100 μm or less in consideration of the fact that the film thickness of the base layer 21 is reduced at the corner portions of the laminated chip 10. In addition, when the extension distance of the glass component layer 30 is short, it is difficult to sufficiently secure the adhesion strength between the base layer 21 and the laminated chip 10. Therefore, it is preferable to set a lower limit to the extension distance of the glass component layer 30. In the present embodiment, the lower limit of the extending distance of the glass component layer 30 is preferably 5 μm or more.

実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。   The multilayer ceramic capacitor according to the embodiment was produced and examined for characteristics.

（実施例１〜４）
チタン酸バリウム粉末に必要な添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に、有機バインダとしてＰＶＢ（ポリビニルブチラール）を加え、溶剤としてトルエン、エタノール等を加えて、ドクターブレード法にて誘電体グリーンシートを作製した。次に、内部電極層１２の主成分金属（Ｎｉ）の粉末と、バインダ（エチルセルロース）と、溶剤（トルエン、エタノール等）と、必要に応じてその他助剤とを含んでいる内部電極形成用導電ペーストを作製した。誘電体シートに内部電極形成用導電ペーストをスクリーン印刷した。内部電極形成用導電ペーストを印刷したシートを８００枚重ね、その上下に、誘電体グリーンシートと同じ主成分の材料のカバーシートをそれぞれ積層した。その後、熱圧着によりセラミック積層体を得て、所定の形状に切断した。得られたセラミック積層体をＮ２雰囲気中で脱バインダした後に焼成して焼結体を得た。その後、焼結体に対して、アニール処理を行った後、再酸化処理を行った。それにより、積層チップ１０を得た。再酸化処理後の誘電体層１１の厚みは、１．６μｍであった。 (Examples 1 to 4)
Necessary additives were added to the barium titanate powder, and sufficiently wet-mixed and ground in a ball mill to obtain a dielectric material. PVB (polyvinyl butyral) as an organic binder was added to the dielectric material, and toluene, ethanol and the like were added as a solvent, and a dielectric green sheet was produced by the doctor blade method. Next, a conductive material for forming an internal electrode, which contains a powder of the main component metal (Ni) of the internal electrode layer 12, a binder (ethyl cellulose), a solvent (toluene, ethanol etc.) and, if necessary, other auxiliary agents. A paste was made. The conductive paste for internal electrode formation was screen-printed on the dielectric sheet. Over 800 sheets on which the conductive paste for internal electrode formation was printed were stacked, and a cover sheet of the same main component material as the dielectric green sheet was laminated on the top and the bottom, respectively. Thereafter, a ceramic laminate was obtained by thermocompression bonding and cut into a predetermined shape. The obtained ceramic laminate was debindered in an N 2 atmosphere and then fired to obtain a sintered body. Thereafter, the sintered body was subjected to an annealing treatment and then to a reoxidation treatment. Thereby, a laminated chip 10 was obtained. The thickness of the dielectric layer 11 after reoxidation was 1.6 μm.

次に、積層チップ１０の両端面から上面、下面および２側面の一部にかけて、ガラスフィレット（Ｚｎ，Ｓｉ）を含みＣｕを主成分金属とする下地層形成用導電ペーストを塗布し、８００℃のＮ２雰囲気で焼き付けを行った。形成された下地層２１の上記上面、下面および２側面における膜厚は、１２０μｍであった。その後、ソフトエッチング剤（主成分は過硫酸カリウム、硫酸水素カリウム）を用いて、下地層２１に対して必要量だけエッチングした。さらに、半田食われを予防し、実装可能とするため、ＮｉおよびＳｎのめっき処理を行うことで、下地層２１およびガラス成分層３０の延在部分をめっき層２２で覆った。それにより、積層セラミックコンデンサ１００を作製した。 Next, a conductive paste for forming a base layer containing glass fillet (Zn, Si) and containing Cu as a main component metal is applied from both end faces of the laminated chip 10 to the upper surface, lower surface and part of two side surfaces, The baking was performed in an N 2 atmosphere. The film thickness on the upper surface, the lower surface, and the two side surfaces of the formed base layer 21 was 120 μm. Thereafter, the base layer 21 was etched by a necessary amount using a soft etching agent (main component is potassium persulfate, potassium hydrogen sulfate). Furthermore, in order to prevent solder corrosion and enable mounting, the extended portions of the base layer 21 and the glass component layer 30 were covered with the plating layer 22 by performing plating treatment of Ni and Sn. Thereby, a multilayer ceramic capacitor 100 was produced.

実施例１では、下地層２１の先端からのガラス成分層３０の延在距離ａを５μｍとした。実施例２では、ガラス成分層３０の延在距離ａを１０μｍとした。実施例３では、ガラス成分層３０の延在距離ａを５０μｍとした。実施例４では、ガラス成分層３０の延在距離ａを１００μｍとした。ガラス成分層３０の延在距離ａは、下地層２１に対するエッチング量により調整した。実施例１〜４のいずれにおいても、積層チップ１０の端面からガラス成分層３０全体の長さは、６５０μｍとした。   In Example 1, the extending distance a of the glass component layer 30 from the tip of the base layer 21 is 5 μm. In Example 2, the extending distance a of the glass component layer 30 is 10 μm. In Example 3, the extending distance a of the glass component layer 30 is 50 μm. In Example 4, the extending distance a of the glass component layer 30 is 100 μm. The extending distance a of the glass component layer 30 was adjusted by the etching amount with respect to the underlayer 21. In any of the first to fourth embodiments, the entire length of the glass component layer 30 from the end face of the laminated chip 10 is 650 μm.

（比較例１）
比較例１では、下地層２１に対してエッチング処理を行わなかった。したがって、下地層２１の先端からのガラス成分層３０の延在距離ａはゼロである。他の製造条件は、実施例１〜４と同様とした。 (Comparative example 1)
In Comparative Example 1, the base layer 21 was not etched. Therefore, the extension distance a of the glass component layer 30 from the tip of the base layer 21 is zero. The other manufacturing conditions were the same as in Examples 1-4.

（分析１）
実施例１〜４および比較例１の外部電極２０ａ，２０ｂに対して、チップ実装後に治具を用いて引き剥がすことで固着強度を測定した。測定結果を表１に示す。表１に示すように、実施例１〜４では、比較例１に対して固着強度が高くなった。これは、下地層２１の先端からガラス成分層３０を延在させることによって、積層チップ１０に対する外部電極２０ａ，２０ｂの固着強度が高くなったからであると考えられる。また、ガラス成分層３０の延在距離が長くなるにつれて、固着強度も高くなった。

Figure 2018182107
(Analysis 1)
With respect to the external electrodes 20a and 20b of Examples 1 to 4 and Comparative Example 1, the adhesion strength was measured by peeling off using a jig after chip mounting. The measurement results are shown in Table 1. As shown in Table 1, in Examples 1 to 4, the adhesion strength was higher than that of Comparative Example 1. It is considered that this is because the adhesion strength of the external electrodes 20a and 20b to the laminated chip 10 is increased by extending the glass component layer 30 from the tip of the base layer 21. In addition, as the extension distance of the glass component layer 30 becomes longer, the adhesion strength also becomes higher.
Figure 2018182107

（実施例５）
実施例５では、実施例１〜４と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を７１０μｍとし、ガラス成分層３０の延在距離を１００μｍとし、積層チップ１０の両端面からのめっき層２２の幅を８１０μｍとした。 (Example 5)
In Example 5, a multilayer ceramic capacitor 100 was produced under the same conditions as in Examples 1-4. The width of the base layer 21 from both end faces of the laminated chip 10 is 710 μm, the extension distance of the glass component layer 30 is 100 μm, and the width of the plating layer 22 from both end faces of the laminated chip 10 is 810 μm.

（実施例６）
実施例６では、実施例１〜４と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を７５０μｍとし、ガラス成分層３０の延在距離を１００μｍとし、積層チップ１０の両端面からのめっき層２２の幅を８５０μｍとした。 (Example 6)
In Example 6, a multilayer ceramic capacitor 100 was produced under the same conditions as in Examples 1-4. The width of the base layer 21 from both end faces of the laminated chip 10 is 750 μm, the extension distance of the glass component layer 30 is 100 μm, and the width of the plating layer 22 from both end faces of the laminated chip 10 is 850 μm.

（実施例７）
実施例７では、実施例１〜４と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を８００μｍとし、ガラス成分層３０の延在距離を１００μｍとし、積層チップ１０の両端面からのめっき層２２の幅を９００μｍとした。 (Example 7)
In Example 7, a multilayer ceramic capacitor 100 was produced under the same conditions as in Examples 1-4. The width of the base layer 21 from both end faces of the laminated chip 10 is 800 μm, the extension distance of the glass component layer 30 is 100 μm, and the width of the plating layer 22 from both end faces of the laminated chip 10 is 900 μm.

（比較例２）
比較例２では、比較例１と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を８１０μｍとし、積層チップ１０の両端面からのめっき層２２の幅を８１０μｍとした。 (Comparative example 2)
In Comparative Example 2, a multilayer ceramic capacitor 100 was produced under the same conditions as Comparative Example 1. The width of the base layer 21 from the both end faces of the laminated chip 10 is 810 μm, and the width of the plating layer 22 from the both end faces of the laminated chip 10 is 810 μm.

（比較例３）
比較例３では、比較例１と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を８５０μｍとし、積層チップ１０の両端面からのめっき層２２の幅を８５０μｍとした。 (Comparative example 3)
In Comparative Example 3, a multilayer ceramic capacitor 100 was produced under the same conditions as Comparative Example 1. The width of the base layer 21 from the end faces of the laminated chip 10 is 850 μm, and the width of the plating layer 22 from the end faces of the laminated chip 10 is 850 μm.

（比較例４）
比較例４では、比較例１と同様の条件で、積層セラミックコンデンサ１００を作製した。積層チップ１０の両端面からの下地層２１の幅を９００μｍとし、積層チップ１０の両端面からのめっき層２２の幅を９００μｍとした。 (Comparative example 4)
In Comparative Example 4, a multilayer ceramic capacitor 100 was produced under the same conditions as in Comparative Example 1. The width of the base layer 21 from both end faces of the laminated chip 10 is 900 μm, and the width of the plating layer 22 from both end faces of the laminated chip 10 is 900 μm.

（分析２）
実施例５〜７および比較例２〜４の各１００個のサンプルに対してヒートショック試験を行った。具体的には、−５５℃で３０分放置し、１２５℃で３０分放置することを１サイクルとし、５サイクル、１０サイクル、５０サイクル、１００サイクル後の容量が１５％以上低下するサンプルの率をＮＧ率として測定した。表２に測定結果を示す。表２に示すように、実施例５〜７のいずれにおいても、ＮＧ率が低かった。これは、下地層２１の幅を小さくしたことでヒートショックが抑制されたからであると考えられる。一方、比較例２〜４のいずれにおいても、ＮＧ率が高くなった。これは、下地層２１の幅を小さくできなかったことで、ヒートショックが抑制されなかったからであると考えられる。

Figure 2018182107
(Analysis 2)
The heat shock test was performed on 100 samples of each of Examples 5 to 7 and Comparative Examples 2 to 4. Specifically, the ratio of samples in which the capacity after 5 cycles, 10 cycles, 50 cycles, and 100 cycles decreases by 15% or more is one cycle of standing at -55 ° C. for 30 minutes and 125 ° C. for 30 minutes. Was measured as the NG rate. Table 2 shows the measurement results. As shown in Table 2, the NG ratio was low in any of Examples 5 to 7. This is considered to be because the heat shock was suppressed by reducing the width of the underlayer 21. On the other hand, in any of Comparative Examples 2 to 4, the NG rate was high. This is considered to be because the heat shock was not suppressed because the width of the base layer 21 could not be reduced.
Figure 2018182107

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   As mentioned above, although the embodiment of the present invention has been described in detail, the present invention is not limited to the specific embodiment, and various modifications may be made within the scope of the present invention described in the claims. Changes are possible.

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 下地層
２２ めっき層
３０ ガラス成分層
１００ 積層セラミックコンデンサ DESCRIPTION OF SYMBOLS 10 laminated chip 11 dielectric layer 12 internal electrode layer 13 cover layer 14 capacity area 15 end margin 16 side margin 20a, 20b external electrode 21 base layer 22 plating layer 30 glass component layer 100 laminated ceramic capacitor

Claims (5)

セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、
前記２端面に形成された外部電極と、
前記誘電体層の主成分セラミックとは異なる成分を含み、前記外部電極と前記積層チップとの間に形成されたガラス成分層と、を備え、
前記外部電極は、下地層上にめっき層が形成された構造を有し、前記２端面から前記積層チップの上面、下面および２側面のうち少なくともいずれかの面にかけて延在領域を備え、
前記ガラス成分層は、前記延在領域において、前記下地層よりも、他方の前記外部電極側に向かって延在していることを特徴とする積層セラミックコンデンサ。 A dielectric layer mainly composed of ceramic and an internal electrode layer are alternately laminated, and a plurality of laminated internal electrode layers are formed so as to be exposed at two opposing end faces alternately and have a substantially rectangular parallelepiped shape Having a laminated chip,
An external electrode formed on the two end faces;
And a glass component layer containing a component different from the main component ceramic of the dielectric layer, and formed between the external electrode and the laminated chip,
The external electrode has a structure in which a plating layer is formed on an underlayer, and includes an extension region extending from the two end faces to at least one of the upper surface, the lower surface, and the two side surfaces of the laminated chip.
The multilayer ceramic capacitor, wherein the glass component layer extends toward the other external electrode than the base layer in the extension region. 前記ガラス成分層は、ＺｎおよびＳｉを含むことを特徴とする請求項１記載の積層セラミックコンデンサ。   The multilayer ceramic capacitor according to claim 1, wherein the glass component layer contains Zn and Si. 前記ガラス成分層が前記下地層よりも延在する距離は、５μｍ以上１００μｍ以下であることを特徴とする請求項１または２に記載の積層セラミックコンデンサ。   3. The multilayer ceramic capacitor according to claim 1, wherein a distance by which the glass component layer extends more than the underlayer is 5 μm or more and 100 μm or less. 前記下地層は、Ｃｕを主成分とすることを特徴とする請求項１〜３のいずれか一項に記載の積層セラミックコンデンサ。   The multilayer ceramic capacitor according to any one of claims 1 to 3, wherein the underlayer mainly contains Cu. セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され略直方体形状を有する積層チップにおいて、前記２端面から、上面、下面および２側面の少なくともいずれかの面にかけてガラス成分を含む導電ペーストを配置し当該導電ペーストに対して熱処理を行うことで、金属を主成分とする下地層を焼き付け、
前記下地層に対してエッチング処理を行うことで、前記下地層と前記積層チップとの間に形成され前記ガラス成分を含むガラス成分層の一部を露出させ、
前記下地層上にめっき層を形成する、ことを特徴とする積層セラミックコンデンサの製造方法。 A dielectric layer mainly composed of ceramic and an internal electrode layer are alternately laminated, and a plurality of the laminated internal electrode layers are formed so as to be exposed at two opposing end faces alternately and have a substantially rectangular parallelepiped shape In the laminated chip, a conductive paste containing a glass component is disposed from the two end faces to at least one of the upper surface, the lower surface, and the two side surfaces, and heat treatment is performed on the conductive paste to form a metal-based lower component. Burn the stratum,
By performing an etching process on the base layer, a part of the glass component layer formed between the base layer and the laminated chip and containing the glass component is exposed.
A method for producing a laminated ceramic capacitor, comprising: forming a plating layer on the underlayer.
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