KR102140638B1 - 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터 - Google Patents

절연체-금속 전이 소자 기반의 전계 효과 트랜지스터 Download PDF

Info

Publication number
KR102140638B1
KR102140638B1 KR1020180159373A KR20180159373A KR102140638B1 KR 102140638 B1 KR102140638 B1 KR 102140638B1 KR 1020180159373 A KR1020180159373 A KR 1020180159373A KR 20180159373 A KR20180159373 A KR 20180159373A KR 102140638 B1 KR102140638 B1 KR 102140638B1
Authority
KR
South Korea
Prior art keywords
insulator
metal transition
transition element
metal
transistor
Prior art date
Application number
KR1020180159373A
Other languages
English (en)
Other versions
KR20200071534A (ko
Inventor
황현상
박재혁
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단 filed Critical 포항공과대학교 산학협력단
Priority to KR1020180159373A priority Critical patent/KR102140638B1/ko
Publication of KR20200071534A publication Critical patent/KR20200071534A/ko
Application granted granted Critical
Publication of KR102140638B1 publication Critical patent/KR102140638B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H01L27/1104—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L45/06—
    • H01L45/16—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 게이트 저항-커패시터 지연 시간을 이용한 가파른 문턱 전압 이하 기울기를 갖는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 제공한다. 이는 특정 문턱 전압에서 낮은 전류를 흐르게 하는 부도체 상태에서 높은 전류를 흐르게 하는 도체 상태로 전이하여 전기적으로 스위치 역할을 수행할 수 있는 절연체-금속 전이 소자의 특성을 이용하여 종래의 트랜지스터의 한계를 뛰어 넘을 수 있는 가파른 문턱 전압 이하 기울기를 가질 수 있다. 또한, 절연체-금속 전이 소자를 별도의 외부 커패시터를 사용하지 않고, 트랜지스터의 게이트에 연결 및 증착하여 외부 커패시터를 트랜지스터의 기생 커패시턴스로 대체함으로써 매우 가파른 문턱 전압 기울기(<8mV/dec)를 구현할 수 있다.

Description

절연체-금속 전이 소자 기반의 전계 효과 트랜지스터{MOSFET based on Insulator-Metal Transition}
본 발명은 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터에 관한 것으로, 더욱 상세하게는 게이트 저항-커패시터 지연 시간을 이용한 가파른 문턱 전압 이하 기울기를 갖는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터에 관한 것이다.
현재 반도체 업계에서는 금속-산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field-effect transistor, MOSFET)에 있어서, 특히 반도체 소자의 크기를 감소시키는 기술 개발에 대한 연구가 지속적으로 이루어지고 있다.
그러나, 이러한 반도체 소자의 축소화는 단채널 효과를 심화시키고 누설 전류(leakage current)의 증가 및 미세공정의 어려움 등의 문제점이 따른다. 이러한 문제점들 중 가장 근본적인 한계는 문턱 전압 이하 기울기(subthreshold swing)의 한계이다.
문턱 전압 이하 기울기란 트랜지스터의 전류를 10배 증가시키기 위하여 인가되어야 하는 게이트 전압의 증가분을 의미하며, 따라서, 작은 값을 가질수록 급격한 스위칭 동작으로 인해 저전력 구동에 유리하게 된다. 그러나, MOSFET은 동작 원리에 의하여는, 상기 문턱 전압 이하 기울기가 상온에서 60mV/dec 이하 값을 얻기가 매우 어려워 초저전력 구동이 힘든 문제점이 있다.
이러한 문턱 전압 이하 기울기의 한계를 극복하기 위해 최근 다양한 종류의 가파른 기울기를 갖는 트랜지스터가 개발되고 있다. 특히, 밴드 대 밴드 터널링을 기반으로 한 터널 FET(TFET)와 강유전체 특성을 갖는 산화물 층을 이용하여 구현 된 네거티브 커패시턴스 FET(NC-FET)가 가파른 기울기의 한계를 극복하기 위해 제안된 가장 보편적인 구조이나, TFET과 NC-FET의 가파른 기울기 값은 아직 충분히 낮은 값에 도달하지 못한다.
최근, 문턱 스위칭(Threshold Switching, TS) 소자를 종래의 MOSFET (TS-FET)과 연결하여 10mV/dec 미만의 급경사형 트랜지스터를 구현하는 개념이 제안되었다. 도 1은 이러한 문턱 스위칭 소자와 MOSFET을 연결한 회로도를 나타내며, 도 1에서와 같이, 문턱 스위칭 소자는 MOSFET의 소스와 게이트에 연결되고, 소스 측에 연결된 문턱 스위칭 소자의 경우 절연체-금속 전이(Insulator to Metal Transition, IMT) 특성을 나타내는 VO2 소자가 처음 소개되었다. 허나, 추가 누설 전류를 발생시키는 MOSFET의 게이트 측에 추가 접지가 연결되기 때문에 전력 소모 측면에서 한계를 갖는다. 또한, MOSFET의 소스 측에 OTS(Ovonic Threshold Switch) 소자를 연결하여 구현 된 가파른 슬로프 트랜지스터가 최근에 제안되었다. 그러나, 이러한 TS 소자는 매우 빠른 동작 속도에도 불구하고 저전압 및 저전력 동작을 어렵게 하는 절연 상태 저항이 낮기 때문에 이러한 유형의 트랜지스터에는 한계가 있다.
한국특허공개 10-2006-0117023
본 발명이 해결하고자 하는 과제는 절연체-금속 전이 소자를 전계 효과 트랜지스터의 게이트에 연결함으로써 낮은 누설전류와 가파른 문턱 전압이하 기울기를 갖는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 제공함에 있다.
상술한 과제를 해결하기 위해 본 발명의 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터는 반도체 기판, 상기 반도체 기판 표면 상부에 위치하는 채널 영역, 상기 채널 영역을 사이에 두고 서로 이격되어 배치되는 소스 전극과 드레인 전극 및 상기 채널 영역 상부에 위치하는 게이트 전극을 포함하되, 상기 게이트 전극은 절연체-금속 전이 특성에 의해 스위치 역할을 갖는 절연체-금속 전이 소자와 연결된다.
상기 절연체-금속 전이 소자는, 하부 전극, 상기 하부 전극 상에 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층 및 상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함할 수 있다.
상기 절연체-금속 변화층은 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함할 수 있다.
상기 상부 전극은 Pt, Ir, W, Ru, TaN 또는 TiN 중 적어도 어느 하나를 포함할 수 있다.
상기 하부 전극은 Pt, Ir, W, Ru, TaN 또는 TiN 중 적어도 어느 하나를 포함할 수 있다.
상기 절연체-금속 변화층은 반응성 스퍼터링(reactive sputtering), 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation)과 같은 물리기상증착법(PVD, Physical Vapor Deposition) 또는 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition)의 공정중 어느 하나의 공정을 이용하여 형성될 수 있다.
상기 절연체-금속 전이 소자는, 상기 절연체-금속 전이 소자를 포함하는 트랜지스터의 문턱 전압 이하 기울기(subthreshold slope) 값이 8 mV/dec 이하가 되도록 할 수 있다.
상술한 과제를 해결하기 위해 본 발명의 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 인버터는 소스가 전원단자에 연결된 p-type 트랜지스터, 상기 p-type 트랜지스터의 드레인 및 출력단자에 드레인이 연결되고, 소스가 접지단자에 연결되며, 게이트가 상기 p-type 트랜지스터의 게이트와 함께 입력단자에 연결된 n-type 트랜지스터 및 상기 입력단자와 상기 게이트 사이에 연결된 절연체-금속 전이 소자를 포함한다.
상기 절연체-금속 전이 소자는, 하부 전극, 상기 하부 전극 상에 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층 및 상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함할 수 있다.
상기 절연체-금속 변화층은 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함할 수 있다.
상기 p-type 트랜지스터 및 n-type 트랜지스터는 finFET(Fin Field Effect Transistor)일 수 있다.
상술한 과제를 해결하기 위해 본 발명의 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 SRAM은 전원단자에 순차적으로 연결된 p-type 트랜지스터 및 n-type 트랜지스터로 이루어진 한 쌍의 구동 트랜지스터, 상기 구동 트랜지스터의 게이트에 소스가 교차 연결된 한 쌍의 전송 트랜지스터 및 상기 구동 트랜지스터의 게이트와 상기 전송 트랜지스터의 소스 사이에 연결된 한 쌍의 절연체-금속 전이 소자를 포함한다.
상기 절연체-금속 전이 소자는, 하부 전극, 상기 하부 전극 상에 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층 및 상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함할 수 있다.
상기 절연체-금속 변화층은 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함할 수 있다.
본 발명에 따르면, 특정 문턱 전압에서 낮은 전류를 흐르게 하는 부도체 상태에서 높은 전류를 흐르게 하는 도체 상태로 전이하여 전기적으로 스위치 역할을 수행할 수 있는 절연체-금속 전이 소자의 특성을 이용하여 종래의 트랜지스터의 한계를 뛰어 넘을 수 있는 가파른 문턱 전압 이하 기울기를 가질 수 있다.
또한, 절연체-금속 전이 소자를 별도의 외부 커패시터를 사용하지 않고, 트랜지스터의 게이트에 연결 및 증착하여 외부 커패시터를 트랜지스터의 기생 커패시턴스로 대체함으로써 매우 가파른 문턱 전압 기울기(<8mV/dec)를 구현할 수 있다.
더 나아가, 종래 절연체-금속 전이 소자의 빠른 전이속도(<100ps) 및 높은 열적 안정성 및 전 동작에 따라 성질이 영향을 받지 않는 드리프트 프리(drift-free)한 특성으로 인해 낮은 누설전류와 동작 전압을 요구하는 사물인터넷(IoT) 분야 등에서 널리 활용이 가능하다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 문턱 스위칭 소자와 MOSFET을 연결한 회로도를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 절연체-금속 전이 소자를 나타낸 도면이다.
도 3은 본 발명의 절연체-금속 전이 소자의 전류-전압 특성을 나타낸 그래프이다.
도 4는 본 발명의 절연체-금속 전이 소자의 스위칭 속도를 나타낸 그래프이다.
도 5는 본 발명의 절연체-금속 전이 소자의 펄스폭에 따른 임계 전압을 나타낸 그래프이다.
도 6은 본 발명의 절연체-금속 전이 소자와 커패시터가 연결된 회로도를 나타낸 도면이다.
도 7은 도 6에 나타낸 회로 구조에 따른 시간-전압 곡선을 나타낸 그래프이다.
도 8은 도 6에 나타낸 회로 구조에 따른 실험 결과를 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 나타낸 도면이다.
도 10은 본 발명의 절연체-금속 전이 소자와 전계 효과 트랜지스터를 연결한 회로도이다.
도 11은 도 10에 나타낸 회로 구조의 시간-전압에 따른 실험 결과를 나타낸 그래프이다.
도 12는 도 10에 나타낸 회로 구조의 전류-전압에 따른 실험 결과를 나타낸 그래프이다.
도 13은 드레인 및 게이트 전압 변화에 따른 게이트 커패시턴스 변화를 나타낸 그래프이다.
도 14는 본 발명의 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터에 대한 실험 결과를 나타낸 도면이다.
도 15는 본 발명의 절연체-금속 전이 소자가 적용된 인버터 구성을 나타낸 회로도이다.
도 16 내지 도 19는 도 15의 회로도에 따른 실험 결과를 나타낸 그래프이다.
도 20은 본 발명의 절연체-금속 전이 소자 기반의 SRAM을 나타낸 회로도이다.
도 21 및 도 22는 도 20의 회로도에 따른 실험 결과를 나타낸 그래프이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
실시예
도 2는 본 발명의 일 실시예에 따른 절연체-금속 전이 소자를 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100)는 하부 전극(110), 절연체-금속 변화층(120) 및 상부 전극(130)을 포함한다.
하부 전극(110)의 물질로 이온화도가 작고, 확산성이 낮은, 불활성도가 높은 전극 물질이라면 어느 것이나 가능할 것이다. 예컨대, 상기 하부 전극(110)은 Pt, Ir, W, Au, Ru 또는 TiN을 포함할 수 있다. 또한, 상기 하부 전극(110)은 기판(미도시)상에 화학 기상 증착법, 플라즈마 기상 증착 성장법 또는 스퍼터링법을 사용하여 20nm 내지 100nm의 두께로 형성될 수 있다.
절연체-금속 변화층(120)은 상기 하부 전극(110) 상에 형성될 수 있다. 또한, 절연체-금속 변화층(120)은 절연체-금속 전이(Insulator-Metal-Transition, IMT) 특성을 갖는 물질로 형성될 수 있으며, IMT 기반의 절연체-금속 변화층(120)의 물질로는 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함할 수 있다. 본 발명에 따른 바람직한 절연체-금속 변화층(120)으로는 NbO2 물질로 형성될 수 있다.
IMT 특성을 갖는 절연체-금속 변화층(120)은 임계 전압(threshold voltage,Vth)보다 낮은 전압을 인가받을 때 절연체와 같은 고저항을 갖지만, 상기 임계 전압(Vth)보다 큰 전압을 인가받으면 금속과 같은 저저항을 갖는다. 이러한 IMT 반도체 특성을 갖는 상기 절연체-금속 변화층(120)은 반도체층 없이 전류가 흐를 수 있기 때문에 소자의 크기를 줄일 수 있어 고집적화 된 소자 형성이 가능하다.
상기 절연체-금속 변화층(120)은 스퍼터링(Sputtering), 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)등이 이용될 수 있으나, 바람직하게는, 절연체-메타 전이 특성과 높은 이온 Ion/Ioff 비를 최대화하기 위해 Nb, V 금속 타겟에 적정량의 산소를 공급하여 공급한 산소 양에 따라 절연체-금속 전이(IMT) 특성을 가지는 조성을 조절하기 위한 반응성 스퍼터링(reactive sputtering)을 이용하여 25nm의 두께로 형성될 수 있다.
계속해서, 도 2를 참조하면, 절연체-금속 변화층(120) 상에는 상부 전극(130)이 형성될 수 있다.
상부 전극(130)은 하부 전극(110)과 동일하게 이온화도가 작고, 확산성이 낮은, 불활성도가 높은 전극 물질이라면 어느 것이나 가능할 것이다. 예컨대, 상기 상부 전극(130)은 Pt, Ir, W, Au, Ru 또는 TiN을 포함할 수 있다. 또한, 상기 상부 전극(130)은 절연체-금속 변화층(120) 상에 화학 기상 증착법, 플라즈마 기상 증착 성장법 또는 스퍼터링법을 사용하여 형성될 수 있다.
도 3은 본 발명의 절연체-금속 전이 소자의 전류-전압 특성을 나타낸 그래프이다.
도 4는 본 발명의 절연체-금속 전이 소자의 스위칭 속도를 나타낸 그래프이다.
도 5는 본 발명의 절연체-금속 전이 소자의 펄스폭에 따른 임계 전압을 나타낸 그래프이다.
도 3 내지 도 5를 참조하면, 본 발명에 따른 NbO2로 형성된 절연체-금속 전이 소자(100)는 도 3(a)에서와 같이, 1.0V의 임계 전압(Vth)에서 높은 저항 상태(HRS)에서 낮은 저항 상태 (LRS)로 상태를 변경하지만, 음극 및 양 전압 영역 모두에서 0.8V 미만의 전압에서 높은 저항 상태로 변경되는 것을 확인할 수 있다. 이는, 절연체-금속 전이 소자(100)에서 절연체-금속 변화층(120)이 NbO2로 형성됐을 때, 도 3(b)에서와 같이, 절연체-금속 전이 소자(100)의 전이 메커니즘이 지연 시간 분석에 따라 파이얼스 전이(Peierls transition)를 따른다는 것을 나타낸다.
즉, 파이얼스 전이는 매우 짧은 범위의 c축 Nb 원자 재배열(~0.18Å)만을 필요로 하기 때문에, NbO2로 형성된 절연체-금속 전이 소자(100)는 도 4에서와 같이 매우 빠른 턴 온/오프 속도(<10ns)와 매우 빠른 전이 시간(<2ns)을 갖는다. 또한, 드리프트 프리(drift-free) 특성으로 인해 NbO2로 형성된 절연체-금속 전이 소자(100)의 DC 및 AC 특성은 거의 동일하게 나타난다. 일예로, 도 5의 그래프에서와 같이, NbO2로 형성된 절연체-금속 전이 소자(100)의 임계 전압(Vth)은 전압 시간 딜레마를 갖는 Ag를 기반으로 하는 다른 소자와는 달리 상이한 펄스폭을 적용한다 하더라도 변경되지 않는 것을 확인할 수 있다.
도 6은 본 발명의 절연체-금속 전이 소자와 커패시터가 연결된 회로도를 나타낸 도면이다.
도 7은 도 6에 나타낸 회로 구조에 따른 시간-전압 곡선을 나타낸 그래프이다.
도 6 및 도 7을 참조하면, 상기와 같은 NbO2로 형성된 절연체-금속 전이 소자(100)의 고유한 특성을 이용하여 절연체-금속 전이 소자(100)와 커패시터(101)를 연결함으로써 RC지연 시간 원리에 따라 가파른 문턱 전압 분배기를 설계할 수 있다.
상기 가파른 문턱 전압 분배기에 따른 입력전압(VIN) 및 커패시터(101) 단의 전압(Vc)과의 관계식은 수학식 1과 같이 나타낼 수 있다.
Figure 112018124313973-pat00001
일반적으로, 도 7(a)에서와 같이, 수학식 1에 의해 높은 저항-상태 레지스터와 연결된 커패시턴스(Vc)에 대한 충전 전압은 인가 된 입력전압(VIN)에 서서히 도달하게 되지만, 이와 대조적으로 낮은 저항-상태 레지스터와 연결된 커패시턴스(Vc)에 대한 충전 전압은 즉시 입력전압(VIN)에 도달하게 된다.
따라서, 본 발명에 따른 NbO2로 형성된 절연체-금속 전이 소자(100)의 하부 전극(110)에 커패시터(101)를 연결하고 상부 전극(130)에 입력전압(VIN)을 인가하면, 도 7(b)의 그래프에서와 같이, 입력전압(VIN)과 커패시턴스(Vc) 사이의 전압 차(ΔV)가 초기의 높은 저항 때문에 절연체-금속 전이 소자(100)의 임계 전압(Vth)에 도달하기 전에 VC는 거의 0V로 유지되나, ΔV가 Vth가 되는 지점에서 VC가 급격히 증가하는 것을 확인할 수 있다. 이는, 절연체-금속 전이 소자(100)가 매우 빠른 전이 속도로 높은 저항 상태에서 낮은 저항 상태로 상태가 변경되기 때문이다.
즉, ΔV = VIN - VC에서 증가하는 상승 전압은 낮은 저항 상태(LRS)의 저항과 절연체-금속 전이 소자(100)의 전이 시간에 의해 지배적으로 결정될 수 있다.
또한, 절연체-금속 전이 소자(100)에 연결된 커패시터(101)에 따른 유도 누설 전류에 대한 관계식은 수학식 2와 같이 나타낼 수 있다.
Figure 112018124313973-pat00002
즉, 수학식 2에 따라 절연체-금속 전이 소자(100)에 연결된 커패시터(101)에 따른 유도 누설 전류는 ΔV = VIN-VC에서 임계 전압이 변경되는 지점에서만 대부분 생성되기 때문에 누설 전류를 최소화할 수 있다.
도 8은 도 6에 나타낸 회로 구조에 따른 실험 결과를 나타낸 그래프이다.
도 8을 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100)에 연결된 커패시터(101) 구조를 실험하기 위해, NbO2로 형성된 절연체-금속 전이 소자(100)에 1pF의 커패시터(101)를 연결하여 실험을 실시한 결과, 도 8의 실험 결과에서와 같이 급격한 전압 펄스 변화가 발생된다. 즉, 실효 게이트 전압(VG ')이 0V에서 급격히 증가할 수 있기 때문에, MOSFET의 게이트 부분에 절연체-금속 전이 소자(100)를 연결하여 급경사형 트랜지스터를 구현할 수 있다. 여기서, 직렬로 연결된 절연체-금속 전이 소자(100)의 커패시턴스 부분이 MOSFET의 기생 커패시턴스 부분으로 대체 될 수 있기 때문에 별도의 외부 커패시터를 연결할 필요가 없다.
도 9는 본 발명의 일 실시예에 따른 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 나타낸 도면이다.
도 9를 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100) 기반 전계효과 트랜지스터(200)는 반도체 기판(210), 채널 영역(211), 게이트 전극(220), 소스 전극(230)과 드레인 전극(240), 상기 게이트 전극(220)에 연결된 절연체-금속 전이 소자(100)를 포함할 수 있다.
상기 반도체 기판(210)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판 또는 실리콘-게르마늄 기판일 수 있으나 이에 한정되지 않는다. 본 발명의 실시예에서는 통상적으로 사용하는 실리콘 기판을 사용할 수 있으며, 상기 반도체 기판(210)은 p형 불순물이 도핑된 p형 반도체 기판(210)으로 도시하였으나, 경우에 따라 상기 반도체 기판(210)은 n형 반도체 기판(210)일 수도 있다.
상기 반도체 기판(210) 표면 하부에는 불순물이 도핑된 영역인 소스 전극(230)과 드레인 전극(240)이 형성될 수 있다. 상기 소스 전극(230) 및 드레인 전극(240)은 상기 반도체 기판(210)의 표면 상부에 위치하는 게이트 전극(220)과 인접하도록 상기 반도체 기판(210)의 표면 하부에 형성될 수 있다. 상기 소스 전극(230) 및 드레인 전극(240)은 상기 반도체 기판(210)에 이온 주입법(ion implantation)을 수행하여 불순물을 도핑하여 형성될 수 있다. 예를 들어, 상기 불순물은 자유 전자의 생성이 가능한 n형 불순물인 인(phosphorus) 또는 산화비소일 수 있으나 이에 한정되지는 않으며, 경우에 따라서는 p형 불순물이 도핑된 소스 전극(230) 및 드레인 전극(240)을 형성할 수도 있다.
상기 소스 전극(230) 및 드레인 전극(240) 사이에는 채널 영역(211)이 위치할 수 있다. 또한 상기 채널 영역(211) 상부에는 게이트 절연막(250)이, 상기 게이트 절연막(250) 상에는 게이트 전극(220)이 형성될 수 있다.
상기 게이트 절연막(250)은 상기 채널 영역(211)과 상기 게이트 전극(220) 사이에 위치함으로써, 누설 전류의 발생 없이 상기 채널 영역(211)과 상기 게이트 전극(220) 사이를 충분히 절연시켜야 한다. 따라서, 상기 게이트 절연막(250)으로는 금속 산화물 또는 금속 실리게이트, 구체적으로는 하프늄 실리콘 산화물, 지르코늄 실리콘 산화물, 탄탈륨 실리콘 산화물 또는 알루미늄 실리콘 산화물을 사용할 수 있다. 상기 게이트 절연막(250)은 화학기상증착법, 스퍼터링 또는 원자층 적층법을 사용하여 형성될 수 있다.
상기 게이트 전극(220)은 배리어 금속막 및 금속막을 포함할 수 있다. 일 예로, 상기 배리어 금속막은 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 이루어질 수 있다. 상기 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
절연체-금속 전이 소자(100)는 상기 게이트 전극(220)과 연결되도록 형성될 수 있다. 절연체-금속 전이 소자(100)는 하부 전극(110), 절연체-금속 변화층(120) 및 상부 전극(130)을 포함할 수 있으며, 게이트 전극(220)은 하부 전극(110) 또는 상부 전극(130)과 연결될 수 있다.
상기한 바와 같이, 직렬로 연결된 절연체-금속 전이 소자(100)의 커패시턴스 부분이 전계효과 트랜지스터(200)의 기생 커패시턴스 부분으로 대체 될 수 있기 때문에 별도의 외부 커패시터를 연결할 필요가 없다.
도 10은 본 발명의 절연체-금속 전이 소자와 전계 효과 트랜지스터를 연결한 회로도이다.
도 11은 도 10에 나타낸 회로 구조의 시간-전압에 따른 실험 결과를 나타낸 그래프이다.
도 12는 도 10에 나타낸 회로 구조의 전류-전압에 따른 실험 결과를 나타낸 그래프이다.
도 10 내지 도 12를 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100)를 도 10의 회로 구조와 같이, 별도의 외부 커패시터를 사용하지 않고, 0.5um의 게이트 길이를 갖는 nMOSFET와 연결함으로써 절연체-금속 전이 소자(100) 및 커패시터에 따른 급경사 특성을 확인할 수 있다. 즉, 도 11의 그래프에서와 같이, 별도의 외부 커패시터를 사용하지 않더라도, ΔV = Vth에서 급격한 전압 증가가 연속적으로 발생할 수 있음을 확인할 수 있다. 또한, 도 12의 그래프에서와 같이, 절연체-금속 전이 소자(100)를 전계효과 트랜지스터(200)의 게이트에 연결했을 때 8mV / dec 미만의 매우 낮은 가파른 문턱 전압 기울기를 갖는 것을 확인할 수 있다.
도 13은 드레인 및 게이트 전압 변화에 따른 게이트 커패시턴스 변화를 나타낸 그래프이다.
도 14는 본 발명의 절연체-금속 전이 소자(100) 기반의 전계 효과 트랜지스터에 대한 실험 결과를 나타낸 도면이다.
도 13 및 도 14를 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100) 기반의 전계효과 트랜지스터(200)를 실험하기 위해 전계효과 트랜지스터(200)로 7nm의 finFET를 사용하고, 오프 저항(Roff)을 4MΩ로, 온 저항(Ron)을 100Ω으로 가정하였다. 또한, 절연체-금속 전이 소자(100)에 별도의 외부 커패시터를 연결하지 않고, 커패시턴스 부분에는 전계효과 트랜지스터(200)의 커패시턴스(CTR = CGS + CGD + CGB)를 적용하였다. 실험 결과, 도 14의 그래프에서와 같이, 다양한 동작 바이어스 조건(VD = 0.4V ~ 1.2V,ΔV=0.2V)으로 N 형 및 P 형 모두에서 3mV/dec 미만의 가파른 문턱 전압 기울기를 갖는 것을 확인할 수 있다.
도 15는 본 발명의 절연체-금속 전이 소자가 적용된 인버터 구성을 나타낸 회로도이다.
도 16 내지 도 19는 도 15의 회로도에 따른 실험 결과를 나타낸 그래프이다.
도 15 내지 도 19를 참조하면, 도 15는 7nm finFET와 절연체-금속 전이 소자(100)로 구성된 CMOS 인버터(300) 구조를 나타낸다. 구체적으로 n-type 트랜지스터와 p-type 트랜지스터의 각 게이트는 공통으로 입력단(VIN)에 연결되고, p-type 트랜지스터의 소스(Source)를 전원단자(VD)에 연결된다. 그리고 p-type 트랜지스터의 드레인(Drain)을 n-type 트랜지스터의 드레인과 공통으로 출력단(VOUT)에 연결하며, n-type 트랜지스터의 소스는 접지단(V*D)에 연결한다. 또한, n-type 트랜지스터 및 p-type 트랜지스터의 게이트와 연결된 입력단(VIN) 사이에는 절연체-금속 전이 소자(100)가 연결된다. n-type 트랜지스터 및 p-type 트랜지스터는 전압인가 시에 그 특성이 상호 반대로 발현되므로 인가되는 인풋 전압에 따라 한쪽이 턴-On상태가 되면 다른 한쪽은 턴-Off가 되는 방식으로 동작하게 된다.
상기 인버터(300)를 이용한 실험 결과 도 16에서와 같이, finFET 인버터와 절연체-금속 전이 소자(100)가 적용된 인버터(300) 모두에서 빠른 인버팅(> 700MHz)이 발생되는 것을 확인할 수 있다. 또한, 절연체-금속 전이 소자(100)가 적용된 인버터(300)는 급경사 특성으로 인해 finFET 인버터보다 1/2VD가 짧은 VIN 경로를 포화 영역으로 유지한다.
결과적으로, 도 17에 도시한 바와 같이, 절연체-금속 전이 소자(100)가 적용된 인버터(300)의 급경사 특성으로 인해 누설 전류의 양과 절연체-금속 전이 소자(100)가 적용된 인버터(300)가 포화 영역에 머무는 기간 모두 감소하게 된다.
도 18은 다양한 VD 및 Vth 조건에서 절연체-금속 전이 소자(100)가 적용된 인버터(300)의 전력 소비량을 나타낸다. 도 18에서와 같이, 본 발명의 절연체-금속 전이 소자(100)가 적용된 인버터(300)의 전력 소비량이 감소되는 것을 확인할 수 있으며, 이는 절연체-금속 전이 소자(100)가 적용된 인버터(300)에서 동일한 VD로 최대 20 배까지 전력 소비를 개선 할 수 있음을 나타낸다.
도 19는 본 발명에 따른 인버터와 CMOS 인버터의 전파 지연을 나타낸다. 본 발명에 따른 절연체-금속 전이 소자(100)가 적용된 인버터(300)의 지연시간은 도 19에서와 같이, 막 두께를 조절하여 절연체-금속 전이 소자(100)의 임계 전압(Vth)을 감소시킴으로써 향상시킬 수 있다.
도 20은 본 발명의 절연체-금속 전이 소자 기반의 SRAM을 나타낸 회로도이다.
도 21 및 도 22은 도 20의 회로도에 따른 실험 결과를 나타낸 그래프이다.
도 21을 참조하면, 본 발명에 따른 절연체-금속 전이 소자(100)를 이용하여 6개의 트랜지스터 즉, 2개의 제어 트랜지스터를 구비한 2개의 인버터를 포함하는 6T-SRAM(400)을 구성하여 실험을 실시하였다. 구체적으로 전원단자(VD)에 순차적으로 연결된 p-type 트랜지스터 및 n-type 트랜지스터로 이루어진 한 쌍의 구동 트랜지스터(410)와, 구동 트랜지스터(410)의 게이트에 소스가 교차 연결된 한 쌍의 전송 트랜지스터(420)로 구성된다. 여기서 구동 트랜지스터(410)의 p-type 트랜지스터 및 n-type 트랜지스터의 공통 노드에 전송 트랜지스터(420)의 소스가 교차 연결되되, 구동 트랜지스터(410)의 게이트와 연결된 전송 트랜지스터(420)의 소스 사이 각각에는 본 발명의 절연체-금속 전이 소자(100)가 연결된다. 구동 트랜지스터(410)의 p-type 트랜지스터의 드레인에는 전원단자(VD)가 연결되어 있으며 n-type 트랜지스터의 소스에는 접지단자(V*D)가 연결된다. 전송 트랜지스터(420)의 게이트 전극에는 워드라인(W.L)이 연결되며, 소스에는 비트라인(B.L, /B.L)이 연결된다.
이러한, 본 발명의 절연체-금속 전이 소자(100)가 포함된 6T-SRAM(400)을 이용하여 실험한 결과, 도 21에서와 같이, 6T-SRAM(400)의 트랜지스터로써 절연체-금속 전이 소자(100)를 포함하는 인버터를 적용할 경우 성능 저하 없이 빠른 프로그래밍 및 삭제 프로세스(> 600MHz)가 가능함을 확인할 수 있다. 또한, 도 22에서와 같이, 인버터 구조의 전력 소모 결과와 마찬가지로, 6T-SRAM(400)의 사이클 동안의 전력 소비는 절연체-금속 전이 소자(100) 기반의 전계효과 트랜지스터(200)의 급경사 특성으로 인해 1/30 정도의 전력으로 감소되는 것을 확인할 수 있다.
상술한 바와 같이, 본 발명에 따른 절연체-금속 전이 소자(100) 기반의 전계효과 트랜지스터(200)는 특정 문턱 전압에서 낮은 전류를 흐르게 하는 부도체 상태에서 높은 전류를 흐르게 하는 도체 상태로 전이하여 전기적으로 스위치 역할을 수행할 수 있는 절연체-금속 전이 소자(100)의 특성을 이용하여 종래의 트랜지스터의 한계를 뛰어 넘을 수 있는 가파른 문턱 전압 이하 기울기를 가질 수 있다. 또한, 절연체-금속 전이 소자(100)를 별도의 외부 커패시터를 사용하지 않고, 트랜지스터의 게이트에 연결 및 증착하여 외부 커패시터(101)를 트랜지스터의 기생 커패시턴스로 대체함으로써 매우 가파른 문턱 전압 기울기(<8mV/dec)를 구현할 수 있다. 더 나아가, 종래 절연체-금속 전이 소자(100)의 빠른 전이속도(<100ps) 및 높은 열적 안정성 및 전 동작에 따라 성질이 영향을 받지 않는 드리프트 프리(drift-free)한 특성으로 인해 낮은 누설전류와 동작 전압을 요구하는 사물인터넷(IoT) 분야 등에서 널리 활용이 가능하다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 절연체-금속 전이 소자 110 : 하부 전극
120 : 절연체-금속 변화층 130 : 상부 전극
200 : 전계 효과 트랜지스터 300 : 인버터
400 : SRAM

Claims (14)

  1. 반도체 기판;
    상기 반도체 기판 표면 상부에 위치하는 채널 영역, 상기 채널 영역을 사이에 두고 서로 이격되어 배치되는 소스 전극과 드레인 전극; 및
    상기 채널 영역 상부에 위치하는 게이트 전극을 포함하되,
    상기 게이트 전극은 절연체-금속 전이 특성에 의해 스위치 역할을 갖는 절연체-금속 전이 소자와 연결되는 것이며,
    상기 절연체-금속 전이 소자는,
    하부 전극;
    상기 하부 전극 상에 NbO2로 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층; 및
    상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 상부 전극은 Pt, Ir, W, Ru, TaN 또는 TiN 중 적어도 어느 하나를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터.
  5. 제1항에 있어서,
    상기 하부 전극은 Pt, Ir, W, Ru, TaN 또는 TiN 중 적어도 어느 하나를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 절연체-금속 변화층은 반응성 스퍼터링(reactive sputtering), 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation)과 같은 물리기상증착법(PVD, Physical Vapor Deposition) 또는 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 화학기상증착법(CVD, Chemical Vapor Deposition)의 공정중 어느 하나의 공정을 이용하여 형성되는 것인 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 절연체-금속 전이 소자는, 상기 절연체-금속 전이 소자를 포함하는 트랜지스터의 문턱 전압 이하 기울기(subthreshold slope) 값이 8 mV/dec 이하가 되도록 하는 것인 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터.
  8. 소스가 전원단자에 연결된 p-type 트랜지스터;
    상기 p-type 트랜지스터의 드레인 및 출력단자에 드레인이 연결되고, 소스가 접지단자에 연결되며, 게이트가 상기 p-type 트랜지스터의 게이트와 공통으로 입력단자에 연결된 n-type 트랜지스터; 및
    공통으로 연결된 상기 p-type 트랜지스터 및 n-type 트랜지스터의 게이트와 상기 입력단자 사이에 연결된 절연체-금속 전이 소자를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 인버터.
  9. 제8항에 있어서, 상기 절연체-금속 전이 소자는,
    하부 전극;
    상기 하부 전극 상에 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층; 및
    상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 인버터.
  10. 제9항에 있어서,
    상기 절연체-금속 변화층은 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 인버터.
  11. 제8항에 있어서,
    상기 p-type 트랜지스터 및 n-type 트랜지스터는 finFET(Fin Field Effect Transistor)인 것인 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 인버터.
  12. 전원단자에 순차적으로 연결된 p-type 트랜지스터 및 n-type 트랜지스터로 이루어진 한 쌍의 구동 트랜지스터;
    상기 구동 트랜지스터의 게이트에 소스가 교차 연결된 한 쌍의 전송 트랜지스터; 및
    상기 구동 트랜지스터의 게이트와 상기 전송 트랜지스터의 소스 사이에 연결된 한 쌍의 절연체-금속 전이 소자를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 SRAM.
  13. 제12항에 있어서, 상기 절연체-금속 전이 소자는,
    하부 전극;
    상기 하부 전극 상에 형성되고, 절연체-금속 전이(IMT) 특성을 갖는 절연체-금속 변화층; 및
    상기 절연체-금속 변화층 상에 형성된 상부 전극을 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 SRAM.
  14. 제13항에 있어서,
    상기 절연체-금속 변화층은 NbO2, VO2, TiO2 중 적어도 어느 하나를 포함하는 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터를 포함하는 SRAM.
KR1020180159373A 2018-12-11 2018-12-11 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터 KR102140638B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180159373A KR102140638B1 (ko) 2018-12-11 2018-12-11 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180159373A KR102140638B1 (ko) 2018-12-11 2018-12-11 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터

Publications (2)

Publication Number Publication Date
KR20200071534A KR20200071534A (ko) 2020-06-19
KR102140638B1 true KR102140638B1 (ko) 2020-08-03

Family

ID=71137558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180159373A KR102140638B1 (ko) 2018-12-11 2018-12-11 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터

Country Status (1)

Country Link
KR (1) KR102140638B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101798766B1 (ko) * 2016-05-11 2017-11-16 포항공과대학교 산학협력단 가파른 문턱 전압 이하 기울기를 가지는 문턱 스위칭 소자 및 이를 포함하는 금속 산화물 저항 변화 소자

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695150B1 (ko) 2005-05-12 2007-03-14 삼성전자주식회사 금속-절연체 변환 물질을 이용한 트랜지스터 및 그 제조방법
KR101439259B1 (ko) * 2010-04-19 2014-09-11 한국전자통신연구원 가변 게이트 전계 효과 트랜지스터(ｆｅｔ) 및 그 ｆｅｔ을 구비한 전기전자장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101798766B1 (ko) * 2016-05-11 2017-11-16 포항공과대학교 산학협력단 가파른 문턱 전압 이하 기울기를 가지는 문턱 스위칭 소자 및 이를 포함하는 금속 산화물 저항 변화 소자

Also Published As

Publication number Publication date
KR20200071534A (ko) 2020-06-19

Similar Documents

Publication Publication Date Title
US6864519B2 (en) CMOS SRAM cell configured using multiple-gate transistors
JP4717855B2 (ja) 静電的に制御されるトンネリング・トランジスタ
JP4108537B2 (ja) 半導体装置
US11211494B2 (en) FinFET transistor
US6891234B1 (en) Transistor with workfunction-induced charge layer
US8404545B2 (en) Tunnel field-effect transistor with gated tunnel barrier
US20080303095A1 (en) Varying mugfet width to adjust device characteristics
KR101247876B1 (ko) 반도체 장치
KR102379420B1 (ko) 낮은 포밍 전압을 갖는 저항성 메모리 셀
US9419078B2 (en) Floating body memory with asymmetric channel
Solankia et al. A Review paper: A Comprehensive study of Junctionless transistor
TWI556434B (zh) 具有可變能隙通道之穿隧場效電晶體
US10084128B2 (en) Method for increasing driving current of junctionless transistor
KR102140638B1 (ko) 절연체-금속 전이 소자 기반의 전계 효과 트랜지스터
JPS5938747B2 (ja) 半導体装置及びその使用方法
RU2626392C1 (ru) Туннельный нелегированный многозатворный полевой нанотранзистор с контактами шоттки
KR101605338B1 (ko) 토폴로지컬 절연체를 이용한 네거티브 커패시터를 구비하는 트랜지스터 및 그 제조 방법
Shin et al. External resistor-free gate configuration phase transition FDSOI MOSFET
KR20230110508A (ko) 비휘발성 기억 장치
KR102103507B1 (ko) 상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터
Jossy et al. Analytical Modeling of Triple-Material Trigate Junctionless Tunnel Field Effect Transistor
Singh et al. Analysis and Comprehensive study of Junction-less transistor
Lin Two-Dimensional Negative Capacitance-FETs with Ferroelectric HfZrO2
Ganguly et al. A Study on Sensitivity of I ON/I OFF Ratio of JLT to Structural Parameters
Mehta et al. Analytical model to study the impact of ferroelectric materials SBT/PZT on elliptical gate all around junctionless transistor

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant